DE69232136T2 - Basiszellen-architektur für maskenprogrammierbare gattermatrix - Google Patents

Basiszellen-architektur für maskenprogrammierbare gattermatrix

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Description

    BEREICH DER ERFINDUNG
  • Die vorliegende Erfindung betrifft integrierte Schaltungen und insbesondere anwendungsspezifische integrierte Schaltungen, die programmierbare Gate-Arrays beinhalten.
    • HINTERGRUND DER ERFINDUNG
  • Programmierbare Gate-Arrays, die zuweilen mehr als eine Million Transistoren enthalten, werden häufig für die Herstellung wirtschaftlicher anwendungsspezifischer integrierter Schaltungen (ASIC) verwendet. Eine programmierbare Gate-Array kann metallmaskenprogrammierbar, elektrisch programmierbar oder laserprogrammierbar sein. Bei einer maskenprogrammierbaren Gate-Array wird die die unangeschlossenen Transistoren enthaltende Siliziumscheibe als Master-Slice oder Master-Image bezeichnet. Ein Benutzer, der eine Master-Slice kundenspezifisch anpassen möchte, arbeitet mit bekannten Softwareprogrammen und vordefinierten logischen Schaltungskonfigurationen (Makrozellen), die in einer Makrozellenbibliothek enthalten sind, um die Transistoren in der Gate-Array zur Erzeugung einer ASIC selektiv zu verbinden. Die US-A-4816887 offenbart ein Bauelement, das ein Paar P-Kanal-Transistoren und ein Paar N-Kanal-Transistoren umfasst.
  • In einem Typ von metallmaskenprogrammierbarer Gate-Array wird eine Anordnung von Zellen auf einem Chip ausgebildet, wobei jede Zelle eine Mehrzahl von unangeschlossenen Komponenten umfasst. In einer typischen Anordnung gibt es eine Reihe verschiedener Typen von Komponenten in jeder Zelle, mit denen ein Designer der Makrozellen verschiedene Arten von logischen Schaltungen in jeder Zelle oder mit einer Kombination von Zellen erzeugen kann. Jede Zelle sollte idealerweise eine optimale Anzahl und eine Vielfalt von Komponenten beinhalten, so dass der Designer eine Reihe verschiedener Makrozellen mit kürzestmöglichen Verbindungsdrahtlängen unter minimalem Chipflächenverbrauch und mit anderen Techniken zur Erzielung einer hohen Leistung für jede Makrozelle erzeugen kann.
  • In einer programmierbaren Gate-Array-Struktur umfassen CMOS-Transistoren häufig die Komponenten einer Zelle aufgrund der niedrigen Leistungsaufnahme eines CMOS-Bauelementes, wobei ein N-Kanal- und ein P-Kanal-MOSFET in Reihe zwischen einem Netzteilanschluss und Masse geschaltet sind. Da die Gates dieser CMOS-Transistoren im Gleichtakt geschaltet werden, ist ein Transistor ausgeschaltet, während der andere Transistor eingeschaltet ist, wodurch ein Niederimpedanzpfad zwischen Stromversorgungsanschluss und Masse vermieden wird. Diese CMOS- Transistoren können als Bausteine zur Herstellung einer Reihe verschiedener Makrozellen verwendet werden.
  • Fig. 1 zeigt eine konventionelle CMOS-Gate-Array-Zelle, die eine Anzahl von gleichgroßen N-Kanal-Transistoren 2 und eine Anzahl von gleichgroßen P-Kanal- Transistoren 4 zeigt. Eine solche Zelle ist bei der Ausführung von Speicherelementen wie D-Flipflops und SRAM-Zellen ineffizient, und ihre Ausgangsansteuerungskapazität ist sehr begrenzt. Die in solchen bekannten Zellen gewöhnlich eingesetzten Transistorgrößen sind unnötig groß zum Ansteuern von Netzen mit geringem Fanout (Ausgangsverzweigung) von beispielsweise eins oder zwei, und sie reichen zum Ansteuern von Netzen mit hohem Fanout von beispielsweise mehr als fünf nicht aus. Die Folgen des Einsatzes von unnötig großen Transistoren zum Ansteuern von Netzen mit geringem Fanout sind, dass die relativ großen Eingangskapazitäten für die Logikmakrozellen zu unnötig hohen dynamischen Leistungsverlusten sowie zu einer unnötig hohen Belastung von Taktnetzen führen.
  • Da die typischen Transistoren zu klein sind, um einen Fanout von mehr als fünf ausreichend anzusteuern, müssen zwei oder mehr Makrozellen parallel geschaltet oder separate Puffer in das Design eingebaut werden. Diese großen resultierenden Makrozellen ergeben eine unzureichende Chipflächenauslastung und eine Zunahme der Verbindungslänge.
  • Im Stand der Technik wurde zur Verbesserung des Effizienz der Ausführung von SRAM-Zellen auch CMOS-Gate-Array-Zellen mit N-Kanal-Transistoren zweier verschiedener Größen eingesetzt. Die Größe der kleineren N-Kanal-Transistoren ist gewöhnlich geringer als ein Drittel von der der größeren N-Kanal-Transistoren. Diese Zellen des Standes der Technik können auch kleine P-Kanal-Transistoren zur Durchführung verschiedener Funktionen beinhalten. Bei solchen Zellen sind aber die großen Transistoren weiterhin unnötig groß zum Ansteuern von Netzen mit geringem Fanout und unzureichend zum Ansteuern von Netzen mit hohem Fanout, während die kleinen Transistoren zum Ansteuern praktisch aller Netze unzureichend sind. Im Allgemeinen müssen für diese bekannten Bauelemente zum Ansteuern von Netzen mit hohem Fanout zwei oder mehr Makrozellen parallel geschaltet oder separate Puffer eingebaut werden.
  • Im Stand der Technik sind diese Logikmakrozellen, da die in SRAMs verwendeten kleinen Transistoren gewöhnlich nicht zum Ausführen logischer Makrozellen wie z. B. D-Flipflops verwendet werden, flächenineffizient. Darüber hinaus ist die Eingangskapazität für die Makrozellen im Allgemeinen unnötig hoch.
  • Gemäß der vorliegenden Erfindung wird eine maskenprogrammierbare Zelle vor dem Programmieren gemäß Anspruch 1 bereitgestellt.
  • Somit wird hierin eine äußerst effiziente CMOS-Zellstruktur für den Einsatz in einer metallmaskenprogrammierbaren Gate-Array wie z. B. eine Gate-Array des Typs "Sea-of-Gates" offenbart. In einer Basiszelle gemäß einer Ausgestaltung der vorliegenden Erfindung werden drei oder mehr Größen von N-Kanal-Transistoren und drei oder mehr Größen von P-Kanal-Transistoren eingesetzt. Die größeren Transistoren werden in einen Ansteuerungsteil einer Zelle eingebaut, während die kleineren Transistoren in einen Rechenteil einer Zelle eingebaut werden. Die größeren Transistoren können zum Ansteuern von Netzen mit hohem Fanout verwendet werden, und sie werden sogar zum Durchführen von Logikfunktionen eingesetzt, während die kleineren Transistoren zum Ausführen von SRAM-Zellen und Logikfunktionen sowie zum Ansteuern von Netzen mit niedrigem Fanout verwendet werden können.
  • Die jeweiligen Transistoren im Rechen- und Ansteuerungsteil sowie die Anordnungen der Transistoren im Rechen- und Ansteuerungsteil ergeben einen äußerst effizienten Einsatz des verwendeten Siliziummaterials, und gleichzeitig kann eine Reihe verschiedener Makrozellen ausgebildet werden.
  • Die Erfindung wird nachfolgend, jedoch nur beispielhaft, unter Bezugnahme auf die Begleitzeichnungen beschrieben. Dabei zeigt:
  • Fig. 1 eine Basiszelle des Standes der Technik;
  • Fig. 2 ein Basiszellenschema für eine bevorzugte Ausgestaltung einer Zelle in einer maskenprogrammierbaren Sea-of-Qates-Struktur;
  • Fig. 3a und 3b einen SRAM, der mit einem einzelnen Rechenteil der Zelle von Fig. 2 hergestellt wurde;
  • Fig. 4-7 verschiedene Logikschaltungen oder -makrozellen, die mit der Zelistruktur und dem Array-Layout der Fig. 2 und 8 ausgeführt wurden;
  • Fig. 8a und 8b eine beispielhafte Verfliesung des Rechen- und des Ansteuerungsteils in einer maskenprogrammierbaren Sea-of-Gates-Struktur;
  • Fig. 9 ein bevorzugtes Layout für einen einzelnen Rechenteil in einer Basiszellenstruktur von Fig. 2;
  • Fig. 10a-10c Ansteuerungsteile, die nicht zum Umfang der vorliegenden Erfindung gehören und die in Verbindung mit den Rechenteilen verwendet werden können;
  • Fig. 11 eine Basiszelle gemäß der Erfindung;
  • Fig. 12 ein ASIC-Bauelement mit einer Gate-Array.
  • Die bevorzugte Ausgestaltung der Erfindung ist in Fig. 2 dargestellt, wo eine einzelne maskenprogrammierbare Gate-Array-Zelle ein oder mehrere Rechenteile 6, 8, 10 enthält und einen Ansteuerungsteil 12 enthalten kann oder sich einen Ansteuerungsteil mit einer anderen Zelle teilt. Die in Fig. 2 gezeigte maskenprogrammierbare Gate-Array-Zelle umfasst N-Kanal-Transistoren von drei verschiedenen Größen und P-Kanal-Transistoren von drei verschiedenen Größen. Die größten N-Kanal-Transistoren 14, 15 und die größten P-Kanal-Transistoren 16, 17 befinden sich im Ansteuerungsteil 12 und haben Kanalbreiten, die größer sind als alle Transistoren in den Rechenteilen 6, 8, 10. Die mittelgroßen P-Kanal-Transistoren 18- 23 und die mittelgroßen N-Kanal-Transistoren 24-29 sind etwa halb so groß wie die großen P- und N-Kanal-Transistoren 14-17. Die kleinen N-Kanal-Transistoren 30-35 sind etwa halb bis ein Drittel so groß wie die mittelgroßen P- und N-Kanal- Transistoren 18-29, und die kleinen P-Kanal-Transistoren 36-41 sind kleiner als die kleinen N-Kanal-Transistoren 30-35. Die in der bevorzugten Ausgestaltung zur Anwendung kommenden jeweiligen Kanalbreiten und -längen (W/L) sind in Fig. 2 illustriert. Die Rechenteile 6, 8, 10 sind vorzugsweise alle identisch.
  • Die bevorzugte Ausgestaltung der in Fig. 2 gezeigten Zelle umfasst drei Rechenteile 6, 8, 10 und einen Ansteuerungsteil 12, aber es kann jede beliebige Zahl von Rechenteilen und Ansteuerungsteilen zur Bildung einer einzelnen Zelle nebeneinander positioniert werden. Ein einzelner Rechenteil 6, 8 oder 10 umfasst zwei mittelgroße N-Kanal-Transistoren (z. B. 24, 25), zwei kleine N-Kanal- Transistoren (z. B. 30, 31), zwei mittelgroße P-Kanal-Transistoren (z. B. 18, 19) und zwei kleine P-Kanal-Transistoren (z. B. 36, 37).
  • Die kleinen und mittelgroßen Transistoren in zwei Rechenteilen können verwendet werden, um zwei Sechs-Transistor-SRAM-Zellen zu implementieren, von denen eine in Fig. 3a dargestellt ist. In Fig. 3a werden die kleinen P-Kanal- Transistoren 36, 37 als Pullup-Transistoren in CMOS-Wechselrichtern 50 und 52 verwendet, während die mittelgroßen N-Kanal-Transistoren 24, 25 als Pulldown- Transistoren in Wechselrichtern 50 und 52 zum Einsatz kommen. Dies ist in Fig. 3b illustriert, die den CMOS-Wechselrichter 50 oder 52 zeigt. Es werden kleine N- Kanal-Transistoren 30, 31 als Durchgangstransistoren im SRAM von Fig. 3a eingesetzt.
  • Der D-Flipflop von Fig. 4 kann mit der kompletten Zelle von Fig. 2 mit drei Rechenteilen konstruiert werden. Jeder Wechselrichter wird mit einem mittelgroßen P-Kanal-Transistor (oder einem mittelgroßen in Parallelschaltung mit einem kleinen P-Kanal-Transistor) und einem mittelgroßen N-Kanal-Transistor ausgebildet. Weitere in Fig. 4 verwendete Transistoren sind mit ihren jeweiligen Größen dargestellt.
  • Makrozellen zum Ansteuern von Netzen mit niedrigem Fanout (z. B. ein bis zwei) können ausschließlich mit mittelgroßen und kleinen Transistoren ausgeführt werden, wie z. B. das NAND-Gate von Fig. 5, unter Verwendung von nur einem einzigen Rechenteil. In Fig. 5 sind seriell geschaltete N-Kanal-Transistoren 60, 62 mittelgroß. Kleine und mittelgroße P-Kanal-Transistoren 64, 66 sind für zusätzliche Ansteuerungskapazität parallel geschaltet.
  • Makrozellen zum Ansteuern von Netzen mit mittelgroßem Fanout (z. B. drei bis fünf) können zusätzlich die großen N- und P-Kanal-Transistoren verwenden, die sich im Ansteuerungsteil als Logikbauelemente befinden, wie z. B. die jeweiligen großen N- und P-Kanal-Transistoren 70 bzw. 72, die im AND-Gate von Fig. 6 mit vier Eingängen illustriert sind.
  • Zum Ansteuern von Netzen mit großem Fanout (z. B. mehr als fünf) können die Transistoren in zwei oder mehr Ansteuerungsteilen parallel geschaltet werden, wie in Fig. 7 gezeigt ist, wobei die Transistoren 74-77 groß sind.
  • Es ist ersichtlich, dass die in den einzelnen Rechenteilen einer Zelle befindlichen jeweiligen Bauelemente das Siliziummaterial sehr effizient ausnutzen.
  • Außer den mit den kleinen und mittelgroßen Transistoren erzielten erheblichen Flächeneinsparungen zum Ausführen von Logikmakrozellen wird mit dem Einsatz solcher Transistoren die kapazitive Eingangsbelastung der Makrozellen im Vergleich zu einer konventionellen Gate-Array reduziert. Dies ist besonders zum Reduzieren von dynamischen Leistungsverlusten und Belastungen auf Taktnetzen von Vorteil.
  • Die Polysilizium- und Diffusionsverbindungen zwischen den Bauelementen in jedem Rechenteil einer Zelle werden so gewählt, dass Transistoren in einer oder mehreren Zellen zu Makrozellen miteinander verbunden werden können. Dies ist deshalb wichtig, weil die Transistorgrößen in den Rechenteilen erheblich kleiner sind als in einer konventionellen Gate-Array-Zelle, was Verbindungen zwischen den Transistoren in einer Zelle schwieriger macht.
  • Die Anzahl von Rechenteilen für eine Zelle im Vergleich zur Anzahl der Ansteuerungsteile für die Zelle sollte so gewählt werden, dass die Dichtigkeit der verwendbaren Gates optimiert wird (d. h. Anzahl Gates pro Flächeneinheit). Ein niedriges Verhältnis von Rechen- zu Ansteuerungsteilen hat den Vorteil einer hohen Ansteuerung, aber es wird Fläche vergeudet, wenn große Makrozellen wie D- Flipflops und Makrozellen mit niedrigen Ansteuerungsanforderungen wie SRAM- Zellen implementiert werden. Andererseits ist zwar ein hohes Verhältnis von Rechenzu Ansteuerungsteilen effzienter für die Implementierung von Makrozellen mit geringer Ansteuerung und D-Flipflops, sie führt aber zu einer ineffizienten Implementation kleiner Makrozellen (z. B. solche mit zwei Eingangsgates) und Makrozellen mit hoher Ansteuerung. Das optimale Verhältnis von Rechenteilen zu Ansteuerungsteilen für eine Zelle ist abhängig von der Statistik des Makrozellengebrauchs in den Zielkonstruktionen sowie vom logischen Abbildungsverfahren.
  • Bei einem experimentellen Ansatz wurde ermittelt, dass man mit einem Verhältnis von drei Rechenteilen für jeden Ansteuerungsteil, wie in Fig. 2 gezeigt, wohl die beste Flächenausnutzung erzielt. Das optimale Verhältnis würde sich jedoch ändern, wenn sich die Makrozellengebrauchsstatistik der Zieldesigns ändert. In der Tat kann es von Vorteil sein, mehr als ein Verhältnis im selben Master-Image zu verwenden. Dies wird in den Fig. 8a und 8b illustriert, wobei Fig. 8a ein gleichförmiges Master-Image zeigt, wobei drei Rechenteile (z. B. 80, 81, 82) mit einem Ansteuerungsteil (z. B. 83) assoziiert sind, und Fig. 8b zeigt ein nicht gleichförmiges Master-Image mit entweder vier Rechenteilen (z. B. 84-87) oder zwei Rechenteilen (z. B. 88, 89), die jeweils mit einem einzigen Ansteuerungsteil (z. B. 90 bzw. 91) assoziiert sind.
  • Ein bevorzugtes Layout für jeden der in Fig. 2 gezeigten Rechenteile ist in Fig. 9 dargestellt. Die Bezeichnungen der Transistoren in Fig. 9 sind derart, dass sie mit den Transistoren im Rechenteil 6 von Fig. 2 übereinstimmen. Wie aus Fig. 9 ersichtlich ist, wird ein einzelnes Polysiliziumgate 100 zum Steuern von Transistoren 18, 36 und 24 verwendet, und ein einzelnes Polysiliziumgate 102 wird zum Steuern der Transistoren 19, 37 und 25 verwendet. Separate Gates 104 und 106 steuern N- Kanal-Transistoren 30 und 31 so, dass diese Transistoren unabhängig arbeiten können, wie z. B. die Durchgangstransistoren 30 und 31, die im SRAM von Fig. 3 zum Einsatz kommen. Die N- und P-Source/Drain-Diffusionen für die verschiedenen Transistoren sind in Fig. 9 als schraffierte Bereiche dargestellt. Wie dort ersichtlich ist, wird die mittlere Diffusion für die mittelgroßen und kleinen P-Kanal-Transistoren durch den diffundierten P-Verbinderabschnitt 110 im Gleichtakt geschaltet.
  • Die Struktur von Fig. 9 kann mit bekannten und konventionellen Techniken hergestellt werden.
  • Durch Ersetzen der großen P-Kanal-Transistoren im Ansteuerungsteil 12 von Fig. 2 mit einem bipolaren NPN-Transistor kann ein nicht zum Umfang der vorliegenden Erfindung gehörender BiNMOS-Treiber zum Ausgang der Makrozellen hinzugefügt werden, was eine erhebliche Leistungsverbesserung zur Folge hat.
  • Weitere Ansteuerungsteile wie einer, der zwei bipolare NPN-Bauelemente zum Ausführen eines vollen BiCMOS-Puffers enthält, oder ein Ansteuerungsteil, der einen NPN- und einen bipolaren PNP-Transistor zum Ausführen eines komplementären BiCMOS-Puffers enthält, kann mit den offenbarten Rechenteilen eingesetzt werden. Die Fig. 10a-10c illustrieren drei Beispiele für Ansteuerungsteile, die nicht in den Umfang der vorliegenden Erfindung fallen.
  • Eine in dieser Spezifikation beschriebene Basiszelle ist in Fig. 11 dargestellt und umfasst im Wesentlichen ein oder mehrere Rechenteile, die kleine und mittelgroße Transistoren beinhalten, sowie ein oder mehrere Ansteuerungsteile, die große MOSFET(s) und bipolare Transistoren enthalten.
  • Fig. 12 zeigt eine ASIC 120, die die Array 124 enthält, die sich aus Zellen wie z. B. der Zelle der Fig. 2, 8 und 11 zusammensetzt, die metallisiert sein können oder auch nicht. In dieser ASIC kann die Fläche des Chips außerhalb der Array 124 eine andere Schaltungsanordnung enthalten, die so angeschlossen ist, dass sie mit der Array 124 zusammenwirkt. Die ASIC 120 kann auch eine Mehrzahl von Arrays 124 enthalten.
  • Die Hauptunterschiede zwischen dem in dieser Spezifikation beschriebenen Rechenteil und dem Rechenteil, der vornehmlich in der US-A-5,055,716 beschrieben ist, die nach dem Prioritätsdatum der vorliegenden Erfindung veröffentlicht wurde, lauten wie folgt: 1) Hinzufügen eines kleinen P-Kanal-Transistors zu jedem Rechenteil; 2) die fehlende Notwendigkeit, dass die mittelgroßen P-Kanal- Transistoren weniger Stromhandhabungskapazität haben als der kleine N-Kanal- Transistor; 3) eine Reduzierung der Größe jedes Rechenteils; und 4) die Einzelheiten der Polysilizium- und Diffusionsvorverbindungen.
  • Es wurden zwar bestimmte Ausgestaltungen der vorliegenden Erfindung gezeigt und beschrieben, aber es ist für die Fachperson offensichtlich, dass Änderungen und Modifikationen möglich sind, ohne von der vorliegenden Erfindung abzuweichen, und somit schließen die beiliegenden Ansprüche in ihrem Umfang auch Änderungen und Modifikationen gemäß der vorliegenden Erfindung ein.

Claims (14)

1. Maskenprogrammierbare Gate-Array, umfassend eine Basiszelle vor dem Programmieren, wobei die genannte Basiszelle folgendes umfasst:
einen Rechenteil (6) oder eine Mehrzahl von im Wesentlichen identischen Rechenteilen (6, 8, 10), wobei der oder jeder Rechenteil im Wesentlichen rechteckig ist und MOS-Transistoren für eine Verbindung mit anderen Transistoren beinhaltet; und
einen Ansteuerungsteil (12) oder eine Mehrzahl von im Wesentlichen identischen Ansteuerungsteilen, wobei der oder jeder Ansteuerungsteil im Wesentlichen rechteckig ist und einen oder mehr große N-Kanal- und einen oder mehr große P-Kanal-MOS- Transistoren mit einer Kanalbreite umfassen, die wesentlich größer als die Kanalbreite irgendeines MOS-Transistors in dem oder jedem Rechenteil ist, wobei Gates von dem oder jedem Ansteuerungsteil-MOS-Transistor von den Gates der MOS-Transistoren in dem/den Rechenteilen isoliert sind, wobei der oder jeder Ansteuerungsteil-MOS-Transistor für eine Verbindung mit anderen Transistoren dient,
wobei die Zelle folgendes umfasst:
zwei oder mehr kleine N-Kanal-MOS-Transistoren, wobei die Größe der Kanalbreite entspricht, wenigstens einen kleinen N-Kanal-MOS-Transistor, der sich im Rechenteil befindet,
zwei oder mehr mittelgroße N-Kanal-MOS-Transistoren, wobei wenigstens zwei der mittelgroßen N-Kanal-MOS-Transistoren eine gemeinsame N-diffundierte Dotierungsmittelzone benutzen, wobei sich wenigstens ein mittelgroßer N-Kanal-MOS- Transistor im Rechenteil befindet;
zwei oder mehr kleine N-Kanal-MOS-Transistoren; und
zwei oder mehr mittelgroße N-Kanal-MOS-Transistoren, wobei wenigstens zwei der mittelgroßen N-Kanal-MOS-Transistoren eine gemeinsame N-diffundierte Dotierungsmittelzone benutzen, wobei sich wenigstens ein mittelgroßer N-Kanal-MOS- Transistor im Rechenteil befindet;
wobei Gates von einem oder mehr kleinen N-Kanal-MOS-Transistoren von Gates der mittelgroßen N-Kanal-MOS-Transistoren isoliert sind, wobei ein Gate von einem oder mehr der mittelgroßen P-Kanal-MOS-Transistoren und ein Gate von einem oder mehr der mittelgroßen N-Kanal-MOS-Transistoren vor dem Programmieren der genannten Zelle durch Polysilizium miteinander verbunden werden.
2. Maskenprogrammierbare Gate-Array nach Anspruch 1, bei der die Größe der mittelgroßen N-Kanal- und P-Kanal-MOS-Transistoren jeweils etwa das Gleiche oder das Zweifache oder mehr als das Zweifache der Größe der kleinen N-Kanal- bzw. P-Kanal- MOS-Transistoren beträgt.
3. Maskenprogrammierbare Gate-Array nach Anspruch 1 oder 2, bei der der eine oder die mehreren Ansteuerungsteil(e) auch wenigstens einen bipolaren Transistor zur Bereitstellung von Pull-up-Ansteuerungskapazitäten aufweist/aufweisen.
4. Maskenprogrammierbare Gate-Array nach einem der vorherigen Ansprüche, bei der Source-Zonen von zwei oder mehr mittelgroßen P-Kanal-MOS-Transistoren durch P- Diffusion miteinander verbunden sind.
5. Maskenprogrammierbare Gate-Array nach Anspruch 1, bei der der oder jeder Ansteuerungsteil eine Mehrzahl von Transistoren für die Verwendung als Pull-up- Transistoren in einer einzigen Makrozelle und eine Mehrzahl von Transistoren für die Verwendung als Pull-down-Transistoren in der einzelnen Makrozelle umfasst, wobei die Mehrzahl von Pull-up- und Pull-down-Transistoren programmierbar so miteinander verbunden werden können, dass die Makrozelle eine Reihe verschiedener Ausgangsansteuerungskapazitäten erhält.
6. Maskenprogrammierbare Gate-Array nach Anspruch 1, bei der der oder jeder Ansteuerungsteil einen oder mehr Transistoren für die Verwendung als Pull-up- Transistoren in einer einzigen Makrozelle und eine Mehrzahl von Transistoren für die Verwendung als Pull-down-Transistoren in der einzelnen Makrozelle umfasst, wobei die Mehrzahl von Pull-down-Transistoren programmierbar so miteinander verbunden werden können, dass die Makrozelle eine Reihe verschiedener Ausgangsansteuerungskapazitäten erhält.
7. Maskenprogrammierbare Gate-Array nach Anspruch 1, bei der der oder jeder Ansteuerungsteil eine Mehrzahl von Transistoren für die Verwendung als Pull-up- Transistoren in einer einzelnen Makrozelle und einen oder mehr Transistoren für die Verwendung als Pull-down-Transistoren in der einzelnen Makrozelle umfasst, wobei die Mehrzahl von Pull-up-Transistoren programmierbar so miteinander verbunden werden können, dass die Makrozelle eine Reihe verschiedener Ausgangsansteuerungskapazitäten erhält.
8. Maskenprogrammierbare Gate-Array nach einem der vorherigen Ansprüche, bei der der oder jeder Rechenteil den genannten einen oder mehr kleine P-Kanal-MOS- Transistoren beinhaltet.
9. Maskenprogrammierbare Gate-Array nach einem der vorherigen Ansprüche, bei der ein Gate von einem der kleinen P-Kanal-MOS-Transistoren gemeinsam mit einem Gate eines der mittelgroßen P-Kanal-MOS-Transistoren geschaltet ist.
10. Maskenprogrammierbare Gate-Array nach einem der vorherigen Ansprüche, bei der wenigstens zwei der genannten kleinen P-Kanal-MOS-Transistoren eine gemeinsame P- diffundierte Dotierungsmittelzone benutzen.
11. Maskenprogrammierbare Gate-Array nach Anspruch 8, 9 oder 10, bei der der oder jeder mittelgroße P-Kanal-MOS-Transistor eine Kanalbreite von wenigstens etwa dem Zweifachen der Kanalbreite des/der kleinen P-Kanal-MOS-Transistors/en hat, der oder jeder mittelgroße N-Kanal-MOS-Transistor eine Kanalbreite von wenigstens etwa dem Zweifachen der Kanalbreite des/der kleinen N-Kanal-MOS-Transistors/en hat, und der oder jeder kleine P-Kanal-MOS-Transistor eine Kanalbreite hat, die kleiner ist als der/die kleine(n) N-Kanal-MOS-Transistor(en).
12. Maskenprogrammierbare Gate-Array nach Anspruch 1 als Teil einer Matrix von Zellen, wobei ein Ansteuerungsteil einer Zelle sich unmittelbar neben einem Ansteuerungsteil einer benachbarten Zelle befindet, so dass Transistoren in den Ansteuerungsteilen von zwei benachbarten Zellen von den benachbarten Zellen gemeinsam benutzt werden können.
13. Maskenprogrammierbare Gate-Array nach einem der vorherigen Ansprüche, bei der die genannten mittelgroßen P- und N-Kanal-MOS-Transistoren etwa die Hälfte der Größe der genannten größeren MOS-Transistoren in dem genannten Ansteuerungsteil haben.
14. Anwendungsspezifische integrierte Schaltung (ASIC), die eine maskenprogrammierbare Gate-Array nach einem der Ansprüche 1 bis 7 hat.
DE69232136T 1991-06-18 1992-06-11 Basiszellen-architektur für maskenprogrammierbare gattermatrix Expired - Fee Related DE69232136T2 (de)

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US07/717,140 US5289021A (en) 1990-05-15 1991-06-18 Basic cell architecture for mask programmable gate array with 3 or more size transistors
PCT/US1992/005003 WO1992022924A1 (en) 1991-06-18 1992-06-11 Basic cell architecture for mask programmable gate array

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DE69232136D1 DE69232136D1 (de) 2001-11-22
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