JP2002026296A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
Abstract
(57)【要約】
【課題】 対角に配置されているゲートアレイの各デバ
イス（ＭＩＳＦＥＴ）のゲート配線を相互に接続する場
合に、ゲート配線の接続をする第１層配線のレイアウト
を容易にする。 【解決手段】 ゲート配線４−２１ｐの接続領域１０の
一部を、ゲート配線４−２１ｐが構成するＭＩＳＦＥＴ
Ｑｐ２１に隣接するＭＩＳＦＥＴＱｐ２０のゲート配線
４−２０ｐとＭＩＳＦＥＴＱｎ２０のゲート配線４−２
０ｎとの間に延長して形成する。このようにゲート配線
の接続領域（コンタクト部）１０の一部をｘ方向に隣接
するＭＩＳＦＥＴの間に形成することにより、ｙ方向に
隣接するＭＩＳＦＥＴのゲート配線間の接続が容易にな
る。
イス（ＭＩＳＦＥＴ）のゲート配線を相互に接続する場
合に、ゲート配線の接続をする第１層配線のレイアウト
を容易にする。 【解決手段】 ゲート配線４−２１ｐの接続領域１０の
一部を、ゲート配線４−２１ｐが構成するＭＩＳＦＥＴ
Ｑｐ２１に隣接するＭＩＳＦＥＴＱｐ２０のゲート配線
４−２０ｐとＭＩＳＦＥＴＱｎ２０のゲート配線４−２
０ｎとの間に延長して形成する。このようにゲート配線
の接続領域（コンタクト部）１０の一部をｘ方向に隣接
するＭＩＳＦＥＴの間に形成することにより、ｙ方向に
隣接するＭＩＳＦＥＴのゲート配線間の接続が容易にな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に高集積、低電力用途のゲートアレイに適
用して有効な技術に関する。
置に関し、特に高集積、低電力用途のゲートアレイに適
用して有効な技術に関する。
【０００２】
【従来の技術】多品種少量生産に適したＡＳＩＣ（Appl
ication Specific Integrated Circuit）では、トラン
ジスタ等の素子を予め所定のセルとして製造する。後に
顧客の仕様に合わせて第１層配線以降の配線を設計し、
所定の機能を実現する。これにより顧客の要求に柔軟に
対応するとともに短納期を実現している。ＡＳＩＣの１
つであるゲートアレイでは、ベーシックセルとしてｐ型
トランジスタとｎ型トランジスタを各々アレイ状に配列
して製造しておく。各トランジスタ（ベーシックセル）
への配線をカスタマイズすることにより顧客の要求する
論理回路を実現する。なお、トランジスタにはＭＩＳＦ
ＥＴ（Metal Insulator Semiconductor Field Effect T
ransistor）が用いられる。
ication Specific Integrated Circuit）では、トラン
ジスタ等の素子を予め所定のセルとして製造する。後に
顧客の仕様に合わせて第１層配線以降の配線を設計し、
所定の機能を実現する。これにより顧客の要求に柔軟に
対応するとともに短納期を実現している。ＡＳＩＣの１
つであるゲートアレイでは、ベーシックセルとしてｐ型
トランジスタとｎ型トランジスタを各々アレイ状に配列
して製造しておく。各トランジスタ（ベーシックセル）
への配線をカスタマイズすることにより顧客の要求する
論理回路を実現する。なお、トランジスタにはＭＩＳＦ
ＥＴ（Metal Insulator Semiconductor Field Effect T
ransistor）が用いられる。
【０００３】図１は従来のゲートアレイの一例を示す平
面図である。半導体基板１の主面にｎウェル２、ｐウェ
ル３を形成する。ｎウェル２およびｐウェル３上にウェ
ル領域を横断するようにゲート配線４を形成する。ゲー
ト配線４にはゲート電極部４ａと上層配線へのコンタク
ト部（接続領域）４ｂを有する。ゲート電極部４ａはＭ
ＩＳＦＥＴのゲートとして機能する。コンタクト部４ｂ
は素子分離領域５上に形成され、その上部に第１層配線
との接続部材が形成される。ゲート電極部４ａの両側の
ウェル上部には不純物領域６が形成される。ｎウェル２
の上部に形成される不純物領域６はｐ型不純物領域であ
り、ｐ型ＭＩＳＦＥＴのソースまたはドレインとして機
能する。ｐウェル３の上部に形成される不純物領域６は
ｎ型不純物領域であり、ｎ型ＭＩＳＦＥＴのソースまた
はドレインとして機能する。ゲート配線４と不純物領域
６とゲート電極部４ａ下部のチャネル領域とで１つのＭ
ＩＳＦＥＴが構成される。
面図である。半導体基板１の主面にｎウェル２、ｐウェ
ル３を形成する。ｎウェル２およびｐウェル３上にウェ
ル領域を横断するようにゲート配線４を形成する。ゲー
ト配線４にはゲート電極部４ａと上層配線へのコンタク
ト部（接続領域）４ｂを有する。ゲート電極部４ａはＭ
ＩＳＦＥＴのゲートとして機能する。コンタクト部４ｂ
は素子分離領域５上に形成され、その上部に第１層配線
との接続部材が形成される。ゲート電極部４ａの両側の
ウェル上部には不純物領域６が形成される。ｎウェル２
の上部に形成される不純物領域６はｐ型不純物領域であ
り、ｐ型ＭＩＳＦＥＴのソースまたはドレインとして機
能する。ｐウェル３の上部に形成される不純物領域６は
ｎ型不純物領域であり、ｎ型ＭＩＳＦＥＴのソースまた
はドレインとして機能する。ゲート配線４と不純物領域
６とゲート電極部４ａ下部のチャネル領域とで１つのＭ
ＩＳＦＥＴが構成される。
【０００４】ｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴ
は各々ウェル領域（ｎウェル２またはｐウェル３）に沿
ってアレイ状に多数配置される。配置の方向はウェル領
域が延在して形成されるｘ方向（第１方向）である。隣
接するＭＩＳＦＥＴ（ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩ
ＳＦＥＴ）は、そのソースまたはドレインである不純物
領域６が互いに共有される。アレイ状に配置されたｐ型
ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとはｙ方向（第２方
向）に隣接して形成される。このようにｐ型ＭＩＳＦＥ
Ｔとｎ型ＭＩＳＦＥＴを隣接して形成することによりＣ
ＭＯＳ回路が配線しやすくなる。
は各々ウェル領域（ｎウェル２またはｐウェル３）に沿
ってアレイ状に多数配置される。配置の方向はウェル領
域が延在して形成されるｘ方向（第１方向）である。隣
接するＭＩＳＦＥＴ（ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩ
ＳＦＥＴ）は、そのソースまたはドレインである不純物
領域６が互いに共有される。アレイ状に配置されたｐ型
ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとはｙ方向（第２方
向）に隣接して形成される。このようにｐ型ＭＩＳＦＥ
Ｔとｎ型ＭＩＳＦＥＴを隣接して形成することによりＣ
ＭＯＳ回路が配線しやすくなる。
【０００５】このようなゲートアレイを用いてたとえば
インバータを構成するには以下のような接続を行えばよ
い。図２（ａ）は、従来のゲートアレイを用いてインバ
ータを構成した一例を示す平面図である。図２（ｂ）は
その回路図である。
インバータを構成するには以下のような接続を行えばよ
い。図２（ａ）は、従来のゲートアレイを用いてインバ
ータを構成した一例を示す平面図である。図２（ｂ）は
その回路図である。
【０００６】ゲート配線４−１ｐを含むＭＩＳＦＥＴ
（Ｑｐ１）とゲート配線４−１ｎを含むＭＩＳＦＥＴ
（Ｑｎ１）を用いる。なお、以下の説明ではゲート配線
４−ｋｐを含むｐ型ＭＩＳＦＥＴをＱｐｋ（ｋは自然
数）と表記し、ゲート配線４−ｋｎを含むｎ型ＭＩＳＦ
ＥＴをＱｎｋと表記する。Ｑｐ１の一方の不純物領域６
（ゲート配線４−１ｐの左側）と配線ＬＶｄｄとをコン
タクト７で接続する。Ｑｎ１の一方の不純物領域６（ゲ
ート配線４−１ｎの左側）と配線ＬＶｓｓとをコンタク
ト７で接続する。Ｑｐ１の他方の不純物領域６（ゲート
配線４−１ｐの右側）とＱｎ１の他方の不純物領域６
（ゲート配線４−１ｎの右側）とを配線Ｌ１およびコン
タクト７を介して接続する。さらに、Ｑｐ１のゲート配
線４−１ｐとＱｎ１のゲート配線４−１ｎを各々のコン
タクト部４ｂ上に形成したコンタクト７と配線Ｌ２を介
して接続する。配線Ｌ２がインバータの入力ＩＮに対応
し、配線Ｌ１がインバータの出力ＯＵＴに対応する。
（Ｑｐ１）とゲート配線４−１ｎを含むＭＩＳＦＥＴ
（Ｑｎ１）を用いる。なお、以下の説明ではゲート配線
４−ｋｐを含むｐ型ＭＩＳＦＥＴをＱｐｋ（ｋは自然
数）と表記し、ゲート配線４−ｋｎを含むｎ型ＭＩＳＦ
ＥＴをＱｎｋと表記する。Ｑｐ１の一方の不純物領域６
（ゲート配線４−１ｐの左側）と配線ＬＶｄｄとをコン
タクト７で接続する。Ｑｎ１の一方の不純物領域６（ゲ
ート配線４−１ｎの左側）と配線ＬＶｓｓとをコンタク
ト７で接続する。Ｑｐ１の他方の不純物領域６（ゲート
配線４−１ｐの右側）とＱｎ１の他方の不純物領域６
（ゲート配線４−１ｎの右側）とを配線Ｌ１およびコン
タクト７を介して接続する。さらに、Ｑｐ１のゲート配
線４−１ｐとＱｎ１のゲート配線４−１ｎを各々のコン
タクト部４ｂ上に形成したコンタクト７と配線Ｌ２を介
して接続する。配線Ｌ２がインバータの入力ＩＮに対応
し、配線Ｌ１がインバータの出力ＯＵＴに対応する。
【０００７】また、前記したゲートアレイを用いてたと
えばＮＡＮＤ回路を構成するには以下のような接続を行
えばよい。図３（ａ）は、従来のゲートアレイを用いて
ＮＡＮＤ回路を構成した一例を示す平面図である。図３
（ｂ）はその回路図である。なお、図３以降の平面図に
おいては図を見易くするためウェル領域の表示を省略し
ている。
えばＮＡＮＤ回路を構成するには以下のような接続を行
えばよい。図３（ａ）は、従来のゲートアレイを用いて
ＮＡＮＤ回路を構成した一例を示す平面図である。図３
（ｂ）はその回路図である。なお、図３以降の平面図に
おいては図を見易くするためウェル領域の表示を省略し
ている。
【０００８】ゲート配線４−２ｐを含むＭＩＳＦＥＴ
（Ｑｐ２）、ゲート配線４−３ｐを含むＭＩＳＦＥＴ
（Ｑｐ３）、ゲート配線４−２ｎを含むＭＩＳＦＥＴ
（Ｑｎ２）、およびゲート配線４−３ｎを含むＭＩＳＦ
ＥＴ（Ｑｎ３）を用いる。Ｑｐ２およびＱｐ３の一方の
不純物領域６と配線ＬＶｄｄとをコンタクト７で接続す
る。Ｑｎ３の一方の不純物領域６と配線ＬＶｓｓとをコ
ンタクト７で接続する。Ｑｐ２およびＱｐ３で共有され
る不純物領域６とＱｎ２の不純物領域６とを配線Ｌ３お
よびコンタクト７を介して接続する。さらに、Ｑｐ２の
ゲート配線４−２ｐとＱｎ２のゲート配線４−２ｎを前
記同様に配線Ｌ４を介して接続し、Ｑｐ３のゲート配線
４−３ｐとＱｎ３のゲート配線４−３ｎを前記同様に配
線Ｌ５を介して接続する。配線Ｌ５がＮＡＮＤ回路の入
力ＩＮ２に対応し、配線Ｌ４がＮＡＮＤ回路の入力ＩＮ
３に対応する。配線Ｌ３がＮＡＮＤ回路の出力ＯＵＴに
対応する。
（Ｑｐ２）、ゲート配線４−３ｐを含むＭＩＳＦＥＴ
（Ｑｐ３）、ゲート配線４−２ｎを含むＭＩＳＦＥＴ
（Ｑｎ２）、およびゲート配線４−３ｎを含むＭＩＳＦ
ＥＴ（Ｑｎ３）を用いる。Ｑｐ２およびＱｐ３の一方の
不純物領域６と配線ＬＶｄｄとをコンタクト７で接続す
る。Ｑｎ３の一方の不純物領域６と配線ＬＶｓｓとをコ
ンタクト７で接続する。Ｑｐ２およびＱｐ３で共有され
る不純物領域６とＱｎ２の不純物領域６とを配線Ｌ３お
よびコンタクト７を介して接続する。さらに、Ｑｐ２の
ゲート配線４−２ｐとＱｎ２のゲート配線４−２ｎを前
記同様に配線Ｌ４を介して接続し、Ｑｐ３のゲート配線
４−３ｐとＱｎ３のゲート配線４−３ｎを前記同様に配
線Ｌ５を介して接続する。配線Ｌ５がＮＡＮＤ回路の入
力ＩＮ２に対応し、配線Ｌ４がＮＡＮＤ回路の入力ＩＮ
３に対応する。配線Ｌ３がＮＡＮＤ回路の出力ＯＵＴに
対応する。
【０００９】なお、第１層配線（ＬＶｄｄ、ＬＶｓｓ、
Ｌ１〜Ｌ５）はゲート配線を覆う層間絶縁膜（図示せ
ず）上に形成され、一般にタングステン等の金属あるい
はポリシリコンで構成される。また、コンタクト７は前
記層間絶縁膜に形成された接続孔内に形成される導電部
材であり、第１層配線と同一材料で形成され、あるいは
第１層配線とは別にプラグとして形成される。
Ｌ１〜Ｌ５）はゲート配線を覆う層間絶縁膜（図示せ
ず）上に形成され、一般にタングステン等の金属あるい
はポリシリコンで構成される。また、コンタクト７は前
記層間絶縁膜に形成された接続孔内に形成される導電部
材であり、第１層配線と同一材料で形成され、あるいは
第１層配線とは別にプラグとして形成される。
【００１０】上記のようにゲートアレイに任意の配線を
適用して論理回路が構成できる。上記インバータやＮＡ
ＮＤ回路の場合、ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴ
のゲート配線は上下方向（ｙ方向）に隣接するＭＩＳＦ
ＥＴ同士で最短の配線（Ｌ２，Ｌ４，Ｌ５）を用いて相
互に接続できる。
適用して論理回路が構成できる。上記インバータやＮＡ
ＮＤ回路の場合、ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴ
のゲート配線は上下方向（ｙ方向）に隣接するＭＩＳＦ
ＥＴ同士で最短の配線（Ｌ２，Ｌ４，Ｌ５）を用いて相
互に接続できる。
【００１１】
【発明が解決しようとする課題】ところが、図４に示す
ようなラッチ回路の場合、互いに対角の位置に存在する
ｐ型ＭＩＳＦＥＴのゲート配線とｎ型ＭＩＳＦＥＴのゲ
ート配線とを接続する必要がある。図４（ａ）は、従来
のゲートアレイを用いてラッチ回路を構成した場合の平
面図であり、図４（ｂ）はその回路図である。
ようなラッチ回路の場合、互いに対角の位置に存在する
ｐ型ＭＩＳＦＥＴのゲート配線とｎ型ＭＩＳＦＥＴのゲ
ート配線とを接続する必要がある。図４（ａ）は、従来
のゲートアレイを用いてラッチ回路を構成した場合の平
面図であり、図４（ｂ）はその回路図である。
【００１２】ラッチ回路の入力ＩＮ４をゲート入力とす
る２つのＭＩＳＦＥＴをＱｐ４とＱｎ４に定めれば、Ｑ
ｐ４のゲート配線４−４ｐとＱｎ４のゲート配線４−４
ｎとの接続（配線Ｌ６）は、図示するように最短で形成
できる。Ｑｐ４およびＱｎ４に直列接続されるＭＩＳＦ
ＥＴとしては、Ｑｐ４およびＱｎ４に隣接するＭＩＳＦ
ＥＴを選択するのが合理的であるから各々Ｑｐ５および
Ｑｎ５を選択する。
る２つのＭＩＳＦＥＴをＱｐ４とＱｎ４に定めれば、Ｑ
ｐ４のゲート配線４−４ｐとＱｎ４のゲート配線４−４
ｎとの接続（配線Ｌ６）は、図示するように最短で形成
できる。Ｑｐ４およびＱｎ４に直列接続されるＭＩＳＦ
ＥＴとしては、Ｑｐ４およびＱｎ４に隣接するＭＩＳＦ
ＥＴを選択するのが合理的であるから各々Ｑｐ５および
Ｑｎ５を選択する。
【００１３】しかし、Ｑｐ５のゲート配線４−５ｐは、
Ｑｎ５のゲート配線と接続するのではなく、その他のｎ
型ＭＩＳＦＥＴ（図４（ａ）ではＱｎ７）のゲート配線
と接続しなければならない。一方、Ｑｎ５のゲート配線
４−５ｎは、Ｑｐ５以外のｐ型ＭＩＳＦＥＴ（図４
（ａ）ではＱｐ６）のゲート配線と接続しなければなら
ない。このため、図５に示すように、ゲート配線４−５
ｎとゲート配線４−６ｐとの接続を配線Ｌ７により最短
距離で配線することにすれば、ゲート配線４−５ｐとゲ
ート配線４−７ｎとの接続を配線Ｌ８のように迂回して
配線する必要が生じる。図５は図４（ａ）の一部を抜き
出した平面図である。
Ｑｎ５のゲート配線と接続するのではなく、その他のｎ
型ＭＩＳＦＥＴ（図４（ａ）ではＱｎ７）のゲート配線
と接続しなければならない。一方、Ｑｎ５のゲート配線
４−５ｎは、Ｑｐ５以外のｐ型ＭＩＳＦＥＴ（図４
（ａ）ではＱｐ６）のゲート配線と接続しなければなら
ない。このため、図５に示すように、ゲート配線４−５
ｎとゲート配線４−６ｐとの接続を配線Ｌ７により最短
距離で配線することにすれば、ゲート配線４−５ｐとゲ
ート配線４−７ｎとの接続を配線Ｌ８のように迂回して
配線する必要が生じる。図５は図４（ａ）の一部を抜き
出した平面図である。
【００１４】このようにｐ型ＭＩＳＦＥＴとｎ型ＭＩＳ
ＦＥＴのゲート配線を相互に接続する場合の配線が交差
するような時には、前記の通りゲート配線を接続する配
線（第１層配線）を迂回して形成する必要があるため、
図５において網掛けで表示する領域（４−６ｎ，４−７
ｐ）のデバイスが使用できなくなる問題がある。その
他、第１層配線の占有面積が大きくなるため、配線レイ
アウトの都合でその他にも使用できなくなるデバイスが
生じることもある。
ＦＥＴのゲート配線を相互に接続する場合の配線が交差
するような時には、前記の通りゲート配線を接続する配
線（第１層配線）を迂回して形成する必要があるため、
図５において網掛けで表示する領域（４−６ｎ，４−７
ｐ）のデバイスが使用できなくなる問題がある。その
他、第１層配線の占有面積が大きくなるため、配線レイ
アウトの都合でその他にも使用できなくなるデバイスが
生じることもある。
【００１５】一方、近年のＡＳＩＣでは、低コスト化の
要求が強くなっているため、チップサイズを小さくする
要請があり、前記の通り無駄になるデバイスを極力少な
くする努力が求められる。特に前記したラッチ回路はチ
ップ全体でみれば多く使用されており、前記したような
無駄なデバイスの発生は極力少なくする必要がある。
要求が強くなっているため、チップサイズを小さくする
要請があり、前記の通り無駄になるデバイスを極力少な
くする努力が求められる。特に前記したラッチ回路はチ
ップ全体でみれば多く使用されており、前記したような
無駄なデバイスの発生は極力少なくする必要がある。
【００１６】本発明の目的は、対角に配置されているゲ
ートアレイの各デバイス（ＭＩＳＦＥＴ）のゲート配線
を相互に接続する場合に、ゲート配線の接続を容易にす
るレイアウトを提供するものである。
ートアレイの各デバイス（ＭＩＳＦＥＴ）のゲート配線
を相互に接続する場合に、ゲート配線の接続を容易にす
るレイアウトを提供するものである。
【００１７】また、本発明の目的は、ゲートアレイの配
線効率を高めて同一の機能を実現するに必要なデバイス
数を低減し、低コスト化を促進することにある。
線効率を高めて同一の機能を実現するに必要なデバイス
数を低減し、低コスト化を促進することにある。
【００１８】
【課題を解決するための手段】本願の発明の概略を説明
すれば、以下の通りである。すなわち、ゲートアレイを
構成するｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴの間
に、隣接するＭＩＳＦＥＴのゲート配線の一部（接続領
域）を延長して形成する。つまり、上下方法（ｙ方向：
第２方向）に移動するに従い、ｎ型ＭＩＳＦＥＴの接続
領域（コンタクト領域）、隣接ＭＩＳＦＥＴの接続領
域、ｐ型ＭＩＳＦＥＴの接続領域の順に出現するように
接続領域を形成する。
すれば、以下の通りである。すなわち、ゲートアレイを
構成するｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴの間
に、隣接するＭＩＳＦＥＴのゲート配線の一部（接続領
域）を延長して形成する。つまり、上下方法（ｙ方向：
第２方向）に移動するに従い、ｎ型ＭＩＳＦＥＴの接続
領域（コンタクト領域）、隣接ＭＩＳＦＥＴの接続領
域、ｐ型ＭＩＳＦＥＴの接続領域の順に出現するように
接続領域を形成する。
【００１９】具体的には本発明は以下ような構成を有す
る。すなわち、本発明の半導体集積回路装置は、半導体
基板（１）と、半導体基板のｎ型領域（２）と、半導体
基板のｐ型領域（３）と、ｎ型領域とｐ型領域との間の
素子分離領域（５）と、第１方向（ｘ）に隣接して形成
されたｎ型領域上のｐ型トランジスタ（４−２０，２１
ｐを含むトランジスタ、Ｑｐ３０〜Ｑｐ３７、Ｑｐ４０
〜Ｑｐ４７）と、第１方向（ｘ）に隣接して形成された
ｐ型領域上のｎ型トランジスタ（４−２０，２１ｎを含
むトランジスタ、Ｑｎ３０〜Ｑｎ３７、Ｑｎ４０〜Ｑｎ
４７）と、素子分離領域（５）上に形成され、ｐ型また
はｎ型トランジスタの制御配線（４−２０，２１ｐ、４
−２０，２１ｎ、４−３０〜３７ｐ、４−３０〜３７
ｎ、４−４０〜４７ｐ、４−４０〜４７ｎ）の一部を構
成する接続領域（１０）とを有し、接続領域（１０）
が、その接続領域（１０）を制御配線の一部として含む
第１トランジスタ（４−２１ｐを含むトランジスタ、Ｑ
ｐ３３、Ｑｐ４３）に第１方向（ｘ）で隣接する第２ト
ランジスタ（４−２０ｐを含むトランジスタ、Ｑｐ３
２、Ｑｐ４２）と、第２トランジスタに第１方向に直交
する第２方向（ｙ）で隣接する第３トランジスタ（４−
２０ｎを含むトランジスタ、Ｑｎ３２、Ｑｎ４２）との
間に伸長する部分を有する。
る。すなわち、本発明の半導体集積回路装置は、半導体
基板（１）と、半導体基板のｎ型領域（２）と、半導体
基板のｐ型領域（３）と、ｎ型領域とｐ型領域との間の
素子分離領域（５）と、第１方向（ｘ）に隣接して形成
されたｎ型領域上のｐ型トランジスタ（４−２０，２１
ｐを含むトランジスタ、Ｑｐ３０〜Ｑｐ３７、Ｑｐ４０
〜Ｑｐ４７）と、第１方向（ｘ）に隣接して形成された
ｐ型領域上のｎ型トランジスタ（４−２０，２１ｎを含
むトランジスタ、Ｑｎ３０〜Ｑｎ３７、Ｑｎ４０〜Ｑｎ
４７）と、素子分離領域（５）上に形成され、ｐ型また
はｎ型トランジスタの制御配線（４−２０，２１ｐ、４
−２０，２１ｎ、４−３０〜３７ｐ、４−３０〜３７
ｎ、４−４０〜４７ｐ、４−４０〜４７ｎ）の一部を構
成する接続領域（１０）とを有し、接続領域（１０）
が、その接続領域（１０）を制御配線の一部として含む
第１トランジスタ（４−２１ｐを含むトランジスタ、Ｑ
ｐ３３、Ｑｐ４３）に第１方向（ｘ）で隣接する第２ト
ランジスタ（４−２０ｐを含むトランジスタ、Ｑｐ３
２、Ｑｐ４２）と、第２トランジスタに第１方向に直交
する第２方向（ｙ）で隣接する第３トランジスタ（４−
２０ｎを含むトランジスタ、Ｑｎ３２、Ｑｎ４２）との
間に伸長する部分を有する。
【００２０】また、前記半導体集積回路装置において、
第１トランジスタの制御配線（４−２１ｐ、４−３３
ｐ、４−４３ｐ）と、第３トランジスタの制御配線（４
−２０ｎ、４−３２ｎ、４−４２ｎ）とが制御配線上の
第１配線（Ｌ９、Ｌ１２）で接続され、第２トランジス
タの制御配線（４−２０ｐ、４−３２ｐ、４−４２ｐ）
と、第１トランジスタに第２方向（ｙ）で隣接し第３ト
ランジスタに第１方向（ｘ）で隣接する第４トランジス
タ（４−２１ｎを含むトランジスタ、Ｑｎ３３、Ｑｎ４
３）の制御配線（４−２１ｎ、４−３３ｎ、４−４３
ｎ）とが第１配線とは異なる制御配線上の第２配線（Ｌ
１０、Ｌ１３）で接続される。
第１トランジスタの制御配線（４−２１ｐ、４−３３
ｐ、４−４３ｐ）と、第３トランジスタの制御配線（４
−２０ｎ、４−３２ｎ、４−４２ｎ）とが制御配線上の
第１配線（Ｌ９、Ｌ１２）で接続され、第２トランジス
タの制御配線（４−２０ｐ、４−３２ｐ、４−４２ｐ）
と、第１トランジスタに第２方向（ｙ）で隣接し第３ト
ランジスタに第１方向（ｘ）で隣接する第４トランジス
タ（４−２１ｎを含むトランジスタ、Ｑｎ３３、Ｑｎ４
３）の制御配線（４−２１ｎ、４−３３ｎ、４−４３
ｎ）とが第１配線とは異なる制御配線上の第２配線（Ｌ
１０、Ｌ１３）で接続される。
【００２１】また、前記トランジスタは、ゲートアレイ
を構成する。
を構成する。
【００２２】また、トランジスタのゲート領域（４ａ）
上には、第１方向（ｘ）に延在する制御配線上の配線
（Ｌ９〜Ｌ１８）が第２方向（ｙ）に３本形成できるス
ペースを有する。
上には、第１方向（ｘ）に延在する制御配線上の配線
（Ｌ９〜Ｌ１８）が第２方向（ｙ）に３本形成できるス
ペースを有する。
【００２３】このように接続領域を形成することによ
り、ゲート配線に接続する第１層配線の設計自由度を増
し、対角に位置するデバイス間の接続を容易に行うこと
ができる。また、第１層配線を迂回して形成する必要が
ないので、無駄な使用されないデバイスの発生を抑制し
て、配線形成後の占有面積を低減できる。
り、ゲート配線に接続する第１層配線の設計自由度を増
し、対角に位置するデバイス間の接続を容易に行うこと
ができる。また、第１層配線を迂回して形成する必要が
ないので、無駄な使用されないデバイスの発生を抑制し
て、配線形成後の占有面積を低減できる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。ただし、本発明は多くの異
なる態様で実施することが可能であり、本実施の形態の
記載内容に限定して解釈すべきではない。なお、実施の
形態の全体を通して同じ要素には同じ番号を付するもの
とする。
に基づいて詳細に説明する。ただし、本発明は多くの異
なる態様で実施することが可能であり、本実施の形態の
記載内容に限定して解釈すべきではない。なお、実施の
形態の全体を通して同じ要素には同じ番号を付するもの
とする。
【００２５】図６は、本発明の一実施の形態であるゲー
トアレイの一部を抜き出した平面図である。本実施の形
態のゲートアレイは、ｐ型ＭＩＳＦＥＴの一部を構成す
るゲート配線（制御配線）４−２０ｐ，４−２１ｐ、ｎ
型ＭＩＳＦＥＴの一部を構成するゲート配線４−２０
ｎ，４−２１ｎを含む。ゲート配線４−２１ｐの接続領
域１０の一部は、図示するようにゲート配線４−２０ｐ
と４−２０ｎとの間に延長されている。このようにゲー
ト配線の接続領域（コンタクト部）１０の一部がｘ方向
に隣接するＭＩＳＦＥＴの間に形成されることにより、
ｙ方向に隣接するＭＩＳＦＥＴのゲート配線間の接続が
容易になる。
トアレイの一部を抜き出した平面図である。本実施の形
態のゲートアレイは、ｐ型ＭＩＳＦＥＴの一部を構成す
るゲート配線（制御配線）４−２０ｐ，４−２１ｐ、ｎ
型ＭＩＳＦＥＴの一部を構成するゲート配線４−２０
ｎ，４−２１ｎを含む。ゲート配線４−２１ｐの接続領
域１０の一部は、図示するようにゲート配線４−２０ｐ
と４−２０ｎとの間に延長されている。このようにゲー
ト配線の接続領域（コンタクト部）１０の一部がｘ方向
に隣接するＭＩＳＦＥＴの間に形成されることにより、
ｙ方向に隣接するＭＩＳＦＥＴのゲート配線間の接続が
容易になる。
【００２６】図７は、図５の配線を本実施の形態のゲー
トアレイを用いて実現した場合の一例を示す平面図であ
る。図５に示す場合は、そのゲート配線を接続すべきＭ
ＩＳＦＥＴが対角位置に存在した場合、配線Ｌ８が配線
Ｌ７を迂回するように形成せざるを得なかった。しかし
相互に対角する位置に存在するゲート配線４−２１ｐと
４−２０ｎとをゲート配線４−２１ｐの延長された接続
領域１０を用いて、配線Ｌ９によりコンタクト７を介し
て接続できる。一方、やはり対角に位置するゲート配線
４−２０ｐと４−２１ｎとを最短の配線Ｌ１０で接続で
きる。このように本実施の形態のゲートアレイを用いれ
ば、対角に位置するゲート配線間を接続する場合にも配
線（第１層配線）を最短にでき、無駄な配線領域を必要
としない。このため、ゲートアレイを構成するＭＩＳＦ
ＥＴを無駄に使用することもない。図５と図７の比較か
ら明らかな通り、従来技術では６個の基本セルが必要で
あったが本実施の形態では４個の基本セルで同様の配線
が実現できる。
トアレイを用いて実現した場合の一例を示す平面図であ
る。図５に示す場合は、そのゲート配線を接続すべきＭ
ＩＳＦＥＴが対角位置に存在した場合、配線Ｌ８が配線
Ｌ７を迂回するように形成せざるを得なかった。しかし
相互に対角する位置に存在するゲート配線４−２１ｐと
４−２０ｎとをゲート配線４−２１ｐの延長された接続
領域１０を用いて、配線Ｌ９によりコンタクト７を介し
て接続できる。一方、やはり対角に位置するゲート配線
４−２０ｐと４−２１ｎとを最短の配線Ｌ１０で接続で
きる。このように本実施の形態のゲートアレイを用いれ
ば、対角に位置するゲート配線間を接続する場合にも配
線（第１層配線）を最短にでき、無駄な配線領域を必要
としない。このため、ゲートアレイを構成するＭＩＳＦ
ＥＴを無駄に使用することもない。図５と図７の比較か
ら明らかな通り、従来技術では６個の基本セルが必要で
あったが本実施の形態では４個の基本セルで同様の配線
が実現できる。
【００２７】なお、本実施の形態では、接続領域１０を
設けたため、ｙ方向にワイヤリンググリッド１つ分のス
ペースが必要になる。このため、ｙ方向に１ワイヤリン
ググリッド分だけデバイス面積を大きくするか、もしく
はｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＦＥＴのゲート幅
を１ワイヤリンググリッド分だけ小さくする必要があ
る。しかしながら、本実施の形態を適用するＡＳＩＣを
低消費電力用途とすれば、各ＭＩＳＦＥＴに要求される
ＯＮ電流はさほど大きくなく、１ワイヤリンググリッド
分のゲート幅の減少は容認できる。また、仮に大きなＯ
Ｎ電流が要求される場合には、その部分についてのみ複
数のＭＩＳＦＥＴを並列に接続することにより対処が可
能である。また、仮に１ワイヤリンググリッド分だけデ
バイス面積を大きくしても、ｘ方向の占有面積が縮小さ
れる効果が大きく、そのデメリット分を相殺し、あるい
はそのデメリットを超える効果が得られる。
設けたため、ｙ方向にワイヤリンググリッド１つ分のス
ペースが必要になる。このため、ｙ方向に１ワイヤリン
ググリッド分だけデバイス面積を大きくするか、もしく
はｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＦＥＴのゲート幅
を１ワイヤリンググリッド分だけ小さくする必要があ
る。しかしながら、本実施の形態を適用するＡＳＩＣを
低消費電力用途とすれば、各ＭＩＳＦＥＴに要求される
ＯＮ電流はさほど大きくなく、１ワイヤリンググリッド
分のゲート幅の減少は容認できる。また、仮に大きなＯ
Ｎ電流が要求される場合には、その部分についてのみ複
数のＭＩＳＦＥＴを並列に接続することにより対処が可
能である。また、仮に１ワイヤリンググリッド分だけデ
バイス面積を大きくしても、ｘ方向の占有面積が縮小さ
れる効果が大きく、そのデメリット分を相殺し、あるい
はそのデメリットを超える効果が得られる。
【００２８】また、本実施の形態では、ｐ型ＭＩＳＦＥ
Ｔおよびｎ型ＭＩＳＦＥＴの各々についてそのゲート電
極領域上に形成される配線本数を３ワイヤリンググリッ
ドとしている。後に説明するように、３ワイヤリンググ
リッド程度のスペースが確保できていればＭＩＳＦＥＴ
間の配線は可能である。よって、従来ｐ型ＭＩＳＦＥＴ
については４ワイヤリンググリッドを確保していたが、
前記の通りゲート幅を縮小することが可能であり、ま
た、３ワイヤリンググリッドのスペースが確保できれば
論理回路の形成が可能である。よって、本実施の形態に
よれば、ｙ方向の配線面積の増加がなく、かつｘ方向の
配線面積の縮小を図ることができ、総合的に配線面積を
縮小して無駄に使用されるセル数を削減し、ＡＳＩＣの
低コスト化を図ることができる。
Ｔおよびｎ型ＭＩＳＦＥＴの各々についてそのゲート電
極領域上に形成される配線本数を３ワイヤリンググリッ
ドとしている。後に説明するように、３ワイヤリンググ
リッド程度のスペースが確保できていればＭＩＳＦＥＴ
間の配線は可能である。よって、従来ｐ型ＭＩＳＦＥＴ
については４ワイヤリンググリッドを確保していたが、
前記の通りゲート幅を縮小することが可能であり、ま
た、３ワイヤリンググリッドのスペースが確保できれば
論理回路の形成が可能である。よって、本実施の形態に
よれば、ｙ方向の配線面積の増加がなく、かつｘ方向の
配線面積の縮小を図ることができ、総合的に配線面積を
縮小して無駄に使用されるセル数を削減し、ＡＳＩＣの
低コスト化を図ることができる。
【００２９】図８は、本実施の形態のゲートアレイを用
いて図４（ｂ）に示すラッチ回路を構成した一例を示す
平面図である。配線Ｌ１１が入力ＩＮ４に対応し、Ｑｐ
３１およびＱｎ３１が各々Ｑｐ４およびＱｎ４に対応す
る。Ｑｐ３２およびＱｎ３２が各々Ｑｐ５およびＱｎ５
に対応し、Ｑｐ３３およびＱｎ３３が各々Ｑｐ６および
Ｑｎ７に対応する。ゲート配線４−３３ｐの接続領域お
よび配線Ｌ１２を用いて対角に位置するゲート配線４−
３３ｐと４−３２ｎとを接続し、同じく対角に位置する
ゲート配線４−３２ｐと４−３３ｎを、配線Ｌ１３を用
いて接続しているので、図４（ｂ）の場合と比較して１
セル分だけｘ方向の配線面積が節約できている。
いて図４（ｂ）に示すラッチ回路を構成した一例を示す
平面図である。配線Ｌ１１が入力ＩＮ４に対応し、Ｑｐ
３１およびＱｎ３１が各々Ｑｐ４およびＱｎ４に対応す
る。Ｑｐ３２およびＱｎ３２が各々Ｑｐ５およびＱｎ５
に対応し、Ｑｐ３３およびＱｎ３３が各々Ｑｐ６および
Ｑｎ７に対応する。ゲート配線４−３３ｐの接続領域お
よび配線Ｌ１２を用いて対角に位置するゲート配線４−
３３ｐと４−３２ｎとを接続し、同じく対角に位置する
ゲート配線４−３２ｐと４−３３ｎを、配線Ｌ１３を用
いて接続しているので、図４（ｂ）の場合と比較して１
セル分だけｘ方向の配線面積が節約できている。
【００３０】また、Ｑｐ３４およびＱｎ３４が各々Ｑｐ
９およびＱｎ９に対応し、Ｑｐ３５およびＱｎ３５が各
々Ｑｐ１０およびＱｎ１０に対応する。Ｑｐ３２（Ｑｐ
５に相当）とＱｐ３３（Ｑｐ６に相当）で共用する不純
物領域と、Ｑｎ３２（Ｑｎ５に相当）とＱｎ３３（Ｑｎ
７に相当）で共用する不純物領域とを配線Ｌ１４で接続
し、ゲート配線４−３０ｎと配線Ｌ１５を介してＱｎ３
５（Ｑｎ１０に相当）のゲートおよびＱｐ３５（Ｑｐ１
０に相当）のゲートに接続する。配線Ｌ１４の配置面積
分だけＭＩＳＦＥＴを無駄に使用することになる（ただ
しここではゲート配線４−３０ｎを配線として使用して
いるので厳密には無駄とはいえない）が、このような配
線面積の使用は図４（ａ）の場合にも存在しており（ゲ
ート配線４−８Ｐ，４−８ｎの部分）、本実施の形態の
みのデメリットではない。配線Ｌ１６はＱｐ３５とＱｎ
３５の不純物領域およびＱｐ３４とＱｎ３４のゲート配
線（４−３４ｐ，４−３４ｎ）に接続され、出力ＯＵＴ
に対応する。
９およびＱｎ９に対応し、Ｑｐ３５およびＱｎ３５が各
々Ｑｐ１０およびＱｎ１０に対応する。Ｑｐ３２（Ｑｐ
５に相当）とＱｐ３３（Ｑｐ６に相当）で共用する不純
物領域と、Ｑｎ３２（Ｑｎ５に相当）とＱｎ３３（Ｑｎ
７に相当）で共用する不純物領域とを配線Ｌ１４で接続
し、ゲート配線４−３０ｎと配線Ｌ１５を介してＱｎ３
５（Ｑｎ１０に相当）のゲートおよびＱｐ３５（Ｑｐ１
０に相当）のゲートに接続する。配線Ｌ１４の配置面積
分だけＭＩＳＦＥＴを無駄に使用することになる（ただ
しここではゲート配線４−３０ｎを配線として使用して
いるので厳密には無駄とはいえない）が、このような配
線面積の使用は図４（ａ）の場合にも存在しており（ゲ
ート配線４−８Ｐ，４−８ｎの部分）、本実施の形態の
みのデメリットではない。配線Ｌ１６はＱｐ３５とＱｎ
３５の不純物領域およびＱｐ３４とＱｎ３４のゲート配
線（４−３４ｐ，４−３４ｎ）に接続され、出力ＯＵＴ
に対応する。
【００３１】つまり、本実施の形態によれば、図４
（ｂ）に示すようなラッチ回路を１４セルの面積で配線
できる。従来（図４（ａ）の場合）において１６セルを
必要としていたことと比較して、２セル分（ｘ方向にお
いて１ワイヤリンググリッド分）の配線面積の縮小を図
ることができる。
（ｂ）に示すようなラッチ回路を１４セルの面積で配線
できる。従来（図４（ａ）の場合）において１６セルを
必要としていたことと比較して、２セル分（ｘ方向にお
いて１ワイヤリンググリッド分）の配線面積の縮小を図
ることができる。
【００３２】図９は、本実施の形態のゲートアレイを用
いて図４（ｂ）に示すラッチ回路を構成した他の例を示
す平面図である。図９におけるＱｐ４１〜Ｑｐ４５およ
びＱｎ４１〜Ｑｎ４５は図８におけるＱｐ３１〜Ｑｐ３
５およびＱｎ３１〜Ｑｎ３５と同じである。ただし、図
９では、電源電位を供給する配線ＬＶｄｄとＬＶｓｓを
１グリッドライン中央に移動させ、図８における配線Ｌ
１４に代えて配線Ｌ１８とＬ１９とによって、Ｑｐ４２
とＱｐ４３で共用する不純物領域と、Ｑｎ４２とＱｎ４
３で共用する不純物領域と、Ｑｎ４５のゲートおよびＱ
ｐ４５のゲートを接続している。このため、配線Ｌ１４
に要した配線面積が節約でき、図９に示す構成の配線で
は、図８に示す配線構成と比較してｘ方向に１グリッド
ライン分の配線面積の節約ができる。従来例と比較すれ
ば２グリッドライン分の面積の節減ができ、１２個のＭ
ＩＳＦＥＴ（１２セル）で図４（ｂ）に示すラッチ回路
を構成できる。
いて図４（ｂ）に示すラッチ回路を構成した他の例を示
す平面図である。図９におけるＱｐ４１〜Ｑｐ４５およ
びＱｎ４１〜Ｑｎ４５は図８におけるＱｐ３１〜Ｑｐ３
５およびＱｎ３１〜Ｑｎ３５と同じである。ただし、図
９では、電源電位を供給する配線ＬＶｄｄとＬＶｓｓを
１グリッドライン中央に移動させ、図８における配線Ｌ
１４に代えて配線Ｌ１８とＬ１９とによって、Ｑｐ４２
とＱｐ４３で共用する不純物領域と、Ｑｎ４２とＱｎ４
３で共用する不純物領域と、Ｑｎ４５のゲートおよびＱ
ｐ４５のゲートを接続している。このため、配線Ｌ１４
に要した配線面積が節約でき、図９に示す構成の配線で
は、図８に示す配線構成と比較してｘ方向に１グリッド
ライン分の配線面積の節約ができる。従来例と比較すれ
ば２グリッドライン分の面積の節減ができ、１２個のＭ
ＩＳＦＥＴ（１２セル）で図４（ｂ）に示すラッチ回路
を構成できる。
【００３３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能である。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能である。
【００３４】たとえば、接続領域１０はｐ型ＭＩＳＦＥ
Ｔを構成するゲート配線の一部として例示したが、図１
０に示すように、ｎ型ＭＩＳＦＥＴのゲート配線の一部
として構成されても良い。
Ｔを構成するゲート配線の一部として例示したが、図１
０に示すように、ｎ型ＭＩＳＦＥＴのゲート配線の一部
として構成されても良い。
【００３５】また、実施の形態では接続領域１０の延長
部が同一方向に向くように配設した例を示したが、図１
１に示すように、接続領域１０の延長方向が相互に逆向
きになるように配設されてもよい。
部が同一方向に向くように配設した例を示したが、図１
１に示すように、接続領域１０の延長方向が相互に逆向
きになるように配設されてもよい。
【００３６】また、図１２(ａ)に示すように、前記実施
の形態と同様な接続領域１０を有するゲート配線４−５
１ｐの外に、接続領域１０のｘ方向（第１方向）への延
在部をｘの正方向および負方向の両方に有するゲート配
線４−５２ｐを設けてもよい。この場合、図１２（ｂ）
に示すように、ゲート配線４−５１ｎの対角に位置する
ゲート配線４−５０ｐに容易に接続できるだけでなく、
ゲート配線４−５１ｐに対してゲート配線４−５０ｐの
対称位置に存在するゲート配線４−５２ｐに対しても容
易に配線（Ｌ２０）を形成することが可能になる。これ
により複雑な配線接続に対して設計の自由度を増し、第
１層配線の占有する面積を低減できる。素子をより一層
有効に活用し、高集積化と低コスト化に寄与できる。
の形態と同様な接続領域１０を有するゲート配線４−５
１ｐの外に、接続領域１０のｘ方向（第１方向）への延
在部をｘの正方向および負方向の両方に有するゲート配
線４−５２ｐを設けてもよい。この場合、図１２（ｂ）
に示すように、ゲート配線４−５１ｎの対角に位置する
ゲート配線４−５０ｐに容易に接続できるだけでなく、
ゲート配線４−５１ｐに対してゲート配線４−５０ｐの
対称位置に存在するゲート配線４−５２ｐに対しても容
易に配線（Ｌ２０）を形成することが可能になる。これ
により複雑な配線接続に対して設計の自由度を増し、第
１層配線の占有する面積を低減できる。素子をより一層
有効に活用し、高集積化と低コスト化に寄与できる。
【００３７】さらに、実施の形態ではｐ型ＭＩＳＦＥＴ
とｎ型ＭＩＳＦＥＴのゲート幅を、何れも３ワイヤリン
ググリッド分だけ確保した例を説明したが、たとえばｐ
型ＭＩＳＦＥＴのモビリティの低さを考慮してｐ型ＭＩ
ＳＦＥＴのゲート幅を４ワイヤリンググリッド分、ｎ型
ＭＩＳＦＥＴのゲート幅を２ワイヤリンググリッド分と
してレイアウトしてもよい。この場合でも配線に必要な
スペースはトータルとして１１ワイヤリンググリッド分
だけ確保されており配線設計の制限にはならない。
とｎ型ＭＩＳＦＥＴのゲート幅を、何れも３ワイヤリン
ググリッド分だけ確保した例を説明したが、たとえばｐ
型ＭＩＳＦＥＴのモビリティの低さを考慮してｐ型ＭＩ
ＳＦＥＴのゲート幅を４ワイヤリンググリッド分、ｎ型
ＭＩＳＦＥＴのゲート幅を２ワイヤリンググリッド分と
してレイアウトしてもよい。この場合でも配線に必要な
スペースはトータルとして１１ワイヤリンググリッド分
だけ確保されており配線設計の制限にはならない。
【００３８】
【発明の効果】本願で開示される発明のうち、代表的な
ものによって得られる効果は、以下の通りである。すな
わち、対角に配置されているゲートアレイの各デバイス
（ＭＩＳＦＥＴ）のゲート配線を相互に接続する場合
に、ゲート配線の接続をする第１層配線を容易にレイア
ウトすることができる。また、ゲートアレイの配線効率
を高めて同一の機能を実現するに必要なデバイス数を低
減でき、ＡＳＩＣの低コスト化を促進できる。
ものによって得られる効果は、以下の通りである。すな
わち、対角に配置されているゲートアレイの各デバイス
（ＭＩＳＦＥＴ）のゲート配線を相互に接続する場合
に、ゲート配線の接続をする第１層配線を容易にレイア
ウトすることができる。また、ゲートアレイの配線効率
を高めて同一の機能を実現するに必要なデバイス数を低
減でき、ＡＳＩＣの低コスト化を促進できる。
【図１】従来のゲートアレイの一例を示す平面図であ
る。
る。
【図２】（ａ）は、従来のゲートアレイを用いてインバ
ータを構成した一例を示す平面図である。（ｂ）はその
回路図である。
ータを構成した一例を示す平面図である。（ｂ）はその
回路図である。
【図３】（ａ）は、従来のゲートアレイを用いてＮＡＮ
Ｄ回路を構成した一例を示す平面図である。（ｂ）はそ
の回路図である。
Ｄ回路を構成した一例を示す平面図である。（ｂ）はそ
の回路図である。
【図４】（ａ）は、従来のゲートアレイを用いてラッチ
回路を構成した場合の平面図である。（ｂ）はその回路
図である。
回路を構成した場合の平面図である。（ｂ）はその回路
図である。
【図５】図４（ａ）の一部を抜き出した平面図である。
【図６】本発明の一実施の形態であるゲートアレイの一
部を抜き出した平面図である。
部を抜き出した平面図である。
【図７】図５の配線を本発明の一実施の形態であるゲー
トアレイを用いて実現した場合の一例を示す平面図であ
る。
トアレイを用いて実現した場合の一例を示す平面図であ
る。
【図８】本発明の一実施の形態であるゲートアレイを用
いて図４（ｂ）に示すラッチ回路を構成した一例を示す
平面図である。
いて図４（ｂ）に示すラッチ回路を構成した一例を示す
平面図である。
【図９】本発明の一実施の形態であるゲートアレイを用
いて図４（ｂ）に示すラッチ回路を構成した他の例を示
す平面図である。
いて図４（ｂ）に示すラッチ回路を構成した他の例を示
す平面図である。
【図１０】本発明のゲートアレイの一部を抜き出した他
の例を示す平面図である。
の例を示す平面図である。
【図１１】本発明のゲートアレイの一部を抜き出したさ
らに他の例を示す平面図である。
らに他の例を示す平面図である。
【図１２】（ａ）および（ｂ）は、本発明のゲートアレ
イの一部を抜き出したさらに他の例を示す平面図であ
る。
イの一部を抜き出したさらに他の例を示す平面図であ
る。
１…半導体基板、２…ｎウェル、３…ｐウェル、４（４
−ｋｐ，４−ｋｎ（k＝自然数））…ゲート配線、４ａ
…ゲート電極部、４ｂ…コンタクト部、５…素子分離領
域、６…不純物領域、７…コンタクト、１０…接続領
域、ＩＮ（ＩＮ２〜ＩＮ４）…入力、Ｌ１〜Ｌ１８…配
線、ＬＶｄｄ…電源配線、ＬＶｓｓ…接地配線、ＯＵＴ
…出力、Ｑｎｋ（ｋ＝自然数）…ｎ型ＭＩＳＦＥＴ、Ｑ
ｐｋ（ｋ＝自然数）…ｐ型ＭＩＳＦＥＴ。
−ｋｐ，４−ｋｎ（k＝自然数））…ゲート配線、４ａ
…ゲート電極部、４ｂ…コンタクト部、５…素子分離領
域、６…不純物領域、７…コンタクト、１０…接続領
域、ＩＮ（ＩＮ２〜ＩＮ４）…入力、Ｌ１〜Ｌ１８…配
線、ＬＶｄｄ…電源配線、ＬＶｓｓ…接地配線、ＯＵＴ
…出力、Ｑｎｋ（ｋ＝自然数）…ｎ型ＭＩＳＦＥＴ、Ｑ
ｐｋ（ｋ＝自然数）…ｐ型ＭＩＳＦＥＴ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 羽谷 尚久 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 大久保 学 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 Ｆターム(参考） 5F064 AA03 CC12 DD05 DD19 DD26 EE08 EE13 EE14 EE16 EE18
Claims (4)
- 【請求項１】 半導体基板と、 前記半導体基板のｎ型領域と、 前記半導体基板のｐ型領域と、 前記ｎ型領域とｐ型領域との間の素子分離領域と、 第１方向に隣接して形成された前記ｎ型領域上のｐ型ト
ランジスタと、 前記第１方向に隣接して形成された前記ｐ型領域上のｎ
型トランジスタと、 前記素子分離領域上に形成され、前記ｐ型またはｎ型ト
ランジスタの制御配線の一部を構成する接続領域と、を
有し、 前記接続領域が、その接続領域を制御配線の一部として
含む第１トランジスタに前記第１方向で隣接する第２ト
ランジスタと、前記第２トランジスタに前記第１方向に
直交する第２方向で隣接する第３トランジスタとの間に
伸長する部分を有する半導体集積回路装置。 - 【請求項２】 前記第１トランジスタの制御配線と、前
記第３トランジスタの制御配線とが前記制御配線上の第
１配線で接続され、 前記第２トランジスタの制御配線と、前記第１トランジ
スタに前記第２方向で隣接し前記第３トランジスタに前
記第１方向で隣接する第４トランジスタの制御配線と、
が前記第１配線とは異なる前記制御配線上の第２配線で
接続される請求項１記載の半導体集積回路装置。 - 【請求項３】 前記トランジスタは、ゲートアレイを構
成する請求項１または２記載の半導体集積回路装置。 - 【請求項４】 前記トランジスタのゲート領域上には、
前記第１方向に延在する前記制御配線上の配線が前記第
２方向に３本形成できるスペースを有する請求項１〜３
の何れか一項に記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000187459A JP2002026296A (ja) | 2000-06-22 | 2000-06-22 | 半導体集積回路装置 |
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