JPH02268464A - ゲートアレイの基本セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、マスク・スライス方式を適用して製造され
るゲートアレイの基本セルに関する。

（従来の技術） ゲートアレイは、１つの半導体チップ中に複数のトラン
ジスタや抵抗等からなる基本セルを予め多数個形成して
おき、必要品種に応じて配線マスクを作製し、これを用
いて上述のトランジスタや抵抗間を接続する工程を施し
て所望の動作をするＩＣを完成させるものである。

第４図は、このようなゲートアレイの半導体チップ１１
の構成例を示している。この例では、基本セル１２が縦
方向に規則正しく複数列形成され、各列の間が配線領域
となっている。また、チップ周辺部には、それぞれＩ１
０バッド１３を備えた多数個のＩ１０セル１４が配置さ
れている。

第５図は、上述の基本セル１２の構成例を示している。

同図中、１５はｎ形半導体基板、１６．１７はポリシリ
コンのゲート電極、１８はｐ形拡散頃域であり、ゲート
電極１６．１７の下方には、図示省略されているが、ゲ
ート絶縁膜を介してチャネル領域となるｎ形基板領域が
ｎ形半導体装置１５により形成されている。そして、こ
れらのゲート電極１６．１７、ｐ形拡散領域１８、ゲー
ト絶縁膜及びｎ形基板領域により、ソース又はドレイン
を共有した２個のｐチャネルＭＯ３ＦＥＴ（以下、ｐＭ
Ｏ３のように云う）ＰＩ　　　Ｐ２からなる９ＭＯ３領
域が形成されている。

また、１９はｐウェル領域、２１はｎ形拡散領域であり
、このｎ形拡散領域２１部にゲート電極１６．１７が延
設されている。この延設されたゲトｑ極１６．１７の下
方には、前記と同様に図示省略されているが、ゲート絶
縁膜を介してチャネル領域となるｐ形基板領域がｐウェ
ル領域１９により形成されている。そして、これらのゲ
ート電極１６．１７、ｎ形拡散領域２１、ゲート絶縁膜
及びｐ形基板領域により、ソース又はドレインを共有し
た２個のｎ　Ｍ　ＯＳ　Ｎ　Ｉ　　Ｎ　２からなるｎ　
Ｍ　ＯＳ領域が形成されている。

上述のｐＭＯ３Ｐ、　　Ｐ２及びｎ　Ｍ　ＯＳ　Ｎ　Ｉ
Ｎ２のトランジスタサイズは、ＩＣの動作スピー・ドに
関係し、高速動作を実現するためには、チャネル幅Ｗは
広く、チャネル長しは短い、即ちＷＺＬ比が大きい方が
有利である。一方、ＩＣ全体の低消費電力化のためには
、Ｗ／Ｌ比は小さい方がよい。そして一般的には、Ｗ／
Ｌ比は２０程度の値に設計されており、例えば２μｍル
ールのものでは Ｗ　／　Ｌ　−４０ｕ　ｍ　／　２　ａ　ｍ程度で妥協
がなされている。

第６図は、第５図の基本セルパターンの等価回路を示し
ている。上述したように、一般的には４個のＭＯＳＦＥ
ＴＰ、　　Ｐ２　　Ｎ、　　Ｎ２が形成され、その各端
子がアルミ配線２層のマスク・スライスにより接続でき
るようになっている。

第７図は、ゲートアレイで実現することのできるマクロ
セル、即ち基本セル１２を腹数個配列して作成された回
路機能セルのロジックの一例を示し、第８図は、このロ
ジックを実現したマクロセルのパターンを示している。

マクロセルは、４個の基本セル１２を使用して、アルミ
配線２６とコンタクト２７により結線されている。

ここで、インバータＩＶ、の出力線２２及び２人力ＮＡ
ＮＤゲートＮＤ、　　ＮＤ２の各出力線２３．２４は、
マクロセル内でのみ引き回されるため、その配線浮遊容
量は小さく、このインバータＩＶ、　　　２人力ＮＡＮ
ＤゲートＮＤ、　　ＮＤ２を構成しているＭＯＳＦＥＴ
のトランジスタサイズは小さいものでも動作スピードは
十分に確保できる。即ち、マクロセルの出力線２５に接
続されるＭＯＳＦＥＴのトランジスタサイズのみが所定
の動作スピードを保証できるようになっていれば、マク
ロセル内のＭＯＳＦＥＴのトランジスタサイズは汎用性
を損わない範囲で小形化する方がよい。

しかし、従来のゲートアレイにおける基本セルのトラン
ジスタサイズは全て一律の大きさに形成されていて、そ
のチャネル幅Ｗは比較的広くなっていたので、スイッチ
ング時の貫通電流が不必要に大になり、ノイズ発生源と
なるばかりか、ＩＣ全体の消費電力の増大を招いていた
。

（発明が解決しようとする課題） 従来のゲートアレイの基本セルは、ｔＣの動作スピード
を確保する目的で、そのトランジスタサイズが全て一律
の大きさに形成されていたため、ＩＣ全体の消費電力の
増大を招き、また、高集積化が困難でチップサイズの大
形化をきたすためＩＣのコストアップにつながるという
問題があった。

そこで、この発明は、ＩＣ全体の動作スピードを低下さ
せることなく低消費電力化を図ることができ、また高集
積化が容易でチップサイズを小形にする゛ことができて
ＩＣのコストを低減することのできるゲートアレイの基
本セルを提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明は上記課題を解決するために、ソース又はドレ
インを共有した複数のｎチャネルＦＥＴからなるｎチャ
ネルＦＥＴ領域と、ソース又はドレインを共有した複数
のｎチャネルＦＥＴからなるｎチャネルＦＥＴ領域とを
有するゲートアレイの基本セルにおいて、前記ｐチャネ
ルＦＥＴ領域を、それぞれソース又はドレインを共有し
た複数のｐチャネルＦＥＴからなる２以上のｐチャネル
ＦＥＴ領域に分割し、前記ｎチャネルＦＥＴ領域を、そ
れぞれソース又はドレインを共有した複数のｎチャネル
ＦＥＴからなる２以上のｎチャネルＦＥＴ領域に分割し
てなることを要旨とする。

（作用） 従来のｐチャネルＦＥＴ領域及びｎチャネルＦＥＴ領域
がそれぞれ２以上の領域に分割されてその各領域にチャ
ネル幅の小さいＦＥＴが形成される。そしてマクロセル
内では、その小サイズのＦＥＴによりロジックを形成し
、マクロセルの出力部のみ小サイズのＦＥＴを複数個並
列接続して所要のトランジスタサイズとすることにより
、ＩＣ全体の動作スピードは低下することなく、マクロ
セル内の貫通電流が減少して低消費電力化が実現される
。

また、ゲート使用効率が向上するとともに、ウェル領域
の形成個数を増すことな〈従来とほぼ同面積の１個のウ
ェル領域内に、ソース又はドレインを共有した複数のＦ
ＥＴからなるＦＥＴ領域を２以上形成することにより基
本セル自体の面積を増すことなくＦＥＴ素子の形成個数
が増大し、さらに、結線されることなく不使用のＦＥＴ
領域に対しては、そのＦＥＴ領域内の拡散領域をジャン
パ線としても使用できて配線パターンのパターン面積の
減少が図られる。したがって高集積化が容易となってチ
ップサイズの小形化が実現される。

（実施例） 以下、この発明の実施例を第１図ないし第３図に基づい
て説明する。

なお、第３図において前記第８図における部材及び部位
等と同一ないし均等のものは、前記と同一符号を以って
示し、重複した説明を省略する。

まず、ゲートアレイの基本セルの溝成を説明すると、第
１図中、１はｎ形半導体基板、２．３はポリシリコンの
ゲート電極、４　ａｓ　４　ｂはそれぞれｐ形拡散領域
であり、この２個のｐ形拡散領域４ａ、４ｂは、前記第
５図における１個のｐ形拡散領域をほぼ２分した寸法形
状に形成されている。

各ｐ形拡散領域４ａ、４ｂの部分におけるゲート電極２
．３の下方には、図示省略されているが、ゲート絶縁膜
を介してチャネル領域となるｎ形基・板領域がｎ形半導
体基板１により形成されている。

そして、ゲート電極２．３、ｐ形拡散領域４ａ、ゲート
絶縁膜及びｎ形基板領域により、ソース又はドレインを
共有した２個のｐ　Ｍ　ＯＳ　Ｐ　＋Ｐ２１からなる第
１の９ＭＯ８領域１０ａが形成されている。また、ゲー
ト電極２．３、ｐ形拡散領域４ｂ、ゲート絶縁膜及びｎ
形基板領域により、ソース又はドレインを共有した２個
のｐＭＯ３ＰＩ２、Ｐ２２からなる第２の９ＭＯｓ領域
１０ｂが形成されている。

一方、５はｐウェル領域、６ａ１６ｂはそれぞれｎ形拡
散領域であり、ｐウェル領域５は前記第５図におけるｐ
ウェル領域とほぼ同一の寸法形状に形成され、また２個
のｎ形拡散領域６　ａ　ｓ　６　ｂは同じく前記第５図
における１個のｎ形拡散領域をほぼ２分した寸法形状に
形成されている。ｎ形拡散領域６ａ、６ｂの部分には、
ゲート電極２．３が延設され、この延設されたゲート電
極２．３の下方には、前記と同様に図示省略されている
が、ゲート絶縁膜を介してチャネル領域となるｐ形基板
領域がｐウェル領域５により形成されている。

そして、ゲート電極２．３、ｎ形拡散領域６ａ、ゲート
絶縁膜及びｐ形基板領域により、ソース又はドレインを
共有した２個のｎ　Ｍ　ＯＳ　Ｎ　ＩＮ２１からなる第
１のｎ　Ｍ　ＯＳ領域２０ａが形成されている。また、
ゲート電極２．３、ｎ形拡散領域６ｂ、ゲート絶縁膜及
びｐ形基板領域により、ソース又はドレインを共有した
２個のｎ　Ｍ　ＯＳＮｌ　２　、Ｎ２２からなる第２の
ｎ　Ｍ　ＯＳ領域２０ｂが形成されている。

上述の第１のｐＭＯｓ領域１０ａにおけるｐ溝ｏｓｐ、
、　　ｐ２．と第２の０ＭＯｓ領域１０ｂにおけるｐＭ
Ｏ３Ｐ１２　、Ｐ２２とは電気的に分離され、また、第
１のｎ　Ｍ　ＯＳ領域２０ａにおけるｎＭＯ５Ｎ１　＋
　　Ｎ２　Ｉと第２のｎ　Ｍ　ＯＳ領域２０ｂにおける
ｎＭＯ３！ｌ＋　２　、Ｎ２２とは電気的に分離されて
いる。

そして、ｐＭＯ３Ｐ＋　＋　　Ｐ２　Ｉのチャネル幅と
ｐＭＯｓＰ、２　、Ｐ２２のチャネル幅は、どちらを広
くするかは任意であり、両チャネル幅の合計が、前記第
５図に示した従来の基本セルにおけるｐＭＯ５のチャネ
ル幅とほぼ同等になっている。

これと同様に、ｎＭＯ９ＮＩ　Ｉ　Ｎ２　＋　のチャネ
ル幅とｎＭＯ３Ｎ１２　、Ｎ２２のチャネル幅は、とち
らを広くするかは任意であり、両チャネル幅の合計が前
記第５図に示した従来の基本セルにおける口ＭＯ３のチ
ャネル幅とほぼ同等になっている。したがって、この実
施例の基本セルのサイズは、前記第５図に示した従来の
基本セルのサイズとほぼ同じになっている。

第２図は、第１図の基本セルパターンの等価回路を示し
ている。上述したように、４個のｐＭＯ３ＰＩ　Ｉ　　
　Ｐ２１　　ＰＩ　２　、Ｐ２２及び４個のｎＭＯ３Ｎ
＋　＋　　Ｎ２１　　Ｎ＋２、Ｎ２２の合計８個のＭＯ
ＳＦＥＴで構成されており、各ＭＯ５ＦＥＴが並列接続
可能な構成となっている。

第３図は、前記第７図に示したロジックを、第１図に示
した基本セル３個で実現したマクロセルのパターン例を
示している。アルミ配線２６とコンタクト２７によって
各基本セルのＭＯＳＦＥＴのソース、ドレイン、ゲート
電極が結線されてロジック回路が形成されている。

次に、上述のように構成された基本セルの作用を説明す
る。

第３図に示したマクロセルにおいて、その内部に配置さ
れるインバータＩＶ、　　　２人力ＮＡＮＤゲートＮＤ
、　　ＮＤ２は、第１のｐＭＯ５領域１０ａ又は第２の
９ＭＯｓ領域１０ｂの何れか一方の領域におけるｐＭＯ
８Ｐ＋＋　　Ｐ２１又はＰＩ　２　、Ｐ２２と、第１の
ｎ　Ｍ　ＯＳ領域２０ａ又は第２のｎ　Ｍ　ＯＳ領域２
０ｂの何れか一方の領域１こおけるｎＭＯ３Ｎ＋　＋　
　Ｎ２　＋又はＮ１２Ｎ２２とで構成されている。した
がって小トランジスタサイズのＭＯＳＦＥＴを使用でき
るため、不要な貫通電流を減少することができる。また
、遅れ時間は、各アルミ配線２２．２３．２４の配線長
が短かいため、浮遊容量が無視できることから小トラン
ジスタサイズのＭＯＳＦＥＴによる構成でも問題の生じ
ることはない。

一方、マクロセルの出力となる２人力ＮＡＮＤゲートＮ
Ｄ３については、第１の９ＭＯ３領域１０ａにおけるｐ
ＭＯｓＰ、、　　Ｐ２．と第２のｐＭ　ＯＳ領域１０ｂ
におけるｐＭＯｓＰ、２、Ｐ２２とをアルミ配線で並列
接続構成とし、また、第１のｎ　Ｍ　ＯＳ領域２０ａに
おけるｎ　Ｍ　Ｏ５Ｎｌｌ　　Ｎ２１　と第２のｎ　Ｍ
　ＯＳ領域２０ｂにおけるｎＭＯ９Ｎ１２　、Ｎ２２と
を同様にアルミ配線で並列接続構成とすることでチャネ
ル幅を広くして使用することにより、従来と同様の動作
スピードが保証される。

また、基本セル内のＭＯＳＦＥＴの個数が増加している
ので、マクロセルの回路構成によっては、第３図中に示
すように、インバータＩＶ、と２人力ＮＡＮＤゲートＮ
Ｄ、を基本セル１個分で実現することができてゲート使
用効率が向上し、高集積化が図られる。特に、トランス
ミッションゲートを用いたフリップフロップ回路等のマ
クロセル化にはゲート使用効率が高まってこの実施例の
基本セルには最適である。

さらに、従来の基本セルと比べてトランジスタサイズを
可変できるため、特殊回路の構成等にも容易に対応が可
能である。

そして、ＭＯＳＦＥＴの分割幅（チャネル幅）を従来の
ものに比べて１／２づつとなるようにした場合、消費電
力は】／３〜１／２に低減し、ゲート使用効率は２５％
程度向上する。また、マクロセルの面積も２５％程度小
形に構成することか可能となる。

また、従来の基本セルでは、ｎ　Ｍ　ＯＳ等の個数を増
加させる場合、第５図に示したように、各９ＭＯ８領域
毎にｐ形つェル領域を形成することが必要とされる。こ
れに対し、この実施例の基本セルでは１個のｐ形つェル
領域５内に第１、第２の２個のｎ　Ｍ　ＯＳ領域２０ａ
、２０ｂが形成される。このため、この実施例の基本セ
ルは、そのセル自体の面積を増すことなくＭＯＳＦＥＴ
の形成個数を増大させることが可能となる。さらに、ア
ルミ配線により結線されることなく不使用のＭＯ８領域
に対しては、その領域内の拡散領域をジャンパ線として
も使用できて配線パターンのパターン面積の減少が図ら
れる。したがって高集積化が一層容易となってチップサ
イズの小形化が実現される。

なお、上述の実施例では、ｎＭＯ３領域及びｐＭＯ３領
域の分割数を、それぞれ２としたが３以上に分割するこ
ともできる。また、各ｐＭＯ３領域１０ａ、１０ｂ及び
ｎ　Ｍ　ＯＳ領域２０ａ１２０ｂの９ＭＯ３及びｎ　Ｍ
　ＯＳの形成個数はそれぞれ２個としたが３個以上を形
成することもできる。

［発明の効果〕 以上説明したように、この発明によれば、従来のｎチャ
ネルＦＥＴ領域及びｎチャネルＦＥＴ領域をそれぞれ２
以上の領域に分割し、その各領域にチャネル幅の小さい
ｐチャネルＦＥＴ及びｎチャネルＦＥＴを形成したため
、マクロセル内では、その小サイズのＦＥＴによりロジ
ックを形成し、マクロセルの出力部のみ小サイズのＦＥ
Ｔを複数個並列接続して所要のトランジスタサイズとす
ることにより、ＩＣ全体の動作スピードを低下させるこ
となく、マクロセル内の貫通電流を減少させて低消費電
力化を実現することができる。

また、ゲート使用効率が向上するとともに、ウェル領域
の形成個数を増すことな〈従来とほぼ同面積の１個のウ
ェル領域内に、ソース又はドレインを共有した複数のＦ
ＥＴからなるＦＥＴ領域を２以上形成できるので、基本
セル自体の面積の増大を招くことなくＦＥＴ素子の形成
個数が増大し、さらに結線されることなく不使用のＦＥ
Ｔ領域に対しては、そのＦＥＴ領域内の拡散領域をジャ
ンパ線としても使用できて配線パターンのパターン面積
の減少を図ることができる。したがって高集積化が容易
となってチップサイズの小形化を実現することができ、
ＩＣのコストを低減することができる。

【図面の簡単な説明】

第１図ないし第３図はこの発明に係るゲートアレイの基
本セルの実施例を示すもので、第１図は基本セルパター
ンの平面図、第２図は第１図の等価回路を示す回路図、
第３図は第１図の基本セルで構成したマクロセルのパタ
ーン例を示す平面図、第４図は従来のゲートアレイＩＣ
チップの平面図、第５図は従来の基本セルのパターンを
示す平面図、第６図は第５図の等価回路を示す回路図、
第７図は第５図の基本セルで構成したマクロセルを示す
回路図、第８図は第７図のマクロセルのパターンを示す
平面図である。 ２．３：ゲート電極、 ４ａ、４ｂ：ソース又はドレインとなるｐ形拡散領域、 ５：ｐウェル領域、 ６ａ、６ｂ：ソース又はドレインとなるｎ形拡散領域、 １０ａ、１０ｂ：第１、第２の９ＭＯ５領域（第１、第
２のｐチャネルＭＯ５ＦＥＴ領域）２０ａ、２０ｂ　：
第１、第２のｎ　Ｍ　ＯＳ領域（第１、第２のｎチャネ
ルＭＯ３ＦＥＴ領域）Ｎ　重　　２　　　　　Ｎ２１　
　　　　Ｎ２２：　　口　ＭＯＳ（ｎチャネルＭＯ３Ｆ
ＥＴ）、 ＰＩ２　　Ｓ　Ｐ２１　　　Ｐ２２　　：ｐＭＯＳ（ｐ
チャネルＭＯ３ＦＥＴ）。

Claims (1)

1. 【特許請求の範囲】 ソース又はドレインを共有した複数のｐチャネルＦＥＴ
   からなるｐチャネルＦＥＴ領域と、ソース又はドレイン
   を共有した複数のｎチャネルＦＥＴからなるｎチャネル
   ＦＥＴ領域とを有するゲートアレイの基本セルにおいて
   、 前記ｐチャネルＦＥＴ領域を、それぞれソース又はドレ
   インを共有した複数のｐチャネルＦＥＴからなる２以上
   のｐチャネルＦＥＴ領域に分割し、前記ｎチャネルＦＥ
   Ｔ領域を、それぞれソース又はドレインを共有した複数
   のｎチャネルＦＥＴからなる２以上のｎチャネルＦＥＴ
   領域に分割してなることを特徴とするゲートアレイの基
   本セル。