DE19622646A1 - Integrierte Halbleiterschaltungsvorrichtung - Google Patents

Integrierte Halbleiterschaltungsvorrichtung

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Description

Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltungsvorrichtung mit einem Logikgatter aus MOS-Transistoren.
In den vergangenen Jahren ist der Grad an Integration von integrierten Halbleiterschaltungen stark gestiegen, was zu Halbleiterspeichern in der Gigabit-Klasse, die mit mehreren hundert Millionen auf einem Chip integrierten Halbleitervorrichtungen bzw. -bauelementen ausgestattet sind, und zu 64-Bit-Mikroprozessoren, die mit Millionen bis zehn Millionen auf einem Chip integrierten Halbleiterbauelementen ausgestattet sind, führte. Sowohl der vorangehende Halbleiterspeicher als auch der Mikroprozessor des vorangehenden Typs besteht, ebenso wie eine Speicherzelle zur Informationsspeicherung, aus einem Logikgatter zur Durchführung von Logikoperationen.
Fig. 1A zeigt ein 2-Eingang- bzw. Dualeingang-NAND-Gatter, das ein repräsentatives Logikgatter darstellt. Das Logikgatter setzt sich aus vier Elementen, nämlich zwei nMOS-Transistoren M1 und M2 und zwei pMOS-Transistoren M3 und M4 zusammen. Das Drain des nMOS-Transistors M1 ist im speziellen Fall an die Ausgangsklemme Y, das Gate an das Eingangssignal XA, das Source an den Knoten N und das Substrat an eine Masseklemme Vss angeschlossen. Das Drain des nMOS-Transistors M2 ist an den Knoten N, das Gate an das Eingangssignal XB, das Source und das Substrat entsprechend an die Masseklemme Vss angeschlossen. Das Drain des pMOS- Transistors M3 ist an die Ausgangsklemme Q, das Gate an das Eingangssignal XA, das Source und das Substrat entsprechend an die Spannungsversorgungsklemme Vcc angeschlossen. Das Drain des pMOS-Transistors M4 ist an die Ausgangsklemme Y, das Gate an das Eingangssignal XB, das Source und das Substrat entsprechend an die Spannungsversorgungsklemme Vcc angeschlossen.
Fig. 1B ist die Wahrheitstabelle, die die Logik des vorangehenden Logikgatters zeigt. Definitionsgemäß ergibt sich hier die logische 0, wenn Eingangs- und Ausgangssignal jeweils Massepotential Vss besitzen, und die logische 1, wenn dieselben die Versorgungsspannung Vcc besitzen. Wenn beide Eingangssignale XA und XB eine logische 1 darstellen, sind beide nMOS-Transistoren M1 und M2 leitend. Die beiden pMOS-Transistoren M3 und M4 sind dagegen nicht leitend. Folglich wird der Ausgang Y auf die logische 0 gesetzt. Wenn zumindest entweder das Eingangssignal XA oder das Eingangssignal XB eine logische 0 darstellt, ist der nMOS- Transistor, an dem die logische 0 angelegt ist, nicht leitend. Andererseits wird der pMOS-Transistor, an den eine logische 0 angelegt ist, leitend. Folglich wird der Ausgang Y zu einer logischen 1.
Fig. 2A zeigt ein Dualeingang-NOR-Gatter. Ahnlich wie das NAND-Gatter besteht das vorhergehende Gatter aus vier Elementen mit zwei nMOS-Transistoren M1 und M2 und zwei pMOS-Transistoren M3 und M4. Das Drain des nMOS-Transistors M1 ist im speziellen Fall an die Ausgangsklemme Y, das Gate an das Eingangssignal XA, und das Source bzw. das Substrat an die Masseklemme Vss angeschlossen. Das Drain des nMOS- Transistors M1 ist an die Ausgangsklemme Y, das Gate an das Eingangssignal XB und das Source bzw. das Substrat an die Masseklemme Vss angeschlossen. Das Drain des pMOS- Transistors M3 ist an den Knoten N, das Gate an das Eingangssignal XA und das Source bzw. das Substrat an die Spannungsversorgungsklemme Vcc angeschlossen. Das Drain des pMOS-Transistors M4 ist an die Ausgangsklemme Y, das Gate an das Eingangssignal XB, das Source an den Knoten N und das Substrat an die Spannungsversorgungsklemme Vcc angeschlossen.
Fig. 2B ist die Wahrheitstabelle, die die Logik des vorangehenden Logikgatters zeigt. Wenn beide Eingangssignale XA und XB eine logische 0 darstellen, sind beide pMOS- Transistoren M3 und M4 leitend. Dagegen sind beide nMOS- Transistoren M1 und M2 nicht leitend. Folglich ist der Ausgang Y eine logische 1. Wenn zumindest irgendeiner der Eingangssignale XA und XB eine logische 1 ist, wird der pMOS-Transistor, an den die logische 1 angelegt ist, nicht leitend. Dagegen wird der nMOS-Transistor, an den die logische 1 angelegt ist, leitend. Folglich wird der Ausgang Y zu einer logischen 0.
Fig. 3A zeigt ein Dualeingang-AND-Gatter. Das vorhergehende Logikgatter besteht aus sechs Elementen mit vier MOS- Transistoren M1, M2, M3 und M4, die ein NAND-Gatter bilden, sowie einem nMOS-Transistor M5 und einem pMOS-Transistor M6, die einen Inverter bilden. Da das NAND-Gatter, bestehend aus den MOS-Transistoren M1 bis M4, die gleiche Struktur wie die in Fig. 1A gezeigte besitzt, wird das NAND-Gatter nicht (näher) beschrieben. Das Drain des nMOS-Transistors M5 ist an die Ausgangsklemme /Y, das Gate an die Ausgangsklemme Y des NAND-Gatters und das Source bzw. das Substrat an die Masseklemme Vss angeschlossen. Das Drain des pMOS- Transistors M6 ist an die Ausgangsklemme /Y und das Source bzw. das Substrat an die Spannungsversorgungsklemme Vcc angeschlossen.
Fig. 3B ist die Wahrheitstabelle, die die Logik des vorangehenden Logikgatters zeigt. Da ein invertiertes Signal das NAND-Gatters vom vorhergehenden Logikgatter übertragen wird, wird die Ausgangsklemme /Y auf die logische 1 gesetzt, wenn beide Eingangssignale XA und XB eine logische 1 darstellen. Wenn zumindest irgendeines der Eingangssignale XA oder XB eine logische 0 ist, wird eine logische 0 übertragen.
Fig. 4A zeigt ein Dualeingang-OR-Gatter. Das genannte Logikgatter besteht aus 6 Elementen mit vier MOS- Transistoren M1, M2, M3 und M4, die ein NOR-Gatter bilden, und einem nMOS-Transistor M5 sowie einem pMOS-Transistor M6, die einen Inverter bilden. Da das NOR-Gatter, bestehend aus den MOS-Transistoren M1 bis M4, das gleiche ist wie das in Fig. 2A gezeigte, wird auf die Darstellung des NOR-Gatters verzichtet. Das Drain des nMOS-Transistors M5 ist an die Ausgangsklemme /Y, das Gate desselben an die Ausgangsklemme Y des NOR-Gatters und das Source sowie das Substrat an die Masseklemme Vss angeschlossen. Das Drain des pMOS- Transistors M6 ist an die Ausgangsklemme /Y, das Gate desselben an die Ausgangsklemme Y des NOR-Gatters und das Source bzw. das Substrat an die Spannungsversorgungsklemme Vcc angeschlossen.
Fig. 4B stellt die Wahrheitstabelle dar, die die Logik des vorhergehenden Logikgatters zeigt. Da ein invertiertes Signal des NOR-Gatters vom vorhergehenden Logikgatter übertragen wird, wird die Ausgangsklemme /Y auf eine logische 0 gesetzt, wenn beide Eingangssignale XA und XB eine logische 0 darstellen. Wenn zumindest irgendeines der Eingangssignale XA oder XB eine logische 1 ist, wird eine logische 1 übertragen.
Fig. 5A zeigt ein Dualeingang-Exklusiv-OR-Gatter (EXOR). Das genannte Logikgatter besteht aus 10 Bauelementen mit fünf nMOS-Transistoren M1, M3, M5, M7 und M9 sowie fünf pMOS- Transistoren M2, M4, M6, MB und M10. Das Drain des nMOS- Transistors M1 ist an den Knoten N1, das Gate desselben an das Eingangssignal XA und das Source bzw. das Substrat an die Masseklemme Vss angeschlossen. Das Drain des pMOS- Transistors M2 ist an den Knoten N1, das Gate desselben an das Eingangssignal XA und das Source bzw. das Substrat an die Spannungsversorgungsklemme Vcc angeschlossen. Somit wird ein CMOS-Inverter hergestellt, der sich aus dem Eingangssignal XA und der Ausgangsklemme N1 zusammensetzt. In ähnlicher Weise bilden der nMOS-Transistor M3 und der pMOS-Transistor M4 einen CMOS-Inverter mit Eingangsklemme N1 und Ausgangsklemme N2. Der nMOS-Transistor M5 und der pMOS- Transistor M6 bilden einen CMOS-Inverter mit Eingangssignal XB und Ausgangsklemme N3.
Der nMOS-Transistor M7 und der pMOS-Transistor M8 sind CMOS- Übertragungsgatter, deren Drains gemeinsam an den Knoten N1 und deren Sources gemeinsam an die Ausgangsklemme Y angeschlossen sind. Im speziellen Fall ist das Gate des nMOS-Transistors M7 an das Eingangssignal XB und das Substrat desselben an die Masseklemme Vss angeschlossen. Das Gate des pMOS-Transistors M8 ist an den Knoten N3 und das Substrat desselben ist an die Spannungsversorgungsklemme Vcc angeschlossen. Der nMOS-Transistor M9 und der pMOS- Transistor M10 sind CMOS-Übertragungsgatter, deren Drains gemeinsam an den Knoten N2 und deren Sources gemeinsam an die Ausgangsklemme Y angeschlossen sind. Das Gate des nMOS- Transistors M9 ist an den Knoten N3 und das Substrat desselben an die Masseklemme Vss angeschlossen. Das Gate des pMOS-Transistors M10 ist an das Eingangssignal XB und das Substrat desselben an die Spannungsversorgungsklemme Vcc angeschlossen.
Fig. 5B stellt die Wahrheitstabelle dar, die die Logik des vorhergehenden Logikgatters zeigt. Wenn beide Eingangssignale XA und XB eine logische 0 darstellen, ist der Knoten N1 eine logische 1, der Knoten N2 eine logische 0 und der Knoten N3 eine logische 1. Folglich wird das aus den MOS-Transistoren M9 und M10 bestehende Übertragungsgatter leitend, und die Ausgangsklemme Y wird ähnlich wie der Knoten N2 auf eine logische 0 gesetzt. Wenn das Eingangssignal XA eine logische 0 ist und das Eingangssignal XB eine logische 1 ist, ist der Knoten N1 eine logische 1, der Knoten N2 eine logische 0 und der Knoten N3 eine logische 0. Folglich wird das aus den MOS-Transistoren M7 und M8 bestehende Übertragungsgatter leitend und die Ausgangsklemme Y wird ähnlich wie der Knoten N1 auf eine logische 1 gesetzt. Wenn das Eingangssignal XA eine logische 1 ist und XB eine logische 0 ist, ist der Knoten N1 eine logische 0, der Knoten N2 eine logische 1 und der Knoten N3 eine logische 1. Folglich wird das aus den MOS-Transistoren M9 und M10 bestehende Übertragungsgatter leitend, und die Ausgangsklemme Y wird ähnlich wie der Knoten N2 auf eine logische 1 gesetzt. Wenn beide Eingangssignale XA und XB eine logische 1 sind, ist der Knoten N1 eine logische 0, der Knoten N2 eine logische 1 und der Knoten N3 eine logische 0. Folglich wird das aus den MOS-Transistoren M7 und M8 bestehende Übertragungsgatter leitend, und die Ausgangsklemme Y wird ähnlich wie der Knoten N1 auf eine logische 0 gesetzt.
Wie oben beschrieben worden ist, besteht bisher jedes Dualeingang-NAND- und -NOR-Gatter aus vier Transistoren, jedes Dualeingang-AND- und -OR-Gatter aus 6 Transistoren und das Dualeingang-EXOR-Gatter aus 10 Transistoren. Wenn daher eine Logikschaltung größeren Umfangs bestehend aus Grundgattern des vorhergehenden Typs hergestellt wird, werden MOS-Transistoren in einer Anzahl, die dem Mehrfachen der Anzahl der Grundgatter entspricht, benötigt. Daher erhöht sich der Umfang der Logikschaltung und die für die einzusetzenden Transistoren notwendige Fläche, was zu einer unerwünschten Vergrößerung des Chips führt. Wenn die Anzahl der Transistoren erhöht wird, steigt die Gesamtkapazität des Chips, die die Gesamtheit der Gatterkapazität darstellt, welche die intrinsische Kapazität des MOS-Transistors darstellt, und andere parasitäre Kapazitäten. Daher erhöht sich der Leistungsverbrauch zum Laden und Entladen der genannten Kapazitäten.
Der Integrationsgrad eines LSI kann durch Verfeinerung des Bauelements erhöht werden. In einem IG-Bit-DRAM werden seine MOS-Transistoren mit jeweils einer Gatterlänge von 0,15 µm eingesetzt. Im Fall, daß der Integrationsgrad weiter erhöht wird, werden MOS-Transistoren mit jeweils einer Gatterlänge von 0,1 µm oder kürzer eingesetzt.
Feine MOS-Transistoren des vorhergehenden Typs zeigen eine Verschlechterung der Transistoreigenschaften infolge der Erzeugung von heißen Leitungsträgern und Brüchen des Isolationsfilms infolge von TDDB (Time Dependent Dielectric Breakdown = zeitabhängiger dielektrischer Zusammenbruch) Wenn die Dichte an Fremdstoffen bzw. Störstellen im Volumen (Substratbereich) oder in einem Kanalabschnitt erhöht wird, um eine Absenkung der Schwellspannung infolge der Verkürzung des Kanals zu verhindern, vermindert sich die Durchbruchspannung des Source- oder Drainübergangs bzw. -junction.
Um die Verläßlichkeit des genannten feinen Elements aufrechtzuerhalten, ist es günstig, die Versorgungsspannung herabzusetzen. Insbesondere wird das elektrische Horizontalfeld zwischen dem Source und dem Drain geschwächt, so daß die Erzeugung von heißen Ladungsträgern verhindert wird. Wenn das elektrische Vertikalfeld zwischen Gate und Bulk (Volumen) geschwächt wird, wird TDDB verhindert. Durch Herabsetzen der Versorgungsspannung kann eine Sperrvorspannung, die auf den Übergang zwischen Source und Bulk und zwischen Drain und Bulk einwirkt, verringert werden. Dadurch wird die Verminderung der Durchbruchspannung kompensiert.
Fig. 6 zeigt eine konventionelle Pufferschaltung bestehend aus einer dreistufigen CMOS-Inverter, die mit niedrigem Spannungspegel betrieben werden kann. Jeder Inverter 11, 12 und 13 ist so ausgebildet, daß pMOS-Transistoren und nMOS- Transistoren in Serie zwischen eine Spannungsversorgungsklemme (Vcc) und eine Masseklemme (Vss) eingefügt sind. Die Spannungsversorgungsklemme Vcc ist an das Substrat jedes pMOS-Transistors Mp1, Mp2 und Mp3 angeschlossen, während die Masseklemme Vss oder eine negative Spannung an das Substrat jedes der nMOS- Transistoren Mn1, Mn2 und Mn3 angelegt ist.
Um die Zeitverzögerung einer Pufferschaltung des genannten Typs zu minimieren, beträgt das Verhältnis (Ausgangslastfaktor bzw. fan-out f) der Ausgangskapazität und der Eingangskapazität jeder Inverter vorzugsweise drei. Die Eingangskapazität des Inverters 11 ist die Summe der Gatekapazitäten von Mp1 und Mn1, während die Ausgangskapazität desselben die Summe der Gatekapazitäten von Mp2 und Mn2 ist. Die Gatekapazität des MOS-Transistors ist proportional zur Gatebreite, wenn die Gatelänge und die Dicke des Oxidfilms konstant sind. Unter der Annahme daß die Gatebreiten von Mp1 und Mn1 entsprechend Wp1 und Wn1 sind, werden die Gatebreiten Mp2 und Mn2 daher entsprechend zu 3 × Wp1 und 3 × Wn1 gemacht. In ähnlicher Weise werden die Gatebreiten von Mp3 und Mn3 entsprechend zu 9 × Wp1 und 9 × Wn1 gemacht.
Die Betriebsweise der in Fig. 6 gezeigten Pufferschaltung wird nun mit Bezug auf die in den Fig. 7A und 7B gezeigten Betriebswellenformen beschrieben. In den Fig. 7A und 7B stellen die Symbole Iss1, Iss2 und Iss3 Ströme dar, die von den entsprechenden Sources des Mn1, Mn2 und Mn3 zu Vss fließen. Das Symbol Iss stellt die Summe von Iss1 und Iss3 dar. In einem Zeitabschnitt von t0 bis t1 ist die Eingangsspannung Vin hoch, die Spannung Vn1 des Knotens N1 und die Ausgangsspannung Vout sind niedrig, und die Spannung Vn2 des Knotens N2 ist hoch. Zu diesem Zeitpunkt sind Mn1, Mp2 und Mn3 leitend, werden Mp1, Mn2 und Mp3 nicht leitend sind. Wenn die Absolutwerte der Schwellspannungen von Mp1, Mn2 und Mp3 hinreichend hoch sind, ist der Strom unterhalb des Schwellwerts hinreichend klein und Vn1 und Vout werden auf Vss und Vn2 auf Vcc eingestellt.
Wenn der Pegel von Vcc infolge der eingesetzten feinen MOS- Transistoren herabgesetzt wurde, muß die Ansprechgrenze der Schaltung dadurch erreicht werden, daß der Absolutwert der Schwellspannung kleiner gemacht wird als im Fall, daß die Versorgungsspannung nicht herabgesetzt ist. Wenn Vcc gleich 0,5 V ist, muß der Absolutwert der Schwellspannung auf etwa 0,1 V bis etwa 0,2 V gesenkt werden. Wenn die Schwellspannung so niedrig ist, wie es oben beschrieben ist, wird der Strom unterhalb des Schwellwerts auf mehrere zehn bis mehrere hundert nA erhöht. Daher können Iss1, Iss2 und Iss3 nicht vernachlässigt werden, was dazu führt, daß Vn1 und Vout unwünschenswerterweise über Vss steigen. Darüber hinaus wird Vn2 unter Vcc gebracht.
Wenn der Übergang von Vin von Vcc zu Vss im Zeitabschnitt von t1 bis t2 vollzogen wird, wird Mp1 leitend, wenn Vin unterhalb von Vcc-Vtp1 gehalten wird (Vtp1: Absolutwert der Schwellspannung von Mp1). Daher wird Vn1 angehoben. Wenn Vn1 höher wird als Vtn2 (Vtn2: Schwellspannung von Mn2), wird Mn2 leitend und Vn2 wird herabgesetzt. Wenn Vn2 niedriger als Vcc-Vtp3 gehalten wird (Vtp3: Absolutwert der Schwellspannung von Mp3) wird Mp3 leitend und Vout steigt. Zu diesem Zeitpunkt werden die Übergänge von Mn1, Mp2 und Mn3 in den leitenden Zustand vollzogen.
In der Zeitspanne von t2 bis t3 wird Vin abgesenkt, Vn1 und Vout angehoben und Vn2 abgesenkt. Daher sind Mn1, Mp2 und Mn3 leitend. Wenn die Absolutwerte der Schwellspannungen von Mn1, Mp2 und Mn3 im vorhergehenden Fall hinreichend hoch sind, ist der Strom unterhalb des Schwellwerts hinreichend klein. Daher wird der Ausgang auf Vcc gespeist. Da der Absolutwert der Schwellspannung verringert werden muß, wenn die Spannung wie oben beschrieben gering ist, werden Vn1 und Vout unwünschenswerterweise unter Vcc abgesenkt, und Vn2 steigt auf einen Pegel höher als Vss. Der Ruhestrom wird ebenfalls erhöht.
Fig. 8 zeigt ein Beispiel eines konventionellen Komplementärlogikgatters für herabgesetzte Spannung mit MOS- Transistoren. Die Symbole M3 und M4 stellen nMOS-Tran­ sistoren mit Gates dar, an die Komplementärsignale IN und /IN angelegt werden. Ihre Sources sind gemeinsam an Vss angeschlossen, so daß die Komplementärsignale OUT und /OUT von ihren Drains übertragen werden. An eine p-Typ-Region, die das Substrat darstellt, wird Vss oder eine negative Spannung angelegt. Die Symbole M1 und M2 stellen pMOS- Transistoren mit Gates dar, die mit OUT und /OUT kreuzgekoppelt sind, wobei die Sources der pMOS-Transistoren M1 und M2 gemeinsam an Vcc und die Drains an OUT und /OUT angeschlossen sind. Eine n-Typ-Region, die ein Substrat darstellt, ist an Vcc angeschlossen.
Die Betriebsweise des genannten Logikgatters wird nun mit den in den Fig. 9A und 9B gezeigten Zeitablaufdiagrammen beschrieben. Die Eingangssignale IN und /IN sind Komplementärsignale mit einer Amplitude zwischen der Versorgungsspannung Vcc und der Massespannung Vss. Hier wird die Annahme getroffen, daß der Übergang von IN von Vcc nach Vss und der von /IN von Vss nach Vcc erfolgt ist (in einer Zeitspanne von t1 bis t2). Da M3 zu diesem Zeitpunkt abgeschaltet und M4 angeschaltet ist, wird OUT von Vcc nach Vss abgesenkt. Folglich wird M1 angeschaltet, was zum Anstieg von /OUT von Vss nach Vcc führt, so daß M2 abgeschaltet wird. Deshalb werden die Ausgänge OUT und /OUT komplementär invertiert. Eine ähnliche Operation wird in dem Fall durchgeführt, in dem der Übergang von IN von Vss nach Vcc und der von /IN von Vcc nach Vss in einem Zeitraum von t3 bis t4 erfolgt.
Wenn das Logikgatter mit niederer Spannung betrieben wird, muß die Schwellspannung des MOS-Transistors abgesenkt werden. Wenn die Schwellspannung hoch ist, wird der Strom zum Betrieb des MOS-Transistors reduziert. Im vorhergehenden Fall wird die Schaltgeschwindigkeit herabgesetzt. Wenn die Versorgungsspannung unter die Schwellspannung gesenkt wurde, kann der MOS-Transistor nicht betrieben werden.
Wenn die Schwellspannung erniedrigt ist, verschlechtert sich die Abschaltcharakteristik, die sich ergibt, wenn die Gate- Source-Spannung auf 0 V gesetzt worden ist. Insbesondere wird der Strom unter der Schwelle des MOS-Transistors und der Ruhestrom vergrößert. Fig. 9C zeigt den Strom Icc, der von Vcc nach Vss fließt, wenn ein Komplementärgatter betrieben wird. In dem Fall, daß die Schwellspannung des MOS-Transistors gering ist und der Strom unterhalb des Schwellwerts groß ist, fließt im Ruhe- bzw. Bereitschaftsmodus (im Zeitraum von t0 bis t1 und von t2 bis t3) unwünschenswerterweise ein Strom Isb.
Fig. 10 zeigt ein Beispiel eines üblichen Inverters, die das einfachste aus nMOS-Transistoren bestehende Logikgatter darstellt. Das Gate des nMOS-Transistors M11 ist mit einer Versorgungsklemme (Vcc) und sein Bulk ist mit einer Leistungsquelle E verbunden, so daß 0 V oder eine negative Spannung an die Masseklemme (Vss) angelegt ist. Die Bezugsziffer M11 stellt einen nMOS-Transistor vom Verarmungstyp dar, der so aufgebaut ist, daß die Schwellspannung Vt 0 V beträgt, wenn die Spannung E zwischen dem Bulk und dem Source 0 V ist, und Vt VtL ist, wenn die Spannung des Ausgangs OUT V0 beträgt. Das Eingangssignal IN wird an das Gate des nMOS-Transistors M12 angelegt, und sein Bulk ist mit der Leistungsquelle E verbunden.
Die Betriebsweise des genannten Inverters wird nun mit Bezug auf die in den Fig. 11A bis 11C gezeigten Zeitablaufdiagramme beschrieben. Wenn IN im Zeitraum von t0 bis t1 Vcc ist, befindet sich M12 im eingeschalteten Zustand. Zu diesem Zeitpunkt befindet sich auch M11 im eingeschalteten Zustand. Im Fall, daß M12 eine wesentlich bessere Treiberfähigkeit als M11 besitzt, wird der Ausgang OUT im wesentlichen auf Vss eingestellt, so daß der Ruhestrom Isb′ fließt. Wenn der Übergang von IN von Vcc nach Vss in einem Zeitraum von t1 bis t2 erfolgt, erfolgt der Übergang von M12 in den ausgeschalteten Zustand, so daß der Ausgang OUT auf einen hohen Pegel geändert wird. Wenn die Gatebreite von M11 zu diesem Zeitpunkt zu klein ist, kann die an OUT angeschlossene Ladekapazität nicht mit hoher Geschwindigkeit geändert werden. Deshalb muß die Gatebreite vergrößert werden, um der Ladekapazität zu entsprechen.
Im Ruhemodus im Zeitraum von t2 bis t3 beträgt IN Vss, so daß sich M12 im abgeschalteten Zustand befindet. Wenn die Schwellspannung Vt von M12 hinreichend hoch ist, ist der Verluststrom (Strom unterhalb des Schwellwerts) im abgeschalteten Zustand hinreichend gering. Daher ist OUT auf Vcc gelegt. Wenn die Versorgungsspannung Vcc infolge des Einsatzes der feinen MOS-Transistoren verringert wird, muß die Ansprechgrenze der Schaltung durch Einstellen von Vt unter Vcc erhalten werden. Wenn Vcc beispielsweise 0,5 V ist, muß Vth niedriger als etwa 0,1 V bis etwa 0,2 V sein. Die niedrige Schwellspannung vom genannten Niveau verursacht eine Vergrößerung des Stroms unterhalb des Schwellwerts auf mehrere zehn bis mehrere hundert nA. Im genannten Fall kann der Verluststrom im abgeschalteten Zustand nicht vernachlässigt werden. Folglich kann OUT auf einen ungenügend niedrigen Pegel von V0 gelegt werden, d. h. der Pegel kann nicht auf Vcc angehoben werden. Darüber hinaus fließt der unerwünschte Ruhestrom Isb. In einem Zeitraum von t3 bis t4 erfolgt der Übergang von IN von Vss nach Vcc, so daß OUT im wesentlichen auf Vss angehoben wird.
Allgemein wird der Leistungsverbrauch P einer Logikschaltung durch P = CVcc² f ausgedrückt, wobei C die Summe der parasitären Kapazität und der intrinsischen Kapazität des das Logikgatter bildenden MOS-Transistors, Vcc die Versorgungsspannung und f die Betriebsfrequenz darstellen. Unter der Voraussetzung, daß die Betriebsfrequenz konstant ist, kann der Leistungsverbrauch durch Reduktion der Kapazität C oder durch Verringerung der Versorgungsspannung Vcc reduziert werden. Die Kapazität C kann wirksam durch Herabsetzen der Anzahl an die Logikschaltung bildenden MOS- Transistoren oder durch Reduktion der Gatebreite des Transistors reduziert werden. Da der Leistungsverbrauch C proportional zum Quadrat von Vcc ist, kann der Leistungsverbrauch weiterhin effektiv durch Verringerung von Vcc reduziert werden.
Kürzlich erregte eine Schalttransistorlogik Aufmerksamkeit, die als Logikgatter eine komplizierte Logik realisieren kann, während sie nur eine geringe Anzahl von Bauelementen benötigt und eine einfache Struktur besitzt. Fig. 12 zeigt ein Dualeingang-AND- und ein -NAND-Gatter, von denen jedes durch Schalttransistorlogik hergestellt ist. Im genannten Logikgatter ist die AND-Logik durch zwei nMOS-Transistoren M1 und M2 ausgebildet, und die NAND-Logik ist durch zwei nMOS-Transistoren M3 und M4 als Schalttransistornetzwerk ausgebildet. Darüber hinaus werden die an den Ausgangsknoten N1 und N2 des Schalttransistornetzwerks auftretenden Signale Y und /Y durch eine aus den pMOS-Transistoren M5 und M7 sowie nMOS-Transistoren M6 und MB gebildete Pufferschaltung verstärkt. Zur Aufrechterhaltung des hohen Pegels der Ausgangsknoten N1 und N2 wird eine Verriegelungsschaltung, bestehend aus zwei pMOS-Transistoren M9 und M10, bereitgestellt.
Das Source des nMOS-Transistors M1 ist an den Knoten N1 angeschlossen. Das Drain desselben empfängt das Signal XA und das Gate desselben empfängt das Signal XB. Das Source des nMOS-Transistors M2 ist an dem Knoten N2 angeschlossen, das Drain desselben empfängt das Signal XB und das Gate desselben empfängt das Komplementärsignal /XB des Signals XB. Definitionsgemäß ergibt sich die logische 0, wenn die Eingangs- und Ausgangssignale auf Massespannung Vss liegen, und die logische 1, wenn dieselben auf der Versorgungsspannung Vcc liegen. Wenn das Eingangssignal XB eine logische 1 ist, ist der nMOS-Transistor M1 leitend und der nMOS-Transistor M2 nicht leitend. Folglich besitzt der Ausgangsknoten N1 die gleiche Logik wie das Signal XA, so daß der Ausgangsknoten N1 eine logische 0 hat, wenn das Signal XA eine logische 0 ist. Wenn das Signal XA eine logische 1 ist, liegt am Knoten N1 die logische 1. Wenn das Eingangssignal XB eine logische 0 ist, ist der nMOS- Transistor M1 nicht leitend und der nMOS-Transistor M2 leitend. Folglich hat der Ausgangsknoten N1 die gleiche logische 0 wie das Signal XB.
Das Source des nMOS-Transistors M3 ist mit dem Knoten N2 verbunden, das Drain desselben empfängt das Signal /XB und das Gate desselben empfängt das Signal /XB. Das Source des nMOS-Transistors M4 ist mit dem Knoten N2 verbunden, das Drain desselben empfängt das Komplementärsignal /XA des Signals XA und das Gate desselben empfängt das Signal XB. Wenn das Eingangssignal XB eine logische 1 ist, ist der nMOS-Transistor M3 nicht leitend und der nMOS-Transistor M4 leitend. Folglich hat der Ausgangsknoten N2 eine entgegengesetzte Logik zum Signal XA, so daß der Ausgangsknoten N2 eine logische 1 hat, wenn XA eine logische 0 ist, und eine logische 0, wenn XA eine logische 1 ist.
Wenn das Eingangssignal XB eine logische 0 ist, ist der nMOS-Transistor M3 leitend und der nMOS-Transistor M4 nicht leitend. Folglich liegt am Ausgangsknoten N2 eine logische 1, die der des Signals XB entgegengesetzt ist.
Da die Signale Y und /Y durch die nMOS-Transistoren M1 und M4 durchgeschaltete Eingangssignale sind, hat sich ihre Treiberkompatibilität infolge der Widerstände der Transistoren verschlechtert. Unter der Annahme, daß die Schwellspannungen der nMOS-Transistoren M1 bis M4 Vt sind, werden die eine logische 1 darstellenden Ausgänge der genannten Transistoren um Vt niedriger als die Versorgungsspannung gemacht. Wenn deshalb das folgende bzw. Folgeschalttransistornetzwerk in Abhängigkeit der Signale Y und /Y betrieben wird, verschlechtert sich die Treiberfähigkeit des Ausgangssignals vom Schalttransistor weiter. Folglich verringert sich die Betriebsgeschwindigkeit in ungewohnter Weise und fehlerhafter Betrieb tritt ein. Dementsprechend wird das Signal Y durch einen CMOS-Inverter, bestehend aus dem pMOS-Transistor M5 und dem nMOS-Transistor M6, invertiert und verstärkt, während das Signal /Y durch einen CMOS-Inverter, bestehend aus dem pMOS-Transistor M7 und dem nMOS-Transistor MB, invertiert und verstärkt wird. Folglich erhält man ein AND-Ausgangssignal mit Treiberfähigkeit vom Ausgang OUT und ein NAND-Ausgangssignal mit Treiberfähigkeit vom Ausgang /OUT.
Da die eine logische 1 darstellenden Ausgänge von den Knoten N1 und N2 um Vt geringer sind als die Versorgungsspannung, verschlechtert sich die Treiberfähigkeit der nMOS- Transistoren M6 oder M7, die jeweils das Gate besitzen, welches das genannte Ausgangssignal empfängt, oder die Abschaltcharakteristik des pMOS-Transistors M5 oder M7 verschlechtert sich, die jeweils das Gate besitzen, das das genannte Ausgangssignal empfängt. Folglich kann die gewünschte Treiberfähigkeit manchmal nicht erreicht werden, der der Leistungsverbrauch ist infolge eines Kurzschlußstroms wesentlich erhöht. Dementsprechend hält die Verriegelungsschaltung, bestehend aus einem pMOS-Transistor M9 mit einem an die Versorgungsspannung Vcc angeschlossenem Source, einem an dem Knoten N2 angeschlossenen Gate und einem an den Knoten N1 angeschlossenen Drain sowie einem pMOS-Transistor M10 mit einem an Vcc angeschlossenem Source, einem an den Knoten N1 angeschlossenen Gate und einem an den Knoten N2 angeschlossenen Drain, die Potentiale der Abschnitte der logischen 1 an den Knoten N1 und N2 auf Vcc.
Wie oben beschrieben worden ist, wird bei einer Gatterschaltung, bestehend aus der üblichen Schalttransistorlogik, ein Dualeingang-AND/NAND-Gatter mit Treiberfähigkeit durch die Pufferschaltung mit vier nMOS- Transistoren und zwei CMOS-Invertern, und der Verriegelungsschaltung mit zwei pMOS-Transistoren hergestellt.
Um das Logikgatter zu betreiben, während die Verläßlichkeit des Bauelements aufrechterhalten wird, und auch wenn die Versorgungsspannung Vcc verringert worden ist, um einen Leistungsverbrauch zu verhindern, muß die Schwellspannung des MOS-Transistors verringert werden. Wenn die Schwellspannung hoch ist, verschlechtert sich die Treiberfähigkeit des MOS-Transistors, was zu einer Herabsetzung der Operationsgeschwindigkeit führt. Wenn die Versorgungsspannung unter die Schwellspannung gesenkt wird, kann der MOS-Transistor nicht betrieben werden. Wenn jedoch die Schwellspannung verringert wird, verschlechtert sich die Abschaltcharakteristik des nicht leitenden Transistors. Insbesondere können die Transistoren mit den Gattern, an die jeweils eine logische 0 angelegt worden ist, nicht nichtleitend gemacht werden. Im genannten Fall besteht das Risiko, daß eine fehlerhafte Operation der Schaltung auftritt.
Wenn die Verdrahtungskapazität vernachlässigt wird, ergibt sich die Lastkapazität des Knotens N1 zur Summe der Gatekapazität des nMOS-Transistors M6, der Gatekapazität des pMOS-Transistors M5, der Drainkoppelkapazität des pMOS- Transistors M9 und der Gatekapazität des pMOS-Transistors M10. Die Lastkapazität des Knotens N2 ergibt sich dagegen zur Summe der Gatekapazität des nMOS-Transistors M8, der Gatekapazität des pMOS-Transistors M7, der Drainkoppelkapazität des pMOS-Transistors M10 und der Gatekapazität des pMOS-Transistors M9. Daher sind die Knoten N1 und N2 zum Ansteuern großer Kapazitäten notwendig. Folglich müssen die das Schalttransistornetzwerk bildenden nMOS-Transistoren M1 bis M4 und die die Verriegelungsschaltung bildenden Transistoren M9 und M10 jeweils Gates mit großer Breite besitzen.
Zum Betrieb der MOS-Transistoren in einem Zustand, in dem die Versorgungsspannung abgesenkt worden ist, muß die Schwellspannung erniedrigt werden. Wenn die Schwellspannung hoch ist, verschlechtert sich die Ansteuer- bzw. Treiberfähigkeit des MOS-Transistors. Folglich verringert sich die Betriebsgeschwindigkeit. Wenn die Versorgungsspannung geringer als die Schwellspannung ist, kann der MOS-Transistor nicht betrieben werden. Wenn jedoch die Schwellspannung verringert ist, verschlechtert sich die Abschaltcharakteristik des MOS-Transistors. Dies führt zur Tatsache, daß eine fehlerhafte Operation der Schaltung stattfindet. Da im genannten Fall der Verluststrom erhöht wird, wird der Leistungsverbrauch ungewollt erhöht.
Vor kurzem wurde die Erfindung einer Struktur vorgestellt, bei der eine Volumenregion des MOS-Transistors, der auf einem SOI-(Silicon On Insulator = Silizium auf Isolator-) Substrat gebildet ist, zur Absenkung der Schwellspannung, wenn der MOS-Transistor leitend ist, und zur Anhebung der Schwellspannung, wenn der gleiche nicht leitend ist, an eine Gateelektrode angeschlossen ist. Fig. 13 zeigt einen nMOS- Transistor M1 mit der genannten Struktur.
Fig. 14 zeigt das Ergebnis, wenn die Spannung VBS zwischen dem Volumen und dem Source des nMOS-Transistors M1, die Schwellspannung VTN desselben und der Strom IBS zwischen dem Volumen und dem Source bezüglich der Spannung VGS zwischen dem Gate desselben und dem Source aufgetragen wird. Da das Gate und das Volumen miteinander verbunden sind, ist VBS = VGS. Da die Spannung des Volumens steigt, wenn VGS angehoben worden ist, wird VTN vermindert. Da das Volumen des nMOS- Transistors ein p-Typ-Halbleiter ist und das Source desselben ein n-Typ-Halbleiter ist, wird durch das Volumen und das Source ein pn-Übergang ausgebildet. Wenn VGS über die Vorwärtsspannung VF (etwa 0,7 V) angehoben wird, fließt ein Vorwärtsstrom IBS. Daher fließt im Fall, daß eine integrierte Halbleiterschaltung mit einem MOS-Transistor vom Typ der genannten Struktur mit einer höheren Versorgungsspannung als VF betrieben wird, ein Strom IBS vom Volumen in das Source, ebenso wie der Strom, der vom Drain fließt, wenn VGS höher als VF gemacht wird. Im Fall, daß die genannte integrierte Halbleiterschaltung mit einer niedrigeren Versorgungsspannung als VF betrieben wird, wird VGS infolge des in der Schaltung erzeugten Rauschens oder externen Rauschens manchmal höher als VF. Da der Stromverbrauch erhöht wird, wenn IBS fließt, kann die Reduktion des Leistungsverbrauchs nicht wie gewünscht realisiert werden. Da ein Strom fließt, der für den Betrieb der Schaltung nicht notwendig ist, findet eine fehlerhafte Operation statt und Rauschen wird erzeugt. Daher vermindert sich die Verläßlichkeit der Schaltung.
Wenn die Spannung zwischen dem Volumen und dem Source vorwärts auf einen höheren Pegel als VF verschoben wird, wird ein parasitärer Bipolartransistor betrieben, dessen Emitter, Basis und Kollektor das Drain, das Volumen bzw. das Source darstellen. Wenn die Drainspannung zu hoch ist, erfährt die Durchbruchspannung des nMOS-Transistors eine Verminderung, da die Stoßionisierung infolge der von dem Source in das Volumen injizierten Elektronen in der Nähe des Drains beschleunigt wird.
Wie oben beschrieben worden ist, zeigt die konventionelle Logikschaltung mit den MOS-Transistoren die folgenden Probleme:
  • (1) Transistoren werden in einer Anzahl benötigt, die dem Mehrfachen der Anzahl an Grundgattern entspricht, was zu einer Erhöhung der Chipkosten führt, wenn die Fläche des Bauelements vergrößert wird. Da der Leistungsverbrauch mit der Kapazität im Chip steigt, verschlechtert sich die Charakteristik des Bauelements infolge steigender Temperatur, steigen die Chipkosten infolge des Einsatzes eines Abschnitts zur Durchführung der Wärmeabstrahlung weiter an und sind die Einsatzmöglichkeiten beschränkt, da eine hohe elektrische Leistung notwendig ist.
  • (2) Wenn die Spannung erniedrigt wird, um die Zuverlässigkeit des Bauelements aufrechtzuerhalten, und wenn die Schwellspannung abgesenkt wird, um eine Ansprechgrenze der Schaltung zu erhalten, wird der Strom, der im Ruhemodus fließt, vergrößert. Folglich ergibt sich das Problem, daß die Reduktion des Leistungsverbrauchs nicht einfach erzielt werden kann. Ein anderes Problem ergibt sich dadurch, daß die Abschaltcharakteristik des MOS-Transistors vermindert wird und daher die Schaltung fehlerhaft arbeitet.
  • (3) Da die konventionelle Schalttransistorlogikschaltung einen CMOS-Inverter enthält, der als Pufferschaltung dient, wird die Ausgangslast des Schalttransistornetzwerks vergrößert, was daher eine Vergrößerung der Gatebreiten der das Schalttransistornetzwerk bildenden Transistoren und jener, die die Verriegelungsschaltung bilden, notwendig macht. Folglich ergeben sich die Probleme, daß die Vergrößerung der Bauelementfläche zu einer Erhöhung der Chipkosten führt, und daß der Leistungsverbrauch infolge der Vergrößerung der Kapazität vergrößert wird.
  • (4) Der nMOS-Transistor, bei dem das Gate und das Volumen bzw. der Körper miteinander verbunden sind, weist das Problem auf, daß ein großer Strom in einen Abschnitt zwischen dem Körper und das Source fließt, wenn die Gate- Source-Spannung die Vorwärtsspannung VF des pn-Übergangs zwischen dem Körper und dem Source übersteigt, und daher der Leistungsverbrauch übermäßig ansteigt. Der pMOS-Transistor, bei dem das Gate und der Körper miteinander verbunden sind, weist das Problem auf, daß ein großer Strom zwischen dem Körper bzw. dem Volumen und dem Source fließt, wenn die Gate-Source-Spannung kleiner als -VF gemacht wird, und der Leistungsverbrauch daher übermäßig erhöht wird. Was schlimmer ist, ist, daß der Bipolartransistor bestehend aus Source, Körper und Drain betrieben wird, und die Stoßionisierung in der Nähe des Drains beschleunigt wird. Dadurch ergibt sich das Problem, daß die Durchbruchspannung vermindert wird. Das genannte Problem ist für nMOS- Transistoren kritisch.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine verbesserte integrierte Halbleiterschaltungsvorrichtung in Vorschlag zu bringen, und insbesondere
  • (1) eine integrierte Halbleiterschaltungsvorrichtung, bei der die Anzahl an Transistoren, die die Grundgatter bilden, vermindert werden kann, wobei die Chip kosten und der Leistungsverbrauch reduziert werden,
  • (2) eine integrierte Halbleiterschaltungsvorrichtung, bei der die Ansprechgrenze der Schaltung aufrechterhalten werden kann, auch wenn die Versorgungsspannung abgesenkt worden ist, und bei der der Ruhestrom reduziert werden kann, um weiter an eine Hochgeschwindigkeitsoperation angepaßt zu werden,
  • (3) eine integrierte Halbleiterschaltungsvorrichtung, bei der die Spannung abgesenkt werden kann, während sie eine hinreichend hohe Ansprechgrenze besitzt, ohne daß eine Absenkung der Schwellspannung notwendig wäre, und bei der die Ausgangslast eines Schalttransistornetzwerks reduziert werden kann, ohne daß das Ansteuerverhalten verschlechtert wäre, und
  • (4) eine integrierte Halbleiterschaltungsvorrichtung, bei der der Fluß eines elektrischen Körper-Source-Stroms verhindert werden kann, auch wenn im Fall eines nMOS- Transistors die Gate-Source-Spannung VF übersteigt, und auch wenn im Fall eines pMOS-Transistors die Gate-Source-Spannung unter VF fällt.
Um die genannte Aufgabe zu erfüllen, werden gemäß der vorliegenden Erfindung die folgenden Strukturen eingesetzt:
Nach einer ersten Ausführungsform der vorliegenden Erfindung wird eine integrierte Halbleiterschaltungsvorrichtung zur Bildung einer Logikschaltung (wie in Anspruch 1 beansprucht und in den Fig. 15A und 15B gezeigt ist) mit einem Halbleitersubstrat und einem MOS-Transistor bereitgestellt, der auf dem Halbleitersubstrat ausgebildet ist und ein erstes Gate besitzt, wobei ein an das erste Gate angelegtes erstes Signal und ein an einen Substratbereich, der dem Halbleitersubstrat entspricht, angelegtes zweites Signal miteinander kombiniert werden, so daß ein logisches Signal übertragen wird (siehe Fig. 15A und 15B). Das Substrat wird vorzugsweise auf einem Isolator ausgebildet.
Die integrierte Halbleiterschaltungsvorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung besitzt die Struktur, bei der das Potential des Substrats entsprechend der Logik des Eingangssignals geändert wird, so daß die Schwellspannung des MOS-Transistors geändert wird. Obwohl ein Eingangssignal an einen MOS-Transistor angelegt werden kann, ermöglicht die vorliegende Erfindung, daß zwei unterschiedliche Eingangssignale angelegt werden können. Folglich ermöglichen Kombinationen der Logik des Eingangssignals, das an den MOS-Transistor angelegt werden muß, und der Logik des Eingangssignals zur Steuerung des Potentials des Substrats die Steuerung, ob der MOS- Transistor leitend oder nichtleitend gemacht wird. Daher kann eine Vielzahl an logischen Schaltungen mit einer kleinen Anzahl an Transistoren hergestellt werden.
Eine integrierte Halbleiterschaltungsvorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung (wie im Anspruch 2 beansprucht und in den Fig. 16A und 16B gezeigt ist) enthält weiterhin ein im unteren Abschnitt des Halbleitersubstrats gebildetes zweites Gate, wobei das erste Gate des MOS-Transistors im oberen Abschnitt des Halbleitersubstrats gebildet ist, und das zweite Signal an das zweite Gate angelegt ist. Eine integrierte Halbleiterschaltungsvorrichtung (wie sie in Anspruch 3 beansprucht und in den Fig. 17A und 17B gezeigt ist) enthält weiterhin ein im Seitenbereich des Halbleitersubstrats ausgebildetes zweites Gate, wobei das erste Gate des MOS- Transistors im oberen Abschnitt des Halbleitersubstrats ausgebildet ist, und das zweite Signal an das zweite Gate angelegt ist.
An (der) Stelle des Anlegens des Potentials entsprechend dem Eingangssignal an den Substratbereich wird ein zweites Gate im unteren Bereich oder im Seitenbereich des Halbleitersubstrats selbständig neben dem ersten Gate ausgebildet. Durch Anlegen des dem Eingangssignal entsprechenden Potentials an das zweite Gate wird die Schwellspannung des MOS-Transistors geändert. Deshalb ermöglicht auch die genannte Struktur die Ausbildung einer Vielzahl logischer Schaltungen, während nur eine geringe Anzahl von Transistoren benötigt wird.
Vorzugsweise wird Silizium zur Bildung des Halbleitersubstrats auf dem Isolierfilm eingesetzt. Insbesondere wird ein SOI-(Silicon On Insulation = Silizium auf Isolator-)Substrat eingesetzt. Mit Hilfe des genannten MOS-Transistors können die folgenden Strukturen gebildet werden (wie sie im Anspruch 4 beansprucht sind), bei denen der MOS-Transistor und ein Widerstandselement und/oder der MOS-Transistor miteinander verbunden sind, so daß eine Logikschaltung gebildet wird, und (wie in Anspruch 6 beansprucht ist) die Logikschaltung aus mindestens einer der Schaltungen OR, NOR, AND, NAND, EXOR und EXNOR besteht.
Im besonderen erlaubt der Einsatz des genannten MOS- Transistors die Bildung folgender logischer Gatter:
  • (1) durch Serienschaltung eines nMOS-Transistors und eines Widerstandselements (das Widerstandselement befindet sich in der Nähe der Leistungsquelle) ein Dual- bzw. Zwei-Eingang- NOR-Gatter oder ein Zwei-Eingang-NAND-Gatter (siehe Fig. 18),
  • (2) durch Serienschaltung eines pMOS-Transistors und eines Widerstandselements (das Widerstandselement befindet sich in der Nähe der Masse) ein Zwei-Eingang-NOR-Gatter oder ein Zwei-Eingang-NAND-Gatter (siehe Fig. 22),
  • (3) durch Serienschaltung eines pMOS-Transistors und eines nMOS-Transistors ein Zwei-Eingang-NOR-Gatter oder ein Zwei- Eingang-NAND-Gatter (siehe Fig. 23),
  • (4) durch Serienschaltung eines nMOS-Transistors und eines Widerstandselements (das Widerstandselement befindet sich in der Nähe der Masse) ein Zwei-Eingang-OR-Gatter oder ein Zwei-Eingang-AND-Gatter (siehe Fig. 24),
  • (5) durch Serienschaltung eines pMOS-Transistors und eines Widerstandselements (das Widerstandselement befindet sich in der Nähe der Leistungsquelle) ein Zwei-Eingang-OR-Gatter oder ein Zwei-Eingang-AND-Gatter (siehe Fig. 25),
  • (6) durch Serienschaltung eines pMOS-Transistors und eines nMOS-Transistors ein Zwei-Eingang-OR-Gatter oder ein Zwei- Eingang-AND-Gatter (siehe Fig. 26),
  • (7) durch Serienschaltung zweier nMOS-Transistoren und eines Widerstandselements (das Widerstandselement befindet sich in der Nähe der Leistungsquelle) ein 4-Eingang-NAND- Gatter (siehe Fig. 28A),
  • (8) durch Serienschaltung eines Widerstandselements mit zwei parallel geschalteten pMOS-Transistoren (das Widerstandselement befindet sich in der Nähe der Masse) ein 4-Eingang-NAND-Gatter (siehe Fig. 28B),
  • (9) durch Serienschaltung zweier in Serie geschalteter nMOS-Transistoren mit zwei parallel geschalteten pMOS- Transistoren ein 4-Eingang-NAND-Gatter (siehe Fig. 28C),
  • (10) durch Serienschaltung eines Widerstandselements mit zwei parallel geschalteten nMOS-Transistoren (das Widerstandselement befindet sich in der Nähe der Leistungsquelle) ein 4-Eingang-NOR-Gatter (siehe Fig. 29A),
  • (11) durch Verbindung zweier pMOS-Transistoren und eines Widerstandselements (das Widerstandselement befindet sich in der Nähe der Masse) ein 4-Eingang-NOR-Gatter (siehe Fig. 29B),
  • (12) durch Serienschaltung zweier parallel geschalteter nMOS-Transistoren mit zwei in Serie geschalteten pMOS- Transistoren ein 4-Eingang-NOR-Gatter (siehe Fig. 29C),
  • (13) durch Serienschaltung zweier nMOS-Transistoren und eines Widerstandselements (das Widerstandselement befindet sich in der Nähe der Masse) ein 4-Eingang-AND-Gatter (siehe Fig. 30A),
  • (14) durch Serienschaltung eines Widerstandselements mit zwei parallel geschalteten pMOS-Transistoren (das Widerstandselement befindet sich in der Nähe der Leistungsquelle) ein 4-Eingang-AND-Gatter (siehe Fig. 30B),
  • (15) durch Serienschaltung zweier in Serie geschalteter nMOS-Transistoren mit zwei parallel geschalteten pMOS- Transistoren ein 4-Eingang-AND-Gatter (siehe Fig. 30C),
  • (16) durch Serienschaltung eines Widerstandselements mit zwei parallel geschalteten nMOS-Transistoren (das Widerstandselement befindet sich in der Nähe der Masse) ein 4-Eingang-OR-Gatter (siehe Fig. 31A),
  • (17) durch Serienschaltung zweier pMOS-Transistoren und eines Widerstandselements (das Widerstandselement befindet sich in der Nähe der Leistungsquelle) ein 4-Eingang-OR- Gatter (Fig. 31B),
  • (18) durch Serienschaltung zweier parallel geschalteter nMOs-Transistoren und zweier in Serie geschalteter pMOS- Transistoren ein 4-Eingang-OR-Gatter (siehe Fig. 31C),
  • (19) durch Serienschaltung zweier nMOs-Transistoren und eines Widerstandselements (das Widerstandselement befindet sich in der Nähe der Leistungsquelle) ein 2-Schienen-2- Eingang-EXNOR-Gatter (siehe Fig. 32A),
  • (20) durch Serienschaltung von vier nMOS-Transistoren ein 2- Schienen-2-Eingang-EXNOR-Gatter (siehe Fig. 32B),
  • (21) durch Serienschaltung zweier nMOS-Transistoren und zweier pMOS-Transistoren ein 2-Schienen-2-Eingang-EXNOR- Gatter (siehe Fig. 32C),
  • (22) durch Serienschaltung eines Widerstandselements mit zwei parallel geschalteten nMOS-Transistoren (das Widerstandselement befindet sich in der Nähe der Leistungsquelle) ein 2-Schienen-2-Eingang-EXNOR-Gatter (siehe Fig. 32D),
  • (23) durch Einsatz zweier Sätze von zwei in Serie geschalteten nMOS-Transistoren zur gemeinsamen Verbindung der entsprechenden Verbindungspunkte ein 2-Schienen-2- Eingang-EXNOR-Gatter (siehe Fig. 32E),
  • (24) durch Einsatz zweier Sätze von einem mit einem pMOS- Transistor in Serie geschalteten nMOS-Transistor zur gemeinsamen Verbindung der entsprechenden Verbindungspunkte ein 2-Schienen-2-Eingang-EXNOR-Gatter (siehe Fig. 32F),
  • (25) durch Verbindung zweier nMOs-Transistoren und eines Widerstandselements (das Widerstandselement befindet sich in der Nähe der Masse) ein 2-Schienen-2-Eingang-EXOR-Gatter (siehe Fig. 34A),
  • (26) durch Verbindung eines Widerstandselements mit zwei parallel geschalteten nMOS-Transistoren (das Widerstandselement befindet sich in der Nähe der Masse), ein 2-Schienen-2-Eingang-EXOR-Gatter (siehe Fig. 34B),
  • (27) durch Verbindung eines Widerstandselements mit zwei nMOS-Transistoren (das Widerstandselement befindet sich in der Nähe der Leistungsquelle) und durch Verbindung eines NOR-Gatters mit einem Gate (erstes Gate), an das die entsprechenden Transistoren gemeinsam angeschlossen sind, ein 2-Schienen-2-Eingang-EXOR-Gatter (siehe Fig. 34C) und
  • (28) durch Verbinden eines Widerstandselements mit zwei nMOS-Transistoren (das Widerstandselement befindet sich in der Nähe der Leistungsquelle) und durch Verbinden eines NOR- Gatters mit einem Substratbereich (zweites Gate), an das die entsprechenden Transistoren gemeinsam angeschlossen sind, ein 2-Schienen-2-Eingang-EXOR-Gatter (siehe Fig. 34D).
Gemäß dem ersten Aspekt der vorliegenden Erfindung kann das Grundgatter mit einer einzelnen Funktion mit Hilfe einer kleinen Anzahl an Bauelementen hergestellt werden. Daher kann eine Logikschaltung mit vielen Funktionen im gleichen Bereich des Chips hergestellt werden. Da eine Logikschaltung in einem kleinen Chipbereich hergestellt werden kann, können die Chipkosten und auch der Leistungsverbrauch wesentlich reduziert werden. Daher zeigt eine solche integrierte Halbleiterschaltungsvorrichtung ein ausgezeichnetes Verhalten und ein niedriger Leistungsverbrauch kann realisiert werden.
Ein wesentlicher Teil der integrierten Halbleiterschaltungsvorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung ist die Bildung eines MOS-Transistors auf einem SOI-(Silicon On Insulator = Silizium auf Isolator-)Substrat, um das Substratpotential jedes MOS-Transistors zur Anpassung an den Betriebsmodus zu verändern. Darüber hinaus ist die vorliegende Erfindung dadurch gekennzeichnet, daß das Substratpotential eines MOS- Transistors, der eine Schalttransistorlogikschaltung bildet, durch ein an das Gate angelegtes Eingangssignal gesteuert wird, um dasselbe durch eine 2-Schienen-Eingang- Pufferschaltung zu verstärken, die das Ausgangssignal der Schalttransistorlogikschaltung nur durch einen nMOS- Transistor empfängt und dasselbe durch einen pMOS-Transistor puffert bzw. verriegelt. Folglich ist der MOS-Transistor auf einem SOI-Substrat oder dergleichen ausgebildet, so daß das/der Bulk bzw. Volumen oder Körper (die Substratregion) des Transistors für jeden Transistor getrennt ist. Durch Anlegen eines dem Betriebszustand entsprechenden Potentials an jedes Bulk kann der Schwellstrom des Transistors gesteuert werden.
Eine integrierte Halbleiterschaltungsvorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung (wie in Anspruch 7 beansprucht) enthält ein Schaltungsarray, bei dem mindestens drei Inverter verbunden sind und das aus n Schaltungen (n ≧ 3) besteht; einen pMOS-Transistor und einen nMOS-Transistor, bei denen die Inverter auf einem Halbleitersubstrat gebildet sind, deren Gates gemeinsam verbunden sind und die zwischen eine Leistungsquelle und Masse in Serie geschaltet sind, wobei eine Eingangsklemme eines k-2m (m = 1, 2, . . ., wobei 2 m ≦ k-1)-ten Inverters im Schaltungsarray mit einem Substratbereich, der dem Halbleitersubstrat des pMOS-Transistors und des einen k (k ≧ 3)-ten Inverter bildenden nMOS-Transistors im Schaltungsarray entspricht, verbunden ist.
Die erste integrierte Halbleiterschaltungsvorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung erlaubt, daß die Schwellspannung vorher gesenkt wird, um das Stromansteuerverhalten zu verbessern, wenn der MOS- Transistor in einem k-ten Inverter leitend gemacht wird. Daher kann die Schaltung mit hoher Geschwindigkeit betrieben werden. Da die Schwellspannung angehoben werden kann, wenn das Abschalten durchgeführt ist, kann der Ruhestrom reduziert werden. Selbst wenn daher die Versorgungsspannung gesenkt wird, kann ein Gesamtamplitudenbetrieb durchgeführt werden. Folglich kann eine hohe Geschwindigkeit und eine Schaltung mit geringem Stromverbrauch realisiert werden, während die Zuverlässigkeit eines sehr kleinen Bauelements mit einem Gate der Länge von 0,1 µm oder weniger aufrechterhalten werden kann. Vorzugsweise wird das Substrat auf einem Isolator ausgebildet.
Eine integrierte Halbleiterschaltungsvorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung (wie sie in Anspruch 8 beansprucht ist) enthält ein Halbleitersubstrat, einen ersten pMOS-Transistor mit einem an die Leistungsversorgungsklemme angeschlossenem Source, einem an einen ersten Ausgangsknoten angeschlossenen Gate, einem an einen zweiten Ausgangsknoten angeschlossenen Drain und einem dem Halbleitersubstrat entsprechenden ersten Substratbereich zum Empfang eines ersten Signals; einen zweiten pMOS-Transistor mit einem an die Leistungsversorgungsklemme angeschlossenen Source, einem an den zweiten Ausgangsknoten angeschlossenen Gate, einem an den ersten Ausgangsknoten angeschlossenen Drain und einem zweiten, dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang eines zweiten Signals, das ein Komplementärsignal des ersten Signals ist; einen ersten nMOS-Transistor mit einem an eine Masseklemme angeschlossenen Source, einem an einen zweiten Ausgangsknoten angeschlossenen Drain und einem Gate sowie einem dritten, dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang eines ersten Signals; und einen zweiten nMOS-Transistor mit einem an die Masseklemme angeschlossenen Source, einem an einen ersten Ausgangsknoten angeschlossenen Drain und einem Gate sowie einem vierten, dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang eines zweiten Signals.
Eine integrierte Halbleiterschaltung (wie sie in Anspruch 10 beansprucht ist) enthält ein Halbleitersubstrat; einen ersten pMOS-Transistor mit einem an eine Leistungsversorgungsklemme angeschlossenen Source, einem Gate und einem dem Halbleitersubstrat entsprechenden Substratbereich, die an einen ersten Ausgangsknoten angeschlossen sind, und einem an einen zweiten Ausgangsknoten angeschlossenen Drain; einen zweiten pMOS- Transistor mit einem an die Leistungsversorgungsquelle angeschlossenen Source und einem Gate sowie einem dem Halbleitersubstrat entsprechenden Substratbereich, die an einen zweiten Ausgangsknoten angeschlossen sind, und einem an einen ersten Ausgangsknoten angeschlossenen Drain; eine erste Eingangsschaltung, die zwischen den ersten Ausgangsknoten und einer Masseklemme angeschlossen ist, zum Empfang eines oder mehrerer Signale; und eine zweite Eingangsschaltung, die zwischen dem zweiten Ausgangsknoten und der Masseklemme angeschlossen ist, zum Empfang eines Komplementärsignals des Eingangssignals der ersten Eingangsschaltung.
Eine zweite integrierte Halbleiterschaltungsvorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung hat eine derartige Struktur, daß die Schwellspannung herabgesetzt ist, wenn der MOS-Transistor im Komplementärlogikgatter angeschaltet ist, so daß das Stromansteuerverhalten verbessert ist. Da die Schwell­ spannung angehoben wird, wenn die Abschaltung durchgeführt wird, kann der Effekt erzielt werden, daß der Ruhestrom reduziert wird. Daher kann die Versorgungsspannung auf einen Pegel unterhalb des Absolutwerts der Schwellspannung gesenkt werden, wenn die Abschaltung durchgeführt ist. Dadurch kann eine Schaltung mit hoher Geschwindigkeit und geringem elektrischem Stromverbrauch realisiert werden, während die Zuverlässigkeit eines sehr kleinen Bauelements mit einem Gate, dessen Länge 0,1 µm oder weniger beträgt, beibehalten wird.
Eine dritte integrierte Halbleiterschaltungsvorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung (wie sie im Anspruch 16 beansprucht ist) enthält ein Halbleitersubstrat; einen ersten nMOS-Transistor mit einem Drain und einem Gate, die an eine Leistungsversorgungsklemme angeschlossen sind, einem Source und einem dem Halbleitersubstrat entsprechenden Substratbereich, die an einen ersten Knoten angeschlossen sind; einen zweiten nMOS- Transistor mit einem Drain und einem Gate, die an die Leistungsversorgungsklemme angeschlossen sind, einem an einen zweiten Knoten angeschlossenen Source und einem dem Halbleitersubstrat entsprechenden Substratbereich, der an den ersten Knoten angeschlossen ist; eine erste Eingangsschaltung, die zwischen den ersten Knoten und einer Masseklemme angeschlossen ist, zum Empfang eines oder mehrerer Signale; und eine zweite Eingangsschaltung, die zwischen den zweiten Knoten und die Masseklemme geschaltet ist, zum Empfang eines oder mehrerer Signale.
Eine integrierte Halbleiterschaltung (wie sie in Anspruch 17 beansprucht ist) enthält ein Halbleitersubstrat; einen ersten nMOS-Transistor mit einem Drain und einem Gate, die an eine Leistungsversorgungsklemme angeschlossen sind, einem an einen ersten Knoten angeschlossenen Source und einem dem Halbleitersubstrat entsprechenden Substratbereich, der an einen zweiten Knoten angeschlossen ist; einen zweiten nMOS- Transistor mit einem Drain und einem Gate, die an die Leistungsversorgungsklemme angeschlossen sind, einem an den zweiten Knoten angeschlossenen Source und einem dem Halbleitersubstrat entsprechenden Substratbereich, der an den ersten Knoten angeschlossen ist; eine erste Eingangsschaltung, die zwischen den ersten Knoten und eine Masseklemme geschaltet ist, zum Empfang eines oder mehrerer Signale; und eine zweite Eingangsschaltung, die zwischen den zweiten Knoten und die Masseklemme geschaltet ist, zum Empfang eines oder mehrerer Signale.
Eine integrierte Halbleiterschaltung (wie sie in Anspruch 18 beansprucht ist) enthält ein an eine Leistungsversorgungsklemme angeschlossenes Widerstandselement und einen ersten Knoten; einen nMOS- Transistor mit einem Drain und einem Gate, die an die Leistungsversorgungsklemme angeschlossen sind, einem an einem zweiten Knoten angeschlossenen Source und einem dem Halbleitersubstrat entsprechenden und an den ersten Knoten angeschlossenen Substratbereich; eine erste Eingangsschaltung, die zwischen dem ersten Knoten und eine Masseklemme angeschlossen ist, zum Empfang eines oder mehrerer Signale; und eine zweite Eingangsschaltung, die zwischen dem zweiten Knoten und die Masseklemme angeschlossen ist zum Empfang eines oder mehrerer Signale.
Die dritte integrierte Halbleiterschaltungsvorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung ermöglicht die Absenkung der Schwellspannung des zu ladenden MOS-Transistors, wenn die Ausgangslastkapazität geladen wird. Daher kann eine Hochgeschwindigkeitsoperation durchgeführt werden. Da die Schwellspannung des zu entladenden MOS-Transistors zu diesem Zeitpunkt angehoben werden kann, kann der Ruhestrom reduziert werden. Wenn die Ausgangslastkapazität entladen wird, kann die Schwellspannung des zu entladenden MOS-Transistors verringert werden. Daher kann eine Hochgeschwindigkeitsoperation durchgeführt werden. Da die Schwellspannung des zu ladenden MOS-Transistors angehoben werden kann, kann der Ruhestrom reduziert werden.
Eine vierte Halbleiterschaltungsvorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung, die eine Schalttransistorlogikschaltung bildet (wie sie in Anspruch 24 beansprucht ist) enthält ein Schalttransistornetzwerk einschließlich mindestens eines MOS-Transistors mit einem Gate und einem dem Halbleitersubstrat entsprechenden Substratbereich, der ein erstes Signal empfängt, und einem Drain, das ein zweites Signal empfängt, wobei die Logikschaltung so aufgebaut ist, daß sie ein drittes Signal und ein viertes Signal, das ein Komplementärsignal des dritten Signals ist, überträgt; einen ersten pMOS-Transistor mit einem an eine Leistungsversorgungsklemme angeschlossenen Source, einem an einen ersten Ausgangsknoten angeschlossenen Gate, einem an einen zweiten Ausgangsknoten angeschlossenen Drain und einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des dritten Signals; einen zweiten pMOS-Transistor mit einem an die Leistungsversorgungsklemme angeschlossenen Source, einem an den zweiten Knoten angeschlossenen Gate, einem an den ersten Ausgangsknoten angeschlossenen Drain und einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des vierten Signals; einen ersten nMOS-Transistor mit einem an eine Masseklemme angeschlossenen Source, einem an den zweiten Ausgangsknoten angeschlossenen Drain und ein Gate sowie einen dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des dritten Signals; und einen zweiten nMOS-Transistor mit einem an die Masseklemme angeschlossenen Source, einem an den ersten Ausgangsknoten angeschlossenen Drain und einem Gate sowie einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des vierten Signals.
Die vierte integrierte Halbleiterschaltungsvorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung besitzt eine derartige Struktur, daß das Substratpotential des das Schalttransistornetzwerk bildenden MOS-Transistors in Abhängigkeit von einem an das Gate anzulegenden Eingangssignal gesteuert wird. Daher wird die Schwellspannung des leitenden Transistors abgesenkt und die des nichtleitenden Transistors angehoben. Darüber hinaus wird das Ausgangssignal des Schalttransistornetzwerks durch die 2-Schienen-Eingang-Pufferschaltung verstärkt, die es nur durch den nMOS-Transistor empfängt und dasselbe durch den pMOS-Transistor puffert bzw. verriegelt. Daher kann die Ausgangskapazität des Schalttransistornetzwerks reduziert werden.
Wie oben beschrieben worden ist, wird gemäß der zweiten Ausführungsform der vorliegenden Erfindung der MOS- Transistor beispielsweise auf einem SOI-Substrat gebildet, und das Subtratpotential jedes MOS-Transistors wird so geändert, daß es an den Betriebszustand anpaßbar ist. Damit kann eine integrierte Halbleiterschaltungsvorrichtung realisiert werden, die die Schaltungsansprechgrenze aufrechterhalten kann, auch wenn die Versorgungsspannung abgesenkt wird, wobei der Ruhestrom reduziert werden kann und eine Hochgeschwindigkeitsoperation möglich ist.
Gemäß der zweiten Ausführungsform der vorliegenden Erfindung kann eine Schalttransistorlogikschaltung realisiert werden, deren Schwellspannung nicht abgesenkt ist, auch wenn die Spannung erniedrigt ist, und die in der Lage ist, eine hinreichend hohe Ansprechgrenze aufrechtzuerhalten. Da darüber hinaus die Eingangskapazität der Pufferschaltung reduziert werden kann, kann die Lastkapazität des Schalttransistornetzwerks reduziert werden. Folglich kann die Gatebreite des die Schalttransistorlogikschaltung bildenden Transistors reduziert werden, wodurch die Bauteilfläche reduziert wird.
Bevorzugte Strukturen gemäß der zweiten Ausführungsform der 3 vorliegenden Erfindung sind die folgenden:
  • (1) Eine erste an das Gate des ersten nMOS-Transistors angeschlossene Verzögerungsschaltung zum Empfang des ersten Signals, um so ein drittes Signal an das Gate des ersten nMOS-Transistors zu übertragen, und eine zweite an das Gate des zweiten nMOS-Transistors angeschlossene Verzögerungsschaltung zum Empfang des zweiten Signals, um so ein viertes Signal an das Gate des zweiten nMOS-Transistors zu übertragen, sind zusätzlich vorhanden.
  • (2) Der nMOS-Transistor und der pMOS-Transistor werden auf dem auf einem Isolierfilm gebildeten Halbleitersubstrat ausgebildet.
  • (3) Die Halbleitersubstrate mit dem darauf gebildeten nMOS- und pMOS-Transistor sind elektrisch voneinander getrennt.
  • (4) Die ersten und zweiten Eingangsschaltungen werden durch einen nMOS-Transistor oder eine Vielzahl von nMOS- Transistoren, die so parallel geschaltet sind, daß der dem Halbleitersubstrat entsprechende Substratbereich an das Gate eines oder mehrerer nMOS-Transistoren angeschlossen ist, gebildet.
  • (5) Die ersten und zweiten Eingangsschaltungen werden durch einen nMOS-Transistor oder eine Vielzahl von nMOS- Transistoren gebildet, die so parallel geschaltet sind, daß eine Verzögerungsschaltung zwischen dem Gate des einen oder der mehreren nMOS-Transistoren und dem dem Halbleitersubstrat entsprechenden Substratbereich gebildet wird.
  • (6) Die dem Halbleitersubstrat entsprechenden Substratbereiche mit den nMOS-Transistoren der ersten und zweiten Eingangsschaltungen sind elektrisch voneinander getrennt.
  • (7) Die ersten und zweiten Eingangsschaltungen werden durch einen nMOS-Transistor oder einer Vielzahl in Serie geschalteter nMOS-Transistoren gebildet, bei dem/denen der dem Halbleitersubstrat entsprechende Substratbereich an ein Gate angeschlossen ist.
  • (8) Die ersten und zweiten Eingangsschaltungen werden durch einen nMOS-Transistor oder eine Vielzahl an in Serie verbundenen nMOS-Transistoren gebildet, bei dem/denen eine Verzögerungsschaltung zwischen ein Gate und einen dem Halbleitersubstrat entsprechenden Substratbereich geschlossen ist.
  • (9) Die ersten und zweiten Eingangsschaltungen werden durch einen nMOS-Transistor oder eine Vielzahl in Serie verbundener nMOS-Transistoren gebildet, bei dem/denen ein dem Halbleitersubstrat entsprechender Substratbereich an ein Gate angeschlossen ist.
  • (10) Die ersten und zweiten Eingangsschaltungen werden durch einen nMOS-Transistor oder eine Vielzahl in Serie verbundener nMOS-Transistoren gebildet, bei denen eine Verzögerungsschaltung zwischen ein Gate und einen dem Halbleitersubstrat entsprechenden Substratbereich geschlossen ist.
  • (11) Jeder MOS-Transistor ist auf einem Siliziumsubstrat auf einem Isolierfilm ausgebildet.
  • (12) Ein dritter pMOS-Transistor mit einem an die Leistungsversorgungsklemme angeschlossenen Source, einem Gate und einem dem Halbleitersubstrat entsprechenden Substratbereich, die an den zweiten Ausgangsknoten angeschlossen sind, und einem Drain zum Empfang des dritten Signals; und ein vierter pMOS-Transistor mit einem an die Leistungsversorgungsklemme angeschlossenen Source, einem Gate und einem dem Halbleitersubstrat entsprechenden Substratbereich, die an den ersten Ausgangsknoten angeschlossen sind, und einem Drain zum Empfang des vierten Signals sind weiterhin vorhanden.
Der wesentliche Teil der dritten Ausführungsform der vorliegenden Erfindung liegt darin, daß der MOS-Transistor auf einem SOI-Substrat oder dergleichen ausgebildet ist, die Logikschaltung durch eine Schalttransistorlogikschaltung und eine 2-Schienen-Eingangspufferschaltung gebildet ist, eine Begrenzervorrichtung zur Verhinderung, daß das Körperpotential ein vorbestimmtes Potential, das geringer als ein Vorwärtspotential eines pn-Übergangs ist, übersteigt, sich zwischen dem Gate und dem Körper des das Schalttransistornetzwerk bildenden MOS-Transistors befindet, ein Ausgangssignal vom Schalttransistornetzwerk an das Gate eines Erstleitungstyp-MOS-Transistors, der die Pufferschaltung bildet, angelegt wird, eine Begrenzervorrichtung zur Verhinderung, daß das Körperpotential ein vorbestimmtes Potential, das geringer als das Vorwärtspotential des pn-Übergangs ist, übersteigt, sich zwischen dem Gate und dem Körper befindet, die entsprechenden Gates der Zweitleitungstyp-MOS-Transistoren, die die Pufferschaltung bilden, an den Zwei-Leitung-Ausgang der Pufferschaltung kreuzverbunden werden, und eine Begrenzervorrichtung zwischen den entsprechenden Körpern und dem Eingangssignal der Pufferschaltung zur Verhinderung, daß das Körperpotential ein vorbestimmtes Potential, das geringer als das Vorwärtspotential des pn-Übergangs ist, übersteigt, angelegt wird.
Insbesondere ist eine integrierte Halbleiterschaltungs­ vorrichtung (wie sie in Anspruch 26 beansprucht ist) vorgesehen, die ein Schalttransistornetzwerk einschließlich mindestens eines MOS-Transistors mit einem Gate zum Empfang eines ersten Signals, einem Drain zum Empfang eines zweiten Signals und 2n (n ist eine natürliche Zahl) Eingängen zum Ausgeben eines dritten Signals und eines vierten Signals, das ein Komplementärsignal des dritten Signals ist; eine erste Begrenzervorrichtung zum Empfangen des dritten Signals, um ein fünftes Signal zu übertragen; einen ersten pMOS-Transistor mit einem an eine Leistungsquelle angeschlossenen Source, einem an einen ersten Ausgangsknoten angeschlossenen Gate und einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des fünften Signals; eine zweite Begrenzervorrichtung zum Empfang des vierten Signals, um ein sechstes Signal zu übertragen; einen zweiten pMOS-Transistor mit einem an eine Leistungsversorgungsklemme angeschlossenen Source, einem an den zweiten Ausgangsknoten angeschlossenen Gate, einem an den ersten Ausgangsknoten angeschlossenen Drain und einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des sechsten Signals; eine dritte Begrenzervorrichtung zum Empfang des dritten Signals, um ein siebtes Signal zu übertragen; einen ersten nMOS-Transistor mit einem an eine Masseklemme angeschlossenen Source, einem an den zweiten Ausgangsknoten angeschlossenen Drain, einem Gate zum Empfang des dritten Signals und einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des siebten Signals; eine vierte Begrenzervorrichtung zum Empfang des vierten Signals, um ein achtes Signal zu übertragen; und einen zweiten nMOS- Transistor mit einem an die Masseklemme angeschlossenen Source, einem an den ersten Ausgangsknoten angeschlossenen Drain, einem Gate zum Empfang des vierten Signals und einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des achten Signals enthält.
Es ist eine integrierte Halbleiterschaltungsvorrichtung (wie sie in Anspruch 31 beansprucht ist) vorgesehen, die ein Schalttransistornetzwerk einschließlich mindestens eines MOS-Transistors mit einem Gate zum Empfang eines ersten Signals, einem Drain zum Empfang eines zweiten Signals und 2n (n ist eine natürliche Zahl) Eingänge zum Ausgeben eines dritten Signals und eines vierten Signals, das ein Komplementärsignal des dritten Signals ist; eine erste Begrenzervorrichtung zum Empfangen des dritten Signals, um ein fünftes Signal zu übertragen; einen ersten nMOS- Transistor mit einem an eine Leistungsquelle angeschlossenen Source, einem an einen ersten Ausgangsknoten angeschlossenen Gate und einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des fünften Signals; eine zweite Begrenzervorrichtung zum Empfang des vierten Signals, um ein sechstes Signal zu übertragen; einen zweiten nMOS-Transistor mit einem an die Leistungsversorgungsklemme angeschlossenen Source, einem an den zweiten Ausgangsknoten angeschlossenen Gate, einem an den ersten Ausgangsknoten angeschlossenen Drain und einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des sechsten Signals; eine dritte Begrenzervorrichtung zum Empfang des dritten Signals, um ein siebtes Signal zu übertragen; einen ersten pMOS- Transistor mit einem an eine Masseklemme angeschlossenen Source, einem an den zweiten Ausgangsknoten angeschlossenen Drain, einem Gate zum Empfang des dritten Signals und einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des siebten Signals; eine vierte Begrenzervorrichtung zum Empfang des vierten Signals, um ein achtes Signal zu übertragen; und einen zweiten pMOS- Transistor mit einem an die Masseklemme angeschlossenen Source, einem an den ersten Ausgangsknoten angeschlossenen Drain, einem Gate zum Empfang des vierten Signals und einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des achten Signals enthält.
Bevorzugte Ausführungsformen der vorliegenden Erfindung sind die folgenden:
  • (1) Die ersten und zweiten Begrenzervorrichtungen sind Dioden, die so aufgebaut sind, daß die Ausgangsspannung bezüglich der Eingangsspannung auf eine erste vorbestimmte Spannung, die höher als das Potential der Masseklemme und niedriger als das Potential der Leistungsversorgungsklemme ist, eingestellt wird;
  • (2) die ersten und zweiten Begrenzervorrichtungen sind pMOS-Transistoren mit jeweils einem Source zum Empfang der Eingangsspannung, einem Drain zur Übertragung der Ausgangsspannung und einem Gate, an das eine Spannung angelegt ist, welche niedriger ist als die Spannung, die man durch Addition der ersten eingebauten Spannung zwischen dem Source und dem dem Halbleitersubstrat entsprechenden Substratbereich zu einer Schwellspannung erhält;
  • (3) die Ausgangsspannung sowohl der dritten als auch der vierten Begrenzervorrichtung wird bezüglich der Eingangsspannung auf eine zweite vorbestimmte Spannung eingestellt, die höher ist als die Spannung der Masseklemme und niedriger als die Spannung der Leistungsversorgungsklemme; und
  • (4) die dritten und vierten Begrenzervorrichtungen sind nMOS-Transistoren mit jeweils einem Source zum Empfang der Eingangsspannung, einem Drain zur Übertragung der Ausgangsspannung und einem Gate, an das eine Spannung angelegt wird, die höher ist als die Spannung, die man durch Addition der zweiten eingebauten Spannung zwischen dem Source und dem dem Halbleitersubstrat entsprechenden Substratbereich zur Schwellspannung enthält.
Gemäß der dritten Ausführungsform der vorliegenden Erfindung wird der MOS-Transistor auf dem SOI-Substrat oder dergleichen gebildet, so daß die Körperbereiche der Transistoren für die entsprechenden Transistoren getrennt sind. Darüber hinaus wird die Körperspannung des MOS- Transistors, der die Schalttransistorlogikschaltung bildet, durch ein Signal gesteuert, damit sie nicht eine Vorwärtsspannung übersteigt. Die Körperspannung des die Pufferschaltung bildenden MOS-Transistors wird durch ein Signal gesteuert, damit sie nicht die Vorwärtsspannung des pn-Übergangs übersteigt.
Das heißt, gemäß der dritten Ausführungsform der vorliegenden Erfindung wird, auch wenn die Vorrichtung mit einer höheren Versorgungsspannung als VF betrieben wird, der Leistungsverbrauch nicht erhöht, und fehlerhafter Betrieb sowie Rauschen kann verhindert werden. Da der Betrieb eines Bipolartransistors, bestehend aus Source, Körper und Drain, verhindert werden kann, kann auch das Stoßionisieren in der Nähe des Drains verhindert werden. Daher kann eine Verminderung der Durchbruchspannung verhindert werden. Da die Eingangskapazität der Pufferschaltung verhindert bzw. reduziert werden kann, kann die Lastkapazität des Netzwerks des Schalttransistors reduziert werden. Folglich kann die Gatebreite des die Schalttransistorlogikschaltung bildenden Transistors reduziert werden. Dadurch kann die Bauteilfläche reduziert werden.
Der wesentliche Teil der i 99999 00070 552 001000280000000200012000285919988800040 0002019622646 00004 99880ntegrierten Halbleiterschaltungs­ vorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung liegt darin, daß ein Kondensator zwischen ein Gate und einen Körper des MOS-Transistors geschaltet wird und eine Begrenzerschaltung vorgesehen wird, um zu verhindern, daß die Spannungsdifferenz zwischen der Körper- und der Gatespannung nicht eine vorbestimmte Spannung übersteigt, welche im Falle des nMOS-Transistors geringer als VF ist. Insbesondere wird eine integrierte Halbleiterschaltungsvorrichtung (wie sie in Anspruch 36 beansprucht ist) vorgesehen, die einen ersten MOS-Transistor mit einem Gate, einem Source, einem Drain und einem dem Halbleitersubstrat entsprechenden Substratbereich; einen Kondensator, der zwischen das Gate und den dem Halbleitersubstrat entsprechenden Substratbereich geschlossen ist; und eine Begrenzerschaltung zum Halten des Potentials des dem Halbleitersubstrat entsprechenden Sub­ stratbereichs auf einem Pegel unterhalb eines vorbestimmten Spannungspegels, der geringer als die Vorwärtsspannung an einem pn-Übergang zwischen dem dem Halbleitersubstrat entsprechenden Substratbereich und dem Source ist, enthält. Die folgenden Strukturen sind bevorzugt:
  • (1) Die Begrenzerschaltung wird durch einen zweiten MOS- Transistor gebildet, der sich vom ersten MOS-Transistor unterscheidet, der ein Source, das mit dem dem Halbleitersubstrat entsprechenden Substratbereich verbunden ist, ein Gate, an das eine erste Spannung angelegt ist, und ein Drain hat, an das eine zweite Spannung angelegt ist (Anspruch 37).
  • (2) Der erste MOS-Transistor und der Kondensator sind in einem ersten Elementbereich gebildet (Anspruch 38).
  • (3) Der erste MOS-Transistor und der zweite MOS-Transistor sind in einem Elementbereich gebildet (Anspruch 39).
Die integrierte Halbleiterschaltungsvorrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung besitzt eine derartige Struktur, daß das Gate und der Körper des MOS-Transistors in Gleichstromweise voneinander getrennt sind.
Die integrierte Halbleiterschaltungsvorrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung besitzt eine derartige Struktur, daß die für den Körper vorgesehene Begrenzerschaltung die Spannung des Körpers des nMOS- Transistors im Falle des nMOS-Transistors unterhalb eine vorbestimmte Spannung bringt und die gleiche im Falle des pMOS-Transistors über eine vorbestimmte Spannung bringt.
Wie oben beschrieben worden ist, wird gemäß der vierten Ausführungsform der vorliegenden Erfindung die übliche Charakteristik, die von der Struktur zu erhalten ist, bei der das Gate und der Körper direkt miteinander verbunden sind, verwendet. Darüber hinaus fließt, auch wenn die Gate- Source-Spannung des nMOS-Transistors VF übersteigt, und auch wenn die Gate-Source-Spannung des pMOS-Transistors unterhalb von -VF gehalten wird, kein Strom in den pn-Übergang, bestehend aus dem Körper und dem Source. Die Schaltung kann normal betrieben werden, auch wenn die Versorgungsspannung höher als VF ist. Auch wenn die Versorgungsspannung niedriger als VF ist, kann die Schaltung nicht ohne weiteres durch Änderung der Versorgungsspannung und durch Rauschen beeinflußt werden. Da der Bipolartransistor, bestehend aus Source, Körper und Drain, nicht in Betrieb ist, kann Stoßionisierung in der Nähe des Drains verhindert werden. Dadurch kann eine Verminderung der Durchbruchspannung verhindert werden.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1A und 1B jeweils ein herkömmliches Doppel- bzw. Dualeingang-NAND-Gatter und eine Wahrheitstabelle,
Fig. 2A und 2B jeweils ein herkömmliches Dualeingang-NOR- Gatter und eine Wahrheitstabelle,
Fig. 3A und 3B jeweils ein herkömmliches Dualeingang-AND- Gatter und eine Wahrheitstabelle,
Fig. 4A und 4B jeweils ein herkömmliches Dualeingang-OR- Gatter und eine Wahrheitstabelle,
Fig. 5A und 5B jeweils ein herkömmliches Dualeingang-EXOR- Gatter und eine Wahrheitstabelle,
Fig. 6 ein Diagramm, das eine herkömmliche Pufferschaltung zeigt, die aus drei Invertern besteht,
Fig. 7A und 7B Betriebswellenformgraphen zum Erläutern des Betriebs der in Fig. 6 gezeigten Pufferschaltung,
Fig. 8 ein Diagramm, das ein herkömmliches Komplementärtyp-Logikgatter zeigt, welches MOS-Transistoren verwendet,
Fig. 9A bis 9C Betriebswellenformgraphen zum Erläutern des Betriebs der in Fig. 8 dargestellten Schaltung,
Fig. 10 ein Diagramm, das einen herkömmliche Inverter zeigt, die aus nMOS-Transistoren gebildet ist,
Fig. 11A bis 11C Betriebswellenformgraphen zum Erläutern des Betriebs der in Fig. 10 dargestellten Schaltung,
Fig. 12 ein Schaltungsdiagramm, das ein Dualeingang- AND/NAND-Gatter zeigt, das eine herkömmliche Paß-Transistorlogik verwendet,
Fig. 13 ein Diagramm, das einen herkömmlichen nMOS- Transistor zeigt, bei welchem das Gate und der (Halbleiter-)Körper direkt miteinander verbunden sind,
Fig. 14 einen Graph, der eine Gleichstromkennlinie der Halbleiterkörper-Source-Spannung, der Schwellwertspannung und des Halbleiterkörper-Sourcestromes abhängig von der Gate-Source-Spannung zeigt,
Fig. 15A und 15B jeweils eine Draufsicht und einen Schnitt mit einem MOS-Transistor gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung,
Fig. 16A und 16B jeweils eine Draufsicht und einen Schnitt mit einem MOS-Transistor gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung,
Fig. 17A und 17B jeweils eine Draufsicht und einen Schnitt mit einem MOS-Transistor gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung,
Fig. 18 ein Schaltungsdiagramm, das ein Dualeingang- Logikgatter (NOR und NAND) gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 19A bis 19G Diagramme, die eine Vielzahl von Widerstandselementen gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung zeigen,
Fig. 20 einen Graph, der die Beziehung zwischen der Gate-Source-Spannung des nMOS-Transistors und dem Drainstrom zeigt,
Fig. 21 eine Wahrheitstabelle für ein Dualeingang- NAND-Gatter und ein Dualeingang-NOR-Gatter,
Fig. 22 ein Schaltungsdiagramm, das ein Dualeingang- Logikgatter (NOR und NAND) gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 23 ein Schaltungsdiagramm, das ein Dualeingang- Logikgatter (NOR und NAND) gemäß dem fünften Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 24 ein Schaltungsdiagramm, das ein Dualeingang- Logikgatter (OR und AND) gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 25 ein Schaltungsdiagramm, das ein Dualeingang- Logikgatter (OR und AND) gemäß dem sechsten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 26 ein Schaltungsdiagramm, das ein Dualeingang- Logikgatter (OR und AND) gemäß dem sechsten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 27 eine Wahrheitstabelle für das Dualeingang- AND-Gatter und das Dualeingang-OR-Gatter,
Fig. 28A bis 28C Schaltungsdiagramme, die ein 4-Eingang- NAND-Gatter gemäß einem siebenten Ausführungsbeispiel der vorliegenden Erfindung zeigen,
Fig. 29A bis 29C Schaltungsdiagramme, die ein 4-Eingang- NOR-Gatter gemäß einem achten Ausführungsbeispiel der vorliegenden Erfindung zeigen,
Fig. 30A bis 30C Schaltungsdiagramme, die ein 4-Eingang- AND-Gatter gemäß einem neunten Ausführungsbeispiel der vorliegenden Erfindung zeigen,
Fig. 31A bis 31C Schaltungsdiagramme, die ein 4-Eingang- OR-Gatter gemäß einem zehnten Ausführungsbeispiel der vorliegenden Erfindung zeigen,
Fig. 32A bis 32F Schaltungsdiagramme, die ein 2-Schienen- 2-Eingang-EXNOR-Gatter gemäß einem elften Ausführungsbeispiel der vorliegenden Erfindung zeigen,
Fig. 33 eine Wahrheitstabelle für ein Dualeingang- EXNOR-Gatter,
Fig. 34A bis 34D Schaltungsdiagramme, die ein 2-Schienen- 2-Eingang-EXOR-Gatter gemäß einem zwölften Ausführungsbeispiel der vorliegenden Erfindung zeigen,
Fig. 35 ein Schaltungsdiagramm, das eine Pufferschaltung gemäß einem dreizehnten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 36A bis 36C Betriebswellenformgraphen zum Erläutern des Betriebs der in Fig. 35 gezeigten Schaltung,
Fig. 37 ein Schaltungsdiagramm, das eine Pufferschaltung gemäß einem vierzehnten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 38A bis 38C Betriebswellenformgraphen zum Erläutern des Betriebs der in Fig. 37 gezeigten Schaltung,
Fig. 39A und 39B ein Schaltungsdiagramm, das eine Pufferschaltung gemäß einem fünfzehnten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 40A und 40B Schaltungsdiagramme, die eine Pufferschaltung gemäß einem sechzehnten Ausführungsbeispiel der vorliegenden Erfindung zeigen,
Fig. 41 ein Schaltungsdiagramm, das ein Komplementärtyp-Logikgatter gemäß einem siebzehnten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 42A bis 42C Betriebswellenformgraphen zum Erläutern des Betriebs der in Fig. 41 dargestellten Schaltung,
Fig. 43 ein Schaltungsdiagramm, das eine Modifikation des siebzehnten Ausführungsbeispiels zeigt,
Fig. 44 ein Schaltungsdiagramm, das ein n-Eingang- Komplementärtyp-Gatter gemäß einem achtzehnten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 45A bis 45C Schaltungsdiagramme, die eine Eingangsschaltung zeigen,
Fig. 46 ein Schaltungsdiagramm, das eine Logikgatterschaltung gemäß einem neunzehnten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 47A bis 47C Betriebswellenformgraphen zum Erläutern des Betriebs der in Fig. 46 dargestellten Schaltung,
Fig. 48 ein Schaltungsdiagramm, das ein zwanzigstes Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 49 ein Schaltungsdiagramm, das ein einundzwanzigstes Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 50A bis 50C Schaltungsdiagramme, die Modifikationen der Eingangsschaltung gemäß den in den Fig. 45A bis 45C gezeigten achtzehnten bis einundzwanzigsten Ausführungsbeispielen der vorliegenden Erfindung zeigen,
Fig. 51 ein Schaltungsdiagramm, das eine Schalt­ bzw. Paß-Transistorlogikschaltung und eine Pufferschaltung gemäß einem zweiundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 52 ein Schaltungsdiagramm, das ein die Paß- Transistorlogik verwendendes Dualeingang- AND-Gatter zeigt,
Fig. 53 ein Schaltungsdiagramm, das ein die Paß- Transistorlogik verwendendes Dualeingang- NAND-Gatter zeigt,
Fig. 54 ein Schaltungsdiagramm, das ein die Paß- Transistorlogik verwendendes Dualeingang-OR- Gatter zeigt,
Fig. 55 ein Schaltungsdiagramm, das ein die Paß- Transistorlogik verwendendes Dualeingang- NOR-Gatter zeigt,
Fig. 56 ein Schaltungsdiagramm, das ein die Paß- Transistorlogik verwendendes Dualeingang- EXOR-Gatter zeigt,
Fig. 57 ein Schaltungsdiagramm, das ein die Paß- Transistorlogik verwendendes Dualeingang- EXNOR-Gatter zeigt,
Fig. 58 ein Schaltungsdiagramm, das ein die Paß- Transistorlogik verwendendes 3-Eingang-AND- Gatter zeigt,
Fig. 59 ein Schaltungsdiagramm, das ein die Paß- Transistorlogik verwendendes 3-Eingang-NAND- Gatter zeigt,
Fig. 60 ein Schaltungsdiagramm, das ein die Paß- Transistorlogik verwendendes 3-Eingang-OR- Gatter zeigt,
Fig. 61 ein Schaltungsdiagramm, das ein die Paß- Transistorlogik verwendendes 3-Eingang-NOR- Gatter zeigt,
Fig. 62 ein Schaltungsdiagramm, das ein die Paß- Transistorlogik verwendendes 3-Eingang- EXOR/EXNOR-Gatter zeigt,
Fig. 63A und 63B Schaltungsdiagramme, die eine Trägersignalerzeugungsschaltung für einen Volladdierer zeigen, der durch die Paß- Transistorlogik gebildet ist,
Fig. 64 ein Schaltungsdiagramm, das ein anderes Beispiel des Dualeingang-AND-Gatters zeigt,
Fig. 65 ein Schaltungsdiagramm, das ein anderes Beispiel des Dualeingang-NAND-Gatters zeigt,
Fig. 66 ein Schaltungsdiagramm, das ein anderes Beispiel des Dualeingang-OR-Gatters zeigt,
Fig. 67 ein Schaltungsdiagramm, das ein anderes Beispiel des Dualeingang-NOR-Gatters zeigt,
Fig. 68 ein Schaltungsdiagramm, das ein anderes Beispiel des Dualeingang-EXOR-Gatters zeigt,
Fig. 69 ein Schaltungsdiagramm, das ein anderes Beispiel des Dualeingang-EXNOR-Gatters zeigt,
Fig. 70 ein Schaltungsdiagramm, das ein anderes Beispiel des Dualeingang-EXOR/EXNOR-Gatters zeigt,
Fig. 71 ein Schaltungsdiagramm, das ein anderes Beispiel der Trägersignalerzeugungsschaltung für den Volladdierer zeigt,
Fig. 72A und 72B Schaltungsdiagramme, die eine Paß- Transistorlogikschaltung und eine Pufferschaltung gemäß einem dreiundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung zeigen,
Fig. 73 ein Diagramm, das eine Abwandlung einer Paß- Transistorlogikschaltung und einer Pufferschaltung gemäß dem zweiundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 74 ein Schaltungsdiagramm, das ein anderes Beispiel des Dualeingang-OR-Gatters zeigt,
Fig. 75 ein Schaltungsdiagramm, das ein anderes Beispiel des Dualeingang-NOR-Gatters zeigt,
Fig. 76 ein Schaltungsdiagramm, das ein anderes Beispiel des Dualeingang-EXOR-Gatters zeigt,
Fig. 77 ein Schaltungsdiagramm, das ein anderes Beispiel des Dualeingang-EXNOR-Gatters zeigt,
Fig. 78A bis 78D Diagramme, die Begrenzervorrichtungen zeigen,
Fig. 79A bis 79F Schnittdarstellungen, die die in den Fig. 78A bis 78D dargestellten Begrenzervorrichtungen zeigen,
Fig. 80A und 80B Graphen, die die Spannung zwischen dem Halbleiterkörper und dem Source des MOS- Transistors, der in der Begrenzervorrichtung vorgesehen ist, der Schwellwertspannung und dem Halbleiterkörper-Source-Strom zeigen,
Fig. 81A bis 81D Diagramme, die die Begrenzervorrichtungen zeigen,
Fig. 82A bis 82F Schnittdarstellungen der in den Fig. 81A bis 81D gezeigten Begrenzervorrichtungen,
Fig. 83A und 83B Graphen, die die Spannung zwischen dem Halbleiterkörper und der Source des in der Begrenzervorrichtung vorgesehenen MOS- Transistors, der Schwellwertspannung und dem Halbleiterkörper-Source-Strom zeigen,
Fig. 84 bis 87 Diagramme, die andere Beispiele der Paß- Transistorlogikschaltung und der Pufferschaltung zeigen,
Fig. 88 ein Diagramm, das den nMOS-Transistor gemäß einem vierundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 89 ein Diagramm, das ein Beispiel der Begrenzerschaltung zur Verwendung in dem in
Fig. 88 dargestellten nMOS-Transistor zeigt,
Fig. 90A und 90B jeweils eine Draufsicht und einen Schnitt längs einer Linie 90B-90B der in Fig. 88 gezeigten Schaltung,
Fig. 91 einen Graph, der die Gleichstromcharakteristik der Spannung zwischen dem Halbleiterkörper und Source, die Schwellwertspannung und den Halbleiterkörper-Source-Strom bezüglich der Gate-Source-Spannung zeigt,
Fig. 92 ein Diagramm, das einen Inverter, der nMOS- Transistoren und pMOS-Transistoren gemäß der vorliegenden Erfindung verwendet, zeigt, und
Fig. 93A bis 93C Graphen, die transiente Wellenformen der Eingangsspannung, der Ausgangsspannung, der Halbleiterkörperspannung und der Schwellwertspannung des in Fig. 92 gezeigten Inverters zeigen.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nunmehr anhand der Zeichnungen beschrieben.
Erstes Ausführungsbeispiel
Die Fig. 15A und 15B zeigen einen nMOS-Transistor zum Bilden einer Logikschaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung und weisen einen auf einem SOI- Substrat gebildeten Körperkontakt auf. Fig. 15A ist eine Draufsicht, und Fig. 15B ist ein Schnitt längs einer Linie 15B-15B in Fig. 15A.
Der nMOS-Transistor gemäß diesem Ausführungsbeispiel umfaßt einen auf einem Substrat 1 gebildeten Siliziumoxidfilm 2, einen Elementbereich (Körper) 3, der eine Siliziumschicht (Körper) ist, die das Halbleitersubstrat bildet und die aus einer p-Typ-Diffusionsschicht erzeugt ist, und einen Isolationsbereich 4. Obwohl die Isolation in der in den Fig. 15A und 15B gezeigten Struktur durch LOCOS-(Lokale Oxidations-)Isolation ausgeführt ist, kann eine STI bzw. flache Grabenisolation angewandt werden. Darüber hinaus sind ein Source- und Drainbereich 5, die durch eine n-Typ- Diffusionsschicht gebildet sind, und ein Gate 6 vorgesehen. Zusätzlich gibt es eine Elektrode 7 zum Anlegen eines Eingangssignales XA an das Gate 6, eine Elektrode 8 zum Einspeisen eines Eingangssignales XB in den Körper 3, einen Kontakt 9 zum Aufbauen der direkten Verbindung zwischen der Elektrode 8 und dem Körper 3 und einen p-Typ- Diffusionsschichtbereich mit einer hohen Störstellen- bzw. Fremdstoffdichte zum Verringern des Kontaktwiderstandes.
Obwohl der nMOS-Transistor beschrieben wurde, wird ein pMOS- Transistor in ähnlicher Weise erzeugt werden, indem der Typ der Dichte der Fremdstoffe in der Diffusionsschicht verändert wird.
Zweites Ausführungsbeispiel
Die Fig. 16A und 16B zeigen einen nMOS-Transistor, der eine Logikschaltung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung bildet und zwei Gates, gebildet auf einem SOI-Substrat, hat. Fig. 16A ist eine Draufsicht, und Fig. 16B ist ein Schnitt längs einer Linie 16B-16B in Fig. 16A. Die gleichen Bauteile wie die in Fig. 15 gezeigten haben die gleichen Bezugszeichen.
Ein erstes Gate 6 ist auf dem Oberteil des Transistors gebildet. Ein zweites Gate 11 ist in einem Siliziumoxidfilm 2 in dem unteren Teil des Transistors gebildet. Eine Elektrode 7 zum Einspeisen eines Eingangssignales XA zu dem ersten Gate 6 und eine Elektrode 12 zum Einspeisen des Eingangssignales XB zu dem zweiten Gate 11 sind vorgesehen. Ahnlich zu dem ersten Ausführungsbeispiel kann ein pMOS- Transistor gebildet werden, indem der Typ der Dichte der Fremdstoffe in der Diffusionsschicht verändert wird.
Drittes Ausführungsbeispiel
Die Fig. 17A und 17B zeigen einen nMOS-Transistor zum Bilden einer Logikschaltung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung und weisen zwei Gates auf, die auf einem SOI-Substrat gebildet sind. Fig. 17A ist eine Draufsicht, und Fig. 17B ist ein Schnitt längs einer Linie 17B-17B in Fig. 17A. Die gleichen Bauteile wie die in Fig. 15A und 15B gezeigten Bauteile sind mit den gleichen Bezugszeichen versehen.
Ein Isolationsbereich 4 ist durch STI gebildet. Ein erstes Gate ist in dem oberen Teil des Transistors gebildet, während ein zweites Gate 13 auf der Seitenwand des Transistors in dem Isolationsbereich 4 gebildet ist. Darüber hinaus sind eine Elektrode 7 zum Einspeisen eines Eingangssignales XA in das erste Gate 6 und eine Elektrode 14 zum Einspeisen eines Eingangssignales XB in das zweite Gate 13 vorgesehen. Auch in diesem Fall kann ein pMOS- Transistor gebildet werden, indem der Typ der Dichte der Fremdstoffe in der Diffusionsschicht, ähnlich dem ersten Ausführungsbeispiel, verändert wird.
Die Struktur des Logik-Gatters, das die nMOS-Transistoren und pMOS-Transistoren gemäß dem ersten Ausführungsbeispiel verwendet, wird nunmehr erläutert. Ein ähnliches Logik- Gatter kann gebildet werden, indem die nMOS-Transistoren und die pMOS-Transistoren gemäß dem zweiten oder dritten Ausführungsbeispiel verwendet werden.
Viertes Ausführungsbeispiel
Fig. 18 zeigt ein Dualeingang-Logikgatter, das mittels des nMOS-Transistors gemäß der vorliegenden Erfindung gebildet ist. Ein nMOS-Transistor M11 hat eine Drain, die mit einem Ausgangsanschluß Y verbunden ist, ein Gate, in das ein Eingangssignal XA gespeist ist, eine geerdete Source und einen Körper, in den ein Eingangssignal XB gespeist ist. Ein Widerstandselement 15 liegt zwischen einem Versorgungsanschluß Vcc und dem Ausgangsanschluß Y.
Die Fig. 19A bis 19G zeigen verschiedene Beispiele des Widerstandselementes 15. Fig. 19A zeigt einen Widerstand, der durch eine p-Typ-Diffusionsschicht, eine n-Typ- Diffusionsschicht oder Polysilizium gebildet ist. Fig. 19B zeigt einen Widerstand, der durch einen pMOS-Transistor M12 gebildet ist, der eine Drain und eine Source, die als die zwei Enden des Widerstandselementes dienen, einen Teil zwischen einem Gate und einem Masseanschluß Vss, an welchem eine Strom- bzw. Spannungsquelle E1 liegt, und einen Körper in einem erdfreien Zustand hat. Fig. 19C zeigt einen Widerstand, der durch einen pMOS-Transistor M12 gebildet ist, der eine Drain und eine Source, die als die zwei Enden des Widerstandselementes dienen, einen Teil zwischen einem Gate und einem Masseanschluß Vss, an welchem eine Strom­ bzw. Spannungsquelle E1 liegt, und einen Teil zwischen einem Körper und dem Massepotential Vss, an den eine Strom- bzw. Spannungsquelle E2 angeschlossen ist, hat. Fig. 19D zeigt einen Transistor, der durch einen pMOS-Transistor M12 gebildet ist, der einen Drain und eine Source hat, die als die zwei Enden des Widerstandselementes dienen, einen Teil zwischen einem Gate und Massepotential Vss, an den eine Strom- bzw. Spannungsquelle E1 angeschlossen ist, und einen Teil zwischen einem Körper und der Source, mit dem eine Strom- bzw. Spannungsquelle E2 verbunden ist, hat. Fig. 19E zeigt einen Widerstand, der durch einen nMOS-Transistor M13 gebildet ist, der eine Drain und eine Source, die als die zwei Enden des Widerstandselementes dienen, einen Teil zwischen einem Gate und einem Masseanschluß Vss, mit dem eine Strom- bzw. Spannungsquelle E1 verbunden ist, und einen Körper, der in einem erdfreien Zustand ist, hat. Fig. 19F zeigt einen Widerstand, der durch einen nMOS-Transistor M13 gebildet ist, der eine Drain und eine Source, die als die zwei Enden des Widerstandselementes dienen, einen Teil zwischen einem Gate und einem Massepotential Vss, an den eine Strom- bzw. Spannungsquelle E1 angeschlossen ist, und einen Teil zwischen einem Körper und einem Massepotential Vss, mit dem eine Strom- bzw. Spannungsquelle E2 verbunden ist, hat. Fig. 19G zeigt einen Widerstand, der durch einen nMOS-Transistor M13 gebildet ist, der eine Drain und eine Source, die als die zwei Enden des Widerstandselementes dienen, einen Teil zwischen einem Gate und einem Masseanschluß Vss, mit dem eine Strom- bzw. Spannungsquelle E1 verbunden ist, und einen Teil zwischen einem Körper und der Source, mit dem eine Strom- bzw. Spannungsquelle E2 verbunden ist, hat.
Die MOS-Transistoren M12 und M13 können Transistoren vom Anreicherungstyp oder Transistoren vom Verarmungstyp sein. Der Wert der Strom- bzw. Spannungsquelle E1 ist derart eingestellt, daß die MOS-Transistoren M12 und M13 in linearen Bereichen betrieben werden können.
Fig. 20 ist ein Kennliniengraph, der die Beziehung zwischen den Spannungen zwischen dem Gate des nMOS-Transistors und Source desselben sowie Drainströmen zeigt. Der Drainstrom fließt nicht, wenn die Gate-Source-Spannung niedriger als die Schwellwertspannung ist, und er fließt, wenn dieselbe die Schwellwertspannung überschreitet. Die Schwellwertspannung wird durch die Dichte der Verunreinigungen oder Fremdstoffe in einem Kanalbereich, der nahe der Siliziumoberfläche unter dem Gate gebildet ist, und das Potential des Körpers bestimmt. Insbesondere wird die Schwellwertspannung angehoben, wenn die Dichte der Fremdstoffe steigt. Die Schwellwertspannung wird angehoben, wenn das Potential des Körpers abgesenkt wird. Annahmen werden gemacht, daß die Schwellwertspannung dann, wenn eine logische 0 (Massepotential Vss) an den Körper gelegt wurde, VT0 beträgt, und daß die Schwellwertspannung, wenn eine logische 1 (das Versorgungspotential Vcc) dort angelegt ist, VT1 beträgt. Ein in Fig. 20 gezeigter Teil 16 zeigt die Kennlinie, die realisiert wird, wenn VT1 < VT0 < Vcc vorliegt, und ein Teil 17 zeigt die Kennlinie, die realisiert ist, wenn Vss < VT1 < VT0 gilt.
Der Betrieb des Dualeingang-Logikgatters, der in dem Fall durchzuführen ist, wenn der nMOS-Transistor M11 die durch den Teil (16) angezeigte Kennlinie hat, wird nunmehr anhand einer in Fig. 21 dargestellten Wahrheitstabelle beschrieben. Wenn beide Eingangssignale XA und XB logisch 0 sind, beträgt die Schwellwertspannung VT0, und die Gate-Source-Spannung ist Vss. Daher ist der nMOS-Transistor M11 abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 geladen, so daß eine logische 1 übertragen wird. Wenn das Eingangssignal XA eine logische 0 ist und das Signal XB eine logische 1 beträgt, so ist die Schwellwertspannung durch VT1 gegeben. Da VT1 < Vss vorliegt, obwohl die Gate-Source-Spannung den Wert Vss hat, wird der nMOS-Transistor M11 leitend gemacht. Wenn der Ein-Zustand- Widerstand des nMOS-Transistors M11 kleiner als der Widerstand des Widerstandselementes 15 zu dieser Zeit ist, so wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA eine logische 1 ist und das Signal XB eine logische 0 beträgt, so ist die Schwellwertspannung durch VT0 gegeben, und die Gate-Source- Spannung beträgt Vcc. Daher ist der nMOS-Transistor M11 leitend gemacht. Wenn der Ein-Zustand-Widerstand des nMOS- Transistors M11 kleiner als der Widerstand des Widerstandselementes 15 zu dieser Zeit ist, so wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn beide Eingangssignale XA und XB logisch 1 sind, dann beträgt die Schwellwertspannung VT1 und die Gate-Source-Spannung ist durch Vcc gegeben. Daher ist der nMOS-Transistor leitend gemacht. Wenn der Ein-Zustand-Widerstand des nMOS-Tran­ sistors M11 kleiner als der Widerstand des Widerstandselementes 15 ist, so wird eine logische 0 zu dem Ausgangsanschluß Y übertragen.
Wie oben beschrieben ist, hat das vorstehende logische Gatter eine derartige Struktur, daß, wenn beide Eingänge eine logische 0 sind, eine logische 1 übertragen wird. In einem Fall der anderen Eingänge wird eine logische 0 übertragen. Insbesondere kann ein Dualeingang-NOR-Gatter durch zwei Elemente realisiert werden.
Der Betrieb des Dualeingang-Logikgatters, der in dem Fall durchzuführen ist, wenn der nMOS-Transistor M11 die durch den Teil (17) angezeigte Kennlinie hat, wird nunmehr anhand einer in Fig. 21 dargestellten Wahrheitstabelle beschrieben. Wenn beide Eingangssignale XA und XB eine logische 0 sind, so beträgt die Schwellwertspannung VT0, und die Gate-Source- Spannung ist durch Vss gegeben. Daher wird der nMOS- Transistor M11 abgeschaltet. Als Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 geladen, so daß eine logische 1 übertragen wird. Wenn das Eingangssignal XA eine logische 0 ist und das Signal XB eine logische 1 beträgt, so ist die Schwellwertspannung durch VT1 gegeben, und die Gate-Source-Spannung hat den Wert Vss. Daher wird der nMOS-Transistor M11 abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 geladen, so daß eine logische 1 übertragen wird. Wenn das Eingangssignal XA eine logische 1 ist und das Signal XB durch eine logische 0 gegeben ist, so beträgt die Schwellwertspannung VT0. Da VT0 < Vcc vorliegt, obwohl die Gate-Source-Spannung durch Vcc gegeben ist, wird der nMOS-Transistor M11 abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 geladen, so daß eine logische 1 übertragen wird. Wenn beide Eingangssignale XA und XB durch eine logische 1 gegeben sind, so beträgt die Schwellwertspannung VT1, und die Gate- Source-Spannung ist durch Vcc gegeben. Daher wird der nMOS- Transistor leitend gemacht. Wenn der Ein-Zustand-Widerstand des nMOS-Transistors M11 kleiner als der Widerstand des Widerstandselementes 15 ist, so wird eine logische 0 zu dem Ausgangsanschluß Y übertragen.
Wie oben beschrieben ist, hat das vorstehende logische Gatter eine derartige Struktur, daß, wenn beide Eingangssignale eine logische 1 sind, eine logische 0 übertragen wird. In dem Fall der anderen Eingangssignale wird eine logische 1 übertragen. Insbesondere kann ein Dualeingang-NAND-Gatter durch zwei Elemente realisiert werden.
Fünftes Ausführungsbeispiel
Ein fünftes Ausführungsbeispiel mit einer derartigen Struktur, daß jedes Gatter aus einem NOR-Gatter und einem NAND-Gatter aus zwei Elementen gebildet ist, ist in den Fig. 22 und 23 gezeigt.
Fig. 22 zeigt ein Dualeingang-Logikgatter, das mittels eines pMOS-Transistors M14 gebildet ist und eine Drain, die mit dem Ausgangsanschluß Y verbunden ist, ein Gate, das mit dem Eingangssignal XA beaufschlagt ist, eine Source, die mit dem Versorgungsanschluß Vcc verbunden ist und einen Körper, der mit dem Eingangssignal XB gespeist ist, hat, wobei das Widerstandselement 15 zwischen dem Masseanschluß Vss und dem Ausgangsanschluß Y angeschlossen ist. Die Gate-Source- Spannung des pMOS-Transistors, der Drainstrom und die Schwellwertspannung haben Vorzeichen, die entgegengesetzt zu denjenigen des nMOS-Transistors sind. Daher sind die Kennlinien, die realisiert werden, wenn die Vorzeichen entgegengesetzt gemacht werden, die gleichen wie diejenigen, die in Fig. 20 gezeigt sind. Die Kennlinie des pMOS- Transistors wird im folgenden anhand der Fig. 20 betrachtet.
Der Betrieb des Dualeingang-Logikgatters, der in dem Fall durchgeführt wird, wenn der pMOS-Transistor M14 die Kennlinie hat, die durch den Teil (16) angezeigt ist, wird im folgenden anhand der in Fig. 21 dargestellten Wahrheitstabelle beschrieben. Wenn beide Eingangssignale XA und XB eine logische 0 sind, so ist die Schwellwertspannung durch VT1 gegeben, und die Gate-Source-Spannung beträgt Vcc. Daher ist der pMOS-Transistor M14 leitend gemacht. Wenn der Ein-Zustand-Widerstand des pMOS-Transistors M14 kleiner als der Widerstand des Widerstandselementes 15 zu dieser Zeit ist, wird eine logische 1 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA eine logische 0 ist und das Signal XB durch eine logische 1 gegeben ist, so beträgt die Schwellwertspannung VT0, und die Gate-Source- Spannung ist durch Vcc gegeben. Daher ist der pMOS- Transistor M14 leitend gemacht. Wenn der Ein-Zustand- Widerstand des pMOS-Transistors M14 kleiner als der Widerstand des Widerstandselementes 15 zu dieser Zeit ist, wird eine logische 1 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA eine logische 1 ist und das Signal XB durch eine logische 0 gegeben ist, so hat die Schwellwertspannung den Wert VT1. Da VT1 < Vss vorliegt, obwohl die Gate-Source-Spannung den Wert Vss hat, wird der pMOS-Transistor M14 leitend gemacht. Wenn der Ein-Zustand- Widerstand des pMOS-Transistors M14 kleiner als der Widerstand des Widerstandselementes 15 zu dieser Zeit ist, wird eine logische 1 zu dem Ausgangsanschluß Y übertragen. Wenn beide Eingangssignale XA und XB eine logische 1 sind, hat die Schwellwertspannung den Wert VT0, und die Gate- Source-Spannung ist durch Vss gegeben. Daher wird der pMOS- Transistor M14 abgeschaltet. Als Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 11 entladen, so daß eine logische 0 übertragen wird.
Das vorstehende logische Gatter hat, wie oben beschrieben ist, eine derartige Struktur, daß, wenn beide Eingänge eine logische 1 sind, eine logische 0 übertragen wird. In dem Fall der anderen Eingänge wird eine logische 1 übertragen. Insbesondere kann ein Dualeingang-NAND-Gatter durch zwei Elemente realisiert werden.
Der Betrieb des Dualeingang-Logikgatters, der in dem Fall durchzuführen ist, in welchem der pMOS-Transistor M14 die Kennlinie hat, die durch den Teil (17) angezeigt ist, wird nunmehr anhand einer in Fig. 21 dargestellten Wahrheitstabelle beschrieben. Wenn beide Eingangssignale XA und XB eine logische 0 sind, so hat die Schwellwertspannung den Wert VT1, und die Gate-Source-Spannung ist durch Vcc gegeben. Daher ist der pMOS-Transistor M14 leitend gemacht. Wenn der Ein-Zustand-Widerstand des pMOS-Transistors M14 kleiner als der Widerstand des Widerstandselementes 15 zu dieser Zeit ist, wird eine logische 1 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA eine logische 0 ist und das Signal XB durch eine logische 1 gegeben ist, so hat die Schwellwertspannung den Wert VT0. Da VT0 < Vcc vorliegt, obwohl die Gate-Source-Spannung den Wert Vcc hat, wird der pMOS-Transistor M14 abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 entladen, so daß eine logische 0 übertragen wird. Wenn das Eingangssignal XA eine logische 1 ist und das Signal XB durch eine logische 0 gegeben ist, so hat die Schwellwertspannung den Wert VT1, und die Gate- Source-Spannung ist durch Vss gegeben. Daher wird der pMOS- Transistor M14 abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 entladen, so daß eine logische 0 übertragen wird. Wenn beide Eingangssignale XA und XB auf einer logischen 1 sind, beträgt die Schwellwertspannung den Wert VT0, und die Gate- Source-Spannung ist durch Vss gegeben. Daher wird der pMOS- Transistor M14 abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 entladen, so daß eine logische 0 übertragen wird.
Wie oben beschrieben ist, hat das vorstehende logische Gatter eine derartige Struktur, daß, wenn beide Eingänge bei einer logischen 0 sind, eine logische 1 übertragen wird. In dem Fall der anderen Eingänge wird eine logische 0 übertragen. Insbesondere kann ein Dualeingang-Logik-NOR- Gatter durch zwei Elemente realisiert werden.
Fig. 23 zeigt ein Dualeingang-Logikgatter, das durch den nMOS-Transistor M11 und den pMOS-Transistor M14 gebildet ist. Insbesondere hat der nMOS-Transistor M11 eine derartige Struktur, daß die Drain mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Source mit dem Masseanschluß Vss verbunden ist und der Körper mit dem Eingangssignal XB versorgt wird. Der pMOS- Transistor M14 hat eine derartige Struktur, daß die Drain mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XA versorgt ist, die Source an den Versorgungsanschluß Vcc angeschlossen ist und der Körper mit dem Eingangssignal XB beaufschlagt ist.
Der Betrieb des obigen Logikgatters ist die Kombination des Betriebes des in Fig. 18 gezeigten nMOS-Transistors M11 und des Betriebes des in Fig. 22 dargestellten pMOS-Transistors M14. Wenn insbesondere der nMOS-Transistor M11 die Kennlinie hat, die durch den in Fig. 20 gezeigten Teil (16) angezeigt ist, und der pMOS-Transistor M14 die Kennlinie aufweist, die durch den in Fig. 20 gezeigten Teil (17) angezeigt ist, so arbeitet das vorstehende Logikgatter als ein NOR-Gatter. Wenn der nMOS-Transistor M11 die Kennlinie hat, die durch den in Fig. 20 gezeigten Teil (17) angezeigt ist, und der pMOS-Transistor M14 die Kennlinie hat, die durch den in Fig. 20 gezeigten Teil (16) angezeigt ist, so arbeitet das vorstehende Logikgatter als ein NAND-Gatter. In jedem Fall kann jedes Gatter aus dem Dualeingang-Logik-NAND-Gatter und einem NOR-Gatter durch zwei Elemente realisiert werden.
Sechstes Ausführungsbeispiel
Ein Ausführungsbeispiel wird nunmehr anhand der Fig. 24 bis 26 beschrieben, in welchem ein OR-Gatter oder ein UND-Gatter durch zwei Elemente gebildet sind.
Fig. 24 zeigt ein Dualeingang-Logikgatter, das mittels eines nMOS-Transistors M15 gebildet ist und eine derartige Struktur hat, daß die Source mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Drain an dem Versorgungsanschluß Vcc liegt, der Körper mit dem Eingangssignal XB beaufschlagt ist und das Widerstandselement 15 zwischen dem Masseanschluß Vss und dem Ausgangsanschluß Y liegt.
Der in dem Fall durchzuführende Betrieb, wenn der nMOS- Transistor M15 die Kennlinie hat, die durch den in Fig. 20 gezeigten Teil (16) angezeigt ist, wird nunmehr anhand einer in Fig. 27 dargestellten Wahrheitstabelle beschrieben. Wenn beide Eingangssignale XA und XB eine logische 0 sind, hat die Schwellwertspannung den Wert VT0, und die Gatespannung ist durch Vss gegeben. Daher wird der nMOS-Transistor M15 abgeschaltet. Als Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 entladen, so daß eine logische 0 übertragen wird. Wenn das Eingangssignal XA eine logische 0 ist und das Signal XB durch eine logische 1 gegeben ist, so hat die Schwellwertspannung den Wert VT1. Da VT1 < Vss vorliegt, obwohl die Gatespannung den Wert Vss hat, wird der nMOS-Transistor M15 leitend gemacht. Wenn der Ein-Zustand- Widerstand des nMOS-Transistors M15 kleiner als der Widerstand des Widerstandselementes 15 zu dieser Zeit ist, so wird eine logische 1 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA bei einer logischen 1 ist und das Signal XB den Wert einer logischen 0 hat, so ist die Schwellwertspannung durch VT0 gegeben, und die Gatespannung hat den Wert Vcc. Daher wird der nMOS- Transistor M15 leitend gemacht. Wenn der Ein-Zustand- Widerstand des nMOS-Transistors M15 kleiner als der Widerstand des Widerstandselementes 15 ist, so wird eine logische 1 zum Ausgangsanschluß Y übertragen. Wenn beide Eingangssignale XA und XB durch eine logische 1 gegeben sind, so hat die Schwellwertspannung den Wert VT1, und die Gatespannung ist durch Vcc gegeben. Daher wird der nMOS- Transistor M15 leitend gemacht. Wenn der Ein-Zustand- Widerstand des nMOS-Transistors M15 kleiner als der Widerstand des Widerstandselementes 15 zu dieser Zeit ist, so wird eine logische 1 zu dem Ausgangsanschluß Y übertragen.
Wie oben beschrieben, hat das vorstehende logische Gatter eine derartige Struktur, daß, wenn die beiden Eingänge bei einer logischen 0 sind, eine logische 0 übertragen wird. In dem Fall der anderen Eingänge wird eine logische 1 übertragen. Insbesondere kann ein Dualeingang-OR-Gatter durch zwei Elemente realisiert werden.
Der Betrieb, der in dem Fall durchzuführen ist, in welchem der nMOS-Transistor M15 die Kennlinie hat, die durch den in Fig. 20 gezeigten Teil (17) angedeutet ist, wird nunmehr anhand einer in Fig. 27 dargestellten Wahrheitstabelle beschrieben. Wenn beide Eingangssignale XA und XB bei einer logischen 0 sind, so hat die Schwellwertspannung den Wert VT0, und die Gatespannung ist durch Vss gegeben. Daher wird der nMOS-Transistor M15 abgeschaltet. Als Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 übertragen, so daß eine logische 0 übertragen wird. Wenn das Eingangssignal XA eine logische 0 ist und das Signal XB durch eine logische 1 gegeben ist, so hat die Schwellwertspannung den Wert VT1 und die Gatespannung ist durch Vss gegeben. Daher wird der nMOS-Transistor M15 abgeschaltet. Als Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 entladen, so daß eine logische 0 übertragen wird. Wenn das Eingangssignal XA eine logische 1 ist und das Signal XB durch eine logische 0 gegeben ist, so hat die Schwellwertspannung den Wert VT0. Da VT0 < Vcc vorliegt, obwohl die Gatespannung den Wert Vcc hat, wird der nMOS-Transistor M15 abgeschaltet. Als Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 entladen, so daß eine logische 0 übertragen wird. Wenn beide Eingangssignale XA und XB durch eine logische 1 gegeben sind, so hat die Schwellwertspannung den Wert VT1, und die Gatespannung ist durch Vcc gegeben. Daher wird der nMOS- Transistor M15 leitend gemacht. Wenn der Ein-Zustand- Widerstand des nMOS-Transistors M15 kleiner als der Widerstand des Widerstandselementes 15 zu dieser Zeit ist, so wird eine logische 1 zu dem Ausgangsanschluß Y übertragen.
Wie oben beschrieben ist, hat das vorstehende Logikgatter eine derartige Struktur, daß, wenn beide Eingangssignale bei einer logischen 1 sind, eine logische 1 übertragen wird. In dem Fall von anderen Eingängen wird eine logische 0 übertragen. Insbesondere kann ein Dualeingang-AND-Gatter durch zwei Elemente realisiert werden.
Fig. 25 zeigt ein Dualeingang-Logikgatter, das gebildet ist, indem der pMOS-Transistor M16 verwendet wird, und das eine derartige Struktur hat, daß die Source mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XA versorgt wird, die Drain mit dem Massepotential Vss verbunden ist, der Körper mit dem Eingangssignal XB beaufschlagt ist und das Widerstandselement 15 zwischen dem Versorgungsanschluß Vcc und dem Ausgangsanschluß Y liegt. Die Kennlinien des pMOS- Transistors in dem Fall, in welchem die Vorzeichen der Gate- Source-Spannung, des Drainstromes und der Schwellwertspannung entgegengesetzt gemacht sind, ähnlich zu der in Fig. 24 gezeigten Schaltung, sind in Fig. 20 dargestellt.
Der Betrieb, der in dem Fall durchzuführen ist, in welchem der nMOS-Transistor M16 die Kennlinie hat, die durch den in Fig. 20 gezeigten Teil (16) angegeben ist, wird nunmehr anhand einer in Fig. 27 dargestellten Wahrheitstabelle erläutert. Wenn beide Eingangssignale XA und XB eine logische 0 sind, hat die Schwellwertspannung den Wert VT1, und die Gatespannung ist durch Vss gegeben. Daher ist der pMOS-Transistor M16 leitend gemacht. Wenn der Ein-Zustand- Widerstand des pMOS-Transistors M16 kleiner als der Widerstand des Widerstandselementes 15 zu dieser Zeit ist, wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA eine logische 0 ist und das Signal XB durch eine logische 1 gegeben ist, so hat die Schwellwertspannung den Wert VT0, und die Gatespannung ist durch Vss gegeben. Daher ist der pMOS-Transistor M16 leitend gemacht. Wenn der Ein-Zustand-Widerstand des pMOS- Transistors M16 kleiner als der Widerstand des Widerstandselementes 15 ist, wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA eine logische 1 ist und das Signal XB durch eine logische 0 gegeben ist, so hat die Schwellwertspannung den Wert VT1. Da VT1 < Vss vorliegt, obwohl die Gatespannung den Wert Vcc hat, wird der pMOS-Transistor M16 leitend gemacht. Wenn der Ein-Zustand-Widerstand des pMOS-Transistors M16 kleiner als der Widerstand des Widerstandselementes 15 ist, so wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn beide Eingangssignale XA und XB eine logische 1 sind, so hat die Schwellwertspannung den Wert VT0, und die Gatespannung ist durch Vcc gegeben. Daher wird der pMOS-Transistor M16 abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 geladen, so daß eine logische 1 übertragen wird.
Wie oben beschrieben ist, hat das vorstehende Logikgatter eine derartige Struktur, daß, wenn beide Eingänge eine logische 1 sind, eine logische 1 übertragen wird. In dem Fall der anderen Eingänge wird eine logische 0 übertragen. Insbesondere kann ein Dualeingang-Logik-AND-Gatter durch zwei Elemente realisiert werden.
Der in dem Fall durchzuführende Betrieb, wenn der pMOS- Transistor M16 die Kennlinie hat, die durch den Teil (17) angedeutet ist, wird nunmehr anhand einer in Fig. 27 dargestellten Wahrheitstabelle beschrieben. Wenn beide Eingangssignale XA und XB eine logische 0 sind, so ist die Schwellwertspannung durch VT1 gegeben, und die Gatespannung hat den Wert Vss. Daher ist der pMOS-Transistor M16 leitend gemacht. Wenn der Ein-Zustand-Widerstand des pMOS- Transistors M16 kleiner als der Widerstand des Widerstandselementes 15 ist, so wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA eine logische 0 ist und das Signal XB durch eine logische 1 gegeben ist, so hat die Schwellwertspannung den Wert VT0. Da VT0 < Vcc vorliegt, obwohl die Gatespannung den Wert Vss hat, wird der pMOS-Transistor M16 abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 geladen, so daß eine logische 1 übertragen wird. Wenn das Eingangssignal XA eine logische 1 ist und das Signal XB durch eine logische 0 gegeben ist, so hat die Schwellwertspannung den Wert VT1, und die Gatespannung ist durch Vcc gegeben. Daher wird der pMOS- Transistor M16 abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 geladen, so daß eine logische 1 übertragen wird. Wenn beide Eingangssignale XA und XB durch eine logische 1 gegeben sind, so hat die Schwellwertspannung den Wert VT0, und die Gate-Source-Spannung ist durch Vss gegeben. Daher wird der pMOS-Transistor M16 abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 geladen, so daß eine logische 1 übertragen wird.
Wie oben beschrieben ist, hat das vorstehende Logikgatter eine derartige Struktur, daß, wenn beide Eingänge bei einer logischen 0 sind, eine logische 0 übertragen wird. In dem Fall der übrigen Eingänge wird eine logische 1 übertragen. Insbesondere kann ein Dualeingang-OR-Gatter durch zwei Elemente realisiert werden.
Fig. 26 zeigt ein Dualeingang-Logikgatter, das mittels des nMOS-Transistors M15 und des pMOS-Transistors M16 realisiert ist. Insbesondere hat der nMOS-Transistor M15 eine derartige Struktur, daß die Source mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Drain an dem Versorgungsanschluß Vcc liegt und der Körper mit dem Eingangssignal XB beaufschlagt ist. Der pMOS-Transistor M16 hat eine derartige Struktur, daß die Source mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Drain mit dem Masseanschluß Vss verbunden ist und der Körper mit dem Eingangssignal XB beaufschlagt ist.
Der Betrieb des vorstehenden Logikgatters ist die Kombination des Betriebes des in Fig. 24 gezeigten nMOS- Transistors M15 und des Betriebes des in Fig. 25 dargestellten pMOS-Transistors M16. Wenn insbesondere der nMOS-Transistor M15 die in dem Teil (16) angedeutete Kennlinie hat und der pMOS-Transistor die in dem Teil (17) angezeigte Kennlinie aufweist, so arbeitet das vorstehende Logikgatter als ein OR-Gatter. Wenn der nMOS-Transistor M15 die in dem Teil (17) angezeigte Kennlinie hat und der pMOS- Transistor M16 die in dem Teil (16) angegebene Kennlinie aufweist, so arbeitet das vorstehende Logikgatter als ein AND-Gatter. In jedem Fall kann jedes Gatter des Dualeingang- AND-Gatters und -OR-Gatters durch zwei Elemente realisiert werden.
Siebentes Ausführungsbeispiel
Ein bevorzugtes Ausführungsbeispiel eines 4-Eingang- Logikgatters und insbesondere ein bevorzugtes Ausführungsbeispiel eines 4-Eingang-NAND-Gatters wird nunmehr anhand der Fig. 28A bis 28C beschrieben.
Fig. 28A zeigt ein 4-Eingang-NAND-Gatter, das aus zwei nMOS- Transistoren und einem Widerstandselement aufgebaut ist. Ein nMOS-Transistor M17 hat eine derartige Struktur, daß die Drain mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Source an einen Knoten N angeschlossen ist und der Körper mit dem Eingangssignal XB beaufschlagt ist. Ein nMOS-Transistor M18 hat eine derartige Struktur, daß die Drain mit dem Knoten N verbunden ist, das Gate mit dem Eingangssignal XC beaufschlagt ist, die Source mit dem Masseanschluß Vss verbunden ist, der Körper mit dem Eingangssignal XB beaufschlagt ist, und das Widerstandselement 15 zwischen dem Versorgungsanschluß Vcc und dem Ausgangsanschluß Y angeschlossen ist.
Ein Fall wird nunmehr betrachtet, in welchem beide nMOS- Transistoren M17 und M18 die Kennlinie haben, die durch einen in Fig. 20 gezeigten Teil (17) angegeben ist. Wenn alle Eingangssignale XA, XB, XC und XD eine logische 1 sind, sind beide nMOS-Transistoren M17 und M18 leitend gemacht. Wenn der Serien-Ein-Zustand-Widerstand der nMOS-Transistoren M17 und M18 kleiner als der Widerstand des Widerstandselementes 15 ist, so wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn wenigstens eines der Eingangssignale XA, XB, XC und XD eine logische 0 ist, so wird der nMOS-Transistor, zu dem eine logische 0 gespeist ist, abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 geladen, so daß eine logische 1 übertragen wird.
Wie oben beschrieben ist, kann gemäß diesem Ausführungsbeispiel ein 4-Eingang-NAND-Gatter durch drei Elemente realisiert werden. Durch Verbinden von irgendeinem aus dem Gate oder dem Körper des nMOS-Transistors M17, dem Gate oder dem Körper des nMOS-Transistors M18 mit dem Versorgungsanschluß Vcc kann ein 3-Eingang-NAND-Gatter durch drei Elemente realisiert werden.
Fig. 28B zeigt ein 4-Eingang-NAND-Gatter, das durch zwei pMOS-Transistoren und ein Widerstandselement gebildet ist. Der pMOS-Transistor M19 ist mit dem Ausgangsanschluß Y verbunden, das Gate ist mit dem Eingangssignal XA beaufschlagt, die Source ist mit dem Versorgungsanschluß Vcc verbunden und der Körper ist mit dem Eingangssignal XB beaufschlagt. Der pMOS-Transistor M20 hat eine derartige Struktur, daß die Drain mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XC beaufschlagt ist, die Source mit dem Versorgungsanschluß Vcc verbunden ist, der Körper mit dem Eingangssignal XD beaufschlagt ist, und das Widerstandselement 15 zwischen dem Masseanschluß Vss und dem Ausgangsanschluß Y angeschlossen ist.
Ein Fall wird nunmehr beschrieben, in welchem beide pMOS- Transistoren M19 und M20 die Kennlinie haben, die in dem in Fig. 20 gezeigten Teil (17) angegeben ist. Wenn die Eingangssignale XA, XB, XC und XD eine logische 1 sind, werden beide pMOS-Transistoren M19 und M20 abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 geladen, so daß eine logische 0 übertragen wird. Wenn wenigstens eines der Eingangssignale XA, XB, XC und XD eine logische 0 ist, so daß der pMOS- Transistor, zu dem eine logische 0 gespeist ist, leitend gemacht wird. Wenn der Ein-Zustand-Widerstand des leitenden pMOS-Transistors kleiner als der Widerstand des Widerstandselementes 15 ist, so wird eine logische 1 zu dem Ausgangsanschluß Y übertragen.
Wie oben beschrieben ist, kann ein 4-Eingang-NAND-Gatter durch drei Elemente realisiert werden. Durch Verbinden von irgendeinem aus dem Gate oder dem Körper des pMOS- Transistors M19, dem Gate oder dem Körper des pMOS- Transistors M20 mit dem Versorgungsanschluß Vcc kann ein 3- Eingang-NAND-Gatter durch drei Elemente realisiert werden.
Fig. 28C zeigt ein 4-Eingang-AND-Gatter, das mittels der nMOS-Transistoren M17 und M18 und der pMOS-Transistoren M19 und M20 gebildet ist. Insbesondere hat der nMOS-Transistor M17 eine derartige Struktur, daß die Drain mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Source mit dem Knoten N verbunden ist und der Körper mit dem Eingangssignal XB beaufschlagt ist. Der nMOS-Transistor M18 hat eine derartige Struktur, daß die Drain mit dem Knoten N verbunden ist, das Gate mit dem Eingangssignal XC beaufschlagt ist, die Source mit dem Masseanschluß Vss verbunden ist, und der Körper mit dem Eingangssignal XD beaufschlagt ist. Der pMOS- Transistor M19 hat eine derartige Struktur, daß die Drain mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Source mit dem Versorgungsanschluß Vcc verbunden ist und der Körper mit dem Eingangssignal XB beaufschlagt ist. Der pMOS-Transistor M20 hat eine derartige Struktur, daß die Drain mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XC beaufschlagt ist, die Source mit dem Versorgungsanschluß Vcc verbunden ist und der Körper mit dem Eingangssignal XD beaufschlagt ist.
Ein Fall wird nunmehr betrachtet, in welchem die nMOS- Transistoren M17 und M18 die Kennlinie haben, die durch den in Fig. 20 gezeigten Teil (17) angegeben ist, und die pMOS- Transistoren M19 und M20 die Kennlinie aufweisen, die durch den in Fig. 20 dargestellten Teil (16) angedeutet ist. Wenn alle Eingangssignale XA, XB, XC und XD eine logische 1 sind, sind die beiden nMOS-Transistoren M17 und M18 leitend gemacht, und beide pMOS-Transistoren M19 und M20 sind abgeschaltet. Als ein Ergebnis wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn eines der Eingangssignale XA, XB, XC und XD eine logische 0 ist, wird der nMOS-Transistor, zu dem eine logische 0 gespeist ist, abgeschaltet. Andererseits wird der pMOS-Transistor, zu dem eine logische 0 gespeist ist, leitend gemacht. Als ein Ergebnis wird eine logische 1 zu dem Ausgangsanschluß Y übertragen.
Wie oben beschrieben ist, kann ein 4-Eingang-NAND-Gatter durch vier Elemente realisiert werden. Durch Verbinden von einem aus dem Gate oder dem Körper des nMOS-Transistors M17 oder dem Gate oder dem Körper des nMOS-Transistors M18 mit dem Versorgungsanschluß Vcc und durch Verbinden von jedem der Körper mit dem Versorgungsanschluß Vcc kann ein 3- Eingang-NAND-Gatter durch drei Elemente realisiert werden.
Achtes Ausführungsbeispiel
Ein Ausführungsbeispiel eines 4-Eingang-Logikgatters und insbesondere ein Ausführungsbeispiel eines 4-Eingang-NOR- Gatters wird nunmehr anhand der Fig. 29A bis 29C beschrieben.
Fig. 29A zeigt ein 4-Eingang-NOR-Gatter, das durch zwei nMOS-Transistoren und ein Widerstandselement gebildet ist. Der nMOS-Transistor M21 hat eine derartige Struktur, daß die Drain mit dem Ausgangsanschluß Y verbunden ist, die Gate mit dem Eingangssignal XA beaufschlagt ist, die Source mit dem Masseanschluß Vss verbunden ist und der Körper mit dem Eingangssignal XB beaufschlagt ist. Der nMOS-Transistor M22 hat eine derartige Struktur, daß die Drain mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XC beaufschlagt ist, die Source mit dem Masseanschluß Vss verbunden ist, der Körper mit dem Eingangssignal XD beaufschlagt ist und das Widerstandselement 15 zwischen dem Versorgungsanschluß Vcc und dem Ausgangsanschluß Y liegt.
Ein Fall, in dem beide nMOS-Transistoren M21 und M22 die Kennlinie haben, die in dem Teil (17) angezeigt ist, der in Fig. 20 dargestellt ist, wird nunmehr betrachtet. Wenn alle Eingangssignale XA, XB, XC und XD eine logische 0 sind, sind beide nMOS-Transistoren M21 und M22 abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 geladen, so daß eine logische 1 übertragen wird. Wenn wenigstens eines der Eingangssignale XA, XB, XC und XD eine logische 1 ist, so wird der nMOS- Transistor, zu dem eine logische 1 gespeist ist, leitend gemacht. Wenn der Ein-Zustand-Widerstand des leitenden nMOS- Transistors kleiner als der Widerstand des Widerstandselementes 15 ist, so wird eine logische 0 zu dem Ausgangsanschluß Y übertragen.
Wie oben beschrieben ist, kann ein 4-Eingang-NOR-Gatter durch drei Elemente realisiert werden. Durch Verbinden von einem aus dem Gate oder dem Körper des nMOS-Transistors M21, dem Gate oder dem Körper des nMOS-Transistors M22 mit dem Masseanschluß Vss kann ein 3-Eingang-NOR-Gatter durch drei Elemente realisiert werden.
Fig. 29B zeigt ein 4-Eingang-NAND-Gatter, das durch zwei pMOS-Transistoren und ein Widerstandselement gebildet ist. Der pMOS-Transistor M23 hat eine derartige Struktur, daß die Source mit dem Versorgungsanschluß Vcc verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Drain mit dem Knoten N verbunden ist und der Körper mit dem Eingangssignal XB beaufschlagt ist. Der pMOS-Transistor M24 hat eine derartige Struktur, daß die Source mit dem Knoten N verbunden ist, das Gate mit dem Eingangssignal XC beaufschlagt ist und die Drain an den Ausgangsanschluß Y angeschlossen ist, wobei der Körper mit dem Eingangssignal XD beaufschlagt ist und das Widerstandselement 15 zwischen dem Masseanschluß Vss und dem Ausgangsanschluß Y liegt.
Ein Fall wird nunmehr betrachtet, in welchem beide pMOS- Transistoren M23 und M24 die Kennlinie haben, die in dem Teil (16) angezeigt ist, der in Fig. 20 dargestellt ist. Wenn alle Eingangssignale XA, XB, XC und XD eine logische 0 sind, werden beide pMOS-Transistoren M23 und M24 leitend gemacht. Wenn ein Serien-Ein-Zustand-Widerstand der pMOS- Transistoren M23 und M24 kleiner als der Widerstand des Widerstandselementes 15 ist, wird eine logische 1 zu dem Ausgangsanschluß Y übertragen. Wenn eines der Eingangssignale XA, XB, XC und XD eine logische 1 ist, wird der pMOS-Transistor, zu dem eine logische 1 gespeist ist, abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 entladen, so daß eine logische 0 übertragen wird.
Wie oben beschrieben ist, kann ein 4-Eingang-NOR-Gatter durch drei Elemente realisiert werden. Durch Verbinden von einem aus dem Gate oder dem Körper des pMOS-Transistors M23, dem Gate oder dem Körper des pMOS-Transistors M24 mit dem Masseanschluß Vss kann ein Drei-Eingang-NOR-Gatter durch drei Elemente realisiert werden.
Fig. 29C zeigt ein 4-Eingang-NOR-Gatter, das durch die nMOS- Transistoren M21 und M22 und die pMOS-Transistoren M23 und M24 gebildet ist. Insbesondere hat der nMOS-Transistor M21 eine derartige Struktur, daß die Drain mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Source mit dem Masseanschluß Vss verbunden ist und der Körper mit dem Eingangssignal XB beaufschlagt ist. Der nMOS-Transistor M22 hat eine derartige Struktur, daß die Drain mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XC beaufschlagt ist, die Source mit dem Masseanschluß Vss verbunden ist und der Körper mit dem Eingangssignal XD beaufschlagt ist. Der pMOS-Transistor M23 hat eine derartige Struktur, daß die Drain mit dem Knoten N verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Source mit dem Versorgungsanschluß Vcc verbunden ist und der Körper mit dem Eingangssignal XB beaufschlagt ist. Der pMOS-Transistor M24 hat eine derartige Struktur, daß die Drain mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XC beaufschlagt ist, die Source mit dem Knoten N verbunden ist und der Körper mit dem Eingangssignal XD beaufschlagt ist.
Ein Fall wird nunmehr betrachtet, in welchem beide nMOS- Transistoren M21 und M22 die Kennlinie haben, die durch den Teil (17) angezeigt ist, der in Fig. 20 gezeigt ist, und beide pMOS-Transistoren M23 und M24 die Kennlinie haben, die in dem Teil (16) angezeigt ist, der in Fig. 20 dargestellt ist. Wenn alle Eingangssignale XA, XB, XC und XD eine logische 0 sind, sind beide nMOS-Transistoren M21 und M22 abgeschaltet. Andererseits sind beide pMOS-Transistoren M23 und M24 leitend gemacht. Als ein Ergebnis wird eine logische 1 zu dem Ausgangsanschluß Y übertragen. Wenn wenigstens eines der Eingangssignale XA, XB und XC eine logische 1 ist, wird der nMOS-Transistor, zu dem eine logische 1 gespeist ist, leitend gemacht. Andererseits wird der pMOS-Transistor, zu dem eine logische 0 gespeist ist, abgeschaltet. Als ein Ergebnis wird eine logische 0 zu dem Ausgangsanschluß Y übertragen.
Wie oben beschrieben ist, kann ein 4-Eingang-NOR-Gatter durch vier Elemente realisiert werden. Durch Verbinden von irgendeinem Element aus dem Gate oder dem Körper des nMOS- Transistors M22 mit dem Masseanschluß Vss und durch Verbinden von irgendeinem Element aus dem Gate oder dem Körper des pMOS-Transistors M23 oder dem Gate oder dem Körper des nMOS-Transistors M24 mit dem Masseanschluß Vss kann ein Drei-Eingang-NOR-Gatter durch drei Elemente realisiert werden.
Neuntes Ausführungsbeispiel
Ein Ausführungsbeispiel des 4-Eingang-Logikgatters und insbesondere ein Ausführungsbeispiel des 4-Eingang-NAND- Gatters ist in den Fig. 30A bis 30C gezeigt.
Fig. 30A zeigt ein 4-Eingang-UND- bzw. AND-Gatter, das durch zwei nMOS-Transistoren und ein Widerstandselement gebildet ist. Der nMOS-Transistor M25 hat eine derartige Struktur, daß die Drain mit dem Versorgungsanschluß Vcc verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Source mit dem Knoten N verbunden ist und der Körper mit dem Eingangssignal XB beaufschlagt ist. Der nMOS-Transistor M26 hat eine derartige Struktur, daß die Drain mit dem Knoten N verbunden ist, das Gate mit dem Eingangssignal XC beaufschlagt ist, die Source mit dem Ausgangsanschluß Y verbunden ist, der Körper mit dem Eingangssignal XD beaufschlagt ist und das Widerstandselement 15 zwischen dem Masseanschluß Vss und dem Ausgangsanschluß Y angeschlossen ist.
Ein Fall wird nunmehr betrachtet, in welchem beide nMOS- Transistoren M25 und M26 die Kennlinie haben, die in dem Teil (17) angezeigt ist, der in Fig. 20 dargestellt ist. Wenn alle Eingangssignale XA, XB, XC und XD eine logische 1 sind, werden beide nMOS-Transistoren M25 und M26 leitend gemacht. Wenn der Reihen-Ein-Zustand-Widerstand der nMOS- Transistoren M25 und M26 kleiner als der Widerstand des Widerstandselementes 15 ist, wird eine logische 1 zum Ausgangsanschluß Y übertragen. Wenn wenigstens eines der Eingangssignale XA, XB, XC und XD eine logische 0 ist, wird der nMOS-Transistor, zu dem eine logische 0 gespeist ist, abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 entladen, so daß eine logische 0 übertragen wird.
Wie oben beschrieben ist, kann ein 4-Eingang-AND-Gatter durch drei Elemente realisiert werden. Durch Verbinden von einem aus dem Gate oder dem Körper des nMOS-Transistors M25 oder dem Gate oder dem Körper des nMOS-Transistors M26 mit dem Versorgungsanschluß Vcc kann ein Drei-Eingang-AND-Gatter durch drei Elemente realisiert werden.
Fig. 30B zeigt ein 4-Eingang-AND-Gatter, das durch zwei pMOS-Transistoren und ein Widerstandselement gebildet ist. Der pMOS-Transistor M27 hat eine Struktur derart, daß die Source mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Drain mit dem Masseanschluß Vss verbunden ist und der Körper mit dem Eingangssignal XB beaufschlagt ist. Der pMOS-Transistor M28 hat eine derartige Struktur, daß die Source mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XC beaufschlagt ist, die Drain mit dem Masseanschluß Vss verbunden ist, der Körper mit dem Eingangssignal XD beaufschlagt ist und das Widerstandselement 15 zwischen dem Versorgungsanschluß Vcc und dem Ausgangsanschluß Y angeschlossen ist.
Ein Fall wird nunmehr erläutert, in welchem beiden pMOS- Transistoren M27 und M28 die Kennlinie haben, die durch einen in Fig. 20 gezeigten Teil (16) angedeutet ist. Wenn alle Eingangssignale XA, XB, XC und XD eine logische 1 sind, sind beide pMOS-Transistoren M27 und M28 abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 entladen, so daß eine logische 1 übertragen wird. Wenn wenigstens eines der Eingangssignale XA, XB, XC und XD eine logische 0 ist, wird der pMOS- Transistor, zu dem die logische 0 gespeist ist, leitend gemacht. Wenn der Ein-Zustand-Widerstand des leitenden pMOS- Transistors kleiner als der Widerstand des Widerstandselementes 15 ist, so wird eine logische 0 zu dem Ausgangsanschluß Y übertragen.
Wie oben beschrieben ist, kann ein 4-Eingang-AND-Gatter durch drei Elemente realisiert werden. Durch Verbinden von irgendeinem aus dem Gate oder dem Körper des pMOS- Transistors M27 oder dem Gate oder dem Körper des pMOS- Transistors M28 mit dem Versorgungsanschluß Vcc kann ein Drei-Eingang-AND-Gatter durch drei Elemente realisiert werden.
Fig. 30C zeigt ein 4-Eingang-AND-Gatter, das durch die nMOS- Transistoren M25 und M26 und die pMOS-Transistoren M27 und M28 gebildet ist. Insbesondere hat der nMOS-Transistor M25 eine derartige Struktur, daß die Drain mit dem Versorgungsanschluß Vcc verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Source mit dem Knoten N verbunden ist und der Körper mit dem Eingangssignal XB beaufschlagt ist. Der nMOS-Transistor M26 hat eine derartige Struktur, daß die Drain mit dem Knoten N verbunden ist, das Gate mit dem Eingangssignal XC beaufschlagt ist, die Source mit dem Ausgangsanschluß Y verbunden ist und der Körper mit dem Eingangssignal XD beaufschlagt ist. Der pMOS- Transistor M27 hat eine derartige Struktur, daß die Source mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Drain mit dem Versorgungsanschluß Vcc verbunden ist und der Körper mit dem Eingangssignal XB beaufschlagt ist. Der pMOS-Transistor M28 hat eine derartige Struktur, daß die Source mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XC beaufschlagt ist, die Drain mit dem Versorgungsanschluß Vcc verbunden ist und der Körper mit dem Eingangssignal XD beaufschlagt ist.
Ein Fall wird nunmehr betrachtet, in welchem beide nMOS- Transistoren M25 und M26 die Kennlinie haben, wie in dem in Fig. 20 dargestellten Teil (17) angedeutet ist, und beide pMOS-Transistoren M27 und M28 die Kennlinie haben, die in dem in Fig. 25 dargestellten Teil (16) angedeutet ist. Wenn alle Eingangssignale XA, XB, XC und XD eine logische 1 sind, werden beide nMOS-Transistoren M25 und M26 leitend gemacht und beide pMOS-Transistoren M27 und M28 werden abgeschaltet. Als ein Ergebnis wird eine logische 1 zu dem Ausgangsanschluß Y übertragen. Wenn wenigstens eines der Eingangssignale XA, XB, XC und XD eine logische 0 ist, wird der nMOS-Transistor, zu dem eine logische 0 gespeist ist, abgeschaltet. Andererseits wird der pMOS-Transistor, zu dem eine logische 0 gespeist ist, leitend gemacht. Als ein Ergebnis wird eine logische 0 zu dem Ausgangsanschluß Y übertragen.
Wie oben beschrieben ist, kann ein 4-Eingang-AND-Gatter durch vier Elemente realisiert werden. Durch Verbinden von einem aus dem Gate oder dem Körper des nMOS-Transistors M25 oder dem Gate oder dem Körper des nMOS-Transistors M26 mit dem Versorgungsanschluß Vcc und durch Verbinden von einem aus dem Gate oder dem Körper des pMOS-Transistors M27 oder dem Gate oder dem Körper des nMOS-Transistors M28 mit dem Versorgungsanschluß Vcc kann ein Drei-Eingang-NAND-Gatter durch drei Elemente realisiert werden.
Zehntes Ausführungsbeispiel
Ein Ausführungsbeispiel eines 4-Eingang-Logikgatters und insbesondere ein Ausführungsbeispiel eines 4-Eingang-ODER- bzw. -OR-Gatters ist in den Fig. 31A bis 31C gezeigt.
Fig. 31A zeigt ein 4-Eingang-OR-Gatter, das durch zwei nMOS- Transistoren und ein Widerstandselement gebildet ist. Der nMOS-Transistor M29 hat eine derartige Struktur, daß die Source mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Drain mit dem Versorgungsanschluß Vcc verbunden ist und der Körper mit dem Eingangssignal XB beaufschlagt ist. Der nMOS-Transistor M30 hat eine derartige Struktur, daß die Source mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XC beaufschlagt ist, die Drain mit dem Versorgungsanschluß Vcc verbunden ist, der Körper mit dem Eingangssignal XD beaufschlagt ist und das Widerstandselement 15 zwischen dem Masseanschluß Vss und dem Ausgangsanschluß Y angeschlossen ist.
Ein Fall wird nunmehr betrachtet, in welchem beide nMOS- Transistoren M29 und M30 die Kennlinie haben, die in dem in Fig. 20 dargestellten Teil (16) angezeigt ist. Wenn alle Eingangssignale XA, XB, XC und XD eine logische 0 sind, werden beide nMOS-Transistoren M29 und M30 abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 entladen, so daß eine logische 0 übertragen wird. Wenn wenigstens eines der Eingangssignale XA, XB, XC und XD eine logische 1 ist, wird der nMOS- Transistor, zu dem die logische 1 gespeist ist, leitend gemacht. Wenn der Ein-Zustand-Widerstand des leitenden nMOS- Transistors kleiner als der Widerstand des Widerstandselementes 15 ist, so wird eine logische 1 zum Ausgangsanschluß Y übertragen.
Wie oben beschrieben ist, kann ein 4-Eingang-OR-Gatter durch drei Elemente realisiert werden. Durch Verbinden von einem aus dem Gate oder dem Körper des nMOS-Transistors M29 oder dem Gate oder dem Körper des nMOS-Transistors M30 mit dem Masseanschluß Vss kann ein Drei-Eingang-OR-Gatter durch drei Elemente realisiert werden.
Fig. 31B zeigt ein 4-Eingang-OR-Gatter, das durch zwei pMOS- Transistoren und ein Widerstandselement gebildet ist. Der pMOS-Transistor M31 hat eine Struktur derart, daß die Source mit dem Ausgangsanschluß Y verbunden sind, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Drain mit dem Knoten N verbunden ist und der Körper mit dem Eingangssignal XB beaufschlagt ist. Der pMOS-Transistor M32 hat eine derartige Struktur, daß die Source mit dem Knoten N verbunden ist, das Gate mit dem Eingangssignal XC beaufschlagt ist, die Drain mit dem Masseanschluß Vss verbunden ist, der Körper mit dem Eingangssignal XD beaufschlagt ist und das Widerstandselement 15 zwischen dem Versorgungsanschluß Vcc und dem Ausgangsanschluß Y angeschlossen ist.
Ein Fall wird nunmehr betrachtet, in welchem beide pMOS- Transistoren M31 und M32 die Kennlinie haben, die in dem in Fig. 20 dargestellten Teil (17) angezeigt ist. Wenn alle Eingangssignale XA, XB, XC und XD eine logische 0 sind, werden beide pMOS-Transistoren M31 und M32 leitend gemacht.
Wenn der Serien-Ein-Zustand-Widerstand der pMOS-Transistoren M31 und M32 kleiner als der Widerstand des Widerstandselementes 15 ist, so wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn wenigstens eines der Eingangssignale XA, XB, XC und XD eine logische 1 ist, wird dem pMOS-Transistor, zu dem eine logische 1 gespeist ist, abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 geladen, so daß eine logische 1 übertragen wird.
Wie oben beschrieben ist, kann ein 4-Eingang-OR-Gatter durch drei Elemente realisiert werden. Durch Verbinden von einem aus dem Gate oder dem Körper des pMOS-Transistors M31 oder dem Gate oder dem Körper des pMOS-Transistors M32 mit dem Masseanschluß Vss kann ein Drei-Eingang-OR-Gatter durch drei Elemente realisiert werden.
Fig. 31C zeigt ein 4-Eingang-OR-Gatter, das durch nMOS- Transistoren M29 und M30 und durch pMOS-Transistoren M31 und M32 gebildet ist. Insbesondere hat der nMOS-Transistor M29 eine derartige Struktur, daß die Source mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Drain mit dem Versorgungsanschluß Vcc verbunden ist und der Körper mit dem Eingangssignal XB beaufschlagt ist. Der nMOS-Transistor M30 hat eine derartige Struktur, daß die Source mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XC beaufschlagt ist, die Drain mit dem Versorgungsanschluß Vcc verbunden ist und der Körper mit dem Eingangssignal XD beaufschlagt ist. Darüber hinaus hat der pMOS-Transistor M31 eine derartige Struktur, daß die Source mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Drain mit dem Knoten N verbunden ist und der Körper mit dem Eingangssignal XB beaufschlagt ist. Der pMOS-Transistor M32 hat eine derartige Struktur, daß die Drain mit dem Knoten N verbunden ist, das Gate mit dem Eingangssignal XC beaufschlagt ist, die Source mit dem Masseanschluß Vss verbunden ist und der Körper mit dem Eingangssignal XD beaufschlagt ist.
Ein Fall wird nunmehr betrachtet, in welchem beide nMOS- Transistoren M29 und M30 die Kennlinie haben, die in dem in Fig. 20 gezeigten Teil (16) angezeigt ist, und beide pMOS- Transistoren M31 und M32 die Kennlinie haben, die in dem in Fig. 20 gezeigten Teil (17) angegeben ist. Wenn alle Eingangssignale XA, XB, XC und XD eine logische 0 sind, werden beide nMOS-Transistoren M29 und M30 abgeschaltet. Andererseits werden beide pMOS-Transistoren M31 und M32 leitend gemacht. Als ein Ergebnis wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn wenigstens eines der Eingangssignale XA, XB, XC und XD eine logische 1 ist, wird der nMOS-Transistor, zu dem eine logische 1 gespeist ist, leitend gemacht. Andererseits wird der pMOS-Transistor, zu dem eine logische 0 gespeist ist, abgeschaltet. Als ein Ergebnis wird eine logische 1 zu dem Ausgangsanschluß Y übertragen.
Wie oben beschrieben ist, kann ein 4-Eingang-OR-Gatter durch vier Elemente realisiert werden. Durch Verbinden von einem aus dem Gate oder dem Körper des nMOS-Transistors M29 oder dem Gate oder dem Körper des nMOS-Transistors M30 mit dem Masseanschluß Vss und durch Verbinden von einem aus dem Gate oder dem Körper des pMOS-Transistors M31 oder dem Gate oder dem Körper des pMOS-Transistors M32 mit dem Masseanschluß Vss kann ein Drei-Eingang-OR-Gatter durch drei Elemente realisiert werden.
Elftes Ausführungsbeispiel
Ein Ausführungsbeispiel eines EXNOR-Gatters ist in den Fig. 32A bis 32F gezeigt.
Fig. 32A zeigt ein Dualschienen-Eingang-EXNOR-Gatter, das durch zwei nMOS-Transistoren und ein Widerstandselement gebildet ist. Der nMOS-Transistor M33 hat eine derartige Struktur, daß die Drain mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Source mit dem Knoten N1 verbunden ist und der Körper mit dem Eingangssignal XB beaufschlagt ist. Der nMOS- Transistor M34 hat eine Struktur derart, daß die Drain mit dem Knoten N1 verbunden ist, das Gate mit einem komplementären Signal /XA des Eingangssignales XA beaufschlagt ist, die Source mit dem Masseanschluß Vss verbunden ist, der Körper mit dem komplementären Signal /XB des Eingangssignals XB beaufschlagt ist und das Widerstandselement 15 zwischen dem Masseanschluß Vss und dem Ausgangsanschluß Y angeschlossen ist.
Der durchzuführende Betrieb, wenn beide nMOS-Transistoren M33 und M34 die Kennlinie haben, die in einem in Fig. 20 gezeigten Teil (16) angezeigt ist, wird nunmehr anhand einer in Fig. 33 dargestellten Wahrheitstabelle beschrieben. Wenn beide Eingangssignale XA und XB eine logische 0 sind, ist der nMOS-Transistor M33 abgeschaltet, und der nMOS- Transistor M34 ist leitend gemacht. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 geladen, so daß eine logische 1 übertragen wird. Wenn das Eingangssignal XA eine logische 0 ist und das Signal XB durch eine logische 1 gegeben ist, so hat die Schwellwertspannung des nMOS-Transistors M33 den Wert VT1, und die Schwellwertspannung des nMOS-Transistors M34 ist durch VT0 gegeben. Da VT1 < Vss vorliegt, obwohl die Gate- Source-Spannung des nMOS-Transistors M33 den Wert Vss hat, wird der nMOS-Transistor M33 leitend gemacht. Da die Gate- Source-Spannung des nMOS-Transistors M34 vorliegt, wird der nMOS-Transistor M34 leitend gemacht. Wenn zu dieser Zeit der Reihen-Ein-Zustand-Widerstand der nMOS-Transistoren M33 und M34 kleiner als der Widerstand des Widerstandselementes 15 ist, so wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA eine logische 1 ist und das Signal XB durch eine logische 0 gegeben ist, so hat die Schwellwertspannung des nMOS-Transistors M33 den Wert VT0, und die Schwellwertspannung des nMOS-Transistors M34 ist durch VT1 gegeben. Da die Gate-Source-Spannung des nMOS- Transistors M33 durch Vcc gegeben ist, wird der nMOS- Transistor M33 leitend gemacht. Da VT1 < Vss vorliegt, obwohl die Gate-Source-Spannung des nMOS-Transistors M34 durch Vss gegeben ist, wird der nMOS-Transistor M34 leitend gemacht. Wenn der Reihen-Ein-Zustand-Widerstand der nMOS- Transistoren M33 und M34 kleiner als der Widerstand des Widerstandselementes 15 ist, wird eine logische 0 zu dem Ausgangsanschluß Y übertragen.
Wenn das Eingangssignal XA durch eine logische 1 gegeben ist und das Signal XB eine logische 0 aufweist, so ist die Schwellwertspannung des nMOS-Transistors M33 durch VT0 gegeben, und die Schwellwertspannung des nMOS-Transistors M34 hat die Größe VT1. Da die Gate-Source-Spannung des nMOS- Transistor M33 durch Vcc gegeben ist, wird der nMOS- Transistor M33 leitend gemacht. Da VT1 < Vss vorliegt, obwohl die Gate-Source-Spannung des nMOS-Transistors M34 den Wert Vss hat, wird der nMOS-Transistor M34 leitend gemacht. Wenn der Reihen-Ein-Zustand-Widerstand der nMOS-Transistoren M33 und M34 kleiner als der Widerstand des Widerstandselementes 15 ist, wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn beide Eingangssignale XA und XB eine logische 1 sind, wird der nMOS-Transistor M33 leitend gemacht und der nMOS-Transistor M34 abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 geladen, so daß eine logische 1 übertragen wird.
Wie oben beschrieben ist, kann ein Dualeingang-EXNOR-Gatter durch drei Elemente realisiert werden. Es sei darauf hingewiesen, daß das Ausführungsbeispiel derart angeordnet werden kann, daß der Eingang des Gates und des Körpers des nMOS-Transistors M33 ausgetauscht werden können. Der Eingang des Gates und des Körpers des nMOS-Transistors M34 können ausgetauscht werden. Durch Verbinden eines Inverters mit dem Ausgangsanschluß Y und indem der Ausgang des Inverters zu einem Summensignal und der Knoten N1 zu einem Übertragsignal gemacht werden, kann ein Halbaddierer realisiert werden.
Fig. 32B zeigt ein 2-Schienen-2-Eingang-EXNOR-Gatter, das durch vier nMOS-Transistoren gebildet ist. Die nMOS- Transistoren M33 und M34 sind in der gleichen Weise verbunden, wie dies in Fig. 32A gezeigt ist, und somit werden sie in ähnlicher Weise zu den in Fig. 32A dargestellten Transistoren betrieben. Die Drain des nMOS- Transistors M35 ist mit dem Versorgungsanschluß Vcc verbunden, das Gate ist mit dem Eingangssignal XA beaufschlagt, die Source ist mit dem Knoten N2 verbunden, und der Körper ist mit dem komplementären Signal XB des Eingangssignales XB beaufschlagt. Der nMOS-Transistor M36 hat eine Struktur derart, daß die Drain mit dem Knoten N2 verbunden ist, das Gate mit dem komplementären Signal /XA des Eingangssignales XA beaufschlagt ist, die Source mit dem Ausgangsanschluß Y verbunden ist und der Körper mit dem Eingangssignal XB beaufschlagt ist.
Der durchzuführende Betrieb, wenn die nMOS-Transistoren M35 und M36 die Kennlinie haben, die in dem in Fig. 20 dargestellten Teil (16) angezeigt ist, wird nunmehr anhand einer in Fig. 33 gegebenen Wahrheitstabelle beschrieben. Wenn beide Eingangssignale XA und XB eine logische 0 sind, wird der nMOS-Transistor M33 abgeschaltet, und die nMOS- Transistoren M34, M35 und M36 werden leitend gemacht. Als ein Ergebnis wird eine logische 1 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA eine logische 0 ist und das Signal XB durch eine logische 1 gegeben ist, werden die nMOS-Transistoren M33, M34 und M35 leitend gemacht, und der nMOS-Transistor M36 wird abgeschaltet. Als ein Ergebnis wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA eine logische 1 ist und das Signal XB durch eine logische 0 gegeben ist, so werden die nMOS-Transistoren M33, M34 und M36 leitend gemacht, und der Transistor M35 wird abgeschaltet. Als ein Ergebnis wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn beide Eingangssignale XA und XB eine logische 1 sind, werden die MOS-Transistoren M33, M35 und M36 leitend gemacht, und der Transistor M34 wird abgeschaltet. Als ein Ergebnis wird eine logische 1 zu dem Ausgangsanschluß Y übertragen.
Wie oben beschrieben ist, kann ein Dualeingang-EXNOR-Gatter durch vier Elemente realisiert werden. Es sei darauf hingewiesen, daß der Eingang für das Gatter und derjenige für den Körper des nMOS-Transistors M35 ausgetauscht werden können. Der Eingang für das Gatter und derjenige für den Körper des nMOS-Transistors M36 können ausgetauscht werden. Das Gate des nMOS-Transistors M35 kann mit dem komplementären Signal /XA beaufschlagt werden, und der Körper desselben kann mit dem Signal XB gespeist sein. Das Gate des nMOS-Transistors M36 kann mit dem Signal XA beaufschlagt sein, und der Körper desselben kann mit dem Signal /XB versorgt sein. Darüber hinaus können die vorstehenden Anordnungen kombiniert werden, um wirkungsvoll die vorliegende Erfindung auszuführen. Wenn ein Inverter mit dem Ausgangsanschluß Y verbunden ist, der Ausgang des Inverters zu dem Summensignal gemacht ist und der Knoten N1 ein Übertragsignal aufweist, so kann ein Halbaddierer realisiert werden.
Fig. 32C zeigt ein 2-Schienen-2-Eingang-EXNOR-Gatter, das durch einen nMOS-Transistor und zwei pMOS-Transistoren gebildet ist. Die nMOS-Transistoren M33 und M34 sind in der gleichen Weise wie die in der Fig. 32 gezeigten Transistoren angeschlossen, und sie werden in ähnlicher Weise betrieben. Die Source des pMOS-Transistors M37 ist mit dem Versorgungsanschluß Vcc verbunden, das Gate desselben ist mit dem Eingangssignal XA beaufschlagt, die Drain desselben ist mit dem Knoten N3 verbunden und der Körper desselben ist mit dem komplementären Signal /XB des Eingangssignales XB versorgt. Der pMOS-Transistor M38 hat eine Struktur derart, daß die Source mit dem Knoten N3 verbunden ist, das Gate mit dem komplementären Signal /XA des Eingangssignales beaufschlagt ist, die Drain mit dem Ausgangsanschluß Y verbunden ist, und der Körper mit dem Eingangssignal XB versorgt ist.
Der Betrieb, der durchzuführen ist, wenn beide pMOS- Transistoren M37 und M38 die Kennlinie haben, die in dem in Fig. 20 dargestellten Teil (16) angezeigt ist, wird nunmehr anhand der in Fig. 33 gegebenen Wahrheitstabelle beschrieben. Wenn beide Eingangssignale XA und XB eine logische 0 sind, wird der nMOS-Transistor M33 abgeschaltet und der nMOS-Transistor M34 sowie die pMOS-Transistoren M37 und M38 werden leitend gemacht. Als ein Ergebnis wird eine logische 1 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA eine logische 0 ist und das Signal XB durch eine logische 1 gegeben ist, so werden die nMOS- Transistoren M33 und M34 sowie der pMOS-Transistor M37 leitend gemacht. Andererseits wird der pMOS-Transistor M38 abgeschaltet. Als ein Ergebnis wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA eine logische 1 ist und das Signal XB durch eine logische 0 gegeben ist, so werden die nMOS-Transistoren M33 und M34 und der pMOS-Transistor M38 leitend gemacht. Andererseits wird der pMOS-Transistor M37 abgeschaltet. Als ein Ergebnis wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn beide Eingangssignale XA und XB eine logische 1 sind, werden der nMOS-Transistor M33 und die pMOS-Transistoren M37 und M38 leitend gemacht. Andererseits wird der nMOS-Transistor M34 abgeschaltet. Als ein Ergebnis wird eine logische 1 zu dem Ausgangsanschluß Y übertragen.
Wie oben beschrieben ist, kann ein Dualeingang-EXNOR-Gatter durch vier Elemente realisiert werden. Dieses Ausführungsbeispiel kann derart angeordnet werden, daß die Eingänge für das Gate und den Körper des pMOS-Transistors M37 ausgetauscht werden können. Die Eingänge für das Gate und den Körper des pMOS-Transistors M38 können ausgetauscht werden. Darüber hinaus kann eine Struktur verwendet werden, bei der /XA zu dem Gate des pMOS-Transistors M37 gespeist ist und das Signal XB an dem Körper desselben liegt, während das Signal XA zu dem Gate des pMOS-Transistors M38 gespeist ist und das Signal /XB dem Körper desselben zugeführt ist. Die Kombination der vorstehenden Anordnungen kann wirksam auf die vorliegende Erfindung angewandt werden. Wenn ein Inverter mit dem Ausgangsanschluß Y verbunden ist, der Ausgang des Inverters zu dem Summensignal gemacht ist und der Knoten N1 ein Übertragsignal aufweist, kann ein Halbaddierer realisiert werden.
Fig. 32D zeigt ein 2-Schienen-2-Eingang-EXNOR-Gatter, das durch nMOS-Transistoren und ein Widerstandselement gebildet ist. Der nMOS-Transistor M39 hat eine Struktur derart, daß die Drain mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Source mit dem Masseanschluß Vss verbunden ist und der Körper mit dem komplementären Signal /XB des Eingangssignales XB versorgt ist. Der nMOS-Transistor M40 hat eine Struktur derart, daß die Drain mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XB beaufschlagt ist, die Source mit dem Masseanschluß Vss verbunden ist, der Körper mit dem komplementären Signal /XB des Eingangssignales XB versorgt ist und das Widerstandselement 15 zwischen dem Versorgungsanschluß Vcc und dem Ausgangsanschluß Y liegt.
Ein Fall wird nunmehr betrachtet, wenn beide nMOS-Tran­ sistoren M39 und M40 die Kennlinie haben, die in dem in Fig. 20 dargestellten Teil (17) angezeigt ist. Wenn beide Eingangssignale XA und XB eine logische 0 sind, werden beide nMOS-Transistoren M39 und M40 abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 geladen, so daß eine logische 1 übertragen wird. Wenn das Eingangssignal XA eine logische 0 ist und das Signal XB durch eine logische 1 gegeben ist, wird der nMOS-Transistor M39 abgeschaltet und der Transistor M40 wird leitend gemacht. Wenn der Ein-Zustand-Widerstand des nMOS- Transistors M40 kleiner als der Widerstand des Widerstandselementes 15 ist, wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA eine logische 1 ist und das Signal XB durch eine logische 0 gegeben ist, wird der nMOS-Transistor M39 leitend gemacht, und der Transistor M40 wird abgeschaltet. Wenn der Ein- Zustand-Widerstand des nMOS-Transistors M39 kleiner als der Widerstand des Widerstandselementes 15 ist, wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn beide Eingangssignale XA und XB eine logische 1 sind, haben die Schwellwertspannungen der nMOS-Transistoren M39 und M40 den Wert VT0, und die Gate-Source-Spannung von jedem der nMOS- Transistoren M39 und M40 ist durch Vcc gegeben. Da VT0 < Vcc vorliegt, sind beide nMOS-Transistoren M39 und M40 abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 geladen, so daß eine logische 1 übertragen wird.
Wie oben beschrieben ist, kann ein Dualeingang-EXNOR-Gatter durch drei Elemente realisiert werden. Es sei darauf hingewiesen, daß dieses Ausführungsbeispiel derart angeordnet werden kann, daß die Eingänge für das Gate und den Körper des nMOS-Transistors M39 ausgetauscht werden können, und diejenigen für das Gate und den Körper des nMOS- Transistors M40 ausgetauscht werden können. Die vorliegende Erfindung kann wirksam auf deren Kombination angewandt werden.
Fig. 32E zeigt ein 2-Schienen-2-Eingang-EXNOR-Gatter, das durch vier nMOS-Transistoren gebildet ist. Die nMOS- Transistoren M39 und M40 sind in ähnlicher Weise verbunden wie die in Fig. 32D gezeigten Transistoren, und sie werden somit in ähnlicher Weise zu diesen betrieben. Der nMOS- Transistor M41 hat eine Struktur derart, daß die Drain mit dem Versorgungsanschluß Vcc verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Source zu dem Ausgangsanschluß Y betrieben ist und der Körper mit dem Eingangssignal XB versorgt wird. Der nMOS-Transistor M42 hat eine Struktur derart, daß die Drain mit dem Versorgungsanschluß Vcc verbunden ist, das Gate mit dem komplementären Signal /XA des Eingangssignales XA beaufschlagt ist, die Source mit dem Ausgangsanschluß Y verbunden ist und der Körper mit dem komplementären Signal /XB des Eingangssignales XB versorgt ist.
Ein Fall wird nunmehr betrachtet, bei dem beide nMOS- Transistoren M41 und M42 die Kennlinie haben, die in dem in Fig. 20 dargestellten Teil (17) angezeigt ist. Wenn beide Eingangssignale XA und XB eine logische 0 sind, werden die nMOS-Transistoren M39, M40 und M41 abgeschaltet, und der Transistor M42 wird leitend gemacht. Als ein Ergebnis wird eine logische 1 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA eine logische 0 ist und das Signal XB durch eine logische 1 gegeben ist, so werden die nMOS- Transistoren M39, M41 und M42 abgeschaltet, und der Transistor M40 wird leitend gemacht. Als ein Ergebnis wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA eine logische 1 ist und das Signal XB durch eine logische 0 gegeben ist, so werden die nMOS- Transistoren M40, M41 und M42 abgeschaltet, und der Transistor M39 wird leitend gemacht. Als ein Ergebnis wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn beide Eingangssignale XA und XB eine logische 1 sind, werden die nMOS-Transistoren M39, M40 und M42 abgeschaltet, und der Transistor M41 wird leitend gemacht. Als ein Ergebnis wird eine logische 1 zu dem Ausgangsanschluß Y übertragen.
Wie oben beschrieben ist, kann ein Dualeingang-EXNOR-Gatter durch vier Elemente realisiert werden. Es sei darauf hingewiesen, daß dieses Ausführungsbeispiel derart angeordnet werden kann, daß die Eingänge für das Gate und den Körper des nMOS-Transistors M41 ausgetauscht werden können, und diejenigen des Gates und des Körpers des nMOS- Transistors M42 ausgetauscht werden können. Die vorliegende Erfindung kann wirksam auf deren Kombinationen angewandt werden.
Fig. 32F zeigt ein 2-Schienen-2-Eingang-EXNOR-Gatter, das durch zwei nMOS-Transistoren und zwei pMOS-Transistoren gebildet ist. Die nMOS-Transistoren M39 und M40 sind in ähnlicher Weise wie die in Fig. 32D gezeigten Transistoren verbunden und sie werden in ähnlicher Weise betrieben. Der pMOS-Transistor M43 hat eine Struktur derart, daß die Source mit dem Versorgungsanschluß Vcc verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Drain mit dem Ausgangsanschluß Y verbunden ist und der Körper mit dem Eingangssignal XB versorgt wird. Der pMOS-Transistor M44 hat eine Struktur derart, daß die Source mit dem Versorgungsanschluß Vcc verbunden ist, das Gate mit dem komplementären Signal /XA des Eingangssignales XA beaufschlagt ist, die Drain mit dem Ausgangsanschluß Y verbunden ist und der Körper mit dem komplementären Signal /XB des Eingangssignales XB versorgt wird.
Ein Fall wird nunmehr betrachtet, in welchem beide pMOS- Transistoren M43 und M44 die Kennlinie haben, die in dem in Fig. 20 gezeigten Teil (17) angedeutet ist. Wenn beide Eingangssignale XA und XB eine logische 0 sind, werden die nMOS-Transistoren M39 und M40 sowie der pMOS-Transistor M44 abgeschaltet. Der pMOS-Transistor M43 wird leitend gemacht. Als ein Ergebnis wird eine logische 1 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA eine logische 0 ist und das Signal XB durch eine logische 1 gegeben ist, so werden der nMOS-Transistor M39 und die pMOS- Transistoren M43 und M44 abgeschaltet, und der nMOS- Transistor M40 wird leitend gemacht. Als ein Ergebnis wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA eine logische 1 ist und das Signal XB eine logische 0 gegeben ist, so werden der nMOS-Transistor M40 und die pMOS-Transistoren M43 und M44 abgeschaltet, und der nMOS-Transistor M39 wird leitend gemacht. Als ein Ergebnis wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn beide Eingangssignale XA und XB eine logische 1 sind, werden die nMOS-Transistoren M39 und M40 und der pMOS-Transistor M43 abgeschaltet, und der pMOS- Transistor M44 wird leitend gemacht. Als ein Ergebnis wird eine logische 1 zu dem Ausgangsanschluß Y übertragen.
Wie oben beschrieben ist, kann ein Dualeingang-EXNOR-Gatter durch vier Elemente realisiert werden. Es sei darauf hingewiesen, daß dieses Ausführungsbeispiel derart angeordnet werden kann, daß die Eingänge für das Gate und den Körper des pMOS-Transistors M43 ausgetauscht sind, oder diejenigen für das Gate und den Körper des pMOS-Transistors M44 ausgetauscht sind. Die vorliegende Erfindung kann wirksam auf deren Kombination angewandt werden.
Zwölftes Ausführungsbeispiel
Ein Ausführungsbeispiel eines EXOR-Gatters ist in den Fig. 34A bis 34D gezeigt.
Fig. 34A zeigt ein 2-Schienen-2-Eingang-EXOR-Gatter, das durch zwei nMOS-Transistoren und ein Widerstandselement gebildet ist. Ein nMOS-Transistor M45 hat eine Struktur derart, daß die Drain mit dem Versorgungsanschluß Vcc verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Source mit dem Knoten N verbunden ist und der Körper mit dem Eingangssignal XB versorgt ist. Der nMOS-Transistor M46 hat eine Struktur derart, daß die Drain mit dem Knoten N verbunden ist, das Gate mit dem komplementären Signal /XA des Eingangssignales XA beaufschlagt ist, die Source mit dem Ausgangsanschluß Y verbunden ist, der Körper mit dem komplementären Signal /XB des Eingangssignales XB versorgt ist und das Widerstandselement 15 zwischen dem Masseanschluß Vss und dem Ausgangsanschluß Y liegt.
Der Betrieb, der durchzuführen ist, wenn beide nMOS- Transistoren M45 und M46 die Kennlinie haben, die durch den in Fig. 20 dargestellten Teil (16) angedeutet ist, wird nunmehr anhand der in Fig. 5B gegebenen Wahrheitstabelle beschrieben. Wenn beide Eingangssignale XA und XB eine logische 0 sind, wird der nMOS-Transistor M45 abgeschaltet, und der Transistor M46 wird leitend gemacht. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 entladen, so daß eine logische 0 übertragen wird. Wenn das Eingangssignal XA eine logische 0 ist und das Signal XB durch eine logische 1 gegeben ist, so hat die Schwellwertspannung des nMOS-Transistors M45 den Wert VT1, und diejenige des nMOS-Transistors M46 ist durch VT0 gegeben. Da VT1 < Vss vorliegt, obwohl 99999 00070 552 001000280000000200012000285919988800040 0002019622646 00004 99880 die Gate-Source- Spannung des nMOS-Transistors M45 durch Vss gegeben ist, wird der nMOS-Transistor M45 leitend gemacht. Da die Gate- Source-Spannung des nMOS-Transistors M46 durch Vcc gegeben ist, wird der nMOS-Transistor M46 leitend gemacht. Wenn der Serien-Ein-Zustand-Widerstand der nMOS-Transistoren M45 und M46 kleiner als der Widerstand des Widerstandselementes 15 zu dieser Zeit ist, wird eine logische 1 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA eine logische 1 ist und das Signal XB durch eine logische 0 gegeben ist, so hat die Schwellwertspannung des nMOS- Transistors M45 den Wert VT0, und diejenige des nMOS- Transistors M46 ist durch VT1 gegeben. Da die Gate-Source- Spannung des MOS-Transistors M45 durch Vcc gegeben ist, wird der nMOS-Transistor M33 leitend gemacht. Da VT1 < Vss vorliegt, obwohl die Gate-Source-Spannung des nMOS- Transistors M46 durch Vss gegeben ist, wird der nMOS- Transistor M46 leitend gemacht. Wenn der Serien-Ein-Zustand- Widerstand der nMOS-Transistoren M45 und M46 kleiner als der Widerstand des Widerstandselementes 15 ist, wird eine logische 1 zu dem Ausgangsanschluß Y übertragen. Wenn beide Eingangssignale XA und XB eine logische 1 sind, wird der nMOS-Transistor M45 leitend gemacht, und der Transistor M46 wird abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 entladen, so daß eine logische 0 übertragen wird.
Wie oben beschrieben ist, kann ein Dualeingang-EXOR-Gatter durch drei Elemente realisiert werden. Es sei darauf hingewiesen, daß dieses Ausführungsbeispiel derart angeordnet werden kann, daß die Eingänge für das Gate und den Körper des nMOS-Transistors M45 ausgetauscht sind, oder diejenigen für das Gate und den Körper des nMOS-Transistors M46 ausgetauscht sind. Indem der Ausgangsanschluß Y zu dem Summensignal gemacht wird und an dem Knoten N ein Übertragsignal liegt, kann ein Halbaddierer realisiert werden.
Fig. 34D zeigt ein 2-Schienen-2-Eingang-EXOR-Gatter, das durch zwei nMOS-Transistoren und ein Widerstandselement gebildet ist. Der nMOS-Transistor M47 hat eine Struktur derart, daß die Source mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XA beaufschlagt ist, die Drain mit dem Versorgungsanschluß Vcc verbunden ist und der Körper mit dem komplementären Signal /XB des Eingangssignales XB versorgt ist. Der nMOS-Transistor M48 hat eine Struktur derart, daß die Source mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem komplementären Signal /XA des Eingangssignales XA beaufschlagt ist, die Drain mit dem Versorgungsanschluß Vcc verbunden ist, der Körper mit dem Eingangssignal XB versorgt ist und das Widerstandselement 15 zwischen dem Masseanschluß Vss und dem Ausgangsanschluß Y liegt.
Ein Fall wird nunmehr betrachtet, wenn beide nMOS- Transistoren M47 und M48 die Kennlinie haben, die in dem in Fig. 20 dargestellten Teil (17) angezeigt ist. Wenn beide Eingangssignale XA und XB eine logische 0 sind, hat die Schwellwertspannung des nMOS-Transistors M47 den Wert VT1, und diejenige des nMOS-Transistors M48 ist durch VT0 gegeben. Da die Gate-Source-Spannung den Wert Vss hat, wird der nMOS-Transistor M47 abgeschaltet. Da VT0 < Vcc vorliegt, obwohl die Gate-Source-Spannung des nMOS-Transistors M48 durch Vcc gegeben ist, wird der nMOS-Transistor M48 abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 entladen, so daß eine logische 0 übertragen wird. Wenn das Eingangssignal XA eine logische 0 ist und das Signal XB durch eine logische 1 gegeben ist, so wird der nMOS-Transistor M47 abgeschaltet, und der Transistor M48 wird leitend gemacht. Wenn der Ein- Zustand-Widerstand des nMOS-Transistors M48 kleiner als der Widerstand des Widerstandselementes 15 ist, wird eine logische 1 zu dem Ausgangsanschluß Y übertragen.
Wenn das Eingangssignal XA eine logische 1 ist und das Signal XB durch eine logische 0 gegeben ist, so wird der nMOS-Transistor M47 leitend gemacht, und der Transistor M48 wird abgeschaltet. Wenn der Ein-Zustand-Widerstand des nMOS- Transistors M48 kleiner als der Widerstand des Widerstandselementes 15 ist, wird eine logische 1 zu dem Ausgangsanschluß Y übertragen. Wenn beide Eingangssignale XA und XB eine logische 1 sind, hat die Schwellwertspannung des MOS-Transistors M47 den Wert VT0, und diejenige des MOS- Transistors M48 ist durch VT1 gegeben. Da VT0 < Vcc vorliegt, obwohl die Gate-Source-Spannung durch Vcc gegeben ist, wird der nMOS-Transistor M47 abgeschaltet. Da die Gate-Source- Spannung den Wert Vss hat, wird der nMOS-Transistor M48 abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 entladen, so daß eine logische 0 übertragen wird.
Wie oben beschrieben ist, kann ein Dualeingang-EXOR-Gatter durch drei Elemente realisiert werden. Es sei darauf hingewiesen, daß dieses Ausführungsbeispiel derart angeordnet werden kann, daß die Eingänge für das Gate und den Körper des nMOS-Transistors ausgetauscht sind, und diejenigen für das Gate und den Körper des nMOS-Transistors M48 ausgetauscht sind. Die vorliegende Erfindung kann wirksam auf deren Kombination angewandt werden.
Fig. 34C zeigt ein Dualeingang-EXOR-Gatter, das durch ein NOR-Gatter, zwei nMOS-Transistoren und ein Widerstandselement gebildet ist. Das NOR-Gatter 18 ist mit zwei Eingangssignalen XA und XB versorgt und weist einen Ausgangsanschluß N4 auf. Das NOR-Gatter 18 kann das in Fig. 2A gezeigte herkömmliche NOR-Gatter oder das NOR-Gatter gemäß der vorliegenden Erfindung, wie dieses in den Fig. 18, 22 und 23 dargestellt ist, sein. Der nMOS-Transistor M49 hat eine Struktur derart, daß die Drain mit dem Ausgangsanschluß Y verbunden ist, das Gate an den Knoten N4 angeschlossen ist, die Source mit dem Knoten N5 verbunden ist und der Körper mit dem Eingangssignal XA beaufschlagt ist. Der nMOS- Transistor M50 hat eine Struktur derart, daß die Drain mit dem Knoten N5 verbunden ist, das Gate an den Knoten N4 angeschlossen ist, die Source mit dem Masseanschluß Vss verbunden ist, der Körper mit dem Eingangssignal XB beaufschlagt ist und das Widerstandselement 15 zwischen dem Versorgungsanschluß Vcc und dem Ausgangsanschluß Y liegt.
Der durchzuführende Betrieb, wenn beide nMOS-Transistoren M49 und M50 die Kennlinie haben, die in dem in Fig. 20 dargestellten Teil (16) angezeigt ist, wird nunmehr anhand der in Fig. 5B gegebenen Wahrheitstabelle erläutert. Wenn beide Eingangssignale XA und XB eine logische 0 sind, weist der Knoten N4 eine logische 1 auf, so daß die nMOS- Transistoren M49 und M50 leitend gemacht sind. Wenn der Serien-Ein-Zustand-Widerstand der nMOS-Transistoren M49 und M50 kleiner als der Widerstand des Widerstandselementes 15 ist, wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA eine logische 0 ist und das Signal XB durch eine logische 1 gegeben ist, so nimmt der Knoten N4 eine logische 0 an, die Schwellwertspannung des nMOS-Transistors M49 ist dann durch VT0 gegeben, und diejenige des nMOS-Transistors M50 hat den Wert VT1. Da VT1 < Vss vorliegt, obwohl die Gatespannung des nMOS-Transistors M50 durch Vss gegeben ist, wird der nMOS- Transistor M50 leitend gemacht. Der nMOS-Transistor M49 wird abgeschaltet, da die Gatespannung den Wert Vss hat. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 geladen, so daß eine logische 1 übertragen wird.
Wenn das Eingangssignal XA eine logische 1 ist und das Signal XB durch eine logische 0 gegeben ist, so nimmt der Knoten N4 eine logische 0 an, die Schwellwertspannung des nMOS-Transistors M49 ist durch VT1 gegeben, und diejenige des nMOS-Transistors M50 hat den Wert VT0. Der nMOS- Transistor M50 wird abgeschaltet, da seine Gatespannung den Wert Vss hat. Da VT1 < Vss vorliegt, obwohl die Gatespannung den Wert Vss hat, wird der nMOS-Transistor M49 leitend gemacht. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 geladen, so daß eine logische 1 übertragen wird. Wenn beide Eingangssignale XA und XB durch eine logische 1 gegeben sind, hat der Knoten N4 eine logische 0, und die Schwellwertspannung der nMOS-Transisto­ ren M49 und M50 sind durch VT1 gegeben. Da VT1 < Vss vorliegt, obwohl die Gatespannung den Wert Vss hat, werden die nMOS-Transistoren M49 und M50 leitend gemacht. Wenn der Serien-Ein-Zustand-Widerstand der nMOS-Transistoren M49 und M50 kleiner als der Widerstand des Widerstandselementes 15 ist, wird eine logische 0 zu dem Ausgangsanschluß Y übertragen.
Wenn daher ein Gatter aus zwei Elementen als das NOR-Gatter verwendet wird, kann ein Dualeingang-EXOR-Gatter durch fünf Vorrichtungen realisiert werden. Indem der Ausgangsanschluß Y zu einem Summensignal gemacht und an den Knoten N ein Übertragsignal gelegt wird, kann ein Halbaddierer realisiert werden.
Fig. 34D zeigt ein Dualeingang-EXOR-Gatter, das durch ein NOR-Gatter 18, zwei nMOS-Transistoren und ein Widerstandselement gebildet ist. Der nMOS-Transistor M49 hat eine Struktur derart, daß die Drain mit dem Ausgangsanschluß Y verbunden ist, das Gate mit dem Eingangssignal XA versorgt ist, die Source mit dem Knoten N5 verbunden ist und der Körper an den Knoten N4 angeschlossen ist. Der nMOS- Transistor 50 hat eine Struktur derart, daß die Drain mit dem Knoten N5 verbunden ist, das Gate mit dem Eingangssignal XB beaufschlagt ist, die Source mit dem Masseanschluß Vss verbunden ist, der Körper an den Knoten N4 angeschlossen ist und das Widerstandselement 15 zwischen dem Versorgungsanschluß Vcc und dem Ausgangsanschluß Y liegt.
Der Betrieb, der in dem Fall durchzuführen ist, in welchem beide nMOS-Transistoren M49 und M50 die Kennlinie haben, die durch den in Fig. 20 gezeigten Teil (16) angezeigt ist, wird nunmehr anhand einer in Fig. 5 dargestellten Wahrheitstabelle beschrieben. Wenn beide Eingangssignale XA und XB eine logische 0 sind, nimmt der Knoten N4 eine logische 1 an, so daß beide MOS-Transistoren M49 und M50 leitend gemacht sind. Wenn der Serien-Ein-Zustand-Widerstand der nMOS-Transistoren M49 und M50 kleiner als der Widerstand des Widerstandselementes 15 ist, wird eine logische 0 zu dem Ausgangsanschluß Y übertragen. Wenn das Eingangssignal XA eine logische 0 ist und das Signal XB durch eine logische 1 gegeben ist, nimmt der Knoten N4 eine logische 0 an, die Schwellwertspannung des nMOS-Transistors M49 ist durch VT0 gegeben, und diejenige des nMOS-Transistors M50 hat den Wert VT1. Da VT1 < Vss vorliegt, obwohl die Gatespannung des nMOS- Transistors M50 durch Vss gegeben ist, wird der nMOS- Transistor M50 leitend gemacht. Da die Gatespannung des nMOS-Transistors M49 durch Vss gegeben ist, wird der nMOS- Transistor M49 abgeschaltet. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 geladen, so daß eine logische 1 übertragen wird.
Wenn das Eingangssignal XA eine logische 1 ist und das Signal XB durch eine logische 0 gegeben ist, so nimmt der Knoten N4 eine logische 0 an, die Schwellwertspannung des nMOS-Transistors M49 ist durch VT1 gegeben, und diejenige des nMOS-Transistors M50 hat den Wert VT0. Der nMOS- Transistor M50 wird abgeschaltet, da seine Gatespannung durch Vss gegeben ist. Da VT1 < Vss vorliegt, obwohl die Gatespannung des MOS-Transistors M49 durch Vss gegeben ist, wird der MOS-Transistor M49 leitend gemacht. Als ein Ergebnis wird der Ausgangsanschluß Y durch das Widerstandselement 15 geladen, so daß eine logische 1 übertragen wird. Wenn beide Eingangssignale XA und XB durch eine logische 1 gegeben sind, hat der Knoten N4 den Wert einer logischen 0, und die Schwellwertspannungen der nMOS- Transistoren M49 und M50 sind durch VT1 gegeben. Da VT1 < Vss vorliegt, obwohl die Gatespannung den Wert Vss hat, werden die nMOS-Transistoren M49 und M50 leitend gemacht. Wenn der Serien-Ein-Zustand-Widerstand der nMOS-Transistoren M49 und M50 kleiner als der Widerstand des Widerstandselementes 15 ist, wird eine logische 0 zu dem Ausgangsanschluß Y übertragen.
Wenn daher ein Gatter, das aus zwei Elementen besteht, als das NOR-Gatter verwendet wird, kann ein Dualeingang-EXOR- Gatter durch fünf Vorrichtungen realisiert werden. Indem an den Ausgangsanschluß Y ein Summensignal gelegt und der Knoten N für ein Übertragsignal herangezogen wird, kann ein Halbaddierer realisiert werden.
Obwohl das Dualeingang-NAND-Gatter, das 4-Eingang-NAND- Gatter, das Dualeingang-AND-Gatter, das 4-Eingang-AND- Gatter, das Dualeingang-NOR-Gatter, das 4-Eingang-NOR- Gatter, das Dualeingang-OR-Gatter und das 4-Eingang-OR- Gatter in den vorangehenden Ausführungsbeispielen beschrieben wurden, kann die voranstehende Struktur auf einen n-Eingang (n ist eine natürliche Zahl nicht kleiner als fünf) ausgedehnt werden. Obwohl das Ausführungsbeispiel des Dualeingang-EXOR-Gatters und des Dualeingang-EXOR- Gatters erläutert wurde, kann die vorangehende Struktur auf einen m-Eingang (m ist eine natürliche Zahl nicht kleiner als drei) angewandt werden. Darüber hinaus kann die vorliegende Erfindung auf eine Paß- oder Durchlauf- Gatterlogik angewandt werden. Durch Kombinieren der vorangehenden Strukturen kann eine Vielzahl von Logikschaltungen gebildet werden. Durch Kombinieren der Kennlinien, die in den in Fig. 20 gezeigten Teilen (16) und (17) angegeben sind, mit den mehreren MOS-Transistoren, die eine Logikschaltung bilden, kann eine Vielzahl von Logikschaltungen erzeugt werden.
Fig. 35 ist ein Diagramm, das eine Pufferschaltung gemäß einem dreizehnten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Ein pMOS-Transistor Mp1 und ein nMOS- Transistor Mn1 bilden einen ersten Inverter I1. In ähnlicher Weise bilden ein Transistor Mp2 und ein Transistor Mn2 einen zweiten Inverter I2, und ein Transistor Mp3 und ein Transistor Mn3 bilden einen dritten Inverter.
Jede der Sources der Transistoren Mp1 bis Mp3 ist mit einem Versorgungsanschluß (Vcc) verbunden, und jede der Sources der Transistoren Mn1 bis Mn3 ist mit einem Masseanschluß (Vss) verbunden. Gates der Transistoren Mp1 bis Mn1 sind gemeinsam an Eingangsanschlüsse angeschlossen und Drains derselben sind gemeinsam mit einem Knoten N1 verbunden. Gates der Transistoren Mp2 und Mn2 sind gemeinsam mit dem Knoten N1 verbunden, und Drains derselben sind gemeinsam an den Knoten N2 angeschlossen. Gates der Transistoren Mp3 und Mn3 sind gemeinsam an den Knoten N2 angeschlossen, und Drains derselben sind gemeinsam mit einem Ausgangsanschluß verbunden. Es sei darauf hingewiesen, daß das Symbol CL eine Lastkapazität bedeutet.
Obwohl die vorstehende Grundstruktur die gleiche ist wie diejenige des in Fig. 6 dargestellten herkömmlichen Beispiels, hat dieses Ausführungsbeispiel eine Struktur derart, daß das Potential des zum Block jedes MOS-Tran­ sistors des Inverters I3 zu speisenden Potentials verändert ist. Insbesondere ist jeder MOS-Transistor, der die Pufferschaltung bildet, auf einem SOI-Substrat erzeugt, indem die bekannte SOI-Technik angewandt wird. Daher sind die Blockbereiche des Transistors voneinander getrennt. Ein Eingangsanschluß des Inverters I1 ist mit einem n-Typ- Bereich, der der Block des Transistors Mp3 ist, und einem p- Typ-Bereich, der der Block des Transistors Mn3 ist, verbunden.
Ein n-Typ-Bereich, der der Block des Transistors Mp1 und des Transistors Mp2 ist, ist mit der Versorgungsspannung Vcc in ähnlicher Weise zu der herkömmlichen Struktur beaufschlagt. Der p-Typ-Bereich, der der Block des Transistors Mn1 und des Transistors Mn2 ist, ist mit der Gatespannung Vss oder einer negativen Spannung in ähnlicher Weise zur herkömmlichen Struktur beaufschlagt.
Der Betrieb der vorstehenden Schaltung wird nunmehr anhand der in den Fig. 36A bis 36C dargestellten Betriebswellenformen erläutert. Da Mn1, Mn2, Mp1, Mp2, Vn1 und Vn2 grundsätzlich die gleichen sind wie die in Fig. 7A und 7B gezeigten Bauteile, wird von einer näheren Beschreibung hier abgesehen.
Es wird eine Annahme durchgeführt, daß die Versorgungsspannung 0,5 V beträgt und die Gatespannung eine Größe von 0 V hat. Da die Eingangsspannung Vin von t0 bis t1 durch 0,5 V gegeben ist, wird der Pegel der Spannung Vout abgesenkt. Da eine Vorwärtsdurchlaßspannung zwischen dem Block und der Source des Transistors Mn3 zu dieser Zeit wirkt, wird die Schwellwertspannung des Transistors Mn3 vermindert. Es wird angenommen, daß die Schwellwertspannung VtnL beispielsweise den Wert 0,1 V hat. Die Spannung zwischen dem Block und der Source des Transistors Mp3 beträgt dann 0 V. Es wird angenommen, daß der Absolutwert VtpH des Transistors Mp3 zu dieser Zeit beispielsweise 0,5 V beträgt. Im vorangehenden Fall wird der Transistor Mn3 leitend gemacht, und der Transistor Mp3 wird vollständig abgeschaltet. Daher fließt ein Strom Iss3 praktisch nicht, und die Ausgangsspannung Vout wird zu 0 V gemacht.
Ein Leckstrom (Unterschwellwertstrom), der in den Inverter I1 fließt, wird durch Isb1 angegeben, wobei Iss1 = Isb1 gilt. Da der Unterschwellwertstrom proportional zu der Gatebreite ist, gilt Iss2 = 3 × Isb1. In der herkömmlichen Struktur ist der Leckstrom, der in den Inverter I3 fließt und der durch Iss3 = 9 × Isb1 ausgedrückt wird, zu groß, um den Leistungsverbrauch zu vermindern. Die Verwendung der Struktur gemäß diesem Ausführungsbeispiel, bei dem der Transistor Mp3 vollständig abgeschaltet ist, läßt den Strom Iss3 im wesentlichen zu Null werden. Daher kann der Bereitschaftsstrom Isb, der zu dieser Zeit fließt, auf 4/13 dem Stromes vermindert werden, der in der herkömmlichen Struktur fließt.
Wenn das Absenken der Spannung Vin in einer Zeitdauer von t1 bis t2 begonnen wurde, tritt eine Vorwärtsdurchlaßspannung zwischen dem Block und der Quelle des Transistors Mp3 auf, wobei der Absolutwert der Schwellwertspannung vermindert wird. Es wird angenommen, daß der Absolutwert VtpL der Schwellwertspannung zu dieser Zeit beispielsweise 0,1 V beträgt. Da sich die Spannung zwischen dem Block und der Source des Transistors Mn3 dem Wert 0 V nähert, steigt die Schwellwertspannung an. Es wird angenommen, daß die Schwellwertspannung VtnH zu dieser Zeit beispielsweise 0,5 V beträgt. In dem vorangehenden Fall tritt ein Übergang des Transistors Mn3 zu dem nichtleitenden Zustand auf. Wenn die Spannung Vn2 auf 0,4 V oder niedriger eingestellt wurde, wird der Transistor Mp3 leitend gemacht. Daher wird ein Übergang der Spannung Vout zu einem hohen Pegel durchgeführt.
In der Zeitdauer von t2 bis zu t3 ist die Spannung Vin in einem Bereitschaftsmodus, in welchem die Spannung Vin einen konstanten Wert von 0 V hat. Der Pegel der Spannung Vn2 wird abgesenkt. Zu dieser Zeit ist der Absolutwert der Schwellwertspannung des Transistors Mp3 durch 0,1 V gegeben, und derjenige des Transistors Mn3 beträgt 0,5 V. In dem vorangehenden Fall kann der Transistor Mp3 leitend gemacht werden, und der Transistor Mn3 wird vollständig abgeschaltet. Daher ist auch der Bereitschaftsstrom Isb, der zu dieser Zeit fließt, lediglich die Summe der Ströme Iss1 und Iss2. Somit kann der Bereitschaftsstrom auf 4/13 des Bereitschaftsstromes reduziert werden, der in der herkömmlichen Struktur fließt.
Wenn der Übergang der Spannung Vin von 0 V auf 0,5 V in der Zeitdauer von t3 zu t4 durchgeführt wird, nimmt die Spannung zwischen dem Block und der Quelle des Transistors Mp3 den Wert 0 V an, und der Absolutwert der Schwellwertspannung wird von 0,1 V auf 0,5 V angehoben. Da eine Vorwärtsdurchlaßspannung zwischen dem Block und der Source des Transistors Mn3 wirkt, wird die Schwellwertspannung von 0,5 V auf 0,1 V abgesenkt. Wenn daher der Übergang der Spannung Vn2 von 0 V auf 0,5 V stattfindet, wird der Transistor Mp3 nichtleitend gemacht. Wenn die Spannung Vn2 auf einen höheren Wert als 0,1 V angehoben wird, wird der Transistor Mn3 leitend gemacht. Somit nimmt die Spannung Vout den Wert 0 V an.
Wie oben beschrieben ist, hat dieses Ausführungsbeispiel eine derartige Struktur, daß die Blockspannung der Transistoren Mn3 und Mp3, die den dritten Inverter bilden, gesteuert ist, um das Stromansteuerverhalten in einen exzellenten Zustand bringen zu können, in dem zuvor die Schwellwertspannung abgesenkt wird. Somit kann der dritte Inverter mit hoher Geschwindigkeit betrieben werden. Da die Schwellwertspannung angehoben werden kann, wenn ein Abschalten durchgeführt wird, kann der Unterschwellwertstrom der Transistoren Mn3 und Mp3 im wesentlichen zu Null gemacht werden. Somit kann der Unterschwellwertstrom auf 4/13 von demjenigen reduziert werden, der in der herkömmlichen Struktur fließt.
Fig. 37 zeigt eine Pufferschaltung gemäß einem vierzehnten Ausführungsbeispiel der vorliegenden Erfindung. Die gemeinsamen Elemente zu denjenigen, die in Fig. 35 gezeigt sind, sind mit den gleichen Bezugszeichen versehen, und die gemeinsamen Elemente sind von einer Beschreibung in Einzelheiten ausgenommen.
Dieses Ausführungsbeispiel unterscheidet sich von dem dreizehnten Ausführungsbeispiel dadurch, daß die Blöcke der MOS-Transistoren der Inverter I1 und I2 mit jeweiligen negativen Eingängen verbunden sind. Das heißt, die Blöcke der MOS-Transistoren Mp1 und Mn1 des Inverters I1 sind mit dem Eingangsanschluß verbunden, während die Blöcke der MOS- Transistoren Mp2 und Mn2 des Inverters I2 mit dem Knoten N1 verbunden sind.
Als ein Ergebnis der vorangehenden Struktur werden, wie in den Zeitsteuerdiagrammen in den Fig. 38A bis 38C gezeigt ist, die Schwellwertspannungen der Transistoren Mn1, Mn2, Mp1 und Mp2 gemäß der Eingangsspannung verändert. Da auch die Spannungen Vn1 und Vn2 einen Totalamplitudenbetrieb durchführen, werden die Gate-Source-Spannungen der Transistoren Mn2, Mn3, Mp2 und Mp3 vergrößert. Somit kann die Gesamtverzögerungszeit tp der Inverter I2 und I3 im Vergleich mit der herkömmlichen Struktur reduziert werden. Da die Ströme Iss1 und Iss2 in der Bereitschaftsbetriebsart im wesentlichen nicht fließen, kann der Bereitschaftsstrom weiter vermindert werden.
Die Fig. 39A und 39B zeigen eine Pufferschaltung gemäß einem fünfzehnten Ausführungsbeispiel der vorliegenden Erfindung. Die Pufferschaltung gemäß diesem Ausführungsbeispiel wird durch drei oder mehr Inverterschaltungen gebildet.
In dem Fall, in dem die Pufferschaltung durch drei oder mehr Inverterschaltungsanordnungen gebildet wird, muß der Körper der MOS-Transistoren, die den k-ten (≧ 3) Inverter Ik bilden, mit einem Eingangsanschluß eines Inverters Ik-2m (m = 1, 2, . . ., wobei 2m ≧ k-1 vorliegt) verbunden werden. Auch in dem vorangehenden Fall kann der Block des die Inverter bildenden MOS-Transistors, beispielsweise Ik-1 und Ik-2 mit Ausnahme des k-ten Inverters Ik mit jedem Eingang verbunden werden.
Die Fig. 40A und 40B zeigen eine Pufferschaltung gemäß einem sechzehnten Ausführungsbeispiel der vorliegenden Erfindung.
Die in Fig. 40A gezeigte Schaltung hat eine Struktur derart, daß eine NAND-Schaltung 10 mit dem Eingangsteil der Inverterschaltungsanordnung verbunden ist, die aus drei oder mehr Inverterschaltungen besteht. Es sei darauf hingewiesen, daß die NAND-Schaltung 10 durch eine andere Logikschaltung, wie beispielsweise eine NOR-Schaltung ersetzt werden kann. Die in Fig. 40B gezeigte Schaltung hat eine Struktur derart, daß eine NAND-Schaltung 20 mit dem Ausgangsteil einer Inverteranordnung verbunden ist, die aus drei oder mehr Inverterschaltungen besteht. Auch in dem vorangehenden Fall kann ähnlich zu der in Fig. 40A gezeigten Struktur eine andere Logikschaltung, wie beispielsweise eine NOR- Schaltung, anstelle der NAND-Schaltung 20 verwendet werden.
Logikschaltungen können an beiden Eingangs- und Ausgangsteilen angeschlossen sein. Durch Kombinieren der vorangehenden Strukturen kann eine Vielzahl von Schaltungen gebildet werden.
Fig. 41 ist ein Schaltungsdiagramm, das ein komplementäres Logikgatter gemäß einem siebzehnten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Symbole M3 und M4 stellen nMOS-Transistoren dar, in die komplementäre Signale IN und /IN eingestellt sind, wobei die Sources gemeinsam mit dem Masseanschluß (Vss) verbunden sind und komplementäre Signale OUT und /OUT zu den Drains übertragen sind. Symbole M1 und M2 stellen pMOS-Transistoren dar, die mit OUT und /OUT kreuzverbunden sind, wobei die Sources gemeinsam an den Versorgungsanschluß (Vcc) angeschlossen und die Drains jeweils mit OUT und /OUT verbunden sind.
Die obige Grundstruktur ist die gleiche wie diejenige der herkömmlichen, in Fig. 8 gezeigten Struktur. In diesem Ausführungsbeispiel wird das an den Block jedes Transistors anzulegende Potential verändert. Insbesondere sind die MOS- Transistoren M1 bis M4 auf einem SOI-Substrat mittels der üblichen SOI-Technik gebildet, und alle Blockbereiche sind getrennt voneinander. Die Blöcke von M1 und M3 sind mit den Eingangsanschlüssen verbunden, in die das Signal IN gespeist ist, während M2 und M4 mit Eingangsanschlüssen verbunden sind, denen das Signal /IN zugeführt ist.
Anhand der Fig. 42A bis 42C wird der Betrieb des komplementären Logikgatters gemäß diesem Ausführungsbeispiel nunmehr beschrieben. Die Signale IN und /IN sind komplementäre Signale mit einer Amplitude zwischen der Versorgungsspannung Vcc und der Gatespannung Vss. Die Versorgungsspannung Vcc ist auf 0,5 V eingestellt, und die Gatespannung Vss ist auf 0 V eingestellt.
Da IN durch 0,5 V gegeben ist und /IN 0 V in einer Zeitdauer von t0 bis t1 beträgt, macht der Substratvorspannungseffekt die Schwellwertspannung VtnL des MOS-Transistors M3 niedriger als den Absolutwert VtnH der Schwellwertspannung des nMOS-Transistors M4. Wenn VtnL auf 0,1 V und VtnH auf 0,5 V eingestellt sind, wird der Transistor M3 eingeschaltet, und der Transistor M4 wird ausgeschaltet, und der Unterschwellwertstrom fließt im wesentlichen nicht im Transistor M4.
Andererseits ist der Absolutwert VtpH der Schwellwertspannung des pMOS-Transistors M1 größer als der Absolutwert VtpL der Schwellwertspannung des pMOS-Tran­ sistors M2. Daher fließt im wesentlichen kein Unterschwellwertstrom im Transistor M1. Als ein Ergebnis fließt im wesentlichen kein Kurzschlußstrom, so daß Isb reduziert ist.
Da in einer Zeitdauer von t1 bis t2 Übergänge von IN und /IN stattfinden, werden alle MOS-Transistoren eingeschaltet, so daß ein Strom Icc fließt.
In einer Zeitdauer von t2 bis t3 beträgt IN 0 V, und /IN hat den Wert 0,5 V. Daher nimmt der Absolutwert der Schwellwertspannung des Transistors M1 den Wert VtpH an, derjenige des Transistors M2 ist zu VtpL gemacht, die Schwellwertspannung des Transistors M3 hat den Wert VtnL, und die Schwellwertspannung des Transistors M4 beträgt VtnH. Daher wird der Transistor M1 eingeschaltet, der Transistor M2 wird ausgeschaltet, der Transistor M3 wird ausgeschaltet, und der Transistor M4 wird eingeschaltet, so daß Unterschwellwertströme in den Transistoren M2 und M3 reduziert sind.
In einer Zeitdauer von t3 bis zu t4 treten Übergänge von IN und /IN auf, so daß alle MOS-Transistoren eingeschaltet werden und daher ein Strom Icc fließt.
Wie oben beschrieben ist, sind gemäß diesem Ausführungsbeispiel die Blöcke der Transistoren M1 und M3 mit dem Eingangsanschluß verbunden, um IN zu empfangen, und die Blöcke der Transistoren M2 und M4 sind mit dem Eingangsanschluß verbunden, um /IN zu empfangen, so daß die Schwellwertspannung des MOS-Transistors, der einzuschalten ist, abgesenkt wird. Andererseits kann die Schwellwertspannung des MOS-Transistors, der ausgeschaltet ist, angehoben werden. Durch Absenken der Schwellwertspannung des MOS-Transistors, der eingeschaltet ist, kann das Stromansteuerverhalten verbessert werden.
Durch Anheben der Schwellwertspannung des MOS-Transistors, der ausgeschaltet ist, kann der Bereitschaftsstrom reduziert werden. Somit kann eine Schaltung mit hoher Geschwindigkeit und niedrigem Stromverbrauch realisiert werden.
Fig. 43 zeigt eine Abwandlung des siebzehnten Ausführungsbeispiels, bei dem eine Verzögerungsschaltung 0 zwischen die Eingangssignale IN und /IN und das Substrat eingefügt ist, um die Betriebssteuerung zwischen dem Gate und dem Substratpotential zu verschieben. In dem vorangehenden Fall sind die Eingangssignale IN und /IN durch die Verzögerungsschaltung 70 um eine Verzögerungszeit T verzögert und jeweils zu den MOS-Transistoren M3 und M4 gespeist. Als ein Ergebnis wird das Substratpotential jeder der MOS-Transistoren M1, M2, M3 und M4 gesteuert, bevor der MOS-Transistor M3 und M4 betrieben wird.
Fig. 44 ist ein Schaltungsdiagramm, das ein n-Eingang- Komplementärgatter gemäß einem achtzehnten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Die Source eines ersten pMOS-Transistors M1 ist mit einem Versorgungsanschluß (Vcc) verbunden; das Gate und der Block (der Substratbereich) sind mit einem ersten Ausgangsknoten /OUT verbunden; und die Source ist an einen zweiten Ausgangsknoten (/OUT) angeschlossen. Die Source des zweiten pMOS-Transistors M2 ist mit Vcc verbunden; das Gate und der Block sind mit einem zweiten Ausgangsknoten verbunden; und die Source ist an einen ersten Ausgangsknoten angeschlossen. Eine erste Eingangsschaltung 30 zum Empfangen einer Vielzahl von Signalen IN (1, 2, . . ., n) ist zwischen den ersten Ausgangsknoten und Vss eingefügt. Zwischen dem zweiten Ausgangsknoten und Vss liegt eine zweite Eingangsschaltung 40 zum Empfangen des komplementären Signales /IN des Eingangssignales IN.
Wie oben beschrieben ist, sind die Blockpotentiale der pMOS- Transistoren M1 und M2 mit den entsprechenden Gates verbunden. Wenn der Transistor M1 abgeschaltet ist, nimmt OUT den Wert Vcc = 0,5 V an, und für /OUT gilt Vss = 0 V. Da die Spannung Vbs zwischen dem Block und der Source des Transistors M1 0 V zu dieser Zeit beträgt, nimmt die Schwellwertspannung den Wert -VtpH an, so daß der Unterschwellwertstrom klein ist. Da andererseits die Spannung Vbs zwischen dem Block und der Source des Transistors M2 durch -0,5 V gegeben ist, nimmt die Schwellwertspannung den Wert -VtpL an, so daß der Transistor M2 eingeschaltet wird.
Beispiele der Eingangsschaltungen 30 und 40 sind in den Fig. 45A bis 45C gezeigt.
Fig. 45A zeigt eine Einzeleingangsschaltung, die durch einen nMOS-Transistor M5 gebildet ist. Der Block des Transistors M5 ist mit dem Gate verbunden, das ein Eingang ist, so daß die Schwellwertspannung zu der Zeit des Abschaltens auf VtnH gesteuert ist und zu der Zeit des Einschaltens auf VtnL gesteuert ist.
Fig. 45C zeigt ein Beispiel, bei dem zwei nMOS-Transistoren M8 und M9 parallel verbunden sind, so daß eine Dualeingang- OR-Schaltung strukturiert wird. Auch in diesem Fall sind die Blöcke der Transistoren M8 und M9 mit den jeweiligen Gates verbunden, um die Schwellwertspannung zu der Zeit des Abschaltens auf VtnH und zu der Zeit des Einschaltens auf VtnL zu steuern.
Obwohl Einzeleingang- und Dualeingang-Strukturen beschrieben wurden, kann die Schwellwertspannung einer Schaltung, die strukturiert ist, indem die vorangehenden Anordnungen kombiniert sind, gesteuert werden, indem die Blöcke der jeweiligen Gates verbunden sind.
Fig. 46 ist ein Schaltungsdiagramm, das eine Logikgatterschaltung gemäß einem neunzehnten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Die MOS-Transistoren sind auf einem SOI-Substrat gebildet, indem die übliche SOI-Technik verwendet wird. Daher sind alle Blockbereiche der jeweiligen Transistoren voneinander getrennt.
Das Gate eines nMOS-Transistors M3 vom Verarmungstyp ist mit einem Versorgungsanschluß (Vcc) verbunden, und der Block liegt an einem Knoten A, was die Source ist. Das Gate eines nMOS-Transistors M4 ist mit der Versorgungsspannung Vcc beaufschlagt, und der Block desselben ist mit dem Knoten A verbunden. Zwischen der Source (dem Knoten A) und dem Masseanschluß (Vss) des Transistors M3 ist eine erste Eingangsschaltung 50 eingefügt, um eine Vielzahl von Signalen IN (1, 2, . . ., n) zu empfangen. In ähnlicher Weise ist eine zweite Eingangsschaltung 60 zum Empfangen des vorangehenden Signales IN zwischen die Source und Vss des Transistors M4 eingefügt.
Die Eingangsschaltungen 50 und 60 sind so strukturiert, wie dies in den Fig. 45A bis 45C gezeigt ist. Fig. 45A zeigt einen Fall, in welchem n = 1 vorliegt, wobei der Block des MOS-Transistors M5 mit dem Gate verbunden ist. Fig. 45B zeigt eine Struktur, in welcher zwei MOS-Transistoren M6 und M7 in Reihe verbunden sind, so daß eine Dualeingang-AND- Schaltung strukturiert wird, wobei der Block des Transistors M6 mit dem Gate des Transistors M6 und der Block des Transistors M7 mit dem Gate des Transistors M7 verbunden sind. Fig. 45C zeigt eine Struktur, in welcher zwei MOS- Transistoren M8 und M9 parallel verbunden sind, so daß eine Dualeingang-OR-Schaltung gebildet wird. Der Block des Transistors M8 ist mit dem Gate des Transistors M8 verbunden, und der Block des Transistors M9 ist mit dem Gate des Transistors M9 verbunden. Obwohl die Eingangsschaltungen 50 und 60 die gleiche Struktur haben, können die Gatebreiten der Transistoren voneinander verschieden sein.
Das in Fig. 46 gezeigte Logikgatter wird in der gleichen Weise betrieben, wenn das in Fig. 45A gezeigte Eingangssignal IN1 auf einem hohen Pegel ist, wenn die in Fig. 45B gezeigten Eingangssignale IN1 und IN2 beide auf einem hohen Pegel sind, und wenn wenigstens eines der in Fig. 45C gezeigten Eingangssignale IN1 oder IN2 auf einem hohen Pegel ist. Wenn das in Fig. 45A gezeigte Eingangssignal IN1 auf einem niedrigen Pegel ist, wenn wenigstens eines der in Fig. 45B gezeigten Eingangssignale IN1 oder IN2 auf einem niedrigen Pegel ist und wenn beide in Fig. 45C gezeigten Eingangssignale IN1, IN2 auf einem niedrigen Pegel sind, wird das in Fig. 46 gezeigte Logikgatter in der gleichen Weise betrieben.
Anhand der in den Fig. 47A bis 47C gezeigten Zeitsteuerdiagramme wird der Betrieb des in Fig. 46 dargestellten Logikgatters erläutert. Die Versorgungsspannung Vcc ist in dem vorangehenden Fall auf 0,5 V eingestellt, und die Gatespannung Vss ist auf 0 V eingestellt. Darüber hinaus haben die Eingangsschaltungen 50 und 60 Strukturen, wie diese in Fig. 45A dargestellt sind.
Da das Eingangssignal IN 0,5 V in einer Zeitdauer von t0 bis t1 beträgt, wird eine 0,5 V-Vorwärtsvorspannung zwischen dem Körper und der Source des MOS-Transistors M5 der Eingangsschaltung 50 bewirkt, so daß die Schwellwertspannung im Vergleich mit dem Fall abgesenkt wird, in welchem die Spannung zwischen dem Block und der Source 0 V beträgt. Die Schwellwertspannung zu dieser Zeit wird zu 0 V gemacht. Die Spannung zwischen dem Block und der Source des Transistors M3 vom Verarmungstyp beträgt immer 0 V, und die Schwellwertspannung wird zu dieser Zeit zu 0 V gemacht. Der MOS-Transistor M5 ist in einem Zustand, in welchem er eingeschaltet ist, und auch der MOS-Transistor M3 ist in einem Zustand, in dem er eingeschaltet ist. In einem Fall, in welchem das Stromansteuervermögen des Transistors M5 beträchtlich größer als dasjenige des Transistors M3 ist, beträgt der Knoten A im wesentlichen Vss.
Da der MOS-Transistor M5 der Eingangsschaltung 60 in einem Zustand ist, in dem er eingeschaltet ist, nimmt der Ausgang OUT die Spannung Vss an. Zu dieser Zeit ist die Spannung zwischen dem Block und der Source 0 V ähnlich zu derjenigen des Transistors M3. Die Schwellwertspannung zu dieser Zeit ist zu Vcc gemacht. Somit ist der Transistor M4 vollständig abgeschaltet, und es fließt im wesentlichen kein Unterschwellwertstrom.
Wenn der Übergang des Signales IN von Vcc nach Vss in einer Zeitdauer von t1 zu t2 bewirkt wurde, wird die Spannung zwischen dem Block und der Source des Transistors M5 zu 0 V gemacht. Daher wird die Schwellwertspannung auf 0,5 V angehoben. Als ein Ergebnis wird der Transistor M5 vollständig abgeschaltet. Zu dieser Zeit wird der Knoten A durch den Transistor M3 geladen, so daß das Potential des Knotens A angehoben wird. Als ein Ergebnis wird die Spannung zwischen dem Block und der Source des Transistors M4 vorwärts vorgespannt, so daß die Schwellwertspannung des Transistors M4 abgesenkt wird. Somit wird der Transistor M4 in einen Zustand gebracht, in dem er eingeschaltet ist. Als ein Ergebnis wird der Ausgang OUT im wesentlichen zu Vcc geladen.
In einem Bereitschaftsmodus von einer Zeit t2 zu einer Zeit t3 fließt kein Bereitschaftsstrom, da der Transistor M5 vollständig abgeschaltet ist.
In einer Zeitdauer von t3 bis t4 tritt ein Übergang von IN von Vss nach Vcc ein, so daß der Transistor M5 eingeschaltet wird. Daher fließt ein Strom, so daß der Knoten A und der Ausgang OUT zu Vss gemacht sind.
Das Logikgatter gemäß diesem Ausführungsbeispiel hat eine derartige Struktur, daß der Transistor M3 vom Verarmungstyp immer eingeschaltet ist, und die Gatebreite des Transistors M3 ist beträchtlich kleiner als diejenige des Transistors M4 und des Transistors M5, so daß der Bereitschaftsstrom reduziert ist. Selbst wenn die Lastkapazität vergrößert ist, braucht die Gatebreite des Transistors M3 nicht vergrößert zu werden.
Obwohl eine Dualeingangsstruktur anhand der Fig. 45B und 45C beschrieben wurde, kann die vorliegende Erfindung wirksam auf eine Mehreingang-AND- oder -OR-Schaltung mit drei oder mehr Eingängen oder auf eine Struktur angewandt werden, die durch Kombinieren der obigen Anordnungen gebildet ist.
Fig. 48 ist ein Schaltungsdiagramm gemäß einem zwanzigsten Ausführungsbeispiel der vorliegenden Erfindung. Fig. 49 ist ein Schaltungsdiagramm, das ein einundzwanzigstes Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Das in Fig. 49 gezeigte Ausführungsbeispiel unterscheidet sich von dem in Fig. 46 dargestellten Ausführungsbeispiel dadurch, daß der Block des nMOS-Transistors M3 vom Verarmungstyp mit dem Ausgang OUT verbunden ist. Auch das vorangehende Logikgatter ist fähig, den Bereitschaftsstrom zu vermindern, ohne die Betriebsbandbreite zu verringern.
Das in Fig. 49 gezeigte Ausführungsbeispiel unterscheidet sich von dem in Fig. 46 dargestellten Ausführungsbeispiel dadurch, daß der nMOS-Transistor M3 vom Verarmungstyp durch einen Widerstand R1 ersetzt ist. Auch das vorangehende Logikgatter ist fähig, den Bereitschaftsstrom ohne Minderung der Betriebsbandbreite zu verringern.
Als Abwandlungen der Eingangsschaltungen gemäß dem achtzehnten bis einundzwanzigsten Ausführungsbeispiel, die in: den Fig. 45A bis 45C gezeigt sind, kann eine Struktur, wie diese in den Fig. 50A bis 50C gezeigt ist, verwendet werden, wobei eine Verzögerungsschaltung 70 zwischen den Eingang und das Substrat des nMOS-Transistors eingefügt ist, der die Eingangsschaltungen 1 und 2 bildet.
In der Fig. 50A ist das Eingangssignal IN1 durch die Verzögerungsschaltung 70 um eine Verzögerungszeit t verzögert und zu dem MOS-Transistor M5 gespeist. Als ein Ergebnis kann das Substratpotential gesteuert werden, bevor der Transistor M5 betrieben wird. In der in Fig. 50B gezeigten Struktur sind die Eingangssignale IN1 und IN2 durch die Verzögerungsschaltung 70 um eine Verzögerungszeit t verzögert und jeweils zu den MOS-Transistoren M6 und M7 gespeist. Als ein Ergebnis wird das Substratpotential von jedem der Transistoren M6 und M7 gesteuert, bevor die Transistoren M6 und M7 betrieben werden. In der in Fig. 50C gezeigten Struktur sind die Eingangssignale IN1 und IN2 durch die Verzögerungsschaltung 70 jeweils zu den MOS- Transistoren M8 und M9 gespeist. Als ein Ergebnis können die Substratpotentiale der Transistoren M6 und M7 gesteuert werden, bevor die Transistoren M6 und M7 betrieben werden.
Fig. 51 ist ein Schaltungsdiagramm eines Durchlaß-Tran­ sistornetzwerkes und einer Pufferschaltung gemäß einem zweiundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung.
Ein Durchlaß-Transistornetzwerk 1 empfängt 2n komplementäre Signale IN1, /IN, . . ., INn, /INn und überträgt zwei komplementäre Signale Y und /Y. Der pMOS-Transistor M11 hat eine Struktur derart, daß die Source mit der Versorgungsspannung Vcc verbunden ist, das Gate an den Ausgangsanschluß OUT angeschlossen ist, die Drain mit dem Ausgangsanschluß /OUT verbunden ist, und der Substratbereich mit dem Ausgang Y des Durchlaß-Transistornetzwerkes 1 verbunden ist. Der pMOS-Transistor M12 hat eine Struktur derart, daß die Source mit Vcc verbunden ist, das Gate an /OUT angeschlossen ist, die Drain mit OUT verbunden ist und der Substratbereich an dem Ausgang /Y des Durchlaß- Transistornetzwerkes 1 liegt. Der nMOS-Transistor M13 hat eine Struktur derart, daß die Source mit dem Massepotential Vss beaufschlagt ist, das Gate und der Substratbereich mit dem Ausgang Y verbunden sind, und die Drain an /OUT angeschlossen ist. Der nMOS-Transistor M14 hat eine Struktur derart, daß die Source mit Vss verbunden ist, das Gate und der Substratbereich mit dem Ausgang /Y verbunden sind, und die Drain an OUT angeschlossen ist. Die Transistoren M11 bis M14 sind auf dem SOI-Substrat gebildet.
Die durch die MOS-Transistoren M11 bis M14 gebildete Schaltung ist eine 2-Schienen-Eingang-Pufferschaltung, die komplementäre Ausgangssignale Y und /Y des Durchlaß- Transistornetzwerkes 1 empfängt und die komplementären Signale OUT und /OUT überträgt.
Die Eingangskapazität der obigen 2-Schienen-Eingang- Pufferschaltung ist die Gatekapazität und die Substratkapazität des nMOS-Transistors M13 oder M14 und die Substratkapazität des pMOS-Transistors M11 oder M12. Jedoch hat der auf dem SOI-Substrat gebildete MOS-Transistor im wesentlichen keine Source- und Drain-Kopplungskapazität, seine Substratkapazität ist im wesentlichen Null. Daher ist die Eingangskapazität der 2-Schienen-Eingang-Pufferschaltung lediglich die Gatekapazität des nMOS-Transistors M13 oder M14. Wie oben beschrieben ist, ist die Lastkapazität des Durchlaß-Transistornetzwerkes 1 kleiner als diejenige der herkömmlichen Pufferschaltung, die durch den CMOS-Inverter gebildet ist. Daher kann die Notwendigkeit des Vergrößerns der Gatebreite der Transistoren zum Bilden des Durchlaß- Transistornetzwerkes 1 ausgeschlossen werden. Somit kann ein Beitrag zur Verringerung der Fläche der Vorrichtung und des Leistungsverbrauches geleistet werden.
Die Fig. 52 bis 71 sind Schaltungsdiagramme, die Beispiele des Durchlaß-Transistornetzwerkes 1 zeigen. Fig. 52 zeigt ein Dualeingang-Logikprodukt (AND). Insbesondere hat der nMOS-Transistor M15 eine Struktur derart, daß die Drain das Signal XA empfängt, das Gate und der Substratbereich das Signal XB empfangen, und die Source mit dem Ausgang Y verbunden ist. Der nMOS-Transistor M16 hat eine Struktur derart, daß die Drain das Signal XB empfängt, das Gate und der Substratbereich das komplementäre Signal /XB empfangen, und die Source mit dem Ausgang Y verbunden ist.
Wenn das Eingangssignal XB eine logische 1 ist, wird der nMOS-Transistor M15 leitend gemacht, und der nMOS-Transistor M16 wird nichtleitend. Als ein Ergebnis hat der Ausgang Y die gleiche Logik wie diejenige des Signales XA, so daß das Ausgangssignal Y eine logische 0 ist, wenn XA eine logische 0 ist, und eine logische 1 ist, wenn XA eine logische 1 ist. Da das Signal XB mit der logischen 1 zu dem Substratbereich des MOS-Transistors M15 zu dieser Zeit gespeist wurde, wird die Schwellwertspannung des MOS-Transistors M15 abgesenkt. Unter der Annahme, daß die Schwellwertspannung den Wert 0 V hat, fällt die Schwellwertspannung nicht ab, wenn eine logische 1 übertragen wird.
Wenn das Eingangssignal XB eine logische 0 ist, wird der nMOS-Transistor M15 nichtleitend, und der nMOS-Transistor M16 wird leitend. Als ein Ergebnis hat der Ausgangsknoten N1 die gleiche logische 0 wie diejenige des Signales XB. Insbesondere wird in der vorangehenden AND-Schaltung eine logische 1 frei von einem Schwellwertabfall von dem Ausgang Y übertragen, wenn beide Eingangssignale XA und XB eine logische 1 sind. In dem Fall der anderen Kombinationen wird eine logische 0 übertragen.
Fig. 53 zeigt ein Dualeingang-NAND-Gatter. Insbesondere hat der nMOS-Transistor M17 eine Struktur derart, daß die Drain mit dem Signal /XA beaufschlagt ist, das Gate und der Substratbereich mit dem Signal XB versorgt sind und die Source an den Ausgang /Y angeschlossen ist. Der nMOS- Transistor M18 hat eine Struktur derart, daß die Drain mit dem Signal /XB beaufschlagt ist, das Gate und der Substratbereich mit dem Signal /XB versorgt sind, und die Source an den Ausgang /Y angeschlossen ist. Wenn beide Eingangssignale XA und XB eine logische 1 sind, wird auch bei dieser Struktur, ähnlich zu der vorangehenden Struktur, eine logische 0 zu dem Ausgang Y übertragen. In den übrigen Fällen wird eine logische 1 ohne Schwellwertabfall übertragen.
Fig. 54 zeigt ein Dualeingang-OR-Gatter. Insbesondere hat der nMOS-Transistor M19 eine Struktur derart, daß die Drain mit dem Signal XA versorgt ist, das Gate und der Substratbereich mit dem komplementären Signal /XB versorgt sind und die Source an dem Ausgang Y liegt. Der nMOS- Transistor M20 hat eine Struktur derart, daß die Drain mit dem Signal XB beaufschlagt ist, das Gate und der Substratbereich mit dem Signal XB versorgt sind, und die Source an den Ausgang Y angeschlossen ist. Wenn beide Eingangssignale XA und XB eine logische 0 sind, wird auch in diesem Fall, ähnlich zu der vorangehenden Struktur, eine logische 0 zu dem Ausgang Y übertragen. In dem Fall der übrigen Kombinationen wird eine logische 1 ohne Schwellwertabfall übertragen.
Fig. 55 zeigt ein Dualeingang-NOR-Gatter. Insbesondere hat der nMOS-Transistor M21 eine Struktur derart, daß die Drain mit dem Signal /XA beaufschlagt ist, das Gate und der Substratbereich mit dem Signal /XB versorgt sind, und die Source an den Ausgang /Y angeschlossen ist. Der nMOS- Transistor M22 hat eine Struktur derart, daß die Drain mit dem Signal /XB beaufschlagt ist, das Gate und der Substratbereich mit dem Signal XB versorgt sind und die Source an den Ausgang /Y angeschlossen ist. Wenn beide Eingangssignale XA und XB eine logische 0 sind, kann auch in diesem Fall, ähnlich zu der vorangehenden Struktur, eine logische 1 ohne Schwellwertabfall zu dem Ausgang Y übertragen werden. In dem Fall der übrigen Kombinationen wird eine logische 0 übertragen.
Fig. 56 zeigt ein Dualeingang-EXOR-Gatter. Insbesondere hat der nMOS-Transistor M23 eine Struktur derart, daß die Drain mit dem Signal XA beaufschlagt ist, das Gate und der Substratbereich mit dem Signal /XB versorgt sind, und die Source an den Ausgang Y angeschlossen ist. Der nMOS- Transistor M24 hat eine Struktur derart, daß die Drain mit dem Signal /XA beaufschlagt ist, das Gate und der Substratbereich mit dem Signal XB versorgt sind und die Source mit dem Ausgang Y verbunden ist. Wenn beide Eingangssignale XA und XB eine logische 0 oder eine logische 1 sind, wird auch in diesem Fall, ähnlich zu der vorangehenden Struktur, eine logische 0 zu dem Ausgang Y übertragen. In dem Fall der übrigen Kombinationen wird eine logische 1 ohne Schwellwertabfall übertragen.
Fig. 57 zeigt eine Dualeingang-EXNOR-Gatter. Insbesondere hat der nMOS-Transistor M25 eine Struktur derart, daß die Drain mit dem Signal /XA beaufschlagt ist, das Gate und der Substratbereich mit dem Signal /XB versorgt sind und die Source an den Ausgang /Y angeschlossen ist. Der nMOS- Transistor M26 hat eine Struktur derart, daß die Drain mit dem Signal XA beaufschlagt ist, das Gate und der Substratbereich mit dem Signal XB versorgt sind und die Source mit dem Ausgang /Y verbunden ist. Wenn beide Eingangssignale XA und XB eine logische 0 oder eine logische 1 sind, kann auch in diesem Fall, ähnlich zu der vorangehenden Struktur, eine logische 1 ohne Schwellwertabfall zu dem Ausgang Y übertragen werden. In dem Fall der übrigen Kombinationen wird eine logische 0 übertragen.
Fig. 58 zeigt ein 3-Eingang-AND-Gatter. Insbesondere hat der nMOS-Transistor M27 eine Struktur derart, daß die Drain mit dem Signal XC beaufschlagt ist, das Gate und der Substratbereich mit dem Signal XA versorgt sind und die Source an den Knoten N1 angeschlossen ist. Der nMOS- Transistor M28 hat eine Struktur derart, daß die Drain mit dem Knoten N1 verbunden ist, das Gate und der Substratbereich mit dem Signal XB versorgt sind und die Source an den Ausgang Y angeschlossen ist. Der nMOS- Transistor M29 hat eine Struktur derart, daß die Drain mit dem Signal XA versorgt ist, das Gate und der Substratbereich mit dem Signal /XA beaufschlagt sind und die Source an den Ausgang Y angeschlossen ist. Der nMOS-Transistor M30 hat eine Struktur derart, daß das Drain mit dem Signal XB versorgt ist, das Gate und der Substratbereich mit dem Signal /XB beaufschlagt sind und die Source mit dem Ausgang Y verbunden ist.
Wenn alle Eingangssignale XA, XB und XC eine logische 1 sind, kann auch in diesem Fall, ähnlich zu der vorangehenden Struktur, eine logische 1 ohne Schwellwertabfall zu dem Ausgang Y übertragen werden. In dem Fall der übrigen Kombinationen wird eine logische 0 übertragen.
Fig. 59 zeigt ein 3-Eingang-NAND-Gatter. Insbesondere hat der nMOS-Transistor M31 eine Struktur derart, daß die Drain mit dem Signal /XC versorgt ist, das Gate und der Substratbereich mit dem Signal XA beaufschlagt sind und die Source mit dem Knoten N2 verbunden ist. Der nMOS-Transistor M32 hat eine Struktur derart, daß die Drain mit dem Knoten N2 verbunden ist, das Gate und der Substratbereich mit dem Signal XB beaufschlagt sind und die Source an den Ausgang /Y angeschlossen ist. Der nMOS-Transistor M33 hat eine Struktur derart, daß die Drain mit dem Signal /XA beaufschlagt ist, das Gate und der Substratbereich mit dem Signal /XA versorgt sind und die Source an den Ausgang /Y angeschlossen ist. Der nMOS-Transistor M34 hat eine Struktur derart, daß die Drain mit dem Signal /XB versorgt ist, das Gate und der Substratbereich mit dem Signal /XB versorgt sind und die Source an den Ausgang /Y angeschlossen ist.
Wenn alle Eingangssignale XA, XB und XC eine logische 1 sind, wird auch in diesem Fall, ähnlich zu der vorangehenden Struktur, eine logische 0 zu dem Ausgang Y übertragen. In dem Fall der übrigen Kombinationen wird eine logische 1 ohne Schwellwertabfall übertragen.
Fig. 60 zeigt ein 3-Eingang-OR-Gatter. Insbesondere hat der nMOS-Transistor M35 eine Struktur derart, daß die Drain mit dem Signal XC gespeist ist, das Gate und der Substratbereich mit dem Signal /XA beaufschlagt sind und die Source an den Knoten N3 angeschlossen ist. Der nMOS-Transistor M36 hat eine Struktur derart, daß die Drain mit dem Knoten N3 verbunden ist, das Gate und der Substratbereich mit dem Signal /XB beaufschlagt sind und die Source an den Ausgang Y angeschlossen ist. Der nMOS-Transistor M37 weist die Drain auf, die mit dem Signal XA gespeist ist, während das Gate und der Substratbereich mit dem Signal XA beaufschlagt sind und die Source an den Ausgang Y angeschlossen ist. Der nMOS- Transistor M38 hat eine Struktur derart, daß die Drain mit dem Signal XB versorgt ist, das Gate und der Substratbereich mit dem Signal XB beaufschlagt sind und die Source an den Ausgang Y angeschlossen ist.
Wenn alle Eingangssignale XA, XB und XC eine logische 0 sind, wird auch in diesem Fall, ähnlich zu der vorangehenden Struktur, eine logische 0 zu dem Ausgang Y übertragen. In dem Fall der übrigen Kombinationen wird eine logische 1 ohne Schwellwertabfall übertragen.
Fig. 61 zeigt ein 3-Eingang-NOR-Gatter. Insbesondere hat der nMOS-Transistor M39 eine Struktur derart, daß die Drain mit dem Signal /XC beaufschlagt ist, das Gate und der Substratbereich mit dem Signal /XA versorgt sind und die Source an den Knoten N4 angeschlossen ist. Der nMOS- Transistor M40 hat eine Struktur derart, daß die Drain mit dem Knoten N4 verbunden ist, das Gate und der Substratbereich mit dem Signal /XB beaufschlagt sind und die Source an den Ausgang /Y angeschlossen ist. Darüber hinaus hat der nMOS-Transistor M41 eine Struktur derart, daß die Drain mit dem Signal /XA beaufschlagt ist, das Gate und der Substratbereich mit dem Signal XA versorgt sind und die Source an den Ausgang /Y angeschlossen ist. Der nMOS- Transistor M42 hat eine Struktur derart, daß die Drain mit dem Signal /XB beaufschlagt ist, das Gate und der Substratbereich mit dem Signal /XB versorgt sind, und die Source an den Ausgang /Y angeschlossen ist.
Wenn alle Eingangssignale XA, XB und XC eine logische 0 sind, kann auch in diesem Fall, ähnlich zu der vorangehenden Struktur, eine logische 1 ohne Schwellwertabfall zu dem Ausgang Y übertragen werden.
Fig. 62 zeigt ein 3-Eingang-EXOR/EXNOR-Gatter. Insbesondere hat der nMOS-Transistor M43 eine Struktur derart, daß die Drain mit dem Signal XB versorgt ist, das Gate und der Substratbereich mit dem Signal XA beaufschlagt sind und die Source an den Knoten N5 angeschlossen ist. Der nMOS- Transistor M44 hat eine Struktur derart, daß die Drain mit dem Signal /XB versorgt ist, das Gate und der Substratbereich mit dem Signal XA beaufschlagt sind und die Source an den Knoten N5 angeschlossen ist. Der nMOS- Transistor M45 hat eine Struktur derart, daß die Drain mit dem Signal XB beaufschlagt ist, das Gate und der Substratbereich mit dem Signal /XA versorgt sind und die Source an den Knoten N6 angeschlossen ist. Der nMOS- Transistor M46 hat eine Struktur derart, daß die Drain mit dem Signal /XB beaufschlagt ist, das Gate und der Substratbereich mit dem Signal XA versorgt sind und die Source an den Knoten N6 angeschlossen ist.
Der nMOS-Transistor M47 hat eine Struktur derart, daß die Drain mit dem Knoten N5 verbunden ist, das Gate und der Substratbereich mit dem Signal /XC beaufschlagt sind und die Source an den Ausgang Y angeschlossen ist. Der nMOS- Transistor M48 hat eine Struktur derart, daß die Drain mit dem Knoten N5 verbunden ist, das Gate und der Substratbereich mit dem Signal XC versorgt sind und die Source an den Ausgang Y angeschlossen ist. Der nMOS- Transistor M49 hat eine Struktur derart, daß die Drain mit dem Knoten N6 verbunden ist, das Gate und der Substratbereich mit dem Signal XC beaufschlagt sind und die Source an den Ausgang /Y angeschlossen ist. Der nMOS- Transistor M50 hat eine Struktur derart, daß die Drain mit dem Knoten N6 verbunden ist, das Gate und der Substratbereich mit dem Signal /XC beaufschlagt sind und die Source an den Ausgang /Y angeschlossen ist.
Wenn alle Eingangssignale XA, XB und XC eine logische 0 oder eine logische 1 sind, kann auch in diesem Fall, ähnlich zu der vorangehenden Struktur, eine logische 1 ohne Schwellwertabfall zu dem Ausgang Y übertragen werden. Eine logische 0 wird zu dem Ausgang /Y übertragen. In dem Fall der übrigen Kombinationen wird eine logische 0 zu dem Ausgang Y übertragen, und eine logische 1 wird ohne Schwellwertabfall zu dem Ausgang /Y übertragen. Auch die vorangehenden Ausgangssignale sind Summensignale SUM und /SUM eines Volladdierers.
Fig. 63A zeigt eine Schaltung zum Erzeugen eines Übertragsignales C0 des Volladdierers. Insbesondere hat der nMOS-Transistor M51 eine Struktur derart, daß die Drain mit dem Signal /XA beaufschlagt ist, das Gate und der Substratbereich mit dem Signal XB versorgt sind und die Source an den Knoten N7 angeschlossen ist. Der nMOS- Transistor M52 hat eine Struktur derart, daß die Drain mit dem Signal /XC beaufschlagt ist, das Gate und der Substratbereich mit dem Signal /XB versorgt sind und die Source an den Knoten N7 angeschlossen ist. Der nMOS- Transistor M53 hat eine Struktur derart, daß die Drain mit dem Signal /XA beaufschlagt ist, das Gate und der Substratbereich mit dem Signal /XB versorgt sind und die Source an den Knoten N8 angeschlossen ist. Der nMOS- Transistor M54 hat eine Struktur derart, daß die Drain mit dem Signal /XC beaufschlagt ist, das Gate und der Substratbereich mit dem Signal XB versorgt sind und die Source an den Knoten N8 angeschlossen ist.
Der nMOS-Transistor M55 hat eine Struktur derart, daß die Drain mit dem Knoten N7 verbunden ist, das Gate und der Substratbereich mit dem Signal XA beaufschlagt sind und die Source an den Ausgang C0 angeschlossen ist. Der nMOS- Transistor M56 hat eine Struktur derart, daß die Drain mit dem Knoten N8 verbunden ist, das Gate und der Substratbereich mit dem Signal /XA beaufschlagt sind und die Source an dem Ausgang C0 angeschlossen ist.
Wenn wenigstens zwei der Eingangssignale XA, XB und XC eine logische 1 sind, kann auch in diesem Fall, ähnlich zu der vorangehenden Struktur, eine logische 1 ohne Schwellwertabfall zu dem Ausgang C0 übertragen werden. In dem Fall der übrigen Kombinationen wird eine logische 0 übertragen.
Fig. 63B zeigt eine Schaltung zum Erzeugen eines komplementären Signales /C0 des Übertragsignales. Insbesondere hat der nMOS-Transistor M57 eine Struktur derart, daß die Drain mit dem Signal XA versorgt ist, das Gate und der Substratbereich mit dem Signal XB beaufschlagt sind und die Source an den Knoten N9 angeschlossen ist. Der nMOS-Transistor M58 hat eine Struktur derart, daß die Drain mit dem Signal XC versorgt ist, das Gate und der Substratbereich mit dem Signal /XB beaufschlagt sind und die Source an den Knoten N9 angeschlossen ist. Der nMOS- Transistor M59 hat eine Struktur derart, daß die Drain mit dem Signal XA beaufschlagt ist, das Gate und der Substratbereich mit dem Signal /XB versorgt sind und die Source an den Knoten N10 angeschlossen ist. Der nMOS- Transistor M60 hat eine Struktur derart, daß die Drain mit dem Signal XC versorgt ist, das Gate und der Substratbereich mit dem Signal XB beaufschlagt sind und die Source an den Knoten N10 angeschlossen ist.
Darüber hinaus hat der nMOS-Transistor M61 eine Struktur derart, daß die Drain mit dem Knoten N9 verbunden ist, das Gate und der Substratbereich mit dem Signal XA beaufschlagt sind und die Source an den Ausgang C0 angeschlossen ist. Der nMOS-Transistor M62 besitzt eine derartige Struktur, daß das Drain an den Knoten N10 angeschlossen ist, das Gate und der Substratbereich mit dem Signal /XA versorgt wird und das Source an den Ausgang /C0 angeschlossen ist.
In diesem Fall wird ähnlich wie bei der vorhergehenden Struktur, wenn zumindest zwei der Eingangssignale XA, XB und XC eine logische 1 darstellen, eine logische 0 an den Ausgang /C0 übertragen. Im Falle der anderen Kombinationen wird eine logische 1 ohne Schwellwertabnahme übertragen.
Fig. 64 zeigt ein anderes Beispiel des Dualeingang-NAND- Gatter. Insbesondere der nMOS-Transistor M63 besitzt eine derartige Struktur, daß an das Source das Signal XA angelegt ist, an das Gate und den Substratbereich das Signal /XB angelegt ist und das Drain an den Ausgang Y angeschlossen ist. Der nMOS-Transistor M64 besitzt eine derartige Struktur, daß das Drain an den Ausgang Y angeschlossen ist, an das Gate und den Substratbereich das Signal /XB angelegt ist und das Source an das Massepotential Vss angeschlossen ist. Darüber hinaus besitzt der pMOS-Transistor M65 eine derartige Struktur, daß an das Source das Signal XB angelegt ist, an das Gate und den Substratbereich das Signal /XA angelegt ist und das Drain mit dem Ausgang Y verbunden ist. Der nMOS-Transistor M66 besitzt eine derartige Struktur, daß das Drain mit dem Ausgang Y verbunden ist, an das Gate und den Substratbereich das Signal /XA angelegt ist und das Source mit dem Massepotential Vss verbunden ist.
Wenn sowohl das Eingangssignal XA als auch XB eine logische 0 sind, sind beide pMOS-Transistoren M63 und M65 nichtleitend und beide nMOS-Transistoren M64 und M66 leitend.
Folglich wird eine logische 0 an den Ausgang Y übertragen. Wenn das Eingangssignal XA eine logische 1 und XB eine logische 0 ist, sind der nMOS-Transistor M64 und der pMOS- Transistor M65 leitend und der pMOS-Transistor M63 und der nMOS-Transistor M66 nichtleitend. Folglich wird eine logische 0 an den Ausgang Y übertragen.
Wenn das Eingangssignal XA eine logische 0 und XB eine logische 1 sind, sind der nMOS-Transistor M64 und der pMOS- Transistor M65 nichtleitend und der pMOS-Transistor M63 und der nMOS-Transistor M66 leitend. Folglich wird eine logische 0 an den Ausgang Y übertragen. Wenn sowohl das Eingangssignal XA als auch XB eine logische 1 sind, sind beide pMOS-Transistoren M63 und M65 leitend und beide nMOS- Transistor M64 und M66 nichtleitend. Folglich wird eine logische 1 an den Ausgang Y übertragen. Wenn insbesondere bei der vorhergehenden AND-Schaltung beide Eingangssignale XA und XB eine logische 1 sind, wird eine logische 1 an den Ausgang Y übertragen. Im Falle der anderen Kombinationen wird eine logische 0 übertragen.
Fig. 65 zeigt ein anderes Beispiel des Dualeingangs-NAND. Insbesondere besitzt der pMOS-Transistor M67 eine derartige Struktur, daß das Source an die Versorgungsspannung Vcc angeschlossen ist, an das Gate und den Substratbereich das Signal XB angelegt ist und das Drain mit dem Ausgang /Y verbunden ist. Der nMOS-Transistor M68 besitzt eine derartige Struktur, daß das Drain an den Ausgang /Y angeschlossen, an das Gate und den Substratbereich das Signal XB angelegt und das Source mit Vcc verbunden ist. Der pMOS-Transistor M69 besitzt eine derartige Struktur, daß das Source mit Vcc verbunden, an das Gate und den Substratbereich das Signal XA angelegt und das Drain mit dem Ausgang /Y verbunden ist. Der nMOS-Transistor M70 besitzt eine derartige Struktur, daß das Drain mit dem Ausgang /Y verbunden, an das Gate und den Substratbereich das Signal XA angelegt und an das Source das Signal /XB angelegt ist.
In diesem Fall wird, ähnlich wie bei der vorhergehenden Struktur, wenn sowohl das Eingangssignal XA als auch XB eine logische 1 darstellen, eine logische 0 an den Ausgang Y übertragen. Im Falle der anderen Kombinationen wird eine logische 1 übertragen.
Fig. 66 zeigt ein anderes Beispiel des Dualeingang-OR- Gatters. Insbesondere besitzt der pMOS-Transistor M71 eine derartige Struktur, daß das Source an die Versorgungsspannung Vcc angeschlossen, an das Gate und den Substratbereich das Signal /XB angelegt und das Drain mit dem Ausgang Y verbunden ist. Der nMOS-Transistor M72 besitzt eine derartige Struktur, daß das Drain mit dem Ausgang Y verbunden, an das Gate und den Substratbereich das Signal /XB angelegt und an das Source das Signal XA angelegt ist. Der pMOS-Transistor M73 besitzt eine derartige Struktur, daß das Source mit Vcc verbunden, an das Gate und den Substratbereich das Signal /XA angelegt und das Drain mit dem Ausgang Y verbunden ist. Der nMOS-Transistor M74 besitzt eine derartige Struktur, daß das Drain mit dem Ausgang Y verbunden, an das Gate und den Substratbereich das Signal /XA angelegt und an das Source das Signal XB angelegt ist.
In diesem Fall wird, ähnlich wie bei der vorhergehenden Struktur, wenn beide Eingangssignale XA und XB eine logische 0 darstellen, eine logische 0 an den Ausgang Y übertragen. Im Fall der anderen Kombinationen wird eine logische 1 übertragen.
Fig. 67 zeigt ein anderes Beispiel des Dualeingang-OR- Gatters. Insbesondere besitzt der pMOS-Transistor M75 eine derartige Struktur, daß an das Source das Signal /XA angelegt, an das Gate und den Substratbereich das Signal XB angelegt und das Drain mit dem Ausgang /Y verbunden ist. Der nMOS-Transistor M76 besitzt eine derartige Struktur, daß das Drain mit dem Ausgang /Y verbunden, an das Gate und den Substratbereich das Signal XB angelegt und das Source mit dem Massepotential Vss verbunden ist. Darüber hinaus besitzt der pMOS-Transistor M77 eine derartige Struktur, daß an das Source das Signal /XB angelegt, an das Gate und den Substratbereich das Signal XA angelegt und das Drain mit dem Ausgang /Y verbunden ist. Der nMOS-Transistor M78 besitzt eine derartige Struktur, daß das Drain Is mit dem Ausgang /Y verbunden, an das Gate und den Substratbereich das Signal XA angelegt und das Source mit dem Massepotential Vss verbunden ist.
In diesem Fall wird, ähnlich wie bei der vorhergehenden Struktur, wenn beide Eingangssignale XA und XB eine logische 0 darstellen, eine logische 1 an den Ausgang Y übertragen. Im Fall der anderen Kombinationen wird eine logische 0 übertragen.
Fig. 68 zeigt ein anderes Beispiel des Dualeingang-EXOR- Gatters. Insbesondere besitzt der pMOS-Transistor M79 eine derartige Struktur, daß an das Source das Signal XA angelegt, an das Gate und den Substratbereich das Signal XB angelegt und das Drain mit dem Ausgang Y verbunden ist. Der nMOS-Transistor M80 besitzt eine derartige Struktur, daß an das Drain das Signal /XB angelegt, an das Gate und den Substratbereich das Signal XA angelegt und das Source mit dem Ausgang Y verbunden ist. Der pMOS-Transistor M81 besitzt eine derartige Struktur, daß an das Source das Signal /XA angelegt, an das Gate und den Substratbereich das Signal /XB angelegt und das Drain mit dem Ausgang Y verbunden ist. Der nMOS-Transistor M82 besitzt eine derartige Struktur, daß an das Drain das Signal XB angelegt, an das Gate und den Substratbereich das Signal /XA angelegt und das Source mit dem Ausgang Y verbunden ist.
In diesem Fall wird, ähnlich wie bei der vorhergehenden Struktur, wenn beide Eingangssignale XA und XB eine logische 0 oder eine logische 1 darstellen, eine logische 0 an den Ausgang Y übertragen. Im Fall der anderen Kombinationen wird eine logische 1 übertragen.
Fig. 69 zeigt ein anderes Beispiel des Dualeingang-EXNOR- Gatters. Insbesondere besitzt der pMOS-Transistor M83 eine derartige Struktur, daß an das Source das Signal /XB angelegt, an das Gate und den Substratbereich das Signal XA angelegt und das Drain mit dem Ausgang /Y verbunden ist. Der nMOS-Transistor M84 besitzt eine derartige Struktur, daß an das Drain das Signal XA angelegt, an das Gate und den Substratbereich das Signal XB angelegt und das Source mit /Y verbunden ist. Der pMOS-Transistor M85 besitzt eine derartige Struktur, daß an das Source das Signal XB angelegt, an das Gate und den Substratbereich das Signal /XA angelegt und das Drain mit dem Ausgang /Y verbunden ist. Der nMOS-Transistor M86 besitzt eine derartige Struktur, daß an das Drain das Signal /XA angelegt, an das Gate und den Substratbereich das Signal /XB angelegt und das Source mit dem Ausgang Y verbunden ist.
In diesem Fall wird, ähnlich wie bei der vorhergehenden Struktur, wenn beide Eingangssignale XA und XB eine logische 1 oder eine logische 0 sind, eine logische 1 an den Ausgang Y übertragen. Im Fall der anderen Kombinationen wird eine logische 0 übertragen.
Fig. 70 zeigt ein anderes Beispiel des 3-Eingang-EXOR/EXNOR- Gatters. Das in Fig. 68 gezeigte Dualeingang-EXOR-Gatter 2 empfängt die Signale XA und XB und ist so angeordnet, daß sein Ausgang am Knoten N11 liegt. Das in Fig. 69 gezeigte Dualeingang-EXNOR-Gatter 3 empfängt die Signale XA und XB und ist so angeordnet, daß sein Ausgang am Knoten N12 liegt.
Der nMOS-Transistor M87 besitzt eine derartige Struktur, daß das Drain mit dem Knoten N11 verbunden, an das Gate und den Substratbereich das Signal /XC angelegt und das Source mit dem Ausgang Y verbunden ist. Der pMOS-Transistor M88 besitzt eine derartige Struktur, daß das Source mit dem Knoten N11 verbunden, an das Gate und den Substratbereich das Signal XC angelegt und das Drain mit dem Ausgang Y verbunden ist. Darüber hinaus besitzt der nMOS-Transistor M89 eine derartige Struktur, daß das Drain mit dem Knoten N11 verbunden, an das Gate und den Substratbereich das Signal XC angelegt und das Source mit dem Ausgang /Y verbunden ist. Der pMOS-Transistor M90 besitzt eine derartige Struktur, daß das Source mit dem Knoten N11 verbunden, an das Gate und den Substratbereich das Signal /XC angelegt und das Drain mit /Y verbunden ist.
Der nMOS-Transistor M91 besitzt eine derartige Struktur, daß das Drain mit dem Knoten N12 verbunden, an das Gate und den Substratbereich das Signal XC angelegt und das Source mit dem Ausgang Y verbunden ist. Der pMOS-Transistor M92 besitzt eine derartige Struktur, daß das Source mit dem Knoten N12 verbunden, an das Gate und den Substratbereich das Signal /XC angelegt und das Drain mit dem Ausgang Y verbunden ist. Darüber hinaus besitzt der nMOS-Transistor M91 eine derartige Struktur, daß das Drain mit dem Knoten N12 verbunden, an das Gate und den Substratbereich das Signal /XC angelegt und das Source mit dem Ausgang /Y verbunden ist. Der pMOS-Transistor M94 besitzt eine derartige Struktur, daß das Source mit dem Knoten N12 verbunden, an das Gate und den Substratbereich das Signal XC angelegt und das Drain mit dem Ausgang /Y verbunden ist.
In diesem Fall wird, ähnlich wie bei der vorhergehenden Struktur, wenn alle Eingangssignale XA, XB und XC eine logische 0 oder logische 1 darstellen, eine logische 1 an den Ausgang Y und eine logische 0 an den Ausgang /Y übertragen. Im Fall der anderen Kombinationen wird eine logische 0 an den Ausgang Y und eine logische 1 an den Ausgang /Y übertragen. Die genannten Ausgänge stellen ebenso Summensignale SUM und /SUM eines Volladdierers dar.
Fig. 71 zeigt eine Schaltung zum Erzeugen eines Übertragsignals C0 und seines Komplementärsignals /C0. Das in Fig. 64 gezeigte Dualeingang-AND-Gatter 4 empfängt die Signale XA und XB und besitzt eine solche Anordnung, daß sein Ausgang am Knoten N13 liegt. Das in Fig. 65 gezeigte Dualeingang-NAND-Gatter 5 empfängt die Signale XA und XB und besitzt eine solche Anordnung, daß sein Ausgang am Knoten N14 liegt. Das in Fig. 66 gezeigte Dualeingang-OR-Gatter 6 empfängt die Signale XA und XB und besitzt eine solche Anordnung, daß sein Ausgang am Knoten N15 liegt. Das in Fig. 67 gezeigte Dualeingang-NOR-Gatter 7 empfängt die Signale XA und XB und besitzt eine solche Anordnung, daß sein Ausgang am Knoten N16 liegt.
Der nMOS-Transistor M95 besitzt eine derartige Struktur, daß das Drain mit dem Knoten N13 verbunden, an das Gate und den Substratbereich das Signal /XC angelegt und das Source mit dem Ausgang C0 verbunden ist. Der pMOS-Transistor M96 besitzt eine derartige Struktur, daß das Source mit dem Knoten N13 verbunden, an das Gate und den Substratbereich das Signal XC angelegt und das Drain mit dem Ausgang C0 verbunden ist. Der nMOS-Transistor M97 besitzt eine derartige Struktur, daß das Drain mit dem Knoten N14 verbunden, an das Gate und den Substratbereich das Signal XC angelegt und das Source mit dem Ausgang /C0 verbunden ist. Der pMOS-Transistor M98 besitzt eine derartige Struktur, daß das Source mit dem Knoten N14 verbunden, an das Gate und den Substratbereich das Signal /XC angelegt und das Drain mit dem Ausgang /C0 verbunden ist.
Der nMOS-Transistor M99 besitzt eine derartige Struktur, daß das Drain mit dem Knoten N15 verbunden, an das Gate und den Substratbereich das Signal XC angelegt und das Source mit dem Ausgang C0 verbunden ist. Der pMOS-Transistor M100 besitzt eine derartige Struktur, daß das Source mit dem Knoten N15 verbunden, an das Gate und den Substratbereich das Signal XC angelegt und das Drain mit dem Ausgang C0 verbunden ist. Der nMOS-Transistor M101 besitzt eine derartige Struktur, daß das Drain mit dem Knoten N16 verbunden, an das Gate und den Substratbereich das Signal /XC angelegt und das Source mit dem Ausgang /C0 verbunden ist. Der pMOS-Transistor M102 besitzt eine derartige Struktur, daß das Source mit dem Knoten N16 verbunden, an das Gate und den Substratbereich das Signal XC angelegt und das Drain mit dem Ausgang /C0 verbunden ist.
In diesem Fall wird, ähnlich wie bei der vorhergehenden Struktur, wenn mindestens zwei der Eingangssignale XA, XB und XC eine logische 1 darstellen, die logische 1 an den Ausgang C0 und die logische 0 an den Ausgang /C0 übertragen. Im Fall der anderen Kombinationen wird eine logische 1 an den Ausgang /C0 übertragen.
Wie oben beschrieben worden ist, wird gemäß dieser Ausführungsform der Substratbereich des MOS-Transistors zur Bildung des Schalttransistornetzwerks 1 durch das an das Gate angelegte Eingangssignal gesteuert. Daher kann die Schwellspannung des leitenden Transistors abgesenkt und die Schwellspannung des nichtleitenden Transistors angehoben werden. Darüber hinaus ist der Ausgang vom Schalttransistornetzwerk 1 durch eine Dualschienen- Pufferschaltung 2 verstärkt, die nur durch die nMOS- Transistoren M13 und M14 empfängt und durch die pMOS- Transistoren M11 und M12 verriegelt. Daher wird die Ausgangskapazität des Schalttransistornetzwerks 1 reduziert.
Deswegen kann das Schalttransistornetzwerk 1 realisiert werden, für das die Spannung bei hinreichend hoher Ansprechgrenze ohne notwendige Absenkung der Schwellspannung des MOS-Transistors abgesenkt werden kann. Da desweiteren die Ausgangslast vom Schalttransistornetzwerk 1 reduziert werden kann, kann eine hinreichende Treiberfähigkeit erreicht werden. Folglich kann ein Beitrag zur Reduzierung der Bauelementfläche und zur Reduzierung des Leistungsverbrauchs erzielt werden.
Obwohl die Dualeingang-(Zwei-Eingang-) und 3-Eingang-Gatter als Schalttransistornetzwerk 1 beschrieben worden sind, kann es ohne weiteres auf n Eingänge erweitert werden (n ist eine natürliche Zahl nicht unter 5). Durch Kombination der vorhergehenden Anordnungen kann eine Vielzahl von Schalttransistorlogikschaltungen ausgebildet werden.
Die Fig. 72A und 72B zeigen Schaltungsdiagramme einer Schalttransistorlogikschaltung und einer Pufferschaltung gemäß einer dreiundzwanzigsten Ausführungsform der vorliegenden Erfindung. Der Unterschied zur vorhergehenden zweiundzwanzigsten Ausführungsform besteht darin, daß die pMOS-Transistoren M103 und M104 zur Bildung einer Verriegelungsschaltung hinzugefügt sind.
Im vorhergehenden Fall wird die Schwellspannung des MOS- Transistors zur Bildung des Schalttransistornetzwerks 1 angehoben. Auch wenn daher der Schwellwert des Ausgangs der logischen 1 abgesenkt wird, kann ein hoher Pegel hinreichend beibehalten werden, und eine Verschlechterung der Treiberfähigkeit kann deswegen verhindert werden.
Die in den Fig. 72A bzw. 72B gezeigten Schaltungen besitzen ähnliche Effekte. Die in Fig. 72A gezeigte Schaltung besitzt jedoch eine derartige Struktur, daß die Gates der Schalttransistoren M103 und M104 an die Gates der Transistoren M12 und M13 angeschlossen sind. Daher kann die Lastkapazität der Datenleitung reduziert werden.
Fig. 73 zeigt Modifikationen der Schalttransistorlogikschaltung und der Pufferschaltung gemäß der dreiundzwanzigsten Ausführungsform. Fig. 73 zeigt eine Struktur, bei der eine Begrenzerschaltung zur in Fig. 51 gezeigten Logikschaltung gemäß der zweiundzwanzigsten Ausführungsform hinzugefügt ist. Das heißt, die in Fig. 73 gezeigte Schaltung enthält ein Schalttransistornetzwerk 1 zum Empfang von 2n Komplementärsignalen IN1, /IN1, . . ., INn und /INn und zum Übertragen von zwei Komplementärsignalen Y und /Y; Begrenzervorrichtungen für Übertragungssignale zur Verhinderung, daß die Komplementärsignale Y und /Y, die von der Schalttransistorlogikschaltung zu übertragen sind, kleiner als Vcc-VF sind; und Begrenzervorrichtungen 31 und 32 für Übertragungssignale zur Verhinderung, daß die Komplementärsignale Y und /Y, die vom Schalttransistornetzwerk zu übertragen sind, größer als VF sind.
Die Pufferschaltung wird durch einen pMOS-Transistor M11, der auf einem SOI-Substrat ausgebildet ist und bei dem das Source mit der Versorgungsspannung Vcc, das Gate mit der Ausgangsklemme OUT, das Drain mit der Ausgangsklemme /OUT und der Körper mit dem Ausgang von der Begrenzervorrichtung 21 verbunden ist; einen pMOS-Transistor M12, der auf einem SOI-Substrat ausgebildet ist und bei dem das Source mit Vcc, das Gate mit /OUT, das Drain mit OUT und der Körper mit dem Ausgang der Begrenzervorrichtung 22 verbunden ist; einen nMOS-Transistor M13, der auf einem SOI-Substrat ausgebildet ist und bei dem das Source mit Massepotential Vss, das Gate mit Y, das Drain mit /OUT und der Körper mit dem Ausgang der Begrenzervorrichtung 31 verbunden ist; und einen nMOS- Transistor M14, der auf einem SOI-Substrat ausgebildet ist und bei dem das Source mit Vss, das Gate mit /Y, das Drain mit OUT und der Körper mit dem Ausgang der Begrenzervorrichtung 32 verbunden ist, gebildet. Das heißt, die durch die MOS-Transistoren M11 bis M14 gebildete Schaltung ist eine 2-Schienen-Eingang-Pufferschaltung zum Empfang der Komplementärausgangssignale Y und /Y vom Schalttransistornetzwerk 1 und zum Übertragen der Komplementärsignale OUT und /OUT.
Fig. 74 zeigt eine andere Modifikation des in Fig. 52 gezeigten Dualeingang-AND-Gatters. Der nMOS-Transistor M15 besitzt hier eine derartige Struktur, daß an das Drain das Signal XA angelegt, an das Gate das Signal XB angelegt, an den Körper das Signal XB über eine Begrenzervorrichtung 41 angelegt und das Source mit dem Ausgang Y verbunden ist. Der nMOS-Transistor M16 besitzt eine derartige Struktur, daß an das Drain das Signal XB angelegt, an das Gate das Komplementärsignal /XB des Signals XB angelegt, an den Körper das Signal /XB über die Begrenzervorrichtung 42 angelegt und das Source mit dem Ausgang Y verbunden ist. Wenn das Eingangssignal XB eine logische 1 ist, ist der nMOS-Transistor M15 leitend und der nMOS-Transistor M16 nichtleitend. Folglich besitzt der Ausgang Y die gleiche Logik wie die des Signals XA, so daß sie eine logische 0 ist, wenn XA eine logische 0 ist, und eine logische 1, wenn XA eine logische 1 ist. Da das Signal mit der gleichen logischen 1 wie die des Signals XB zu diesem Zeitpunkt an den Körper des MOS-Transistors M15 angelegt ist, wird die Schwellspannung des MOS-Transistors M15 abgesenkt. Durch Einstellung der Schwellspannung zu diesem Zeitpunkt auf 0 V findet ein Schwellwertabfall zum Zeitpunkt der Übertragung der logischen 1 nicht statt. Wenn das Eingangssignal XB eine logische 0 ist, ist der nMOS-Transistor M15 nichtleitend und der nMOS-Transistor M16 leitend. Folglich besitzt der Ausgangsknoten N1 die gleiche Logik wie die des Signals XB. Das heißt, wenn bei der vorhergehenden AND-Schaltung beide Eingangssignale XA und XB eine logische 1 sind, wird eine logische 1 ohne Schwellwertabfall an den Ausgang Y übertragen. Im Fall der anderen Kombinationen wird eine logische 0 übertragen.
Fig. 75 zeigt eine andere Modifikation des in Fig. 53 gezeigten Dualeingang-NAND-Gatters. Der nMOS-Transistor M17 besitzt hier eine derartige Struktur, daß an das Drain das Signal /XA angelegt, an das Gate das Signal XB angelegt, an den Körper das Signal XB durch die Begrenzervorrichtung 43 angelegt und das Source mit dem Ausgang /Y verbunden ist.
Der nMOS-Transistor M18 besitzt ebenfalls eine derartige Struktur, daß an das Drain das Signal /XB, an das Gate das Signal /XB, an den Körper das Signal /XB über die Begrenzervorrichtung 44 angelegt und das Source mit dem Ausgang /Y verbunden ist. In diesem Fall wird, ähnlich wie bei der vorhergehenden Struktur, wenn beide Eingangssignale XA und XB eine logische 1 sind, eine logische 0 zum Ausgang Y übertragen. Im Fall der anderen Kombinationen wird eine logische 1 ohne Schwellwertabfall übertragen.
Bei der vorhergehenden Modifikation ist das nur durch die nMOS-Transistoren gebildete Dualeingangs-AND/NAND-Gatter als Schalttransistornetzwerk 1 beschrieben worden. Eine ähnliche Struktur kann einem OR/NOR-Gatter oder einem EXOR/EXNOR- Gatter gegeben werden. Darüber hinaus kann eine Ausweitung auf n Eingänge (n ist eine natürliche Zahl nicht kleiner als 3) erfolgen.
Fig. 76 zeigt eine andere Modifikation des Dualeingang-EXOR- Gatters. Der pMOS-Transistor M19 besitzt hier eine derartige Struktur, daß an das Source das Signal XA, an das Gate das Signal XB, an den Körper das Signal XB über die Begrenzervorrichtung 45 angelegt und das Drain mit dem Ausgang Y verbunden ist. Der nMOS-Transistor M20 besitzt eine derartige Struktur, daß an das Drain das Signal XB, an das Gate das Signal XA, an den Körper das Signal XA über die Begrenzervorrichtung 46 angelegt und das Source mit dem Ausgang Y verbunden ist. Der pMOS-Transistor M21 besitzt eine derartige Struktur, daß an das Source das Signal /XA, an das Gate das Signal /XB, an den Körper das Signal /XB über die Begrenzervorrichtung 47 angelegt und das Drain mit dem Ausgang Y verbunden ist. Der nMOS-Transistor M22 besitzt eine derartige Struktur, daß an das Drain das Signal XB, an das Gate das Signal /XA, an den Körper das Signal /XA über die Begrenzervorrichtung 48 angelegt und das Source mit dem Ausgang Y verbunden ist. In diesem Fall wird, ähnlich wie bei der vorhergehenden Struktur, wenn beide Eingangssignale XA und XB eine logische 0 oder eine logische 1 darstellen, eine logische 0 zum Ausgang Y übertragen. Im Fall der anderen Kombinationen wird eine logische 1 übertragen.
Fig. 77 zeigt ein anderes Beispiel des Dualeingang-EXNOR- Gatters. Der pMOS-Transistor M23 besitzt hier eine derartige Struktur, daß an das Source das Signal /XB, an das Gate das Signal XA, an den Körper das Signal XA über die Begrenzervorrichtung 49 angelegt und das Drain mit dem Ausgang /Y verbunden ist. Der nMOS-Transistor M24 besitzt eine derartige Struktur, daß an das Drain das Signal XA, an das Gate das Signal XB, an den Körper das Signal XB über den Begrenzer 50 angelegt und das Source mit dem Ausgang /Y verbunden ist. Der pMOS-Transistor M25 besitzt eine derartige Struktur, daß an das Source das Signal XB, an das Gate das Signal /XA, an den Körper das Signal /XA über die Begrenzervorrichtung 51 angelegt und das Drain mit dem Ausgang /Y verbunden ist. Der nMOS-Transistor M26 besitzt eine derartige Struktur, daß an das Drain das Signal /XA, an das Gate das Signal /XB und an den Körper das Signal /XB über die Begrenzervorrichtung 52 angelegt und das Source mit dem Ausgang /Y verbunden ist. In diesem Fall wird ähnlich wie bei der vorhergehenden Struktur, wenn beide Eingangssignale XA oder XB eine logische 0 oder eine logische 1 darstellen, eine logische 1 zum Ausgang Y übertragen. Im Fall der anderen Kombinationen wird eine logische 0 übertragen.
Obwohl die durch nMOS- und pMOS-Transistoren gebildeten Ausführungsformen des Dualeingang-EXOR/EXNOR-Gatters als Schalttransistornetzwerk 1 beschrieben worden sind, kann die genannte Struktur auch auf AND/NAND-Gatter oder OR/NOR- Gatter angewandt werden. Darüber hinaus kann ohne weiteres eine Ausweitung auf n Eingänge (n ist eine natürliche Zahl nicht kleiner als 3) erfolgen. Darüber hinaus kann eine Vielzahl logischer Schaltungen, die durch Kombination der vorhergehenden Strukturen gebildet sind, einschließlich eines Halbaddierers, der durch Kombination eines Dualeingangs-EXOR-Gatters mit einer Übertragerzeugungsschaltung gebildet ist, und eines Volladdierers, der durch Kombination eines 3-Eingang-EXOR- Gatters mit der Übertragerzeugungsschaltung gebildet ist, realisiert werden.
Die Fig. 78A bis 78D zeigen Beispiele der Begrenzervorrichtungen 21 und 22, und die Fig. 79A bis 79F sind Querschnittsansichten der genannten Beispiele. Fig. 78A zeigt eine Diode, bei der eine Vorwärtsspannung Vlim kleiner als die Spannung VF des pn-Übergangs in Vorwärtsrichtung zwischen dem Körper und dem Source der MOS-Transistoren M11 und M12 ist. Die Diode speziell ist eine pn-Übergangsdiode (siehe Fig. 79A) mit einer Störstellendichte unter der Störstellendichte im Körper und Source des M11 und M12, oder eine Schottky-Sperrdiode (siehe Fig. 79B) aus Metall und einem Halbleiter. Im Fall der Begrenzervorrichtung 21 ist der Eingang der Diode an den Ausgang Y des Schalttransistornetzwerks 1 angeschlossen. Ein Ausgang der Diode ist an den Körper des MOS-Transistors M11 angeschlossen. Im Fall der Begrenzervorrichtung 22 ist der Eingang der Diode an den Ausgang /Y des Schalttransistornetzwerks 1 angeschlossen. Ein Ausgang der Diode ist mit dem Körper des MOS-Transistors M12 verbunden. Fig. 78B zeigt ein Beispiel, bei dem das Gate des nMOS- Transistors M26 mit einer Schwellspannung unter VF und das Drain desselben miteinander verbunden sind. Fig. 79D ist eine Querschnittsansicht des genannten Beispiels. Fig. 78C zeigt ein Beispiel, bei dem das Gate und das Drain des pMOS- Transistors M27, dessen Absolutwert der Schwellspannung unter VF liegt, miteinander verbunden sind. Fig. 78D zeigt ein Beispiel, bei dem der pMOS-Transistor M28 eingesetzt ist, dessen Source zum Eingang und dessen Drain zum Ausgang gemacht ist, und an dessen Gate eine Spannung unter VTP + VF angelegt ist. Fig. 79F ist eine Querschnittsansicht des genannten Beispiels, wobei VTP die Schwellspannung des MOS- Transistors M28 ist. Es sei darauf hingewiesen, daß der in den Fig. 79D bis 79F gezeigte Körper schwebend oder an das Gate angeschlossen sein kann.
Die Fig. 80A und 80B zeigen die Ergebnisse vom Auftragen der Spannung VBS zwischen dem Körper und dem Source, der Schwellspannung VT und des Stroms IBS zwischen dem Körper und dem Source bezüglich der Spannung des Ausgangs Y, wenn die Begrenzervorrichtung 21 an den Körper des pMOS-Transistors M11 angeschlossen ist.
Fig. 80A zeigt einen Fall, bei dem eine Diode D1 als Begrenzervorrichtung eingesetzt ist, die Versorgungsspannung Vcc auf 1 V und die Begrenzerspannung Vlim auf 0,5 V eingestellt ist. Da die Ausgangsspannung um Vlim höher als die Eingangsspannung ist, ist VB immer um 0,5 V geringer als die Spannung des Ausgangs Y. Da das Potential des Körpers angehoben wird, wenn die Spannung des Ausgangs Y angehoben worden ist, sinkt V. Da jedoch VB VF nicht übersteigt, fließt kein wesentlicher Vorwärtsstrom IBS.
Ein ähnliches Ergebnis kann auch in dem Fall erreicht werden, indem der MOS-Transistor M26 oder M27 anstelle der Diode D1 eingesetzt wird. Was den Betrieb der Begrenzervorrichtung 22 und des pMOS-Transistors M12 betrifft, können ähnliche Ergebnisse erzielt werden.
Fig. 80B zeigt den Fall, daß ein MOS-Transistor M28 als Begrenzervorrichtung eingesetzt wird, die Versorgungsspannung Vcc auf 1 V, die Gatespannung VG auf 1 V und VF auf 0,7 V sowie die Schwellspannung VTP des MOS- Transistors M28 auf 0,5 V eingestellt sind. Im Fall, daß die Eingangsspannung 1 V beträgt, ist der MOS-Transistor M28 leitend. Daher wird das Ausgangssignal auf 1 V gebracht. Wenn die Eingangsspannung geringer als 1 V ist, wird der Ausgang abgesenkt. Wenn die Eingangsspannung geringer als 0,5 V ist, wird M28 nichtleitend. Daher wird der Ausgang auf 0,5 V gebracht. Deswegen ist in einem Bereich, in dem die Spannung des Ausgangs Y 0 V bis 0,5 V ist, VBS gleich -0,5 V. Wenn die Spannung des Ausgangs Y höher als 0,5 V ist, wird VBS angehoben und VT abgesenkt. Da VBS VF nicht übersteigt, fließt kein wesentlicher Vorwärtsstrom IBS Darüber hinaus werden ähnliche Operationen in der Begrenzervorrichtung 22 und dem pMOS-Transistor M12, der Begrenzervorrichtung 45 und dem pMOS-Transistor M19, der Begrenzervorrichtung 47 und dem pMOS-Transistor M12, der Begrenzervorrichtung 49 und dem pMOS-Transistor M23 und der Begrenzervorrichtung 51 und dem pMOS-Transistor M25 durchgeführt.
Die Fig. 81A bis 81D zeigen Beispiele der Begrenzervorrichtung 31 und 32. Die Fig. 82A bis 82F sind deren Querschnittsansichten. Die Fig. 81A und 82A bis 82C zeigen den Fall, daß die Diode D2 eingesetzt wird. Die Fig. 81B und 82D zeigen ein Beispiel, bei dem der nMOS-Transistor M26 eingesetzt wird. Die Fig. 81C und 82E zeigen ein Beispiel, bei dem der pMOS-Transistor M27 eingesetzt wird. Der Unterschied der in den Fig. 78A bis 78D gezeigten Strukturen besteht darin, daß die Eingänge und Ausgänge untereinander vertauscht sind. Fig. 81D zeigt ein Beispiel, bei dem der nMOS-Transistor M31 eingesetzt ist, dessen Source zum Eingang und dessen Eingang zum Ausgang gemacht ist, und an dessen Gate eine höhere Spannung als VTN + VF angelegt ist. Fig. 82F zeigt eine Querschnittsansicht des genannten Beispiels. Man beachte, daß VTN die Schwellspannung des MOS-Transistors M31 ist. Es sei auch darauf hingewiesen, daß der in den Fig. 82D bis 82F gezeigte Körper schwebend oder an das Gate angeschlossen sein kann.
Die Fig. 83A bis 83B zeigen die Ergebnisse vom Auftragen der Spannung VBS zwischen dem Körper und dem Source, der Schwellspannung VT und des Stroms IBS zwischen dem Körper und dem Source bezüglich der Spannung VGS zwischen dem Gate und dem Source, wenn die Begrenzervorrichtung 31 zwischen das Gate und den Körper des nMOS-Transistors M13 geschlossen ist. Fig. 83A zeigt den Fall, daß die Diode D2 als Begrenzervorrichtung eingesetzt ist, die Versorgungsspannung Vcc auf 1 V und die Begrenzerspannung Vlim auf 0,5 V eingestellt sind. Da die Ausgangsspannung der Diode um Vlim geringer als die Eingangsspannung ist, ist VBS immer um 0,5 V geringer als VGS. Da das Potential des Körpers angehoben wird, wenn VGS angehoben worden ist, wird VT verringert. Es fließt jedoch kein wesentlicher Vorwärtsstrom IBS, da VBS VF nicht übersteigt. Die dargestellte Struktur ist so aufgebaut, daß der MOS-Transistor M31 anstelle der Diode D2 eingesetzt ist, die Versorgungsspannung Vcc auf 1 V, die Gatespannung VG auf 0 V, VF auf 0,7 V und die Schwellspannung VTN des MOS-Transistors M31 auf -0,5 V eingestellt ist. Da M31 nichtleitend wird im Fall, daß die Eingangsspannung 0 V ist, wird der Ausgang auf 0 V gebracht. Wenn die Eingangsspannung höher als 0 V ist, ist auch der Ausgang angehoben. Da M31 nichtleitend ist, wenn die Eingangsspannung höher als 0,5 V ist, wird der Ausgang auf 0,5 V gebracht. In einem Bereich von VGS von 0 V bis 0,5 V wird daher VBS angehoben und VT verringert. Wenn VGS 0,5 V übersteigt, wird VBS auf 0,5 V gebracht, und VBS übersteigt VF nicht. Daher fließt kein wesentlicher Vorwärtsstrom IBS Ähnliche Operationen werden durch die Begrenzervorrichtung 32 und den nMOS-Transistor M14, die Begrenzervorrichtung 41 und den nMOS-Transistor M15, die Begrenzervorrichtung 42 und den nMOS-Transistor M16, die Begrenzervorrichtung 43 und den nMOS-Transistor M17, die Begrenzervorrichtung 44 und den nMOS-Transistor M18, die Begrenzervorrichtung 46 und den nMOS-Transistor M20, die Begrenzervorrichtung 48 und den nMOS-Transistor M22, den Begrenzer 50 und den nMOS- Transistor M24 und die Begrenzervorrichtung 52 und den nMOS- Transistor M26 durchgeführt. Die Eingangskapazität der in Fig. 73 gezeigten Pufferschaltung entspricht der Eingangskapazität der Gatekapazität und der Begrenzervorrichtung der nMOS-Transistoren M13 und M14. Da der auf dem SOI-Substrat gebildete MOS-Transistor im wesentlichen keine Kopplungskapazität zwischen dem Source und dem Drain besitzt, ist die Eingangskapazität der Begrenzervorrichtung im wesentlichen Null für den Fall, daß die in den Fig. 78B, 78D, 81C oder 81D gezeigte Struktur als Begrenzervorrichtung eingesetzt ist. Daher ist die Eingangskapazität der vorhergehenden Pufferschaltung nur die Gatekapazität des nMOS-Transistors M13 oder M14. Wie oben beschrieben worden ist die Ausgangslastkapazität des Schalttransistornetzwerks 1 kleiner als die der durch den CMOS-Inverter gebildeten üblichen Pufferschaltung.
Fig. 84 zeigt eine andere Schalttransistorlogikschaltung. Auf die Beschreibung der Elemente mit den gleichen Bezugsziffern wird verzichtet. Der auf einem SOI-Substrat gebildete pMOS-Transistor M32 besitzt eine derartige Struktur, daß das Source mit der Versorgungsspannung Vcc, das Gate mit Y, das Drain mit der Ausgangsklemme /OUT und der Körper mit dem Ausgang der Begrenzervorrichtung 21 verbunden ist. Der auf einem SOI-Substrat gebildete pMOS- Transistor M33 besitzt eine derartige Struktur, daß das Source mit Vcc, das Gate mit /Y, das Drain mit OUT und der Körper mit dem Ausgang der Begrenzervorrichtung 22 verbunden ist. Der auf einem SOI-Substrat gebildete nMOS-Transistor M34 besitzt eine derartige Struktur, daß das Source mit dem Massepotential Vss, das Gate mit OUT und der Körper mit dem Ausgang der Begrenzervorrichtung 31 verbunden ist. Der auf einem SOI-Substrat gebildete nMOS-Transistor M14 besitzt eine derartige Struktur, daß das Source mit Vss, das Gate mit /OUT, das Drain mit OUT und der Körper mit dem Ausgang der Begrenzervorrichtung 32 verbunden ist. Das heißt, die durch die MOS-Transistoren M32 bis M35 gebildete Schaltung ist eine 2-Schienen-Eingangspufferschaltung, die die Komplementärsignale Y und /Y des Schalttransistornetzwerks 1 empfängt und die Komplementärsignale OUT und /OUT überträgt.
Die in Fig. 73 gezeigte Schalttransistorlogikschaltung besitzt eine derartige Struktur, daß das Ausgangssignal vom Schalttransistornetzwerk 1 nur vom nMOS-Transistor empfangen wird und sein Hochpegelausgang durch eine Schaltung aus dem pMOS-Transistor gehalten wird. Andererseits besitzt die in Fig. 84 gezeigte Schalttransistorlogikschaltung eine derartige Struktur, daß das Ausgangssignal vom Schalttransistornetzwerk 1 nur durch den pMOS-Transistor empfangen wird und sein Niederpegelausgang durch eine Schaltung aus dem nMOS-Transistor gehalten wird.
Fig. 85 zeigt andere Beispiele der Schalttransistorlogikschaltung. Der Unterschied der in Fig. 85 gezeigten Struktur von der in Fig. 73 gezeigten besteht darin, daß die Begrenzervorrichtungen 23 und 24 zu den pMOS- Transistoren M36 und M37 hinzugefügt sind. Das heißt, der pMOS-Transistor M36 besitzt eine derartige Struktur, daß das Source mit der Versorgungsspannung Vcc, das Gate mit /Y, das Drain mit Y verbunden und die Begrenzervorrichtung 23 zwischen das Gate und den Körper geschlossen ist. Der pMOS- Transistor M37 besitzt eine derartige Struktur, daß das Source mit Vcc, das Gate mit Y, das Drain mit /Y verbunden und die Begrenzervorrichtung 24 zwischen das Gate und den Körper geschlossen ist. Im genannten Fall wird die Schwellspannung des MOS-Transistors, der das Schalttransistornetzwerk 1 bildet, angehoben. Auch wenn der Ausgang der logischen 1 einem Schwellwertabfall begegnet, können daher hohe Pegel beibehalten werden, um eine Verschlechterung der Treiberfähigkeit zu verringern.
Fig. 86 zeigt ein anderes Beispiel der Schalttransistorlogikschaltung. Die in Fig. 86 gezeigte Struktur unterscheidet sich von der in Fig. 85 geze 13442 00070 552 001000280000000200012000285911333100040 0002019622646 00004 13323igten darin, daß die Gates der pMOS-Transistoren M36 und M37 und die Eingänge der Begrenzervorrichtungen 23 und 24 an den Ausgang der Pufferschaltung angeschlossen sind. Das heißt, der pMOS-Transistor M36 besitzt eine derartige Struktur, daß das Source mit der Versorgungsspannung Vcc, das Gate mit /OUT, das Drain mit Y verbunden und die Begrenzervorrichtung 23 zwischen das Gate und den Körper geschlossen ist. Der pMOS-Transistor M37 besitzt eine derartige Struktur, daß das Source mit Vcc, das Gate mit OUT und das Drain mit /Y verbunden ist. Wenn daher der Ausgang einem Schwellwertabfall begegnet, können hohe Pegel beibehalten und eine Verschlechterung der Treiberfähigkeit verhindert werden.
Fig. 87 zeigt ein anderes Beispiel der Schalttransistorlogikschaltung. Der Unterschied gegenüber der in Fig. 85 gezeigten Struktur besteht darin, daß die Körper der die Verriegelungsschaltung bildenden pMOS- Transistoren M36 und M37 an die Ausgänge der Begrenzervorrichtungen 21 und 22 angeschlossen sind. Das heißt, der pMOS-Transistor M36 besitzt eine derartige Struktur, daß das Source mit der Versorgungsspannung Vcc, das Gate mit /Y, das Drain mit Y und der Körper mit dem Ausgang der Begrenzervorrichtung 21 verbunden ist. Der pMOS- Transistor M37 besitzt eine derartige Struktur, daß das Source mit Vcc, das Gate mit Y, das Drain mit /Y und der Körper mit dem Ausgang der Begrenzervorrichtung 22 verbunden ist. Auch wenn in diesem Fall bei einer logische 1 am Ausgang ein Schwellwert auftritt, können hohe Pegel beibehalten und eine Verschlechterung der Treiberfähigkeit verhindert werden.
Obwohl die vorhergehende Ausführungsform eine derartige Struktur besitzt, daß sich die pMOS-Transistoren M32 und M36 die Begrenzervorrichtung 21 teilen und die pMOS-Transistoren M33 und M37 sich die Begrenzervorrichtung 22 teilen, erlaubt die in Fig. 86 gezeigte Struktur ein Teilen der Begrenzervorrichtung in ähnlicher Weise. Eine Spannungshalteschaltung kann zu der in Fig. 84 gezeigten Struktur hinzugefügt werden.
Fig. 88 zeigt einen nMOS-Transistor gemäß einer vierundzwanzigsten Ausführungsform der vorliegenden Erfindung. Fig. 88 zeigt einen nMOS-Transistor M1, der auf einem SOI-Substrat ausgebildet ist, einen Kondensator C1, der zwischen das Gate und den Körper von M1 geschlossen ist, und eine Begrenzervorrichtung 1 zum Halten des Potentials des Körpers von M1 auf einem Pegel unterhalb einer vorbestimmten Spannung Vlim.
Fig. 89 zeigt ein Beispiel, bei dem ein pMOS-Transistor als die in Fig. 88 gezeigte Begrenzervorrichtung 1 eingesetzt wird. Ein pMOS-Transistor M2 besitzt eine derartige Struktur, daß der Körper von M1 als dessen Source eingesetzt wird, sein SOI-Substrat als dessen Gate eingesetzt wird und an das Drain die Spannung VNN angelegt wird. An das Gate des pMOS-Transistors wird das Substratpotential VSUB (≧ VNN) angelegt. In der genannten Begrenzervorrichtung ist die Grenzspannung Vlim gleich VSUB + VTL. VTL ist dabei der Absolutwert der Schwellspannung von M2.
Die Fig. 90A bzw. 90B sind Drauf- und Querschnittsansichten entlang der Linie 90B-90B von Fig. 90A, die den nMOS- Transistor M1 mit einem Kondensator und eine Begrenzervorrichtung mit den Strukturen von Fig. 88 zeigen. Entsprechend den Fig. 90A und 90B besitzt ein p-Typ- Siliziumsubstrat 2 einen Elementbereich 4, der auf einem eingebetteten Isolieroxidfilm 3 davon ausgebildet ist. Im Elementbereich 4 ist der nMOS-Transistor M1 ausgebildet, der den Körper aus einem p-Typ-Bereich 5 hat. Ein Gate 6, eine Metallverdrahtung 7, die über einen Kontakt 8 mit dem Gate 6 verbunden ist, und ein Gateisolieroxidfilm 9 sind auf dem oberen Abschnitt des Elementbereichs 4 ausgebildet. Ein Source/Drain-Bereich 10 ist durch eine n-Typ- Diffusionsschicht gebildet. Die Metallverdrahtung 11 ist über den Kontakt 8 mit dem Source/Drain-Bereich verbunden.
Im Elementbereich 4 bilden ein p-Typ-Bereich und das Gate 6 einen MOS-Kondensator C1. Um die Schwellspannung von C1 höher als die Schwellspannung des MOS-Transistors M1 zu machen, wird die Störstellendichte im p-Typ-Bereich 12 höher eingestellt als im p-Typ-Bereich 5.
Im Elementbereich 4 wird ein pMOS-Transistor M2 ausgebildet, in dem ein I-Typ-Bereich 13 zu dem Körper, ein p-Typ- Substrat 2 zum Gate, der p-Typ-Bereich 5 zum Source und der p-Typ-Bereich 14 zum Drain ausgebildet sind. Der p-Typ- Bereich 15 ist ein Bereich zum Steuern der Schwellspannung von N2. Bezugsziffer 16 stellt eine Metallverdrahtung dar, die über den Kontakt 8 an den Drainbereich 14 angeschlossen ist.
Fig. 91 zeigt die Ergebnisse vom Auftragen der Spannung VBS zwischen Körper und Source, der Schwellspannung VTN und des Stroms IBS zwischen Körper und Source bezüglich der Spannung VGS zwischen Gate und Source des nMOS-Transistors M1. Das Potential des Source ist auf 0 V, VNN auf 0 V, VSUB auf 0 V, das Körperpotential VBS auf 0 V, wenn VGS 0 V ist, und der Absolutwert VTL der Schwellspannung des pMOS-Transistors M2 auf 0,5 V eingestellt. Es wird angenommen, daß die Kapazität des Körpers vernachlässigt werden kann. Es wird nun der Fall betrachtet, daß VGS von 0 V auf 1 V steigt, und dann dieselbe von 1 V auf 0 V sinkt.
Wenn VGS von 0 V ansteigt, befindet sich der Körper des nMOS-Transistors M1 in einem Schwebezustand, da der pMOS- Transistor M2 abgetrennt worden ist. Daher wird VBS angehoben, bis M2 leitend wird. Wenn VBS auf 0,5 V (= VTL = Vlim) angehoben worden ist, wird M2 leitend, so daß VBS nicht angehoben wird. Auch wenn daher VGS auf einen Pegel über VF angehoben wird, fließt kein Strom IBS in den pn- Übergang zwischen Körper und Source. Falls VBS angehoben wird, sinkt VTN.
Wenn VGS von 1 V abgesenkt wird, sinkt VBS, da der Körper von M1 im Schwebezustand ist. Da zu diesem Zeitpunkt VBS VF nicht übersteigt, fließt IBS nicht. Sofern VBS gesenkt wird, steigt VTN an. Daher steigt die Schwellspannung, wenn VGS gleich 0 V ist. Der Verluststrom wird deswegen zum Zeitpunkt des Abtrennens weiter reduziert.
Obwohl die vorhergehenden Ausführungsformen bezüglich des nMOS-Transistors beschrieben worden sind, kann eine ähnliche Struktur mit Hilfe eines pMOS-Transistors durch Wechseln des Leitungstyps der Störstellen und der Polarität der Spannung realisiert werden.
Eine Übergangsoperation bzw. ein Schaltvorgang eines Inverters wird nun beispielhaft für eine Schaltung mit einem MOS-Transistor vom Typ der genannten Struktur beschrieben.
Fig. 92 zeigt einen CMOS-Inverter mit einer derartigen Struktur, daß ein nMOS-Transistor M3 auf der Entladungsseite und ein pMOS-Transistor M4 auf der Ladungsseite ausgebildet sind. Der nMOS-Transistor M3 besitzt eine derartige Struktur, daß ein Kondensator C2 und ein pMOS-Transistor M5 im gleichen Elementbereich ausgebildet sind, das Gate mit einer Eingangsklemme (Eingangsspannung Vin) verbunden ist, das Source an Masse gelegt ist (Massepotential Vss) und das Drain mit der Ausgangsklemme (Ausgangsspannung VOUT) verbunden ist. Der Kondensator C2 ist mit der Eingangsklemme und dem Körper (Körperspannung VBN) des M3 verbunden. Das Gate und der Körper von M5 sind an Masse gelegt und das Source desselben ist mit dem Körper von M3 verbunden. M4 besitzt eine derartige Struktur, daß der Kondensator C3 und ein nMOS-Transistor M6 in einem gleichen Elementbereich davon gebildet sind, das Gate an die Eingangsklemme, das Source an die Versorgungsspannung Vcc und das Drain an die Ausgangsklemme angeschlossen sind. C3 ist an die Eingangsklemme und den Körper (Körperspannung VBP) des M4 angeschlossen. Gate und Drain des M6 sind an die Versorgungsspannung und das Source desselben an den Körper von M4 angeschlossen. Die Fig. 93A bis 93C zeigen die Schaltwellenformen der Ausgangsspannung VOUT, der Körperspannung VBN und der Schwellspannung VTN von M3 sowie der Körperspannung VBP und der Schwellspannung VTP von M4. Es wird vorausgesetzt, daß VDD 1 V, Vss 0 V und Vlim 0,5 V sind. Im Anfangszustand sei VIN gleich 0 V, VBN gleich Vlim und VBP gleich VDD-Vlim.
Da VBN gleich 0,5 V ist, wenn t = 0, ist die Schwellspannung von M3 kleiner als der Wert VTNO, wenn VBN gleich 0 V ist. Da VIN gleich 0 V ist, ist M3 nichtleitend. Da VBP 0,5 V ist, ist der Absolutwert der Schwellspannung von M4 kleiner als der Absolutwert |VTPO|, wenn VPB 1 V ist, so daß M4 leitend wird. Folglich wird der Ausgang des Inverters durch M4 gespeist, so daß VOUT zu 1 V gemacht wird. Wenn VIN in einem Zeitraum von t = t1 bis t = t2 ansteigt, zielt die Koppelkapazität der Kondensatoren C2 und C3 auf einen Anstieg von VBN und VBP. Da jedoch M5 leitend und M6 nichtleitend sind, bleibt VBN auf Vlim und nur VBP steigt auf Vmax. Unter der Annahme, daß die Kapazität des Körpers von M4 zu diesem Zeitpunkt CPB ist, ist Vmax = C3/ (C3 + CPB) (V) Obwohl VTN nicht geändert wird und auf einem niedrigen Schwellwert bleibt, vergrößert sich der Absolutwert von VTP.
Folglich wird der Ausgang vom Inverter durch M3 entladen, so daß VOUT zu 0 V gemacht wird.
Wenn VIN in einem Zeitraum von t = t3 bis t = t4 ansteigt, senkt die Koppelkapazität der Kondensatoren C2 und C3 VBN und VBP. Zu diesem Zeitpunkt sind sowohl M5 als auch M6 nichtleitend und deswegen wird VBN auf Vmin und VBP auf Vlim gesenkt. Unter der Annahme, daß die Kapazität des Körpers von M3 CBN ist, ist Vmin = C2/ (C2 + CBN) (V). Darüber hinaus wird VTN vergrößert und der Absolutwert von VTP reduziert. Folglich wird der Ausgang des Inverters durch M4 geladen, so daß VOUT zu 1 V gemacht wird.
Wenn VIN im Zeitraum von t = t5 bis t = t6 ansteigt, hebt die Koppelkapazität der Kondensatoren C2 und C3 VBN und VBP an. Da M5 und M6 zu diesem Zeitpunkt nichtleitend sind, wird VBN zu Vlim und VBP zu Vmax angehoben. Darüber hinaus wird VTN reduziert und der Absolutwert von VTP vergrößert. Folglich wird der Ausgang des Inverters durch M3 entladen, so daß VOUT zu 0 V gemacht wird.
Eine der vorhergehenden Operation ähnliche Operation wird wiederholt. Wie oben beschrieben worden ist, nützt der Inverter gemäß dieser Ausführungsform die Eigenschaft der konventionellen Struktur, bei der das Gate und der Körper direkt miteinander verbunden sind, um den Absolutwert der Schwellspannung des leitenden MOS-Transistors zu reduzieren und den Absolutwert des Schwellwerts des nichtleitenden MOS- Transistors zu vergrößern. Wenn darüber hinaus die Versorgungsspannung auf einen Pegel höher als VF angehoben worden ist, kann außer im Anfangszustand der Fluß von Überflußstrom verhindert werden. Daher kann eine Schaltung bereitgestellt werden, die normal arbeiten kann, auch wenn die Versorgungsspannung höher als VF ist, und die frei von Einflüssen gegenüber einer Änderung der Versorgungsspannung und Rauschen ist, auch wenn die Versorgungsspannung geringer als VF ist.
Obwohl die vorhergehende Ausführungsform eine derartige Struktur besitzt, daß Gate und Drain von M5 und Gate und Drain von M6 auf dem gleichen Potential liegen, ist die vorliegende Erfindung nicht darauf beschränkt. Das Potential kann in Anbetracht der Beziehung zwischen der Versorgungsspannung, der Gatespannung, der Schwellspannungen von M5 und M6 und Vlim auf einen anderen Pegel eingestellt werden. Die vorliegende Erfindung kann auf eine Mehreingang- Logikschaltung ebenso wie auf den Inverter mit einem Eingang angewandt werden. Darüber hinaus kann die vorliegende Erfindung auf eine Schaltung vom Signalübertragungstyp angewandt werden, wie beispielsweise ein Übertragungsgatter oder eine Bustransistorlogikschaltung.

Claims (40)

1. Integrierte Halbleiterschaltungsvorrichtung mit:
einem Halbleitersubstrat (3, 9), und
einem MOS-Transistor (M), der auf dem Halbleitersubstrat gebildet ist und ein erstes Gate (6) besitzt, wobei
ein erstes Signal (XA), das an das erste Gate angelegt ist, und ein zweites Signal (XB), das an einen dem Halbleitersubstrat entsprechenden Substratbereich (9) angelegt ist, miteinander kombiniert werden, derart, daß ein (einzelnes) logisches Signal übertragen wird.
2. Integrierte Halbleiterschaltungsvorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß das Halbleitersubstrat (3, 9) auf einem Isolierfilm ausgebildet ist.
3. Integrierte Halbleiterschaltungsvorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß es weiterhin enthält
ein zweites Gate (11), das in dem unteren Abschnitt des Halbleitersubstrats ausgebildet ist, wobei
das erste Gate des MOS-Transistors im oberen Abschnitt des Halbleitersubstrats ausgebildet ist und
das zweite Signal an das zweite Gate angelegt ist.
4. Integrierte Halbleiterschaltungsvorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß es weiterhin enthält
ein zweites Gate (13), das im Seitenabschnitt des Halbleitersubstrats ausgebildet ist, wobei
das erste Gate des MOS-Transistors im oberen Abschnitt des Halbleitersubstrats ausgebildet ist und das zweite Signal an das zweite Gate angelegt ist.
5. Integrierte Halbleiterschaltungsvorrichtung gemäß einem der Ansprüche 1, 3 und 4, dadurch gekennzeichnet, daß der MOS-Transistor und mindestens eines/einer aus einem Widerstandselement (15) und einem MOS-Transistor miteinander verbunden sind, so daß eine Logikschaltung gebildet wird.
6. Integrierte Halbleiterschaltungsvorrichtung gemäß Anspruch 5, dadurch gekennzeichnet, daß die Logikschaltung mindestens eine aus OR-, NOR-, AND-, NAND-, EXOR-, und EXNOR-Schaltungen ist.
7. Integrierte Halbleiterschaltungsvorrichtung mit
einem Schaltungsarray, bei dem mindestens drei Inverterschaltungen (11 bis 13) verbunden sind und das aus n Schaltungen (n ≧ 3) besteht,
einem pMOS-Transistor (Mp) und einem nMOS-Transistor (Mn), bei denen die Inverter auf einem Halbleitersubstrat ausgebildet sind, deren Gates gemeinsam verbunden sind und die in Serie zwischen eine Leistungsquelle und Masse geschaltet sind, wobei
eine Eingangsklemme einer k-2m (m = 1, 2, . . ., wobei 2m ≦ k-1)-ten Inverterschaltung im Schaltungsarray mit einem dem Halbleitersubstrat des pMOS-Transistors und des nMOS-Transistors entsprechenden Substratbereich, die eine k (k 3)-te Inverterschaltung im Schaltungsarray bilden, verbunden ist.
8. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß das Halbleitersubstrat (3, 9) auf einem Isolierfilm ausgebildet ist.
9. Integrierte Halbleiterschaltung mit
einem Halbleitersubstrat,
einem ersten pMOS-Transistor (M1) mit einem an eine Leistungsversorgungsklemme (Vcc) angeschlossenen Source, einem an einen ersten Ausgangsknoten angeschlossenen Gate, einem an einen zweiten Ausgangsknoten angeschlossenen Drain und einem dem Halbleitersubstrat entsprechenden ersten Substratbereich zum Empfang eines ersten Signals,
einem zweiten pMOS-Transistor (M2) mit einem an die Leistungsversorgungsklemme angeschlossenen Source, einem an einen zweiten Ausgangsknoten angeschlossenen Gate, einem an einen ersten Ausgangsknoten angeschlossenen Drain und einem dem Halbleitersubstrat entsprechenden zweiten Substratbereich zum Empfang eines zweiten Signals, das ein Komplementärsignal des ersten Signals ist,
einem ersten nMOS-Transistor (M3) mit einem an eine Masseklemme angeschlossenen Source, einem an einen zweiten Ausgangsknoten angeschlossenen Drain und einem Gate sowie einem dem Halbleitersubstrat entsprechenden dritten Substratbereich zum Empfang eines ersten Signals, und
einem nMOS-Transistor (M4) mit einem an die Masseklemme angeschlossenen Source, einem an einen ersten Ausgangsknoten angeschlossenen Drain und einem Gate sowie einem dem Halbleitersubstrat entsprechenden vierten Substratbereich zum Empfang eines zweiten Signals.
10. Integrierte Halbleiterschaltung gemäß Anspruch 9, weiterhin gekennzeichnet durch
eine erste Verzögerungsschaltung (70), die an das Gate des ersten nMOS-Transistors zum Empfang des ersten Signals angeschlossen ist, um so ein drittes Signal zum Gate des ersten nMOS-Transistors zu übertragen, und
eine zweite Verzögerungsschaltung (70), die an das Gate des zweiten nMOS-Transistors zum Empfang des zweiten Signals angeschlossen ist, um so ein viertes Signal zum Gate des zweiten nMOS-Transistors zu übertragen.
11. Integrierte Halbleiterschaltung mit
einem Halbleitersubstrat,
einem ersten pMOS-Transistor (M1) mit einem an eine Leistungsversorgungsklemme (Vcc) angeschlossenen Source, einem Gate und einem dem Halbleitersubstrat entsprechenden Substratbereich, die an einen ersten Ausgangsknoten (OUT) angeschlossen sind, und einem an einen zweiten Ausgangsknoten (/OUT) angeschlossenen Drain,
einem zweiten pMOS-Transistor (M2) mit einem an die Leistungsversorgungsklemme angeschlossenen Source und einem Gate sowie einem dem Halbleitersubstrat entsprechenden Substratbereich, die an einen zweiten Ausgangsknoten angeschlossen sind, und einem an den ersten Ausgangsknoten angeschlossenen Drain,
einer ersten Eingangsschaltung (30), die zwischen dem ersten Ausgangsknoten und eine Masseklemme (Vss) zum Empfang eines oder mehrerer Signale (IN) geschlossen ist, und
einer zweiten Eingangsschaltung (40), die zwischen den zweiten Ausgangsknoten und die Masseklemme zum Empfang eines Komplementärsignals des Eingangssignals (/IN) der ersten Eingangsschaltung geschlossen ist.
12. Integrierte Halbleiterschaltung gemäß einem der Ansprüche 8, 9, 10 und 11, dadurch gekennzeichnet, daß der nMOS-Transistor und der pMOS-Transistor auf dem auf einem Isolierfilm (2) gebildeten Halbleitersubstrat gebildet sind.
13. Integrierte Halbleiterschaltung gemäß einem der Ansprüche 8, 9, 10 und 11, dadurch gekennzeichnet, daß die Halbleitersubstrate mit dem darauf gebildeten nMOS- Transistor und pMOS-Transistor elektrisch voneinander getrennt sind.
14. Integrierte Halbleiterschaltung gemäß Anspruch 11, dadurch gekennzeichnet, daß die erste und zweite Eingangsschaltung durch einen nMOS-Transistor oder mehrere parallelgeschalteter nMOS-Transistoren derartig gebildet sind, daß der dem Halbleitersubstrat entsprechende Substratbereich an das Gate des einen oder der mehreren nMOS-Transistoren angeschlossen ist.
15. Integrierte Halbleiterschaltung gemäß Anspruch 11, dadurch gekennzeichnet, daß die erste und zweite Eingangsschaltung durch einen nMOS-Transistor oder mehrere parallelgeschaltete nMOS-Transistoren derart gebildet sind, daß eine Verzögerungsschaltung zwischen dem Gate des einen oder der mehreren nMOS-Transistoren und dem dem Halbleitersubstrat entsprechenden Substratbereich ausgebildet ist.
16. Integrierte Halbleiterschaltung gemäß Anspruch 14 oder 15, dadurch gekennzeichnet, daß die dem Halbleitersubstrat entsprechenden Substratbereiche mit den MOS-Transistoren der ersten und zweiten Eingangsschaltungen elektrisch voneinander getrennt sind.
17. Integrierte Halbleiterschaltung mit
einem Halbleitersubstrat,
einem ersten nMOS-Transistor (M3) mit einem Drain und einem Gate, das an eine Leistungsversorgungsklemme (Vcc) angeschlossen ist, einem Source und einem dem Halbleitersubstrat entsprechenden Substratbereich, die an einen ersten Knoten (A) angeschlossen sind,
einem zweiten nMOS-Transistor (M4) mit einem Drain und einem Gate angeschlossen an die Leistungsversorgungsklemme, einem an einen zweiten Knoten (OUT) angeschlossenen Source und einem dem Halbleitersubstrat entsprechenden und an den ersten Knoten angeschlossenen Substratbereich,
einer ersten Eingangsschaltung (50), die zwischen den ersten Knoten und eine Masseklemme (Vss) geschlossen ist, zum Empfang eines oder mehrerer Signale, und
einer zweiten Eingangsschaltung (60), die zwischen den zweiten Knoten und die Masseklemme geschlossen ist, zum Empfang eines oder mehrerer Signale.
18. Integrierte Halbleiterschaltung mit
einem Halbleitersubstrat,
einem ersten nMOS-Transistor (M3) mit einem Drain und einem Gate angeschlossen an eine Leistungsversorgungsklemme (Vcc), einem an einen ersten Knoten (A) angeschlossenen Source und einem dem Halbleitersubstrat entsprechenden und an einen zweiten Knoten (OUT) angeschlossenen Substratbereich,
einem zweiten nMOS-Transistor (M4) mit einem Drain und einem Gate angeschlossen an die Leistungsversorgungsklemme, einem an den zweiten Knoten angeschlossenen Source und einem dem Halbleitersubstrat entsprechenden und an den ersten Knoten angeschlossenen Substratbereich,
einer ersten Eingangsschaltung (50), die zwischen den ersten Knoten und eine Masseklemme (Vss) geschlossen ist, zum Empfang eines oder mehrerer Signale, und
einer zweiten Eingangsschaltung (60), die zwischen den zweiten Knoten und die Masseklemme geschlossen ist, zum Empfang eines oder mehrerer Signale.
19. Integrierte Halbleiterschaltung mit
einem Widerstandselement (R1), das zwischen eine Leistungsversorgungsklemme (Vcc) und einen ersten Knoten (A) geschlossen ist,
einem nMOS-Transistor (M4) mit einem Drain und einem Gate angeschlossen an die Leistungsversorgungsklemme, einem an einen zweiten Knoten angeschlossenen Source und einem dem Halbleitersubstrat entsprechenden und an den ersten Knoten angeschlossenen Substratbereich,
einer ersten Eingangsschaltung (50), die zwischen den ersten Knoten und eine Masseklemme (Vss) geschlossen ist, zum Empfang eines oder mehrerer Signale, und
einer zweiten Eingangsschaltung (60), die zwischen den zweiten Knoten und die Masseklemme geschlossen ist, zum Empfang eines oder mehrerer Signale.
20. Integrierte Halbleiterschaltung gemäß einem der Ansprüche 17, 18 und 19, dadurch gekennzeichnet, daß die ersten und zweiten Eingangsschaltungen durch einen nMOS- Transistor oder mehrere in Serie geschaltete nMOS- Transistoren gebildet sind, bei denen der dem Halbleitersubstrat entsprechende Substratbereich an ein Gate angeschlossen ist.
21. Integrierte Halbleiterschaltung gemäß einem der Ansprüche 17, 18 und 19, dadurch gekennzeichnet, daß die ersten und zweiten Eingangsschaltungen durch einen oder mehrere in Serie geschaltete nMOS-Transistoren gebildet sind, bei denen eine Verzögerungsschaltung zwischen ein Gate und einen dem Halbleitersubstrat entsprechenden Substratbereich geschlossen ist.
22. Integrierte Halbleiterschaltung gemäß einem der Ansprüche 17, 18 und 19, dadurch gekennzeichnet, daß die ersten und zweiten Eingangsschaltungen durch einen nMOS- Transistor oder mehrere in Serie geschaltete nMOS- Transistoren gebildet sind, bei denen ein dem Halbleitersubstrat entsprechender Substratbereich an ein Gate angeschlossen ist.
23. Integrierte Halbleiterschaltung gemäß einem der Ansprüche 17, 18 und 19, dadurch gekennzeichnet, daß die ersten und zweiten Eingangsschaltungen durch einen nMOS- Transistor oder mehrere in Serie geschaltete nMOS- Transistoren gebildet sind, bei denen eine Verzögerungsschaltung zwischen ein Gate und einen dem Halbleitersubstrat entsprechenden Substratbereich geschlossen ist.
24. Integrierte Halbleiterschaltung gemäß einem der Ansprüche 17, 18, 19, 20, 21, 22 und 23, dadurch gekennzeichnet, daß jeder der MOS-Transistoren auf einem Siliziumsubstrat auf einem Isolierfilm gebildet ist.
25. Integrierte Halbleiterschaltung mit
einem Schalttransistornetzwerk (1) einschließlich mindestens eines MOS-Transistors mit einem Gate und einem einem Halbleitersubstrat entsprechenden Substratbereich, die ein erstes Signal empfangen, und einem Drain, das ein zweites Signal empfängt, wobei die logische Schaltung so aufgebaut ist, daß sie ein drittes Signal und ein viertes Signal, welches das Komplementärsignal des dritten Signals ist, überträgt,
einem ersten pMOS-Transistor (M11) mit einem an eine Leistungsversorgungsklemme angeschlossenen Source, einem an einen ersten Ausgangsknoten angeschlossenen Gate, einem an einen zweiten Ausgangsknoten angeschlossenen Drain und einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des dritten Signals,
einem zweiten pMOS-Transistor (M12) mit einem an die Leistungsversorgungsklemme angeschlossenen Source, einem an den zweiten Knoten angeschlossenen Gate, einem an den ersten Ausgangsknoten angeschlossenen Drain und einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des vierten Signals,
einem ersten nMOS-Transistor (M13) mit einem an eine Masseklemme angeschlossenen Source, einem an den zweiten Ausgangsknoten angeschlossenen Drain und einem Gate sowie einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des dritten Signals, und
einem zweiten nMOS-Transistor (M14) mit einem an die Masseklemme angeschlossenen Source, einem an den ersten Ausgangsknoten angeschlossenen Drain und einem Gate sowie einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des vierten Signals.
26. Integrierte Halbleiterschaltung gemäß Anspruch 25, weiterhin gekennzeichnet durch
einen dritten pMOS-Transistor (M103) mit einem an die Leistungsversorgungsklemme angeschlossenen Source, einem Gate und einem dem Halbleitersubstrat entsprechenden Substratbereich, die an den zweiten Ausgangsknoten angeschlossen sind, und einem Drain zum Empfang des dritten Signals und
einen vierten pMOS-Transistor (M104) mit einem an die Leistungsversorgungsklemme angeschlossenen Source, einem Gate und einem dem Halbleitersubstrat entsprechenden Substratbereich, die an den ersten Ausgangsknoten angeschlossen sind und einem Drain zum Empfang des vierten Signals.
27. Integrierte Halbleiterschaltungsvorrichtung mit
einem Schalttransistornetzwerk (1) einschließlich mindestens eines MOS-Transistors mit einem Gate zum Empfang eines ersten Signals, einem Drain zum Empfang eines zweiten Signals und 2n (n ist eine natürliche Zahl) Eingängen zum Ausgeben eines dritten Signals und eines vierten Signals, welches das Komplementärsignal des dritten Signals ist,
einer ersten Begrenzervorrichtung (21) zum Empfang des dritten Signals um ein fünftes Signal zu übertragen, einem ersten pMOS-Transistor (M21) mit einem an eine Leistungsquelle angeschlossenen Source, einem an einen ersten Ausgangsknoten angeschlossenen Gate und einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des fünften Signals,
einer zweiten Begrenzervorrichtung (22) zum Empfang des vierten Signals, um ein sechstes Signal zu übertragen,
einem zweiten pMOS-Transistor (M12) mit einem an die Leistungsversorgungsklemme angeschlossenen Source, einem an den zweiten Ausgangsknoten angeschlossenen Gate,
einem an den ersten Ausgangsknoten angeschlossenen Drain und einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des sechsten Signals,
einer dritten Begrenzervorrichtung (31) zum Empfang des dritten Signals, um ein siebtes Signal zu übertragen,
einem ersten nMOS-Transistor (M13) mit einem an eine Masseklemme angeschlossenen Source, einem an den zweiten Ausgangsknoten angeschlossenen Drain, einem Gate zum Empfang des dritten Signals und einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des siebten Signals,
einer vierten Begrenzervorrichtung (32) zum Empfang des vierten Signals, um ein achtes Signal zu übertragen, und
einen zweiten nMOS-Transistor (M14) mit einem an die Masseklemme angeschlossenen Source, einem an den ersten Ausgangsknoten angeschlossenen Drain, einem Gate zum Empfang des vierten Signals und einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des achten Signals.
28. Integrierte Halbleiterschaltungsvorrichtung gemäß Anspruch 27, dadurch gekennzeichnet, daß die ersten und zweiten Begrenzervorrichtungen Dioden sind, die so angeordnet sind, daß die Ausgangsspannung bezüglich der Eingangsspannung auf eine erste vorbestimmte Spannung, die höher als das Potential der Masseklemme und niedriger als das Potential der Leistungsversorgungsklemme ist, eingestellt ist.
29. Integrierte Halbleiterschaltungsvorrichtung gemäß Anspruch 27, dadurch gekennzeichnet, daß die ersten und zweiten Begrenzervorrichtungen pMOS-Transistoren sind, die jeweils ein Source zum Empfang der Eingangsspannung, ein Drain zum Übertragen der Ausgangsspannung und ein Gate, an das eine Spannung angelegt ist, die geringer als die durch Addieren der ersten eingebauten Spannung zwischen dem Source und dem dem Halbleitersubstrat entsprechenden Substratbereich zu einer Schwellspannung erhaltene Spannung ist, aufweisen.
30. Integrierte Halbleiterschaltungsvorrichtung gemäß Anspruch 27, dadurch gekennzeichnet, daß die Ausgangsspannung jeder der dritten und vierten Begrenzervorrichtungen bezüglich der Eingangsspannung auf ein zweites vorbestimmtes Potential eingestellt ist, welches höher als das Potential der Masseklemme und niedriger als das Potential der Leistungsversorgungsklemme ist.
31. Integrierte Halbleiterschaltungsvorrichtung gemäß Anspruch 27, dadurch gekennzeichnet, daß die dritten und vierten Begrenzervorrichtungen nMOS-Transistoren mit jeweils einem Source zum Empfang der Eingangsspannung, einem Drain zum Übertragen der Ausgangsspannung und einem Gate, an das eine Spannung angelegt ist, die höher als die durch Addieren der zweiten eingebauten Spannung zwischen dem Source und dem dem Halbleitersubstrat entsprechenden Substratbereich zur Schwellspannung erhaltene Spannung ist, sind.
32. Integrierte Halbleiterschaltungsvorrichtung mit
einem Schalttransistornetzwerk (1) einschließlich mindestens eines MOS-Transistors mit einem Gate zum Empfang eines ersten Signals, einem Drain zum Empfang eines zweiten Signals und 2n (n ist eine natürliche Zahl) Eingängen zum Ausgeben eines dritten Signals und eines vierten Signals, das das Komplementärsignal des dritten Signals ist,
einer ersten Begrenzervorrichtung (21) zum Empfang des dritten Signals, um ein fünftes Signal zu übertragen,
einem ersten nMOS-Transistor (M32) mit einem an eine Leistungsquelle angeschlossenen Source, einem an einen ersten Ausgangsknoten angeschlossenen Gate und einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des fünften Signals,
einer zweiten Begrenzervorrichtung (22) zum Empfang des vierten Signals, um ein sechstes Signal zu übertragen,
einem zweiten nMOS-Transistor (M33) mit einem an die Leistungsversorgungsklemme angeschlossenen Source, einem an den zweiten Ausgangsknoten angeschlossenen Gate, einem an den ersten Ausgangsknoten angeschlossenen Drain und einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des sechsten Signals, einer dritten Begrenzervorrichtung (31) zum Empfang des dritten Signals, um ein siebtes Signal zu übertragen,
einem ersten pMOS-Transistor (M34) mit einem an eine Masseklemme angeschlossenen Source, einem an den zweiten Ausgangsknoten angeschlossenen Drain, einem Gate zum Empfang des dritten Signals und einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des siebten Signals,
einer vierten Begrenzervorrichtung (32) zum Empfang des vierten Signals, um ein achtes Signal zu übertragen, und
einem zweiten pMOS-Transistor (M35) mit einem an die Masseklemme angeschlossenen Source, einem an den ersten Ausgangsknoten angeschlossenen Drain, einem Gate zum Empfang des vierten Signals und einem dem Halbleitersubstrat entsprechenden Substratbereich zum Empfang des achten Signals.
33. Integrierte Halbleiterschaltungsvorrichtung gemäß Anspruch 32, dadurch gekennzeichnet, daß die ersten und zweiten Begrenzervorrichtungen derartig angeordnete Dioden sind, daß die Ausgangsspannung bezüglich der Eingangsspannung auf eine erste vorbestimmte Spannung eingestellt ist, die höher als das Potential der Masseklemme und niedriger als das Potential der Leistungsversorgungsklemme ist.
34. Integrierte Halbleiterschaltungsvorrichtung gemäß Anspruch 32, dadurch gekennzeichnet, daß die ersten und zweiten Begrenzervorrichtungen nMOS-Transistoren mit jeweils einem Source zum Empfang der Eingangsspannung, einem Drain zum Übertragen der Ausgangsspannung und einem Gate, an das eine Spannung angelegt ist, die höher ist als die durch Addieren der ersten eingebauten Spannung zwischen dem Source und dem dem Halbleitersubstrat entsprechenden Substratbereich zur Schwellspannung erhaltene Spannung, sind.
35. Integrierte Halbleiterschaltungsvorrichtung gemäß Anspruch 32, dadurch gekennzeichnet, daß die Ausgangsspannung jedes der dritten und vierten Begrenzervorrichtungen bezüglich der Eingangsspannung auf ein zweites vorbestimmtes Potential eingestellt ist, das höher als das Potential der Masseklemme und niedriger als das Potential der Leistungsversorgungsklemme ist.
36. Integrierte Halbleiterschaltungsvorrichtung gemäß Anspruch 32, dadurch gekennzeichnet, daß die dritten und vierten Begrenzervorrichtungen pMOS-Transistoren mit jeweils einem Source zum Empfang der Eingangsspannung, einem Drain zum Übertragen der Ausgangsspannung und einem Gate, an das eine Spannung angelegt wird, welcher geringer als die durch Addieren einer zweiten eingebauten Spannung zwischen dem Source und dem dem Halbleitersubstrat entsprechenden Substratbereich zur Schwellspannung erhaltene Spannung ist, sind.
37. Integrierte Halbleiterschaltungsvorrichtung mit
einem ersten MOS-Transistor (M1) mit einem Gate,
einem Source, einem Drain und einem einem Halbleitersubstrat entsprechenden Substratbereich, einem Kondensator (C1), der zwischen das Gate und den dem Halbleitersubstrat entsprechenden Substratbereich geschlossen ist, und
einer Begrenzerschaltung (1) zum Halten des Potentials des dem Halbleitersubstrat entsprechenden Substratbereichs auf einem Pegel unterhalb eines vorbestimmten Spannungspegels, der geringer als die Vorwärtsspannung an einem pn-Übergang zwischen dem dem Halbleitersubstrat entsprechenden Substratbereich und dem Source ist.
38. Integrierte Halbleiterschaltungsvorrichtung gemäß Anspruch 37, dadurch gekennzeichnet, daß die Begrenzerschaltung durch einen zweiten MOS-Transistor gebildet ist, der sich vom ersten MOS-Transistor unterscheidet und der ein an den dem Halbleitersubstrat entsprechenden Substratbereich angeschlossenes Source, ein Gate, an das eine erste Spannung angelegt ist, und ein Drain, an das eine zweite Spannung angelegt ist, besitzt.
39. Integrierte Halbleiterschaltungsvorrichtung gemäß Anspruch 37, dadurch gekennzeichnet, daß der erste MOS- Transistor und der Kondensator in einem Elementbereich gebildet sind.
40. Integrierte Halbleiterschaltungsvorrichtung gemäß Anspruch 38, dadurch gekennzeichnet, daß der erste MOS- Transistor und der zweite MOS-Transistor in einem Elementbereich gebildet sind.
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