JPH0320083A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の装置構造に関するもので、特に高
機能を有するＭＩＤ（金属絶縁膜半導体）、ＭＯ８（金
属酸化膜半導体）の装置構造に関するものである。

従来の技術 半導体素子（装置）、とりわけＭＯＳ｝ランジスタを用
いた装置では、システムの高機能化、大容量化から１す
ます微細化と高速化が要求されている。その結果１μｍ
以下の寸法を有する素子も実用化されている。しかし素
子構造は従来のまｌではなく、新たな構造や、より複雑
な製造工程が採用されている。

例えば、微細化に伴い、ゲート酸化膜を薄くする必要が
あるが、その結果チャネル付近の不純物濃度は高くなる
。分離領域の微細化にょυ基板（あるいはウェル）の濃
度も上昇する。これらのことからドレイン近傍のＰＮ接
合付近では、大きな電界が発生し、その電界により生じ
たホットキャリア（大きなエネルギーを持った荷電粒子
、多くの場合は電子なのでホットエレクトロント呼フ事
が多い）がゲート酸化膜に飛び込みゲート酸化膜のＴＤ
ＤＢ（時間に依存した破壊，急激な破壊ではなく徐々に
劣化する現象）が発生する。

第２図に従来例のトランジスタ構造を示す。

基板（Ｎ型）１′にＰウェＡ／２’が形成され、ゲート
電極５とソース●ドレインｅからなるトランジスタが形
戒されている。配線８は、コンタクトホール９を介して
トランジスタと接続されている。

発明が解決しようとする課題 素子の微細化のみでは限界が近いので、素子の機能の向
上をはかる必要がある。例えばこれまでのＭＯＳ｝ラン
ジスタは、ＯＮかＯＦＦの２値（　１ＢＩＴ）の情報し
か持ち得なかったが多値論理が可能になれば１つのトラ
ンジスタでこれまでのトランジスタの２〜３つ分の働き
をさせられるので実効的に素子面積の減少がはかれる。

課題を解決するための手段 通常ＭＯＳ｝ランジヌタは、ドレインに電流が流れるか
流れないかという２つの状態しかない。

その２つの状態を区別しているのが、ゲート電圧である
。しきい値と呼ばれるある電圧以上にゲート電圧がなっ
ていればドレインに電流が流れ、そのしきい値以下であ
ればドレインに電流は流れない。もしこのしきい値が、
２つの値を取り得れば３つの状態を表示できる。

トランジスタのしきい値には、基板バイアス効果（基板
のバイアスによってしきい値が変化する現象）が知られ
ている。通常トランジスタの基板（あるいはウェ／Ｌ／
）はソースと同じ電位になるが１つずつのトランジスタ
を単独のウェルの中に置けばその基板電位は自由に電位
を設定できる。すなわち基板にある電位をかける場合と
かけない場合で、しきい値が２つの値をとる事ができる
。

第３図にしきいｆ１１が基板バイアスによって変わる様
子を示す。第３図では、基板バイアスがないときはしき
い値は、かよそ０．７ｖであり、基板バイアスがかかっ
た状態では、およそ２．８ｖになっている。従って仮に
、ゲートに２ｖの電位がかかっていても基板バイアスが
あれば、ドレイン電流は流れない。

以上を１とめると次の第１表のように女る。

第　　　１　　　表 作　　用 基板バイアスの有無によってしきい値が２つの値をとる
ので、１つのトランジスタで３つの状態を表わすことが
できる。情報量としては、従来の１．６倍に相当する。

その分単位面積あたりの情報量が増大する。

実施例 トランジスタそのものの構造としては、従来と同じであ
る。従来でもソース電位が基板（ウェｌｖ）と異なる場
合は、基板バイアス効果を抑制するために１つのトラン
ジスタでも１つのウェルに入れて、ソースと基板（ウェ
ｌｖ）電位を同じにしている。ただしそのような配置で
は集積度が低下するため普通は１つのウェルにできるだ
け多くのトランジスタを配置しウェルの電位も頻繁には
取らない。本発明では、必ず１つのウヱル内に１つのト
ランジスタを配置し、ソース電位と基板（ウェｔＶ）電
位を別々に取り出す。入出力やその他の周辺回路などで
は、従来通りでかまわない。

本発明はＮ型トランジスタまたはＰ型トランジスタのみ
を形成する場合には１つたく問題なく配置のみで実施可
能である。しかしＣＭＯＳ（相浦型ＭＯＳ，ＰｂよびＮ
型のトランジスタが同時に用いられる）トランジスタの
場合にはその筐１では不可能である。

ＣＭＯＳ回路で基板バイアスをトランジスタ毎に設定す
るためには、ウェルの中にウエルをつくる必要が生ずる
。ここでは大きなウエル（外側のウェ／Ｌ／）を深いウ
ェルと呼び（深さは３μ喝度）、トランジスタ毎に設け
られた小さなウェ／Ｌ／（深さは１μｍ程度）を浅いウ
ェルと呼ぶことにする。

Ｍ＠ｖにも達する高エネルギーのイオン注入が可能にな
っているので、深いウェルの中に浅いウェルを形成する
ことは可能である。深いウェルの形成方法は、従来のウ
ェルの形成方法と同じでよく、浅いウェルは、高加速イ
オン注入によりそのウェルの中にそれぞれ形成する。そ
の場合深，いウェルと同電型のウェ１ｖ（深いＰウェル
の場合浅いＰウェノレが相当）は、実際にはトランジス
タがつくられる事はなく、トランジスタ間の分離を形成
している。この様子を第４図に示す。第４図では、Ｐ型
基板につくられた太い実線に囲まれた深いＮウェ）ｖ　
１３　（まわりは深いＰウェ／Ｌ／）の中に、浅いＰウ
ェＩｖ１２と浅いＮウェ〃１１が形成されている。浅い
Ｎウェルは浅いＰウェル中のＮ型トランジスタの分離に
使われている。逆にＰ型基板の中では、浅いＰウヱルは
浅いＮウェル中につくられたＰ型トランジスタの分離に
用いられている。

第１図に本発明のトランジスタ構造を示す。

基板（Ｐ型）１に深いＮウェ／Ｉ／２が形成され、その
内部に、浅いＰウエ／Ｉ／３と浅いＮウエ１ｖ４が形威
されている。浅いＮウェｌｖ４は、浅いＰウェル３内に
つくられたＮ型トランジスタの分曙をしている。Ｎ型ト
ランジスタは、ゲート電極６とソース●ドレイン６から
なり、配線８は、コンタクトホーＡ／９を介してトラン
ジスタと接続されている。

このトランジスタでは通常用いられるチャネルストッパ
ー層のかわりに浅いＮウェｐが使われているためトヲン
ジスタ製造工程は、マスク１枚程度の増加で済むため、
ほとんど変わらない。また実施例では、Ｎ型トランジス
タについて説明したが、Ｐ型トランジスタの場合も１つ
たく同様に適用できる。

トランジスタ毎に基板バイアスを任意に設定できる利点
は、このような多値論理ばかりでなく、次Ｏような応用
がある。

０）最適のしきい値電圧を基板バイアスによって調整す
る。特にＮ型，Ｐ型のトランジスタのパヲンス調整が必
要な回路には有利である。

＠）基板バイアスがあることにより、トランジスタ間の
分離がより低い不純物濃度で可能になる。

発明の効果 素子の微細化のみでは限界が近く、素子の機能の向上を
はかる必要があるが、本発明の素子構造では多値論理が
可能になるので１つのトランジスタでこれ筐でのトラン
ジスタの２つ分の働きをさせられる。その結果実効的に
素子面積の減少がはかれる。筐た回路の最適化がはかれ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するための平面図，断
面図、第２図は従来例を説明するための平面図，断面図
、第３図はドレイン電流の基板バイアス，ゲート電圧依
存性を説明するための特性図、第４図は本発明の配置例
を説明する図である。 １・・・・・・基板、２・・・・・・深いＮウェル、３
・・・・・・浅いＰウェル、４・・・・・・浅いＮウェ
ル、６・・・・・・ゲート電極、６・・・−・−ソーヌ
●ドレイン、８・・・・・・配線。

Claims (1)

【特許請求の範囲】
1. 金属絶縁膜半導体において、１導電型の１つのトランジ
   スタ毎に１つの別の導電型を有する浅いウェルが形成さ
   れ、前記別の導電型を有する浅いウェルは、前記トラン
   ジスタと同じ導電型の浅いウェルで分離され、前記別の
   導電型を有する浅いウェルは、必ず電位を取り出す端子
   を有し、その端子は前記トランジスタのソースとは、異
   なる配線に依って接続されていることを特徴とする半導
   体装置。