JPS62120063A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62120063A JPS62120063A JP60260260A JP26026085A JPS62120063A JP S62120063 A JPS62120063 A JP S62120063A JP 60260260 A JP60260260 A JP 60260260A JP 26026085 A JP26026085 A JP 26026085A JP S62120063 A JPS62120063 A JP S62120063A
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- 238000010586 diagram Methods 0.000 description 5
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概ｐ〕
ＣＭＯＳＪＡ虞の化カド１ｙＦ１を有するＴ導体装置で
あって、出力回路のＰチャンネルトランジスタのドレイ
ンと出力との間にダイオードを−２けることにより、−
′、島’４圧電源より高い′、・１圧が出力に印加した
と５にも、ＪＰチャンネルトランジスタのルイ／からＪ
＾板に電流が流れるのを組１できるので。
あって、出力回路のＰチャンネルトランジスタのドレイ
ンと出力との間にダイオードを−２けることにより、−
′、島’４圧電源より高い′、・１圧が出力に印加した
と５にも、ＪＰチャンネルトランジスタのルイ／からＪ
＾板に電流が流れるのを組１できるので。
゛３生サイリスクのラッチアップの防止が１ｉＴｒｉと
なる。
なる。
〔イ業Ｅの１−用分野〕
未発ＩＪｉは寥々体！Ａｎに関するものであり、史に詐
しくＪえばＣＭＯＳ硝處の出力回路を４１するｔ４体装
置に国するものである・ 〔従来のＬ＆術〕 ７５図は４２末例に係るＣＭＯＳＡＩ虞のイ／バータ出
力回路の回路図であり、１はＰチャンネルトランジスタ
、２はＮチャンネルトランジスタである。
しくＪえばＣＭＯＳ硝處の出力回路を４１するｔ４体装
置に国するものである・ 〔従来のＬ＆術〕 ７５図は４２末例に係るＣＭＯＳＡＩ虞のイ／バータ出
力回路の回路図であり、１はＰチャンネルトランジスタ
、２はＮチャンネルトランジスタである。
次にこの回路の動作を説明する。ｔず入力＾に低レベル
人力が入ると４ Ｐチャンネルトランジスタｌがオン、
−・方Ｎチ！ンネルトランジスタ２がオフして出力８７
％高レベルになり。人力へに高レベル人力が入るとＰチ
ャ／ネルトランジスタ１がオｉ、−力Ｎチ！７準ルトラ
ノジスタ２がオフして出力Ｂが低レベルになる。
人力が入ると４ Ｐチャンネルトランジスタｌがオン、
−・方Ｎチ！ンネルトランジスタ２がオフして出力８７
％高レベルになり。人力へに高レベル人力が入るとＰチ
ャ／ネルトランジスタ１がオｉ、−力Ｎチ！７準ルトラ
ノジスタ２がオフして出力Ｂが低レベルになる。
（ｆｌ明がＭ快しようとするに、Ｉ題点〕ところで第５
ＩＡに示すインバータ出力回路がＣＭＯＳスタテイ、り
ＲＡＭのＤｏｕ＋ ’ＦＡに用いられる喝合、出力端子
Ｂに゛−Ｕ源電圧ＶＣＣ以ヒの電圧が印加されると、Ｐ
チャンネルトランジスタ１０トレイ７ （１” ）とＪ
＆＆ （ａ ’） Ｇ’ｉｌの接合が順方向となって
１人板に′１ｔ１１Ｌが流れ、このためｓ主サイリスタ
がオンしてラフチアツブを起すことがあった。
ＩＡに示すインバータ出力回路がＣＭＯＳスタテイ、り
ＲＡＭのＤｏｕ＋ ’ＦＡに用いられる喝合、出力端子
Ｂに゛−Ｕ源電圧ＶＣＣ以ヒの電圧が印加されると、Ｐ
チャンネルトランジスタ１０トレイ７ （１” ）とＪ
＆＆ （ａ ’） Ｇ’ｉｌの接合が順方向となって
１人板に′１ｔ１１Ｌが流れ、このためｓ主サイリスタ
がオンしてラフチアツブを起すことがあった。
４シに出カキｆＢが人力Ｈｆ−としても用いられるＩ１
０端子の場合には、外部から信号が入力するのでノイズ
を含みやすく、またそれだけラブチアツブしゃす〈問に
となっていた。
０端子の場合には、外部から信号が入力するのでノイズ
を含みやすく、またそれだけラブチアツブしゃす〈問に
となっていた。
本発明はかかる従来のｌ！Ｉ頴点に鑑みて０１ｌｆｋｆ
、されたものであり、Ｉ’ｌｌ巾な構成によりラフチア
ツブの防１１．をｉ１１能にしたＣＭＯＳ４４成の出力
回路の提供を目的とする。
、されたものであり、Ｉ’ｌｌ巾な構成によりラフチア
ツブの防１１．をｉ１１能にしたＣＭＯＳ４４成の出力
回路の提供を目的とする。
〔問題′！、を解決するための［１７３本５！ ’１１
１７） ｆ、 ４体装置は （１列接続のＰチャンネル
トラ／′、；スタとＮチャ／ネルトラ７ノスクとを一′
４″電圧心源と低゛心圧電鯨との間に備え、かつ、ＪＰ
チ？／車シルトランジスタＮチｗ／ネルトラ／ノスタと
の共通に統、ｄが出力端子に１６ ｂｃされたＣＭＯＳ
Ｊ４成の出力回路をイＩする〒４体装置において、７）
−ド側が前記Ｐ ＋ ｗ ７ネルトランジスタのドレイ
ンにＪＪ？統され、カソード側が前記共通接続！ムに接
続３れたダイオードよｔを設けたことを特徴とする。
１７） ｆ、 ４体装置は （１列接続のＰチャンネル
トラ／′、；スタとＮチャ／ネルトラ７ノスクとを一′
４″電圧心源と低゛心圧電鯨との間に備え、かつ、ＪＰ
チ？／車シルトランジスタＮチｗ／ネルトラ／ノスタと
の共通に統、ｄが出力端子に１６ ｂｃされたＣＭＯＳ
Ｊ４成の出力回路をイＩする〒４体装置において、７）
−ド側が前記Ｐ ＋ ｗ ７ネルトランジスタのドレイ
ンにＪＪ？統され、カソード側が前記共通接続！ムに接
続３れたダイオードよｔを設けたことを特徴とする。
出力端子から−Ｘｌ−，（ｌ圧゛心原より高い電圧が入
力した場合にも、該ダイオードよｌ・によりＰチャンネ
ルトランジスタのドレインを介して１！撓が）＆板に翰
れるのを阻止することがでＳるので、゛シ生サイリスタ
のラッチ７−７プの防とが→能となる。
力した場合にも、該ダイオードよｌ・によりＰチャンネ
ルトランジスタのドレインを介して１！撓が）＆板に翰
れるのを阻止することがでＳるので、゛シ生サイリスタ
のラッチ７−７プの防とが→能となる。
（実ｊ４Ｍ）
次に１４を苓照しながら本９．川の実施例について説明
する。
する。
ＸｊＳＩＬ４は本発明の実施例に係るＣＭＯＳ４１１成
のイ／バータ出力Ｆ！１１２１であり、３はＰチャンネ
ルトランジスタ、４はＮ４−ヤ７ネルトランジスタであ
る。またＰ４−〒７ネルトランジスタのソースは高上Ｊ
１′電ＩＶｃｃに、Ｎチャンネルトランジスタのノース
は低“−Ｃ圧゛ｌ駐諒ｖｓｉにｖｔ統されており、６Ｉ
（のゲートはｊ（通接崎されて人力Ｃを形成している。
のイ／バータ出力Ｆ！１１２１であり、３はＰチャンネ
ルトランジスタ、４はＮ４−ヤ７ネルトランジスタであ
る。またＰ４−〒７ネルトランジスタのソースは高上Ｊ
１′電ＩＶｃｃに、Ｎチャンネルトランジスタのノース
は低“−Ｃ圧゛ｌ駐諒ｖｓｉにｖｔ統されており、６Ｉ
（のゲートはｊ（通接崎されて人力Ｃを形成している。
５はダイオードであり、７ノード側がＰチャ／ネルトラ
ンジスタ３０ドレインに、カソード側がＮチャンネルト
ランジスタ４のドレイ／および出力端１に接続されてい
る。
ンジスタ３０ドレインに、カソード側がＮチャンネルト
ランジスタ４のドレイ／および出力端１に接続されてい
る。
ｉｌｉ′Ｓ２【４は第１図の回路の構成断−図であり。
６はＮｆｉ〒４体基板である。また７はＮチャンネルト
ランジスタ４のｊｌｌ＃成Ｉｌｌ Ｐウェルであり、Ｂ
はダイオード５の＃成用Ｐウェルである。
ランジスタ４のｊｌｌ＃成Ｉｌｌ Ｐウェルであり、Ｂ
はダイオード５の＃成用Ｐウェルである。
次に本実に例の動作について、夏用する。まず入力Ｃに
低レベル入力が入るとＮチャンネルトランジスタ４がオ
フし、一方Ｐチャ７ネルトラ７ジスク３がオンし、かつ
ダイオード５が順方向となるので、出力りは高レベルと
なる０人力Ｃに高レベル人力が入るときにはＰチャンネ
ルトランジスタ３がオフし、・方Ｎチや７ネルトランジ
スタ４がオンするので、出力りは低レベルとなる。この
ようにト！ＩＩＲはインバータ動作をする。なお出力り
の高出力レベルは、ダイオード５の順方向゛、ｌ圧分だ
け低くなるが２次１１ＦＩ回路の４レベル入力の規格心
ＩＣが特別に高いものでない限り問題とはならない。
低レベル入力が入るとＮチャンネルトランジスタ４がオ
フし、一方Ｐチャ７ネルトラ７ジスク３がオンし、かつ
ダイオード５が順方向となるので、出力りは高レベルと
なる０人力Ｃに高レベル人力が入るときにはＰチャンネ
ルトランジスタ３がオフし、・方Ｎチや７ネルトランジ
スタ４がオンするので、出力りは低レベルとなる。この
ようにト！ＩＩＲはインバータ動作をする。なお出力り
の高出力レベルは、ダイオード５の順方向゛、ｌ圧分だ
け低くなるが２次１１ＦＩ回路の４レベル入力の規格心
ＩＣが特別に高いものでない限り問題とはならない。
次にノイズ１により出力りから１綽電圧ＶＣＣより高い
−Ｕ圧が人力したとする。従＊４Ｉ４ＦＩｌ路によれば
、この電圧によりＰチャ７ネルトランジスクのドレイン
（Ｐｏ）とＮ ）５板との間に形ＬｊＬされているＰ−
Ｎ接合が順方−１となってＪＸ板に電流が流し込まれて
いたが、実施例によればダイオード５により、、ａＰ−
Ｘ１合が順方向になるのをＩＩ １１：することができ
るので、゛シ生サイリスクのラッチアップのｌ／ｊ ＋
ｔか１０紅となる。
−Ｕ圧が人力したとする。従＊４Ｉ４ＦＩｌ路によれば
、この電圧によりＰチャ７ネルトランジスクのドレイン
（Ｐｏ）とＮ ）５板との間に形ＬｊＬされているＰ−
Ｎ接合が順方−１となってＪＸ板に電流が流し込まれて
いたが、実施例によればダイオード５により、、ａＰ−
Ｘ１合が順方向になるのをＩＩ １１：することができ
るので、゛シ生サイリスクのラッチアップのｌ／ｊ ＋
ｔか１０紅となる。
第３図は本発明のｉ′に−に係る出力回路をＣＭＯＳス
タティックＲＡＭに使用した場合の回路１４であり、９
は本ｆｆｉ ｒｊ’ｌの実施例に係る出力Ｉ（フファ回
路、凰０は人力バッフアト−路、１１はｌ１０１！８イ
・である、この場合にはＩ １０Ｊ１８ｉ子から外部信
号が人力するので高電圧のノイズもに人しやすく、従っ
て本実に例に係る出力回路は特に４１効である。
タティックＲＡＭに使用した場合の回路１４であり、９
は本ｆｆｉ ｒｊ’ｌの実施例に係る出力Ｉ（フファ回
路、凰０は人力バッフアト−路、１１はｌ１０１！８イ
・である、この場合にはＩ １０Ｊ１８ｉ子から外部信
号が人力するので高電圧のノイズもに人しやすく、従っ
て本実に例に係る出力回路は特に４１効である。
第４図は未発１１の別の実施例に係るＣＭＯＳ構成のイ
ンバータ出力回路であり４第１ｒＭと同じ符号１号は同
じものを示している。Ｉｊ４ポするように第１図と＊な
るのはＮチャンネルトランジスタ側にもダイオード１２
が設けられている点である。なおこのダイオード１２は
第２図で示すＰウェル８内に設けられたダイオード５と
同様に。
ンバータ出力回路であり４第１ｒＭと同じ符号１号は同
じものを示している。Ｉｊ４ポするように第１図と＊な
るのはＮチャンネルトランジスタ側にもダイオード１２
が設けられている点である。なおこのダイオード１２は
第２図で示すＰウェル８内に設けられたダイオード５と
同様に。
Ｐウェル７とは別につくられたＰウェル内に形成される
・（不図示）。
・（不図示）。
次に第４図の＠Ｉｓ！！ＩＩ作を説明するが、入力Ｃに
低レベル人力および高レベル入力が入るときの勅管は力
１１４の回路と同様であるので省略する。また出力りに
高′１％ｌｈ’、電鯨ｖｃｃより１１い′ｔ［圧が入力
したと５も同様であるので省略する。
低レベル人力および高レベル入力が入るときの勅管は力
１１４の回路と同様であるので省略する。また出力りに
高′１％ｌｈ’、電鯨ｖｃｃより１１い′ｔ［圧が入力
したと５も同様であるので省略する。
そこでいま出力りに低電圧電ｇＶｓｓより低い電圧が入
力したとする。このと３第２・図において。
力したとする。このと３第２・図において。
Ｐウェル７ （Ｖｓｓレベル）とＮチャンネルトランジ
スタ４のドレイン（Ｎｏ）はダイオード１２によって順
方向となるのを阻止されるから、Ｐウニ／ｌ／７内に’
ｉｌｊｍが流れて寄生サイリスタがラフチアツブするこ
とはない。
スタ４のドレイン（Ｎｏ）はダイオード１２によって順
方向となるのを阻止されるから、Ｐウニ／ｌ／７内に’
ｉｌｊｍが流れて寄生サイリスタがラフチアツブするこ
とはない。
このように該４ｔＡの回路によれば、電ｇ電圧ｖＳ１よ
り低い電圧が入力した場合にも、３生サイリスクがラフ
チアツブするの七Ｉ／ｌｌｈすることができる。
り低い電圧が入力した場合にも、３生サイリスクがラフ
チアツブするの七Ｉ／ｌｌｈすることができる。
なお実施例では出力回路としてインバータ回路を用いて
説Ｉｆ！ したが、その他の論Ｒａ虞の回路。
説Ｉｆ！ したが、その他の論Ｒａ虞の回路。
例えばＨＡＮＤＳ路茅であっても通用できることは明ら
かであるφ 〔発明の幼果〕 以Ｆ説１ｊ１シたように１本発明によれば出力回路の出
力端Ｔ・から高電源電圧より高い電圧が入力した場合に
も２ノふ板に電流が流れることはないので−ｙ ／Ｌサ
イリスクのラッチアップの防ｌＩ：がｕｆ能となり、ｖ
ｅって−１，！信頼性の半導体装置の９１１造が４凌と
なる。
かであるφ 〔発明の幼果〕 以Ｆ説１ｊ１シたように１本発明によれば出力回路の出
力端Ｔ・から高電源電圧より高い電圧が入力した場合に
も２ノふ板に電流が流れることはないので−ｙ ／Ｌサ
イリスクのラッチアップの防ｌＩ：がｕｆ能となり、ｖ
ｅって−１，！信頼性の半導体装置の９１１造が４凌と
なる。
４、Ｌ）４１ｆｆｌの門乍な説明
第五図は本発明の実施−に係るＣＭＯＳ構成のインバー
タ出力回路の回路図であり２が２図は第１ｖ４の回路の
構成断面図である。
タ出力回路の回路図であり２が２図は第１ｖ４の回路の
構成断面図である。
第３１４は本発明の２に例に係る出力回路をＣＭＯＳス
タティックＲＡＭに使用した場合の回路図であり、第４
図は未発明の別の実施例に係る回路図である。
タティックＲＡＭに使用した場合の回路図であり、第４
図は未発明の別の実施例に係る回路図である。
−ＦＳＳｖ４は従来ｆ１４ ニ９＆ ６ ＣＭ ＯＳ
ａ ＬＬ ｆ） イア ／（−タ出力１シ１路のｌ？ｌ
路図である。
ａ ＬＬ ｆ） イア ／（−タ出力１シ１路のｌ？ｌ
路図である。
１．３・・・ＰｆヤンネルＦランジスタ２．４・・・Ｎ
チャンネルトランジスタ５．１２・・・ダイオード ６ ・・・ ？イ ）五板 ７．８・・・Ｐウェル ９・・・出力バッファ回路 １０・・・人力バフ７７回路
チャンネルトランジスタ５．１２・・・ダイオード ６ ・・・ ？イ ）五板 ７．８・・・Ｐウェル ９・・・出力バッファ回路 １０・・・人力バフ７７回路
Claims (1)
- 【特許請求の範囲】 直列接続のＰチャンネルトランンジスタと Ｎチャンネルトランンジスタとを高電圧電源と低電圧電
源との間に備え、かつ該ＰチャンネルトランジスタとＮ
チャンネルトランンジスタとの共通接続点が出力端子に
接続されたＣＭＯＳ構成の出力回路を有する半導体装置
において、 アノード側が前記Ｐチャンネルトランジスタのドレイン
に接続され、カソード側が前記共通接続点に接続された
ダイオード素子を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260260A JPS62120063A (ja) | 1985-11-20 | 1985-11-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260260A JPS62120063A (ja) | 1985-11-20 | 1985-11-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62120063A true JPS62120063A (ja) | 1987-06-01 |
Family
ID=17345576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260260A Pending JPS62120063A (ja) | 1985-11-20 | 1985-11-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120063A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01114117A (ja) * | 1987-10-27 | 1989-05-02 | Mitsubishi Electric Corp | Ｃｍｏｓ出力バッファ回路 |
| US6979850B2 (en) | 2003-03-27 | 2005-12-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative varation of floating offset voltage |
-
1985
- 1985-11-20 JP JP60260260A patent/JPS62120063A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01114117A (ja) * | 1987-10-27 | 1989-05-02 | Mitsubishi Electric Corp | Ｃｍｏｓ出力バッファ回路 |
| US6979850B2 (en) | 2003-03-27 | 2005-12-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative varation of floating offset voltage |
| US7190034B2 (en) | 2003-03-27 | 2007-03-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
| US7408228B2 (en) | 2003-03-27 | 2008-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
| US7545005B2 (en) | 2003-03-27 | 2009-06-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
| US7777279B2 (en) | 2003-03-27 | 2010-08-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
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