TWI574371B - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TWI574371B
TWI574371B TW104106368A TW104106368A TWI574371B TW I574371 B TWI574371 B TW I574371B TW 104106368 A TW104106368 A TW 104106368A TW 104106368 A TW104106368 A TW 104106368A TW I574371 B TWI574371 B TW I574371B
Authority
TW
Taiwan
Prior art keywords
type
unit
terminal
transistor
type transistor
Prior art date
Application number
TW104106368A
Other languages
English (en)
Other versions
TW201613062A (en
Inventor
福田翔平
Original Assignee
東芝股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東芝股份有限公司 filed Critical 東芝股份有限公司
Publication of TW201613062A publication Critical patent/TW201613062A/zh
Application granted granted Critical
Publication of TWI574371B publication Critical patent/TWI574371B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

半導體裝置
相關申請
本申請案享有以日本專利申請2014-193831號(申請日：2014年9月24日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體裝置。
隨著半導體裝置不斷微細化，搭載於半導體裝置內部之電路之ESD(Electro Static Discharge，靜電放電)成為問題。提出有用來保護半導體裝置免受此種ESD影響之ESD保護元件。
本發明之實施形態提供一種可縮小具有ESD保護元件之半導體芯片之芯片尺寸之半導體裝置。
實施形態之半導體裝置具備核心電路、及第1 IO單元及第2 IO單元，上述第1 IO單元及第2 IO單元配置於上述核心電路之周邊。上述第1 IO單元及上述第2 IO單元分別具備：第1電源端子，其被供給電源電壓；接地端子，其連接於接地；RC延遲電路，其包含串聯連接之電阻及電容器，一端連接於上述第1電源端子，另一端連接於上述接地端子；P型電晶體；及N型電晶體。於上述第1 IO單元及上述第2 IO單元之至少一個中，上述電阻與上述電容器之連接端子連接於上述P型電晶體及上述N型電晶體之至少一方電晶體之閘極，當上述至少一方電晶 體為上述P型電晶體時，上述P型電晶體之源極連接於上述第1電源端子，汲極連接於上述接地端子，當上述至少一方電晶體為上述N型電晶體時，上述N型電晶體之汲極連接於上述第1電源端子，源極連接於上述接地端子。
10‧‧‧半導體芯片
11‧‧‧核心電路
12‧‧‧IO單元區域
12a‧‧‧使用IO單元
12b‧‧‧未使用IO單元
12c‧‧‧ESD保護元件
13‧‧‧位準轉換電路
20‧‧‧輸出電路
21‧‧‧緩衝器電路
21a、21b、21c、21d、21e、21f‧‧‧反相器
23‧‧‧電阻
24‧‧‧電容器
30‧‧‧輸入電路
31‧‧‧緩衝器電路
31a、31b、31c‧‧‧反相器
40‧‧‧IO墊
50‧‧‧輸出變更電路
51‧‧‧緩衝器電路
51a、51b、51c、51d、51e、51f‧‧‧反相器
53‧‧‧電阻
54‧‧‧電容器
55‧‧‧RC延遲電路
60‧‧‧輸入變更電路
61‧‧‧緩衝器電路
61a、61b、61c‧‧‧反相器
100‧‧‧ESD專用區域
100a‧‧‧ESD保護元件
110、130、150‧‧‧接點
120、140、160、170‧‧‧配線
180‧‧‧鈍化膜
200‧‧‧配線層
圖1係表示第1實施形態之半導體裝置之佈局之圖。
圖2(a)~(c)係模式性表示配置第1實施形態之ESD保護元件之方法之圖。
圖3係表示第1實施形態之IO單元或ESD保護元件之一例之剖視圖。
圖4係表示第1實施形態之使用IO單元之方塊圖。
圖5係表示第1實施形態之ESD保護元件之方塊圖。
圖6係表示第1實施形態之ESD保護元件之變化例1之方塊圖。
圖7係表示第1實施形態之ESD保護元件之變化例2之方塊圖。
圖8係表示第1實施形態之ESD保護元件之變化例3之方塊圖。
圖9係表示第1實施形態之ESD保護元件之變化例4之方塊圖。
圖10係表示第1實施形態之ESD保護元件之變化例5之方塊圖。
圖11(a)~(c)係模式性表示配置第2實施形態之ESD保護元件之方法之圖。
圖12係表示第2實施形態之使用IO單元之方塊圖。
圖13係表示第2實施形態之低電壓用之情形時之使用IO單元之方塊圖。
圖14係表示第2實施形態之高電壓用之情形時之使用IO單元之方塊圖。
圖15係表示第2實施形態之ESD保護元件之方塊圖。
圖16係表示第2實施形態之ESD保護元件之方塊圖。
圖17(a)~(c)係模式性表示配置第3實施形態之ESD保護元件之方法之圖。
圖18係表示第3實施形態之使用IO單元之方塊圖。
圖19係表示第3實施形態之ESD保護元件之方塊圖。
圖20係表示第3實施形態之ESD保護元件之方塊圖。
圖21(a)及(b)係模式性表示配置比較例之ESD保護元件之方法之圖。
於藉由改變各半導體元件中之配線連接及非連接關係而形成各種半導體裝置之結構化陣列裝置中，ESD成為問題。尤其係，結構化陣列裝置中位於半導體芯片之周邊部之輸入/輸出(Input/Output)單元(以下稱為IO單元)上，對於因所受ESD引起之浪湧電壓及浪湧電流具有耐性。因此，如圖21(a)之比較例所示，預先於半導體芯片之周邊部，不僅配置形成IO單元之區域(IO單元區域12)，亦配置形成ESD保護元件100a之區域(ESD專用區域100)。
然後，如圖21(b)之比較例所示，於結構化陣列裝置中，由使用者決定IO單元區域12內之使用IO單元12a及未使用IO單元12b。而且，僅將使用IO單元12a連接於IO墊(pad)，未使用IO單元12b成為無用區域。因該未使用IO單元12b之無用區域之存在，而導致芯片尺寸增大。
又，如圖21(b)所示，當使用者決定使用IO單元12a及未使用IO單元12b時，IO單元區域12及ESD專用區域100被劃分成含有1個電源區域之複數個觸排Bank0~Bank6。各觸排Bank中需要特定個數之ESD保護元件100a(例如1個ESD保護元件100a)。但，ESD保護元件100a(ESD專用區域100)為預先任意地配置，因此，有各觸排Bank中存在過剩之ESD保護元件100a之情形。因此種過剩之ESD保護元件100a之存在而導致芯片尺寸增大。
針對上述問題，於本實施形態中，將IO單元區域12中之未使用IO單元12b之電路構成，根據配線之連接及非連接關係之變更，來變更為ESD保護元件12c。藉此，可縮小芯片尺寸。
以下，參照圖式來說明本實施形態。於圖式中，對相同部分附加相同之參照符號。又，視需要進行重複之說明。
<第1實施形態>
使用圖1至圖7，來說明第1實施形態之半導體裝置。於第1實施形態中，變更IO單元區域12中之未使用IO單元12b之電路構成，形成ESD保護元件12c。藉此，可縮小芯片尺寸。以下，詳細說明第1實施形態。
[第1實施形態中之構成及動作]
圖1係表示第1實施形態之半導體裝置(半導體芯片)之佈局之圖。
如圖1所示，半導體芯片10具備核心電路11、IO單元區域12、及設於其等上部之配線層。
核心電路11配置於半導體芯片10之中央部。核心電路11係與外部進行電交換之除了IO單元區域12以外之半導體芯片中之內部電路。
IO單元區域12包圍核心電路11之周圍，配置於半導體芯片10之周邊部。IO單元區域12主要作為核心電路11與外部之電交換中之輸入輸出緩衝器發揮功能。
IO單元區域12包含使用IO單元12a、未使用IO單元12b、及ESD保護元件12c。使用IO單元12a係作為核心電路11與外部之電交換中之輸入輸出緩衝器而使用之單元。使用IO單元12a電性連接於墊(IO墊)，該墊與外部電性連接。未使用IO單元12b係不作為核心電路11與外部之電交換中之輸入輸出緩衝器使用之單元，不與IO墊電性連接。ESD保護元件12c保護IO單元區域12免受IO單元區域12中產生之ESD影響。關於上述電路構成之詳細情形，將於後文進行敍述。
又，IO單元區域12被劃分成例如觸排Bank1~Bank6。各觸排Bank 含有1個電源區域。各觸排Bank中需要特定數之ESD保護元件12c。此處，各觸排Bank中配置1個ESD保護元件12c。再者，各觸排Bank所需之ESD保護元件12c之個數係由具備ESD保護元件12c之MOS電晶體(分流電晶體(shunt transistor))之閘極寬來決定。
圖2係模式性表示配置第1實施形態之ESD保護元件之方法之圖。
首先，如圖2(a)所示，於半導體芯片10之周邊部配置IO單元區域12。IO單元區域12具有複數個單元(插槽(slot))，且具有各種半導體元件，以便使各單元藉由配線(配線層200)之覆寫而作為使用IO單元12a、未使用IO單元12b、或ESD保護元件12c之任一個發揮功能。
其次，如圖2(b)所示，IO單元區域12內之各單元被決定為使用IO單元12a或未使用IO單元12b。又，此時IO單元區域12對應1個電源區域而被劃分成例如觸排Bank1~Bank6。
其次，如圖2(c)所示，藉由上層配線之覆寫，將未使用IO單元12b之一部分變更為ESD保護元件12c。此時，以各觸排Bank中存在特定個ESD保護元件12c(此處，1個ESD保護元件12c)之方式，進行配線之覆寫。
如此，IO單元區域12內，可一面削減未使用IO單元12b，並削減過剩之ESD保護元件12c，一面於各觸排Bank配置特定個ESD保護元件12c。
圖3係表示第1實施形態之IO單元或ESD保護元件之一例之剖視圖。
如圖3所示，IO單元(使用IO單元12a及未使用IO單元12b)及ESD保護元件12c具有相同之元件構成。此處，IO單元及ESD保護元件12c具有形成於P型半導體基板100上之NMOS電晶體NM及PMOS電晶體PM等元件。再者，作為此種元件，亦包含後述含有電阻及電容器之RC延遲電路。
NMOS電晶體NM係形成於P型半導體基板100上。NMOS電晶體NM具有N+型源極、汲極擴散層、閘極絕緣層、及閘極電極。閘極絕緣層被夾於源極、汲極擴散層之間，且形成於半導體基板100上。閘極電極形成於閘極絕緣層上。
PMOS電晶體PM形成於P型半導體基板100內之N井上。PMOS電晶體NM具有P+型源極、汲極擴散層、閘極絕緣層、及閘極電極。閘極絕緣層被夾於源極、汲極擴散層之間，且形成於半導體基板100上。閘極電極形成於閘極絕緣層上。
於NMOS電晶體NM及PMOS電晶體PM之上方，形成有含有接點110、130、150及配線120、140、160、170之配線層200。於配線120、140、160、170各個之間形成有層間絕緣層而被分離開。又，鈍化膜180以將最上層之配線170之一部分開設之方式形成。
NMOS電晶體NM及PMOS電晶體PM之源極、汲極擴散層及閘極電極之連接關係及非連接關係係藉由設於其等上方之配線層200而設定。
更具體而言，於製造工序中，於半導體基板100上形成NMOS電晶體NM及PMOS電晶體PM等元件(包含RC延遲電路)之後，形成具有與此單元相應之配線結構之配線層200。即，於用作IO單元時以及用作ESD保護元件12c時，會形成具有不同配線結構之配線層200。結果，於IO單元中，元件間經由IO單元用之配線層200而連接，於ESD保護元件12c中，元件間經由ESD保護元件用之配線層200而連接。
圖4係表示第1實施形態之使用IO單元之方塊圖。
如圖4所示，使用IO單元12a具備輸出電路20、輸入電路30、位準轉換電路13、被供給與核心電路11相同之電源之第1電源端子、向輸出電路20及輸入電路30供給電源之第2電源端子、以及接地端子。
位準轉換電路13具有如下功能：由第1電源端子、第2電源端子、及接地端子供給電源，於不同之電源交界處轉換信號電位。
輸出電路20具備被供給電源電壓之電源端子(第2電源端子)、連接於接地之接地端子、緩衝器電路21、RC延遲電路25、PMOS電晶體PM22、及NMOS電晶體NM22。
緩衝器電路21包含反相器21a、21b、21c、21d、21e、21f。由反相器21a、21b、21c構成反相器鏈，由反相器21d、21e、21f構成反相器鏈。
由反相器21a、21b、21c構成之反相器鏈及由反相器21d、21e、21f構成之反相器鏈，分別配置於核心電路11與PMOS電晶體PM22之閘極及NMOS電晶體NM22之閘極之間。這些反相器鏈之輸入端子經由位準轉換電路13而電性連接於核心電路11，輸出端子電性連接於PMOS電晶體PM22之閘極及NMOS電晶體NM22之閘極。
更具體而言，反相器21a之輸入端子經由位準轉換電路13而電性連接於核心電路11，輸出端子電性連接於反相器21b之輸入端子。又，反相器21b之輸出端子電性連接於反相器21c之輸入端子。又，反相器21c之輸出端子電性連接於PMOS電晶體PM22之閘極。
另一方面，反相器21d之輸入端子經由位準轉換電路13而電性連接於核心電路11，輸出端子電性連接於反相器21e之輸入端子。又，反相器21e之輸出端子電性連接於反相器21f之輸入端子。又，反相器21f之輸出端子電性連接於NMOS電晶體NM22之閘極。
再者，於本例中，為了使PMOS電晶體PM22與NMOS電晶體NM22之上升齊整，緩衝器電路21包含2個反相器鏈，但並不限定於此。只要PMOS電晶體PM22與NMOS電晶體NM22之上升無問題，緩衝器電路21亦可包含1個反相器鏈。即，1個反相器鏈之輸出端子電性連接於PMOS電晶體PN22之閘極及NMOS電晶體NM22之閘極。又，於本例中，係在位準轉換電路13與PMOS電晶體PM22之間、及位準轉換電路13與NMOS電晶體NM22之間表示3段反相器鏈，但並不限定於此，亦可由 邏輯等效之各種邏輯閘極構成。
PMOS電晶體PM22之源極電性連接於電源端子，汲極電性連接於IO墊40。NMOS電晶體NM22之源極電性連接於接地端子，汲極電性連接於IO墊40。
RC延遲電路25包含電阻23及電容器24之串聯連接體，且一端電性連接於電源端子，另一端電性連接於接地端子。更具體而言，電阻23之一端電性連接於電源端子，另一端電性連接於電容器24之一端。又，電容器24之另一端電性連接於接地端子。
RC延遲電路25之輸出端子(電阻23之另一端與電容器24之一端之連接點)與PMOS電晶體PM22及NMOS電晶體NM22並不電性連接。
輸入電路30具備被供給與輸出電路20相同之電源電壓之電源端子、連接於與輸出電路20相同之接地之接地端子、緩衝器電路31、PMOS電晶體PM32、及NMOS電晶體NM32。
緩衝器電路31包含反相器31a、31b、31c。由反相器31a、31b、31c構成反相器鏈。
由反相器31a、31b、31c構成之反相器鏈係配置於核心電路11與PMOS電晶體PM32之汲極及NMOS電晶體NM32之汲極之間。上述反相器鏈之輸入端子電性連接於PMOS電晶體PM32之汲極及NMOS電晶體NM32之汲極，輸出端子經由位準轉換電路13而電性連接於核心電路11。
更具體而言，反相器31a之輸入端子電性連接於PMOS電晶體PM32之汲極及NMOS電晶體NM31之汲極，輸出端子電性連接於反相器31b之輸入端子。又，反相器31b之輸出端子電性連接於反相器31c之輸入端子。又，反相器31c之輸出端子經由位準轉換電路13而電性連接於邏輯核心電路11。
PMOS電晶體PM32之閘極電性連接於IO墊40，源極電性連接於電 源端子，汲極電性連接於反相器31a之輸入端子。NMOS電晶體NM22之閘極電性連接於IO墊40，源極電性連接於接地端子，汲極電性連接於反相器31a之輸入端子。
再者，未使用IO單元12b係並不特別發揮功能之(不參與電路動作之)虛設電路。能以不影響其他元件之程度電性連接、或不連接(可為浮游狀態)。
使用IO單元12a以如下方式動作。
首先，說明輸出動作。
輸出電路20中若經由位準轉換電路13而自核心電路11輸入‘H’位準之信號，輸出電路20便將‘H’位準之信號輸出至IO墊40。
更具體而言，反相器21a中若被輸入‘H’位準之信號，反相器21a便反轉輸入信號並輸出‘L’位準之信號，反相器21b將來自反相器21a之輸入信號反轉而輸出‘H’位準之信號，反相器21c將來自反相器21b之輸入信號反轉而輸出‘L’位準之信號。藉此，PMOS電晶體PM22之閘極被輸入‘L’位準之信號，PMOS電晶體PM22接通。
又，反相器21d中若被輸入‘H’位準之信號，反相器21d便反轉輸入信號而輸出‘L’位準之信號，反相器21e將來自反相器21d之輸入信號反轉而輸出‘H’位準之信號，反相器21f將來自反相器21e之輸入信號反轉而輸出‘L’位準之信號。藉此，NMOS電晶體NM22之閘極被輸入‘L’位準之信號，NMOS電晶體NM22斷開。
結果，為了經由PMOS電晶體PM22使電源端子與IO墊40導通，輸出電路20向外部(IO墊40)輸出‘H’位準之信號。
另一方面，輸出電路20中若經由位準轉換電路13而自核心電路11輸入‘L’位準之信號，則PMOS電晶體PM22斷開，NMOS電晶體NM22接通。結果，為了經由NMOS電晶體NM22使接地端子與IO墊40導通，輸出電路20向外部(IO墊40)輸出‘L’位準之信號。
其次，說明輸入動作。
輸入電路30中若自IO墊40輸入‘H’位準之信號，輸入電路30將‘H’位準之信號輸出至核心電路11。
更具體而言，PMOS電晶體PM32之閘極及NMOS電晶體NM32之閘極若被輸入‘H’位準之信號，則PMOS電晶體PM32斷開，NMOS電晶體NM32接通。藉此，經由NMOS電晶體NM32而自接地端子向反相器31a輸入‘L’位準之信號。反相器31a中若被輸入‘L’位準之信號，反相器31a便反轉輸入信號而輸出‘H’位準之信號，反相器31b將來自反相器31a之輸入信號反轉而輸出‘L’位準之信號，反相器31c將來自反相器31b之輸入信號反轉而輸出‘H’位準之信號。
結果，輸入電路30經由位準轉換電路13而向核心電路11輸出‘H’位準之信號。
圖5係表示第1實施形態之ESD保護元件之方塊圖。
如圖5所示，ESD保護元件12c具備將使用IO單元12a(未使用IO單元12b)之輸出電路20之電路構成配線覆寫之輸出變更電路50、將輸入電路30之電路構成配線覆寫之輸入變更電路60、被供給與核心電路11相同之電源之第1電源端子、與屬於同一Bank之IO單元之第2電源端子藉由配線連接之電源端子、以及與屬於同一Bank之IO單元之接地端子藉由配線連接之接地端子。因此，ESD保護元件12c具有與使用IO單元12a(未使用IO單元12b)相同之半導體元件。又，ESD保護元件12c中之各半導體元件具有與使用IO單元12a(未使用IO單元12b)中之各半導體元件相同之配置。
輸出變更電路50具備被供給電源電壓之電源端子(第2電源端子)、連接於接地之接地端子、緩衝器電路51、RC延遲電路55、PMOS電晶體PM52、及NMOS電晶體NM52。
緩衝器電路51包含反相器51a、51b、51c、51d、51e、51f。由反 相器51d、51e、51f構成反相器鏈。
由反相器51d、51e、51f構成之反相器鏈係配置於RC延遲電路55與NMOS電晶體NM52之閘極之間。該反相器鏈之輸入端子電性連接於RC延遲電路55之輸出端子(電阻53之另一端與電容器54之一端之連接點)，輸出端子電性連接於NMOS電晶體NM52之閘極。
更具體而言，反相器51d之輸入端子電性連接於RC延遲電路55之輸出端子，輸出端子電性連接於反相器51e之輸入端子。又，反相器51e之輸出端子電性連接於反相器51f之輸入端子。又，反相器51f之輸出端子電性連接於NMOS電晶體NM52之閘極。
NMOS電晶體NM52之源極電性連接於接地端子，汲極電性連接於電源端子。於本例中，NMOS電晶體NM52作為分流電晶體發揮功能。
RC延遲電路55包含電阻53與電容器54之串聯連接體，一端電性連接於電源端子，另一端電性連接於接地端子。更具體而言，電阻53之一端電性連接於電源端子，另一端電性連接於電容器54之一端。又，電容器54之另一端電性連接於接地端子。
RC延遲電路55之輸出端子(電阻53之另一端與電容器54之一端之連接點)經由反相器51d、51e、51f構成之反相器鏈，而電性連接於NMOS電晶體NM52之閘極。
再者，反相器鏈並不限於由3個反相器51d、51e、51f構成。於常規狀態下，為了使NMOS電晶體NM52之閘極為‘L’位準，反相器鏈亦可由奇數個反相器、或與此等效之邏輯閘極構成。
反相器51a、51b、51c、及PMOS電晶體PM52係並不特別發揮功能之虛設元件。因此，反相器51a、51b、51c、及PMOS電晶體PM52可以不影響其他元件之程度電性連接、或不連接(可為浮游狀態)。
輸入變更電路60具備被供給與輸出變更電路50相同電源電壓之電源端子、連接於與輸出變更電路50相同之接地之接地端子、緩衝器電 路61、PMOS電晶體PM62、及NMOS電晶體NM62。
輸入變更電路60係並不特別發揮功能之虛設元件。因此，輸入變更電路60中之反相器61a、61b、61c、PMOS電晶體PM62、及NMOS電晶體NM62可以不影響其他元件之程度電性連接、或不連接(可為浮游狀態)。
ESD保護元件12c以如下方式動作。
於常規狀態下，自RC延遲電路輸出‘H’位準之信號。藉此，反相器51d中若被輸入‘H’位準之信號，反相器51d便反轉輸入信號而輸出‘L’位準之信號，反相器51e將來自反相器51d之輸入信號反轉而輸出‘H’位準之信號，反相器51f將來自反相器51e之輸入信號反轉而輸出‘L’位準之信號。結果，NMOS電晶體NM52(分流電晶體)斷開，ESD保護元件12c不動作。
另一方面，於電源端子有具備高速上升時間之ESD浪湧電壓進入之情形時，RC延遲電路55在經由電阻53對電容器54充電之前，需要由電阻值與電容值之積決定之時間常數。因此，於RC延遲電路55之輸出超過反相器51d之閾值電壓之前之期間，反相器51d輸出‘H’位準之信號。因此，反相器51e將來自反相器51d之輸入信號反轉而輸出‘L’位準之信號，反相器51f將來自反相器51e之輸入信號反轉而輸出‘H’位準之信號。結果，NMOS電晶體NM52接通，浪湧電流自電源端子向接地端子放電。如此，ESD保護元件12c偵測施加於電源端子之浪湧電壓之上升邊緣，於由電阻值與電容值之積決定之程度之期間，接通NMOS電晶體NM52，藉此進行放電動作。
[第1實施形態之效果]
根據第1實施形態，藉由配線覆寫來變更IO單元區域12中之未使用IO單元12b之電路構成，而形成ESD保護元件12c。藉此，可削減未使用IO單元12b所致之無用區域。又，可於各觸排Bank形成特定數之ESD 保護元件12c，削減過剩之ESD保護元件12c。如此之結果，可縮小芯片尺寸。
[變化例]
圖6至圖10係表示第1實施形態之ESD保護元件之變化例1~5之方塊圖。再者，於圖6至圖10中，省略了輸入變更電路60，但與實際構成並無差別。又，於變化例中，主要對與上述第1實施形態不同之處進行說明。
如圖6所示，變化例1中之ESD保護元件12c中，由反相器51b、51c構成反相器鏈，PMOS電晶體PM52作為分流電晶體發揮功能。
由反相器51b、51c構成之反相器鏈係配置於RC延遲電路55與PMOS電晶體PM52之閘極之間。該反相器鏈之輸入端子電性連接於RC延遲電路55之輸出端子(電阻53之另一端與電容器54之一端之連接點)，輸出端子電性連接於PMOS電晶體PM52之閘極。
更具體而言，反相器51b之輸入端子電性連接於RC延遲電路55之輸出端子，輸出端子電性連接於反相器51c之輸入端子。又，反相器51c之輸出端子電性連接於PMOS電晶體PM52之閘極。
再者，反相器鏈並不限於由2個反相器51b、51c構成。於常規狀態下，為了使PMOS電晶體PM52之閘極為‘H’位準，反相器鏈亦可由偶數個反相器、或與此等效之邏輯閘極構成。又，亦可不配置反相器，而係RC延遲電路55之輸出端子與PMOS電晶體PM52之閘極直接電性連接。
反相器51a、51d、51e、51f、及NMOS電晶體NM52係並不特別發揮功能之虛設元件。因此，反相器51a、51d、51e、51f、及NMOS電晶體NM52亦可以不影響其他元件之程度電性連接、或不連接(可為浮游狀態)。
如圖7所示，變化例2中之ESD保護元件12c中，由反相器51b、51c 構成反相器鏈，由反相器51d、51e、51f構成反相器鏈。於本例中，NMOS電晶體NM52及PMOS電晶體PM52作為分流電晶體發揮功能。
由反相器51b、51c構成之反相器鏈係配置於RC延遲電路55與PMOS電晶體PM52之閘極之間。該反相器鏈之輸入端子電性連接於RC延遲電路55之輸出端子(電阻53之另一端與電容器54之一端之連接點)，輸出端子電性連接於PMOS電晶體PM52之閘極。
更具體而言，反相器51b之輸入端子電性連接於RC延遲電路55之輸出端子，輸出端子電性連接於反相器51c之輸入端子。又，反相器51c之輸出端子電性連接於PMOS電晶體PM52之閘極。
由反相器51d、51e、51f構成之反相器鏈係配置於RC延遲電路55與NMOS電晶體NM52之閘極之間。該反相器鏈之輸入端子電性連接於RC延遲電路55之輸出端子(電阻53之另一端與電容器54之一端之連接點)，輸出端子電性連接於NMOS電晶體NM52之閘極。
更具體而言，反相器51d之輸入端子電性連接於RC延遲電路55之輸出端子，輸出端子電性連接於反相器51e之輸入端子。又，反相器51e之輸出端子電性連接於反相器51f之輸入端子。又，反相器51f之輸出端子電性連接於NMOS電晶體NM52之閘極。
反相器51a係並不特別發揮功能之虛設元件。因此，反相器51a可以不影響其他元件之程度電性連接、或不連接(可為浮游狀態)。
如圖8所示，變化例3中之ESD保護元件12c中，構成RC延遲電路55之電阻53與電容器54之連接關係和上述第1實施形態相反。又，於本例中，由反相器51e、51f構成反相器鏈。又，於本例中，NMOS電晶體NM52作為分流電晶體發揮功能。
由反相器51e、51f構成之反相器鏈係配置於RC延遲電路55與NMOS電晶體NM52之閘極之間。該反相器鏈之輸入端子電性連接於RC延遲電路55之輸出端子(電阻53之另一端與電容器54之一端之連接 點)，輸出端子電性連接於NMOS電晶體NM52之閘極。
更具體而言，反相器51e之輸入端子電性連接於RC延遲電路55之輸出端子，輸出端子電性連接於反相器51f之輸入端子。又，反相器51f之輸出端子電性連接於NMOS電晶體NM52之閘極。
RC延遲電路55包含電阻53與電容器54之串聯連接體，一端電性連接於電源端子，另一端電性連接於接地端子。更具體而言，電阻53之一端電性連接於接地端子，另一端電性連接於電容器54之一端。又，電容器54之另一端電性連接於接地端子。
再者，反相器鏈並不限於由2個反相器51e、51f構成。於常規狀態下，為了使NMOS電晶體NM52之閘極為‘L’位準，反相器鏈亦可由偶數個反相器、或與此等效之邏輯閘極構成。又，亦可不配置反相器，而係RC延遲電路55之輸出端子與NMOS電晶體NM52之閘極直接電性連接。
反相器51a、51b、51c、51d、及PMOS電晶體PM52係並不特別發揮功能之虛設元件。因此，反相器51a、51b、51c、51d、及PMOS電晶體PM52可以不影響其他元件之程度電性連接、或不連接(可為浮游狀態)。
如圖9所示，變化例4中之ESD保護元件12c中，構成RC延遲電路55之電阻53與電容器54之連接關係和上述第1實施形態相反。於本例中，由反相器51a、51b、51c構成反相器鏈。又，於本例中，PMOS電晶體PM52作為分流電晶體發揮功能。
由反相器51a、51b、51c構成之反相器鏈係配置於RC延遲電路55與PMOS電晶體PM52之閘極之間。該反相器鏈之輸入端子電性連接於RC延遲電路55之輸出端子(電阻53之另一端與電容器54之一端之連接點)，輸出端子電性連接於PMOS電晶體PM52之閘極。
更具體而言，反相器51a之輸入端子電性連接於RC延遲電路55之 輸出端子，輸出端子電性連接於反相器51b之輸入端子。又，反相器51b之輸出端子電性連接於反相器51c之輸入端子。反相器51c之輸出端子電性連接於PMOS電晶體PM52之閘極。
RC延遲電路55包含電阻53與電容器54之串聯連接體，一端電性連接於電源端子，另一端電性連接於接地端子。更具體而言，電阻53之一端電性連接於接地端子，另一端電性連接於電容器54之一端。又，電容器54之另一端電性連接於接地端子。
再者，反相器鏈並不限於由3個反相器51a、51b、51c構成。於常規狀態下，為了使PMOS電晶體PM52之閘極為‘H’位準，反相器鏈亦可由奇數個反相器、或與此等效之邏輯閘極構成。
反相器51d、51e、51f、及NMOS電晶體NM52係並不特別發揮功能之虛設元件。因此，反相器51d、51e、51f、及NMOS電晶體NM52可以不影響其他元件之程度電性連接、或不連接(可為浮游狀態)。
如圖10所示，變化例5中之ESD保護元件12c中，構成RC延遲電路55之電阻53與電容器54之連接關係和上述第1實施形態相反。於本例中，由反相器51a、51b、51c構成反相器鏈，由反相器51e、51f構成反相器鏈。又，於本例中，NMOS電晶體NM52及PMOS電晶體PM52作為分流電晶體發揮功能。
由反相器51a、51b、51c構成之反相器鏈係配置於RC延遲電路55與PMOS電晶體PM52之閘極之間。該反相器鏈之輸入端子電性連接於RC延遲電路55之輸出端子(電阻53之另一端與電容器54之一端之連接點)，輸出端子電性連接於PMOS電晶體PM52之閘極。
更具體而言，反相器51a之輸入端子電性連接於RC延遲電路55之輸出端子，輸出端子電性連接於反相器51b之輸入端子。又，反相器51b之輸出端子電性連接於反相器51c之輸入端子。反相器51c之輸出端子電性連接於PMOS電晶體PM52之閘極。
由反相器51e、51f構成之反相器鏈係配置於RC延遲電路55與NMOS電晶體NM52之閘極之間。該反相器鏈之輸入端子電性連接於RC延遲電路55之輸出端子(電阻53之另一端與電容器54之一端之連接點)，輸出端子電性連接於NMOS電晶體NM52之閘極。
更具體而言，反相器51e之輸入端子電性連接於RC延遲電路55之輸出端子，輸出端子電性連接於反相器51f之輸入端子。又，反相器51f之輸出端子電性連接於NMOS電晶體NM52之閘極。
RC延遲電路55包含電阻53與電容器54之串聯連接體，一端電性連接於電源端子，另一端電性連接於接地端子。更具體而言，電阻53之一端電性連接於接地端子，另一端電性連接於電容器54之一端。又，電容器54之另一端電性連接於接地端子。
再者，反相器鏈並不限於由2個反相器51e、51f構成。於常規狀態下，為了使NMOS電晶體NM52之閘極為‘L’位準，反相器鏈亦可由偶數個反相器、或與此等效之邏輯閘極構成。又，亦可不配置反相器，而係RC延遲電路55之輸出端子與NMOS電晶體NM52之閘極直接電性連接。
又，反相器鏈並不限於由3個反相器51a、51b、51c構成。於常規狀態下，為了使PMOS電晶體PM52之閘極為‘H’位準，反相器鏈亦可由奇數個反相器、或與此等效之邏輯閘極構成。
反相器51d係並不特別發揮功能之虛設元件。因此，反相器51d可以不影響其他元件之程度電性連接、或不連接(可為浮游狀態)。
<第2實施形態>
使用圖11至圖16來說明第2實施形態之半導體裝置。於第2實施形態中，使用IO單元12a及ESD保護元件12c具有高電壓用及低電壓用之電路構成。藉此，可將使用IO單元12a及ESD保護元件12c之耐壓分為高電壓用或低電壓用而進行使用。以下，詳細說明第2實施形態。
再者，於第2實施形態中，對於與上述第1實施形態相同之處省略說明，而主要說明不同之處。
[第2實施形態中之構成]
圖11係模式性表示配置第2實施形態之ESD保護元件之方法圖。
首先，如圖11(a)所示，於半導體芯片10之周邊部配置IO單元區域12。IO單元區域12具有複數個單元(插槽)，且具有各種半導體元件，以便使各單元藉由配線覆寫而作為使用IO單元12a、未使用IO單元12b、或ESD保護元件12c之任一個發揮功能。
其次，如圖11(b)所示，IO單元區域12內之各單元被決定為使用IO單元12a或未使用IO單元12b。進而，使用IO單元12a分為高電壓用使用IO單元12a_1及低電壓用使用IO單元12a_2進行使用。又，此時IO單元區域12對應1個電源區域而被劃分成例如觸排Bank1~Bank6。
其次，如圖11(c)所示，藉由上層配線之覆寫，將未使用IO單元12b之一部分變更為ESD保護元件12c。進而，ESD保護元件12c分為高電壓用ESD保護元件12c_1及低電壓用ESD保護元件12c_2進行使用。此時，以各觸排Bank中存在特定個ESD保護元件12c(此處，為1個ESD保護元件12c)之方式，進行配線之覆寫。
如此，於IO單元區域12內，可一面削減未使用IO單元12b，且削減過剩之ESD保護元件12c，一面於各觸排Bank配置特定個ESD保護元件12c。
圖12係表示第2實施形態之使用IO單元之方塊圖。圖13係表示第2實施形態之低電壓用之情形時之使用IO單元之方塊圖，圖14係表示第2實施形態之高電壓用之情形時之使用IO單元之方塊圖。再者，此處省略輸入電路。
如圖12所示，第2實施形態中之使用IO單元12a具備輸出電路20、位準轉換電路13、被供給與核心電路11相同電源之第1電源端子、向輸 出電路20供給電源之第2電源端子、及接地端子。
輸出電路20具備RC延遲電路25、高耐壓型緩衝器電路21_1、高耐壓型PMOS電晶體PM22_1、高耐壓型NMOS電晶體NM22_1、低耐壓型緩衝器電路21_2、低耐壓型PMOS電晶體PM22_2、及低耐壓型NMOS電晶體NM22_2。
高耐壓型緩衝器電路21_1包含高耐壓型反相器21a_1、21b_1、21c_1、21d_1、21e_1、21f_1。由高耐壓型反相器21a_1、21b_1、21c_1構成反相器鏈，由高耐壓型反相器21d_1、21e_1、21f_1構成反相器鏈。
由高耐壓型反相器21a_1、21b_1、21c_1構成之反相器鏈及由高耐壓型反相器21d_1、21e_1、21f_1構成之反相器鏈分別配置於核心電路11與高耐壓型PMOS電晶體PM22_1之閘極及高耐壓型NMOS電晶體NM22_1之閘極之間。這些反相器鏈在被用作高電壓用使用IO單元12a_1之情形時，輸入端子經由位準轉換電路13而電性連接於核心電路11，輸出端子分別電性連接於高耐壓型PMOS電晶體PM22_1之閘極及高耐壓型NMOS電晶體NM22_1之閘極。
更具體而言，如圖13所示，被用作高電壓用使用IO單元12a_1之情形時，高耐壓型反相器21a_1之輸入端子經由位準轉換電路13而電性連接於核心電路11，輸出端子電性連接於高耐壓型反相器21b_1之輸入端子。又，高耐壓型反相器21b_1之輸出端子電性連接於高耐壓型反相器21c_1之輸入端子。又，高耐壓型反相器21c_1之輸出端子電性連接於高耐壓型PMOS電晶體PM22_1之閘極。
另一方面，於被用作高電壓用使用IO單元12a_1之情形時，高耐壓型反相器21d_1之輸入端子經由位準轉換電路13而電性連接於核心電路11，輸出端子電性連接於高耐壓型反相器21e_1之輸入端子。又，高耐壓型反相器21e_1之輸出端子電性連接於高耐壓型反相器21f_1之輸入端子。又，高耐壓型反相器21f_1之輸出端子電性連接於高耐壓型 NMOS電晶體NM22_1之閘極。
高耐壓型PMOS電晶體PM22_1之源極電性連接於電源端子，汲極電性連接於IO墊40。高耐壓型NMOS電晶體NM22_1之源極電性連接於接地端子，汲極電性連接於IO墊40。
低耐壓型緩衝器電路21_2包含低耐壓型反相器21a_2、21b_2、21c_2、21d_2、21e_2、21f_2。由低耐壓型反相器21a_2、21b_2、21c_2構成反相器鏈，由低耐壓型反相器21d_2、21e_2、21f_2構成反相器鏈。
由低耐壓型反相器21a_2、21b_2、21c_2構成之反相器鏈及由低耐壓型反相器21d_2、21e_2、21f_2構成之反相器鏈係配置於核心電路11與低耐壓型PMOS電晶體PM22_2之閘極及低耐壓型NMOS電晶體NM22_2之閘極之間。這些反相器鏈在被用作低電壓用使用IO單元12a_2之情形時，輸入端子經由位準轉換電路13而電性連接於核心電路11，輸出端子分別電性連接於低耐壓型PMOS電晶體PM22_2之閘極及低耐壓型NMOS電晶體NM22_2之閘極。
更具體而言，如圖14所示，於被用作低電壓用使用IO單元12a_2之情形時，低耐壓型反相器21a_2之輸入端子經由位準轉換電路13而電性連接於核心電路11，輸出端子電性連接於低耐壓型反相器21b_2之輸入端子。又，低耐壓型反相器21b_2之輸出端子電性連接於低耐壓型反相器21c_2之輸入端子。又，低耐壓型反相器21c_2之輸出端子電性連接於低耐壓型PMOS電晶體PM22_2之閘極。
另一方面，於被用作低電壓用使用IO單元12a_2之情形時，低耐壓型反相器21d_2之輸入端子經由位準轉換電路13而電性連接於核心電路11，輸出端子電性連接於低耐壓型反相器21e_2之輸入端子。又，低耐壓型反相器21e_2之輸出端子電性連接於低耐壓型反相器21f_2之輸入端子。又，低耐壓型反相器21f_2之輸出端子電性連接於低耐壓型NMOS電晶體NM22_2之閘極。
低耐壓型PMOS電晶體PM22_2之源極電性連接於電源端子，汲極電性連接於IO墊40。低耐壓型NMOS電晶體NM22_2之源極電性連接於接地端子，汲極電性連接於IO墊40。
RC延遲電路25包含電阻23與電容器24之串聯連接體，一端電性連接於電源端子，另一端電性連接於接地端子。更具體而言，電阻23之一端電性連接於電源端子，另一端電性連接於電容器24之一端。又，電容器之另一端電性連接於接地端子。
RC延遲電路25之輸出端子(電阻23之另一端與電容器24之一端之連接點)不與高耐壓型PMOS電晶體PM22_1及高耐壓型NMOS電晶體NM22_1電性連接。又，RC延遲電路25之輸出端子不與低耐壓型PMOS電晶體PM22_2及低耐壓型NMOS電晶體NM22_2電性連接。
再者，於被用作高電壓用使用IO單元12a_1之情形時，低耐壓型緩衝器21_2、低耐壓型PMOS電晶體PM22_2、及低耐壓型NMOS電晶體NM22_2係並不特別發揮功能之虛設元件。因此，低耐壓型緩衝器21_2、低耐壓型PMOS電晶體PM22_2、及低耐壓型NMOS電晶體NM22_2可以不影響其他元件之程度電性連接、或不連接(可為浮游狀態)。
又，於被用作低電壓用使用IO單元12a_2之情形時，高耐壓型緩衝器21_1、高耐壓型PMOS電晶體PM22_1、及高耐壓型NMOS電晶體NM22_1係並不特別發揮功能之虛設元件。因此，高耐壓型緩衝器21_1、高耐壓型PMOS電晶體PM22_1、及高耐壓型NMOS電晶體NM22_1可以不影響其他元件之程度電性連接、或不連接(可為浮游狀態)。
圖15係表示第2實施形態之ESD保護元件之方塊圖。再者，於圖15中，省略了輸入電路。又，於圖15中，係表示ESD保護元件12c被用作高電壓用ESD保護元件12c_1之情形時之連接。
如圖15所示，高電壓用ESD保護元件12c_1具備將使用IO單元12a(未使用IO單元12b)之輸出電路20之電路構成配線覆寫之輸出變更電路50。因此，高電壓用ESD保護元件12c_1具有與使用IO單元12a(未使用IO單元12b)相同之半導體元件。又，高電壓用ESD保護元件12c_1中之各半導體元件具有與使用IO單元12a(未使用IO單元12b)中之各半導體元件相同之配置。
高電壓用ESD保護元件12c_1(輸出變更電路50)具備位準轉換電路13、與屬於同一Bank之IO單元之第2電源端子藉由配線連接之電源端子、與屬於同一Bank之IO單元之接地端子藉由配線連接之接地端子、RC延遲電路55、高耐壓型緩衝器電路51_1、高耐壓型PMOS電晶體PM52_1、高耐壓型NMOS電晶體NM52_1、低耐壓型緩衝器電路51_2、低耐壓型PMOS電晶體PM52_2、及低耐壓型NMOS電晶體NM52_2。
高耐壓型緩衝器電路51_1包含高耐壓型反相器51a_1、51b_1、51c_1、51d_1、51e_1、51f_1。由高耐壓型反相器51d_1、51e_1、51f_1構成反相器鏈。
由高耐壓型反相器51d_1、51e_1、51f_1構成之反相器鏈係配置於RC延遲電路55與高耐壓型NMOS電晶體NM52_1之閘極之間。該反相器鏈之輸入端子電性連接於RC延遲電路55之輸出端子(電阻53之另一端與電容器54之一端之連接點)，輸出端子電性連接於NMOS電晶體NM52之閘極。
更具體而言，高耐壓型反相器51d_1之輸入端子電性連接於RC延遲電路55之輸出端子，輸出端子電性連接於高耐壓型反相器51e_1之輸入端子。又，高耐壓型反相器51e_1之輸出端子電性連接於高耐壓型反相器51f_1之輸入端子。又，高耐壓型反相器51f之輸出端子電性連接於高耐壓型NMOS電晶體NM52_1之閘極。
高耐壓型NMOS電晶體NM52_1之源極電性連接於接地端子，汲極 電性連接於電源端子。於本例中，高耐壓型NMOS電晶體NM52_1作為分流電晶體發揮功能。
RC延遲電路55包含電阻53與電容器54之串聯連接體，一端電性連接於電源端子，另一端電性連接於接地端子。更具體而言，電阻53之一端電性連接於電源端子，另一端電性連接於電容器54之一端。又，電容器之另一端電性連接於接地端子。
RC延遲電路55之輸出端子(電阻53之另一端與電容器54之一端之連接點)經由高耐壓型反相器51d_1、51e_1、51f_1構成之反相器鏈而電性連接於高耐壓型NMOS電晶體NM52_1之閘極。
再者，反相器鏈並不限於由3個高耐壓型反相器51d_1、51e_1、51f_1構成。於常規狀態下，為了使高耐壓型NMOS電晶體NM52_1之閘極為‘L’位準，反相器鏈亦可由奇數個高耐壓型反相器、或與此等效之邏輯閘極構成。
高耐壓型反相器51a_1、51b_1、51c_1、及高耐壓型PMOS電晶體PM52_1係並不特別發揮功能之虛設元件。因此，高耐壓型反相器51a_1、51b_1、51c_1、及高耐壓型PMOS電晶體PM52_1可以不影響其他元件之程度電性連接、或不連接(可為浮游狀態)。
又，於ESD保護元件12c被用作高電壓用ESD保護元件12c_1之情形時，低耐壓型緩衝器電路51_2、低耐壓型PMOS電晶體PM52_2、及低耐壓型PMOS電晶體PM52_2係並不特別發揮功能之虛設元件。因此，低耐壓型反相器51a_2、51b_2、51c_2、51d_2、51e_2、51f_2、低耐壓型PMOS電晶體PM52_2、及低耐壓型PMOS電晶體PM52_2可以不影響其他元件之程度電性連接、或不連接(可為浮游狀態)。
圖16係表示第2實施形態之ESD保護元件之方塊圖。再者，於圖16中，省略了輸入電路。又，於圖16中，係表示ESD保護元件12c被用作低電壓用ESD保護元件12c_2之情形時之連接。
如圖16所示，低電壓用ESD保護元件12c_2具備將使用IO單元12a(未使用IO單元12b)之輸出電路20之電路構成配線覆寫之輸出變更電路50。因此，低電壓用ESD保護元件12c_2具有與使用IO單元12a(未使用IO單元12b)相同之半導體元件。又，低電壓用ESD保護元件12c_2中之各半導體元件具有與使用IO單元12a(未使用IO單元12b)中之各半導體元件相同之配置。
低耐壓型緩衝器電路51_2包含低耐壓型反相器51a_2、51b_2、51c_2、51d_2、51e_2、51f_2。由低耐壓型反相器51d_2、51e_2、51f_2構成反相器鏈。
由低耐壓型反相器51d_2、51e_2、51f_2構成之反相器鏈係配置於RC延遲電路55與低耐壓型NMOS電晶體NM52_2之閘極之間。該反相器鏈之輸入端子電性連接於RC延遲電路55之輸出端子(電阻53之另一端與電容器54之一端之連接點)，輸出端子電性連接於NMOS電晶體NM52_2之閘極。
更具體而言，低耐壓型反相器51d_2之輸入端子電性連接於RC延遲電路55之輸出端子，輸出端子電性連接於低耐壓型反相器51e_2之輸入端子。又，低耐壓型反相器51e_2之輸出端子電性連接於低耐壓型反相器51f_2之輸入端子。又，低耐壓型反相器51f之輸出端子電性連接於低耐壓型NMOS電晶體NM52_2之閘極。
低耐壓型NMOS電晶體NM52_2之源極電性連接於接地端子，汲極電性連接於電源端子。於本例中，低耐壓型NMOS電晶體NM52_2作為分流電晶體發揮功能。
RC延遲電路55包含電阻53與電容器54之串聯連接體，一端電性連接於電源端子，另一端電性連接於接地端子。更具體而言，電阻53之一端電性連接於電源端子，另一端電性連接於電容器54之一端。又，電容器之另一端電性連接於接地端子。
RC延遲電路55之輸出端子(電阻53之另一端與電容器54之一端之連接點)經由低耐壓型反相器51d_2、51e_2、51f_2構成之反相器鏈，而電性連接於低耐壓型NMOS電晶體NM52_2之閘極。
再者，反相器鏈並不限於由3個低耐壓型反相器51d_2、51e_2、51f_2構成。於常規狀態下，為了使低耐壓型NMOS電晶體NM52_2之閘極為‘L’位準，反相器鏈亦可由奇數個低耐壓型反相器、或與此等效之邏輯閘極構成。
低耐壓型反相器51a_2、51b_2、51c_2、及低耐壓型PMOS電晶體PM52_2係並不特別發揮功能之虛設元件。因此，低耐壓型反相器51a_2、51b_2、51c_2、及低耐壓型PMOS電晶體PM52_2可以不影響其他元件之程度電性連接、或不連接(可為浮游狀態)。
又，於ESD保護元件12c被用作低電壓用ESD保護元件12c_2之情形時，高耐壓型緩衝器電路51_1、高耐壓型PMOS電晶體PM52_1、及高耐壓型NMOS電晶體NM52_1係並不特別發揮功能之虛設元件。因此，高耐壓型反相器51a_1、51b_1、51c_1、51d_1、51e_1、51f_1、高耐壓型PMOS電晶體PM52_1、及高耐壓型NMOS電晶體NM52_1可以不影響其他元件之程度電性連接、或不連接(可為浮游狀態)。
於圖15及圖16所示之高電壓用ESD保護元件12c_1及低電壓用ESD保護元件12c_2中，亦可應用第1實施形態中之變化例1~5。
[第2實施形態之效果]
根據第2實施形態，使用IO單元12a及ESD保護元件12c具有高電壓用及低電壓用之電路構成。進而，藉由連接於高電壓用或低電壓用(配線覆寫)，可將使用IO單元12a及ESD保護元件12c之耐壓分為高電壓用或低電壓用進行使用。
<第3實施形態>
使用圖17至圖20來說明第3實施形態之半導體裝置。於第3實施形 態中，IO單元區域12具有向輸出電路20及輸入電路30供給電源之第2電源端子以外之第3電源端子。因此，需要對第2電源端子及第3電源端子進行ESD保護。藉此，需要使用各電源端子作為ESD保護元件12c，而分為保護第2電源端子之第2電源用ESD保護元件12c_3與保護第3電源端子之第3電源用ESD保護元件12c_4進行使用。以下詳細說明第3實施形態。
再者，於第3實施形態中，對於與上述第1實施形態相同之處省略說明，主要說明不同之處。
[第3實施形態中之構成]
圖17係模式性表示配置第3實施形態之ESD保護元件之方法之圖。
首先，如圖17(a)所示，於半導體芯片10之周邊部配置IO單元區域12。IO單元區域12具有複數個單元(插槽)，且具有各種半導體元件，以便使各單元藉由配線之覆寫而作為使用IO單元12a、未使用IO單元12b、或ESD保護元件12c之任一個發揮功能。
其次，如圖17(b)所示，IO單元區域12內之各單元被決定為使用IO單元12a或未使用IO單元12b。又，此時IO單元區域12對應每個電源區域而被劃分成例如觸排Bank1~Bank4。於第3實施形態中，各觸排Bank中配置第2電源端子及第3電源端子。
其次，如圖17(c)所示，藉由上層配線之覆寫，將未使用IO單元12b之一部分變更為ESD保護元件12c。進而，ESD保護元件12c分為保護第2電源端子之第2電源用ESD保護元件12c_3與保護第3電源端子之第3電源用ESD保護元件12c_4而進行使用。此時，以各觸排Bank中存在特定個第2電源用ESD保護元件12c_3及第3電源用ESD保護元件12c_4兩者(此處，為1個第2電源用ESD保護元件12c_3及1個第3電源用ESD保護元件12c_4)之方式，進行配線之覆寫。
如此，於IO單元區域12內，可一面削減未使用IO單元12b，且削減 過剩之ESD保護元件12c，一面於各觸排Bank配置特定個第2電源用ESD保護元件12c_3及第3電源用ESD保護元件12c_4。
圖18係表示第3實施形態之使用IO單元之方塊圖。再者，此處省略了輸入電路。
如圖18所示，使用IO單元12a具備輸出電路20、位準轉換電路13、功能電路70、被供給與核心電路11相同電源之第1電源端子(未圖示)、向輸出電路20供給電源之第2電源端子VCCIO、向功能電路70供給電源之第3電源端子VCCPD、及接地端子。
功能電路70係輸出電路20(及輸入電路30)以外之電路，於使用IO單元12a內具有輸出及輸入以外之各種功能。功能電路70係配置於第3電源端子VCCPD與接地端子之間。
輸出電路20具備被供給電源電壓之電源端子、連接於接地之接地端子、緩衝器電路21、RC延遲電路25、PMOS電晶體PM22、及NMOS電晶體NM22。
緩衝器電路21包含反相器21a、21b、21c、21d、21e、21f。由反相器21a、21b、21c構成反相器鏈，由反相器21d、21e、21f構成反相器鏈。反相器21a、21b、21c、21d、21e、21f電性連接於第2電源端子VCCIO。
PMOS電晶體PM22之源極電性連接於第2電源端子VCCIO，汲極電性連接於IO墊40。NMOS電晶體NM22之源極電性連接於接地端子，汲極電性連接於IO墊40。
圖19係表示第3實施形態之ESD保護元件之方塊圖。於圖19中，係表示ESD保護元件12c被用作第2電源用ESD保護元件12c_3之情形時之連接。
如圖19所示，第2電源用ESD保護元件12c_3具備將使用IO單元12a(未使用IO單元12b)之輸出電路20之電路構成配線覆寫之輸出變更 電路50。因此，第2電源用ESD保護元件12c_3具有與使用IO單元12a(未使用IO單元12b)相同之半導體元件。又，第2電源用ESD保護元件12c_3中之各半導體元件具有與使用IO單元12a(未使用IO單元12b)中之各半導體元件相同之配置。
第2電源用ESD保護元件12c_3具備位準轉換電路13、輸出變更電路50、功能電路70、與屬於同一Bank之IO單元之第2電源端子VCCIO藉由配線連接之電源端子(第2電源端子VCCIO)、與屬於同一Bank之IO單元之第3電源端子VCCPD藉由配線連接之電源端子(第3電源端子VCCPD)、與屬於同一Bank之IO單元之接地端子藉由配線連接之接地端子、RC延遲電路55、緩衝器電路51、PMOS電晶體PM52、及NMOS電晶體NM52。
緩衝器電路51包含反相器51a、51b、51c、51d、51e、51f。由反相器51d、51e、51f構成反相器鏈。反相器51d、51e、51f電性連接於第2電源端子VCCIO。
由反相器51d、51e、51f構成之反相器鏈係配置於RC延遲電路55與NMOS電晶體NM52之閘極之間。該反相器鏈之輸入端子電性連接於RC延遲電路55之輸出端子(電阻53之另一端與電容器54之一端之連接點)，輸出端子電性連接於NMOS電晶體NM52之閘極。
更具體而言，反相器51d之輸入端子電性連接於RC延遲電路55之輸出端子，輸出端子電性連接於反相器51e之輸入端子。又，反相器51e之輸出端子電性連接於反相器51f之輸入端子。又，反相器51f之輸出端子電性連接於NMOS電晶體NM52之閘極。
NMOS電晶體NM52之源極電性連接於接地端子，汲極電性連接於第2電源端子VCCIO。於本例中，NMOS電晶體NM52作為分流電晶體發揮功能。
RC延遲電路55之輸出端子(電阻53之另一端與電容器54之一端之 連接點)經由反相器51d、51e、51f構成之反相器鏈，而電性連接於NMOS電晶體NM52之閘極。RC延遲電路55之電源端子電性連接於第2電源端子VCCIO。
反相器51a、51b、51c、PMOS電晶體PM52、及功能元件70係並不特別發揮功能之虛設元件。因此，反相器51a、51b、51c、PMOS電晶體PM52、及功能元件70可以不影響其他元件之程度電性連接、或不連接(可為浮游狀態)。
圖20係表示第3實施形態之ESD保護元件之方塊圖。於圖20中，係表示ESD保護元件12c被用作第3電源用ESD保護元件12c_4之情形時之連接。
如圖20所示，第3電源用ESD保護元件12c_4具備將使用IO單元12a(未使用IO單元12b)之輸出電路20之電路構成配線覆寫之輸出變更電路50。因此，第3電源用ESD保護元件12c_4具有與使用IO單元12a(未使用IO單元12b)相同之半導體元件。又，第3電源用ESD保護元件12c_4中之各半導體元件具有與使用IO單元12a(未使用IO單元12b)中之各半導體元件相同之配置。
第3電源用ESD保護元件12c_4具備位準轉換電路13、輸出變更電路50、功能電路70、與屬於同一Bank之IO單元之第2電源端子VCCIO藉由配線連接之電源端子(第2電源端子VCCIO)、與屬於同一Bank之IO單元之第3電源端子VCCPD藉由配線連接之電源端子(第3電源端子VCCPD)、與屬於同一Bank之IO單元之接地端子藉由配線連接之接地端子、RC延遲電路55、緩衝器電路51、PMOS電晶體PM52、及NMOS電晶體NM52。
緩衝器電路51包含反相器51a、51b、51c、51d、51e、51f。由反相器51d、51e、51f構成反相器鏈。反相器51d、51e、51f電性連接於第3電源端子VCCPD。
由反相器51d、51e、51f構成之反相器鏈係配置於RC延遲電路55與NMOS電晶體NM52之閘極之間。該反相器鏈之輸入端子電性連接於RC延遲電路55之輸出端子(電阻53之另一端與電容器54之一端之連接點)，輸出端子電性連接於NMOS電晶體NM52之閘極。
更具體而言，反相器51d之輸入端子電性連接於RC延遲電路55之輸出端子，輸出端子電性連接於反相器51e之輸入端子。又，反相器51e之輸出端子電性連接於反相器51f之輸入端子。又，反相器51f之輸出端子電性連接於NMOS電晶體NM52之閘極。
NMOS電晶體NM52之源極電性連接於接地端子，汲極電性連接於第3電源端子VCCPD。於本例中，NMOS電晶體NM52作為分流電晶體發揮功能。
RC延遲電路55之輸出端子(電阻53之另一端與電容器54之一端之連接點)經由反相器51d、51e、51f構成之反相器鏈，而電性連接於NMOS電晶體NM52之閘極。RC延遲電路55之電源端子電性連接於第3電源端子VCCPD。
反相器51a、51b、51c、PMOS電晶體PM52、及功能電路70係並不特別發揮功能之虛設元件。因此，反相器51a、51b、51c、及PMOS電晶體PM52可以不影響其他元件之程度電性連接、或不連接(可為浮游狀態)。
再者，於第3實施形態中之ESD保護元件中，亦可應用第1實施形態中之變化例1~5。於第3電源用ESD保護元件12c_4中，PMOS電晶體PM52作為分流電晶體發揮功能情形時，其閘極電性連接於反相器51c之輸出端子，源極電性連接於第3電源端子VCCPD，汲極電性連接於接地端子。
[第3實施形態之效果]
根據上述第3實施形態，IO單元區域12除了具有向輸出電路20及輸 入電路30供給電源之第2電源端子VCCIO以外，亦具有向功能電路70供給電源之第3電源端子VCCPD。藉此，作為ESD保護元件12c，不僅可使用第2電源端子VCCIO，亦可使用第3電源端子VCCPD。因此，作為ESD保護元件12c，可分為保護第2電源端子之第2電源用ESD保護元件12c_3與保護第3電源端子之第3電源用ESD保護元件12c_4來進行使用。
雖對本發明之若干實施形態進行了說明，但該等實施形態係作為例示而提示，並不意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍及主旨，且包含於申請專利範圍所記載之發明及其均等範圍內。
11‧‧‧核心電路
12c‧‧‧ESD保護元件
13‧‧‧位準轉換電路
50‧‧‧輸出變更電路
51‧‧‧緩衝器電路
51a、51b、51c、51d、51e、51f‧‧‧反相器
53‧‧‧電阻
54‧‧‧電容器
55‧‧‧RC延遲電路
60‧‧‧輸入變更電路
61‧‧‧緩衝器電路
61a、61b、61c‧‧‧反相器
200‧‧‧配線層

Claims (19)

  1. 一種半導體裝置，其具備：核心電路；及第1 IO單元及第2 IO單元，其等配置於上述核心電路之周邊；且上述第1 IO單元及上述第2 IO單元分別具備：電源端子，其被供給電源電壓；接地端子，其連接於接地；RC延遲電路，其包含一端連接於上述電源端子及上述接地端子之一方之電阻、及一端連接於上述電阻之另一端且另一端連接於上述電源端子及上述接地端子之另一方之電容器；P型電晶體；及N型電晶體；且於上述第1 IO單元中，上述電阻與上述電容器之連接端子連接於上述P型電晶體及上述N型電晶體之至少一方電晶體之閘極，當上述至少一方電晶體為上述P型電晶體時，上述P型電晶體之源極連接於上述第1電源端子，汲極連接於上述接地端子，當上述至少一方電晶體為上述N型電晶體時，上述N型電晶體之汲極連接於上述第1電源端子，源極連接於上述接地端子；於上述第2 IO單元中，上述電阻與上述電容器之連接端子並不連接於上述P型電晶體及上述N型電晶體之任一者。
  2. 如請求項1之半導體裝置，其中上述第1 IO單元及第2 IO單元分別進而具備：第1緩衝器，其輸出端連接於上述P型電晶體之閘極；及第2緩衝器，其輸出端連接於上述N型電晶體之閘極；且當上述至少一方電晶體為上述P型電晶體時，上述P型電晶體之 閘極經由上述第1緩衝器而連接於上述連接端子，當上述至少一方電晶體為上述N型電晶體時，上述N型電晶體之閘極經由上述第2緩衝器而連接於上述連接端子。
  3. 如請求項2之半導體裝置，其中上述第1緩衝器及上述第2緩衝器分別包含含有複數個反相器之反相器鏈。
  4. 如請求項1之半導體裝置，其進而具備位準轉換電路，上述位準轉換電路配置於上述第1及上述第2 IO單元與上述核心電路之間，對信號電位進行轉換。
  5. 如請求項1之半導體裝置，其中當上述至少一方電晶體為上述P型電晶體時，上述N型電晶體係不參與電路動作之虛設元件，當上述至少一方電晶體為上述N型電晶體時，上述P型電晶體係不參與電路動作之虛設元件。
  6. 如請求項1之半導體裝置，其中上述電阻之上述一端連接於上述第1電源端子，上述電容器之上述另一端連接於上述接地端子。
  7. 如請求項1之半導體裝置，其中上述電容器之上述另一端連接於上述第1電源端子，上述電阻之上述一端連接於上述接地端子。
  8. 一種半導體裝置，其具備：核心電路；及第1 IO單元及第2 IO單元，其等配置於上述核心電路之周邊；且上述第1 IO單元及第2 IO單元分別具備：電源端子，其被供給電源電壓；接地端子，其連接於接地；RC延遲電路，其包含一端連接於上述電源端子及上述接地端子之一方之電阻、及一端連接於上述電阻之另一端且另一端連接於上述電源端子及上述接地端子之另一方之電容器；高耐壓型P型電晶體； 高耐壓型N型電晶體；低耐壓型P型電晶體，其耐壓低於上述高耐壓型P型電晶體；及低耐壓型N型電晶體，其耐壓低於上述高耐壓型N型電晶體；且當上述第1 IO單元及上述第2 IO單元之至少一個被用作高耐壓型時，上述電阻與上述電容器之連接端子連接於上述高耐壓型P型電晶體及上述高耐壓型N型電晶體之至少一方電晶體之閘極，當上述第1 IO單元及上述第2 IO單元之至少一個被用作高耐壓型，且上述至少一方電晶體為上述高耐壓型P型電晶體時，上述高耐壓型P型電晶體之源極連接於上述電源端子，汲極連接於上述接地端子；當上述第1 IO單元及上述第2 IO單元之至少一個被用作高耐壓型，且上述至少一方電晶體為上述高耐壓型N型電晶體時，上述高耐壓型N型電晶體之汲極連接於上述電源端子，源極連接於上述接地端子，當上述第1 IO單元及上述第2 IO單元之至少一個被用作低耐壓型時，上述電阻與上述電容器之連接端子連接於上述低耐壓型P型電晶體及上述低耐壓型N型電晶體之至少一方電晶體之閘極，當上述第1 IO單元及上述第2 IO單元之至少一個被用作低耐壓型，且上述至少一方電晶體為上述低耐壓型P型電晶體時，上述低耐壓型P型電晶體之源極連接於上述電源端子，汲極連接於上述接地端子，當上述第1 IO單元及上述第2 IO單元之至少一個被用作低耐壓型，且上述至少一方電晶體為上述低耐壓型N型電晶體時，上述低耐壓型N型電晶體之汲極連接於上述電源端子，源極連接於上述接地端子。
  9. 如請求項8之半導體裝置，其中上述第1 IO單元及第2 IO單元分別 進而具備：第1緩衝器，其輸出端連接於上述高耐壓型P型電晶體之閘極；第2緩衝器，其輸出端連接於上述高耐壓型N型電晶體之閘極；第3緩衝器，其輸出端連接於上述低耐壓型P型電晶體之閘極；及第4緩衝器，其輸出端連接於上述低耐壓型N型電晶體之閘極；且當上述第1 IO單元及上述第2 IO單元之至少一個被用作高耐壓型，且上述至少一方電晶體為上述高耐壓型P型電晶體時，上述P型電晶體之閘極經由上述第1緩衝器而連接於上述連接端子，當上述第1 IO單元及上述第2 IO單元之至少一個被用作高耐壓型，且上述至少一方電晶體為上述高耐壓型N型電晶體時，上述N型電晶體之閘極經由上述第2緩衝器而連接於上述連接端子，當上述第1 IO單元及上述第2 IO單元之至少一個被用作低耐壓型，且上述至少一方電晶體為上述低耐壓型P型電晶體時，上述P型電晶體之閘極經由上述第3緩衝器而連接於上述連接端子，當上述第1 IO單元及上述第2 IO單元之至少一個被用作低耐壓型，且上述至少一方電晶體為上述低耐壓型N型電晶體時，上述N型電晶體之閘極經由上述第4緩衝器而連接於上述連接端子。
  10. 如請求項9之半導體裝置，其中上述第1緩衝器至上述第4緩衝器分別包含含有複數個反相器之反相器鏈。
  11. 如請求項8之半導體裝置，其進而具備位準轉換電路，上述位準轉換電路配置於上述第1及上述第2 IO單元與上述核心電路之間，對信號電位進行轉換。
  12. 如請求項8之半導體裝置，其中當上述第1 IO單元及上述第2 IO單元之至少一個被用作高耐壓型，且上述至少一方電晶體為上述高耐壓型P型電晶體時，上述高耐壓型N型電晶體、上述低耐壓型P型電晶體、及上述低耐壓型N型電晶體係不參與電路動作之虛設 元件，當上述第1 IO單元及上述第2 IO單元之至少一個被用作高耐壓型，且上述至少一方電晶體為上述高耐壓型N型電晶體時，上述高耐壓型P型電晶體、上述低耐壓型P型電晶體、及上述低耐壓型N型電晶體係不參與電路動作之虛設元件，當上述第1 IO單元及上述第2 IO單元之至少一個被用作低耐壓型，且上述至少一方電晶體為上述低耐壓型P型電晶體時，上述低耐壓型N型電晶體、上述高耐壓型P型電晶體、及上述高耐壓型N型電晶體係不參與電路動作之虛設元件，當上述第1 IO單元及上述第2 IO單元之至少一個被用作低耐壓型，且上述至少一方電晶體為上述低耐壓型N型電晶體時，上述低耐壓型P型電晶體、上述高耐壓型P型電晶體、及上述高耐壓型N型電晶體係不參與電路動作之虛設元件。
  13. 如請求項8之半導體裝置，其中上述電阻之上述一端連接於上述第1電源端子，上述電容器之上述另一端連接於上述接地端子。
  14. 如請求項8之半導體裝置，其中上述電容器之上述另一端連接於上述第1電源端子，上述電阻之上述一端連接於上述接地端子。
  15. 一種半導體裝置，其具備：核心電路；及第1 IO單元、第2 IO單元及第3 IO單元，其等配置於上述核心電路之周邊；且上述第1 IO單元、第2 IO單元及第3 IO單元分別具備：第1電源端子，其被供給第1電源電壓；第2電源端子，其被供給與上述第1電源電壓不同之第2電源電壓；接地端子，其連接於接地； RC延遲電路，其包含第1端子、第2端子、一端連接於上述第1端子之電阻、及一端連接於上述電阻之另一端且另一端連接於上述第2端子之電容器；P型電晶體；及N型電晶體；且上述第1端子及上述第2端子中之一方連接於上述第1電源端子或上述第2電源端子，上述第1端子及上述第2端子中之另一方連接於上述接地端子，於上述第1 IO單元中，上述第1端子及上述第2端子中之上述一方連接於上述第1電源端子，上述電阻與上述電容器之連接端子連接於上述P型電晶體及上述N型電晶體之至少一方電晶體之閘極，於上述第1 IO單元中，當上述至少一方電晶體為上述P型電晶體時，上述P型電晶體之源極連接於上述第1電源端子，汲極連接於上述接地端子，於上述第1 IO單元中，當上述至少一方電晶體為上述N型電晶體時，上述N型電晶體之汲極連接於上述第1電源端子，源極連接於上述接地端子，於上述第2 IO單元中，上述第1端子及上述第2端子中之上述一方連接於上述第2電源端子，上述電阻與上述電容器之連接端子連接於上述P型電晶體及上述N型電晶體之至少一方電晶體之閘極，於上述第2 IO單元中，當上述至少一方電晶體為上述P型電晶體時，上述P型電晶體之源極連接於上述第2電源端子，汲極連接於上述接地端子，於上述第2 IO單元中，當上述至少一方電晶體為上述N型電晶 體時，上述N型電晶體之汲極連接於上述第2電源端子，源極連接於上述接地端子；於上述第3 IO單元中，上述電阻與上述電容器之連接端子並不連接於上述P型電晶體及上述N型電晶體之任一者。
  16. 如請求項15之半導體裝置，其中上述第1 IO單元及上述第2 IO單元分別進而具備：第1緩衝器，其輸出端連接於上述P型電晶體之閘極；及第2緩衝器，其輸出端連接於上述N型電晶體之閘極；且於上述第1 IO單元及上述第2 IO單元中，當上述至少一方電晶體為上述P型電晶體時，上述P型電晶體之閘極經由上述第1緩衝器而連接於上述連接端子，於上述第1 IO單元及上述第2 IO單元中，當上述至少一方電晶體為上述N型電晶體時，上述N型電晶體之閘極經由上述第2緩衝器而連接於上述連接端子。
  17. 如請求項16之半導體裝置，其中上述第1緩衝器及上述第2緩衝器分別包含含有複數個反相器之反相器鏈。
  18. 如請求項15之半導體裝置，其進而具備位準轉換電路，上述位準轉換電路配置於上述第1及上述第2 IO單元與上述核心電路之間，對信號電位進行轉換。
  19. 如請求項15之半導體裝置，其中於上述第1 IO單元及上述第2 IO單元中，當上述至少一方電晶體為上述P型電晶體時，上述N型電晶體係不參與電路動作之虛設元件，於上述第1 IO單元及上述第2 IO單元中，當上述至少一方電晶體為上述N型電晶體時，上述P型電晶體係不參與電路動作之虛設元件。
TW104106368A 2014-09-24 2015-02-26 Semiconductor device TWI574371B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014193831A JP2016066673A (ja) 2014-09-24 2014-09-24 半導体装置

Publications (2)

Publication Number Publication Date
TW201613062A TW201613062A (en) 2016-04-01
TWI574371B true TWI574371B (zh) 2017-03-11

Family

ID=52813892

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104106368A TWI574371B (zh) 2014-09-24 2015-02-26 Semiconductor device

Country Status (6)

Country Link
US (1) US20160086935A1 (zh)
EP (1) EP3001455A1 (zh)
JP (1) JP2016066673A (zh)
KR (1) KR20160035959A (zh)
SG (1) SG10201501810WA (zh)
TW (1) TWI574371B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230327428A1 (en) * 2022-04-12 2023-10-12 Mediatek Inc. Distributed electro-static discharge protection
TWI828550B (zh) * 2023-03-01 2024-01-01 智原科技股份有限公司 佈線方法、電腦程式產品及與其相關之積體電路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5825601A (en) * 1997-06-16 1998-10-20 Lsi Logic Corporation Power supply ESD protection circuit
US6208494B1 (en) * 1998-04-20 2001-03-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device including electrostatic protection circuit accommodating drive by plurality of power supplies and effectively removing various types of surge
US20060181823A1 (en) * 2005-02-11 2006-08-17 Miller James W I/O cell ESD system
US20140118869A1 (en) * 2012-10-29 2014-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. ESD Protection Scheme Using I/O Pads
US20140211357A1 (en) * 2011-10-06 2014-07-31 Panasonic Corporation Semiconductor integrated circuit device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5825601A (en) * 1997-06-16 1998-10-20 Lsi Logic Corporation Power supply ESD protection circuit
US6208494B1 (en) * 1998-04-20 2001-03-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device including electrostatic protection circuit accommodating drive by plurality of power supplies and effectively removing various types of surge
US20060181823A1 (en) * 2005-02-11 2006-08-17 Miller James W I/O cell ESD system
US20140211357A1 (en) * 2011-10-06 2014-07-31 Panasonic Corporation Semiconductor integrated circuit device
US20140118869A1 (en) * 2012-10-29 2014-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. ESD Protection Scheme Using I/O Pads

Also Published As

Publication number Publication date
EP3001455A1 (en) 2016-03-30
JP2016066673A (ja) 2016-04-28
KR20160035959A (ko) 2016-04-01
TW201613062A (en) 2016-04-01
US20160086935A1 (en) 2016-03-24
SG10201501810WA (en) 2016-04-28

Similar Documents

Publication Publication Date Title
US8675323B2 (en) Method of manufacturing a package
JP5190913B2 (ja) 半導体集積回路装置
KR101231992B1 (ko) 집적 회로 내의 ｅｓｄ 보호의 점유면적을 감소시키기 위한 방법 및 장치
JP6028097B2 (ja) 半導体集積回路装置
US10453840B2 (en) Semiconductor integrated circuit
WO2016203648A1 (ja) 半導体装置
US9401602B2 (en) Semiconductor integrated circuit device
US9430602B2 (en) Semiconductor integrated circuit device and method for designing layout of the same having standard cells, basic cells and a protective diode cell
JP5699666B2 (ja) 半導体装置
JP5896682B2 (ja) 半導体集積回路装置
TWI574371B (zh) Semiconductor device
CN101752349A (zh) 包括多指状晶体管的esd保护电路
CN101938118B (zh) 具有多重电源区域集成电路的静电放电防护电路
JP5939840B2 (ja) 半導体装置
JPH11297930A (ja) 半導体集積回路
TWI402965B (zh) 實施以金屬絕緣體金屬為基礎之去耦合電容器的缺陷率免疫技術
JP2006313814A (ja) 半導体装置
US9711497B2 (en) Semiconductor unit with proection circuit and electronic apparatus
US20110102954A1 (en) Semiconductor integrated circuit
JP6510120B2 (ja) 半導体集積回路
JP5657264B2 (ja) 半導体集積回路装置
CN117410950A (zh) 电子装置
JP2011119485A (ja) 半導体集積装置
JP2014041986A (ja) 半導体装置
JP2012104552A (ja) 半導体集積回路

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees