KR100718618B1

KR100718618B1 - 반도체 기억 장치 및 반도체 기억 장치의 구동 방법

Info

Publication number: KR100718618B1
Application number: KR1020060021701A
Authority: KR
Inventors: 고이찌 후꾸다
Original assignee: 가부시끼가이샤 도시바
Priority date: 2005-03-09
Filing date: 2006-03-08
Publication date: 2007-05-16
Also published as: JP4690747B2; JP2006252641A; KR20060097636A; US20060203557A1; US20070280005A1; US7269074B2; US7420853B2

Abstract

본 발명은 소비 전력이 낮고, 소비 전류가 낮고, 또한, 동작 속도가 빠른 반도체 기억 장치 및 반도체 기억 장치의 구동 방법을 제공하는 것을 목적으로 하는 것으로, 반도체 기억 장치(10)는, 반도체층과, 반도체층에 형성되고, 제어 전극 및 반도체층에 인가되는 전압에 기초하여 데이터의 기입, 소거, 또는 판독이 가능한 복수의 메모리 셀과, 데이터의 기입 대상인 선택 메모리 셀의 제어 전극에 전압을 공급하는 제1 승압 회로(BCpgm)와, 데이터의 기입 대상이 아닌 비선택 메모리 셀의 제어 전극에 전압을 공급하는 제2 승압 회로(BCpass)를 구비하고, 메모리 셀의 데이터를 소거하는 경우, 제1 승압 회로의 승압 능력이 낮고, 또한, 제2 승압 회로의 승압 능력이 높은 제1 승압 모드에서 반도체층의 전위를 승압하고, 다음으로, 제2 승압 회로의 승압 능력이 낮고, 또한, 제1 승압 회로의 승압 능력이 높은 제2 승압 모드에서 반도체층의 전위를 승압한다.

승압 회로, 반도체층, 레귤레이터 회로, 클럭 생성 회로, 데이터 입출력 버퍼, 로우 디코더, 어드레스 버퍼, 컬럼 디코더

Description

반도체 기억 장치 및 반도체 기억 장치의 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}

도 1은 본 발명에 따른 실시예에 따른 반도체 기억 장치(10)의 블록도.

도 2는 승압부(112)의 구성을 보다 상세하게 도시한 도면.

도 3은 데이터의 소거 동작의 흐름을 설명하는 플로우도.

도 4는 웰의 전위 변화를 도시한 그래프.

도 5는 승압부(112)의 소비 전류를 도시한 그래프.

<도면의 주요 부분에 대한 부호의 설명>

10 : 반도체 기억 장치

112 : 승압부

7 : 기판 전위 제어 회로

BCpgm : 제1 승압 회로

BCpass : 제2 승압 회로

DCpgm : 제1 분주 회로

DCpass : 제2 분주 회로

T1∼T4 : 트랜지스터

[특허 문헌 1] 일본 특개평 8-255493호 공보(미국 특허 제5706241호 명세서)

본 발명은 반도체 기억 장치 및 반도체 기억 장치의 구동 방법에 관한 것이다.

디지털 카메라나 휴대 전화 등의 휴대 기기에는, NAND 플래시 메모리 등의 불휘발성 반도체 기억 장치가 다용되고 있다. 이러한 반도체 기억 장치에는, 저소비 전력, 저소비 전류 및 고속 동작이 요구된다.

이러한 반도체 기억 장치는, 웰 상에 형성된 메모리 셀 어레이를 갖는다. 메모리 셀 어레이는 다수의 블록으로 분할되어 있고, 각 블록이 복수의 메모리 셀을 포함한다. 1개의 웰은 복수의 블록에 걸쳐서 형성되어 있다. 전형적으로는, 1개의 웰은, 메모리 셀 어레이 전체에 걸쳐 형성되어 있다. 그 때문에, 1개의 블록에 포함되는 메모리 셀의 데이터를 소거하기 위해서는, 복수의 블록에 걸쳐 형성된 대용량의 웰을 충전할 필요가 있다. 이하, 메모리 셀의 데이터를 소거하기 위해 필요한 웰의 전위를 소거 전위라고 한다.

웰은, 복수 종류의 승압 회로를 이용하여 승압되는 경우가 있다. 예를 들면, 웰은, 승압 회로(BCpgm) 및 승압 회로(BCpass)의 2종류의 승압 회로를 이용하여 승압된다. 승압 회로(BCpgm)는, 데이터의 기입 대상인 메모리 셀, 즉 선택 셀 에 대하여 기입 전압을 공급한다. 승압 회로(BCpass)는, 데이터의 기입 대상이 아닌 메모리 셀, 즉 비선택 메모리 셀에 기입 비선택 전압을 공급한다. 승압 회로(BCpgm)는, 승압단 수를 승압 회로(BCpass)보다도 많이 갖는다. 이에 의해, 승압 회로(BCpgm)는, 승압 회로(BCpass)보다도 높은 전위로 승압할 수 있다. 한편으로, 승압 회로(BCpass)는, 승압 회로(BCpgm)보다도 소비 전력이 작다.

종래, 데이터의 소거시에 있어서 웰을 소거 전위까지 승압하기 위해, 승압 회로(BCpgm)만을 이용하는 방법(방법 1), 혹은, 승압 회로(BCpgm 및 BCpass)의 양쪽을 이용하는 방법(방법 2) 중 어느 하나가 채용되고 있었다.

방법 1에서는, 대용량의 웰을 소거 전위까지 승압하기 위해, 비교적 장시간을 필요로 한다. 따라서, 방법 1은, 금후 한층 강하게 요구되는 반도체 기억 장치의 고속 동작의 요구를 충족시키는 것이 곤란하다. 방법 2에서는, 승압 회로(BCpgm 및 BCpass)의 양쪽을 이용하여 승압한 후, 승압 회로(BCpgm)만을 이용하여 승압한다. 따라서, 방법 2는, 웰을 단시간에 승압할 수 있다. 그러나, 방법 2는, 승압 회로(BCpgm 및 BCpass)의 양쪽을 이용하기 때문에, 순간적인 소비 전류의 피크가 지나치게 커진다는 문제가 있다.

또한, 방법 1 및 방법 2는, 양쪽 모두 승압 회로(BCpgm)를 주로 사용하여 웰을 승압한다. 승압 회로(BCpgm)는, 승압 회로(BCpass)보다도 승압단 수가 많기 때문에, 승압 효율이 나쁘다. 따라서, 이들 방법은, 웰을 승압하기 위해 비교적 많은 전력을 소비한다는 문제도 갖는다.

그래서, 소비 전력이 낮고, 소비 전류가 낮고, 또한, 동작 속도가 빠른 반도체 기억 장치 및 반도체 기억 장치의 구동 방법을 제공한다.

본 발명에 따른 실시예에 따른 반도체 기억 장치는, 반도체층과, 상기 반도체층에 형성되고, 제어 전극에 인가되는 전압에 기초하여 데이터의 기입 또는 판독이 가능한 복수의 메모리 셀과, 데이터의 기입 대상인 선택 메모리 셀의 제어 전극에 기입 전압을 공급하는 제1 승압 회로와, 데이터의 기입 대상이 아닌 비선택 메모리 셀의 제어 전극에 비선택 기입 전압을 공급하는 제2 승압 회로를 구비하고,

상기 메모리 셀의 데이터를 소거하는 경우, 상기 제1 승압 회로의 승압 능력이 낮고, 또한, 상기 제2 승압 회로의 승압 능력이 높은 제1 승압 모드에서 상기 반도체층의 전위를 승압하고, 다음으로, 상기 제2 승압 회로의 승압 능력이 낮고, 또한, 상기 제1 승압 회로의 승압 능력이 높은 제2 승압 모드에서 상기 반도체층의 전위를 승압한다.

본 발명에 따른 실시예에 따른 반도체 기억 장치의 구동 방법은, 반도체층과, 상기 반도체층에 형성되고, 제어 전극에 인가되는 전압에 기초하여 데이터의 기입 또는 판독이 가능한 복수의 메모리 셀과, 데이터의 기입 대상인 선택 메모리 셀의 제어 전극에 전압을 공급하는 제1 승압 회로와, 데이터의 기입 대상이 아닌 비선택 메모리 셀의 제어 전극에 전압을 공급하는 제2 승압 회로를 구비한 반도체 기억 장치의 구동 방법으로서,

상기 메모리 셀의 데이터를 소거하는 경우에,

상기 제1 승압 회로의 승압 능력이 낮고, 상기 제2 승압 회로의 승압 능력이 높은 제1 승압 모드에서 상기 반도체층의 전위를 승압하고, 다음으로, 상기 제2 승압 회로의 승압 능력이 낮고, 상기 제1 승압 회로의 승압 능력이 높은 제2 승압 모드에서 상기 반도체층의 전위를 승압하는 것을 구비한다.

<실시예>

이하, 도면을 참조하여 본 발명에 따른 실시예를 설명한다. 본 실시예는, 본 발명을 한정하는 것은 아니다.

도 1은, 본 발명에 따른 실시예에 따른 반도체 기억 장치(10)의 블록도이다. 반도체 기억 장치(10)는, 예를 들면, NAND형 EEPROM, NAND형 플래시 메모리 등이다. 반도체 기억 장치(10)는, 메모리 셀 어레이(1), 비트선 제어 회로(2), 컬럼 디코더(3), 어드레스 버퍼(4), 로우 디코더(5), 데이터 입출력 버퍼(6), 기판 전위 제어 회로(7), 클럭 생성 회로(111), 승압부(112) 및 레귤레이터 회로(113)를 구비하고 있다.

메모리 셀 어레이(1)는, 복수의 메모리 셀로 이루어지는 블록을 다수 구비하고 있다. 예를 들면, 메모리 셀 어레이(1)는, 1024개 혹은 2048개의 블록으로 분할되어 있다.

메모리 셀 어레이(1)는, 1개의 반도체층 상에 형성되어 있다. 반도체층은, 예를 들면, 반도체 기판의 표면 영역에 형성된 p형 또는 n형의 웰 확산층이어도 된다. 이하, 반도체층을 웰이라고도 부른다.

메모리 셀은, 제어 게이트를 갖고, 이 제어 게이트에 인가되는 전압, 및 웰 에 인가되는 전압에 기초하여 데이터의 기입, 소거, 또는 판독이 가능하다. 메모리 셀의 데이터의 소거는, 복수의 블록에 걸치는 웰을 소거 전위까지 승압할 필요가 있다.

비트선 제어 회로(2)는, 메모리 셀 어레이(1) 내의 메모리 셀에 데이터를 기입하고, 메모리 셀로부터 데이터를 판독하기 위해서 설치되어 있다. 비트선 제어 회로(2)는, 데이터 입출력 버퍼(6)에 접속되어 있다. 또한, 비트선 제어 회로(2)는, 컬럼 디코더(3)에 접속되어 있고, 복호된 어드레스 신호를 컬럼 디코더(3)로부터 받는다. 컬럼 디코더(3)는, 어드레스 버퍼(4)로부터 어드레스 신호를 받는다.

로우 디코더(5)는, 메모리 셀 어레이(1) 내의 메모리 셀의 제어 게이트 및 선택 게이트를 제어하기 위해 설치되어 있다. 기판 전위 제어 회로(7)는, 메모리 셀 어레이(1)가 형성된 웰의 전위를 제어하기 위해 설치되어 있다.

클럭 생성 회로(111)는, 소정의 주파수로 클럭 펄스를 발생한다. 클럭 펄스는, 레귤레이터 회로(113)를 통하여 승압부(112)에 공급된다. 승압부(112)는, 이 클럭 펄스를 받아 승압 동작을 실행한다. 레귤레이터 회로(113)는, 오버슈트나 리플 등을 억제하여, 안정된 출력 전위를 승압부(112)가 발생시킬 수 있도록 제어를 행한다.

승압부(112)는, 컬럼 디코더(3), 로우 디코더(5) 및 기판 제어 회로(7)에 접속되어 있다. 따라서, 승압부(112)는, 로우 디코더(5)를 통하여 메모리 셀의 제어 게이트의 승압을 담당함과 함께, 기판 제어 회로(7)를 통하여 웰의 승압을 담당하도록 구성되어 있다.

도 2는, 승압부(112)의 일부의 구성을 보다 상세하게 도시한 도면이다. 승압부(112)는, 제1 승압 회로(BCpgm) 및 제2 승압 회로(BCpass)를 구비하고 있다. 제1 승압 회로(BCpgm)는, 데이터의 기입 대상인 선택 메모리 셀의 제어 게이트에 전압을 공급하기 위해 설치되어 있다. 제2 승압 회로(BCpass)는, 데이터의 기입 대상이 아닌 비선택 메모리 셀의 제어 게이트에 전압을 공급하기 위해 설치되어 있다. 도 2에는 도시하지 않았지만, 승압부(112)에는 판독 전압 등을 발생시키는 승압 회로도 포함되어 있다.

제1 승압 회로(BCpgm)는, 선택 메모리 셀의 제어 전극에 필요한 전압(예를 들면, 10V∼25V)까지 승압할 수 있도록 구성되어 있다. 또한, 제2 승압 회로(BCpass)는, 비선택 메모리 셀의 제어 전극에 필요한 전압(예를 들면, 5V∼15V)까지 승압할 수 있도록 구성되어 있다.

제1 승압 회로(BCpgm)는, 제2 승압 회로(BCpass)보다도 높은 전압을 출력할 수 있도록 구성되어 있다. 예를 들면, 제1 승압 회로(BCpgm) 및 제2 승압 회로(BCpass)는, 캐패시터 및 트랜지스터로 이루어지는 승압단으로 구성되어 있는 것으로 한다. 이 경우, 제1 승압 회로(BCpgm)는, 제2 승압 회로(BCpass)보다도 많은 승압단을 갖는다.

승압부(112)는, 제1 승압 회로(BCpgm)에 접속된 제1 분주 회로(DCpgm) 및 제2 승압 회로(BCpass)에 접속된 제2 분주 회로(DCpass)를 더 구비하고 있다. 제1 분주 회로(DCpgm)는, 선택 메모리 셀의 제어 전극을 승압할 때에 이용되는 클럭 펄스(CLK)의 주파수를 m분의 1(m≥1)로 분주한다. 제1 분주 회로(DCpgm)는, m분의 1 로 분주된 제1 클럭 펄스(CLKpgm)를 제1 승압 회로(BCpgm)에 전달한다. 제2 분주 회로(DCpass)는, 비선택 메모리 셀의 제어 전극을 승압할 때에 이용되는 클럭 펄스(CLK)의 주파수를 n분의 1(n≥1)로 분주한다. 제2 분주 회로(DCpass)는, n분의 1로 분주된 제2 클럭 펄스(CLKpass)를 제2 승압 회로(BCpass)에 전달한다.

본 실시예에서는, 클럭 펄스(CLK)는, 제1 및 제2 분주 회로(DCpgm 및 DCpass)에 공통으로 입력되고 있다. 데이터의 기입 동작에서는, 통례로서, m=1이고 또한 n=1로 한다. 따라서, 제1 클럭 펄스(CLKpgm) 및 제2 클럭 펄스(CLKpass)의 각 주파수는 동일하다. 제1 승압 회로(BCpgm)는, 제2 승압 회로(BCpass)보다도 많은 승압단을 갖기 때문에, 제2 승압 회로(BCpass)보다도 높은 전압을 출력할 수 있다. 한편, 제2 승압 회로(BCpass)는, 제1 승압 회로(BCpgm)보다도 승압단이 적기 때문에, 제1 승압 회로(BCpgm)보다도 승압 효율이 좋다.

여기서, 승압 효율이라 함은, 소비 전력에 대한 출력 전하량(전류량)의 비율이다. 따라서, 제2 승압 회로(BCpass)는, 제1 승압 회로(BCpgm)와 동일한 정도의 전력을 소비하여, 제1 승압 회로(BCpgm)보다도 많은 전하를 로우 디코더(5) 또는 기판 전위 제어 회로(7)에 출력할 수 있다.

승압부(112)는, 트랜지스터(T1∼T4)를 더 구비하고 있다. 트랜지스터(T1)는, 제1 승압 회로(BCpgm)의 출력과 로우 디코더(5) 사이에 접속되어 있다. 트랜지스터(T4)는, 제2 승압 회로(BCpass)의 출력과 로우 디코더(5) 사이에 접속되어 있다.

트랜지스터(T2)는, 제1 승압 회로(BCpgm)의 출력과 기판 전위 제어 회로(7) 에 접속되어 있다. 트랜지스터(T3)는, 제2 승압 회로(BCpass)의 출력과 기판 전위 제어 회로(7)에 접속되어 있다.

데이터의 기입 동작에서는, 트랜지스터(T1 및 T4)가 온으로 되고, 트랜지스터(T2 및 T3)는 오프로 된다. 따라서, 제1 승압 회로(BCpgm)의 출력 전위(노드(N1)의 전위)(Vpgm)는, 트랜지스터(T1)를 통하여 로우 디코더(5)에 전달된다. 제2 승압 회로(BCpass)의 출력 전위(노드(N2)의 전위)(Vpass)는, 트랜지스터(T4)를 통하여 로우 디코더(5)에 전달된다. 로우 디코더(5)는, 워드선을 통하여 전위(Vpgm)를 메모리 셀의 제어 전극에 전달한다.

데이터의 소거 동작에서는, 트랜지스터(T1 및 T4)는 오프로 되고, 트랜지스터(T2 및 T3)의 한쪽 또는 그 양쪽이 온으로 된다. 트랜지스터(T2)가 온으로 됨에 따라서, 제1 승압 회로(BCpgm)는 기판 전위 제어 회로(7)에 전하를 공급한다. 트랜지스터(T3)가 온으로 됨에 따라서, 제2 승압 회로(BCpass)는 기판 전위 제어 회로(7)에 전하를 공급한다.

기판 전위 제어 회로(7)는, 웰에 이들 전하를 공급한다. 웰은, 예를 들면, 수 nF와 같은 용량을 갖는다. 이것은, 제어 게이트에 접속된 워드선에 비하여 매우 큰 용량이다. 따라서, 웰의 승압에는, 제어 게이트의 승압에 비하여 장시간을 필요로 한다.

도 3은, 데이터의 소거 동작의 흐름을 설명하는 플로우도이다. 또한, 상술한 바와 같이, 데이터의 소거시에는, 트랜지스터(T1 및 T4)는 오프 상태를 유지하고 있다. 도 4는, 웰의 전위 변화를 나타낸 그래프이다. 도 5는, 승압부(112)의 소비 전류를 나타낸 그래프이다. 도 4 및 도 5에 있어서, 실선 그래프(G1)가 제1 실시예의 결과를 나타내고, 파선 그래프(G2)가 상술한 종래의 방법 1을 나타내고, 또한, 파선 그래프(G3)가 상술한 종래의 방법 2를 나타내고 있다. 도 3∼도 5를 참조하여, 본 실시예의 동작을 설명한다. 또한, 데이터의 기입/판독 동작은, 종래와 동일하기 때문에, 그 설명을 생략한다.

또한, 본 실시예에서는, 제1 승압 회로(BCpgm)의 승압 가능한 전위를 25V로 하고, 제2 승압 회로(BCpass)의 승압 가능한 전위를 15V로 하고 있다. 또한, 데이터를 소거하기 위해 필요한 웰 전위를 21V로 하고 있다.

우선, 트랜지스터(T2)와 트랜지스터(T3)의 양쪽을 온으로 한다. 이에 의해, 제1 승압 회로(BCpgm) 및 제2 승압 회로(BCpass)가 기판 전위 제어 회로(7)에 접속된다(S10, 시점 t1).

제2 승압 회로(BCpass)는, 기입/판독 동작시와 마찬가지로 높은 승압 능력으로 동작한다. 즉, 제2 분주 회로(DCpass)는, 클럭 펄스(CLK)를, 분주하지 않고(n=1) 클럭 펄스(CLKpass)로서 제2 승압 회로(BCpass)에 전달한다. 상술한 바와 같이, 제2 승압 회로(BCpass)는, 제1 승압 회로(BCpgm)보다도 승압 효율이 좋다. 따라서, 도 4에 도시하는 바와 같이 본 실시예(G1)는, 종래의 방법 1(G1)보다도 빠르게 웰의 전위를 승압할 수 있다.

제1 승압 회로(BCpgm)는 승압 동작을 정지하지 않고, 승압 능력을 떨어뜨린 상태에서 동작시킨다. 제1 승압 회로(BCpgm)의 내부 노드를 승압해 둠으로써, 시점 t2부터 신속하게 웰의 전위를 승압할 수 있도록 하기 위해서이다. 예를 들면, 제1 분주 회로(DCpgm)는, 클럭 펄스(CLK)의 주파수를 1/16(m=16)로 분주하고, 이 분주된 클럭 펄스를 제1 클럭 펄스(CLKpgm)로서 출력한다. 이에 의해, 제1 승압 회로(BCpgm)는, 데이터의 기입/판독 동작의 1/16의 승압 능력으로 동작한다(이하, 아이들링 상태라고도 함).

그 결과, 도 5에 도시하는 바와 같이, 본 실시예에 따른 승압부(112) 전체의 소비 전류(Icc)의 피크(P1)는, 종래의 방법 2의 소비 전류(Icc)의 피크(P3)보다도 작아진다. 예를 들면, 피크(P3)가 51㎃인 데 대하여, 피크(P1)는, 28㎃이다. 제1 승압 회로(BCpgm)가 아이들링 상태이고, 또한, 제2 승압 회로(BCpass)의 승압 능력이 높은 모드를, 이하, 제1 승압 모드라고 한다. 즉, m>n인 모드를 제1 승압 모드라고 한다.

다음으로, 웰의 전위가, 예를 들면, 15V 근방에 도달했을 때(S20, 시점 t2), 제1 승압 회로(BCpgm)는, 기입 동작시와 마찬가지로 높은 승압 능력으로 동작한다. 즉, 제1 분주 회로(DCpgm)에 있어서, 상술한 m은, m=16으로부터 m=1로 변경된다. 제1 분주 회로(DCpgm)는, 클럭 펄스(CLK)를 분주하지 않고, 클럭 펄스(CLKpgm)로서 제1 승압 회로(BCpgm)에 전달한다.

제2 승압 회로(BCpass)는 제1 승압 회로(BCpgm)보다도 승압 가능한 전위가 낮다. 따라서, 웰의 전위가 제2 승압 회로(BCpass)의 승압 가능한 전위에 접근하면, 제1 승압 회로(BCpgm)의 승압 효율이, 제2 승압 회로(BCpass)의 승압 효율을 초과한다. 따라서, 시점 t2부터, 제2 승압 회로(BCpass) 대신에 제1 승압 회로(BCpgm)를 이용함으로써, 도 4에 도시하는 바와 같이 웰을 소거 전압까지 효율적으 로 승압할 수 있다.

제1 승압 회로(BCpgm)만을 이용하고 있기 때문에, 시점 t2부터 t3까지의 그래프(G1)의 기울기는, 그래프(G2)의 기울기와 동일하게 된다. 또한, 그래프(G1 및 G3)는, 도 4에 도시하는 바와 같이 동일한 웰 전위로 승압 동작을 절환하고 있다. 따라서, 그래프(G1)에 있어서의 시점 t2부터 t3까지의 시간은, 그래프(G3)에 있어서 승압 동작이 절환되는 시점 t1a부터 승압 동작을 정지하는 시점 t2a까지의 시간과 거의 동일하다.

제2 승압 회로(BCpass)는, 동작을 정지한다. 시점 t2 이후, 제2 승압 회로(BCpass)의 승압 효율이 제1 승압 회로(BCpgm)의 승압 효율을 하회하고, 웰의 전위가 더욱 상승하면 제2 승압 회로(BCpass)의 승압 가능한 전위를 초과해 버리기 때문이다. 승압 가능한 전위를 초과한 후에도 동작시키면, 제2 승압 회로(BCpass)는 웰의 승압에 공헌하지 못할 뿐만 아니라, 쓸데없이 소비 전력을 소비하게 된다. 이에 의해, 본 실시예의 소비 전류(Icc)의 피크는 낮은 상태를 유지한다. 그 대체로서, n=무한대로 하여, 제2 분주 회로(DCpass)가 제2 클럭 펄스(CLKpass)를 출력하지 않도록 해도 된다. 이와 같이, 제1 승압 회로(BCpgm)의 승압 능력이 높고, 또한, 제2 승압 회로(BCpass)의 승압 능력이 낮은 모드를, 이하, 제2 승압 모드라고 한다. 즉, 제2 승압 회로(BCpass)가 정지 상태이거나, 혹은, m<n=∞인 모드를 제2 승압 모드라고 한다.

시점 t2는, 제1 승압 모드로부터 제2 승압 모드로의 절환의 시점을 나타낸다. 제2 승압 회로(BCpass)의 승압 가능 전압은, 통례로서, 메모리 셀의 데이터를 소거하기 위해 필요한 소거 전위보다도 낮기 때문에, 이 절환의 시점 t2는, 웰의 전위가 메모리 셀의 데이터를 소거하기 위해 필요한 소거 전위에 도달하기 전에 행해지게 된다.

제1 승압 모드로부터 제2 승압 모드로의 절환은, 본 실시예와 같이, 웰의 전위가 제2 승압 회로(BCpass)의 승압 가능 전위의 근방에 도달했을 때에 실행해도 되지만, 승압 효율의 관점으로부터, n=1에 있어서의 제1 승압 회로(BCpgm)의 승압 효율이 m=1에 있어서의 제2 승압 회로(BCpass)의 승압 효율과 동일하게 되었을 때에 행해지는 것이 바람직하다.

다음으로, 시점 t3에 있어서, 웰의 승압 동작이 완료하고, 메모리 셀의 데이터의 소거 동작이 실행된다(S30). 승압 동작의 종료시의 소비 전류(Icc)는, 그래프(G1∼G3)에 있어서 거의 동일하다.

이와 같이, 본 실시예에 따른 반도체 기억 장치(10)는, 웰의 승압 당초에 있어서 승압 효율이 좋은 제2 승압 회로(BCpass)를 이용하고(제1 모드), 그 후, 승압 전위가 높은 제1 승압 회로(BDpgm)를 이용한다(제2 모드). 이에 의해, 본 실시예에 따른 반도체 기억 장치(10)는, 종래의 방법 1보다도 빠르게 데이터를 소거할 수 있고, 또한, 종래의 방법 2보다도 소비 전류(Icc)의 피크를 저하시킬 수 있다.

휴대 기기에서는, 소비 전류(Icc)의 상한이 사양에 있어서 규정되어 있다. 또한, 동작 속도가 빠른 반도체 기억 장치가 요구되고 있다. 예를 들면, 소비 전류(Icc)의 상한이 30㎃인 것으로 한다. 종래의 방법 2를 채용하는 반도체 기억 장치는, 웰의 승압 속도가 빠르지만, 소비 전류(Icc)의 피크가 높기 때문에, 이 사양 을 충족시킬 수 없다. 종래의 방법 1을 채용하는 반도체 기억 장치는, 소비 전류(Icc)의 피크가 낮지만, 웰의 승압 속도가 느리다. 본 실시예에 따른 반도체 기억 장치(10)는, 소비 전류(Icc)의 사양을 충족시키고, 또한, 동작 속도가 비교적 빠르다.

또한, 본 실시예에 따른 반도체 기억 장치(10)는, 제1 승압 회로(BCpgm)와 동등하거나 또는 그 이상으로 제2 승압 회로(BCpass)를 활용하고 있다. 웰의 전위가 낮을 때에 승압 효율이 좋은 제2 승압 회로(BCpass)를 이용하고 있기 때문에, 본 실시예에 따른 반도체 기억 장치(10)는, 종래의 방법 1 및 방법 2와 비교하여 소비 전력이 적다. 도 5에 있어서, 그래프(G1)와 Icc=3㎃인 라인이 둘러싸는 면적 S1, 그래프(G2)와 Icc=3㎃인 라인이 둘러싸는 면적 S2 및, 그래프(G3)와 Icc=3㎃인 라인이 둘러싸는 면적 S3을 비교하면, 면적 S1이 가장 작다. 이것은, 본 실시예에 따른 반도체 기억 장치(10)의 소비 전력이, 종래의 방법 1 및 방법 2와 비교하여 적은 것을 의미한다.

소비 전력의 관점으로부터, 제1 승압 모드로부터 제2 승압 모드로의 절환의 시점 t2는, 면적 S1을 최소로 하는 시점으로 하는 것이 바람직하다.

상기 실시예에 있어서, 시점 t1 내지 시점 t3의 기간은 트랜지스터(T2)를 온하고 있지만, 시점 t1 내지 시점 t2의 기간은 오프로 해 두고, 시점 t2 내지 시점 t3의 기간은 온으로 해도 된다. 그 경우, 적절하게 제어해 주지 않으면, 시점 t1 내지 시점 t2의 기간에 있어서, 제1 승압 회로(BCpgm)의 출력 노드(N1)와 노드(N3)의 전위차가 커져, 트랜지스터(T2)에 스트레스가 인가될 위험성이 있다. 또한, 시 점 t2에 있어서 트랜지스터(T2)가 온했을 때에, 그 전위차 때문에 스냅백 현상이 발생할 위험성이 있다.

상기 실시예에 있어서, 시점 t2 내지 시점 t3 기간은, 트랜지스터(T3)를 온한 채로 하고 있지만, 오프로 해도 된다. 그 경우, 제2 승압 회로(BCpass)의 출력 노드(N2)와 노드(N3)의 전위차가 커져, 트랜지스터(T3)에 스트레스가 인가될 위험성이 있다.

본 발명에 따른 반도체 기억 장치는, 소비 전력이 낮고, 소비 전류가 낮고, 또한, 동작 속도가 빠르다. 또한, 반도체 기억 장치의 구동 방법은, 저소비 전력이고 또한 저소비 전류로, 반도체 기억 장치를 고속 동작시킬 수 있다.

Claims

반도체층과,

상기 반도체층에 형성되고, 제어 전극 및 상기 반도체층에 인가되는 전압에 기초하여 데이터의 기입, 소거, 또는 판독이 가능한 복수의 메모리 셀과,

데이터의 기입 대상인 선택 메모리 셀의 제어 전극에 전압을 공급하는 제1 승압 회로와,

데이터의 기입 대상이 아닌 비선택 메모리 셀의 제어 전극에 전압을 공급하는 제2 승압 회로를 구비하고,

상기 메모리 셀의 데이터를 소거하는 경우, 상기 제1 승압 회로의 승압 능력이 낮고, 또한, 상기 제2 승압 회로의 승압 능력이 높은 제1 승압 모드에서 상기 반도체층의 전위를 승압하고, 다음으로, 상기 제2 승압 회로의 승압 능력이 낮고, 또한, 상기 제1 승압 회로의 승압 능력이 높은 제2 승압 모드에서 상기 반도체층의 전위를 승압하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

클럭 펄스를 출력하는 클럭 발생기와,

상기 선택 메모리 셀의 제어 전극 전위를 승압할 때에 이용되는 클럭 펄스의 주파수를 m분의 1(m≥1)로 분주하고, 이 클럭 펄스를 상기 제1 승압 회로에 전달하는 제1 분주 회로와,

상기 비선택 메모리 셀의 제어 전극 전위를 승압할 때에 이용되는 클럭 펄스의 주파수를 n분의 1(n≥1)로 분주하고, 이 클럭 펄스를 상기 제2 승압 회로에 전달하는 제2 분주 회로를 더 구비하고,

상기 제1 승압 회로는 상기 제1 분주 회로로부터의 클럭 펄스를 입력함으로써 상기 반도체층의 전위를 승압하고, 상기 제2 승압 회로는 상기 제2 분주 회로로부터의 클럭 펄스를 입력함으로써 상기 반도체층의 전위를 승압하고, 상기 제1 승압 모드에서 m>n이고, 상기 제2 승압 모드에서 m<n 혹은 상기 제2 승압 회로가 정지 상태인 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서,

상기 제1 승압 모드에서, 상기 제1 승압 회로는 승압 동작을 정지하지 않고 n>1과 같은 상태로 대기하고,

상기 제2 승압 모드에서, 상기 제2 승압 회로는 승압 동작을 정지하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 제1 승압 모드로부터 상기 제2 승압 모드로의 절환은, 상기 반도체층의 전위가 상기 메모리 셀의 데이터를 소거하기 위해 필요한 소거 전위에 도달하기 전에 행해지는 것을 특징으로 하는 반도체 기억 장치.
반도체층과,

상기 반도체층에 형성되고, 제어 전극 및 상기 반도체층에 인가되는 전압에 기초하여 데이터의 기입 또는 판독이 가능한 복수의 메모리 셀과,

데이터의 기입 대상인 선택 메모리 셀의 제어 전극에 전압을 공급하는 제1 승압 회로와,

데이터의 기입 대상이 아닌 비선택 메모리 셀의 제어 전극에 전압을 공급하는 제2 승압 회로를 구비한 반도체 기억 장치의 구동 방법으로서,

상기 메모리 셀의 데이터를 소거하는 경우에,

상기 제1 승압 회로의 승압 능력이 낮고, 상기 제2 승압 회로의 승압 능력이 높은 제1 승압 모드에서 상기 반도체층의 전위를 승압하고,

다음으로, 상기 제2 승압 회로의 승압 능력이 낮고, 상기 제1 승압 회로의 승압 능력이 높은 제2 승압 모드에서 상기 반도체층의 전위를 승압하는 것을 구비한 반도체 기억 장치의 구동 방법.