KR20020004829A - 반도체 집적회로 및 플래쉬 메모리 - Google Patents

반도체 집적회로 및 플래쉬 메모리 Download PDF

Info

Publication number
KR20020004829A
KR20020004829A KR1020010034943A KR20010034943A KR20020004829A KR 20020004829 A KR20020004829 A KR 20020004829A KR 1020010034943 A KR1020010034943 A KR 1020010034943A KR 20010034943 A KR20010034943 A KR 20010034943A KR 20020004829 A KR20020004829 A KR 20020004829A
Authority
KR
South Korea
Prior art keywords
circuit
voltage
boosting
charge pump
capacitive
Prior art date
Application number
KR1020010034943A
Other languages
English (en)
Other versions
KR100740953B1 (ko
Inventor
키시모토지로
사토히로시
노다사토시
이시이타츠야
쿠보노쇼우지
오기노타카시
Original Assignee
가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
오오야유우이치로우
가부시키가이샤 히타치초에루.에스.아이.시스테무즈
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이 쓰토무, 가부시키가이샤 히타치세이사쿠쇼, 오오야유우이치로우, 가부시키가이샤 히타치초에루.에스.아이.시스테무즈 filed Critical 가나이 쓰토무
Publication of KR20020004829A publication Critical patent/KR20020004829A/ko
Application granted granted Critical
Publication of KR100740953B1 publication Critical patent/KR100740953B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • H02M3/075—Charge pumps of the Schenkel-type including a plurality of stages and two sets of clock signals, one set for the odd and one set for the even numbered stages

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Dc-Dc Converters (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

플래쉬 메모리와 같은 내부 승압회로를 가지는 반도체 집적회로에 있어서, 비교적 낮은 전원전압에 의거해서 10배 이상의 높은 승압전압을 발생할 수 있는 승압회로를 실현한다.
전원전압에 의거해서 제1 단계의 승압을 행하는 차지펌프(CP11, CP12, CP10)를 용량 병렬형으로 구성함과 동시에, 이 차지펌프에서 발생되는 승압전압에 의거해서 제2 단계의 승압을 행하는 차지펌프(CP21, CP22, CP20)를 용량 직렬형으로 구성하도록 하였다.

Description

반도체 집적회로 및 플래쉬 메모리{Semiconductor integrated circuit and nonvolatile semiconductor memory}
본 발명은 반도체 집적회로에서의 내부 승압회로에 적용하는 특히 유효한 기술에 관한 것으로서, 예를 들면 기억정보를 전기적으로 소거 가능한 불휘발성 메모리에서의 내부 승압회로에 이용하는 유효한 기술에 관한 것이다.
플래쉬 메모리는, 컨트롤 게이트 및 플로팅 게이트를 가지는 2중 게이트 구조의 MOSFET로 이루어지는 불휘발성 기억소자를 메모리셀로 사용하고 있고, 플로팅 게이트의 고정전하량을 바꾸는 것으로 MOSFET의 문턱치 전압을 변화시켜 정보를 기억할 수 있다. 이러한 플래쉬 메모리에서는, 메모리셀로의 기록ㆍ소거 동작에 불휘발성 기억소자의 플로팅 게이트에서 전하를 인출하거나 주입하거나 하여 문턱치 전압을 변화시키기 위해 고전압(예를 들면 ±10V 이상)을 필요로 한다. 플래쉬 메모리에서는 이러한 고전압을 메모리 칩내에 설치되어 있는 내부 승압회로에서 발생하는 것이 일반적이다.
그런데, 반도체 메모리를 포함하는 반도체 집적회로에서는 전원전압의 저전압화가 진행되고 있고, 플래쉬 메모리에서도 종래의 전원전압에 비해 낮은 3.3V∼1.8V와 같은 전원전압에서 동작하는 것이 요망되도록 되어 오고 있다. 또한, 플래쉬 메모리에는 메모리셀로의 기록에 핫 일렉트론을 사용하고 소거에 FN 터널현상을 이용하는 것과, 기록 및 소거 모두 FN 터널현상을 이용하는 것이 있고, 이중 후자의 기록 및 소거에 FN 터널현상을 이용하는 것은 전자에 비해 보다 큰 승압전압을 필요로 한다.
게다가, 근년에는, 플래쉬 메모리의 기억용량을 증대시키기 위해 1개 메모리셀에 2비트 이상의 데이터를 기억시키는, 소위「다치(multi-value)」메모리에 관한 기술이 제안되어 있다. 이러한 다치 메모리는 플로팅 게이트에 주입하는 전하의 양을 제어함으로써 문턱치를 예를 들면 1V, 2V, 3V...와 같이 단계적으로 변화시겨 각각의 문턱치에 복수 비트의 정보를 대응시켜 기억한다는 것이다. 이와 같이 1개의 메모리셀을 복수의 문턱치의 어느 하나로 설정하여 정확하게 판독하기 위해서는 각 문턱치의 분포 사이에 어느 정도의 전위차를 마련해 줄 필요가 있기 때문에, 2치의 메모리셀에 비해 문턱치 분포 전체의 전위차가 크게 된다. 그 결과, 다치의 메모리는 2치의 메모리에 비해 기록ㆍ소거 동작에 있어서 보다 높은 승압전압이 필요해진다.
종래의 일반적인 차지펌프를 이용한 승압회로에서는, 5배 정도의 승압이 한도로서, 승압전압이 어느 정도까지 높아지게 되면 그 이상 승압하고자 하여도 급격히 효율이 저하하는 즉 승압전압이 포화해 버린다는 문제점이 있다.
종래 일반적인 차지펌프에는, 도 16에 나타낸 용량 병렬형과, 도 17에 나타낸 용량 직렬형이 있다. 이중 도 16에 나타내는 용량 병렬형 차지펌프는, 우선 도 16의 (a)와 같이, 용량(C1)의 제1 단자(도면의 하측단자)에 접지전위와 같은 낮은 전원전압(Vss)을, 또한 제2 단자(도면의 상측단자)에 다이오드(D1)를 통해서 Vss보다도 높은 전원전압(Vcc)을 인가하여 용량을 차지 업한다. 다음에, 도 16의 (b)와 같이, 인접하는 용량(C2)의 제1 단자에 전원전압(Vss)을 인가한 상태에서 용량(C1)의 제1 단자의 전압을 전원전압 Vss에서 Vcc로 전환하도록 동작시킨다.
이것에 의해, 용량(C1)의 제2 단자가 2Vcc로 들어올려져 용량(C1)에 차지되어 있던 전하가 다이오드(D1)를 통해서 용량(C2)으로 전송된다. 이와 같은 동작을 반복하여 용량에 차지한 전하를 서서히 전송해 가는 것으로, 2Vcc→3Vcc→4Vcc와 같이 승압한 전압을 얻는 것이다. 또, 용량(C2)의 전하를 다음 단(段)으로 전송할 때에는 초단의 용량(C1)에서는 다음의 전하 전송을 위해 프리차지를 행하는 것으로, 효율이 좋은 승압이 가능해진다. 그러나, 용량 병렬형 차지펌프는 각 용량 사이에 다이오드가 개재되어 있기 때문에, 전달되는 전압은 이 다이오드의 순방향 전압분만큼 낮은 것으로 되어 버린다.
여기서, 다이오드 대신에 MOSFET와 같은 스위치 소자를 사용하는 방식이 생각될 수 있지만, 그 경우에도 게이트ㆍ드레인을 결합한 다이오드 접속의 MOSFET에서는 문턱치 전압분의 전압강하(소위 Vth 떨어짐)가 있다. 또한, 스위치 MOS를 사용하는 방식의 경우에는, 도 16에서도 알 수 있는 바와 같이, 스위치 MOS의 소스와 드레인의 전압관계가 반대로 되는 즉 소스 전압이 드레인 전압보다도 낮게 되는 경우와 높게 되는 경우가 생긴다.
그 때문에, 스위치 MOS로서 P채널형을 사용하면 그 웰 영역은 N형으로 되고, 통상의 MOSFET와 같이 높은 전위로 되는 소스 영역과 동일한 전압이 웰 영역에 인가되도록 구성해 놓으면, 드레인 영역의 전위가 높아진 때에 웰 영역과의 PN 접합이 순바이어스 되어 전류가 흘러버리므로, P채널형 MOSFET를 사용할 수 없다. 한편, 스위치 MOS로서 N채널형을 사용하면 그 특성 때문에 전달되는 전압이 MOSFET의 문턱치 전압분만큼 낮은 것으로 되어, 결국, 전압강하를 동반하지 않고 승압하는 것은 곤란하였다.
도 17에 나타낸 용량 직렬형 차지펌프는, 우선 도 17의 (a)와 같이 직렬 형태의 용량(C1, C2, C3) 사이의 스위치(S1, S2, S3)를 오프로 한 상태에서 각 용량(C1, C2, C3)을 동일 방향으로 전원전압(Vcc)까지 차지한다. 다음에, 도 17의 (b)와 같이, 각 용량(C1, C2, C3) 사이의 스위치(S1, S2, S3)를 온시킴과 동시에, 최초의 용량(C1)의 제1 단자(도면의 좌측단자)의 전압을 전원전압 Vss에서 Vcc로 전환하도록 동작시킨다. 그렇게 하면, 용량(C1)의 제2 단자의 전압은 2Vcc로 됨과 동시에, 용량(C2, C3)은 각 단자 사이의 전압이 각각 차지된 전원전압(Vcc)이지만, 기준이 되는 제1 단자의 전압이 각각 Vss에서 인접하는 용량의 제2 단자의 전압으로 전환되기 때문에, 용량(C2, C3)의 제2 단자의 전압은 각각 3Vcc, 4Vcc로 되어 승압한 전압이 얻어진다.
그러나, 용량 직렬형 차지펌프에서는, 각 용량으로서 디바이스 중에서 가장 얇은 MOSFET의 게이트 산화막을 이용한 웰 영역과 게이트 전극 사이의 용량을 이용하는 것이 용량의 사이즈를 작게하는데 유효하지만, 그 경우 실제의 회로는 웰 영역과 기판 사이의 PN접합의 용량(Cs)이 도 17에 나타내는 바와 같이 각 용량(C1, C2, C3)에 접속된 것으로 된다. 그 결과, 각 용량(C1, C2, C3) 사이의 스위치(S1, S2, S3)를 온시킨 때에 전단(前段)의 용량에 차지되어 있던 전하의 일부가 다음 단의 용량의 기생용량(Cs)을 차지시키는데 소비되어, 그 만큼 낮은 승압전압밖에 얻어지지 않는다.
본 발명자들이 검토한 것에 의하면, 다치 플래쉬 메모리에서는 메모리셀로의 기록ㆍ소거 동작에 ±16V 이상의 고전압이 필요하고, 전원전압이 1.8V인 경우에는 전원전압의 10배 이상의 전압이 발생 가능한 승압회로가 필요해지는 것이 분명해졌다.
그래서, 본 발명자는 상기 2개 형식의 차지펌프를 조합함으로써 효율 좋게 높은 승압전압을 발생시킬수 있는 것은 없는가 생각, 검토를 행하였다. 그리고, 제1 단계의 승압에 용량 병렬형 차지펌프를 사용하고 제2 단계의 승압에 용량 직렬형 차지펌프를 사용함으로써, 높은 승압을 행할 수 있는 것에 착상을 얻었다. 또, 2 이상의 차지펌프를 조합함으로써 승압전압을 발생시키도록 한 발명으로서는, 예를 들면 일본공개특허 평3-73565호 공보나 일본공개특허 평5-28785호 공보, 일본공개특허 평6-208798호 공보, 미국특허 제5,280,420호에 기재된 발명 등이 있다.
그러나, 2 이상의 차지펌프를 조합한 차지펌프에 관한 종래의 발명은, 어느 것도 조합하는 차지펌프의 형식을 특정하고 있지 않거나 혹은 용량 병렬형끼리를 조합한 것이고, 용량 병렬형과 용량 직렬형을 각각의 특성에 착안하여 잘 조합함으로써 1 종류의 차지펌프에서는 도달 곤란한 높은 승압전압을 얻을 수 있도록 한 것은 아니었다.
본 발명의 목적은, 플래쉬 메모리와 같은 내부 승압회로를 가지는 반도체 집적회로에 있어서, 비교적 낮은 전원전압에 의거해서 10배 이상의 높은 승압전압을 발생할 수 있는 승압회로를 제공하는데 있다.
본 발명의 다른 목적은, 플래쉬 메모리와 같은 내부 승압회로를 가지는 반도체 집적회로에 있어서, 승압회로에서 발생된 승압전압의 공급을 받는 측의 회로의 종류에 따라서 차지펌프를 적절히 사용함으로써 효율 좋게 승압전압을 발생할 수 있는 승압회로를 제공하는데 있다.
본 발명의 다른 목적은, 플래쉬 메모리와 같은 내부 승압회로를 가지는 반도체 집적회로에 있어서, 동작모드에 따라서 차지펌프를 선택적으로 동작시키는 것에 의해 소비전력의 저감을 도모하는데 있다.
본 발명의 또 다른 목적은, 플래쉬 메모리와 같은 내부 승압회로를 가지는 반도체 집적회로에 있어서, 전원전압이나 소비전력의 대소에 관계없이 안정한 승압전압을 발생할 수 있는 승압회로를 제공하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
도 1은 본 발명에 관한 승압회로의 제1 실시예를 나타내는 블록도,
도 2는 제1 단계의 승압을 행하는 용량 병렬형 차지펌프의 일실시예를 나타내는 회로도,
도 3은 도 2의 차지펌프의 동작 클록의 타이밍을 나타내는 타이밍 챠트,
도 4는 제2 단계의 승압을 행하는 용량 직렬형 차지펌프의 일실시예를 나타내는 회로도,
도 5는 도 4의 차지펌프의 동작 클록의 타이밍을 나타내는 타이밍 챠트,
도 6은 제2 단계의 승압을 행하는 부(負)전압 발생용 용량 직렬형 차지펌프의 일실시예를 나타내는 회로도,
도 7은 도 6의 차지펌프의 동작 클록의 타이밍을 나타내는 타이밍 챠트 및 프리차지시의 각 승압용 용량의 충전상태를 나타내는 상태 설명도,
도 8은 불휘발성 기억소자의 구조와, 차지펌프내의 승압용 용량의 구조예를 나타내는 단면도,
도 9는 본 발명에 관한 승압회로를 구비한 플래쉬 메모리의 일실시예의 개략을 나타내는 전체 블록도,
도 10은 본 발명에 관한 승압회로의 다른 실시예를 나타내는 블록도,
도 11은 도 10의 전환 제어회로의 구체예를 나타내는 회로 구성도,
도 12는 도 11의 회로의 동작 타이밍을 나타내는 타이밍 챠트,
도 13은 본 발명에 관한 승압회로의 다른 실시예를 나타내는 블록도,
도 14는 본 발명에 관한 승압회로의 다른 실시예를 나타내는 블록도,
도 15는 본 발명에 관한 승압회로의 다른 실시예를 나타내는 블록도,
도 16은 종래의 용량 병렬형 차지펌프의 구성예와 그 동작을 설명하는 회로도,
도 17은 종래의 용량 직렬형 차지펌프의 구성예와 그 동작을 설명하는 회로도이다.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면, 하기와 같다.
즉, 내부 승압회로를 구비한 반도체 집적회로에 있어서, 전원전압에 의거해서 제1 단계의 승압을 행하는 차지펌프를 용량 병렬형으로 구성함과 동시에, 이 차지펌프에서 발생된 승압전압에 의거해서 제2 단계의 승압을 행하는 차지펌프를 용량 직렬형으로 구성하도록 한 것이다.
용량 직렬형의 차지펌프는, 단수가 증가하면 차지 전하가 기생용량에 눌려 도달전압이 급속히 포화하지만 직렬로 배치되는 각 단의 승압용 용량에 인가되는 전압은 거의 같고 내압의 면에서 설계가 용이하다는 특징을 구비하고 있다. 한편, 용량 병렬형의 차지펌프는 병렬로 배치되는 각 단의 승압용 용량에 인가되는 전압이 다르고 후단으로 가면 높게 되므로 내압의 면에서 높은 승압전압을 처리하는데에는 적합하지 않지만, 용량 직렬형에 비해 다소 단수가 많아도 승압전압의 포화가 발생하기 어렵다는 특징을 구비하고 있다. 그 때문에, 상기와 같이 제1 단계의 승압을 행하는 차지펌프를 용량 병렬형으로 구성하고, 제2 단계의 승압을 행하는 차지펌프를 용량 직렬형으로 구성함으로써, 반대의 경우에 비해 효율 좋게 비교적 높은 승압전압을 발생시킬수 있다.
또한, 바람직하게는 제1 단계의 승압을 행하는 용량 병렬형의 차지펌프는 발생된 전압이 공급되는 측의 회로의 종류에 따라서 분할하여 설치하도록 한다. 구체적으로는, 발생된 전압이 공급되는 측의 회로가 용량성 부하가 되는 것과 저항성 부하가 되는 것으로 나누어 차지펌프를 별개로 설치하는 것이 바람직하다.
상기 구성에 의하면, 동작모드에 따라서 한쪽의 차지펌프의 동작을 정지시킴으로써 소비전력을 저감하거나 동작 클록의 주파수를 전환함으로써 소비전력을 저감하여 전원전압이 낮아도 소망 레벨의 승압전압을 확실하게 발생시키는 제어를 행할 수 있다.
또한, 제1 단계의 승압을 행하는 용량 병렬형의 차지펌프는, 각 용량을 각각 두께가 다른 게이트 절연막을 이용해서 구성하고, 승압전압이 낮은 측의 용량에는 얇은 게이트 절연막의 용량을 이용함과 동시에, 승압전압이 높은 측의 용량에는 두꺼운 게이트 절연막의 용량을 이용하도록 한다. 이것에 의해, 전압이 낮은 측의 용량은 절연막이 얇은 것에 의해 소정의 용량치를 얻기 위해 점유면적을 작게 할 수 있음과 동시에, 전압이 높은 측의 용량은 절연막이 두꺼운 것에 의해 내압이 높게 되어 신뢰성을 보증할 수 있다.
특히, 메모리셀이 플로팅 게이트와 컨트롤 게이트를 가지는 2중 게이트 구조의 MOSFET로 구성되어 있는 플래쉬 메모리와 같은 불휘발성 메모리에서는 플로팅 게이트하의 제1 게이트 절연막(터널 절연막)은 플로팅 게이트와 컨트롤 게이트와의 사이의 제2 게이트 절연막보다도 얇게 형성되므로, 이들 게이트 절연막을 차지펌프내의 용량의 2 종류의 절연막에 사용하도록 한다. 이것에 의해 새로운 프로세스를 추가하지 않고 2 종류의 절연막의 용량을 가지는 차지펌프를 실현하여 코스트 업을회피할 수 있다.
게다가, 외부에서 공급되는 전원전압의 레벨이 낮게 되거나 혹은 제1 단계의 승압을 행하는 용량 병렬형의 차지펌프의 소비전력이 많게 된 경우에는 제2 단계의 승압을 행하는 용량 직렬형의 차지펌프를 동작시키는 클록신호와 같은 동작신호의 주파수를 내리도록 제어한다. 이것에 의해, 제1 단계의 승압을 행하는 차지펌프에서의 승압전압으로 동작하는 회로와, 제2 단계의 승압을 행하는 차지펌프에서의 승압전압으로 동작하는 회로의 어느 것에서도 동작을 보증할 수 있다.
더구나, 플래쉬 메모리와 같은 반도체 집적회로에서는 제2 단계의 승압전압으로 동작하는 회로는 기록 소거계의 회로이고, 그 전압 레벨까지도 보증되어 있다면, 다소 소망의 레벨에 도달할 때까지 시간이 걸려도 지명적인 문제점은 일어나지 않는 한편, 시간을 어느 정도 들이면 승압전압은 소망의 레벨에 도달하므로, 어느 때가 되어도 승압전압이 목표의 전압에 달성하지 않으므로 칩이 동작하지 않게 된다는 소망스럽지 않은 사태가 발생하는 것을 회피할 수 있다.
이하, 본 발명에 관한 승압회로를 플래쉬 메모리에 적용한 경우의 실시예를 도면을 이용해서 설명한다.
도 1은 본 발명에 관한 승압회로를 구비한 플래쉬 메모리의 내부 전원회로부의 개략 구성을 나타내는 것으로, 도 1에 있어서, 부호 1은 외부에서의 전원전압(Vcc)에 의거해서 제1 단계의 승압을 행하는 제1 승압회로, 2는 제1 승압회로에서 승압된 전압(VWDP)에 의거해서 제2 단계의 승압을 행하는 제2 승압회로이다. 이 실시예에서는, 상기 제1 승압회로(1)는, 용량 병렬형의 2개의 차지 펌프회로(CP11, CP12)를 구비하고 있다. 한편, 상기 제2 승압회로(2)는 용량 직렬형의 2개의 차지 펌프회로(CP21, CP22)를 구비하고 있다. 특히 제한되지 않지만, 상기 제1 승압회로(1)의 용량 병렬형 차지 펌프회로(CP11, CP12)는 1.8V∼3.3V의 전원전압(Vcc)에 의거해서 7V의 승압전압(VWDP, VCP)을 발생한다.
상기 제2 승압회로(2)의 용량 직렬형 차지 펌프회로(CP21, CP22)중 CP21은 불휘발성 기억소자로 이루어지는 메모리 어레이(10)내의 용량성 부하인 워드선(WL)에 인가되는 +16V와 같은 정(正)의 기록전압(VWW)을 발생하고, CP22는 워드선(WL)에 인가되는 -16V와 같은 부(負)의 소거전압(VEW)을 발생한다. 상기 제1 승압회로(1)의 용량 병렬형 차지 펌프회로(CP11, CP12)중 CP11에서 승압된 전압(VWDP)은 상기 제2 승압회로(2)로 공급되고, CP12에서 승압된 전압(VCP)은 저항성 부하인 내부 논리게이트 회로(4)나 워드 디코드 회로(5), 저항 분할회로 등으로 이루어져 워드선(WL)에 인가되는 판독전압(VSW)을 발생하는 강압회로(6) 등으로 공급된다.
여기서, 저항성 부하인 내부 논리게이트(4)로는 외부 전원전압(Vcc)으로 동작하는 어드레스 버퍼나 데이터 버퍼 등을 구성하는 논리게이트 회로를 지칭하는 것은 아니고, 메모리 어레이(10)의 비교적 근방에 설치되는 디코더 회로나 기록소거의 종료판정을 행하는 직접 제어계회로, 전원 전환회로 등 내부 승압전압으로 동작하여 전류가 흐름으로써 논리를 결정하는 논리게이트 회로를 의미한다.
게다가, 상기 제1 승압회로(1) 및 제2 승압회로(2)에는 각각 공급되는 클록(CK1, CK2)의 진폭을 2배로 하기 위해 2배 승압회로(3A, 3B)가 설치되어 있다.이중 2배 승압회로(3A)는 외부에서의 전원전압(Vcc)에 의거해서 2Vcc의 진폭을 가지는 클록(GCLK1, GCLK2)을 생성하고, 2배 승압회로(3B)는 승압회로(1)에서 발생된 승압전압(VWDP)에 의거해서 2VWDP의 진폭을 가지는 클록(PCLK1)을 생성하도록 각각 구성되어 있다.
상기 클록(CK1, CK2, CLK1, CLK2, PCLK2)은 칩 내부의 클록 발생회로(도 9의 부호 34 참조)에서 공급됨과 동시에, 제어회로에서의 기동신호(ST1, ST2, ST3)에 의해 제어되는 게이트(7a, 7b, 7c)에 의해 상기 차지펌프(CP11, CP21, CP22)로의 공급이 차단 가능하게 구성되며, 클록의 공급이 차단되면 그 차지펌프는 승압동작을 정지하도록 구성되어 있다.
또, 도 1의 실시예에 있어서, 8은 워드 디코더회로(5)에서 선택신호를 받아 워드선(WL)을 동작모드에 대응한 소정의 레벨로 구동하는 워드 드라이버, 9a, 9b는 동작모드에 대응한 전압을 선택하여 상기 워드 드라이버(8)로 공급하는 전압 전환스위치이다.
상기와 같이, 이 실시예에서는, 제1 단계의 승압을 행하는 승압회로(1)가 2개의 용량 병렬형의 차지펌프(CP11, CP12)로 구성되며, 한쪽에서 발생된 승압전압(VWDP)은 용량성 부하가 되는 회로로 공급되고, 다른쪽에서 발생된 승압전압(VCP)은 저항성 부하가 되는 회로로 공급되도록 구성되어 있으므로, 동작모드에 대응해서 한쪽의 차지펌프의 동작을 정지시켜 소비전력을 저감하거나, 동작 클록의 주파수를 전환하여 소비전력을 저감하여 전원전압이 낮아도 소망 레벨의 승압전압을 확실하게 발생시키는 제어를 행할 수 있다.
구체적으로는, 이 실시예의 플래쉬 메모리에서는, 승압전압(VCP)을 발생하는 차지펌프(CP12)는 저항성 부하가 되는 내부 논리게이트 회로(4)나 저항 분할회로(6)에 동작전류를 공급하기 위해 어느 동작모드에서도 결국 상시 동작시키지만, 판독모드에서는 높은 승압전압을 필요로 하지 않으므로 승압전압(VWDP)을 발생하는 차지펌프(CP11)의 동작은 정지시켜 소비전력을 저감하도록 구성된다. 또, 승압전압(VWDP)을 발생하는 차지펌프(CP11)의 동작을 정지시킨 때에는, 이 승압전압(VWDP)에 의거해서 제2 단계의 승압을 행하는 승압회로(2)의 차지펌프(CP21, CP22)도 그 동작이 정지된다. 차지펌프(CP11, CP21, CP22)의 동작 정지는 기동신호(ST1, ST2, ST3)에 의해 이들로 공급되는 동작 클록을 정지시킴으로써 행할 수 있다.
또한, 제1 단계의 승압을 행하는 승압회로(1)가 2개의 용량 병렬형의 차지펌프(CP11, CP12)로 구성되고, CP11에서 발생된 승압전압(VWDP)을 받아 제2 단계의 승압을 행하는 승압회로(2)의 차지펌프(CP21, CP22)는 용량성 부하에만 접속되어 있으므로, 외부에서 공급되는 전원전압(Vcc)의 레벨이 내려가거나 혹은 낮기 때문에 승압전압(VWDP)을 발생하는 차지펌프(CP11)의 공급능력이 충분하지 않은 경우라도, 차지펌프(CP21, CP22)를 동작시키는 클록의 주파수를 내려 시간을 들이면 소망의 레벨로 승압해 줄 수 있어, 칩의 동작이 보증된다. 또, 이 클록 주파수의 전환에 대해서는 후술의 실시예에서 보다 구체적으로 또 상세히 설명한다.
게다가, 도 1의 실시예에서는 제2 단계의 승압을 행하는 승압회로(2)의 차지펌프(CP21, CP22)는, 한쪽은 기록시 정의 승압전압(VWDP)을, 다른쪽은 소거시 부의승압전압(VEW)을 발생하므로, 기록모드에서는 차지펌프(CP22)의 동작을 정지시키고, 소거모드에서는 차지펌프(CP21)의 동작을 정지시키도록 제어함으로써 소비전력의 저감이 가능하다.
다음에, 제1 단계의 승압을 행하는 승압회로(1)의 용량 병렬형의 차지펌프(CP11, CP12)의 구체적인 회로 구성예를, 도 2를 이용해서 설명한다. 도 2의 차지펌프는, 병렬로 배치된 5단의 승압용 용량(C1∼C5)과, 각 용량의 충전측 단자(노드 N1∼N5) 사이에 설치된 스위치 MOSFET(Qs1∼Qs4)와, 초단의 용량(C1)의 충전측 단자(노드 N1)에 외부 전원전압(Vcc)을 인가 가능한 스위치 MOSFET(Qs0)와, 최종단의 용량(C5)의 충전측 단자(노드 N5)의 전압(VWDP(VCP))을 전압공급을 받는 측의 회로로 전달하는 스위치 MOSFET(Qs5)와, 각 스위치 MOSFET(Qs0∼Qs5)를 충분히 온시키기 위해 게이트 전압을 밀어 올리는 부스트 회로(BST0∼BST5)로 구성되어 있다. 이중 스위치 MOSFET(Qs0∼Qs5)는 도 16의 회로에서 다이오드로 기능하는 소자이다.
상기 승압용 용량(C1∼C5)중 기수번째의 용량(C1, C3, C5)의 기준측 단자(상기 충전측 단자와는 반대의 단자)에는 0V-Vcc의 진폭을 가지는 도 3에 나타낸 클록(CLK1)이 인가된다. 또한, 우수번째의 용량(C2, C4)의 기준측 단자에는 상기 클록(CLK1)과는 하이레벨의 기간이 겹치지 않도록 되어 동일하게 0V-Vcc의 진폭을 가지는 클록(CLK2)이 인가되도록 구성되어 있다. 이와 같이 거의 역상의 클록(CLK1, CLK2)에 의해, 기수번째의 용량(C1, C3, C5)과 우수번째의 용량(C2, C4)의 기준측 단자가 교대로 힛트(hit)(급격히 상승되는)과 동시에, 스위치MOSFET(Qs0∼Qs5)가 도 16의 다이오드와 같이 동작하도록 제어됨으로써 C1에 충전된 전하가 C2 →C3 →C4 →C5로 전송되어 승압한 전압이 발생된다.
스위치 MOSFET(Qs0∼Qs5)를 제어하는 상기 부스트 회로(BST0∼BST5)는 각각 대응하는 스위치 MOSFET(Qs0∼Qs5)의 게이트 단자와 전단측 노드(N0∼N4)에 소스와 드레인이 접속된 제1 MOSFET(Q10∼Q15)와, 그 MOSFET(Q10∼Q15)와 병렬로 접속된 제2 MOSFET(Q20∼Q25)와, 한쪽의 단자가 대응하는 스위치 MOSFET(Qs0∼Qs5)의 게이트 단자에 접속된 순간 부스트용의 용량(Cb0∼Cb5)으로 구성되어 있다. 순간 부스트용의 용량(Cb0∼Cb5)은 승압용의 용량(C1∼C5)에 비해 충분히 작은 용량치로 된다.
그리고, 상기 제1 MOSFET(Q10∼Q15)는 그 게이트와 드레인이 결합되어 전단측에서 Qs0∼Qs5의 게이트측으로 전류가 흐르는 다이오드로서 기능하고, 제2 MOSFET(Q20∼Q25)는 Q10∼Q15와는 반대로 그 게이트와 드레인이 결합되어 Qs0∼Qs5의 게이트측에서 전단측으로 전류가 흐르는 다이오드로서 기능하도록 구성되어 있다. 또한, 부스트용의 용량(Cb0∼Cb5)중 기수번째의 Cb0, Cb2, Cb4의 기준측 단자(Qs0∼Qs5의 게이트에 접속된 단자와 반대측의 단자)에는 상기 클록(CLK2)의 펄스 폭(P2)보다도 펄스 폭이 좁게 되어 0V-2Vcc의 진폭을 가지는 클록(GCLK1)이 인가된다. 또한, 우수번째의 부스트 용량(Cb1, Cb3, Cb5)의 기준측 단자에는 상기 클록(GCLK1)과는 하이레벨의 기간이 겹치지 않도록 되고 또 클록(CLK1)의 펄스 폭(P1(=P2))보다도 펄스 폭이 좁게 된 0V-2Vcc의 진폭을 가지는 클록(GCLK2)이 인가되도록 구성되어 있다.
부스트 회로(BST0∼BST5)의 작용을 부스트 회로(BST1)와 승압용 용량(C1)과 부스트 용량(Cb1)과 스위치 MOSFET(Qs1)에 착안하여 설명한다. 우선, 정상상태에서 용량(C1)의 기준단자측에 인가되는 클록(CLK1)이 로레벨로 되어 있는 기간(T1)에 착안한다. 이때 이미 전단의 스위치 MOSFET(Qs0)에 의해 용량(C)을 Vcc로 충전되어 있고, 노드(N11)의 전위는 Vcc로 되어 있다. 또한, 부스트 용량(Cb1)의 기준단자측에 인가되는 클록(GCLK2)도 로레벨로 되어 있다. 그 때문에, 가령 이때 부스트 용량(Cb1)의 Qs1의 게이트측 단자에 전하가 차지되어 노드(N12)가 Vcc 이상으로 되어 있더라도 다이오드 접속의 MOSFET(Q21)가 온하여 노드(N11)측으로 전하가 이동하여 노드(N12)의 전위는 N11의 전위보다도 MOSFET(Q21)의 문턱치 전압(Vth)분만큼 높은 전위로 된다.
다음에, 타이밍 t2에서 클록(CLK1)이 로레벨에서 하이레벨로 변화하면, 클록(CLK1)에 의해 승압용 용량(C1)의 기준측 단자가 힛트되어 노드(N11)의 전위가 2Vcc로 변화한다. 이때 클록(GCLK2)은 또한 로레벨이므로 다이오드 접속의 MOSFET(Q11)가 온하여 노드 N11에서 N12측으로 전하가 이동한다. 이때 부스트 용량(Cb1)의 값은 승압용 용량(C1)의 값보다도 충분히 작기 때문에, 전하의 이동에 의한 노드(N11)의 레벨 저하는 무시할 수 있을 정도로 작다. 그리고, 노드(N12)의전위는 노드(N11)의 전위인 2Vcc보다도 MOSFET(Q11)의 문턱치 전압(Vth)분만큼 낮은 2Vcc-Vth로 된다.
계속해서, 타이밍 t3에서 클록(GCLK2)이 로레벨에서 하이레벨 2Vcc로 변화하면, 클록(GCLK2)에 의해 부스트 용량(Cb1)의 기준측 단자가 힛트되어 노드(N12)의전위가 2Vcc-Vth+2Vcc로 변화한다. 이것에 의해, MOSFET(Qs1)는 N채널형이라도 그 게이트 전압이 노드(N1)의 전위(2Vcc)보다도 2Vcc에 가깝게 높은 전위로 되는 것으로 충분히 온되어, 노드(N1)의 전하를 노드(N2)로 이동시켜 다음 단의 승압용 용량(C2)을 충전시키고, 노드(N2)의 전위는 Qs1에 의해 전위강하(Vth 떨어짐)하지 않고 2Vcc로 된다. 또, 노드(N1)에서 노드(N2)로의 전하 이동과 병행해서 다이오드 접속의 MOSFET(Q21)가 온하여 노드 N12에서 N11측으로 전하가 이동하여 노드(N12)의 전위는 다시 노드(N11)의 전위보다도 MOSFET(Q21)의 문턱치 전압(Vth)만큼 높은 전위로 된다.
다음에, 타이밍 t4에서 클록(GCLK2)이 하이레벨(2Vcc)에서 로레벨로 변화하면, 노드(N12)의 전위가 2Vcc 낮은 전위로 향해 변화한다. 이것에 의해, MOSFET(Qs1)가 오프되어 노드 N2에서 N1으로 역류를 방지하고 나서 클록(CLK1)이 하이레벨에서 로레벨로 변화하여 노드(N1)의 전위가 Vcc 이하로 떨어진다. 그 후, 타이밍 t5에서 클록(CLK1)이 로레벨에서 하이레벨(2Vcc)로 변화함으로써 스위치 MOSFET(Qs0)가 온되어 승압용 용량(C1)이 다시 Vcc로 충전된다.
다음 단의 승압용 용량(C2)에서는 전단의 승압용 용량(C1)의 2Vcc의 승압전압을 받아 클록(CLK2, GCLK1)에 의해 용량(C1)보다도 반주기 지연되어 상기와 같은 승압동작을 행해, 2Vcc보다도 Vcc 높은 3Vcc의 전압을 발생하여 다음 단으로 전달한다. 이렇게 하여 이 실시예의 차지펌프에서는 최종적으로 Vcc의 6배에 가까운 승압전압(VWDP(VCP))을 발생할 수 있다.
또, 도 2에 나타나 있지 않지만, 이 승압회로의 출력단자측에는, 그 승압전압이 소망의 레벨 이상으로 되지 않도록 제한하는 리미터 회로가 설치되어 있다. 특히 제한되지 않지만, 이 실시예에서는 전원전압(Vcc) 1.8V계에 대해서도 10V 정도의 승압전압을 발생할 수 있도록 승압회로가 설계되며, 그때에 리미터 회로는 발생전압을 약 7V로 제한하도록 설계된다. 이것에 의해, 전원전압(Vcc)이 3V보다도 낮거나 부하회로의 소비전력이 증가하여도 안정한 승압전압을 공급할 수 있다.
상술한 바와 같이, 상기 실시예의 용량 병렬형의 차지펌프 회로에서는 스위치 MOSFET(Qs0∼Qs5)에서의 전위강하가 없이 승압전압을 다음 단으로 전달할 수 있으므로, 이론적으로는 더 높은 전압까지 승압하는 것이 가능하다. 그러나, 도 2의 회로 형식 그대로 다시 단수를 증가시켜 높은 승압전압을 발생시키도록 하면, 각 용량이나 MOSFET의 게이트에 인가되는 전압이 매우 높게 되어, 절연막의 파괴 등 디바이스의 신뢰성의 면에서의 문제가 부상해 온다. 그래서, 본 발명에서는 승압회로를 제1 단계의 승압을 행하는 제1 승압회로와, 제2 단계의 승압을 행하는 제2 승압회로로 분할하고, 제2 승압회로는 용량 직렬형의 차지펌프로 구성함으로써, 디바이스의 신뢰성을 보증하도록 하고 있다.
다음에, 제2 승압회로(2)의 용량 직렬형 차지펌프(CP21, CP22)중 정의 승압전압을 발생하는 차지펌프(CP21)의 실시예에 대해서 도 4를 이용해서 설명한다.
도 4의 차지펌프는 MOSFET를 통해서 직렬로 접속된 2단의 승압용의 용량(C11, C12)과, 각 용량간을 접속ㆍ차단 가능한 스위치 MOSFET(Qs11)와, 최종단의 용량(C12)의 충전측 단자의 전압(VWW(VEW))을 전압공급을 받는 측의 회로로 전달하는 스위치 MOSFET(Qs13)와, 각 용량의 충전측 단자(고전위측 단자)와 전원전압단자(V0)와의 사이에 접속된 스위치 MOSFET(Qs21, Qs22)와, 2단째의 용량(C12)의 기준측 단자(저전위측 단자)와 접지전위(Vss(0V))와의 사이에 접속된 스위치 MOSFET(Qs31)와, 최종단의 스위치 MOSFET(Qs13)의 게이트 단자와 전원전압 단자(V0)와의 사이에 접속된 스위치 MOSFET(Qs24)와, 최종단의 스위치 MOSFET(Qs13)를 충분히 온시키기 위한 게이트 전압을 밀어 올리는 부스트 회로(BST6)로 구성되어 있다. 이중 스위치 MOSFET(Qs11, Qs13)는 도 14의 회로에서 스위치로서 기능하는 소자이다.
상기 부스트 회로(BST6)는 승압용 용량(C13)의 충전측 단자(고전위측 단자)와 최종단의 스위치 MOSFET(Qs13)의 게이트 단자와의 사이에 직렬 형태로 접속된 MOSFET(Qb) 및 순간 부스트용 용량(Cb)과, Qb와 Cb의 접속노드(Nb)와 접지전위(Vss(0V))와의 사이에 접속된 스위치 MOSFET(Qs33)에 의해 구성되어 있다. 그리고, 스위치 MOSFET(Qs11, Qs13)중 Qs11과 부스트 회로의 MOSFET(Qb)는 P채널형으로 되고, 그 게이트 단자에 전압(V0)이 인가됨으로써 통상 오프상태로 되어 있다. 이것은 MOSFET(Qs11, Qb)는 소스와 드레인의 전위관계가 반드시 동일하던가 전단측의 노드의 쪽이 높게 되고, 후단측의 노드의 전위가 높게 되는 것은 아니기 때문이다. 결국, MOSFET(Qs11, Qb)의 웰 영역을 전단측의 노드에 접속하는 것으로 웰영역을 N형으로 한 P채널 MOSFET를 사용할 수 있기 때문이다. 그리고, MOSFET(Qs11)를 P채널로 함으로써 전단에서 승압된 전압을 전위떨어짐(Vth 떨어짐)이 되지 않고 후단으로 전달할 수 있다.
한편, 스위치 MOSFET(Qs13)는 소스와 드레인의 전위관계가 결정되어 있지 않기 때문에 N채널형을 사용하여 전단에서 승압된 전압을 전위떨어짐(Vth 떨어짐)이 되지 않고 후단으로 전달하기 위해 부스트 회로(BST6)를 설치하고 있다. 마찬가지로 승압용 용량(C11, C12)의 양 단자에 전압(V0)을 인가하여 프리차지하기 위한 스위치 MOSFET(Qs21, Qs22, Qs24)도 소스와 드레인의 전위관계가 결정되어 있지 않기 때문에 N채널형을 이용하고 있다. 단, 충전전압을 V0으로 하면 N채널형에서는 전위떨어짐의 염려가 있으므로, Qs21, Qs22, Qs24의 게이트 단자에는 도 5에 나타낸 2V0의 진폭을 가지는 클록(PCLK1)이 인가되고 있다.
MOSFET(Qs31, Qs33)는 승압용 용량(C12)과 부스트 용량(Cb)의 한쪽의 단자에 접지전위(Vss)를 공급하기 위한 N채널형을 이용하고, 그 게이트 단자에는 도 5에 나타낸 Vcc의 진폭을 가지는 클록(PCLK2)이 인가되고 있다. 상기 클록(PCLK1)은 초단의 승압용 용량(C11)의 기준측 단자에 인가되는 진폭(V0)의 클록(CLK1)과 역상으로 되고, 클록(PCLK2)은 PCLK1과 동상으로 된다.
이 실시예의 차지펌프 회로는, 동작전압(V0)으로서 상기 용량 병렬형의 차지펌프(CP11)에서 발생된 승압전압(VWDP)을 이용하고 있다. 그리고, 초단의 승압용 용량(C11)의 기준측 단자에 인가되는 클록(CLK11)이 로레벨로 되어 있는 기간(T11)에 있어서, 클록(PCLK1, PCLK2)을 하이레벨로 변화시켜 스위치 MOSFET(Qs21, Qs22, Qs24, Qs31)를 온시킴으로써, 승압용 용량(C11, C12)을 각각 V0까지 프리차지 한다. 그 다음에, 스위치 MOSFET(Qs21, Qs22, Qs24, Qs31)를 오프시켜 승압용 용량(C11, C12)의 양 단자를 각각 전원전압 단자와 접지단자에서 차단하고, 클록(CLK1)을 하이레벨로 변화시킨다. 그렇게 하면, 스위치 MOSFET(Qs11)는 전단측의 노드의 전위 즉 소스 전위가 게이트 전위(=V0)보다도 높게됨으로써 자동적으로 온되어 승압용 용량(C11, C12)이 직렬 접속된 상태로 된다. 그 결과, 각 승압용 용량(C11, C12)의 프리차지 전압의 거의 총합(=3V0)에 상당하는 승압전압이 발생한다.
또한, 이때, 부스트 회로(BST6)에서는 승압용 용량(C11, C12)의 프리차지와 동시에 부스트용 용량(Cb)이 V0까지 프리차지 되어 클록(CLK1)이 하이레벨로 변화된 때에 스위치 MOSFET(Qs11, Qs12)와 같이 Qb가 온되는 것에 의해 최종단의 스위치 MOSFET(Qs13)의 게이트 전압이 전단측의 노드의 전위(소스 전위)보다도 프리차지 전압(V0)분 높은 전위까지 밀어 올려져 충분한 온 상태로 되고, 용량(C11, C12)에서 발생한 승압전압을 전위를 떨어뜨리지 않고 후단의 회로로 전달할 수 있다.
도 6에는 제2 승압회로(2)의 용량 직렬형 차지펌프(CP21, CP22)중 부의 승압전압(VEW)을 발생하는 차지펌프(CP22)의 실시예가, 도 7의 (a)에는 그 동작 클록파형, 도 7의 (b)에는 프리차지시의 승압용 용량(C11'∼C13')에 대한 인가전압과 스위치(S11'∼S13')의 상태가 나타나 있다.
도 6의 차지펌프와 도 4의 차지펌프와의 차이는, 사용하고 있는 MOSFET의 도전형이 반대, 즉 도 6에서는 도 4의 P-MOS 대신에 N-MOS를, N-MOS 대신에 P-MOS를 사용하고 있는 점과, 직렬 형태의 승압용 용량 (C11, C12)과 (C11'∼C13')에 대한 프리차지시 충전의 방향이 반대인 점과, 클록(CLK1, PCLK1, PCLK2)의 타이밍이 다르게 되어 있어 프리차지시에 도 4의 차지펌프에서는 초단의 승압용 용량(C11)의 기준측 단자에 접지전위(Vss)를 인가해 놓고 승압동작시에 V0로 상승시키는 것에비해 도 6의 차지펌프에서는 초단의 승압용 용량(C11')의 기준측 단자에 전원전압(V0)을 인가해 놓고 승압동작시에 접지전위(Vss)로 강하시킴으로써 부전압을 발생하는 점 등에 있다.
다음에, 상기 실시예의 용량 병렬형 차지펌프(CP11, CP12)와 용량 직렬형 차지펌프(CP21, CP22)에 있어서, 용량소자의 구조의 면에서 연구한 점을, 도 8을 이용해서 설명한다.
도 8의 (a)에는 메모리 어레이에 설치되는 불휘발성 기억소자로서 플로팅 게이트를 가지는 MOSFET(이하, 이것을 F-MOS라 기술한다)의 단면 구조가, 도 8의 (b)에는 용량 병렬형 차지펌프(CP11, CP12)에서의 초단과 2단째의 승압용 용량(C1, C2)과 부스트 회로(BST0∼BST2)내의 용량(Cb0, Cb1, Cb2)의 단면 구조가, 도 8의 (c)에는 용량 병렬형 차지펌프(CP11, CP12)에서의 나머지 승압용 용량(C3, C4, C5)과 부스트 회로(BST3∼BST5)내의 용량(Cb3, Cb4, Cb5) 및 용량 직렬형 차지펌프(CP21, CP22)내의 용량(C11∼C13, Cb)의 단면 구조가 나타나 있다.
도 8의 (a)에 있어서, 부호 100은 단결정 실리콘과 같은 반도체 기판, 110은 반도체 기판(100)의 표면에 형성된 P형 웰 영역, 121, 122는 P형 웰 영역(110)의 표면에 적당한 간극을 두고 형성된 N형 소스 영역 및 드레인 영역, 130은 소스 영역 및 드레인 영역의 사이의 P형 웰 영역(110)상에 산화실리콘막과 같은 제1 절연막(도시 생략)을 통해서 형성된 폴리실리콘 등으로 이루어지는 플로팅 게이트, 140은 플로팅 게이트(130)의 위에 동일한 산화실리콘막과 같은 제2 절연막(도시생략)을 통해서 형성된 폴리실리콘 등으로 이루어지는 컨트롤 게이트 겸용 워드선이다.
또한, 도 8의 (a)에 있어서, 부호 tox1은 산화실리콘막 등으로 이루어지는 제1 게이트 절연막의 두께, tox2는 마찬가지로 제2 게이트 절연막의 두께를 나타내는 것이고, tox1로서는 예를 들면 9㎚, tox2로서는 예를 들면 14㎚와 같은 값이 생각될 수 있다.
한편, 도 8의 (b), (c)에 있어서, 부호 150은 반도체 기판(100)의 표면에 형성된 용량소자의 한쪽 전극이 되는 N형 웰 영역, 161, 162는 N형 웰 영역(150)의 표면에 형성된 콘택트용의 고농도 N형 영역, 170은 N형 웰 영역(150)상에 절연막(도시 생략)을 통해서 형성된 용량소자의 다른쪽의 전극이 되는 도전층이다. 상기 콘택트용의 고농도 N형 영역(161, 162)은 도 8의 (a)의 F-MOS의 소스, 드레인 영역(111, 112)과 달리 도전층(170)을 둘러싸는 링 형태로 할 수 있다.
도 8의 (b)의 용량과 도 8의 (c)의 용량의 구조상의 차이는, 도 8의 (c)의 쪽이 유전체가 되는 절연막이 두꺼운 점에 있다. 구체적으로는, 도 8의 (b)의 용량의 절연막은 도 8의 (a)에 나타나 있는 F-MOS의 제1 게이트 절연막과 동시에 형성되는 것에 의해 그 두께가 tox1으로 되어 있다. 한편, 도 8의 (c)의 용량의 절연막은 도 8의 (a)에 나타나 있는 F-MOS의 제2 게이트 절연막과 동시에 형성되는 것에 의해 그 두께가 (tox1+tox2)로 되어 있다. 이것에 의해 도 8의 (c)의 용량의 쪽이 도 8의 (b)의 용량보다도 내압이 높게 된다. 단, 단위 면적당의 용량치는 절연막이 얇은 도 8의 (b)의 용량의 쪽이 도 8의 (c)의 용량보다도 크게 된다.
상기 실시예에서는 도 8의 (b)의 용량의 절연막도 도 8의 (c)의 용량의 절연막도 F-MOS의 게이트 절연막과 동시에 형성하고 있으므로, 어떤 새로운 프로세스를추가하지 않고 내압이 다른 2 종류의 용량소자를 형성할 수 있다. 또한, 각 용량의 다른쪽의 전극이 되는 도전층(170)에 관해서도 도 8의 (b)의 용량의 도전층(170)은 F-MOS의 플로팅 게이트와 동시에, 도 8의 (c)의 용량의 도전층(170)은 F-MOS의 컨트롤 게이트와 동시에 형성할 수 있다. 각 용량의 콘택트용 고농도 N형 영역(161, 162)도 N채널형 MOSFET와 동시에 형성할 수 있다. 게다가, 용량의 한쪽 전극이 되는 N형 웰 영역(150)에 관해서도 도 8에는 나타나 있지 않은 P채널형 MOSFET가 형성되는 N형 웰 영역과 동시에 형성할 수 있다. 이렇게 하여 도 8의 (b)와 도 8의 (c)의 2 종류의 용량은, 어떤 새로운 프로세스를 추가하지 않고 형성할 수 있다.
또, 도 8의 (c)의 용량의 절연막에 관해서는 F-MOS의 제1 절연막을 형성할 때 이들 용량 형성영역에 제1 절연막을 형성하지 않고 혹은 일단 형성한 제1 절연막을 제거한 후에 제2 절연막을 형성하도록 하여도 좋지만, 제1 절연막을 형성해 놓고 또 그 위에 제2 절연막을 형성하도록 하여도 새로운 프로세스를 추가하지 않고 고내압 용량을 형성할 수 있다. 후자의 경우, 도 8의 (c)의 고내압 용량의 유전체로서 절연막의 두께는 F-MOS의 제1 절연막의 두께와 제2 절연막의 두께의 합으로 되어, 다시 내압이 높게 된다. 따라서, 용량 병렬형 차지펌프(CP11, CP12)에서의 승압용 용량(C1∼C5)을 서로 절연막의 두께가 다른 3 종류의 용량으로 하는 것도 가능하다.
상기와 같이, 내압 즉 절연막의 두께가 다른 2 종류의 용량을 형성하여 적절히 나누어 사용하여, 높은 전압이 인가되지 않는 용량 병렬형 차지펌프(CP11, CP12)에서의 초단과 2단째의 승압용 용량(C1, C2)과 부스트 회로(BST0∼BST2)내의용량(Cbo, Cb1, Cb2)으로서, 도 8의 (b)의 절연막의 얇은 용량을 이용함으로써, 점유면적을 적게 할 수 있다. 한편, 용량 병렬형 차지펌프(CP11, CP12)에서의 나머지 승압용 용량(C3, C4, C5)과 부스트 회로(BST3∼BST5)내의 용량(Cb3, Cb4, Cb5) 및 용량 직렬형 차지펌프(CP21, CP22)내의 용량(C11∼C13, Cb)은 높은 전압이 인가되지만, 도 8의 (c)의 절연막의 두꺼운 용량을 사용함으로써 내압을 보증하고 디바이스의 신뢰성을 높일 수 있다.
도 9에는 본 발명에 관한 승압회로를 적용하여 유효한 반도체 집적회로의 일예로서의 플래쉬 메모리의 실시예의 블록도를 나타낸다. 특히 제한되지 않지만, 이 실시예의 플래쉬 메모리(FLM)는 1개의 메모리셀에 2비트의 데이터를 기억 가능한 다치 메모리로 구성되고, 단결정 실리콘과 같은 1개의 반도체 칩상에 형성된다.
또, 본 실시예에서는 메모리 어레이가 2개의 매트로 구성되고, 2개의 매트 사이에 각 매트내의 비트선(BL)에 접속되어 판독신호의 증폭 및 래치를 행하는 센스 & 래치회로(이하, 센스래치라 하고, 도면에는 SL로 기입한다)가 배치되어 있다. 또한, 매트의 외측 즉 비트선(BL)을 사이에 두고 센스 & 래치회로(SL)와 반대측에 각각 기록, 판독 데이터를 일시 보유하기 위한 래치회로가 배치되어 있다. 이하, 이 래치회로를 데이터 래치라 하고, 도면에는 DL로 기록함과 동시에, 2개의 매트중 상(上)의 매트측과 하(下)의 매트측에서 각각 U, D를 붙여 구별한다.
도 9에 있어서, 10은 2개의 메모리 매트(MAT-U, MAT-D)로 구성된 메모리 어레이, 20은 외부에서 입력된 기록 데이터를 2비트마다 4치 데이터로 변환하는 데이터 변환회로이다. 메모리 매트(MAT-U, MAT-D)에는 각각 도 8의 (a)에 나타나 있는플로팅 게이트(130)와 컨트롤 게이트(140)를 가지는 2중 게이트 구조의 MOSFET에 의해 구성된 메모리셀이 매트릭스 형태로 배치되고, 동일 행(行)의 메모리셀의 컨트롤 게이트는 공통의 워드선(WL)에 접속되며, 동일 열(列)의 메모리셀의 드레인은 공통의 비트선(BL)에 접속 가능하게 되어 있다.
메모리 어레이(10)에는 각 메모리 매트(MAT-U, MAT-D)에 대응해서 각각 X계 의 어드레스 디코더(워드 디코더)(13a, 13b)와, 그 디코더(13a, 13b)의 디코드 결과에 따라서 각 메모리 매트내의 1개의 워드선(WL)을 선택레벨로 구동하는 워드 드라이버회로(14a, 14b)가 설치되어 있다. 특히 제한되지 않지만, 이 실시예의 메모리 어레이(10)에서는 상기 워드 드라이버회로가 각 메모리 매트의 양측 및 중앙에 배치되어 있다. Y계의 어드레스 디코더회로(Y-DEC) 및 이 디코더에 의해 선택적으로 온, 오프되어 데이터 변환회로(20)에서의 데이터를 대응하는 센스래치로 전송시키는 컬럼 스위치(CSW)는 센스래치열(SL) 및 데이터 래치열(DL)과 일체적으로 구성되어 있다.
도 9에서는 이 Y계 디코더 회로와 컬럼 스위치와 센스 래치회로가 1개의 기능블록(11)(Y-DEC & SL)으로 나타나 있다. 또한, 상기 데이터 변환회로(20)에서 변환된 기록 데이터나 메모리셀에서의 판독 데이터를 보유하는 데이터 래치열(12a, 12b)이 메모리 매트의 외측(도면에서는 상하)에 각각 배치되어 있다.
이 실시예의 플래쉬 메모리는, 특히 제한되지 않지만, 외부의 제어장치에서 주어지는 커맨드(명령)을 디코드하는 커맨드 디코더(31)와, 그 커맨드 디코더(31)의 디코드 결과에 의거해서 해당 커맨드에 대응한 처리를 실행하기 위해 메모리 내부의 각 회로에 대한 제어신호를 순차 형성하여 출력하는 제어회로(시퀀스)(32)를 구비하고 있고, 커맨드가 주어지면 그것을 해독하여 자동적으로 대응하는 처리를 실행하도록 구성되어 있다. 상기 제어회로(32)는, 예를 들면 커맨드를 실행하기 위해 필요한 일련의 마이크로 명령군이 저장된 ROM(ReadㆍOnlyㆍMemory)을 구비하고, 커맨드 디코더(31)가 커맨드에 대응한 마이크로 명령군의 선두 어드레스를 생성하여 제어회로(32)에 공급함으로써, 마이크로 명령이 순차 실행되어 칩 내부의 각 회로에 대한 제어신호가 형성되도록 구성되어 있다.
또한, 이 실시예의 다치 플래쉬 메모리에는 상기 각 회로 이외에, 기록시나 소거시에 센스 래치열(SL)의 데이터에 의거해서 기록 또는 소거가 종료하였는가 판정하여 상기 제어회로(32)에 통지해서 기록 시퀀스 또는 소거 시퀀스를 종료시키는 기록ㆍ소거 판정회로(33)나, 상기 실시예에서의 승압회로(1, 2)의 동작 클록(CK1, CK2, CLK1, CLK2, PCLK2)이나 내부회로의 동작에 필요한 복수의 타이밍 클록을 형성하여 메모리내의 각 회로에 공급하는 클록 발생회로(34), 메모리 내부의 상태를 반영함과 동시에 외부에 대해서 외부에서 액세스가 가능한가 아닌가를 나타내는 레디/비지신호(R/B)를 신호 형성하여 출력하거나 내부회로를 테스트하는 기능을 구비한 스테이터스 & 테스트 회로(35), 메모리 어레이(10)에서 판독된 신호를 증폭하는 메인 앰프회로(36), 전원계회로(37), 외부에서 입력되는 어드레스 신호나 기록 데이터신호 및 커맨드를 받아들여 내부의 소정의 회로로 공급함과 동시에 판독하여 데이터 신호를 외부로 출력하기 위한 입출력 제어회로(38), 외부에서 입력되는 제어신호를 받아들여 제어회로(32)나 그 밖의 내부의 소정의 회로로 공급하는 입출력버퍼(39), 어드레스계 제어회로(40), 메모리 어레이내에 불량비트가 있었던 경우에 예비 메모리행과 치환하기 위한 용장회로(41) 등이 설치되어 있다.
상기 전원계회로(37)는, 기록전압 등 기준이 되는 전압을 발생하는 기준전원 발생회로나 외부에서 공급되는 전원전압(Vcc)에 의거해서 기록전압, 소거전압, 판독전압, 베리파이 전압 등 칩 내부에서 필요해지는 전압을 발생하는 내부전원 발생회로, 메모리의 동작상태에 따라서 이들 전압중에서 소망의 전압을 선택하여 메모리 어레이(10)로 공급하는 전원 전환회로, 이들 회로를 제어하는 전원 제어회로(371) 등으로 이루어진다. 상기 실시예의 승압회로(1, 2)는 이 전원계회로(37)의 내부전원 발생회로부에 설치된다. 또, 도 9에 있어서, 21은 외부에서 전원전압(Vcc)이 인가되는 전원전압단자, 22는 동일하게 접지전위(Vss)가 인가되는 전원전압단자(그랜드 단자)이다.
또한, 상기 어드레스 제어계회로(40)는, 외부에서 입력되는 어드레스 신호를 받아들여 카운트 업하는 어드레스 카운터(ACNT)나 데이터 전송시에 Y 어드레스를 자동적으로 갱신하거나 데이터 소거시 등에 자동적으로 X 어드레스를 발생하는 어드레스 제너레이터(AGEN), 입력 어드레스와 불량 어드레스를 비교하여 어드레스가 일치한 때에 선택 메모리행 또는 열을 전환하는 구제계회로 등으로 이루어진다.
외부의 CPU 등에서 이 실시예의 플래쉬 메모리로 입력되는 제어신호로서는, 예를 들면 리셋신호(RES)나 칩 선택신호(CE), 기록 제어신호(WE), 출력 제어신호(OE), 커맨드 혹은 데이터 입력이 어드레스 입력인가를 나타내기 위한 커맨드 인에이블신호(CDE), 시스템 클록(SC) 등이 있다.
다음에, 본 발명의 다른 실시예를 도 10을 이용해서 설명한다.
이 실시예는, 제1 단계의 승압을 행하는 차지펌프(CP10)를 동작시키는 클록신호(CLK0)를 분주하는 분주회로(51)와, 그 분주회로(51)에서 분주된 클록(CLK1, CLK2)을 전환하는 전환회로(52) 혹은 셀렉터를 설치하여 전환 제어회로(53)에서의 제어신호로 제2 단계의 승압을 행하는 차지펌프(CP20)를 동작시키는 클록신호(PCLK)의 주파수를 전환하도록 한 것이다. 상기 실시예의 플래쉬 메모리에서는 분주회로(51)는 클록 발생회로(34)내에 전환회로(52) 및 전환 제어회로(53)는 전원계회로(37)내에 설치하도록 하면 좋다.
또, 이 실시예에 있어서도, 10배정도 혹은 그 이상의 승압을 행하는 경우에는 제1 단계의 승압을 행하는 차지펌프(CP10)를 용량 병렬형으로 하고, 제2 단계의 승압을 행하는 차지펌프(CP20)를 용량 직렬형으로 하는 것이 바람직하다.
단, 이것에 한정되는 것은 아니고, 특히 제1 단계의 승압을 행하는 차지펌프(CP10)의 부하가 저항성 부하이고, 제2 단계의 승압을 행하는 차지펌프(CP20)의 부하가 용량성 부하인 경우에 있어서, 제1 단계의 승압을 행하는 차지펌프(CP10)를 용량 직렬형으로 하고 제2 단계의 승압을 행하는 차지펌프(CP20)를 용량 병렬형으로 하는 경우나 양쪽 모두 용량 직렬형 또는 양쪽 모두 용량 병렬형으로 하는 경우에도 본 실시예는 적용할 수 있다.
이 실시예를 적용함으로써, 예를 들면 외부에서 공급되는 전원전압(Vcc)의 레벨이 낮게되거나 혹은 제1 단계의 승압을 행하는 차지펌프(CP10)의 소비전력이 많아지게 된 경우에 제2 단계의 승압을 행하는 차지펌프(CP20)를 동작시키는 클록신호의 주파수를 내리도록 제어할 수 있다. 이것에 의해, 제1 단계의 승압을 행하는 차지펌프에서의 승압전압으로 동작하는 회로와, 제2 단계의 승압을 행하는 차지펌프에서의 승압전압으로 동작하는 회로의 어느 것이라도 동작을 보증할 수 있다.
예를 들면, 상기 실시예의 플래쉬 메모리에서는, 제2 단계의 승압전압으로 동작하는 회로는 기록 소거계의 회로이고, 그 전압레벨조차 보증되어 있다면 다소소망의 레벨에 도달하기까지 시간이 걸려도 치명적인 문제점은 일어나지 않는 한편, 시간을 어느 정도 들이면 승압전압은 소망의 레벨에 도달하므로, 언제까지 되어도 승압전압이 목표의 전압에 도달하지 않으므로 칩이 동작하지 않게 된다는 바람직하지 않은 사태가 생기는 것을 회피할 수 있다. 또한, 본 실시예에 의하면, 전원전압(Vcc)이 3V계의 시스템과 1.8V계의 시스템의 어느 것에도 사용할 수 있는 제품(플래쉬 메모리)을 제공하는 것도 가능하다.
도 11에는 도 10에서의 전환회로(52) 및 전환 제어회로(53)의 보다 구체적인 구성예를 나타낸다.
전환회로(52)는 분주회로(51)에서 공급되는 2개의 클록(CLK1, CLK2)의 각각의 전송경로상에 설치된 MOSFET(Qt1, Qt2)와, Qt1의 게이트 제어신호를 반전하여 Qt2의 게이트 단자에 인가하는 인버터(INV)로 구성되어 있다. 전환 제어회로(53)는 전원전압(Vcc)과 접지전위와의 사이에 직렬로 접속된 2개의 저항(R1, R2) 및 MOSFET(Qc1)로 구성되어 전원전압(Vcc)을 저항(R1, R2)의 저항비 분할한 전압을 발생하는 저항 분할회로(531)와, 그 저항 분할회로(531)에서 발생된 전압과 미리 설정된 소정 레벨의 참조전압(Vref)을 비교하는 비교기(532)와, 비교기(532)의 출력신호의 진폭을 Vcc에서 VCP로 넓히는 레벨 쉬프트회로(533)로 구성되어 있다.
저항 분할회로(531)내의 MOSFET(Qc1)는, 제2 단계의 승압을 행하는 차지펌프(CP20)가 동작할 때(플래쉬 메모리에서는 기록 또는 소거시)에만 이 전환 제어회로(53)가 능동화되도록 기동신호(ST)에 의해 제어되어 저항(R1, R2)에 전류를 흘리거나 차단하거나 할 수 있도록 하기 위한 스위치이다. 또, 이 기동신호(ST)는 도 1의 실시예에서의 제어신호(ST2, ST3)의 논리합을 취한 신호를 이용할 수 있다. 이것을 적용함으로써, 예를 들면 외부 전원전압(Vcc)이 3V계인 경우에는 도 12의 (a)와 같이 클록의 주파수가 높아도 제2 단계의 차지펌프(CP20)의 출력이 목표전압에 도달하고 있던 것이지만, 전원전압(Vcc)이 1.8V계인 경우에는 도 12의 (b)와 같이 클록의 주파수가 높으면 제2 단계의 차지펌프(CP20)의 출력이 목표전압에 도달하지 않게 되지만, 도 12의 (c)와 같이 클록의 주파수를 내리므로서 소요 시간은 길어지게 되지만 제2 단계의 차지펌프(CP20)의 출력이 목표전압에 도달하게 된다.
또, 도 12에 있어서, 리미터 출력으로는, 도 13에 나타내는 바와 같이, 차지펌프(CP20)의 출력측에 설치되어 승압전압이 소망의 레벨 이상으로 되지 않도록 제한하는 리미터 회로(60)에서 출력되는 신호(LMD)이고, 이 실시예의 미리터 회로(60)는 승압회로의 출력전압이 소망의 레벨에 도달한 때에 하이레벨의 검출신호(LMD)를 출력하는 기능을 갖도록 구성되어 있다. 이러한 리미터 회로 및 레벨 검출회로에 관해서는 이미 여러가지의 제안이 이루어져 있으므로, 구체적인 회로에 대해서는 설명을 생략한다.
도 13의 실시예에서는, 이 리미터 회로(60)의 출력신호(LMD)를 제어신호로 하는 논리곱 게이트(61)를 설치하고, 리미터 출력(LMD)에서 차지펌프(CP20)의 기동신호(ST)를 제어하여, 차지펌프(CP20)의 출력 승압전압이 소망의 레벨이상으로 된 경우에는, 차지펌프(CP20)의 동작을 정지시켜 쓸데없는 소비전력을 저감할 수 있도록 되어 있다.
또한, 도 9에 나타내는 플래쉬 메모리에서는, 리미터 출력(LMD)을 제어회로(32)로 공급하고, 제어회로(32)는 이 리미터 출력(LMD)이 하이레벨로 변화한 것을 받아 메모리셀에 대한 기록 또는 소거전압의 인가를 개시하도록 구성할 수 있다. 이것에 의해, 도 13의 회로와 도 11에 나타내는 회로를 병용하여 플래쉬 메모리에 설치함으로써 외부 전원전압(Vcc)이 3V계 또는 1.8V계의 어느 시스템에 사용되어도 소요 시간은 다르지만 전부 동일한 제어 시퀀스로 정확한 기록, 소거동작을 실행할 수 있도록 되어 칩의 범용성이 높아지게 된다.
도 14에 다른 실시에를 나타낸다. 이 실시예에서는, 예를 들면 도 1에서의 제1 단계의 승압회로(1)내의 저항성 부하회로에 승압전압을 공급하는 측의 차지펌프(CP12)를, 복수(n개)의 병렬형 차지펌프로 구성하고 있다. 그리고, 도 11에 나타나 있는 전원전압(Vcc)의 레벨 검출회로(531)와 같은 회로를 가지는 제어회로(70)와 각 차지펌프에 대응한 게이트 회로(71)를 설치하여 제어회로(70)에서 출력되는 전원전압의 레벨에 따른 신호로 게이트 회로(71)를 제어하고, 전원전압(Vcc)이 낮을 때는 모든 차지펌프에 동작 클록(CLK)을 공급하여 승압 동작시킴과 동시에, 전원전압(Vcc)이 높은 때는 게이트 회로(71)를 제어하여 동작클록(CLK)이 공급되는차지펌프의 수를 저감하도록 한 것이다. 이것에 의해, 전원전압의 레벨에 관계없이 승압회로의 공급능력을 안정시킬수 있다.
또, 이 실시예에서의 병렬 차지펌프는 각각이 단독의 차지펌프와 동일한 구서을 가지고, 전체에서 단독으로 한 경우의 차지펌프와 동일한 공급능력을 가지는 것으로 가정하면, 그 하나하나는 내부의 승압용 용량의 용량치가 단독으로 한 경우의 차지펌프내의 승압용 용량의 용량치의 1/n로 설정된다. 제어회로(70)는 도 9에 나타내는 플래쉬 메모리에서는 전원 제어회로(371) 또는 제어회로(32) 등에 설치된다.
또한, 이 실시예에서도, 도 13의 실시예를 적용하여 차지펌프의 출력측에 설치되는 리미터 회로에서의 리미트 출력을 제어회로(70)에 공급하여 승압전압에 따라 각 차지펌프를 제어하여 소비전력을 저감시키도록 구성할 수 있다. 또, 본 실시예는 도 1에서의 제1 단계의 승압회로(1)내의 저항성 부하회로에 승압전압을 공급하는 측의 차지펌프(CP12)에 한정되지 않고, 용량성 부하회로에 승압전압을 공급하는 측의 차지펌프(CP11)나 제2 단계의 승압회로(2)내의 차지펌프(CP21, CP22)에도 적용하는 것이 가능하다.
전원전압의 레벨에 따라서 승압전압의 공급능력을 제어하는 방업으로서는 도 14와 같이 차지펌프의 동작 개수를 가변으로 하는 실시예 이외에, 차지펌프의 승압단수를 가변으로 구성하는 방법도 생각할 수 있다. 구체적으로는, 도 15와 같이 차지펌프의 각 승압단마다 클록의 제어용 게이트 회로(72)를 설치하여, 도 14의 제어회로(70)와 같은 회로에서의 제어신호(1), (2)…(i)로 제어용 게이트 회로(72)를제어하여 동작 클록의 공급을 각 승압단마다 차단할 수 있도록 구성함으로써 실현할 수 있다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 의거해서 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다. 예를 들면, 실시예에서는 제1 단계의 승압회로의 차지펌프에서 전원전압의 6배에 가까운 승압을 하여 출력측에 설치한 리미터 회로에서 약 7V로 제한함과 동시에, 제2 단계의 승압회로의 차지펌프에서는 제1 단계의 승압회로의 승압전압을 이용하여 3배에 가깝게 승압을 하여 출력측에 설치한 리미터 회로에서 약 16V로 제한하도록 하고 있다. 결국, 실시예에서는 최종적인 승압전압이 터널주입에 의한 기록, 소거를 행하는 플래쉬 메모리에서 필요한 16V와 -16V(1.8V의 전원전압의 약 9배)로 되어 있지만, 리미터 회로에 의한 리미터 전압을 조정함으로써, 전원전압의 10배 이상의 승압전압을 얻는 것은 충분히 가능하다.
또한, 제1 단계의 승압회로의 차지펌프의 단수와 제2 단계의 승압회로의 차지펌프의 단수는 각각 실시예의 5단과 3단의 조합에 한정되지 않고, 4단과 3단 혹은 4단 혹은 6단과 3단 혹은 2단 등 여러가지의 조합으로 하는 것이 가능하다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경으로 된 이용분야인 플래쉬 메모리에 적용한 경우에 대해서 설명하였지만, 본 발명은 이것에 한정되는 것은 아니고, 복수의 승압전압을 필요로 하고 그것을 내부에서 발생하는 반도체 집적회로장치에 널리 이용할 수 있다. 본 발명은 플로팅 게이트를 가지는 불휘발성 기억소자로의 기록과 소거를 각각 FN 터널현상을 이용하여 행하는 불휘발성 반도체 메모리에 적용하여 유효하고, 특히 1소자에 복수 비트의 정보를 기억하는 다치 메모리에 적용하면 유효하다.
본원에 있어서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 하기와 같다.
즉, 본 발명에 따르면 공급되는 전원전압의 10배 이상의 높은 승압전압을 발생할 수 있는 승압회로를 얻을 수 있다. 또한, 본 발명에 따르면 승압된 전압이 공급되는 회로의 종류에 따라서 차지펌프를 적절히 사용함으로써 효율 좋게 승압전압을 발생할 수 있는 승압회로를 얻을 수 있다.
또한, 본 발명에 따르면 동작모드에 따라 차지펌프를 선택적으로 동작시킴으로써 소비전력의 저감을 도모할 수 있다. 또한, 전원전압이나 소비전력의 대소에 관계없이 안정한 승압전압을 발생할 수 있는 승압회로를 얻을 수 있다.

Claims (16)

  1. 외부에서 공급되는 전원전압에 의거해서 승압한 전압을 발생하는 승압회로를 구비한 반도체 집적회로에 있어서,
    상기 승압회로는, 용량 병렬형의 차지펌프를 포함하는 전원전압에 의거해서 제1 단계의 승압을 행하는 제1 승압회로와, 용량 직렬형 차지펌프를 포함하는 상기 제1 승압회로에서 발생된 승압전압에 의거해서 제2 단계의 승압을 행하는 제2 승압회로를 구비한 것을 특징으로 하는 반도체 집적회로.
  2. 제 1 항에 있어서,
    상기 제1 승압회로는, 발생된 전압이 공급되는 측의 회로가 용량성 부하인 제1 용량 병렬형 차지펌프와, 발생된 전압이 공급되는 측의 회로가 저항성 부하인 제2 용량 병렬형 차지펌프를 구비하고,
    상기 제2 승압회로는, 상기 제1 용량 병렬형 차지펌프에서 발생된 승압전압에 의거해서 제2 단계의 승압을 행하는 것을 특징으로 하는 반도체 집적회로.
  3. 제 2 항에 있어서,
    상기 제2 승압회로는 정(正)의 승압전압을 발생하는 제1 용량 직렬형 차지펌프와, 부(負)의 승압전압을 발생하는 제2 용량 직렬형 차지펌프를 구비한 것을 특징으로 하는 반도체 집적회로.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 용량 병렬형 차지펌프의 승압 단수는, 상기 제1 및 제2 용량 직렬형 차지펌프의 단수보다도 많은 것을 특징으로 하는 반도체 집적회로.
  5. 제 4 항에 있어서,
    상기 제1 용량 병렬형 차지펌프는, 제1 제어신호에 의거해서 그 승압동작이 정지 가능하게 되어 있는 것을 특징으로 하는 반도체 집적회로.
  6. 제 5 항에 있어서,
    상기 제1 용량 병렬형 차지펌프 또는 제2 용량 직렬형 차지펌프는, 제2 제어신호에 의거해서 그 승압동작이 정지 가능하게 되어 있는 것을 특징으로 하는 반도체 집적회로.
  7. 제 6 항에 있어서,
    적어도 상기 제2 용량 병렬형 차지펌프는, 서로 병렬로 접속된 복수의 용량 병렬형 차지펌프로 구성되고, 전원전압의 레벨에 따라서 동작하는 차지펌프의 수가 결정되도록 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
  8. 제 7 항에 있어서,
    상기 제1 용량 병렬형 차지펌프와 제2 용량 병렬형 차지펌프는 각각 복수의 동작 클록신호에 의해 동작되고,
    상기 제1 승압회로는, 전원전압에 의거해서 해당 회로에서 발생되는 승압전압보다도 낮은 승압전압을 발생하는 보조 승압회로를 구비하고, 상기 복수의 동작 클록신호중 적어도 일부 신호는 상기 보조 승압회로에서 발생된 승압전압에 의거해서 진폭이 확대되는 것을 특징으로 하는 반도체 집적회로.
  9. 제 8 항에 있어서,
    상기 제1 용량 병렬형 차지펌프와 제2 용량 병렬형 차지펌프는 각각 복수의 제2 동작 클록신호에 의해 동작되고,
    상기 제2 승압회로는, 상기 제1 승압회로에서 발생된 승압전압에 의거해서 해당 회로에서 발생되는 승압전압보다도 낮은 승압전압을 발생하는 제2 보조 승압회로를 구비하고, 상기 복수의 제2 동작 클록신호중 적어도 일부 신호는 상기 제2 보조 승압회로에서 발생된 승압전압에 의거해서 진폭이 확대되는 것을 특징으로 하는 반도체 집적회로.
  10. 외부에서 공급되는 전원전압에 의거해서 승압한 전압을 발생하는 승압회로를 구비한 반도체 집적회로에 있어서,
    상기 승압회로는, 용량 병렬형의 차지펌프를 포함하는 전원전압에 의거해서 제1 단계의 승압을 행하는 제1 승압회로와, 용량 직렬형 차지펌프를 포함하는 상기제1 승압회로에서 발생된 승압전압에 의거해서 제2 단계의 승압을 행하는 제2 승압회로를 구비하고,
    상기 용량 병렬형 차지펌프내의 승압용 용량은,
    제1 도전형의 MOSFET가 형성되는 제2 도전형의 웰 영역과 동일 도전형의 웰 영역 표면에, 제2 도전형의 MOSFET와 소스, 드레인 영역과 동일 도전형의 반도체영역으로 이루어지는 콘택트 영역을 가짐과 동시에, 상기 동일 도전형의 웰 영역상에 절연막을 통해서 형성된 도전층을 가지며, 상기 동일 도전형의 웰 영역을 제1 전극, 상기 도전층을 제2 전극, 상기 절연막을 유전체로 하는 용량이고,
    상기 용량 병렬형 차지펌프내의 각 단의 승압용 용량중 초단측의 승압용 용량의 절연막은 종단측의 승압용 용량의 절연막보다도 얇은 것을 특징으로 하는 반도체 집적회로.
  11. 제 10 항에 있어서,
    플로팅 게이트 전극과 컨트롤 게이트 전극을 가지고, 상기 플로팅 게이트 전극으로의 전하의 주입 또는 인출에 따라서 문턱치가 변화하고 그 문턱치에 의해 정보를 기억하는 불휘발성 기억소자를 구비하고,
    상기 초단측의 승압용 용량의 상기 절연막은 상기 불휘발성 기억소자의 플로팅 게이트 전극하의 절연막과 동일 두께를 가지는 것을 특징으로 하는 반도체 집적회로.
  12. 플로팅 게이트 전극과 컨트롤 게이트 전극을 가지고, 상기 플로팅 게이트 전극으로의 전하의 주입 또는 인출에 따라서 문턱치가 변화하고 그 문턱치에 의해 정보를 기억하는 불휘발성 기억소자와, 외부에서 공급되는 전원전압에 의거해서 승압한 전압을 발생하는 승압회로를 구비한 불휘발성 메모리에 있어서,
    상기 승압회로는, 용량 병렬형의 차지펌프를 포함하는 전원전압에 의거해서 제1 단계의 승압을 행하는 제1 승압회로와, 용량 직렬형의 차지펌프를 포함하는 상기 제1 승압회로에서 발생된 승압전압에 의거해서 제2 단계의 승압을 행하는 제2 승압회로를 구비하고,
    상기 제2 승압회로는,
    상기 불휘발성 기억소자의 플로팅 게이트 전극으로 FN 터널현상을 이용하여 전하의 주입을 행하는 제1 승압전압과,
    FN 터널현상을 이용하여 상기 플로팅 게이트 전극에서의 전하의 인출을 행하는 제2 승압전압을 발생하는 것을 특징으로 하는 불휘발성 메모리.
  13. 제 12 항에 있어서,
    상기 제1 승압회로는, 발생된 전압이 공급되는 측의 회로가 용량성 부하인 제1 용량 병렬형 차지펌프와, 발생된 전압이 공급되는 측의 회로가 저항성 부하인 제2 용량 병렬형 차지펌프를 구비하고,
    상기 제2 승압회로는, 상기 제1 용량 병렬형 차지펌프에서 발생된 승압전압에 의거해서 제2 단계의 승압을 행하는 것을 특징으로 하는 불휘발성 메모리.
  14. 제 13 항에 있어서,
    상기 제2 승압회로는, 플로팅 게이트 전극으로의 전하의 주입에 사용되는 정(正)의 승압전압을 발생하는 제1 용량 직렬형 차지펌프와, 플로팅 게이트 전극에서의 전하의 인출에 사용되는 부(負)의 승압전압을 발생하는 제2 용량 직렬형 차지펌프를 구비한 것을 특징으로 하는 불휘발성 메모리.
  15. 제 14 항에 있어서,
    상기 제1 용량 병렬형 차지펌프는, 상기 불휘발성 기억소자로의 데이터의 기록 또는 소거시에, 제1 제어신호에 의거해서 그 승압동작이 정지되도록 구성되어 있는 것을 특징으로 하는 불휘발성 메모리.
  16. 제 15 항에 있어서,
    상기 제1 용량 직렬형 차지펌프는, 제2 제어신호에 의거해서 상기 불휘발성 기억소자로의 데이터의 소거시에, 또는 상기 제2 용량 직렬형 차지펌프는 상기 제2 제어신호에 의거해서 상기 불휘발성 기억소자로의 데이터의 기록시에, 각각 그 승압동작이 정지되도록 구성되어 있는 것을 것을 특징으로 하는 불휘발성 메모리.
KR1020010034943A 2000-07-03 2001-06-20 반도체 집적회로 및 플래쉬 메모리 KR100740953B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000-200652 2000-07-03
JP2000200652A JP2002026254A (ja) 2000-07-03 2000-07-03 半導体集積回路および不揮発性メモリ

Publications (2)

Publication Number Publication Date
KR20020004829A true KR20020004829A (ko) 2002-01-16
KR100740953B1 KR100740953B1 (ko) 2007-07-19

Family

ID=18698486

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010034943A KR100740953B1 (ko) 2000-07-03 2001-06-20 반도체 집적회로 및 플래쉬 메모리

Country Status (4)

Country Link
US (1) US6473321B2 (ko)
JP (1) JP2002026254A (ko)
KR (1) KR100740953B1 (ko)
TW (1) TW521500B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100718618B1 (ko) * 2005-03-09 2007-05-16 가부시끼가이샤 도시바 반도체 기억 장치 및 반도체 기억 장치의 구동 방법

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6967523B2 (en) * 2000-11-21 2005-11-22 Mosaid Technologies Incorporated Cascaded charge pump power supply with different gate oxide thickness transistors
US7057511B2 (en) * 2001-02-12 2006-06-06 Symbol Technologies, Inc. Method, system, and apparatus for communicating with a RFID tag population
JP3943352B2 (ja) * 2001-07-27 2007-07-11 株式会社ルネサステクノロジ 不揮発性半導体記憶装置および情報処理装置
JP2003187586A (ja) * 2001-12-14 2003-07-04 Hitachi Ltd 不揮発性半導体記憶装置および情報処理装置
JP2004028885A (ja) * 2002-06-27 2004-01-29 Fujitsu Ltd 半導体装置、半導体パッケージ及び半導体装置の試験方法
KR100495854B1 (ko) 2002-07-11 2005-06-16 주식회사 하이닉스반도체 부스팅 회로
JP4259922B2 (ja) * 2002-07-30 2009-04-30 シャープ株式会社 半導体記憶装置
DE60317457D1 (de) * 2003-01-31 2007-12-27 St Microelectronics Srl Einbettbares Flashspeichersystem für nichtflüchtige Speicherung von Kode, Daten und Bitströmen für eingebettete FPGA-Konfigurationen
US7173477B1 (en) * 2003-12-19 2007-02-06 Cypress Semiconductor Corp. Variable capacitance charge pump system and method
KR101044796B1 (ko) * 2004-01-13 2011-06-29 삼성전자주식회사 휴대용 데이터 저장 장치
CN101002275A (zh) * 2004-05-11 2007-07-18 斯班逊有限公司 非易失性半导体存储器、半导体装置及电荷泵电路
JP4571445B2 (ja) * 2004-06-16 2010-10-27 ルネサスエレクトロニクス株式会社 半導体回路装置
KR100607196B1 (ko) * 2004-07-05 2006-08-01 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 테스트 방법
JP2006066897A (ja) * 2004-07-30 2006-03-09 Semiconductor Energy Lab Co Ltd 容量素子及び半導体装置
KR100607349B1 (ko) * 2004-08-26 2006-07-28 주식회사 하이닉스반도체 반도체 장치의 고전압 스위치 회로
JP2006252708A (ja) * 2005-03-11 2006-09-21 Elpida Memory Inc 半導体記憶装置における電圧発生方法及び半導体記憶装置
US7199641B2 (en) * 2005-06-30 2007-04-03 Silicon Laboratories Inc. Selectably boosted control signal based on supply voltage
US7304530B2 (en) * 2005-06-30 2007-12-04 Silicon Laboratories Inc. Utilization of device types having different threshold voltages
US7355905B2 (en) 2005-07-01 2008-04-08 P.A. Semi, Inc. Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage
US7525853B2 (en) * 2005-08-12 2009-04-28 Spansion Llc Semiconductor device and method for boosting word line
JP4301227B2 (ja) * 2005-09-15 2009-07-22 セイコーエプソン株式会社 電気光学装置及びその製造方法、電子機器並びにコンデンサー
WO2007043095A1 (ja) * 2005-09-30 2007-04-19 Spansion Llc 記憶装置、および記憶装置の制御方法
US20070236976A1 (en) * 2006-04-07 2007-10-11 Malik Randhir S Open loop single output high efficiency AC-DC regulated power supply
JP5023576B2 (ja) * 2006-06-23 2012-09-12 凸版印刷株式会社 チャージポンプ回路
US7355468B2 (en) * 2006-06-23 2008-04-08 Infineon Technologies Flash Gmbh & Co. Kg Voltage generator circuit, method for providing an output voltage and electronic memory device
US7504876B1 (en) 2006-06-28 2009-03-17 Cypress Semiconductor Corporation Substrate bias feedback scheme to reduce chip leakage power
US20080012627A1 (en) * 2006-07-13 2008-01-17 Yosuke Kato System and method for low voltage booster circuits
EP1881588A1 (en) * 2006-07-19 2008-01-23 STMicroelectronics S.r.l. Charge pump architecture and corresponding method for managing the voltage generation
JP4265631B2 (ja) * 2006-08-10 2009-05-20 ソニー株式会社 電源回路、表示装置、および携帯端末
JP2008193766A (ja) * 2007-02-01 2008-08-21 Spansion Llc 電圧発生回路及びその制御方法
US8089822B1 (en) 2007-02-12 2012-01-03 Cypress Semiconductor Corporation On-chip power-measurement circuit using a low drop-out regulator
JP2009076188A (ja) * 2007-08-24 2009-04-09 Renesas Technology Corp 不揮発性半導体記憶装置
US8040175B2 (en) * 2007-10-24 2011-10-18 Cypress Semiconductor Corporation Supply regulated charge pump system
JP2009146499A (ja) * 2007-12-13 2009-07-02 Toshiba Corp 不揮発性メモリカード
US7839689B2 (en) * 2008-01-31 2010-11-23 Mosaid Technologies Incorporated Power supplies in flash memory devices and systems
JP5583890B2 (ja) * 2008-02-29 2014-09-03 ピーエスフォー ルクスコ エスエイアールエル 昇圧回路および半導体装置
JP5343544B2 (ja) * 2008-12-08 2013-11-13 富士通セミコンダクター株式会社 半導体メモリ、半導体装置およびシステム
US8461880B2 (en) * 2009-04-02 2013-06-11 Silicon Labs Spectra, Inc. Buffer with an output swing created using an over-supply voltage
JP2011035209A (ja) * 2009-08-03 2011-02-17 Renesas Electronics Corp 半導体装置
JP2011118967A (ja) * 2009-12-01 2011-06-16 Toshiba Corp 半導体記憶装置および昇圧回路
JP5627264B2 (ja) * 2010-03-27 2014-11-19 三洋電機株式会社 車両用の電源装置及びこの電源装置を搭載する車両
JP2012150857A (ja) * 2011-01-17 2012-08-09 Toshiba Corp 電源回路
JP5890207B2 (ja) 2012-03-13 2016-03-22 ルネサスエレクトロニクス株式会社 半導体装置
JP6161267B2 (ja) * 2012-11-28 2017-07-12 ルネサスエレクトロニクス株式会社 コンデンサ、およびチャージポンプ回路
KR20150116174A (ko) * 2014-04-07 2015-10-15 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
US9449655B1 (en) * 2015-08-31 2016-09-20 Cypress Semiconductor Corporation Low standby power with fast turn on for non-volatile memory devices
US10636456B2 (en) 2016-01-12 2020-04-28 Sony Corporation Semiconductor storage device and method of controlling the semiconductor storage device to minimize failures in data writing
US10013042B1 (en) * 2017-07-20 2018-07-03 Nxp Usa, Inc. Devices and methods for power sequence detection
US10790007B1 (en) 2019-11-22 2020-09-29 Winbond Electronics Corp. Memory device and method for assiting read operation
CN116505759A (zh) * 2023-03-16 2023-07-28 长沙泰科阳微电子有限公司 一种可调节电压的电荷泵电路及设备
CN118868601A (zh) * 2023-04-28 2024-10-29 华为技术有限公司 电荷泵电路、电源管理电路、终端

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2780365B2 (ja) 1989-08-14 1998-07-30 日本電気株式会社 基板電位発生回路
JPH0528785A (ja) 1991-07-25 1993-02-05 Fujitsu Ltd 昇圧回路
JP3170038B2 (ja) * 1992-05-19 2001-05-28 株式会社東芝 不揮発性半導体記憶装置
US5280420A (en) 1992-10-02 1994-01-18 National Semiconductor Corporation Charge pump which operates on a low voltage power supply
JP3162564B2 (ja) * 1993-08-17 2001-05-08 株式会社東芝 昇圧回路及び昇圧回路を備えた不揮発性半導体記憶装置
US5363335A (en) * 1993-09-28 1994-11-08 Intel Corporation Nonvolatile memory with automatic power supply configuration
KR0154157B1 (ko) * 1994-04-29 1998-12-15 김주용 반도체 소자의 부스트랩 회로
US5491623A (en) * 1994-09-23 1996-02-13 Fluke Corporation Voltage multiplier using switched capacitance technique
EP0772282B1 (en) * 1995-10-31 2000-03-15 STMicroelectronics S.r.l. Negative charge pump circuit for electrically erasable semiconductor memory devices
KR970051096A (ko) * 1995-12-29 1997-07-29 김주용 다단계 챠지펌프 회로
JPH114575A (ja) * 1997-06-11 1999-01-06 Nec Corp 昇圧回路
KR19990050472A (ko) * 1997-12-17 1999-07-05 구본준 승압전압 발생회로
KR100314651B1 (ko) * 1998-04-21 2002-08-27 주식회사 하이닉스반도체 반도체메모리장치의전압발생회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100718618B1 (ko) * 2005-03-09 2007-05-16 가부시끼가이샤 도시바 반도체 기억 장치 및 반도체 기억 장치의 구동 방법

Also Published As

Publication number Publication date
JP2002026254A (ja) 2002-01-25
TW521500B (en) 2003-02-21
KR100740953B1 (ko) 2007-07-19
US20020001207A1 (en) 2002-01-03
US6473321B2 (en) 2002-10-29

Similar Documents

Publication Publication Date Title
KR100740953B1 (ko) 반도체 집적회로 및 플래쉬 메모리
JP5280679B2 (ja) メモリのラッチプログラミングおよびその方法
US6614699B2 (en) Booster circuit for raising voltage by sequentially transferring charges from input terminals of booster units to output terminals thereof in response to clock signals having different phases
US20050007821A1 (en) Non-volatile semiconductor memory device and data programming method
US6333662B1 (en) Latch type level shift circuit
US6344999B1 (en) Non-volatile semiconductor memory device and data programming method
US6909639B2 (en) Nonvolatile memory having bit line discharge, and method of operation thereof
US8836411B2 (en) Charge pump systems and methods
US20020024377A1 (en) Charge pump circuit allowing efficient electric charge transfer
JP3595691B2 (ja) 不揮発性半導体記憶装置
JP2008269727A (ja) 昇圧回路、半導体記憶装置およびその駆動方法
KR100338548B1 (ko) 반도체 메모리 장치의 부스팅 회로
Micheloni et al. The flash memory read path: building blocks and critical aspects
US6515911B2 (en) Circuit structure for providing a hierarchical decoding in semiconductor memory devices
US6134149A (en) Method and apparatus for reducing high current during chip erase in flash memories
JP3609268B2 (ja) 昇圧電圧発生回路及びこれを用いた不揮発性半導体記憶装置
US6738292B2 (en) Nonvolatile semiconductor storage device
US20090052259A1 (en) Non-volatile semiconductor memory device
JP3805830B2 (ja) 不揮発性メモリ
JP2001085633A (ja) 容量構造を有する半導体装置、およびこの容量構造を用いたチャージポンプ回路、ならびにチャージポンプ回路を用いた半導体装置
JP5183677B2 (ja) 半導体記憶装置
JP3011570B2 (ja) 半導体メモリ
KR100518096B1 (ko) 비휘발성메모리를위한제어게이트구동기회로및이를사용하는메모리
US6829168B2 (en) Power supply circuit structure for a row decoder of a multilevel non-volatile memory device
JPH04192196A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120621

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130621

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee