JP4265631B2 - 電源回路、表示装置、および携帯端末 - Google Patents
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Description
この駆動回路一体型表示装置は、有効表示部の周辺部(額縁)に水平駆動系や垂直駆動系が配置され、これら駆動系が低温ポリシリコンTFTを用いて画素エリア部と共に同一基板上に一体的に形成される。
具体的には、水平転送クロックHCK(図示せず)に同期して各転送段から順次シフトパルス(サンプリングパルス)を出力するシフトレジスタ(HSR)群3HSRU,3HSRDと、シフトレジスタ31U,31Dから与えられるサンプリングパルスによりデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路群3SMPLU,3SMPLDと、サンプリングラッチ回路32U,32Dの各ラッチデータを線順次化する線順次化ラッチ回路群3LTCU、3LTCDと、線順次化ラッチ回路33U,33Dで線順次化されたデジタル画像データをアナログ画像信号に変換するデジタル/アナログ変換回路(DAC)群3DACU,3DACDと、を有する。
なお、通常、DAC34U,34Dの入力段には、レベルシフト回路が配置され、レベルアップさせたデータがDAC34に入力される。
これに対して、低消費電力にて所望のシステムを実現するためには液晶表示装置に入力される同期信号・画像データは高周波数・低電圧になる傾向にある。
したがって、同期信号、画像データが高周波数・低電圧になると、低温ポリシリコンTFTプロセスによって形成されるパネル内部では、外部から入力される高周波数・低電圧信号のレベルシフトおよび分周が困難になる。
そして、この第2の信号に基づく昇圧電圧出力をレベルシフタに入力させて第1の信号のレベル変換を行わせる。
次いで、第2の信号による昇圧動作を停止させて、レベルシフトされた第1の信号を分周回路で分周させて昇圧回路に入力させ安定した昇圧電圧出力を得る。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。
また、ガラス基板11の第2の水平駆動回路13Dの配置位置の近傍の縁部にはデータ等の入力パッド20が形成されている。
絶縁基板に形成される回路群は、低温ポリシリコンTFTプロセスにより形成されている。すなわち、この駆動回路一体型表示装置10は、有効表示部の周辺部(額縁)に水平駆動系や垂直駆動系が配され、これら駆動系がポリシリコンTFTを用いて画素エリア部と共に同一基板上に一体的に形成される。
2つの水平駆動回路13U、13Dにおいては、3つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間(H)中に共用のデジタルアナログ変換回路で3回アナログデータへの変換処理を行い、3つのアナログデータを水平期間内で時分割的に選択してデータライン(信号線)に出力することによりRGBセレクタ方式を採用している。
本実施形態においては、3つのデジタル画像データR,G,Bのうち、デジタルRデータを第1デジタルデータ、デジタルBデータを第2デジタルデータ、デジタルGデータを第3デジタルデータとして説明する。
そして、有効表示部12は、水平駆動回路13U,13D、並びに垂直駆動回路14に駆動されるデータラインおよび垂直走査ラインがマトリクス状に配線されている。
ここでは、図面の簡略化のために、3行(n−1行〜n+1行)4列(m−2列〜m+1列)の画素配列の場合を例に採って示している。
図4において、表示部12には、垂直走査ライン…,121n−1,121n,121n+1,…と、データライン…,122m−2,122m−1,122m,122m+1,…とがマトリクス状に配線され、それらの交点部分に単位画素123が配置されている。
液晶セルLCは、画素電極が薄膜トランジスタTFTのドレイン電極に接続され、対向電極が共通ライン124に接続されている。保持容量Csは、薄膜トランジスタTFTのドレイン電極と共通ライン124との間に接続されている。
共通ライン124には、ガラス基板11に駆動回路等と一体的に形成されるVCOM回路21により所定の交流電圧がコモン電圧Vcomとして与えられる。
垂直駆動回路14は、たとえばシフトレジスタを含んで構成され、垂直転送クロックVCK(図示せず)に同期して順次垂直選択パルスを発生して垂直走査ライン…,121n−1,121n,121n+1,…に与えることによって垂直走査を行う。
第1の水平駆動回路13Uは、このRGBセレクタ方式の採用に伴い、第1および第2サンプリングラッチ回路にラッチされたRデータとBデータを時分割的に第1ラッチ回路、さらには第2ラッチ回路に転送し、このRデータとBデータのラッチ回路への時分割的な転送処理の間に第3サンプリングラッチ回路にラッチされたGデータを第3ラッチ回路に転送し、第2ラッチ回路および第3ラッチ回路にラッチされるR,B,Gデータを1水平期間内で選択的出力してアナログデータに変換し、3つのアナログデータを水平期間内で時分割的に選択して対応するデータラインに出力する。
すなわち、本実施形態の水平駆動回路13Uにおいては、RGBセレクタシステムを実現するために、2つのデジタルR,Bデータ用の第1ラッチ系列と、1つのデジタルGデータ用の第2ラッチ系列とを並列的に配置し、セレクタ以降のデジタルアナログ変換回路(DAC)、アナログバッファ、ラインセレクタを共有するように構成することにより、狭額縁化、低消費電力化を図っている。
第2の水平駆動回路13Dは、基本的には第1の水平駆動回路13Uと同様の構成を有する。
なお、この水平駆動回路は、3つのデジタルデータに対応した基本的な構成を示しており、実際には、同様の構成が並列的に複数配列される。
このような構成を有するサンプリングラッチ回路群13SMPLにおいて、第1サンプリングラッチ回路131、第2サンプリングラッチ回路132、第1ラッチ回路134、および第2ラッチ回路135により第1ラッチ系列137が形成され、第3ランプリングラッチ回路133および第3ラッチ回路136により第2ラッチ系列138が形成されている。
そして、サンプリングラッチ回路群13SMPLの出力段である第2および第4ラッチ回路135,136のレベルシフト機能により、たとえば−2.3V〜4.8V系にレベルアップされる。
デジタルアナログ変換回路13DACは、一水平期間中に3回デジタル・アナログ変換を行う。すなわち、デジタルアナログ変換回路13DACは、一水平期間中に3つのデジタルR,B,Gデータをアナログデータに変換する。
アナログバッファ13ABUFは、デジタルアナログ変換回路13DACでアナログ信号に変換されたR,B,Gデータをバッファリングしてラインセレクタ13LESLに出力する。
ラインセレクタ13LSELは、一水平期間において3つのアナログR,B,Gデータを選択して、対応するデータラインDTL−R、DTL−B、DTL−Gに出力する。
水平方向1ラインすべてのデータを第1、第2、および第3サンプリングラッチ回路131〜133に格納することが完了すると、水平方向ブランキング期間に第2サンプリングラッチ回路132内のデータを第1ラッチ回路134に転送し、すぐに第2ラッチ回路135に転送し格納する。
次に、第1サンプリングラッチ回路131内のデータを第2サンプリングラッチ132に転送し、すぐに第1ラッチ回路134に転送し格納する。また同期間に第3サンプリングラッチ回路133内のデータを第3ラッチ回路136に転送する。
そして次の水平方向1ラインのデータを、第1、第2、および第3サンプリングラッチ回路131,132,133に格納していく。
次の水平方向1ラインのデータを格納している間に、第2ラッチ回路135および第3ラッチ回路136に格納されているデータを、ラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力する。
その後、第1ラッチ回路134に格納されているデータを第2ラッチ回路135に転送し格納する。そのデータをラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力する。
このサンプリングラッチ方式により、3つのデジタルデータをデジタルアナログ変換回路13DACに出力するため、高精細化・狭額縁化を実現することが可能となる。
また、第3デジタルデータは、水平方向1ラインのデータを格納している間転送作業を伴わないこと、RGBセレクタ駆動の場合はB(Blue)→G(Green)→R(Red)の順で書き込むことが、液晶のVT特性などから良いことから、人間の眼に最も影響を与えやすい色のデータ、つまりGデータにすることにより、画質ばらつきに強くなる。
また、電源回路16は、内部パネル電圧として負電圧であるVSS2(たとえば−1.9V)、VSS3(たとえば−3.8V)を生成してパネル内部の所定回路(インタフェース回路等)に供給する。
インタフェース回路17は、電源回路16がマスタクロックを用いずに内蔵の発振回路のクロックを補正した補正クロックに基づいて昇圧を行う構成の場合には、マスタクロックMCKの電源回路16への供給は行わないように構成可能である。あるいはインタフェース回路17から電源回路16へマスタクロックMCKの供給ラインをそのままで、電源回路16側でマスタクロックMCKを昇圧に使用しないように構成することも可能である。
信号V1はVDDIからVDDへレベル変換が不能な高周波数パルスであり、信号V2はVDDIからVDDへレベル変換が可能な低周波数パルスである。
スイッチ162の固定接点aが信号V2の入力ラインに接続され、作動接点bが分周回路164の入力に接続されている。
スイッチ163の固定接点aがレベルシフタ161の出力に接続され、作動接点bが分周回路164の入力に接続されている。
スイッチ162とスイッチ163は、クロック選択信号SELMCKにより相補的にオン、オフされる。たとえばクロック選択信号SELMCKがローレベルの場合にはスイッチ162がオンし、スイッチ163がオフする。一方、クロック選択信号SELMCKがハイレベルの場合にはスイッチ162がオフし、スイッチ163がオンする。
分周回路164の出力が昇圧回路165に接続され、昇圧回路165から昇圧されたDC電圧VDD2が出力され、この電圧VDD2はレベルシフタ161にも供給される。
しかし、信号V2による昇圧では、昇圧の周波数が低いためにこのまま回路群を起動するとDC−DCコンバータ160の電流供給能力が不足し、所望の電圧出力を維持できない。
そこで、軽負荷(もしくは無負荷)で起動したDC−DCコンバータ160の安定出力VDD2を用いることで信号V1をVDDIからVDDへレベル変換できる。このとき、クロック選択信号SELMCKによりスイッチ162をオフさせ、スイッチ163をオンさせて、信号V1を分周回路164に入力させる。これにより、分周回路164を駆動できる高周波数の昇圧パルスが得られる。
このように、クロック選択信号SELMCKを用いて昇圧パルスをV2に切り替えて昇圧し、出力安定後に接続された回路群を起動することで所望の電流供給能力と電圧出力が得られる。
図9(A)〜(F)は図8のDC−DCコンバータのタイミングチャートである。
マスタクロックMCKは基板上でVDDIからVDDへレベル変換が不可能な高周波パルスであり、図7の信号V1に相当する。水平同期信号HSYNCは基板上でVDDIからVDDへレベル変換可能な低周波パルスであり、図7の信号V2に相当する。
図8のDC−DCコンバータ160Aは、信号V2としての水平同期信号HSYNCを2分周するトグル型フリップフロップ(TFF)166を有し、2分周したクロックCK1をスイッチ162を介して昇圧回路165に入力するように構成されている。また、マスタクロックMCKがレベルシフタ161によりレベルシフトされたクロックCK2がスイッチ163を介して分周回路164に入力されるように構成されている。
そして、水平同期信号HSYNCは分周回路164にも供給され、クロック選択信号SELMCKがレベルシフタ161にも供給されている。
またクロック選択信号SELMCKがローレベルの場合にはスイッチ162がオンし、スイッチ163がオフし、レベルシフタ161がリセットされる。
一方、クロック選択信号SELMCKがハイレベルの場合にはスイッチ162がオフし、スイッチ163がオンし、レベルシフタ161が動作状態となる。
電源回路16のDC−DCコンバータ160Aにおいては、DC−DCコンバータに接続された回路群が停止、かつ、クロック選択信号SELMCKがローレベルのとき、クロックCK1が昇圧回路165に供給される。昇圧回路165はクロックCK1を昇圧パルスとして昇圧を行い、安定した電圧出力VDD2を得る。
DC−DCコンバータ160Aの安定出力VDD2を用いてクロックCK2をVDDIからVDDへレベル変換することで分周回路を駆動できる高周波数の昇圧パルスが得られる。
このとき、クロック選択信号SELMCKがハイレベルに設定されて、クロックCK2がスイッチ163、分周回路164を通して昇圧回路165に供給される、昇圧回路165はクロックCK2を昇圧パルスとして昇圧し、接続された回路群を起動することで所望の電流供給能力と電圧出力VDD2が得られる。
第1および第2の水平駆動回路13U,13Dでは、データ処理回路15より入力されたデジタルGデータが第3サンプリングラッチ回路133で1Hかけて順次サンプリングし保持される。その後、水平のブランキング期間に第3ラッチ回路136に転送される。
これと並行して、RデータとBデータが別々に1Hかけてサンプリングされて第1および第2サンプリングラッチ回路131,132に保持され、次の水平ブランキング期間にそれぞれの第1ラッチ回路134に転送される。
水平方向1ラインすべてのデータが第1、第2、および第3サンプリングラッチ回路131〜133に格納が完了すると、水平方向ブランキング期間に第2サンプリングラッチ回路132内のデータが第1ラッチ回路134に転送され、すぐに第2ラッチ回路135に転送され格納される。
次に、第1サンプリングラッチ回路131内のデータが第2サンプリングラッチ132に転送され、すぐに第1ラッチ回路134に転送されて格納される。また同期間に第3サンプリングラッチ回路133内のデータが第3ラッチ回路136に転送される。
そして次の水平方向1ラインのデータが、第1、第2、および第3サンプリングラッチ回路131,132,133に格納されていく。
次の水平方向1ラインのデータを格納している間に、第2ラッチ回路135および第3ラッチ回路136に格納されているデータが、ラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力される。
その後、第1ラッチ回路134に格納されているデータが第2ラッチ回路135に転送されて格納される。そのデータがラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力される。
次の1H期間にデジタルアナログ変換回路13DACでアナログデータに変換されたR,B,Gデータがアナログバッファ13ABUFに保持され、1H期間が3分割された形態で各アナログR,B,Gデータが対応するデータラインに選択的に出力される。
なお、G、R、Bの処理の順番は切り替わっても実現可能である。
そこで、本実施形態においては、軽負荷(もしくは無負荷)で起動したDC−DCコンバータ160の安定出力VDD2を用いることで信号V1をVDDIからVDDへレベル変換できる。このとき、クロック選択信号SELMCKによりスイッチ162をオフさせ、スイッチ163をオンさせて、信号V1を分周回路164に入力させる。これにより、分周回路164を駆動できる高周波数の昇圧パルスが得られる。
このように、本実施形態においては、クロック選択信号SELMCKを用いて昇圧パルスをV2に切り替えて昇圧し、出力安定後に接続された回路群を起動することで所望の電流供給能力と電圧出力が得られる。
したがって、インタフェースの電圧および周波数に依存せずDC−DCコンバータを起動できるので、低電圧・高周波数インタフェースおよびそれを用いた回路一体型液晶表示装置の実現が可能である。
また、簡素な構成で低電圧・高周波数インタフェースが実現できる。
この構成にすることにより、既存システムよりも同ドットピッチの幅で必要となるDA変換回路・アナログバッファ回路の数が減り、狭額縁化を実現することが可能となる。
また、第1および第2デジタルデータ用と第3デジタルデータ用のサンプリングラッチ回路からデータ処理回路を構成することにより、高精細化を実現することが可能となる。
すなわち、本システムにより、絶縁基板上に高精細化と狭額縁化された3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
また、水平駆動回路の回路数を削減可能なため、低消費電力な3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
さらに、1水平期間中に3分割して信号線に出力するため、高速動作となるが、画質ばらつきに強い3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
図12(A)〜(F)は図11のDC−DCコンバータのタイミングチャートである。
発振器21はリングオシレータ22Bを使用している。
リングオシレータ22Bは、図13に示すように、奇数個のインバータINVをリング状に接続して形成される。
低温ポリシリコンプロセスによって形成されるトランジスタからなる発振器は、トランジスタ条件や温度、湿度などの様々な条件に応じてトランジスタ特性がばらつき、結果、発振周波数を大きくばらつく。
すなわち、リングオシレータ22Bは、周波数ばらつきを有する矩形波信号を出力する発振回路として形成されている。
分周補正システム167は、水平同期信号HSYNCの1周期内で入力パルスをカウントし最適な出力周波数を選ぶ。これにより、ばらつきを有するリングオシレータ(発振器)22Bの出力周波数はある一定周波数範囲に抑制される。
マスタクロックMCKは基板上でVDDIからVDDへレベル変換が不可能な周波数Fckのパルスであり、クロックCK1BはVDD振幅のマスタクロックMCKとは非同期な周波数Fck/2のパルスである。
一方、クロック選択信号SELMCKがハイレベルのときスイッチ162がオフし、スイッチ163がオンし、リングオシレータ22Bがリセットされ、レベルシフタ161が動作状態となる。
電源回路16のDC−DCコンバータ160Aにおいては、DC−DCコンバータに接続された回路群が停止、かつ、クロック選択信号SELMCKがローレベルのとき、クロックCK1が昇圧回路165に供給される。昇圧回路165はクロックCK1を昇圧パルスとして昇圧を行い、安定した電圧出力VDD2を得る。
DC−DCコンバータ160Aの安定出力VDD2を用いてクロックCK2をVDDIからVDDへレベル変換することで分周回路を駆動できる高周波数の昇圧パルスが得られる。
このとき、クロック選択信号SELMCKがハイレベルに設定されて、クロックCK2がスイッチ163、分周補正システム67を通して昇圧回路165に供給される、昇圧回路165はクロックCK2を昇圧パルスとして昇圧し、接続された回路群を起動することで所望の電流供給能力と電圧出力VDD2が得られる。
このような構成の携帯電話機において、表示部230にはたとえば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。
Claims (9)
- 電源電圧により駆動され、少なくともレベルシフト処理を受けた第1の信号を分周する分周回路と、
電源電圧により駆動され、上記分周回路の出力信号または上記第1の信号より周波数の低い第2の信号を昇圧パルスとして昇圧処理を行う昇圧回路と、
上記昇圧回路の出力電圧により第1の信号をレベルシフト可能なレベルシフタと、
上記レベルシフタの出力信号の上記分周回路への入力、並びに、上記第2の信号の上記分周回路または昇圧回路への入力を相補的に行う切り替え部と、を有し、
上記第1の信号は第1の振幅を有し、上記第2の信号は当該第1の振幅を含む第1の振幅以上で上記電源電圧レベル以下のレベルの第2の振幅を有し、
上記第1の信号は、上記第2の信号による昇圧で、軽負荷または無負荷状態を除く負荷のある状態での上記昇圧回路の出力では、第1の振幅レベルから電源電圧レベルへレベル変換が不能な高周波パルスであり、
上記第2の信号は第1の振幅レベルから電源電圧レベルへレベル変換可能な低周波パルスであり、
上記切り替え部は、
上記昇圧回路の昇圧電圧出力対象の回路を起動する前に、軽負荷または無負荷状態で上記第2の信号を上記昇圧回路に入力させて昇圧動作を行わせ、当該昇圧電圧出力を上記レベルシフタに入力させて上記第1の信号のレベル変換を行わせ、第2の信号による昇圧動作を停止させて上記レベルシフトされた上記第1の信号を分周回路を通して上記昇圧回路に入力させて最終昇圧電圧を昇圧電圧出力対象の回路に出力させる
電源回路。 - 上記第2の信号は上記切り替え部を介して上記分周回路に入力される
請求項1記載の電源回路。 - 上記第2の信号は、分周されて上記切り替え部に供給され、上記切り替え部は当該分周されている第2の信号を上記昇圧回路に入力させる
請求項1記載の電源回路。 - 上記第1の信号は外部から供給されるマスタクロックであり、
上記第2の信号は映像信号の水平同期信号である
請求項1記載の電源回路。 - 絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含み、周波数ばらつきを有するパルス信号を生成する発振器を有し、
上記第2の信号は上記発振器の発振出力であり、上記切り替え部により上記分周回路に供給され、
上記分周回路は、周波数ばらつきを補正する機能を有する
請求項1記載の電源回路。 - 画素がマトリクス状に配置された表示部と、
上記表示部を駆動する駆動回路と、
内部駆動電圧を生成する電源回路と、を少なくとも含み、
上記電源回路は、
電源電圧により駆動され、少なくともレベルシフト処理を受けた第1の信号を分周する分周回路と、
電源電圧により駆動され、上記分周回路の出力信号または上記第1の信号より周波数の低い第2の信号を昇圧パルスとして昇圧処理を行う昇圧回路と、
上記昇圧回路の出力電圧により第1の信号をレベルシフト可能なレベルシフタと、
上記レベルシフタの出力信号の上記分周回路への入力、並びに、上記第2の信号の上記分周回路または昇圧回路への入力を相補的に行う切り替え部と、を有し、
上記第1の信号は第1の振幅を有し、上記第2の信号は当該第1の振幅を含む第1の振幅以上で上記電源電圧レベル以下のレベルの第2の振幅を有し、
上記第1の信号は、上記第2の信号による昇圧で、軽負荷または無負荷状態を除く負荷のある状態での上記昇圧回路の出力では、第1の振幅レベルから電源電圧レベルへレベル変換が不能な高周波パルスであり、
上記第2の信号は第1の振幅レベルから電源電圧レベルへレベル変換可能な低周波パルスであり、
上記切り替え部は、
上記昇圧回路の昇圧電圧出力対象の回路を起動する前に、軽負荷または無負荷状態で上記第2の信号を上記昇圧回路に入力させて昇圧動作を行わせ、当該昇圧電圧出力を上記レベルシフタに入力させて上記第1の信号のレベル変換を行わせ、第2の信号による昇圧動作を停止させて上記レベルシフトされた上記第1の信号を分周回路を通して上記昇圧回路に入力させて最終昇圧電圧を昇圧電圧出力対象の回路に出力させる
表示装置。 - 上記第1の信号は外部から供給されるマスタクロックであり、
上記第2の信号は映像信号の水平同期信号である
請求項6記載の表示装置。 - 絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含み、周波数ばらつきを有するパルス信号を生成する発振器を有し、
上記第2の信号は上記発振器の発振出力であり、上記切り替え部により上記分周回路に供給され、
上記分周回路は、周波数ばらつきを補正する機能を有する
請求項6記載の表示装置。 - 表示装置を備えた携帯端末であって、
上記表示装置は、
画素がマトリクス状に配置された表示部と、
上記表示部を駆動する駆動回路と、
内部駆動電圧を生成する電源回路と、を少なくとも含み、
上記電源回路は、
電源電圧により駆動され、少なくともレベルシフト処理を受けた第1の信号を分周する分周回路と、
電源電圧により駆動され、上記分周回路の出力信号または上記第1の信号より周波数の低い第2の信号を昇圧パルスとして昇圧処理を行う昇圧回路と、
上記昇圧回路の出力電圧により第1の信号をレベルシフト可能なレベルシフタと、
上記レベルシフタの出力信号の上記分周回路への入力、並びに、上記第2の信号の上記分周回路または昇圧回路への入力を相補的に行う切り替え部と、を有し、
上記第1の信号は第1の振幅を有し、上記第2の信号は当該第1の振幅を含む第1の振幅以上で上記電源電圧レベル以下のレベルの第2の振幅を有し、
上記第1の信号は、上記第2の信号による昇圧で、軽負荷または無負荷状態を除く負荷のある状態での上記昇圧回路の出力では、第1の振幅レベルから電源電圧レベルへレベル変換が不能な高周波パルスであり、
上記第2の信号は第1の振幅レベルから電源電圧レベルへレベル変換可能な低周波パルスであり、
上記切り替え部は、
上記昇圧回路の昇圧電圧出力対象の回路を起動する前に、軽負荷または無負荷状態で上記第2の信号を上記昇圧回路に入力させて昇圧動作を行わせ、当該昇圧電圧出力を上記レベルシフタに入力させて上記第1の信号のレベル変換を行わせ、第2の信号による昇圧動作を停止させて上記レベルシフトされた上記第1の信号を分周回路を通して上記昇圧回路に入力させて最終昇圧電圧を昇圧電圧出力対象の回路に出力させる
携帯端末。
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