JP2000050620A

JP2000050620A - 昇圧回路

Info

Publication number: JP2000050620A
Application number: JP10215671A
Authority: JP
Inventors: Yukihisa Ogata; 幸久小形
Original assignee: NEC Yamagata Ltd
Current assignee: NEC Yamagata Ltd
Priority date: 1998-07-30
Filing date: 1998-07-30
Publication date: 2000-02-18

Abstract

(57)【要約】【課題】昇圧回路の電源投入時に回路の動作を安定さ
せ、昇圧回路の停止状態をプログラムにより変化させる
ことができる昇圧回路を提供する。【解決手段】昇圧回路の停止状態において、昇圧出力
を強制的に電源レベルに固定することにより、昇圧出力
およびこの昇圧出力を使用している回路の動作を安定さ
せることができる。また、機能ブロックの動作状況に応
じて昇圧回路の動作周波数を変化させ、機能ブロックが
動作を停止させているとき昇圧回路も動作停止すること
ができ、また昇圧回路の停止状態をプログラムにより変
化させることができる。

Description

【発明の詳細な説明】

【発明の属する技術分野】本願発明は、昇圧回路に関す
る。

【従来の技術】従来の昇圧回路について図面を参照して
説明する。図９は従来の昇圧回路のブロック図であり、
図１０は、図９で使用される昇圧回路の詳細な回路図で
あり、図１１は、図１０の昇圧回路の動作を示すタイミ
ングチャートである。図９を参照すると、この昇圧回路
はクロック９０１と制御信号９０４を受けるＮＡＮＤ回
路９１０と、この信号を反転し、信号９０７を出力する
インバータ９０９と、制御信号９０２を受け動作／停止
をする機能ブロック９０５と、制御信号９０３および機
能ブロック９０５，９０６の動作状態で、その動作／停
止をする昇圧回路部９０８とを備える。また、機能ブロ
ック９０５，９０６は昇圧回路部９０８の出力を電源と
して動作し、入力信号９０７は昇圧回路９０８に供給さ
れる信号で、制御信号９０４によりクロック９０１が供
給されるか否かが決定される。図１０に記載の昇圧回路
部９０８は、入力信号９０７で動作し、入力信号９０７
の反転信号のレベルを変換するレベル変換回路１００１
とソースを昇圧出力１００８に接続し、ドレインをコン
デンサ１００６の上部電極ＬＶ２に接続し、ゲートをレ
ベル変換回路１００１に接続したＰチャネル型トランジ
スタ（以下、Ｐｃｈトランジスタと略記する）１００２
と、ソースを電源ＶＤＤに接続し、ドレインをコンデン
サ１００６の上部電極ＬＶ２に接続し、ゲートをレベル
変換回路１００１の反転信号に接続したＰｃｈトランジ
スタ１００３と、ソースを電源ＶＤＤに接続し、ドレイ
ンをコンデンサ１００６の下部電極ＬＶ１に接続し、ゲ
ートを入力信号９０７の反転信号に接続したＰｃｈトラ
ンジスタ１００４と、ソースをＧＮＤに接続し、ドレイ
ンをコンデンサ１００６の下部電極ＬＶ１に接続し、ゲ
ートを入力信号９０７の反転信号に接続したＮｃｈトラ
ンジスタ（以下、Ｎｃｈトランジスタと略記する）１０
０５と、上部電極を昇圧出力１００８に接続し、下部電
極をＧＮＤに接続した昇圧用コンデンサ１００７から構
成される。また、レベル変換回路１００１は、図３に示
す公知の回路で構成される。図３を参照すると、このレ
ベル変換回路は、レベル変換回路外部から入力される入
力信号３０１と、ソースがＧＮＤに接続され、入力信号
３０１により制御されるＮｃｈトランジスタ３０２と、
ソースがＧＮＤに接続され、入力信号３０１の反転信号
により制御されるＮｃｈトランジスタ３０３と、ソース
が昇圧出力３０６に接続され、ドレインがＮｃｈトラン
ジスタ３０２のドレインに接続され、ゲートがＮｃｈト
ランジスタ３０３のドレインに接続されたＰｃｈトラン
ジスタ３０４と、ソースが昇圧出力３０５に接続されド
レインがＮｃｈトランジスタ３０３のドレインおよびＰ
ｃｈトランジスタ３０４のゲートに接続され、ゲートが
Ｐｃｈトランジスタ３０４およびＮｃｈトランジスタ３
０２のドレインに接続されたＰｃｈトランジスタ３０５
とで構成される。そして、出力信号３０７はＮｃｈトラ
ンジスタ３０３のドレインおよびＰｃｈトランジスタ３
０５のドレインから出力される。次に、この従来の昇圧
回路の動作についてタイミングチャートを参照して説明
する。まず、電源投入後当初のタイミングｔ１では、制
御信号９０４がロウレベル（以下、”Ｌ”と略記する）
のためクロック９０１の状態によらず入力信号９０７
は”Ｌ”で停止する。従って、Ｐｃｈトランジスタ１０
０２，１００４がＯＦＦの状態で、Ｐｃｈトランジスタ
１００３およびＮｃｈトランジスタ１００５がＯＮの状
態で停止している。従って、コンデンサ１００６の上部
電極ＬＶ２は電源ＶＤＤに、下部電極ＬＶ１はＧＮＤに
接続される。また、昇圧出力１００８は、電源投入時に
はコンデンサ１００７が充電されていないためＧＮＤレ
ベルとなる。その結果、このときＰｃｈトランジスタ１
００２、１００３のゲート電圧は入力信号９０７の状態
に関わらずＧＮＤレベルとなるためＰｃｈトランジスタ
１００２がＯＦＦしきれず、電源ＶＤＤからＰｃｈトラ
ンジスタ１００２，１００３を介して電荷が流れ込み、
昇圧電圧１００８は上昇をはじめ、Ｐｃｈトランジスタ
１００２をＯＦＦするゲート電圧レベルに収束してい
く。続いて、タイミングｔ２、タイミングｔ３では制御
信号９０４がハイレベル（以下”Ｈ”と略記する）にな
るため、入力信号９０７にはクロック９０１が入力され
る。タイミングｔ２では、入力信号９０７が”Ｈ”にな
るためＰｃｈトランジスタ１００２、１００４がＯＮ
し、Ｐｃｈトランジスタ１００３、Ｎｃｈトランジスタ
１００５が０ＦＦする。すなわち、コンデンサ１００６
の下部電極ＬＶ１は電源ＶＤＤに接続され、上部電極Ｌ
Ｖ２は昇圧出力１００８に接続される。このときコンデ
ンサ１００６は、電源ＶＤＤレベルで充電されているた
め、上部電極ＬＶ２は２倍のＶＤＤの電圧が出現し、昇
圧出力１００８に接続されたコンデンサ１００７に対し
て放電が行われ上部電極ＬＶ２の電位は昇圧出力１００
８の電位と等しくなるように低下していく。タイミング
ｔ３では、入力信号９０７が”Ｌ”レベルになるためタ
イミングｔ１のときと同様、Ｐｃｈトランジスタ１００
２，１００４がＯＦＦし、Ｐｃｈトランジスタ１００３
およびＮｃｈトランジスタ１００５がＯＮとなる。この
ときコンデンサ１００６の下部電極ＬＶ１はＧＮＤに、
上部電極ＬＶ２は電源ＶＤＤに接続される。昇圧出力１
００８は、Ｐｃｈトランジスタ１００２がＯＦＦしてい
るためコンデンサ１００７に蓄えられた電荷により電位
が維持される。従って、機能ブロック９０５、９０６で
の電荷の消費、リーク等により電位は低下していく。以
上のように、入力信号９０７にクロック９０１が現れて
いる間は、入力信号９０７が”Ｈ”の期間はコンデンサ
１００６から昇圧出力１００８電荷の供給が行われ、”
Ｌ”の期間はコンデンサ１００７でその電位を保持す
る。従って、コンデンサ１００６からの電荷の供給量が
入力信号９０７の”Ｌ”期間の機能ブロック９０５，９
０６等での消費電流を上回ると、昇圧出力１００８の電
位は上昇し、２倍のＶＤＤに収束していく。次に、制御
信号９０２が停止すると入力信号９０７は再び”Ｌ”で
停止する。このときタイミングｔ１と同様、Ｐｃｈトラ
ンジスタ１００２，１００４がＯＦＦして、Ｐｃｈトラ
ンジスタ１００３およびＮｃｈトランジスタ１００５が
ＯＮの状態で停止する。コンデンサ１００７が２倍のＶ
ＤＤまで充電されているため、この状態が保持され、機
能ブロック９０５、９０６およびリークによる放電でＰ
ｃｈトランジスタ１００２がＯＮし始める電圧に向かっ
て低下していく。

【発明が解決しようとする課題】しかしながら、図１０
に示すようにクロックの停止状態では、Ｐｃｈトランジ
スタ１００３およびＮｃｈトランジスタ１００５がＯＮ
し、Ｐｃｈトランジスタ１００２および１００４がＯＦ
Ｆして、コンデンサ１００６の両端はＰｃｈトランジス
タ１００４、Ｎｃｈトランジスタ１００５を介し電源Ｖ
ＤＤ、ＧＮＤに接続される。コンデンサ１００７は電流
源につながるＰｃｈトランジスタ１００２がＯＦＦする
ため、昇圧出力１００８の電圧レベルはコンデンサ１０
０７で保持される。そのため、リーク等で電荷が消費さ
れた場合、昇圧出力１００８は電源ＶＤＤ以下となる。
また電源投入時（図１１のタイミングｔ１時）、コンデ
ンサ１００７は放電状態であるため、レベル変換回路１
００１等の昇圧出力１００８を電源としている回路の動
作は不定となる問題がある。さらに、Ｐｃｈトランジス
タ１００２，１００３はゲート電圧がＧＮＤレベルであ
る間はＶＤＤからのリーク電流でコンデンサ１００７を
充電していくが、充電されるに従い不定となっているレ
ベル変換回路１００１の出力が上昇すると昇圧時間が長
くなり、最悪動作しなくなる問題もある。また、昇圧動
作を一度開始し、その後停止した場合（図１１のタイミ
ングｔ２時）、電源投入時の状態と同じく、Ｐｃｈトラ
ンジスタ１００３、Ｎｃｈトランジスタ１００５がＯＮ
し、Ｐｃｈトランジスタ１００２、１００４がＯＦＦで
停止し、コンデンサ１００６の両端はＰｃｈトランジス
タ１００４およびＮｃｈトランジスタ１００５を介しＶ
ＤＤ、ＧＮＤに接続される。コンデンサ１００７は電流
源につながるＰｃｈトランジスタ１００２がＯＦＦする
ため、昇圧出力１００８の電圧レベルはコンデンサ１０
０７で保持される。しかし、停止状態が継続するとコン
デンサ１００７に蓄積された電荷は回路でのリーク等で
消費され、昇圧出力１００８の電位は低下する。レベル
変換回路１００１の構成は図３に示す様な公知な回路で
あるため、停止時Ｐｃｈトランジスタ３０５はＯＮ状態
にある。この状態でレベル変換回路の電源すなわち昇圧
出力３０６の電位が低下すると、Ｐｃｈトランジスタの
電流能力が低下し、出力信号３０７の電位が昇圧出力３
０６まで上がらなくなる問題もある。その場合、Ｐｃｈ
トランジスタ３０４がＯＮし始めＯＮしているＮｃｈト
ランジスタ３０２を介して昇圧出力３０６からＧＮＤへ
電流が流れる。また出力信号３０７が低下することによ
り図１０のＰｃｈトランジスタ１００２もＯＮし始め
る。この時、Ｐｃｈトランジスタ１００３はＯＮしてい
るからＶＤＤから昇圧出力１００８に対して電流が流れ
込む。従って昇圧出力の電圧がリークによって低下した
場合、Ｐｃｈトランジスタ１００３，１００２を介して
昇圧出力１００８に流れ込む電流とレベル変換回路１０
０１の中でＧＮＤに対し消費される電流がバランスした
ところで安定し、常に電流が流れた状態となる。従っ
て、本発明の目的は、上記の問題に鑑み、電源投入時お
よび昇圧動作を開始し、その後、停止したときに、安定
な動作をする昇圧回路を提供することにある。

【課題を解決するための手段】本発明の昇圧回路は、制
御信号を受けてその動作および停止のそれぞれを制御さ
れる機能ブロックと、この機能ブロックに所定の電源電
圧を供給し、所定の入力信号を受けて前記所定の電源電
圧を昇圧し、昇圧出力として出力する昇圧回路部とを備
える昇圧回路において、前記昇圧回路部は、前記電源電
圧の投入時に、所定の固定電位を受けて前記昇圧出力を
出力する構成である。また、本発明の昇圧回路は、制御
信号を受けてその動作および停止のそれぞれを制御され
る機能ブロックと、この機能ブロックに所定の電源電圧
を供給し、所定の入力信号を受けて前記所定の電源電圧
を昇圧し、昇圧出力として出力する昇圧回路部とを備え
る昇圧回路において、前記昇圧回路部は、前記電源電圧
の昇圧を行い、その後前記電源電圧の昇圧を停止し、そ
の後再び前記電源電圧の昇圧を行う時に、所定の固定電
位を受けて前記昇圧出力を出力する構成である。さらに
また、本発明の昇圧回路の制御信号は、プログラム可能
な信号とする構成である。

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。本発明の第１の実施の形態
の昇圧回路のブロック構成を示すブロック図を、図１に
示す。図１を参照すると、本発明の昇圧回路は、この昇
圧回路にクロックを供給するためのクロック入力１０１
と、クロック入力１０１を分周する分周回路１０２，１
０３と、クロック入力１０１および分周回路１０２，１
０３の出力を選択するクロック選択回路１０４と、制御
信号１０５，１０６により、その動作／停止を制御され
る機能ブロック１０７，１０８と、制御信号１０５，１
０６を受けて、動作する制御回路１１３と、クロック選
択回路１０４および制御回路１１３のそれぞれの出力を
その入力信号１０９，１１０とし、機能ブロック１０
７、１０８に電源を供給する昇圧回路１１１とから構成
される。図２は図１に記載された昇圧回路部１１１の詳
細な回路図である。この昇圧回路部１１１は、動作を制
御する入力信号１０９、１１０と、入力信号１０９、１
１０の振幅レベルを変換するレベル変換回路２０１，２
０２と、レベル変換回路２０１，２０２の出力に従い動
作する論理積ゲート（以下ＡＮＤゲートとする）２０
３，２０４と、レベル変換回路２０１，２０２の出力に
従い動作する論理和ゲート（以下ＯＲゲートと言う）２
０５，２０６と、ソースが昇圧出力１１２に接続され、
ＡＮＤゲート２０３の出力に従い動作するＰｃｈトラン
ジスタ２０７と、ソースが電源ＶＤＤに接続され、ドレ
インがＰｃｈトランジスタ２０７のドレインに接続さ
れ、ＡＮＤゲート２０４の出力に従い動作するＰｃｈト
ランジスタ２０８と、ソースが電源ＶＤＤに接続され、
ＯＲゲート２０５の出力に従い動作するＰｃｈトランジ
スタ２０９と、ソースがＧＮＤに接続され、ドレインが
Ｐｃｈトランジスタ２０９に接続され、ＯＲゲート２０
６の出力に従い動作するＮｃｈトランジスタ２１０と、
一端がＰｃｈトランジスタ２０７，２０８に接続され、
他端がＰｃｈトランジスタ２０９およびＮｃｈトランジ
スタ２１０に接続されたコンデンサ２１１と一端がＧＮ
Ｄに接続され、他端が昇圧出力１１２に接続されたコン
デンサ２１２とから構成される。さらに、レベル変換回
路２０１，２０２のそれぞれは、図３に示す公知技術を
用いて構成することもできる。すなわち、このレベル変
換回路は、レベル変換回路外部から入力される入力信号
３０１と、ソースがＧＮＤに接続され、入力信号３０１
により制御されるＮｃｈトランジスタ３０２と、ソース
がＧＮＤに接続され、入力信号３０１の反転信号により
制御されるＮｃｈトランジスタ３０３と、ソースが昇圧
出力３０６に接続され、ドレインがＮｃｈトランジスタ
３０２のドレインに接続され、ゲートがＮｃｈトランジ
スタ３０３のドレインに接続されたＰｃｈトランジスタ
３０４と、ソースが昇圧出力３０５に接続されドレイン
がＮｃｈトランジスタ３０３のドレインおよびＰｃｈト
ランジスタ３０４のゲートに接続され、ゲートがＰｃｈ
トランジスタ３０４およびＮｃｈトランジスタ３０２の
ドレインに接続されたＰｃｈトランジスタ３０５とで構
成される。そして、出力信号３０７はＮｃｈトランジス
タ３０３のドレインおよびＰｃｈトランジスタ３０５の
ドレインから出力される。次に、この実施の形態の動作
を説明する。図４は本発明の第１の実施の形態の昇圧回
路の動作を示したタイミングチャートである。まず、電
源投入時（図４中のタイミングｔ０）では、制御信号１
０５，１０６ともに”Ｌ”レベルが出力される。そのと
き昇圧回路部１１１の入力信号１１０は”Ｌ”レベルに
なる。図２の昇圧回路部１１１では、レベル変換回路２
０２の出力が”Ｌ”になるため、ＡＮＤゲート２０３、
２０４はともに”Ｌ”出力となり、ＯＲゲート２０５，
２０６はともに”Ｈ”となる。そのためＰｃｈトランジ
スタ２０７，２０８およびＮｃｈトランジスタ２１０が
ＯＮし、Ｐｃｈトランジスタ２０９がＯＦＦする。その
結果、コンデンサ２１１の下部電極ＬＶ１はＮｃｈトラ
ンジスタ２１０を介してＧＮＤに接続される。また、コ
ンデンサ２１１の上部電極ＬＶ２はＰｃｈトランジスタ
２０８を介してＶＤＤに接続される。従って、コンデン
サ２１１はＶＤＤの電位差で充電された状態で停止して
いる。また、昇圧出力１１２はＰｃｈトランジスタ２０
７を介してコンデンサ２１１の上部電極ＬＶ２に接続さ
れ、電源ＶＤＤのレベルが供給されるため昇圧出力１１
２には電源ＶＤＤのレベルが現れる。次に、図２中で使
用しているレベル変換回路２０１，２０２の動作につい
て、図３を再び参照して説明する。このレベル変換回路
２０１，２０２は、低電圧で動作している回路から高電
圧で動作する回路へ信号を伝搬させるための回路で、入
力信号３０１に”Ｈ”レベルが入力されるとＮｃｈトラ
ンジスタ３０２がＯＮし、反転信号が入力されるＮｃｈ
トランジスタ３０３はＯＦＦする。すると、Ｎｃｈトラ
ンジスタ３０２のドレイン出力である端子ＬＶ３は、Ｇ
ＮＤレベルになる。その結果、Ｐｃｈトランジスタ３０
５がＯＮし、出力信号には昇圧出力３０６の電位が現れ
る。これによって、Ｐｃｈトランジスタ３０４のゲート
電位はソース電位と一致し、Ｐｃｈトランジスタ３０４
がＯＦＦしこの回路は安定する。次に、入力信号３０１
に”Ｌ”レベルが入力されると、Ｎｃｈトランジスタ３
０２はＯＦＦし、Ｎｃｈトランジスタ３０３がＯＮす
る。その結果、出力信号３０７にはＧＮＤレベルが現
れ、Ｐｃｈトランジスタ３０４がＯＮする。すなわち、
端子ＬＶ３には昇圧出力３０５が現れ、Ｐｃｈトランジ
スタ３０５をＯＦＦさせこの回路は安定する。以上よ
り、この回路は入力信号と同位相の信号が出力される。
このとき、入力信号に対し接続されるのがＮｃｈトラン
ジスタのみなのでこれらのトランジスタのＯＮ／ＯＦＦ
する電位が供給されればよく、昇圧出力３０５の電位に
依存しないことが分かる。次に、タイミングＴ１で制御
信号１０５、１０６が”Ｈ”レベルになり、機能ブロッ
ク１０７，１０８が動作する場合について説明する。こ
のとき、クロック選択回路１０４からはクロック１０１
の入力がそのまま昇圧回路部１１１に供給される。また
制御回路１０５からは入力信号１１０として”Ｈ”レベ
ルが供給される。すると、昇圧回路部１１１では、ＡＮ
Ｄゲート２０３、ＯＲゲート２０５，２０６からはクロ
ック１０１の反転信号が、ＡＮＤゲート２０４からはク
ロック１０１の正転信号が出力される。従って、クロッ
ク１０１が”Ｌ”となるタイミングＴ１１では、Ｐｃｈ
トランジスタ２０８とＮｃｈトランジスタ２１０がＯＮ
し、Ｐｃｈトランジスタ２０７，２０９がＯＦＦする。
そのためコンデンサ２１１の下部電極ＬＶ１および上部
電極ＬＶ２の電位はそれぞれＧＮＤ、ＶＤＤに収束して
いく。このとき、昇圧出力１１２に接続されたＰｃｈト
ランジスタ２０７はＯＦＦしているため、コンデンサ２
１２に対し電荷の流入は行われない。従って、機能ブロ
ック１０７，１０８によって電流消費が行われるにつれ
て昇圧電源の電位は低下する。次に、クロック１０１
が”Ｈ”となるタイミングＴ１２では、Ｐｃｈトランジ
スタ２０７，２０９がＯＮし、Ｐｃｈトランジスタ２０
８、Ｎｃｈトランジスタ２１０がＯＦＦする。従ってコ
ンデンサ２１１の下部電極ＬＶ１および上部電極ＬＶ２
は、それぞれ電源ＶＤＤおよび昇圧出力１１２に接続さ
れる。このとき下部電極ＬＶ１の電位は、Ｐｃｈトラン
ジスタ２０９を介してＶＤＤに収束する。一方、上部電
極ＬＶ２はコンデンサ２１１に電荷がチャージされてい
るため、ＶＤＤの２倍の電圧レベルが出力されるが、コ
ンデンサ２１２のタイミングＴ１１の際のディスチャー
ジ分を補完するため電位が低下し、昇圧出力１１２と上
部電極ＬＶ２の電位が等しくなった状態で安定する。次
に、図５を参照して、定常状態での上部電極ＬＶ２およ
び昇圧出力１１２の変化を説明する。ここでは、コンデ
ンサ２１１とコンデンサ２１２の容量は等しいとする。
入力信号１０９が”Ｌ”の期間、コンデンサ２１１に充
電が行われているためタイミングτ１で、上部電極ＬＶ
２の電位は２倍のＶＤＤになる。入力信号１０９が”
Ｈ”の期間、すなわち、タイミングτ１からタイミング
τ２の期間にコンデンサ２１１は昇圧出力１１２および
コンデンサ２１２に対し放電する。電荷は機能ブロック
１０７、１０８で消費される電流に等しいため、機能ブ
ロック１０７、１０８で消費される電流をそれぞれＩ
１，Ｉ２、コンデンサ２１１、コンデンサ２１２の容量
をＣ、クロックの周波数をｆ１、コンデンサ２１２の電
圧変化をΔＶ1とするとＣ＊２ΔＶ1＝（Ｉ１＋Ｉ２）／ｆ１・・・（１）の式が成立する。また、この期間、上部電極ＬＶ２から
昇圧出力１１２へＰｃｈトランジスタ２０７を介して出
力される電流を一定と近似し、その値をｉとし、Ｐｃｈ
トランジスタ２０７のＯＮ抵抗をＲとするとｉ／２ｆ１＝Ｃ＊２ΔＶ１・・・（２）となり、昇圧出力１１２の定常状態での最低電圧Ｖｒｅ
ｇはＶｒｅｇ＝２ＶＤＤ−３ΔＶ１−ｉＲ＝２ＶＤＤ−３（Ｉ１＋Ｉ２）／（２ｆ１＊Ｃ）−２（Ｉ１＋Ｉ２）／Ｒ・・・・（３）となる。次に、制御信号１０６が”Ｌ”になったとき
（図４中のタイミングＴ２）、機能ブロック１０８は動
作を停止する。また、クロック選択回路１０４からの出
力は分周回路１０２の出力となり、このクロックが昇圧
回路部１１１に供給される。このとき、昇圧出力１１２
の電圧が定常状態で機能ブロック１０７，１０８が動作
しているときと同等になるクロック周波数をｆ２とし、
コンデンサ２１２の電圧変化をΔＶ２とするとＣ＊２ΔＶ２＝Ｉ１／ｆ２ｉ／２ｆ２＝Ｃ＊２ΔＶ２となるのでＶｒｅｇ＝２ＶＤＤ−３Ｉ１／（２ｆ２＊Ｃ）−２Ｉ１／Ｒ・・・（４）となる。したがって、式（３）、（４）よりｆ２＝３Ｉ１＊ｆ１＊Ｒ／（３Ｒ（Ｉ１＋Ｉ２）＋４Ｉ２＊ｆ１＊Ｃ）・・・・・・（５）となる。４Ｉ２＊ｆ１＊Ｃ＞０であるから、機能ブロッ
ク１０８を停止するときの昇圧回路へ供給する入力信号
１１０の周波数はｆ２＜Ｉ１＊ｆ１／（Ｉ１＋Ｉ２）・・・（６）とすることができる。同様に、制御信号１０５が”
Ｌ”、制御信号１０６が”Ｈ”となるタイミング（図４
中のタイミングＴ３）では、機能ブロック１０７が動作
停止し、機能ブロック１０８のみ動作する。この時、入
力信号１０９には分周回路１０３の出力が供給される。
この時も上記と同様、機能ブロック１０８のみ動作して
いる時の消費電流をＩ３、分周回路１０３の出力周波数
をｆ３とするとｆ３＝３Ｉ３＊ｆ１＊Ｒ／（３Ｒ（Ｉ１＋Ｉ３）＋４Ｉ１＊ｆ１＊Ｃ）・・・・・・（７）ｆ３＜Ｉ３＊ｆ１／（Ｉ１＋Ｉ３）・・・・・・（８）とすることができる。従ってＩ３＜Ｉ２とすればｆ３＜
ｆ２とすることができる。次に、本発明の第２の実施の
形態について、図６、図７および図８を参照して説明す
る。図６は、本発明の第２の実施の形態のブロック図、
図７は本実施の形態で使用している昇圧回路の回路図、
図８は本実施の形態実施例の動作を説明するためのタイ
ミングチャートである。本発明の第２の実施の形態の昇
圧回路は、この昇圧回路に供給される基本クロックとな
るクロック６０１と、クロック６０１を分周し昇圧回路
部６１２に供給するクロックを生成する分周回路６０
２，６０３と、外部制御信号を保持する制御レジスタ６
０６と、制御レジスタ６０６の内容に従い、昇圧回路部
６１２に供給するクロックを切り換えるクロック選択回
路６０４と、制御レジスタ６０６の内容に従い昇圧回路
部６１２の停止状態を制御する制御回路６１３と、制御
レジスタ６０６の内容に従い動作／停止を切り替えられ
る機能ブロック６０７，６０８と、クロック選択回路６
０４の出力６０９でその動作速度を切り換え、制御回路
６１３の出力６１０，６１１でその動作／停止状態を制
御する昇圧回路部６１２とを備える。また、制御レジス
タ６０６および機能ブロック６０７，６０８のそれぞれ
は、昇圧回路部６１２から電源を供給される構成であ
る。図７は、図６に示す昇圧回路で使用されている昇圧
回路部６１２の詳細な回路図である。昇圧回路部６１２
は、それぞれ入力信号６０９，６１０を受け、電源が昇
圧出力７１２に接続され、入力信号６０９，６１０の信
号レベルを通常電源用から昇圧出力７１２に変換するレ
ベル変換回路７０１、７０２と、レベル変換回路７０２
の出力を入力信号とし昇圧出力７１２を電源をとするＡ
ＮＤ回路７０５と、ソースがＧＮＤに接続され、ドレイ
ンがＡＮＤ７０５の出力に接続され、ゲートが入力信号
６１１に接続されたＮｃｈトランジスタ７１４と、ソー
スがＧＮＤに接続され、ドレインがレベル変換回路７０
１の出力をインバータ７０３，７０４を介した正転信号
に接続され、ゲートが入力信号６１１に接続されたＮｃ
ｈトランジスタ７１３と、ソースが昇圧出力７１２に接
続され、ゲートがＡＮＤ７０５の出力に接続されたＰｃ
ｈトランジスタ７０６と、ソースがＰｃｈトランジスタ
７０６のドレインに接続され、ドレインが電源ＶＤＤに
接続され、ゲートがレベル変換回路７０１の正転信号に
接続されたＰｃｈトランジスタ７０７と、ソースが電源
ＶＤＤおよびＰｃｈトランジスタ７０７のドレインに接
続され、ゲートがレベル変換回路７０１の出力の反転信
号に接続されたＰｃｈトランジスタ７０８と、ソースが
ＧＮＤに接続され、ドレインがＰｃｈトランジスタ７０
８のドレインに接続され、ゲートがレベル変換回路７０
１の出力の反転信号に接続されたＮｃｈトランジスタ７
０９と、一方の電極がＰｃｈトランジスタ７０６のドレ
インおよびＰｃｈトランジスタ７０７のソースに接続さ
れ、他方の電極がＰｃｈトランジスタ７０８のドレイン
およびＮｃｈトランジスタ７０９のドレインに接続され
たコンデンサ７１０と、一方の電極をＧＮＤに接続さ
れ、他方の電極を昇圧出力７１２に接続されたコンデン
サ７１１とから構成される。本実施の形態では、制御レ
ジスタ６０６の内容によってクロック周波数を切り換え
ているため、機能ブロックの動作／停止とは無関係にク
ロック周波数を変えることができる。図８は、図６に示
した本発明の第２の実施の形態である昇圧回路の動作を
示すタイミングチャートである。タイミングｔ１では、
制御レジスタ６０６は”０”にリセットされている。こ
のとき、クロック選択回路６０４の出力は”Ｌ”レベル
に固定され、ＡＮＤ回路６１５の出力は”Ｈ”レベルと
なる。従って、昇圧回路部６１２への入力信号である入
力信号６０９，６１０，６１１はそれぞれ”Ｌ”、”
Ｌ”、”Ｈ”となる。昇圧回路部６１２内ではレベル変
換回路を介しＰｃｈトランジスタ７０６、７０７、Ｎｃ
ｈトランジスタ７０９がＯＮし、Ｐｃｈトランジスタ７
０８をＯＦＦさせようとする。しかしながら、コンデン
サ７１１が放電状態のときＰｃｈトランジスタ７０６，
７０７のバックゲートはＧＮＤ状態であるため、電源Ｖ
ＤＤからのリーク電流で起動することになる。また、レ
ベル変換回路７０１，７０２およびＡＮＤゲート７０５
は電源が供給されていないため、正常に動作しない。こ
の実施の形態は、Ｎｃｈトランジスタ７１３，７１４が
昇圧出力７１２とは無関係に動作し、Ｐｃｈトランジス
タ７０６，７０７のゲートをＧＮＤレベルに固定する。
これにより、Ｐｃｈトランジスタ７０６、７０７の動作
状態は安定しコンデンサ７１１はＶＤＤレベルへの充電
が行われる。また、コンデンサ７１０の両端もＶＤＤ、
ＧＮＤに接続されるため電極ＬＶ３のレベルはＧＮＤレ
ベル、電極ＬＶ４のレベルはＶＤＤレベルになる。次
に、タイミングｔ２で制御レジスタ６０６に”Ｆ”が書
き込まれると、機能ブロック６０７，６０８が動作開始
すると同時に、クロック選択回路６０４からはクロック
６０１がそのまま出力される。また、制御回路６１３か
らの出力である入力信号６１０，６１１はそれぞれ”
Ｈ”、”Ｌ”となる。このとき、昇圧回路部６１２では
Ｎｃｈトランジスタ７１３，７１４がＯＦＦするととも
にＰｃｈトランジスタ７０７にはクロック６０１の正転
信号が入力され、Ｐｃｈトランジスタ７０６，７０８に
は、Ｎｃｈトランジスタ７０９には逆相クロックが入力
される。これにより、クロック６０１が”Ｌ”のときＰ
ｃｈトランジスタ７０７、Ｎｃｈトランジスタ７０９が
ＯＮし、Ｐｃｈトランジスタ７０８がＯＦＦすることに
よりコンデンサ７１０が電源ＶＤＤの電位に充電され
る。また、その間、昇圧出力７１２に対する電荷供給は
停止し、昇圧出力７１２の出力レベルはコンデンサ７１
１によって保持される。また、クロック６０１が”Ｈ”
レベルのときは、Ｐｃｈトランジスタ７０６、７０８が
ＯＮし、Ｐｃｈトランジスタ７０７、Ｎｃｈトランジス
タ７０９がＯＦＦする。これにより、端子ＬＶ３の電位
は電源ＶＤＤに固定されるため、コンデンサ７１０に蓄
えられた電荷により端子ＬＶ４の電位は２倍のＶＤＤと
なり、この電位がＰｃｈトランジスタ７０６を介して昇
圧出力７１２およびコンデンサ７１１に供給される。次
に、タイミングｔ３で、再び、制御レジスタ６０６の”
０”を書き込むと、昇圧回路部６１２への入力信号６０
９，６１０，６１１は、それぞれ”Ｌ”、”Ｌ”、”
Ｈ”となる。これにより、Ｐｃｈトランジスタ７０６、
７０７、Ｎｃｈトランジスタ７０９がＯＮし、Ｐｃｈト
ランジスタ７０８がＯＦＦする。その結果、コンデンサ
７１０はその両端を電源ＶＤＤ、ＧＮＤに接続された状
態で停止する。また、昇圧出力７１２はＰｃｈトランジ
スタ７０６、７０７を介して、電源ＶＤＤに接続された
状態で停止するため、その出力は電源ＶＤＤのレベルで
固定される。ただし、このとき、ほぼ、２倍のＶＤＤレ
ベルにまで充電されていたコンデンサ７１１の電荷はＰ
ｃｈトランジスタ７０６，７０７を介して、電源ＶＤＤ
のレベルに放電される。次に、タイミングｔ４，タイミ
ングｔ５のそれぞれの動作は、基本的にはタイミングｔ
２での動作と同じであるが、タイミングｔ４では機能ブ
ロック６０７のみ、タイミングｔ５では機能ブロック６
０８のみが動作しているため昇圧回路部６１２の動作ク
ロックがそれぞれ分周回路６０２、６０３に切り換えら
れる。タイミングｔ６では、制御レジスタ６０６には”
４”が書き込まれるため機能ブロック６０７，６０８の
動作は停止する。また、クロック選択回路６０４もクロ
ックの出力を停止し、その出力は”Ｌ”レベルに固定さ
れる。一方、制御回路６１３の出力である入力信号６１
０、６１１は、それぞれ”Ｈ”、”Ｌ”となる。そのた
め昇圧回路部６１２ではＮｃｈトランジスタ７０４，７
０５がＯＦＦし、Ｐｃｈトランジスタ７０７，Ｎｃｈト
ランジスタ７０９がＯＮ、Ｐｃｈトランジスタ７０６，
７０８がＯＦＦした状態で停止する。そのため、コンデ
ンサ７１０の両端が電源ＶＤＤとＧＮＤに接続され、電
源ＶＤＤのレベルに充電された状態で停止するが、昇圧
出力７１２はタイミングｔ２と異なりＰｃｈトランジス
タ７０６がＯＦＦすることにより、電源ＶＤＤとは切り
離された状態で停止する。そのため昇圧出力７１２の出
力レベルは、コンデンサ７１１により保持され、２倍の
ＶＤＤからコンデンサ７１１の放電状態に応じて電位を
下げていくこととなる。この場合、短時間の停止の場合
はタイミングｔ７と同様、昇圧電圧が保持され、機能ブ
ロックの再起動の際、通常の動作電圧レベルになる時間
が短くなる利点がある。上述したとおり、本発明の第１
の実施形態の昇圧回路では、昇圧回路部１１１の出力を
電源としている機能ブロック１０７、１０８の動作状況
に応じて、昇圧回路に供給されるクロックの周波数を可
変にしている。また、本発明の第２の実施形態の昇圧回
路では、ユーザがプログラムによって制御できる制御レ
ジスタ６０６の状態によって、第１の実施形態の昇圧回
路と同様に、昇圧回路に供給されるクロックの周波数を
可変にしている。本発明の第１の実施形態の昇圧回路を
例にとると、Ｐｃｈトランジスタ２０７，２０８，２０
９およびＮｃｈトランジスタ２１０のゲートに印加され
る電圧変化に伴う充放電で消費される電流ＩLは、上述
のトランジスタのゲート容量と入力信号１１０の周波数
に比例し、ゲート容量の総和をＣs、入力信号１１０の
周波数をｆ、昇圧出力１１２の電圧をＶｒｅｇとしたと
きＩL＝Ｃｓ＊Ｖｒｅｇ＊ｆ・・・・（９）で表される。従って機能ブロック１０７、１０８がとも
に動作しているとき、の消費電流をＩＬ１、機能ブロッ
ク１０７のみ動作している時の消費電流をＩＬ２機能ブ
ロック１０８のみ動作しているときの消費電流をＩＬ３
とし、それぞれの機能ブロックが動作するときの電圧が
等しいとするとそれぞれの消費電流は機能ブロックの動
作状況での昇圧回路に供給されるクロック入力の周波数
に比例し、ＩＬ２＝Ｉ１＊ＩＬ１／（Ｉ１＋Ｉ２）ＩＬ３＝Ｉ３＊ＩＬ１／（Ｉ１＋Ｉ３）とすることができる。

【発明の効果】以上の説明のとおり、本発明の第１の実
施の形態の昇圧回路は、制御用の入力信号１１０により
電源投入時Ｐｃｈトランジスタを強制的にＯＮさせ、コ
ンデンサ２１２を充電すると伴に昇圧出力１１２を電源
ＶＤＤレベルに固定している。すなわち、本発明の第１
の実施の形態の昇圧回路では電源投入時、電源ＶＤＤと
昇圧出力の間の２個のＰｃｈトランジスタのゲートをＧ
ＮＤレベルに固定することにより、昇圧時間を早くでき
る。また、動作中は電源の供給先である機能ブロックの
動作／停止に従いクロックを切り換えることにより昇圧
回路での消費電流（特にコンデンサ、昇圧出力に接続さ
れたトランジスタのゲートに対する充放電電流）を低減
することができる。また、第２の実施の形態の説明で示
したように、クロックの切り換えを外部データで行える
ようにしたので、ユーザが機能ブロックの動作／停止と
は無関係に使用する機能ブロックの消費電流に応じて、
自由にクロックを切り換えることができる。さらに、機
能ブロックの動作が停止した場合、昇圧回路のクロック
を停止させるが、この時、電源投入時と同様電源ＶＤＤ
と昇圧出力の間にある２個のＰｃｈトランジスタのゲー
トをＧＮＤレベルに固定することにより昇圧出力をＶＤ
Ｄに固定している。これにより機能ブロックの回路状態
は安定し、停止以前の状態の保持も可能となる。さら
に、第２の実施の形態では、昇圧回路の動作を停止する
際、昇圧出力をＶＤＤに接続するかしないかを選択でき
る。これにより昇圧回路を短時間停止する場合（昇圧出
力に接続されたコンデンサにより昇圧レベルが保持され
ている程度の時間）であれば、昇圧出力を電流源から切
り離し、昇圧出力を保持することも可能である。この場
合も動作時のクロック切り換えと同様、いずれかのモー
ドを自由に設定できるため回路構成、許容される昇圧出
力などに応じてユーザが個々に設定することが可能とな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の昇圧回路のブロッ
ク図である。

【図２】図１に記載された昇圧回路部の詳細な回路図で
ある。

【図３】公知技術のレベル変換回路図である。

【図４】本発明の第１の実施の形態の昇圧回路の動作を
示したタイミングチャートである。

【図５】定常状態での上部電極ＬＶ２と昇圧出力１１２
の変化を説明する図である。

【図６】本発明の第２の実施の形態のブロック図であ
る。

【図７】図６に記載された昇圧回路部の詳細な回路図で
ある。

【図８】本発明の第２の実施の形態の昇圧回路の動作を
示したタイミングチャートである。

【図９】従来の昇圧回路のブロック図である。

【図１０】図９で使用される昇圧回路の詳細な回路図で
ある。

【図１１】図１０の昇圧回路の動作を示すタイミングチ
ャートである。

【符号の説明】

１０１，６０１，９０１クロック１０２，１０３，６０２，６０３分周回路１０４，６０４クロック選択回路１０５，１０６，９０２，９０３，９０４制御信号１０７，１０８，６０７，６０８，９０５，９０６
機能ブロック１０９，１１０，６０９，６１０，６１１，９０７
入力信号１１１，６１２，９０８昇圧回路部１１２，７１２，１００８昇圧出力１１３，６１３制御回路２０１，２０２，７０１，７０２レベル変換回路２０７，２０８，２０９，２１０，３０２，３０３，３
０４，３０５，７０６，７０７，７０８，７１３，７１
４，１００２，１００３，１００４，１００５トランジ
スタ２１１，２１２，７１０，７１１，１００６，１００７
コンデンサ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年８月１３日（１９９９．８．１
３）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２２

【補正方法】変更

【補正内容】

【００２２】

【課題を解決するための手段】本発明の昇圧回路は、制
御信号を受けてその動作および停止のそれぞれを制御さ
れる機能ブロックと、この機能ブロックに所定の電源電
圧を供給し、所定の入力信号を受けて前記所定の電源電
圧を昇圧し、昇圧出力として出力する昇圧回路部とを備
える昇圧回路において、前記昇圧回路部は、前記電源電
圧の投入時に、前記電源電圧の昇圧を行い、その後、前
記機能ブロックがその動作を停止したとき、前記電源電
圧の昇圧を停止し、その後再び、前記機能ブロックの一
部または全部がその動作を開始したとき、前記電源電圧
の昇圧を行う構成である。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２３

【補正方法】変更

【補正内容】

【００２３】また、本発明の昇圧回路の前記昇圧回路部
は、前記電源電圧の投入時に、所定の固定電位を受けて
前記昇圧出力を出力する構成とすることもできる。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】さらに、本発明の昇圧回路の前記昇圧回路
部は、前記機能ブロックの動作状態またはプログラムに
対応して、前記昇圧回路部のクロック周波数を可変にす
るまたは停止をする構成とすることもできる。

Claims

【特許請求の範囲】

【請求項１】制御信号を受けてその動作および停止の
それぞれを制御される機能ブロックと、この機能ブロッ
クに所定の電源電圧を供給し、所定の入力信号を受けて
前記所定の電源電圧を昇圧し、昇圧出力として出力する
昇圧回路部とを備える昇圧回路において、前記昇圧回路部は、前記電源電圧の投入時に、所定の固
定電位を受けて前記昇圧出力を出力することを特徴とす
る昇圧回路。
【請求項２】制御信号を受けてその動作および停止の
それぞれを制御される機能ブロックと、この機能ブロッ
クに所定の電源電圧を供給し、所定の入力信号を受けて
前記所定の電源電圧を昇圧し、昇圧出力として出力する
昇圧回路部とを備える昇圧回路において、前記昇圧回路部は、前記電源電圧の昇圧を行い、その後
前記電源電圧の昇圧を停止し、その後再び前記電源電圧
の昇圧を行う時に、所定の固定電位を受けて前記昇圧出
力を出力することを特徴とする昇圧回路。
【請求項３】前記所定の固定電位は、高電位側電源電
位である請求項１または２記載の昇圧回路。
【請求項４】前記所定の固定電位は、低電位側電源電
位である請求項１、２または３記載の昇圧回路。
【請求項５】前記昇圧回路部は、前記機能ブロックの
動作状態またはプログラムに対応して、前記昇圧回路部
のクロック周波数を可変にするまたは停止をする請求項
１、２、３または４記載の昇圧回路。
【請求項６】前記制御信号は、プログラム可能な信号
であることを特徴とする請求項１、２、３、４または５
記載の昇圧回路。
【請求項７】前記制御信号を受ける保持手段を有する
請求項１、２、３、４、５または６記載の昇圧回路。
【請求項８】前記保持手段は制御レジスタである請求
項７の昇圧回路。
【請求項９】前記所定の入力信号は、クロック信号と
このクロック信号を分周したクロック分周信号とを選択
した信号である請求項１、２、３、４、５、６、７また
は８記載の昇圧回路。
【請求項１０】前記所定の入力信号は、前記制御信号
を受けて生成された信号である請求項１、２、３、４、
５、６、７、８または９記載の昇圧回路。