KR20060109352A - 듀티 검출 회로 및 그 제어 방법 - Google Patents
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- 238000001514 detection method Methods 0.000 title claims abstract description 42
- 238000000034 method Methods 0.000 title claims abstract description 29
- 239000003990 capacitor Substances 0.000 claims abstract description 230
- 238000012937 correction Methods 0.000 claims abstract description 23
- 230000010354 integration Effects 0.000 claims description 66
- 238000007599 discharging Methods 0.000 claims description 35
- 238000012546 transfer Methods 0.000 claims description 15
- 230000005540 biological transmission Effects 0.000 claims description 13
- 230000001360 synchronised effect Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 24
- 238000005070 sampling Methods 0.000 description 21
- 230000007423 decrease Effects 0.000 description 9
- 230000008859 change Effects 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 101150012195 PREB gene Proteins 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101150070189 CIN3 gene Proteins 0.000 description 1
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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Abstract
듀티 검출 회로에는, 클럭 신호가 하이 레벨인 시간 주기 동안 방전되고, 클럭 신호가 로우 레벨인 시간 주기 동안 충전되는 제 1 커패시터와, 클럭 신호가 하이 레벨인 시간 주기 동안 충전되고, 클럭 신호가 로우 레벨인 시간 주기 동안 방전되는 제 2 커패시터를 적어도 포함하고, 클럭 신호에 동기되어 제 1 커패시터 및 제 2 커패시터를 교대로 충전 또는 방전시키는, 메인 회로 유닛; 및 제 1 커패시터 및 제 2 커패시터의 포텐셜 차이를 검출하고, 그 포텐셜 차이에 기초하여 듀티 보정 신호를 출력하기 위한 듀티 보정 신호 생성기가 제공된다.
듀티 검출 회로, 듀티 보정 신호 생성기
Description
도 1 은 본 발명의 바람직한 실시형태에 따른 듀티 검출 회로의 구조를 도시하는 회로도.
도 2 는 메인 회로 유닛 (110) 및 그 주위 영역을 주로 도시하는 회로도.
도 3 은 프리-차지 유닛 (140) 및 그 주위 영역을 주로 도시하는 회로도.
도 4 는 전송 제어기 (150) 및 그 주위 영역을 주로 도시하는 회로도.
도 5a 내지 도 5d 는 FCLK 샘플링을 반 사이클만큼 지연시키는 이유의 더욱 상세한 설명을 제공하기 위한 파형도.
도 6 은 듀티 검출 회로 (100) 의 동작을 설명하기 위한 동작 파형도.
도 7 은 커패시터 (C1 내지 C4) 의 또 다른 실시형태를 도시하는 회로도.
도 8 은 전송 제어기의 또 다른 실시형태를 도시하는 회로도.
도 9 는 DLL 회로의 구조를 도시하는 단순화된 블록도.
도 10a 및 도 10b 는 DLL 회로 (100) 의 동작을 설명하기 위한 동작 파형도.
도 11 은 종래의 듀티 검출 회로의 구조를 도시하는 단순화된 블록도.
도 12 는 종래의 듀티 검출 회로 (200) 의 동작을 설명하기 위한 동작 파형도.
도 13a 및 도 13b 는 종래의 듀티 검출 회로의 한 문제점을 설명하기 위한 파형도.
도 14a 및 도 14b 는 종래의 듀티 검출 회로의 또 다른 문제점을 설명하기 위한 파형도.
본 발명은 듀티 (duty) 검출 회로 및 그 제어 방법에 관한 것이고, 구체적으로는, 내부 클럭의 듀티 에러를 검출하고, 외부 클럭과 동기된 내부 클럭을 생성하기 위한 DLL (Delay Locked Loop) 회로의 일부로서 사용되는 듀티 검출 회로와 그 제어 방법에 관한 것이다.
DDR-SDRAM (Double Data Rate-Synchronous Dynamic Random Access Memory) 에서, 외부 클럭과 동기된 내부 클럭을 생성하기 위한 DLL (Delay Locked Loop) 회로는 메모리 내에서의 동작 지연을 최소화하기 위해 사용된다. 외부 클럭 신호는 DLL 회로가 적절하게 동작하기 위해 정확한 듀티 비율 (한 사이클에서 신호의 하이 레벨 또는 로우 레벨의 비율; 이 경우의 정확한 듀티 비율은 50%) 에서 입력되어야만 한다. 그러나, 외부 클럭 신호의 ± 5% 의 듀티 에러는 사양에 의해 허용되고, 더 큰 듀티 에러는 지터 (jitter) 등이 고려될 때 발생한다. 따라서, 내부 클럭의 듀티 에러가 듀티 검출 회로에 의해 검출된 후에, 이 에러는 보정 (correct) 되어야만 한다.
도 9 는 DLL 회로의 구조를 도시하는 단순화된 블록도이다.
도 9 에 도시된 DLL 회로 (900) 에서, 클럭 수신기 (901) 에 의해 수신된 외부 클럭 (CLK/CLKB) 은 클럭 제어기 (902) 를 통하여 지연 카운터 (903) 로 공급되고, 소정의 지연량을 가지는 내부 클럭 (RCLK/FCLK) 이 생성된다. 이들 신호는 데이터 출력 유닛 (904) 및 듀티 검출 회로 (906) 로 입력되고, 신호 (FCLK) 와 신호 (RCLK) 의 듀티를 비교함으로써 듀티 검출 회로 (906) 에서 그 듀티 차이가 발견된다. 신호 (RCLK) 를 수신하는 데이터 출력 유닛 복제 (data output unit replica; 905) 의 출력은 위상 비교 판정 유닛 (907) 으로 입력되어, 위상 비교 판정 유닛 (907) 에서 현재 상태가 외부 클럭 (CLK) 에 비해 앞서는지 또는 지연되는 지를 판정하고, 이 판정의 결과는 지연 카운터 제어기 (908) 에 공급된다. 지연 카운터 제어기 (908) 는 듀티 차이와 위상 오프셋 방향 (앞섬/지연) 에 기초하여 지연 카운터 (903) 를 제어한다.
이러한 구성에 의해, 도 10a 에 도시된 것과 같은 듀티 보정 (duty correction) 을 가지지 않는 내부 클럭 (DQ/DQS) 은, DLL 회로가 듀티 검출 회로 (906) 를 구비하지 않을 때 변형 없이 출력되지만, 도 10b 에 도시된 바와 같이 듀티 비율이 50% (1:1) 로 보정된 신호가 듀티 검출 회로 (906) 를 구비하는 DLL 회로 (900) 에 의해 생성될 수 있다.
도 11 은 종래의 듀티 검출 회로의 구조를 도시하는 단순화된 블록도이다.
도 11 에 도시된 바와 같이, 이 듀티 검출 회로 (200) 는, DLL 회로에서 생성된 내부 클럭 신호로서 신호 (RCLK) 및 신호 (FCLK) 를 수신하고, 이들 내부 클 럭 신호 (이하 간단히 클럭 신호라 칭한다) 의 듀티 비율에 따른 전압 레벨 (신호 (DB) 및 신호(REF)) 을 생성하기 위한 메인 회로 유닛 (210); 메인 회로 유닛 (210) 의 출력을 증폭하기 위한 증폭기 (220); 증폭기 (220) 의 출력을 래칭하기 위한 래치 회로 (230); 메인 회로 유닛 (210) 내의 커패시터를 충전 (프리-차징) 하기 위한 프리-차지 유닛 (pre-charge unit; 240); 및 메인 회로 유닛 (210) 내의 커패시터의 방전을 허용하는 전송 제어기 (250) 를 구비한다. 이러한 구성에서의 신호 (RCLK) 는 외부 클럭 신호와 같은 위상을 가지는 내부 클럭 신호이고, 신호 (FCLK) 는 외부 클럭 신호와 반대 위상을 가지는 내부 클럭 신호이다. 따라서, 신호 (RCLK) 및 신호 (FCLK) 는 서로 상보적이고, "듀티 비율 (duty ratio)" 이란 표현은 신호 (RCLK) 가 하이 레벨인 비율 (신호 (FCLK) 가 로우 레벨인 비율) 에 의해 정의된다.
메인 회로 유닛 (210) 은, 신호 라인 (S1) 에 접속된 커패시터 (C21); 신호 라인 (S2) 에 접속된 커패시터 (C22); 신호 (RCLK) 와 신호 (FCLK) 를 수신하고 스위칭하기 위한 인티그레이션 트랜지스터 (integration transistor; Tr26 및 Tr27); 및 인티그레이션 트랜지스터 (Tr26 및 Tr27) 의 소스와 접지 (GND) 사이에 삽입된 바이어스 트랜지스터 (Tr28) 를 구비한다. 바이어스 신호는 바이어스 트랜지스터 (Tr28) 에 공급된다. 프리-차지 유닛 (240) 은 커패시터 (C21 및 C22) 를 프리-차징하기 위한 프리-차지 트랜지스터 (Tr21 내지 Tr 23) 로 구성된다. 커패시터 (C21 및 C22) 의 프리-차징을 개시하기 위한 신호 (PreB) 는 프리-차지 트랜지스터 (Tr21 내지 Tr 23) 의 게이트에 공급된다. 전송 제어기 (250) 는 커 패시터 (C21 및 C22) 의 방전을 허용하는 구동 트랜지스터 (activation transistor; Tr24 및 Tr25) 로 구성되고, 실제적인 인티그레이션 동작을 개시하기 위한 구동 신호인 신호 (ActT) 는 구동 트랜지스터 (Tr24 및 Tr25) 의 게이트에 공급된다.
다음으로, 종래의 듀티 검출 회로 (200) 의 동작은 도 12 를 참조하여 설명될 것이다. 우선, 도 12 에 도시된 바와 같이, 프리-차지 트랜지스터 (Tr21 내지 Tr23) 가 신호 (PreB) 의 로우-레벨로의 변화에 의해 ON 상태에 놓이게 될 때, 전하는 전원 (VDD) 으로부터 커패시터 (C21 및 C22) 로 공급되고, 이에 의해 커패시터 (C21 및 C22) 는 VDD 로 충전된다. 구동 트랜지스터 (Tr24 및 Tr25) 가 신호 (ActT) 의 액티브 (active; 하이-레벨) 로의 변화에 의해 ON 상태에 놓이게 될 때, 커패시터 (C21 및 C22) 에 충전된 전하는 신호 (RCLK) 및 신호(FCLK) 에 동기되어 교대로 방전된다. 다르게 표현하면, 신호 (RCLK) 가 하이-레벨이 될 때, 커패시터 (C21) 는 구동 트랜지스터 (Tr24), 인티그레이션 트랜지스터 (Tr26), 및 바이어스 트랜지스터 (Tr28) 를 통해 방전되고; 신호 (FCLK) 가 하이-레벨이 될 때, 커패시터 (C22) 는 구동 트랜지스터 (Tr25), 인티그레이션 트랜지스터 (Tr27), 및 바이어스 트랜지스터 (Tr28) 를 통해 방전된다. 커패시터 (C21 및 C22) 가 신호 (RCLK) 및 신호 (FCLK) 가 각각 하이-레벨인 시간 주기 동안 이처럼 방전되기 때문에, 신호 (DB) 와 신호 (REF) 의 포텐셜 (potential) 은, 도면에 도시된 바와 같이, 신호 (ActT) 가 하이 레벨인 시간 주기 (인티그레이션 동작 주기) 에서 교대로 감소한다.
메인 회로 유닛 (210) 의 최종 출력은, 커패시터 (C21) 에 접속된 신호 라인 (S1) 의 포텐셜인 신호 (REF) 와, 커패시터 (C22) 에 접속된 신호 라인 (S2) 의 포텐셜인 신호 (DB) 사이의 포텐셜 차이에 의해 나타내어진다. 이들 포텐셜 사이의 차이는 증폭기 (220) 에 의해 증폭되고, 그에 의해, 신호 (DCC; 듀티 보정 신호) 가 1-비트 디지털 신호로서 획득되고, 신호 (DCC) 는 래치 회로 (230) 에서 래칭된다. 이러한 배열에서, 신호 (DCC) 에 대한 로우-레벨 (VREF > DB) 로직 값은 듀티 비율이 50% 를 넘는다는 것을 의미하고, 신호 (DCC) 에 대한 하이-레벨 (VREF < DB) 로직 값은 듀티 비율이 50% 보다 작다는 것을 의미한다. 따라서, 생성된 신호 (DCC) 는 상기 설명된 DLL 회로 (900) 의 지연 카운터 제어기 (908) 로 공급되고, 지연 카운터 제어기 (908) 는 이러한 피드백에 기초하여 클럭 신호의 듀티 비율을 변화시킨다. 다르게 표현하면, 신호 (DCC) 가 로우 레벨에 있을 때 클럭 신호의 듀티 비율이 감소하고, 신호 (DCC) 가 하이 레벨에 있을 때 클럭 신호의 듀티 비율이 증가하도록, 제어가 수행된다. DLL 회로는 이러한 유형의 제어를 연속적으로 수행함으로써 클럭 신호의 듀티 비율이 50% 에 근접하도록 한다.
전술한 종래의 듀티 검출 회로 (200) 는, 전하의 제거 다음의 인티그레이션 동작에 의한 커패시터의 충전 레벨이 클럭 신호의 주파수에 따라 상당히 변동하는 특성을 가진다. 구체적으로, 클럭 (CLK) 주파수가 로우일때, 도 13a 에 도시된 바와 같이, 신호 (REF) 와 신호 (DB) 의 레벨은 심각하게 감소한다. 그러나, 도 13b 에 도시된 바와 같이, 신호 (REF) 와 신호 (DB) 의 레벨은 클럭 주파수가 높을 때 단지 적당히 감소한다. 따라서, 그러한 큰 레벨 차이에 적합하도록 하고자 할 때, 판정 회로의 구조는 복잡해진다는 점에서 결점이 발생한다.
도 14a 에 도시된 바와 같이, 두 클럭 신호의 듀티 차이가 클 때, 신호 (DB) 와 신호 (REF) 의 최종 포텐셜 차이 (ΔV) 는 커패시터가 인티그레이션 동작에 의해 방전된 후에 특정 레벨을 가진다. 그러나, 도 14b 에 도시된 바와 같이, 클럭 신호의 듀티 차이가 거의 없을 때, 신호 (DB) 와 신호 (REF) 의 최종 포텐셜 차이 (ΔV) 는 지극히 작다. 따라서, 그러한 미세한 포텐셜 차이에 적합하도록 하고자 할 때, 고정밀 판정 회로가 사용되어야 한다는 점에서 결점이 발생하고, 판정 회로의 구조는 복잡해진다.
도 13 에 도시된 클럭 주파수에 의존하는 문제는 공통 소스 전류를 감소시키거나 커패시터의 용량을 증가시킴으로써 어느 정도 극복이 가능하다. 그러나, 반면, 도 14 에 도시된 출력 포텐셜 차이의 문제는 공통 소스 전류를 증가시키거나 커패시터의 용량을 감소시킴으로써 어느 정도 극복이 가능하다. 따라서, 전술한 두 문제점을 극복하기 위한 방법은 상호 배타적이고, 양자 모두 절충 (trade-off) 을 포함하기 때문에, 이들 방법 사이의 수준 높은 조화를 이루기 위해서는 이들 문제를 극복하기 위한 새로운 방법이 발견되어야 한다.
따라서, 본 발명의 목적은 듀티 차이의 크기에 상관 없이 넓은 주파수의 범위에서 정확하게 동작하는 것이 가능한 듀티 검출 회로를 제공하는 것과, 그것을 제어하기 위한 방법을 제공하는 데 있다.
본 발명의 상기 및 다른 목적, 특징 및 이점들은 참조 도면과 함께 기술된 다음의 발명의 상세한 설명을 참조함으로써, 더욱 명백하게 될 것이다.
전술한 본 발명의 목적은, 클럭 신호의 듀티를 검출하고, 그 듀티에 기초하여 듀티 보정 신호를 생성하기 위한 듀티 검출 회로에 의해 달성되며, 그 듀티 검출 회로에는, 클럭 신호가 하이 레벨인 시간 주기 동안 방전되고, 클럭 신호가 로우 레벨인 시간 주기 동안 충전되는 제 1 커패시터와, 클럭 신호가 하이 레벨인 시간 주기 동안 충전되고, 클럭 신호가 로우 레벨인 시간 주기 동안 방전되는 제 2 커패시터를 적어도 포함하고, 클럭 신호에 동기되어 제 1 커패시터와 제 2 커패시터를 교대로 충전 또는 방전시키는, 메인 회로 유닛, 및 제 1 커패시터와 제 2 커패시터의 포텐셜 차이를 검출하고, 그 포텐셜 차이에 기초하여 듀티 보정 신호를 출력하기 위한 듀티 보정 신호 생성기가 제공된다.
본 발명에서, 메인 회로 유닛은, 클럭 신호가 로우 레벨인 시간 주기 동안 제 1 커패시터가 충전되는 것을 허용하는 제 1 인티그레이션 트랜지스터; 클럭 신호가 하이 레벨인 시간 주기 동안 제 1 커패시터가 방전되는 것을 허용하는 제 2 인티그레이션 트랜지스터; 클럭 신호가 하이 레벨인 시간 주기 동안 제 2 커패시터가 충전되는 것을 허용하는 제 3 인티그레이션 트랜지스터; 클럭 신호가 로우 레벨인 시간 주기 동안 제 2 커패시터가 방전되는 것을 허용하는 제 4 인티그레이션 트랜지스터; 제 1 인티그레이션 트랜지스터 및 제 3 인티그레이션 트랜지스터로 흐르는 바이어스 전류의 양을 정의함으로써, 제 1 커패시터 및 제 2 커패시터가 충전되 는 레이트를 설정하기 위한 제 1 바이어스 트랜지스터; 및 제 2 인티그레이션 트랜지스터와 제 4 인티그레이션 트랜지스터로 흐르는 바이어스 전류의 양을 정의함으로써, 제 1 커패시터와 제 2 커패시터가 방전되는 레이트를 설정하기 위한 제 2 바이어스 트랜지스터를 포함하는 것이 바람직하다.
본 발명에서, 제 1 인티그레이션 트랜지스터와 제 3 인티그레이션 트랜지스터 및 제 1 바이어스 트랜지스터는 P-채널 MOS 트랜지스터로 구성되고, 제 2 인티그레이션 트랜지스터와 제 4 인티그레이션 트랜지스터 및 제 2 바이어스 트랜지스터는 N-채널 MOS 트랜지스터로 구성되는 것이 더욱 바람직하다.
본 발명에서, 제 2 바이어스 트랜지스터에 의해 설정되는 바이어스 전류의 양은 제 1 바이어스 트랜지스터에 의해 설정되는 바이어스 전류의 양보다 크고, 제 1 바이어스 트랜지스터에 의한 바이어스 전류와 제 2 바이어스 트랜지스터에 의한 바이어스 전류의 비율은 2:3 으로 설정되는 것이 더욱 바람직하다.
본 발명의 듀티 검출 회로에는, 클럭 신호에 동기되는 소정의 타이밍에서 제 1 커패시터 및 제 2 커패시터의 충전 및 방전을 허용하는 전송 제어기가 추가로 제공되는 것이 바람직하다.
본 발명에서, 전송 제어기는 클럭 신호 주기의 정수배 동안 제 1 커패시터 및 제 2 커패시터의 충전 및 방전을 허용하는 것이 바람직하다.
전송 제어기는, 구동신호, 클럭신호, 및 그것의 지연 신호에 의해 생성된 논리 신호에 적어도 기초하여 제 1 커패시터 및 제 2 커패시터의 충전 및 방전을 허용하는 것이 바람직하다.
본 발명에서, 전송 제어기는 제 2 커패시터의 충전 및 방전 뿐만 아니라, 제 1 커패시터의 충전 및 방전이 독립적으로 일어나는 것을 허용할 수 있도록 구성되는 것이 바람직하다.
본 발명에서, 전송 제어기는, 제 1 커패시터의 충전 및 방전이 허용되는 시간 주기와, 제 2 커패시터의 충전 및 방전이 허용되는 시간 주기가 클럭 신호의 반 사이클만큼 서로로부터 오프셋되도록 하는 것이 바람직하다.
본 발명에서, 전송 제어기는 제 1 커패시터의 충전 및 방전이 개시되고 클럭 신호의 반 사이클 후에 제 2 커패시터의 충전 및 방전이 개시되도록 하는 것이 바람직하다.
본 발명의 듀티 검출 회로에는, 제 1 커패시터 및 제 2 커패시터를 소정 전원의 레벨보다 낮은 레벨에서 프리-차징하기 위한 프리-차지 유닛이 추가로 제공되는 것이 바람직하다.
본 발명에서, 프리-차지 유닛은, 소정의 전원과 제 1 커패시터 사이에 접속된 제 1 프리-차지 트랜지스터 및 소정의 전원과 제 2 커패시터 사이에 접속된 제 2 프리-차지 트랜지스터를 포함하고, 제 1 프리-차지 트랜지스터와 제 2 프리-차지 트랜지스터는 양자 모두는 N-채널 MOS 트랜지스터로 구성되는 것이 바람직하다.
본 발명의 듀티 검출 회로에는, 제 1 커패시터에 대응되도록 제공된 제 3 커패시터 및 제 2 커패시터에 대응되도록 제공된 제 4 커패시터가 추가로 제공되고, 제 1 커패시터 및 제 2 커패시터는 N-채널 MOS 게이트 커패시터로 구성되고, 제 3 커패시터 및 제 4 커패시터는 P-채널 MOS 게이트 커패시터로 구성되는 것이 바람직 하다.
본 발명에서, 듀티 보정 신호 생성기는 제 1 커패시터와 제 2 커패시터의 포텐셜 차이를 증폭하기 위한 증폭기; 및 증폭기의 출력에 기초하여 듀티 보정 신호를 생성하기 위한 래치 회로를 포함하는 것이 바람직하다.
또한 전술한 본 발명의 목적은, 제 1 커패시터의 충전 및 방전이 클럭 신호에 동기된 소정의 타이밍에서 개시되도록 하는 단계; 및 제 2 커패시터의 충전 및 방전이 제 1 커패시터의 충전 및 방전이 개시된 시간보다 클럭 신호의 반 사이클 늦은 타이밍에서 개시되도록 하는 단계를 포함하는, 전술한 듀티 검출 회로를 제어하는 방법에 의해 달성된다.
실시형태의 상세한 설명
본 발명의 바람직한 실시형태는 도면을 참조하여 이하 자세히 설명될 것이다.
도 1 은 본 발명의 바람직한 실시형태에 따른 듀티 검출 회로의 구조를 도시하는 회로도이다.
도 1 에 도시된 바와 같이, 본 실시형태에 따른 듀티 검출 회로 (100) 는, DLL 회로에 의해 생성된 내부 클럭 신호로서 신호 (RCLK) 및 신호 (FCLK) 를 수신하고, 이들 내부 클럭 신호 (이하 간단히 클럭 신호라 칭한다) 의 듀티 비율에 따라 전압 레벨 (신호 (DB) 및 신호 (REF)) 을 생성하기 위한, 메인 회로 유닛 (110); 메인 회로 유닛 (110) 의 출력을 증폭하기 위한 증폭기 (120); 증폭기 (120) 의 출력을 래칭하기 위한 래치 회로 (130); 메인 회로 유닛 (110) 내의 커패 시터를 충전 (프리-차징) 하기 위한 프리-차지 유닛 (140); 및 메인 회로 유닛 (110) 내의 커패시터의 충전 및 방전을 허용하는 전송 제어기 (150) 를 구비한다.
도 2 는 메인 회로 유닛 (110) 과 그 주위 영역을 주로 도시하는 회로도이다.
도 2 에 도시된 바와 같이, 메인 회로 유닛 (110) 은, 신호 라인 (S1) 에 접속된 제 1 커패시터 (C1) 및 제 3 커패시터 (C3); 신호 라인 (S2) 에 접속된 제 2 커패시터 (C2) 및 제 4 커패시터 (C4); 신호 (RCLK) 및 신호 (FCLK) 를 수신하고 스위칭하기 위한 제 1 내지 제 4 인티그레이션 트랜지스터 (Tr1 내지 Tr4); 인티그레이션 트랜지스터 (Tr1 및 Tr3) 의 소스와 전원 (VDD) 사이에 삽입된 제 1 바이어스 트랜지스터 (Tr5); 인티그레이션 트랜지스터 (Tr2 및 Tr4) 의 소스와 접지 (GND) 사이에 삽입된 제 2 바이어스 트랜지스터 (Tr6) 를 구비한다.
커패시터 (C1 및 C3) 의 각각의 일단은 신호 라인 (S1) 에 접속되고, 커패시터 (C1) 의 타단은 접지 (GND) 에 접속되며, 커패시터 (C3) 의 타단은 전원 (VDD) 에 접속된다. 따라서, 신호 라인 (S1) 의 포텐셜은 커패시터 (C1 및 C3) 의 충전/방전 상태에 따라 VDD 에서부터 0 까지 임의의 포텐셜에 놓일 수 있다. 동일하게, 커패시터 (C2 및 C4) 의 각각의 일단은 신호 라인 (S2) 에 접속되고, 커패시터 (C2) 의 타단은 접지 (GND) 에 연결되며, 커패시터 (C4) 의 타단은 전원 (VDD) 에 접속된다. 따라서, 신호 라인 (S2) 의 포텐셜은 커패시터 (C2 및 C4) 의 충전/방전 상태에 따라 VDD 에서부터 0 까지 임의의 포텐셜에 놓일 수 있다. 신호 라인 (S1 및 S2) 의 포텐셜은 각각 신호 (REF) 및 신호 (DB) 로서 증폭기 (120) 에 공급된다.
인티그레이션 트랜지스터 (Tr1 및 Tr2) 는 커패시터 (C1 및 C3) 가 교대로 충전과 방전을 하도록 스위칭되고, 인티그레이션 트랜지스터 (Tr1) 및 인티그레이션 트랜지스터 (Tr2) 의 공통 드레인은 신호 라인 (S1) 의 일단에 접속된다. 인티그레이션 트랜지스터 (Tr1) 는 P-채널 MOS 트랜지스터 (이하 간단히 Pch 트랜지스터라 칭한다) 로 구성되고, 인티그레이션 트랜지스터 (Tr2) 는 N-채널 MOS 트랜지스터 (이하 간단히 Nch 트랜지스터라 칭한다) 로 구성된다. 신호 (RCLK) 는 인티그레이션 트랜지스터 (Tr1 및 Tr2) 의 게이트에 공통으로 공급된다.
인티그레이션 트랜지스터 (Tr3 및 Tr4) 는 커패시터 (C2 및 C4) 가 교대로 충전 및 방전을 하도록 스위칭되고, 인티그레이션 트랜지스터 (Tr3) 및 인티그레이션 트랜지스터 (Tr4) 의 공통 드레인은 신호 라인 (S2) 의 일단에 접속된다. 인티그레이션 트랜지스터 (Tr3) 는 Pch 트랜지스터로 구성되고, 인티그레이션 트랜지스터 (Tr4) 는 Nch 트랜지스터로 구성된다. 신호 (FCLK) 는 인티그레이션 트랜지스터 (Tr3 및 Tr4) 의 게이트에 공통으로 공급된다.
바이어스 트랜지스터 (Tr5 및 Tr6) 는 바이어스 전류 (I1 및 I2) 가 흐르도록 하기 위한 트랜지스터이다. 바이어스 트랜지스터 (Tr5) 는 Pch 트랜지스터이고, 신호 (BiasP) 는 언제나 그것의 게이트에 인가되기 때문에, 바이어스 트랜지스터 (Tr5) 는 공통 소스 전류 (I1) 를 공급하는 정전류원으로서 기능한다. 바이어스 트랜지스터 (Tr6) 는 Nch 트랜지스터이고, 신호 (BiasN) 는 언제나 그것의 게이트에 인가되기 때문에, 바이어스 트랜지스터 (Tr6) 는 공통 소스 전류 (I2) 를 공급하는 정전류원으로서 기능한다. 본 실시형태에서, 커패시터의 방전은 이들 커패시터의 전하보다 크고, 따라서, 바이어스 트랜지스터 (Tr6) 의 공통 소스 전류 (I2) 는 바이어스 트랜지스터 (Tr5) 의 공통 소스 전류 (I1) 보다 약간 더 크도록 설정된다. 더욱 구체적으로, I1:I2 = 2:3 이다.
따라서, 구성된 듀티 검출 회로 (100) 의 메인 회로 유닛 (110) 에서, 커패시터 (C1 및 C3), 인티그레이션 트랜지스터 (Tr1 및 Tr2), 및 바이어스 트랜지스터 (Tr5 및 Tr6) 로 구성된 회로는, 신호 (RCLK) 에 대한 인티그레이션 회로를 이루고; 커패시터 (C2 및 C4), 인티그레이션 트랜지스터 (Tr3 및 Tr4), 및 바이어스 트랜지스터 (Tr5 및 Tr6) 로 구성된 회로는, 신호 (FCLK) 에 대한 인티그레이션 회로를 이룬다.
도 3 은 프리-차지 유닛 (140) 과 그 주위 영역을 주로 도시하는 회로도이다.
프리-차지 유닛 (140) 은 커패시터 (C1 및 C2) 를 프리-차징하기 위한 제 1 및 제 2 프리-차지 트랜지스터 (Tr7 및 Tr8) 로 주로 구성된다. 이하, 상세히 설명할 것이지만, 본 실시형태에서, 프리-차지 트랜지스터 (Tr7 및 Tr8) 는 Nch 트랜지스터로 구성된다. 신호 라인 (S1 및 S2) 은 프리-차지 트랜지스터 (Tr7 및 Tr8) 를 통해 전원 (VDD) 에 각각 접속된다. 따라서, 신호 (PreT) 가 ON 상태를 확립하기 위해 프리-차지 트랜지스터 (Tr7 및 Tr8) 의 게이트에 공급될 때, 신호 라인 (S1 및 S2) 에 각각 연결된 커패시터 (C1 및 C2) 는, 전원 (VDD) 포텐셜로부터 프리-차지 트랜지스터 (Tr7 및 Tr8) 의 문턱 전압 (Vt) 만큼 차감함으로써 획 득되는 포텐셜 (VDD-Vt) 로 충전된다. 역으로, 커패시터 (C3 및 C4) 는 양 끝단에서 포텐셜 (Vt) 로 충전된다. 커패시터 (C3 및 C4) 의 충전 레벨은 언제나 커패시터 (C1 및 C2) 의 레벨과 상보적이기 때문에, 커패시터 (C1 및 C2) 의 상태만이 이하 설명될 것이며, 커패시터 (C3 및 C4) 의 상태는 설명되지 않을 것이다.
Nch 트랜지스터는 하기와 같은 이유로 프리-차지 트랜지스터 (Tr7 및 Tr8) 로 사용된다. 종래 기술에서처럼, 커패시터가 듀티 검출 동작에서 방전되기만 할때, 전원 (VDD) 의 최대 레벨로의 프리-차징은 Pch 프리-차지 트랜지스터를 이용하여 수행되는 것이 바람직하다. 그러나, 본 실시형태에서와 같이, 커패시터가 방전될 뿐만 아니라 충전되기도 할 때, 듀티 검출 동작이 커패시터의 전하가 빠진 후에 시작되더라도, 적은 양의 전하가 먼저 인가되고, 그 다음, 클럭 신호의 듀티 비율이 점진적으로 50% 로 되는 과정에서 전하 제거가 시작된다. 이러한 경우, 커패시터의 프리-차지 레벨이 전원 (VDD) 의 최대 레벨로 설정될 때, 이 작은 포텐셜 증가에 대응되는 부분을 수신하는 것은 불가능하게 될 수 있다. 따라서, 본 실시형태에서, 이러한 유형의 결점은 신호 (DB) 및 신호 (REF) 양자 모두의 프리-차지 레벨을 전원 (VDD) 의 레벨보다 Nch 트랜지스터의 문턱값과 동일한 값 만큼 적은 레벨, 즉, VDD-Vt 레벨로 설정함으로써 극복된다.
두 신호 라인 (S1 및 S2) 을 단락시킴으로써 전하 밸런스를 형성하기 위해 프리-차지 유닛 (140) 의 트랜지스터 (Tr9 및 Tr10) 가 제공된다. 트랜지스터 (Tr9) 는 Nch 트랜지스터로 구성되고, 신호 (PreT) 는 그것의 게이트로 입력된다. 트랜지스터 (Tr10) 는 Pch 트랜지스터로 구성되고, 신호 (PreT) 는 인버터 (INV1) 를 경유하여 그것의 게이트로 입력된다.
도 4 는 전송 제어기 (150) 및 그 주위 영역을 주로 도시하는 회로도이다.
전송 제어기 (150) 는 신호 라인 (S1 및 S2) 에 접속된 커패시터 (C1 내지 C4) (도 1 및 다른 도면 참조) 의 충전 및 방전을 허용하는 구동 트랜지스터 (Tr11 내지 Tr14) 로 구성된다. 구동 트랜지스터 (Tr11 및 Tr12) 는 양자 모두 신호 라인 (S1) 상에 제공된다. 구동 트랜지스터 (Tr11) 는 Nch 트랜지스터로 구성되고, 구동 트랜지스터 (Tr12) 는 Pch 트랜지스터로 구성된다. 구동 신호 (RActT) 는 구동 트랜지스터 (Tr11) 의 게이트로 입력되고, 신호 (RActT) 는 인버터 (INV2) 를 경유하여 구동 트랜지스터 (Tr12) 의 게이트로 입력된다. 이러한 구성에 의해, 신호 라인 (S1) 은 신호 (RActT) 가 액티브 (하이-레벨) 로 변화하는 타이밍에서 인에이블 (enable) 상태로 변화하고, 커패시터 (C1 및 C3) 는 인티그레이션 트랜지스터 (Tr1 및 Tr2) 의 스위칭 동작을 통해 충전 및 방전이 된다.
구동 트랜지스터 (Tr13 및 Tr14) 는 양자 모두 신호 라인 (S2) 상에 제공된다. 구동 트랜지스터 (Tr13) 는 Nch 트랜지스터로 구성되고, 구동 트랜지스터 (Tr14) 는 Pch 트랜지스터로 구성된다. 구동 신호 (FActT) 는 구동 트랜지스터 (Tr13) 의 게이트로 입력되고, 신호 (FActT) 는 인버터 (INV3) 를 경유하여 구동 트랜지스터 (Tr14) 의 게이트로 입력된다. 이러한 구성에 의해, 신호 라인 (S2) 은 신호 (FActT) 가 액티브 (하이-레벨) 로 변화하는 타이밍에서 인에이블 상태로 변하고, 커패시터 (C1 및 C3) 는 인티그레이션 트랜지스터 (Tr3 및 Tr4) 의 스위칭 동작을 통해 충전 및 방전이 된다. 전송 제어기 (150) 는 커패시터 (C2 및 C4) 의 충전 및 방전뿐만 아니라 커패시터 (C1 및 C3) 의 충전 및 방전을 독립적으로 제어하는 것이 가능하도록 구성된다.
구동 트랜지스터 (Tr11 및 Tr12) 가 ON 인 시간의 주기 (RCLK 샘플링 주기) 는 신호 (RActT) 가 액티브 (하이-레벨) 로 변화하는 주기이고, 클럭 신호의 주기 T 의 정수배 (= nT; n 은 음이 아닌 수) 로 설정되는 것이 바람직하다. RCLK 샘플링 주기가 지나치게 짧을 때, 신호 (DB) 와 신호 (REF) 사이의 포텐셜 차이가 유지될 수 없기 때문에, 커패시터 (C1) 는 적당하게 방전될 수 없다. RCLK 샘플링 주기가 지나치게 길 때, 신호 (REF) 의 포텐셜이 증폭기 (120) 의 동작 범위 밖으로 떨어질 수 있기 때문에, 신호 (REF) 의 포텐셜은 지나치게 많이 감소한다. 그 결과로서, RCLK 샘플링 주기는 전술한 이유에 대한 고려 하에 적당한 값으로 설정되어져야만 한다. 본 실시형태에서 RCLK 샘플링 주기는 2T 로 설정된다. 동일하게, FCLK 샘플링 주기 또한 클럭 신호의 주기 T 의 정수배로 설정되는 것이 바람직하고, 본 실시형태에서는 2T 로 설정된다. 신호 라인 (S1 및 S2) 의 1 이상이 구동되는 주기가 "인티그레이션 동작 주기 (integration operation period)" 로 정의될 때, 본 실시형태에서의 인티그레이션 동작 시간은 2.5T 가 된다.
또한, 본 실시형태에서, 신호 (FActT) 는 신호 (RActT) 보다 반 사이클 늦게 액티브 상태가 되고, FCLK 샘플링 주기는 RCLK 샘플링 주기보다 반 사이클 늦게 개시된다. 커패시터 (C1 및 C2) 는 신호 (RCLK) 및 신호 (FCLK) 에 각각 동기되어 충전 및 방전이 된다. 그러나, RCLK 샘플링 주기 및 FCLK 샘플링 주기가 동 기될 때, 커패시터 (C1 및 C2) 의 하나는 방전 동작에서 시작되고, 다른 하나는 충전 동작에서 시작된다. 그 결과로서, 바이어스 트랜지스터 (Tr5 및 Tr6) 의 드레인-소스 전압 (VDS) 은 샘플링 주기의 시작 후에 바로 전하 레벨의 차이로 인해 변화하고, 이는 바이어스 전류 (I1 및 I2) 에 영향을 미친다. 그로 인해, 전하가 커패시터 (C1 및 C2) 에서 방전되는 방식이 변화하고, 신뢰 가능한 판정을 수행하는 것이 불가능할 수 있다.
도 5a 내지 5d 는 FCLK 샘플링을 반 사이클만큼 지연시키는 이유에 대한 더욱 상세한 설명을 제공하기 위한 파형도이다.
도 5a 에 도시된 바와 같이, 신호 (RCLK) 및 신호 (FCLK) 의 샘플링이 동시에 개시될 때, 샘플링은 커패시터 (C1) 에서는 전하의 제거에서부터 시작하고, 커패시터 (C2) 에서는 전하의 인가에서부터 시작한다. 이러한 배열에서, 커패시터 (C1 및 C2) 의 충전 레이트를 지배하는 공통 소스 전류 (바이어스 전류; I1), 및 커패시터의 방전 레이트를 지배하는 공통 소스 전류 (I2) 는 바이어스 트랜지스터 (Tr5 및 Tr6) 의 게이트-소스 전압 (VGS) 에 의해 판정된다. 그러나, 공통 소스 전류는 바이어스 트랜지스터의 드레인-소스 전압 (VDS) 의 영향으로 인해 변동하고, 이는 VGS 의 영향보다 작다고 간주될 수 있다.
더욱 구체적으로, 도 5b 에 도시된 바와 같이, 전하가 먼저 인가되고 그 다음 방전되는 커패시터 (C2) 로부터의 출력인 신호 (DB) 의 경우에는 VDS 의 증가로 인해 공통 소스 전류 (IGS) 는 증가한다. 반면, 전하가 처음에 방전되는 커패시터 (C1) 로부터의 출력인 신호 (REF) 의 경우에는 VDS 가 증가하지 않기 때문에 공통 소스 전류 (IDS) 의 증가는 없다. 따라서 VDS 는, 전하가 처음에 커패시터 (C1 및 C2) 로부터 방전될 때의 전하 레벨 차이에 기초하여 변화하고, 그에 의해, IDS 또한 변화한다. 전하 제거 조건은 그에 의해 변화하고, 신뢰 가능한 판정이 수행될 수 없다.
반면, RCLK 샘플링 주기와 FCLK 샘플링 주기의 시작 타이밍이 도 5c 에 도시된 바와 같이 반 사이클만큼 오프셋될 때, 커패시터 (C1 및 C2) 양자 모두는 전하의 제거에서 시작한다. 이 경우 VDS 는, 도 5d 에서 도시된 바와 같이, 양자에 대해 같은 레벨을 가지기 때문에, 공통 소스 전류 (IDS) 의 변화 또한 없다. 본 실시형태에서, 전하가 커패시터 (C1 및 C2) 로부터 먼저 방전될 때, 차지 레벨은 그에 의해 변동이 방지되고, 전하 제거 조건도 동일하게 되고, 신뢰 가능한 판정이 가능하게 된다. 따라서, FCLK 샘플링 주기의 시작 타이밍은 RCLK 샘플링 주기에 비해 반 클럭 사이클만큼 지연된다.
도 1 에 도시된 바와 같이, 메인 회로 유닛 (110) 의 최종 출력은, 커패시터 (C2 및 C4) 에 접속되는 신호 라인 (S2) 의 포텐셜인 신호 (DB) 와 커패시터 (C1 및 C3) 에 접속되는 신호 라인 (S1) 의 포텐셜인 신호 (REF) 사이의 포텐셜 차이와 같다. 다르게 표현하면, 이 메인 회로 유닛 (110) 은 신호 (RCLK) 가 하이 레벨인 주기와 신호 (FCLK) 가 하이 레벨인 주기 사이의 차이의 전압 변환에 대한 미분 회로로 간주될 수 있다. 이들 포텐셜 차이는 증폭기 (120) 에 의해 증폭된 다음, 래치 회로 (130) 에 의해 래칭되고, 그에 의해 1-비트 디지털 신호인 신호 (듀티 보정 신호; DCC) 가 얻어진다. 또한, 도 9 에서 도시된 바와 같이, 이 신호 (DCC) 는 DLL 회로의 지연 카운터 제어기로 입력되고, 지연 카운터 제어기는 이 입력에 기초하여 지연 카운터를 제어하고, 신호 (RCLK) 와 신호 (FCLK) 의 듀티 비율은 50% 에 접근하게 된다. 이러한 유형의 듀티 검출 동작은 DLL 회로가 동작하는 주기 동안 반복적으로 수행된다.
따라서, 구성된 듀티 검출 회로 (100) 의 동작은 동작 파형도인 도 6 을 참조하여, 상세하게 설명될 것이다.
도 6 에서 도시된 바와 같이, 신호 (PreT) 는 먼저 타이밍 (t1) 에서 액티브 (하이-레벨) 이 되고, 프리-차지 트랜지스터 (Tr7 내지 Tr10) 는 모두 ON 상태로 변한다. 따라서, 전원 (VDD) 으로부터의 전하 공급이 시작된다. 이 시간에서 신호 (FActT) 및 신호 (RActT) 가 모두 인액티브 (inactive; 로우-레벨) 상태이고, 구동 트랜지스터 (Tr11 내지 Tr14) 는 모두 OFF 상태에 있기 때문에, 트랜지스터 (Tr2) 또는 트랜지스터 (Tr4 및 Tr6) 를 통한 접지 (GND) 로의 전류 경로는 차단된다. 따라서, 전원 (VDD) 으로부터의 전체 전하는 커패시터 (C1 내지 C4) 로 흐르고, 커패시터 (C1 및 C2) 는 그에 의해 프리-차징된다. 그 다음, 신호 (PreT) 는 타이밍 (t2) 에서 인액티브 (로우-레벨) 이 되고, 프리-차지 트랜지스터 (Tr7 내지 Tr10) 는 모두 OFF 상태로 변화하고, 전하가 전원 (VDD) 으로부터 공급되는 것이 중단된다.
그 다음, 신호 (RActT) 가 타이밍 (t3) 에서 액티브 (하이-레벨) 이 될 때, 구동 트랜지스터 (Tr11 및 Tr12) 는 양자 모두 ON 상태로 변한다. 따라서, 커패시터 (C1) 의 충전 및 방전이 시작된다. 이 때, 신호 (RCLK) 가 액티브 (하 이-레벨) 인 주기에서, 인티그레이션 트랜지스터 (Tr1) 가 OFF 이고, 인티그레이션 트랜지스터 (Tr2) 가 ON 이기 때문에, 커패시터 (C1) 에 축적된 전하는 방전된다. 또한, 신호 (RCLK) 가 인액티브 (로우-레벨) 인 주기에서, 인티그레이션 트랜지스터 (Tr1) 가 ON 이고, 인티그레이션 트랜지스터 (Tr2) 가 OFF 이기 때문에, 전하는 커패시터 (C1) 에 인가된다. 따라서, 커패시터 (C1) 가 신호 (RCLK) 에 따라 교대로 충전되고 방전됨을 반복한다. 그러나, 충전 측 상의 공통 소스 전류 (I1) 에 대해서보다 방전 측 상의 공통 소스 전류 (I2) 에 대해 더 큰 양의 전류가 설정되기 때문에, 커패시터 (C1) 의 전하량은 충전과 방전이 반복됨에 따라 점차 감소한다.
그 다음, 타이밍 (t3) 으로부터 신호 (RCLK) (또는 신호 (FCLK)) 의 반 사이클 지연된 타이밍 (t4) 에서 신호 (FActT) 가 액티브 (하이-레벨) 가 될 때, 구동 트랜지스터 (Tr13 및 Tr14) 양자 모두는 ON 상태로 변한다. 따라서, 커패시터 (C2) 의 충전과 방전은 커패시터 (C1) 의 경우와 같은 방식으로 시작된다. 이 때, 신호 (FCLK) 가 액티브 (하이-레벨) 인 주기에서 인티그레이션 트랜지스터 (Tr3) 가 OFF 이고, 인티그레이션 트랜지스터 (Tr4) 가 ON 이기 때문에, 커패시터 (C2) 에 축적된 전하는 방전된다. 또한, 신호 (FCLK) 가 인액티브 (로우-레벨) 인 주기에서 인티그레이션 트랜지스터 (Tr3) 가 ON 이고, 인티그레이션 트랜지스터 (Tr4) 가 OFF 이기 때문에, 전하는 커패시터 (C2) 에 인가된다. 따라서, 커패시터 (C2) 는 신호 (FCLK) 에 따라 교대로 충전되고 방전됨을 반복한다. 그러나, 충전 측 상의 공통 소스 전류 (I1) 에 대해서보다 방전 측 상의 공통 소스 전 류 (I2) 에 대해 더 큰 양의 전류가 설정되기 때문에, 커패시터 (C2) 의 전하량은 충전과 방전이 반복됨에 따라 점차 감소한다.
신호 (RCLK) 와 신호 (FCLK) 가 이러한 배열에서 상보적인 신호이기 때문에, 커패시터 (C1) 는 커패시터 (C2) 가 충전될 때 방전되고, 커패시터 (C2) 는 커패시터 (C1) 가 방전될 때 충전이 되며, 충전과 방전은 번갈아 수행된다. 특정 주기의 시간 (본 실시형태에서는 2T 의 주기) 이 경과한 타이밍 (t5) 에서 신호 (RActT) 는 인액티브 (로우-레벨) 로 변하고, 그 다음, 신호 (FActT) 는 반 사이클 지연된 타이밍 (t6) 에서 인액티브 (로우-레벨) 로 변한다. 그로 인해, 전체 인티그레이션 동작 주기는 종료되고, 커패시터 (C1 및 C2) 를 충전하고 방전하기 위한 동작은 완결된다.
그 다음, 신호 (JdgT) 는 타이밍 (t6) 에서 액티브 (하이-레벨) 로 변하고, 증폭기 (120) 는 그 타이밍에서 신호 (DB) 및 신호 (REF) 를 수신한다. 따라서, 이들 신호 간의 포텐셜 차이는 래치 회로 (130) 에 의해 수신된다. 그 다음, 래치 회로 (130) 의 출력은 신호 (DCC) 로서 DLL 회로의 지연 카운터 제어기로 공급된다. 전술한 동작은 DLL 회로가 동작하는 주기 동안 반복적으로 수행된다. 그에 의해 DLL 회로가 클럭 신호의 듀티 비율을 50% 가깝게 안정화시키는 것이 가능하게 된다.
전술한 바와 같이, 본 실시형태의 듀티 검출 회로 (100) 에 의해, 신호 (RCLK) 및 신호 (FCLK) 가 액티브일 때 커패시터 (C1 및 C2) 가 방전될 뿐만 아니라, 신호 (RCLK) 및 신호 (FCLK) 가 인액티브일 때 커패시터 (C1 및 C2) 는 또한 충전되고, 커패시터 (C1 및 C2) 의 충전 및 방전은 교대로 수행된다. 따라서, 판정 동안 신호 (DB) 및 신호 (REF) 의 레벨의 폭 넓은 변화를 억제하는 것이 가능하다. 커패시터의 충전 및 방전은 신호 (DB) 와 신호 (REF) 사이의 포텐셜 차이를 확대하는 방향으로 행해지기 때문에, 신호 (DB) 와 신호 (REF) 사이의 포텐셜 차이는 듀티 비율이 50% 에서 약간 오프셋될 때에도 증가될 수 있다. 구체적으로, 신호 (DB) 와 신호 (REF) 사이의 포텐셜 차이는, 판정 동안 그 레벨에서의 심각한 감소를 최소화하는 동안 적당하게 유지될 수 있다.
본 실시형태에 의해, 신호 (RCLK) 의 샘플링 주기와 신호 (FCLK) 의 샘플링 주기는 반 사이클만큼 오프셋되기 때문에, 커패시터 (C2 및 C1) 의 충전 및 방전 조건에서 어떤 실질적인 차이도 발생하지 않는다. 따라서, 듀티를 반영하는 정확한 포텐셜이 신호 (DB) 와 신호 (REF) 의 포텐셜로서 획득될 수 있다.
본 실시형태에 의해, Nch 트랜지스터가 프리-차지 유닛 (140) 의 프리-차지 트랜지스터 (Tr7 및 Tr8) 로서 사용되고, 프리-차징 동안 커패시터 (C1 및 C2) 의 프리-차지 레벨은 전원 (VDD) 의 최대 레벨보다 낮은 레벨로 설정된다. 따라서, 커패시터 (C1 및 C2) 가 듀티 검출 동작에 의해 충전될 때에도 포화는 일어나지 않고, 포텐셜은 원래의 프리-차징 레벨 넘어서까지 증가한다.
도 7 은 커패시터 (C1 내지 C4) 의 또 다른 실시형태를 도시하는 회로도이다.
도 7 에 도시된 바와 같이, 게이트 커패시터가 커패시터 (C1 내지 C4) 로서 사용되는 것이 바람직하고, 그 중에서도, Nch 게이트 커패시터가 커패시터 (C1 및 C2) 로서 사용되는 것이 바람직하고, Pch 게이트 커패시터가 커패시터 (C3 및 C4) 로서 사용되는 것이 바람직하다. 본 실시형태에서, 커패시터의 충전 및 방전이 모두 수행되기 때문에, 신호 (DB) 와 신호 (REF) 의 포텐셜이 심각하게 변동하고, 어떤 경우에는, 잠시 음의 포텐셜에 달한다. 포텐셜이 이렇게 너무 많이 감소할 때, Nch 게이트 커패시터의 채널은 턴 오프되고, 커패시터의 성능이 심각하게 감소한다. 이러한 경우, Pch 게이트 커패시터는 Nch 게이트 커패시터의 부적절함을 보충하기 위해 보조 방식으로 기능한다.
도 8 은 전송 제어기의 또 다른 실시형태를 도시하는 회로도이다. 도 4 에서와 동일하게, 신호 (FCLK) 측 상의 전송 제어기의 회로 구조는 신호 (RCLK) 측 상의 회로 구조와 동일하다. 따라서, 신호 (RCLK) 측만이 여기에 설명하고, 신호 (FCLK) 측의 설명은 생략한다.
도 8 에 도시된 바와 같이, 본 실시형태는 신호 (RCLK) 가 전송 제어기 (160) 를 경유하여 트랜지스터 (Tr1 및 Tr2) 로 입력된다는 점에서 도 4 의 전송 제어기 (150) 와 다르다. 이 전송 제어기 (160) 는 주로 OR 게이트 (161) 와 AND 게이트 (162) 로 구성된다. OR 게이트 (161) 의 출력단은 트랜지스터 (Tr1) 의 게이트에 접속되고, AND 게이트 (162) 의 출력단은 트랜지스터 (TR2) 의 게이트에 접속된다. OR 게이트 (161) 에는 인버터 (INV4) 를 경유한 신호 (RActT) 뿐만 아니라, 신호 (RCLK) 와 그 지연 신호가 제공된다. 신호 (RCLK) 의 지연 신호는 지연 회로 (163) 에 의해 생성된다. 이들 신호의 논리합은 트랜지스터 (Tr1) 의 게이트에 공급된다. 따라서, 신호 (RCLK) 와 신호 (RActT) 의 상승 에지가 서로로부터 약간 오프셋될 때에도, 각각의 타이밍은 동기될 수 있고, 게이트는 오픈될 수 있다. 신호 (RCLK) 및 그 지연 신호는 AND 게이트 (162) 로 입력되고, 신호 (RActT) 또한 바로 거기로 입력된다. 이들 신호의 논리곱은 트랜지스터 (Tr2) 의 게이트로 공급된다. 따라서, 신호 (RCLK) 및 신호 (RActT) 의 상승 에지가 서로로부터 약간 오프셋 될 때에도, 각각의 타이밍은 동기될 수 있고, 게이트는 오픈될 수 있다.
전술한 바와 같이, 본 실시형태의 전송 제어기 (160) 로, 신호 (RCLK) 와 신호 (RActT) 사이의 타이밍과 신호 (FCLK) 와 신호 (FActT) 사이의 타이밍을 신뢰 가능하게 확립하는 것이 가능하다. 따라서, 인티그레이션 동작은 에러 없이 수행될 수 있고, 고정밀 듀티 검출이 수행될 수 있다. 신호 라인 (S1 및 S2) 사이에 전송 제어기를 공급할 필요가 더 이상 없기 때문에, 신호 (DB) 와 신호 (REF) 의 포텐셜로서 더욱 정확한 듀티를 반영한 포텐셜을 획득하는 것이 가능하게 된다.
본 발명의 바람직한 실시형태를 전술하였지만, 본 발명은 전술한 실시형태에 한정되는 것이 아니고, 본 발명의 목적된 범위 내에서 다양한 변형 또한 가능하다. 그러한 변형들도 본 발명의 범위에 속한다는 것은 명백하다.
예를 들어, 전술한 실시형태에서, [동작]이 전하의 제거 후에 개시되는 경우가 설명되었지만, [동작]은 전하를 인가한 후에 개시될 수도 있다. 그 다음, 커패시터의 충전 및 방전의 밸런스가 프리-차지 레벨의 설정에서 고려되어야 한다; 예를 들어, 프리-차지 레벨은 바이어스 전류 (I1 및 I2) 가 같을 때, VDD/2 로 설정될 수도 있다.
전술한 실시형태에서, 두 커패시터 (C2 및 C4) 는 신호 라인 (S2) 에 접속되고, 두 커패시터 (C1 및 C3) 는 신호 라인 (S1) 에 접속되지만, 커패시터 (C3 및 C4) 는 생략될 수도 있다. 커패시터 (C3 및 C4) 가 생략될 때, 듀티 에러는 인티그레이션 주기 동안 커패시터 (C1 및 C2) 의 충전량에 의해 검출된다.
또한, 래치 회로 (130) 가, 검출된 포텐셜 차이에 기초하여 듀티 보정 신호를 생성하고, 제 1 및 제 2 커패시터 (C1 및 C2) 사이의 포텐셜 차이를 검출하기 위한 듀티 보정 신호 생성기를 구성하는 경우가 전술한 실시형태에서 설명되었다. 그러나, 듀티 보정 신호 생성기는 이러한 구성에 한정되지 않고, 다양한 형태를 취할 수도 있다.
본 발명을 통해 듀티 차이의 크기에 상관 없이 넓은 주파수의 범위에서 정확하게 동작하는 것이 가능한 듀티 검출 회로와 그것을 제어하기 위한 방법을 제공할 수 있다.
Claims (20)
- 클럭 신호의 듀티를 검출하고, 상기 듀티에 기초하여 듀티 보정 신호를 생성하기 위한 듀티 검출 회로로서,상기 클럭 신호가 하이 레벨인 시간 주기 동안 방전되고, 상기 클럭 신호가 로우 레벨인 시간 주기 동안 충전되는 제 1 커패시터와, 상기 클럭 신호가 하이 레벨인 시간 주기 동안 충전되고, 상기 클럭 신호가 로우 레벨인 시간 주기 동안 방전되는 제 2 커패시터를 적어도 포함하고, 상기 클럭 신호에 동기되어 상기 제 1 커패시터 및 상기 제 2 커패시터를 교대로 충전 또는 방전시키는, 메인 회로 유닛; 및상기 제 1 커패시터 및 상기 제 2 커패시터의 포텐셜 차이를 검출하고, 상기 포텐셜 차이에 기초하여 듀티 보정 신호를 출력하기 위한 듀티 보정 신호 생성기를 구비하는, 듀티 검출 회로.
- 제 1 항에 있어서,상기 메인 회로 유닛은,상기 클럭 신호가 로우 레벨인 시간 주기 동안 상기 제 1 커패시터가 충전되는 것을 허용하는 제 1 인티그레이션 트랜지스터;상기 클럭 신호가 하이 레벨인 시간 주기 동안 상기 제 1 커패시터가 방전되는 것을 허용하는 제 2 인티그레이션 트랜지스터;상기 클럭 신호가 하이 레벨인 시간 주기 동안 상기 제 2 커패시터가 충전되는 것을 허용하는 제 3 인티그레이션 트랜지스터;상기 클럭 신호가 로우 레벨인 시간 주기 동안 상기 제 2 커패시터가 방전되는 것을 허용하는 제 4 인티그레이션 트랜지스터;상기 제 1 인티그레이션 트랜지스터 및 상기 제 3 인티그레이션 트랜지스터로 흐르는 바이어스 전류의 양을 정의함으로써, 상기 제 1 커패시터 및 상기 제 2 커패시터가 충전되는 레이트를 설정하기 위한 제 1 바이어스 트랜지스터; 및상기 제 2 인티그레이션 트랜지스터 및 상기 제 4 인티그레이션 트랜지스터로 흐르는 바이어스 전류의 양을 정의함으로써, 상기 제 1 커패시터 및 상기 제 2 커패시터가 방전되는 레이트를 설정하기 위한 제 2 바이어스 트랜지스터를 구비하는, 듀티 검출 회로.
- 제 2 항에 있어서,상기 제 1 인티그레이션 트랜지스터와 상기 제 3 인티그레이션 트랜지스터 및 상기 제 1 바이어스 트랜지스터는 P-채널 MOS 트랜지스터로 구성되고,상기 제 2 인티그레이션 트랜지스터와 상기 제 4 인티그레이션 트랜지스터 및 상기 제 2 바이어스 트랜지스터는 N-채널 MOS 트랜지스터로 구성되는, 듀티 검출 회로.
- 제 2 항에 있어서,상기 제 2 바이어스 트랜지스터에 의해 설정되는 상기 바이어스 전류의 양은 상기 제 1 바이어스 트랜지스터에 의해 설정되는 상기 바이어스 전류의 양보다 큰, 듀티 검출 회로.
- 제 4 항에 있어서,상기 제 1 바이어스 트랜지스터에 의한 상기 바이어스 전류와 상기 제 2 바이어스 트랜지스터에 의한 상기 바이어스 전류의 비율은 2:3 으로 설정되는, 듀티 검출 회로.
- 제 1 항에 있어서,상기 클럭 신호에 동기되는 소정의 타이밍에서 상기 제 1 커패시터 및 상기 제 2 커패시터의 충전 및 방전을 허용하는 전송 제어기를 추가로 구비하는, 듀티 검출 회로.
- 제 5 항에 있어서,상기 클럭 신호에 동기되는 소정의 타이밍에서 상기 제 1 커패시터 및 상기 제 2 커패시터의 충전 및 방전을 허용하는 전송 제어기를 추가로 구비하는, 듀티 검출 회로.
- 제 7 항에 있어서,상기 전송 제어기는, 상기 클럭 신호 주기의 정수배 동안 상기 제 1 커패시터 및 상기 제 2 커패시터의 충전 및 방전을 허용하는, 듀티 검출 회로.
- 제 8 항에 있어서,상기 전송 제어기는, 구동 신호, 상기 클럭 신호, 및 그것의 지연 신호에 의해 생성된 논리 신호에 적어도 기초하여, 상기 제 1 커패시터 및 상기 제 2 커패시터의 충전 및 방전을 허용하는, 듀티 검출 회로.
- 제 7 항에 있어서,상기 전송 제어기는, 상기 제 1 커패시터의 충전 및 방전과 상기 제 2 커패시터의 충전 및 방전이 독립적으로 일어나는 것을 허용할 수 있도록 구성된, 듀티 검출 회로.
- 제 10 항에 있어서,상기 전송 제어기는, 상기 제 1 커패시터의 충전 및 방전이 허용되는 상기 시간 주기와, 상기 제 2 커패시터의 충전 및 방전이 허용되는 상기 시간 주기가 상기 클럭 신호의 반 사이클만큼 서로로부터 오프셋되도록 하는, 듀티 검출 회로.
- 제 11 항에 있어서,상기 전송 제어기는, 상기 제 1 커패시터의 충전 및 방전이 개시되고 상기 클럭 신호의 반 사이클 후에 상기 제 2 커패시터의 충전 및 방전이 개시되도록 하는, 듀티 검출 회로.
- 제 1 항에 있어서,상기 제 1 커패시터 및 상기 제 2 커패시터를 소정 전원의 레벨보다 낮은 레벨에서 프리-차징하기 위한 프리-차지 유닛을 추가로 구비하는, 듀티 검출 회로.
- 제 6 항에 있어서,상기 제 1 커패시터 및 상기 제 2 커패시터를 소정 전원의 레벨보다 낮은 레벨에서 프리-차징하기 위한 프리-차지 유닛을 추가로 구비하는, 듀티 검출 회로.
- 제 14 항에 있어서,상기 프리-차지 유닛은, 상기 소정 전원과 상기 제 1 커패시터 사이에 접속된 제 1 프리-차지 트랜지스터; 및 상기 소정 전원과 상기 제 2 커패시터 사이에 접속된 제 2 프리-차지 트랜지스터를 포함하고, 상기 제 1 프리-차지 트랜지스터와 상기 제 2 프리-차지 트랜지스터 양자 모두는 N-채널 MOS 트랜지스터로 구성되는, 듀티 검출 회로.
- 제 1 항에 있어서,상기 제 1 커패시터에 대응되도록 제공된 제 3 커패시터; 및 상기 제 2 커패 시터에 대응되도록 제공된 제 4 커패시터를 추가로 구비하고,상기 제 1 커패시터 및 상기 제 2 커패시터는 N-채널 MOS 게이트 커패시터로 구성되고,상기 제 3 커패시터 및 상기 제 4 커패시터는 P-채널 MOS 게이트 커패시터로 구성되는, 듀티 검출 회로.
- 제 14 항에 있어서,상기 제 1 커패시터에 대응되도록 제공된 제 3 커패시터; 및 상기 제 2 커패시터에 대응되도록 구성된 제 4 커패시터를 추가로 구비하고,상기 제 1 커패시터 및 상기 제 2 커패시터는 N-채널 MOS 게이트 커패시터로 구성되고,상기 제 3 커패시터 및 상기 제 4 커패시터는 P-채널 MOS 게이트 커패시터로 구성되는, 듀티 검출 회로.
- 제 1 항에 있어서,상기 듀티 보정 신호 생성기는,상기 제 1 커패시터와 상기 제 2 커패시터의 상기 포텐셜 차이를 증폭하기 위한 증폭기; 및상기 증폭기의 출력에 기초하여 상기 듀티 보정 신호를 생성하기 위한 래치 회로를 포함하는, 듀티 검출 회로.
- 제 17 항에 있어서,상기 듀티 보정 신호 생성기는,상기 제 1 커패시터와 상기 제 2 커패시터의 상기 포텐셜 차이를 증폭하기 위한 증폭기; 및상기 증폭기의 출력에 기초하여 상기 듀티 보정 신호를 생성하기 위한 래치 회로를 포함하는, 듀티 검출 회로.
- 제 1 항에 기재된 듀티 검출 회로를 제어하기 위한 방법으로서,상기 제 1 커패시터의 충전 및 방전이 상기 클럭 신호에 동기된 소정의 타이밍에서 개시되도록 하는 단계; 및상기 제 2 커패시터의 충전 및 방전이 상기 제 1 커패시터의 충전 및 방전이 개시된 시간보다 상기 클럭 신호의 반 사이클 늦은 타이밍에서 개시되도록 하는 단계를 포함하는, 듀티 검출 회로 제어 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005117750A JP4086855B2 (ja) | 2005-04-15 | 2005-04-15 | デューティ検出回路及びその制御方法 |
| JPJP-P-2005-00117750 | 2005-04-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060109352A true KR20060109352A (ko) | 2006-10-19 |
| KR100842695B1 KR100842695B1 (ko) | 2008-07-01 |
Family
ID=37078083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060034337A KR100842695B1 (ko) | 2005-04-15 | 2006-04-15 | 듀티 검출 회로 및 그 제어 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7417479B2 (ko) |
| JP (1) | JP4086855B2 (ko) |
| KR (1) | KR100842695B1 (ko) |
| CN (1) | CN1848687B (ko) |
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-
2005
- 2005-04-15 JP JP2005117750A patent/JP4086855B2/ja not_active Expired - Fee Related
-
2006
- 2006-04-11 CN CN2006100747138A patent/CN1848687B/zh not_active Expired - Fee Related
- 2006-04-12 US US11/401,889 patent/US7417479B2/en not_active Expired - Fee Related
- 2006-04-15 KR KR1020060034337A patent/KR100842695B1/ko not_active IP Right Cessation
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Also Published As
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|---|---|
| JP2006303553A (ja) | 2006-11-02 |
| KR100842695B1 (ko) | 2008-07-01 |
| JP4086855B2 (ja) | 2008-05-14 |
| CN1848687B (zh) | 2010-05-12 |
| US20060232311A1 (en) | 2006-10-19 |
| CN1848687A (zh) | 2006-10-18 |
| US7417479B2 (en) | 2008-08-26 |
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