JP2002203395A - 昇圧回路およびそれを用いた半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】昇圧回路の駆動能力を切り替えることによって
消費電力を低減する。 【解決手段】外部入力の選択信号に応答して、周波数の
異なる２種類のクロック信号を発生する発振回路１１
と、発振回路１１からのクロック信号に応じた駆動能力
で昇圧動作を行う昇圧電源生成回路１２とを備えてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、昇圧回路および
それを用いた半導体メモリに関し、より特定的には、Ｅ
ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂ
ｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ）やフラッシュメモリなどの不揮発性半
導体記憶装置などに使用される昇圧回路およびそれを用
いた半導体メモリに関する。

【０００２】

【従来の技術】従来、ＥＥＰＲＯＭやフラッシュメモリ
などの不揮発性半導体記憶装置では、酸化膜によって覆
われた浮遊ゲートに電荷を保持しているか否かでデータ
の判別を行う。そのため、データの書き込みおよび消去
時に、浮遊ゲートを覆っている酸化膜にトンネル電流を
流す必要がある。このトンネル電流を流すためには、電
源電圧以上の高電圧が必要である。この高電圧を生成す
るために、従来、昇圧回路が用いられている。図８は、
従来の昇圧回路の全体構成を示したブロック図である。
図８を参照して、従来の昇圧回路１１０は、クロック信
号を発生するための発振回路１１１と、発振回路１１１
から出力されるクロック信号に基づいて電圧の昇圧動作
を行うための昇圧電源生成回路１１２とを備えている。
昇圧電源生成回路１１２からは、昇圧された駆動電源電
圧が出力される。

【０００３】図８に示した従来の昇圧回路１１０では、
昇圧電源生成回路１１２を駆動するためのクロック信号
の周波数は一定であるので、昇圧電源生成回路１１２の
駆動能力は一定となっている。

【０００４】図８に示した従来の昇圧回路１１０を、フ
ラッシュメモリの昇圧回路として用いる場合、昇圧電源
生成回路１１２の駆動能力は、フラッシュメモリのデー
タ書き込み時に必要十分かそれ以上の値に設計されてい
る。ここで、フラッシュメモリのデータの書き込み時に
は、負荷電流（セル電流）が流れるので、昇圧回路１１
０の駆動能力は、ある程度高くする必要がある。その一
方、フラッシュメモリのデータの消去時には、書き込み
時と異なり、メモリセルに流れるセル電流はほぼゼロで
あるので、昇圧回路１１０の負荷電流もほぼゼロにな
る。このため、データの消去時には、書き込み時と比較
して、昇圧回路１１０の駆動能力は少なくしても問題は
ない。

【０００５】

【発明が解決しようとする課題】しかしながら、従来で
は、上記したように、昇圧電源生成回路１１２を駆動す
るクロック信号の周波数は一定であるので、昇圧電源生
成回路１１２の駆動能力は、データの書き込み時および
データの消去時において一定である。この場合、昇圧電
源生成回路１１２の駆動能力は、データの書き込み時に
必要な高い駆動能力に設定されているので、データの消
去時に、必要以上の駆動能力を昇圧電源生成回路１１２
が有することになる。その結果、データの消去時に余分
な電力を消費しているという問題点があった。

【０００６】また、従来の昇圧回路１１０の回路レイア
ウトでは、昇圧電源生成回路１１２に含まれる各キャパ
シタＣ_A（ｉ）（１≦ｉ≦Ｎ、Ｎは段数）を構成するト
ランジスタの面積Ｓが、その大部分を占めている。この
点を考慮して、従来では、昇圧回路１１０の回路設計を
行う場合、トランジスタ面積Ｓおよび段数Ｎを主な設計
パラメータとして、回路シミュレータを用いて回路の特
性を検証することによって設計を行っていた。しかし、
このように回路シミュレータのみを用いて回路面積の小
さい昇圧回路１１０を設計しようとすると、設計に長期
間かかるという問題点があった。

【０００７】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の一つの目的は、
駆動能力を切り替えることによって余分な電力の消費を
防止することが可能な昇圧回路およびそれを用いた半導
体メモリを提供することである。

【０００８】この発明のもう一つの目的は、上記の昇圧
回路において、回路面積の小さい昇圧回路の設計を短期
間で行うことである。

【０００９】

【課題を解決するための手段】請求項１による昇圧回路
は、外部入力の選択信号に応答して、周波数の異なる２
種類のクロック信号を発生する発振手段と、発振手段か
らのクロック信号に応じた駆動能力で昇圧動作を行う昇
圧手段とを備えている。

【００１０】請求項１では、上記のように、外部入力の
選択信号に応答して、周波数の異なる２種類のクロック
信号を発生する発振手段を設けることによって、昇圧手
段の駆動能力を２段階に切り換えることができる。これ
により、たとえば、フラッシュメモリにおいて、書き込
み動作を行う際には、高周波数のクロック信号を用いる
ことにより駆動能力を高くするとともに、消去動作を行
う際には、低周波数のクロック信号を用いることにより
駆動能力を低くすることができる。これにより、消去動
作の際に、余分な電力を消費するのを防止することがで
きる。その結果、同一の高い駆動能力で書き込みおよび
消去動作を行う場合に比べて、消費電力を低減すること
ができる。

【００１１】請求項２による昇圧回路は、請求項１の構
成において、発振手段は、選択信号が第１レベルの場合
には、第１周波数を有する第１クロック信号を発生し、
選択信号が第２レベルの場合には、第１周波数よりも低
い第２周波数を有する第２クロック信号を発生する。請
求項２では、このように構成することによって、第１周
波数の第１クロック信号の場合には、駆動能力を高くす
ることができるとともに、第２周波数の第２クロック信
号の場合には、駆動能力を低くすることができる。

【００１２】請求項３による昇圧回路は、請求項１また
は２の構成において、発振手段は、外部入力の選択信号
に応じて、周波数の異なる２種類のクロック信号のいず
れかを発振するリングオシレータを含む。請求項３で
は、このように構成することによって、リングオシレー
タから出力されるクロック信号の周波数を容易に２段階
に切り換えることができ、その結果、昇圧回路の駆動能
力を容易に２段階に変化させることができる。

【００１３】請求項４による昇圧回路は、請求項３の構
成において、リングオシレータは、奇数段に縦続接続さ
れた複数のインバータを有する第１インバータ部と、偶
数段に縦続接続された複数のインバータを有する第２イ
ンバータ部と、選択信号に応じて、第１インバータ部の
みをリングオシレータとして用いるか、第１インバータ
部と第２インバータ部とを環状接続に切り換えてリング
オシレータとして用いるかを選択する選択回路とを含
む。請求項４では、このように構成することによって、
第１インバータ部のみをリングオシレータとして用いる
場合には、高い周波数のクロック信号が出力されるとと
もに、第１インバータ部と第２インバータ部とを環状接
続に切り換えてリングオシレータとして用いる場合に
は、低い周波数のクロック信号が出力される。これによ
り、リングオシレータから出力されるクロック信号の周
波数を容易に２段階に切り換えることができる。

【００１４】請求項５による昇圧回路は、請求項１〜４
のいずれかの構成において、以下の特性式を用いて、仕
様条件としての任意のＶｏｕｔ、Ｉｏｕｔ、Ｖｃｃおよ
びＣ _Bを満たし、かつ、回路レイアウト面積（≒Ｎ×
Ｓ、Ｓ＝Ｃ_Aｄ／ε）が極小値になるような段数Ｎと容
量Ｃ_Aとを算出し、さらに、その算出した段数Ｎと容量
Ｃ_Aとを回路シミュレータを用いて検証するとともに、
必要に応じて、仕様条件を満足するように上記算出した
段数Ｎと容量Ｃ_Aとを補正することによって、昇圧手段
の段数Ｎと容量Ｃ_Aとを決定する。

【００１５】

【数３】 ここで、Ｖｏｕｔは出力電圧、Ｉｏｕｔは負荷電流、Ｖ
ｃｃは電源電圧、Ｃ_A、Ｃ_Bはトランジスタのソース／ド
レインを接続して形成したキャパシタの容量、Ｎは段
数、Ｔは発振手段から出力されるクロック信号の周期、
Ｓは容量Ｃ_Aを構成するトランジスタのゲート面積、ε
はそのゲート酸化膜の誘電率、ｄはそのゲート酸化膜の
膜厚である。

【００１６】請求項５では、上記のような負荷電流−出
力電圧の特性式と回路シミュレータとを用いることによ
って、回路シミュレータのみを用いる従来の場合に比べ
て、より短期間で回路面積の小さい昇圧回路の設計を行
うことができる。

【００１７】請求項６による半導体メモリは、外部入力
の選択信号に応答して、周波数の異なる２種類のクロッ
ク信号を発生する発振手段と、発振手段からのクロック
信号に応じた駆動能力で昇圧動作を行う昇圧手段とを備
えた昇圧回路を用いた半導体メモリであって、発振手段
は、データの書き込み時には、高い周波数のクロック信
号を発生させるとともに、データの消去時には、低い周
波数のクロック信号を発生させる。請求項６では、この
ように構成することによって、たとえば、フラッシュメ
モリにおいて、データの書き込みを行う際には、駆動能
力を高くするとともに、データの消去を行う際には、駆
動能力を低くすることができる。これにより、消去動作
の際に、余分な電力を消費するのを防止することができ
る。その結果、同一の高い駆動能力でデータの書き込み
および消去を行う場合に比べて、消費電力を低減するこ
とができる。

【００１８】請求項７における昇圧回路では、クロック
信号を発生する発振手段と、発振手段からのクロック信
号に応じた昇圧動作を行う昇圧手段とを備えた昇圧回路
において、以下の特性式を用いて、仕様条件としての任
意のＶｏｕｔ、Ｉｏｕｔ、ＶｃｃおよびＣ_Bを満たし、
かつ、回路レイアウト面積（≒Ｎ×Ｓ、Ｓ＝Ｃ_Aｄ／
ε）が極小値になるような段数Ｎと容量Ｃ_Aとを算出
し、さらに、その算出した段数Ｎと容量Ｃ_Aとを回路シ
ミュレータを用いて検証するとともに、必要に応じて、
仕様条件を満足するように上記算出した段数Ｎと容量Ｃ
_Aとを補正することによって、昇圧手段の段数Ｎと容量
Ｃ_Aとを決定する。

【００１９】

【数４】 ここで、Ｖｏｕｔは出力電圧、Ｉｏｕｔは負荷電流、Ｖ
ｃｃは電源電圧、Ｃ_A、Ｃ_Bはトランジスタのソース／ド
レインを接続して形成したキャパシタの容量、Ｎは段
数、Ｔは発振手段から出力されるクロック信号の周期、
Ｓは容量Ｃ_Aを構成するトランジスタのゲート面積、ε
はそのゲート酸化膜の誘電率、ｄはそのゲート酸化膜の
膜厚である。

【００２０】請求項７では、上記のような負荷電流−出
力電圧の特性式と回路シミュレータとを用いることによ
って、回路シミュレータのみを用いる従来の場合に比べ
て、より短期間で回路面積の小さい昇圧回路の設計を行
うことができる。

【００２１】

【発明の実施の形態】以下、本発明を具体化した実施形
態を図面に基づいて説明する。

【００２２】図１は、本発明の一実施形態による昇圧回
路の構成を示したブロック図である。図２は、図１に示
したリングオシレータ回路の内部構成を示した回路図で
ある。また、図３および図４は、図１に示した信号変換
回路の内部構成を示した回路図である。図５は、図１に
示した昇圧電源生成回路の内部構成を示した回路図であ
る。図６は、図５に示した昇圧電源生成回路に入力され
るクロック信号のタイミング図である。

【００２３】まず、図１を参照して、本実施形態の昇圧
回路１０は、外部入力の選択信号に基づいて、クロック
信号を発生するための発振回路１１と、クロック信号に
対応する駆動能力で昇圧動作を行う昇圧電源生成回路１
２とを備えている。なお、発振回路１１が、本発明の
「発振手段」の一例であり、昇圧電源生成回路１２が、
本発明の「昇圧手段」の一例である。発振回路１１は、
さらに、リングオシレータ回路１３と、そのリングオシ
レータ回路１３から出力されるクロック信号を、昇圧電
源生成回路１２を駆動する各信号に変換する信号変換回
路１４とを含んでいる。

【００２４】リングオシレータ回路１３は、図２に示す
ように、第１インバータ部５４と、第２インバータ部５
５と、選択回路５０とを備えている。第１インバータ部
５４は、インバータとして動作するナンドゲート５７
と、複数のインバータ５８とが奇数段に縦続接続されて
いる。また、第２インバータ部５５は、複数のインバー
タ部５６が偶数段に縦続接続されている。また、第１イ
ンバータ部５４の出力端と第２インバータ部５５の入力
端とは接続されている。選択回路５０は、第１インバー
タ部５４のみをリングオシレータとして用いるか、第１
インバータ部５４と第２インバータ部５５とを環状接続
に切り替えてリングオシレータとして用いるかを選択す
るものである。

【００２５】選択回路５０は、転送ゲート５１および５
２と、インバータ５３とを備えている。転送ゲート５１
の一端は、奇数段に縦続接続された第１インバータ部５
４の出力端に接続されている。また、転送ゲート５２の
一端は、偶数段に縦続接続された第２インバータ部５５
の出力端に接続されている。

【００２６】転送ゲート５１および５２の他端は、第１
インバータ部５４の入力端に接続されているとともに、
リングオシレータ回路１３の出力端を構成する。転送ゲ
ート５１および５２は、ＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタとが並列に接続された構造を有する。

【００２７】転送ゲート５１のＰＭＯＳトランジスタお
よび転送ゲート５２のＮＭＯＳトランジスタには、選択
信号ＯＳＣ２Ｘが入力される。また、転送ゲート５１の
ＮＭＯＳトランジスタおよび転送ゲート５２のＰＭＯＳ
トランジスタには、選択信号ＯＳＣ２Ｘをインバータ５
３で反転した信号※ＯＳＣ２Ｘが入力される。

【００２８】上記した構成を有するリングオシレータ回
路１３の動作としては、まず、動作開始信号ＥＮをＨレ
ベルにすることにより、ナンドゲート５７がインバータ
として動作する。選択信号ＯＳＣ２ＸがＬレベルのと
き、転送ゲート５１がオンするとともに、転送ゲート５
２がオフになる。これにより、奇数段に縦続接続された
第１インバータ部５４が、転送ゲート５１を介して、リ
ングオシレータとして動作する。そして、選択回路５０
から周波数ｆａの駆動信号ＣＬＫＩＮが出力される。

【００２９】その一方、選択信号ＯＳＣ２ＸがＨレベル
の時には、転送ゲート５１がオフになるとともに、転送
ゲート５２がオンになる。これにより、奇数段に縦続接
続された第１インバータ部５４と、偶数段に縦続接続さ
れた第２インバータ部５５とが環状接続されてリングオ
シレータとして動作する。その結果、選択回路５０から
は、周波数ｆａより低い周波数ｆｂの駆動信号ＣＬＫＩ
Ｎが出力される。

【００３０】なお、選択信号ＯＳＣ２ＸのＬレベルが、
本発明の「第１レベル」の一例であり、選択信号ＯＳＣ
２ＸのＨレベルが、本発明の「第２レベル」の一例であ
る。

【００３１】次に、図３および図４を参照して、本実施
形態の信号変換回路１４の内部構成について説明する。
信号変換回路１４は、リングオシレータ回路１３から出
力される駆動信号ＣＬＫＩＮに応じて、クロック信号Ｃ
Ｋ１、ＣＫ２、ＣＫ３およびＣＫ４を出力するためのも
のである。この信号変換回路１４は、ナンドゲート６１
および６２と、インバータ６３、６４、６５、６７およ
び６８と、駆動信号ブート回路６６および６９とを備え
ている。また、ナンドゲート６１にはクロック信号ＣＫ
３が入力され、ナンドゲート６２には、クロック信号Ｃ
Ｋ１が入力されるため、クロック信号ＣＫ１とクロック
信号ＣＫ３とは常に逆位相になる。

【００３２】また、駆動信号ブート回路６６および６９
は、インバータ７６と、ＮＭＯＳトランジスタの一対の
ソース／ドレインを接続することにより構成されるキャ
パシタ７５と、ＰＭＯＳトランジスタ７１および７２
と、ＮＭＯＳトランジスタ７３および７４とを備えてい
る。

【００３３】上記した駆動信号ブート回路６６の動作と
しては、図４に示すノードＡがＨレベルの場合、ＰＭＯ
Ｓトランジスタ７２およびＮＭＯＳトランジスタ７４の
ゲートは、Ｈレベルになるとともに、ＰＭＯＳトランジ
スタ７１のゲートは、Ｌレベルになる。また、ノードＡ
がＨレベルの場合、インバータ７６によって、キャパシ
タ７５を構成するＮＭＯＳトランジスタのソース／ドレ
イン側は、Ｌレベルになる。この場合、キャパシタ７５
のゲート側は、ＰＭＯＳトランジスタ７１を介して、電
源電圧Ｖｃｃにチャージされる。

【００３４】次に、ノードＡが、ＨレベルからＬレベル
に変位することにより、キャパシタ７５を構成するＮＭ
ＯＳトランジスタのソース／ドレイン側はＨレベルにな
る。このため、キャパシタ７５のゲート側の電位は、Ｖ
ｃｃ＋Ｖｃｃ＝２Ｖｃｃになる。

【００３５】また、このとき、ＰＭＯＳトランジスタ７
２のゲートは、開いているとともに、ＰＭＯＳトランジ
スタ７１のゲートと、ＮＭＯＳトランジスタ７４のゲー
トとは、閉じているため、２Ｖｃｃが出力端（ノード
Ｂ）より出力される。この出力される２Ｖｃｃは、クロ
ック信号ＣＫ２となる。この場合、ノードＡがＨレベル
からＬレベルに変化するので、図３に示す２つのインバ
ータ６４および６５によって、クロック信号ＣＫ１の出
力はＬレベルになる。すなわち、クロック信号ＣＫ２の
振幅は、クロック信号ＣＫ１の振幅の２倍になるととも
に、クロック信号ＣＫ２の位相は、クロック信号ＣＫ１
の逆位相になる。なお、クロック信号ＣＫ４においても
同様のことが言える。すなわち、クロック信号ＣＫ４の
振幅は、クロック信号ＣＫ３の２倍であるとともに、ク
ロック信号ＣＫ４の位相は、クロック信号ＣＫ３の逆位
相になる。

【００３６】上記した信号変換回路１４により生成され
る各クロック信号ＣＫ１〜ＣＫ４の周波数は、リングオ
シレータ回路１３から出力される２種類の駆動信号の周
波数ｆａまたはｆｂと同じ周波数を有する。これによ
り、発振回路１１からは、周波数ｆａを有する各クロッ
ク信号ＣＫ１〜ＣＫ４、または、ｆａよりも低い周波数
ｆｂを有する各クロック信号ＣＫ１〜ＣＫ４が出力され
る。

【００３７】本実施形態の発振回路１１では、図２に示
したリングオシレータ回路１３を用いることによって、
選択信号ＯＳＣ２ＸがＬレベルの時には出力する各クロ
ック信号ＣＫ１〜ＣＫ４の周波数を高くすることができ
るとともに、選択信号ＯＳＣ２ＸがＨレベルの時には、
出力する各クロック信号ＣＫ１〜ＣＫ４の周波数を低く
するように切り替えることができる。また、昇圧電源生
成回路１２は、後述するように、発振回路１１のクロッ
ク信号の周波数に対応する駆動能力で動作するので、選
択信号ＯＳＣ２ＸがＬレベルの時には駆動能力が高く、
選択信号ＯＳＣ２ＸがＨレベルの時には駆動能力が低く
なる。このため、フラッシュメモリのデータ書き込み時
には、選択信号ＯＳＣ２ＸをＬレベルに設定するととも
に、データ消去時には、選択信号ＯＳＣ２ＸをＨレベル
に設定することによって、データの消去時に、駆動能力
を低くすることができるので、データの消去時に、余分
な電力を消費するのを防止することができる。その結
果、常に同一の高い駆動能力でデータの書き込みおよび
消去動作を行う場合に比べて、消費電力を低減すること
ができる。

【００３８】次に、図５を参照して、図１に示した本実
施形態の昇圧電源生成回路の要部の構成について説明す
る。本実施形態の昇圧電源生成回路１２では、エンハン
スメントタイプの昇圧用ＮＭＯＳトランジスタＴｒＡ
と、エンハンスメントタイプの昇圧用ＮＭＯＳトランジ
スタＴｒＢとを備えている。ＭＯＳトランジスタＴｒＡ
およびＴｒＢのソースには、電源電位Ｖｃｃが与えられ
る。なお、本実施形態においては、動作開始後ある程度
時間が経過した状態で、電位の低い方をソースとし、電
位の高い方をドレインとする。また、ＭＯＳトランジス
タＴｒＡおよびＴｒＢのゲートには、クロック信号ＣＫ
４が入力される。このクロック信号ＣＫ４は、上述した
ように、電源電位Ｖｃｃよりも高い電位（２Ｖｃｃ）を
有する。ＭＯＳトランジスタＴｒＡのドレインは、ノー
ドＡ１に接続されているとともに、トランジスタＴｒＢ
のドレインは、ノードＢ１に接続されている。

【００３９】第ｉ（１≦ｉ≦Ｎ、Ｎは昇圧電源生成回路
１２の段数）番目のノードＡ（ｉ）、第ｉ番目のノード
Ｂ（ｉ）には、それぞれ、昇圧された電位を保持するた
めのキャパシタＣ_A（ｉ）およびＣ_B（ｉ）が接続されて
いる。第ｉ番目のエンハンスメントタイプの電荷転送用
ＮＭＯＳトランジスタＴｒＡ（ｉ）のソース、および、
第ｉ番目のエンハンスメントタイプの電荷転送用ＮＭＯ
ＳトランジスタＴｒＢ（ｉ）のソースは、電荷転送用の
ノードＡ（ｉ）に接続されている。また、ＭＯＳトラン
ジスタＴｒＡ（ｉ）およびＴｒＢ（ｉ）ゲートは、ＭＯ
Ｓトランジスタのゲート電位をブートするノードＢ
（ｉ）に接続されている。ＭＯＳトランジスタＴｒＡ
（ｉ）のドレインは、昇圧される第（ｉ＋１）番目のノ
ードＡ（ｉ＋１）に接続されている。また、ＭＯＳトラ
ンジスタＴｒＢ（ｉ）のドレインは、ＭＯＳトランジス
タのゲート電位をブートする第（ｉ＋１）番目のノード
Ｂ（ｉ＋１）に接続されている。

【００４０】第（ｉ＋１）番目のノードＡ（ｉ＋１）お
よびノードＢ（ｉ＋１）には、それぞれ、昇圧された電
位を保持するためのキャパシタＣ_A（ｉ＋１）およびＣ_B
（ｉ＋１）が接続されている。キャパシタＣ_A（ｉ）お
よびＣ_A（ｉ＋１）の他端には、それぞれ、クロック信
号ＣＫ１およびＣＫ３をインバータにより反転させた信
号が印加される。Ｃ_B（ｉ）およびＣ_B（ｉ＋１）の他端
には、それぞれ、クロック信号ＣＫ２およびＣＫ４が印
加される。

【００４１】上記のように構成された昇圧電源生成回路
１２の動作について以下に説明する。まず、動作開始信
号ＥＮ（図２参照）がＨレベルになることにより、発振
回路１１によりクロック信号ＣＫ１、ＣＫ２、ＣＫ３お
よびＣＫ４が発生される。これにより、昇圧電源生成回
路１２の昇圧動作が開始される。

【００４２】具体的には、図６に示す時間０〜ｊのよう
に、クロック信号ＣＫ１がＨレベル、クロック信号ＣＫ
２がＬレベル、クロック信号ＣＫ３がＬレベル、クロッ
ク信号ＣＫ４がＨレベルの間、図５に示すＭＯＳトラン
ジスタＴｒＡおよびＴｒＢを介して、キャパシタＣ
_A（ｉ）およびＣ_B（ｉ）にそれぞれ充電が行われる。こ
の状態で、図６に示す時間ｊ〜ｊ＋ｘのように、クロッ
ク信号ＣＫ１がＬレベル、クロック信号ＣＫ２がＨレベ
ル、クロック信号ＣＫ３がＨレベル、クロック信号ＣＫ
４がＬレベルになると、クロック信号ＣＫ１がＬレベル
であるので、キャパシタＣ_A（ｉ）のソース／ドレイン
側は、Ｈレベルになる。これにより、キャパシタＣ
_A（１）のゲート側の電位は、Ｖｃｃ＋Ｖｃｃ＝２Ｖｃ
ｃに上昇する。この２Ｖｃｃの電圧が、図６に示す時間
ｊ〜ｊ＋ｘ間において、電荷転送用ＭＯＳトランジスタ
ＴｒＡ（ｉ）およびＴｒＢ（ｉ）を介して、ノードＡ
（ｉ＋１）およびノードＢ（ｉ＋１）に転送されて、キ
ャパシタＣ_A（ｉ＋１）およびキャパシタＣ_B（ｉ＋１）
に分配される。

【００４３】ここで、キャパシタＣ_B（ｉ）にＨレベル
のクロック信号ＣＫ２が印加されることによって、Ｖｃ
ｃに充電されたキャパシタＣ_B（ｉ）の充電電荷によ
り、ＭＯＳトランジスタＴｒＡ（ｉ）およびＴｒＢ
（ｉ）のゲートの電位が、しきい値以上に昇圧される。
これにより、キャパシタＣ_A（ｉ）の充電電荷がＭＯＳ
トランジスタＴｒＡ（ｉ）およびＴｒＢ（ｉ）を移動す
る際に、しきい値電圧降下の影響を受けることはない。
つまり、しきい値電圧分だけ電位が下がることがない。

【００４４】また、キャパシタＣ_A（ｉ＋１）は、キャ
パシタＣ_B（ｉ＋１）と比較して、十分に大きな容量に
設定されているため、キャパシタＣ_A（ｉ）の充電電荷
の多くはキャパシタＣ_A（ｉ＋１）に移動することにな
る。

【００４５】さらに、この状態で、図６に示す時間ｊ＋
ｘ〜ｊ＋Ｔのように、クロック信号ＣＫ１がＨレベル、
クロック信号ＣＫ２がＬレベル、クロック信号ＣＫ３が
Ｌレベル、クロック信号ＣＫ４がＨレベルになる。これ
により、クロック信号ＣＫ３がＬであるので、キャパシ
タＣ_A（ｉ＋１）のソース／ドレイン側は、Ｈレベルに
なるので、キャパシタＣ_A（ｉ＋１）のゲート側の電位
は、２Ｖｃｃ＋Ｖｃｃ＝３Ｖｃｃに上昇される。以下、
順次電圧がＶｃｃずつ昇圧され、終段の電荷転送用ＭＯ
Ｓトランジスタのソースに所望の高圧が発生され、出力
端子Ａ（Ｎ）（図示せず）に出力される。

【００４６】ただし、上記説明では、基板バイアス効果
によるしきい値電圧の上昇を無視している。したがっ
て、実際には、段数を増加するごとに正確にＶｃｃずつ
昇圧されるのではなく、基板バイアス効果の影響によっ
てＶｃｃより少し減少されて昇圧される。

【００４７】また、上記のような昇圧動作を行う昇圧電
源生成回路１２は、発振回路１１のクロック信号の周波
数に対応する駆動能力で動作するので、選択信号ＯＳＣ
２ＸがＬレベルの時には駆動能力が高く、選択信号ＯＳ
Ｃ２ＸがＨレベルの時には駆動能力が低くなる。

【００４８】次に、本実施形態の昇圧回路１０の設計に
用いる負荷電流―出力電圧の特性式を導出する方法につ
いて説明する。なお、以下の説明は、次のような仮定に
基づく。まず、昇圧回路１０の出力電圧は、一定な定常
状態である。また、クロック信号により各昇圧電位保持
用キャパシタＣ_A（ｉ）からブートされる電荷量は、昇
圧回路１０より出力される電荷量と等しい。また、出力
電圧が昇圧されてその値が変化している過渡状態におい
ても、昇圧回路１０を駆動するクロック信号の周期と比
較してその過渡状態の時間が十分に長い場合には、昇圧
回路１０の動作は、定常状態時の動作と同じである。上
記のような仮定に基づいて、以下に昇圧回路１０の特性
式を導出する。

【００４９】上述したように、動作開始信号ＥＮがＨレ
ベルになることにより、発振回路１１が動作を開始し、
昇圧回路１０がチャージポンプ動作をする。時間ｊ〜ｊ
＋ｘ間において、キャパシタＣ_A（ｉ）から電荷転送用
ＮＭＯＳトランジスタＴｒＡ（ｉ）およびＴｒＢ（ｉ）
を介して、キャパシタＣ_A（ｉ＋１）およびＣ_B（ｉ＋
１）に電荷が移動する。このとき、キャパシタＣ
_B（ｉ）の充電電荷が、クロック信号ＣＫ２によりブー
トされる。これにより、ＴｒＡ（ｉ）およびＴｒＢ
（ｉ）のゲートが開くため、ＴｒＡ（ｉ）およびＴｒＢ
（ｉ）を介することによるしきい値電圧の降下は生じな
い。したがって、キャパシタＣ_A（ｉ）から送り出され
た電荷は、全てキャパシタＣ_A（ｉ＋１）およびＣ_B（ｉ
＋１）に移動する。

【００５０】ここで、キャパシタＣ_A（ｉ）の容量を
Ｃ_A、キャパシタＣ_B（ｉ）の容量をＣ_B、時間ｊ〜ｊ＋
ｘ間でＣ_A（ｉ）からブートされる電荷量をｑ_out、時間
ｊでキャパシタＣ_A（ｉ）にチャージされている電荷量
をＱ（ｉ）とする。

【００５１】ｉ＝１である縦続接続された昇圧電源生成
回路１２の初段においては、時間ｊにおいてクロック信
号ＣＫ４がＨレベルであるため、昇圧用ＭＯＳトランジ
スタＴｒＡのゲートが開いている。このため、キャパシ
タＣ_A（１）のゲート側の電位は、電源電圧Ｖｃｃと同
電位になっている。この場合の電荷量Ｑ（１）は、以下
の式（１）により表される。

【００５２】 Ｑ（１）＝Ｃ_A（１）Ｖｃｃ ・・・・・（１） 時間ｊ＋ｘ（ただし０≦ｘ≦Ｔ）では、クロック信号Ｃ
Ｋ２がＨレベルであるため、電荷転送用ＭＯＳトランジ
スタＴｒＡ１のゲートが開いている。このため、キャパ
シタＣ_A（１）からＣ_A（２）およびＣ_B（２）に電荷量
ｑ_out分の電荷が損失なく移動する。キャパシタＣ
_A（１）およびＣ_A（２）にチャージされている電荷量
は、それぞれ、Ｑ（１）−ｑ_out、および、Ｑ（２）＋
ｑ_outＣ_A／（Ｃ_A＋Ｃ_B）となる。さらに、時間ｊ＋ｘに
おいては、ＴｒＡ１のゲートが開いているので、ソース
／ドレイン両側の電位が等しくなっている。この昇圧電
源生成回路１２では、Ｃ_A＜＜Ｃ_Bに設定されていること
を考慮すると、Ｑ（１）とＱ（２）との関係式は、以下
の式（２）により表される。

【００５３】

【数５】 上記した式（１）および式（２）より、縦続接続された
昇圧電源生成回路１２の２段目のキャパシタＣ_A（２）
にチャージされる電荷量Ｑ（２）は、以下の式（３）に
より表される。

【００５４】

【数６】 同様に、時間ｊにおいてクロック信号ＣＫ４がＨレベル
であるため、電荷転送用ＭＯＳトランジスタＴｒＡ３の
ゲートが開いており、ソース／ドレイン領域の両側の電
位が等しくなる。キャパシタＣ_A（２）およびキャパシ
タＣ_A（３）にチャージされている電荷量Ｑ（２）とＱ
（３）との関係式は、以下の式（４）により表される。

【００５５】

【数７】 上記式（３）および式（４）より、３段目のキャパシタ
Ｃ_A（３）にチャージされる電荷量Ｑ（３）は、以下の
式（５）により表される。

【００５６】

【数８】 さらに、時間ｊ＋ｘにおいて、キャパシタＣ_A（３）お
よびＣ_A（４）にそれぞれチャージされる電荷量Ｑ
（３）およびＱ（４）の関係式は、以下の式（６）によ
り表される。

【００５７】

【数９】 上記式（５）および式（６）より、４段目のキャパシタ
Ｃ_A（４）にチャージされる電荷量Ｑ（４）は、以下の
式（７）により表される。

【００５８】

【数１０】 上記の事項を一般化すると、キャパシタＣ_A（２ｋ−
１）およびＣ_A（２ｋ）（ただし、１≦ｋ≦Ｎ／２）に
それぞれチャージされる電荷量Ｑ（２ｋ−１）およびＱ
（２ｋ）は、それぞれ、以下の式（８）および式（９）
により表される。

【００５９】

【数１１】 時間ｊにおいて、縦続接続された昇圧電源生成回路１２
の最終段のキャパシタＣ_A（Ｎ）にチャージされている
電荷量をＱ（Ｎ）、昇圧回路１０の出力端での電位（出
力電圧）をＶｏｕｔとすると、クロック信号ＣＫ２（ま
たはＣＫ４）により電荷転送用ＭＯＳトランジスタのゲ
ートが開いているため、次に関係式（１０）が成り立
つ。

【００６０】

【数１２】 また、最終段のキャパシタＣ_A（Ｎ）にチャージされて
いる電荷量Ｑ（Ｎ）は、以下の式（１１）により表され
る。

【００６１】 Ｑ（Ｎ）＝Ｃ_A（Ｖｏｕｔ−Ｖｃｃ） ・・・・・（１１ ） 上記した式（８）、式（９）および式（１１）から、奇
数段に縦続接続された昇圧電源生成回路１２の場合、ｑ
_outは以下の式（１２）で表され、偶数段に縦続接続さ
れた昇圧電源生成回路１２の場合、以下の式（１３）に
よりｑ_outが表される。

【００６２】

【数１３】 ここで、ｑ_outは、クロック信号の周期Ｔでキャパシタ
Ｃ_A（ｉ）より送り出された電荷量であり、定常状態に
おいては、昇圧回路より出力される電荷量と等しい。こ
のため、上記式（１２）および式（１３）より、昇圧回
路の負荷電流と出力電圧との関係式が次の式（１４）お
よび式（１５）のように記述できる。

【００６３】

【数１４】 上記した式（１４）および式（１５）より、任意の昇圧
回路の仕様条件（Ｉｏｕｔ（負荷電流）、Ｖｏｕｔ（出
力電圧）、Ｖｃｃ（電源電圧）、Ｔ（クロック信号の周
期）、Ｃ_B（容量））を満たす段数Ｎと容量Ｃ_Aとの組み
合わせを算出することができる。容量Ｃ_Aについては、
キャパシタＣ_A（ｉ）を構成するトランジスタのゲート
面積をＳ、そのゲート酸化膜の膜厚をｄ、そのゲート酸
化膜の誘電率をεとすると、以下の式（１６）により容
量Ｃ_Aを近似することができる。

【００６４】 Ｃ_A≒ε・Ｓ／ｄ ・・・・・（１６ ） 以上のことから、任意の昇圧回路１０の仕様条件（Ｉｏ
ｕｔ、Ｖｏｕｔ、Ｖｃｃ、Ｔ、Ｃ_B）より、これを満た
すトランジスタのゲート面積Ｓおよび段数Ｎの組み合わ
せが判明する。ゲート面積Ｓおよび段数Ｎより昇圧回路
１０のレイアウト面積はＳ×Ｎで近似することができ
る。これは、昇圧回路１０の回路レイアウトでは、昇圧
電源生成回路１２の各キャパシタＣ_A（ｉ）を構成する
トランジスタ面積がその大部分を占めているためであ
る。

【００６５】図７は、任意の仕様条件（Ｖｏｕｔ＝１６
Ｖ、Ｉｏｕｔ＝１００μＡ、Ｖｃｃ＝２．７Ｖ、Ｔ＝１
０．５ｎｓｅｃ、Ｃ_B＝０．０７８７ｐＦ、Ｄ＝２．２
５×１０^-8ｍ、ε＝３．５４×１０^-11ｍ）を満たす回
路面積と段数との関係を示した相関図である。図７を参
照して、任意の仕様条件を満たす回路面積Ｓ×Ｎには、
極小となる値があることが分かる。図７では、段数Ｎ＝
１０付近で面積Ｓ×Ｎが極小となっていることが分か
る。このときのトランジスタ面積Ｓおよび段数Ｎを設計
の参考パラメータとして採用し、回路シミュレータで検
証する。そして、回路シミュレータにおいて、基板バイ
アス効果などを考慮して、実際に、目的とする仕様条件
を得ることができるように、トランジスタ面積Ｓおよび
段数Ｎを必要に応じて補正する。

【００６６】本実施形態では、上記のように、昇圧電源
生成回路の負荷電流−出力電圧の特性式を導出するとと
もに、この特性式と回路シミュレータとを用いることに
よって、回路シミュレータのみを用いて設計を行ってい
た従来に比べて、回路面積の小さな効率のよい昇圧回路
１０の設計を短期間で行うことができる。

【００６７】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。

【００６８】たとえば、上記実施形態では、昇圧回路１
０をフラッシュメモリに採用する場合について説明した
が、本発明はこれに限らず、他の半導体メモリに本実施
形態の昇圧回路１０を採用してもよい。また、半導体メ
モリ以外の他の半導体装置に適用してもよい。

【００６９】

【発明の効果】以上のように、本発明によれば、昇圧回
路の駆動能力を切り替えることのよって、消費電力を低
減することができる。また、昇圧回路の負荷電流−出力
電圧の特性式と回路シミュレータとを用いることによっ
て、昇圧回路の設計を、回路シミュレータのみを用いて
行う従来の場合に比べて、より短期間で行うことができ
る。

【図面の簡単な説明】

【図１】本発明の一実施形態による昇圧回路の全体構成
を示したブロック図である。

【図２】図１に示したリングオシレータ回路の内部構成
を示した回路図である。

【図３】図１に示した信号変換回路の内部構成を示した
回路図である。

【図４】図３に示した信号変換回路の駆動信号ブート回
路部分の内部構成を示した回路図である。

【図５】図１に示した昇圧電源生成回路の内部構成を示
した回路図である。

【図６】図１に示した昇圧電源生成回路に入力されるク
ロック信号のタイミング図である。

【図７】本実施形態のよる負荷電流−出力電圧の関係式
を用いて作成した段数Ｎと面積Ｓ×Ｎとの相関図であ
る。

【図８】従来の昇圧回路の全体構成を示したブロック図
である。

【符号の説明】

１０ 昇圧回路 １１ 発振回路（発振手段） １２ 昇圧電源生成回路（昇圧手段） １３ リングオシレータ回路 １４ 信号変換回路 ５０ 選択回路 ５４ 第１インバータ部 ５５ 第２インバータ部 ５６、５８ インバータ ５７ ナンドゲート（インバータ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高野 洋 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5B011 DB05 EB01 HH02 5B025 AD10 AE00 AE06 5F038 AV06 BG02 BG05 BG08 DF05 DF08 DF17 EZ10 5H730 AA14 AS04 BB02 BB57 BB88 DD04 FG01

Claims (7)

【特許請求の範囲】
1. 【請求項１】 外部入力の選択信号に応答して、周波数
   の異なる２種類のクロック信号を発生する発振手段と、 前記発振手段からのクロック信号に応じた駆動能力で昇
   圧動作を行う昇圧手段とを備えた、昇圧回路。
2. 【請求項２】 前記発振手段は、 前記選択信号が第１レベルの場合には、第１周波数を有
   する第１クロック信号を発生し、 前記選択信号が第２レベルの場合には、前記第１周波数
   よりも低い第２周波数を有する第２クロック信号を発生
   する、請求項１に記載の昇圧回路。
3. 【請求項３】 前記発振手段は、 前記外部入力の選択信号に応じて、周波数の異なる２種
   類のクロック信号のいずれかを発振するリングオシレー
   タを含む、請求項１または２に記載の昇圧回路。
4. 【請求項４】 前記リングオシレータは、 奇数段に縦続接続された複数のインバータを有する第１
   インバータ部と、 偶数段に縦続接続された複数のインバータを有する第２
   インバータ部と、 前記選択信号に応じて、前記第１インバータ部のみをリ
   ングオシレータとして用いるか、前記第１インバータ部
   と前記第２インバータ部とを環状接続に切り換えてリン
   グオシレータとして用いるかを選択する選択回路とを含
   む、請求項３に記載の昇圧回路。
5. 【請求項５】 以下の特性式を用いて、仕様条件として
   の任意のＶｏｕｔ、Ｉｏｕｔ、ＶｃｃおよびＣ_Bを満た
   し、かつ、回路レイアウト面積（≒Ｎ×Ｓ、Ｓ＝Ｃ_Aｄ
   ／ε）が極小値になるような段数Ｎと容量Ｃ_Aとを算出
   し、さらに、前記算出した段数Ｎと容量Ｃ_Aとを回路シ
   ミュレータを用いて検証するとともに、必要に応じて、
   前記仕様条件を満足するように前記算出した段数Ｎと容
   量Ｃ_Aとを補正することによって、前記昇圧手段の段数
   Ｎと容量Ｃ_Aとを決定する、請求項１〜４のいずれか１
   項に記載の昇圧回路。 【数１】 ここで、Ｖｏｕｔは出力電圧、Ｉｏｕｔは負荷電流、Ｖ
   ｃｃは電源電圧、Ｃ_A、Ｃ_Bはトランジスタのソース／ド
   レインを接続して形成したキャパシタの容量、Ｎは段
   数、Ｔは発振手段から出力されるクロック信号の周期、
   Ｓは容量Ｃ_Aを構成するトランジスタのゲート面積、ε
   はそのゲート酸化膜の誘電率、ｄはそのゲート酸化膜の
   膜厚である。
6. 【請求項６】 外部入力の選択信号に応答して、周波数
   の異なる２種類のクロック信号を発生する発振手段と、
   前記発振手段からのクロック信号に応じた駆動能力で昇
   圧動作を行う昇圧手段とを備えた昇圧回路を用いた半導
   体メモリであって、 前記発振手段は、データの書き込み時には、高い周波数
   のクロック信号を発生させるとともに、データの消去時
   には、低い周波数のクロック信号を発生させる、昇圧回
   路を用いた半導体メモリ。
7. 【請求項７】 クロック信号を発生する発振手段と、 前記発振手段からのクロック信号に応じた昇圧動作を行
   う昇圧手段とを備えた昇圧回路において、 以下の特性式を用いて、仕様条件としての任意のＶｏｕ
   ｔ、Ｉｏｕｔ、ＶｃｃおよびＣ_Bを満たし、かつ、回路
   レイアウト面積（≒Ｎ×Ｓ、Ｓ＝Ｃ_Aｄ／ε）が極小値
   になるような段数Ｎと容量Ｃ_Aとを算出し、さらに、前
   記算出した段数Ｎと容量Ｃ_Aとを回路シミュレータを用
   いて検証するとともに、必要に応じて、前記仕様条件を
   満足するように前記算出した段数Ｎと容量Ｃ_Aとを補正
   することによって、前記昇圧手段の段数Ｎと容量Ｃ_Aと
   を決定する、昇圧回路。 【数２】 ここで、Ｖｏｕｔは出力電圧、Ｉｏｕｔは負荷電流、Ｖ
   ｃｃは電源電圧、Ｃ_A、Ｃ_Bはトランジスタのソース／ド
   レインを接続して形成したキャパシタの容量、Ｎは段
   数、Ｔは発振手段から出力されるクロック信号の周期、
   Ｓは容量Ｃ_Aを構成するトランジスタのゲート面積、ε
   はそのゲート酸化膜の誘電率、ｄはそのゲート酸化膜の
   膜厚である。