KR102249625B1 - 전압 발생 및 전압 비교의 제어 - Google Patents

Abstract

집적회로는 클록 펄스에 응답해서 공급 전압으로부터 온 칩 전압을 발생하는 전압 발생회로를 갖는다. 클록 제어회로는 전압 발생회로로의 클록 펄스의 송신을 제어한다. 클록 제어회로는 오프셋을 식별하는 2진수값으로 구성되는 디지털 오프셋 값과 기준전압을 수신한다. 클록 제어회로는 온 칩 전압이 디지털 오프셋 값에 의해 식별되는 오프셋과 기준전압과의 합보다 크면 클록 펄스의 송신을 억제해서, 전력 소비를 줄인다. 오프셋은 온 칩 전압의 평균 레벨을 변경하도록 디지털적으로 조절될 수 있다. 유사한 디지털 조정 메카니즘을 클록 비교기에 이용해서 디지털적으로 조정가능한 스레숄드 전압과 제1 전압을 비교할 수 있다.

Description

전압 발생 및 전압 비교의 제어{CONTROLLING VOLTAGE GENERATION AND VOLTAGE COMPARISON}

본 발명은 집적회로의 분야에 관한 것이다. 특히, 본 발명은 집적회로에서의 전압의 발생 또는 비교를 제어하는 것에 관한 것이다.

집적회로에는 공급 전압을 수신해서 이 공급 전압으로부터 집적회로 내의 회로가 사용하기 위한 온 칩 전압을 발생하는 전압 발생회로가 설치되어 있다. 이 온 칩 전압은 공급 전압보다 크거나 적을 수 있다. 예를 들면, 이 전압 발생회로는 커패시터를 이용해서 공급 전압을 승압(boost)해서 보다 높은 전압을 집적회로 내의 회로에 제공하는 차지 펌프를 포함한다. 그렇지만, 전압 발생회로는 특정한 양의 전력을 소모하고, 가능하면 전압 발생회로가 소모하는 전력을 줄이는 것이 바람직하다. 또한, 때때로 상이한 레벨의 온 칩 전압이 필요하므로 전압 발생을 조정할 수 있는 것이 유용하다. 본 기술은 전압 발생회로가 발생하는 온 칩 전압의 레벨을 조정하기 위한 전력 효율 기술을 제공하는 것을 추구한다.

일 국면에서 보면, 본 발명은

공급 전압을 수신하고, 전압 발생 클록 신호의 클록 펄스에 응답해서 상기 공급 전압으로부터 온 칩 전압을 발생하도록 구성된 전압 발생회로와,

상기 전압 발생회로로부터 상기 온 칩 전압을 수신하도록 구성된 회로 블록과,

상기 전압 발생회로로의 상기 전압 발생 클록 신호의 상기 클록 펄스의 송신을 제어하도록 구성된 클록 제어회로를 구비하는 집적회로를 제공하고,

상기 클록 제어회로는 오프셋을 식별하는 2진수값으로 구성되는 디지털 오프셋 값과 기준전압을 수신하도록 구성되고,
상기 클록 제어회로는, 상기 온 칩 전압이 상기 디지털 오프셋 값에 의해 식별된 오프셋과 기준전압의 합보다 크면, 상기 전압 발생회로로의 상기 전압 발생 클록 신호의 상기 클록 펄스의 송신을 억제하도록 구성되고,
상기 클록 제어회로는 입력 클록 신호를 수신하도록 구성되고,
상기 클록 제어회로는,
상기 전압 발생 클록 신호를 출력하도록 구성된 출력 노드와,
상기 입력 클록 신호의 클록 천이에 응답해서, 상기 전압 발생회로로의 상기 전압 발생 클록 신호의 클록 펄스의 송신을 억제하는 제1 상태쪽으로 상기 출력 노드를 조정하도록 구성된 제1 회로 - 상기 제1 회로의 구동 전류는 상기 온 칩 전압에 의존하며 - 와,
상기 입력 클록 신호의 상기 클록 천이에 응답해서, 상기 제1 회로와 경쟁하여 상기 전압 발생회로로의 상기 전압 발생 클록 신호의 클록 펄스의 송신을 트리거하는, 상기 제1 상태와 다른 제2 상태쪽으로 상기 출력 노드를 조정하도록 구성된 제2 회로 - 상기 제2 회로의 구동 전류는 상기 기준전압과 상기 디지털 오프셋 값에 의존하며 - 와,
상기 디지털 오프셋 값에 응답해서 상기 제2 회로의 상기 구동 전류를 조절하도록 구성된 조절회로를 구비하고,
상기 제2 회로는 상기 입력 클록 신호의 상기 클록 천이에 응답해서 상기 제2 상태쪽으로 상기 출력 노드를 조정하도록 구성된 복수의 조정 트랜지스터 - 상기 복수의 조정 트랜지스터의 구동 전류는 상기 기준전압에 의존하며 - 를 구비하고,

상기 조절회로는 상기 디지털 오프셋 값에 의존해서, 얼마나 많은 상기 복수의 조정 트랜지스터가 활성화되는지를 선택하도록 구성된다.

전압 발생회로는 전압 발생 클록 신호의 클록 펄스에 응답해서 공급 전압으로부터 온 칩 전압을 발생한다. 온 칩 전압은 집적회로 내의 회로 블록에 공급된다. 클록 제어회로는 전압 발생회로로의 전압 발생 클록 신호의 클록 펄스의 송신을 제어하기 위해서 설치되어 있다. 클록 제어회로는, 전압 발생회로로 클록 펄스를 송신하는 주파수를 줄임으로써, 전압 발생회로가 소모하는 전력을 줄일 수 있지만, 덜 빈번한 펄스에 의해 온 칩 전압의 레벨이 낮아진다. 회로 블록이 정확하게 동작하기 위해서 특정한 전압 레벨을 필요로 할 수 있으므로, 클록 제어회로는 온 칩 전압과 기준 전압을 비교해서 클록 펄스가 전압 발생회로에 송신되어야 하는지 여부를 결정한다. 클록 제어회로는, 전력을 절약하기 위해서, 온 칩 전압이 원하는 값 이상 상승하면, 전압 발생 클록 신호의 클록 펄스의 송신을 억제할 수 있다. 전압이 너무 낮게 떨어지면, 클록 펄스는 온 칩 전압의 추가 발생을 트리거하기 위해서 전압 발생회로에 전달될 수 있다. 이렇게 함으로써, 온 칩 전압의 평균 레벨이 원하는 타겟 레벨로 제어될 수 있다.

일반적인 전압 비교에 있어서는, 가변 기준 전압이 아날로그 전압 발생기에 의해 발생되어서, 기준 전압이 회로 블록에 대한 원하는 타겟 온 칩 전압에 의존하는 상이한 레벨로 설정될 수 있다. 그렇지만, 아날로그 기준 전압 발생기와 비교기는 정적 전력을 소모하고, 아날로그 기준 전압의 발생은 완전한 디지털 시스템 온 칩에서 구현하는 것이 어렵다.

이 문제를 해결하기 위해서, 본 기술은 기준전압과 온 칩 전압의 비교를 디지털적으로 조정하는 능력을 지닌 클록 제어회로를 제공한다. 디지털 오프셋 값은 2진수값으로부터 기준전압에 대한 오프셋을 식별하는 클록 제어회로에 제공된다. 클록 제어회로는, 온 칩 전압이 디지털 오프셋 값에 의해 식별되는 오프셋과 기준전압의 합보다 크면 전압 발생회로로의 클록 펄스의 송신을 억제한다. 상이한 디지털 오프셋 값을 공급함으로써, 기준전압의 상이한 오프셋을 선택해서 클록 펄스의 송신을 억제 또는 허용하는 온 칩 전압의 레벨을 변경할 수 있다. 디지털적으로 조정가능한 오프셋을 제공함으로써, 집적회로 내의 어떤 현존하는 전압을 기준 전압으로서 사용할 수 있고, 가변 기준 전압을 발생하는 아날로그 전압 발생기는 필요 없다. 아날로그 기준 전압 발생기의 필요를 제거함으로써 집적회로가 소모하는 전력이 줄어들어, 상당히 구현이 용이하다.

본 기술의 또 다른 이점은, 클록 제어회로가 전력 효율적인 방식으로 회로 블록의 상이한 부하 조건에 적응할 수 있다는 점이다. 때때로 이 회로블록은 (회로블록이 활성화되는 정도에 의존하는) 다른 때보다도 더 큰 부하를 가질 수도 있다. 회로 부하가 낮을 때에는, 전압 발생회로에 많은 클록 펄스를 계속 보내는 에너지의 낭비가 될 수 있다. 이전의 제안에 있어서는, 이 문제는 링 오실레이터를 설치해서 인위적으로 전압 발생회로를 로드(load)함으로써 해결되었지만, 이것은 오실레이터가 상당한 양의 전력을 소모할 수 있으므로 전력면에서 효율적이지 않다. 본 기술에 있어서는, 전압 발생회로에 공급된 클록 펄스의 밀도를 제어하기 위해서 사용되는 전압 비교는, 회로 부하를 변화시킴으로써 초래된 온 칩 전압의 변화를 검출하고 클록 펄스를 송신하는 레이트를 조절하여 전력을 절약할 수 있다.

온 칩 전압은 공급 전압과 다를 수 있다(공급 전압보다 크거나 적을 수 있다). 또한, 전압 발생회로는 온 칩 전압이 공급 전압과 같은 바이패스 모드(bypass mode)를 가질 수도 있다.

기준전압은 집적회로 내의 임의의 전압일 수 있다. 그렇지만, 회로 면적 및 전력 소모를 줄이기 위해서, 공급전압은 기준전압으로서 사용될 수 있다. 공급전압은 이미 온 칩 전압을 발생하기 위한 전압 발생회로에 공급되고 있기 때문에, 공급전압을 기준전압으로서 클록 제어회로에 공급하면 작은 추가 회로 오버헤드가 필요하게 된다.

클록 제어회로는 사실상 온 칩 전압과 총 전압을 비교하기 전에 기준전압에 오프셋 전압을 부가할 필요가 없다. 클록 제어회로는 대신 디지털 오프셋 값에 응답해서 조절가능한 회로 구성을 가지므로 클록 펄스의 억제와 송신 간의 전환점은 온 칩 전압의 상이한 레벨에서 발생한다. 예를 들면, 클록 제어회로는 다수의 빌트인 오프셋 경로를 가질 수 있고, 상이한 오프셋 경로의 조합이 디지털 오프셋 값에 의존해서 선택될 수 있다. 상이한 오프셋 경로의 조합에 대해서는, 온 칩 전압이 전압 발생회로로의 클록 펄스를 억제하기 전에 상이한 스레숄드 레벨 이상 상승할 필요가 있다. 어떤 특정 오프셋 경로의 구성에 대해서는, "전압 오프셋"은, 클록 제어회로가 클록 펄스의 억제와 클록 펄스의 송신 사이에서 전환할 때의 전환점에서 기준전압과 온 칩 전압 간의 차에 대응할 것이다. 그러므로, "전압 오프셋"은 클록 제어회로 내에서 발생하는 어떤 실제의 전압보다는, 이 전환점에서의 온 칩 전압과 기준전압 간의 암시적인 차일 수 있다.

클록 제어회로는 입력 클록 신호를 수신하고, 입력 클록 신호의 클록 펄스에 응답해서, 온 칩 전압이 기준전압과 오프셋의 합보다 적으면 전압 발생 클록 신호의 대응하는 클록 펄스를 전압 발생회로에 송신하는 클록 비교기를 구비할 수 있다.

클록 제어회로는 서로 다른 방식으로 구현될 수 있다. 클록 제어회로는 전압 발생 클록 신호를 전압 발생회로에 출력하는 출력 노드와, 서로 경쟁해서 출력 노드를 서로 다른 상태쪽으로 조정하는 제1 및 제2 회로를 가질 수 있다. 제1 회로는 온 칩 전압에 의존하는 구동전류를 가질 수 있고, 전압 발생회로로의 클록 펄스의 송신을 억제하는 제1 상태쪽으로 출력 노드를 조정하도록 동작할 수 있다. 제2 회로는 기준전압과 디지털 오프셋 값에 의존하는 구동전류를 가질 수 있고, 제1 회로와 경쟁해서 전압 발생회로로의 클록 펄스의 송신을 트리거하는 제2 상태쪽으로 다른 방향에서 출력 노드를 조정할 수 있다. 온 칩 전압의 상대 크기 및 기준전압과 오프셋의 합은 제1 및 제2 회로 중 어느 것이 더 큰 구동전류를 갖는지를 결정할 것이다. 더 큰 구동전류를 갖는 제1 및 제2 회로 중 하나는 경쟁에서 "승리"할 것이고, 이것은 클록 펄스 또는 전압 발생 클록 신호가 송신되는지 억제되는지를 결정한다.

클록 제어회로는 디지털 오프셋 값에 응답해서 제2 회로의 구동전류를 조절하기 위한 조절회로를 가질 수 있다. 더 많은 혹은 더 적은 전류가 제2 회로를 통해서 흐르는 것을 허용함으로써, 클록 제어회로의 전환점에서의 온 칩 전압과 기준전압 간의 오프셋이 디지털적으로 조정될 수 있어 온 칩 전압의 상이한 평균 레벨이 전력 효율적인 방식으로 선택될 수 있다. 이 조절회로는 제1 전압이 디지털 오프셋 값에 의해 식별되는 오프셋과 기준전압의 합보다 크면 제1 회로가 제2 회로의 경쟁에서 이기도록 제2 회로의 구동전류를 조절할 수 있다.

하나의 예의 구현에 있어서는, 제2 회로는 제2 상태쪽으로 출력 노드를 조정하도록 배열되어 있는 몇 개의 조정 트랜지스터를 가질 수 있다. 조정 트랜지스터를 통하는 구동전류는 기준전압(예를 들면, 기준전압, 또는 기준전압에 의존하는 또 다른 전압이 조정 트랜지스터의 게이트 단자에 인가될 수 있다)에 의존할 수 있다. 조절회로는 디지털 오프셋 값에 의거해서 조정 트랜지스터들 중의 어느 것이 활성화되는지를 선택할 수 있다. 상이한 조정 트랜지스터의 조합을 선택함으로써, 제2 회로를 통하는 상이한 구동전류를 취득할 수 있고, 이렇게 해서 제2 회로의 경쟁에서 이기기 위한 제1 회로의 상이한 구동전류와 상이한 레벨의 온 칩 전압을 필요로 한다.

조정 트랜지스터가 활성화되는지 아닌지를 제어하기 위해서, 조절회로는 1개 이상의 스위칭 트랜지스터를 가질 수 있다. 각 스위칭 트랜지스터는 제2 회로의 대응하는 조정 트랜지스터가 디지털 오프셋 값의 대응하는 비트에 의존해서 활성화되는지 여부를 선택할 수 있다. 디지털 오프셋 값의 각 비트는 대응하는 조정 트랜지스터를 활성화 또는 비활성화시키기 위해서 대응하는 스위칭 트랜지스터를 스위치 온 또는 오프할 수 있다. 활성화되는 조정 트랜지스터가 많을수록, 특정한 레벨의 기준전압에 대해서 제2 회로에 의해 제공되는 구동전류가 더 커지므로, 클록 펄스의 억제와 송신 간의 전환점에서의 온 칩 전압의 레벨도 커진다. 모든 조정 트랜지스터가 대응하는 스위칭 트랜지스터를 갖는 것이 필수적인 것은 아니다. 적어도 한 개의 조정 트랜지스터는, 대응하는 스위칭 트랜지스터를 갖는 조정 트랜지스터의 어느 것도 활성화되지 않을 때 제2 회로의 구동 전류에 대해서 디폴트 레벨을 제공하도록 영구적으로 활성화될 수 있다.

제2 회로에 있어서의 조정 트랜지스터의 적어도 일부는 같은 레벨의 기준전압에 응답해서 상이한 구동전류를 전달할 수 있다. 예를 들면, 이들 트랜지스터는 서로 다른 사이즈, 서로 다른 반도체 도핑 조건, 또는 같은 레벨의 기준전압에 응답해서 서로 다른 구동전류를 전달시키는 구성의 몇몇 다른 차이를 가질 수 있다. 동일하게 구성된 다수의 조정 트랜지스터를 제공하는 것이 가능할 것이지만, 서로 다르게 구성된 조정 트랜지스터를 제공하면, 오프셋을 변경할 수 있는 입상(granularity)이 증가하게 되는데, 그 이유는 서로 다른 활성 조정 트랜지스터들의 조합이 서로 다른 총 구동전류를 전달할 것이기 때문이다. 예를 들면, 서로 다른 구동전류가 2의 거듭제곱의 비율로 되어 있으면, 총 구동전류는 거의 디지털 오프셋 값의 이진값에 비례할 수 있다. 예를 들면, 16, 8, 4, 2, 1의 비율의 구동전류를 갖는 조정 트랜지스터에 대응하는 스위칭 트랜지스터가 디지털 오프셋 값의 비트[4:0]에 응답해서 각각 제어되면, 5개의 트랜지스터가 32의 비교적 균등하게 분포된 레벨의 구동전류와 그에 따른 32의 상이한 오프셋을 기준전압에 제공할 수 있다. 반대로, 모든 조정 트랜지스터가 동일한 구동 전류를 제공하면, 5개의 트랜지스터가 오직 (활성화되고 있는 1, 2, 3, 4, 5 트랜지스터에 대응하는) 5개의 상이한 레벨의 오프셋만을 제공할 수 있는데, 그 이유는 활성/비활성 트랜지스터의 상이한 순열(permutations)이 동일한 총 구동전류에 대응할 것이기 때문이다.

이상적으로는 오프셋은 클록 제어회로에 입력된 디지털 오프셋 값으로 선형적으로 스케일(scale)할 것이지만, 실제로는 이것은 실제의 회로 구현으로 달성되지 않을 수 있다. 예를 들면, 집적회로 제조시에 발행하는 온도 변동 또는 프로세스 변동으로 인해 실제의 오프셋이 디지털 오프셋 값의 상이한 값들 사이에서 비선형적으로 변화하게 된다. 이 문제를 해결하기 위해서, 오프셋 변환기는 집적회로에 입력된 입력 오프셋 값을 클록 제어회로에 공급되는 대응하는 디지털 오프셋 값으로 변환하기 위해서 설치될 수 있다. 예를 들면, 오프셋 변환기는 입력 오프셋 값의 상이한 값들에 대응하는 디지털 오프셋 값을 저장하는 판독 전용 메모리(ROM)를 가질 수 있다. 오프셋 값이 유저에 의해 입력될 때, ROM이 클록 제어회로에 공급되는 대응하는 값을 룩업(look up)할 수 있다. ROM은 테스트시에 디지털 오프셋 값을 비선형적으로 변화시킴에 따라 로드(load)될 수 있고, 실행 시간 중에 ROM은 유저가 제공한 입력 어드레스들을 선형으로 변환시킴으로써 어드레스될 수 있다.

멀티플렉서는 전압 발생회로에 입력하기 위한 클록 신호의 선택을 제공하기 위해서 설치될 수 있다. 멀티플렉서는 예를 들면 클록 제어회로에 의해 제어되는 전압 발생 클록 신호와, 오프 칩 또는 온 칩 클록 발생기에 의해 발생될 수 있는 추가 전압 발생 클록 신호 사이에서 선택할 수 있다. 클록의 선택은 여러 가지 이유로 유용하다. 전압 발생회로는 먼저 온 칩 전압을 발생하기 시작할 때, 클록 제어회로에 의해 억제되는 클록 펄스를 갖지 않는 추가 클록 신호를 제공하는 것이 유용할 수 있기 때문에, 온 칩 전압은 클록 제어회로가 활성화되기 전에 특정한 레벨에 도달하여 전력을 절약할 수 있다(그렇지 않으면, 전압 발생회로가 그것의 정상 동작으로 정착되기 전에는 시간이 더 걸릴 수 있다). 또한, 최대의 이용가능한 온 칩 전압의 레벨이 요구되면, 클록 제어회로를 이용해서 몇몇 클록 신호를 억제하는 것보다는 일정한 클록 신호로 전압 발생회로를 실행하는 것이 더 효율적일 수 있다. 또한, 멀티플렉서를 이용해서 클록 발생 온 칩과 클록 발생 오프 칩 사이에서 선택할 수 있다. 예를 들면, 온 칩 클록이 집적회로의 규칙적인 동작을 위해서 사용될 수 있지만, 딥 절전 상태에서는, 어떤 외부 클록 소스 없이도 동작하는 것이 바람직하므로, 이 경우에는 온 칩 클록이 선택될 수 있다. 또한, 공급 전압과 다른 온 칩 전압이 오직 회로 블럭의 동작의 특정 모드에서만 필요하면, 다른 모드에 대해서는, 멀티플렉서가 전압 발생 클록 신호로서 비변화(non-varying) 신호를 공급하여, 전압 발생회로를 클록킹(clocking)하는 것을 피함으로써 전력을 절약할 수 있다.

온 칩 전압은 회로 블록이 요구하는 전압에 의존해서, 공급 전압보다 크거나 적을 수 있다. 몇몇의 경우에는, 온 칩 전압은 공급 전압보다 적을 수 있다. 그렇지만, 본 기술은 특히 온 칩 전압이 공급 전압보다 큰 경우에 유용하며, 예를 들면 여기서는 전압 발생회로는 공급 전압을 승압해서 온 칩 전압을 발생하는 챠지 펌프 회로를 구비한다. 챠지 펌프는 커패시터를 이용해서 공급 전압을 승압하여 보다 높은 전압을 발생한다. 클록 사이클의 한 부분에서 커패시터를 충전하고, 클록 사이클의 다른 부분에서 커패시터를 방전하는 것에 의해, 커패시터로부터 전하를 축적함으로써 공급전압이 증가할 수 있다. 클록 신호의 펄스 밀도가 높으면, 온 칩 전압이 더 높아질 것이지만, 챠지 펌프 내의 회로가 더 많은 동적 전력을 발생시킬 것이기 때문에 더 많은 전력이 소모될 것이다. 반면에, 클록 신호의 펄스 밀도가 낮으면, 감소된 충전/방전 사이클의 개수로 인해 전력 소모가 감소하지만, 발생된 전압은 연속적인 클록 펄스 사이의 기간 중에 떨어지는 경향이 있을 것이다. 본 기술은 회로 블록의 전류 요건에 의존해서, 챠지 펌프를 이용해서 발생된 온 칩 전압의 레벨에 대하여 절전의 균형을 유지하도록 챠지 펌프의 동작이 디지털적으로 조정되는 것을 허용한다.

추가적인 국면에서 보면, 본 발명은,

공급 전압을 수신하고, 전압 발생 클록 신호의 클록 펄스에 응답해서 상기 공급 전압으로부터 온 칩 전압을 발생하는 전압 발생수단과,

상기 전압 발생수단으로부터 상기 온 칩 전압을 수신하는 회로 블록 수단과,

상기 전압 발생수단으로의 상기 전압 발생 클록 신호의 상기 클록 펄스의 송신을 제어하는 클록 제어수단을 구비하는 집적회로를 제공하고,

상기 클록 제어수단은 오프셋을 식별하는 2진수값으로 구성되는 디지털 오프셋 값과 기준전압을 수신하도록 구성되고,
상기 클록 제어수단은, 상기 온 칩 전압이 상기 디지털 오프셋 값에 의해 식별되는 오프셋과 기준전압과의 합보다 크면, 상기 전압 발생수단으로의 상기 전압 발생 클록 신호의 상기 클록 펄스의 송신을 억제하도록 구성되고,
상기 클록 제어수단은 입력 클록 신호를 수신하도록 구성되고,
상기 클록 제어수단은,
상기 전압 발생 클록 신호를 출력하도록 구성된 출력 노드와,
상기 입력 클록 신호의 클록 천이에 응답해서, 상기 전압 발생수단으로의 상기 전압 발생 클록 신호의 클록 펄스의 송신을 억제하는 제1 상태쪽으로 상기 출력 노드를 조정하도록 구성된 제1 회로수단 - 상기 제1 회로수단의 구동 전류는 상기 온 칩 전압에 의존하며 - 과,
상기 입력 클록 신호의 클록 천이에 응답해서, 상기 제1 회로수단과 경쟁하여 상기 전압 발생수단으로의 상기 전압 발생 클록 신호의 클록 펄스의 송신을 트리거하는, 상기 제1 상태와 다른 제2 상태쪽으로 상기 출력 노드를 조정하도록 구성된 제2 회로수단 - 상기 제2 회로수단의 구동 전류는 상기 기준전압과 상기 디지털 오프셋 값에 의존하며 - 과,
상기 디지털 오프셋 값에 응답해서 상기 제2 회로수단의 상기 구동 전류를 조절하도록 구성된 조절수단을 구비하고,
상기 제2 회로수단은 상기 입력 클록 신호의 상기 클록 천이에 응답해서 상기 제2 상태쪽으로 상기 출력 노드를 조정하도록 구성된 복수의 조정 트랜지스터 - 상기 복수의 조정 트랜지스터의 구동 전류는 상기 기준전압에 의존하며 - 를 구비하고,

상기 조절수단은 상기 디지털 오프셋 값에 의존해서, 얼마나 많은 상기 복수의 조정 트랜지스터가 활성화되는지를 선택하도록 구성된다.

또 다른 국면에서 보면, 본 발명은, 전압 발생회로를 구비하는 집적회로에서 온 칩 전압을 발생하는 방법을 제공하고, 상기 방법은,

상기 전압 발생회로를 이용해서 상기 온 칩 전압 - 상기 온 칩 전압은 전압 발생 클록 신호의 클록 펄스에 응답해서 공급 전압으로부터 발생하며 -을 발생하는 발생단계와,
입력 클록 신호를 수신하는 클록 제어회로를 이용해서 상기 전압 발생회로로의 상기 전압 발생 클록 신호의 상기 클록 펄스의 송신을 제어하는 제어단계 및,

기준전압과 오프셋을 식별하는 이진수값을 포함하는 디지털 오프셋 값을 수신하는 수신단계를 포함하고,
상기 제어단계는, 상기 집적회로가 수신한 디지털 오프셋 값에 의해 식별되는 상기 오프셋과 상기 기준전압과의 합보다 상기 온 칩 전압이 크면, 상기 전압 발생회로로의 상기 전압 발생 클록 신호의 상기 클록 펄스의 송신을 억제하는 것을 포함하고,
상기 제어단계는,
출력 노드를 이용해서, 상기 전압 발생 클록 신호를 출력하는 출력단계와,
상기 입력 클록 신호의 클록 천이에 응답해서, 제1 회로를 이용해서, 상기 전압 발생회로로의 상기 전압 발생 클록 신호의 클록 펄스의 송신을 억제하는 제1 상태쪽으로 상기 출력 노드를 조정하는 조정단계 - 상기 제1 회로의 구동 전류는 상기 온 칩 전압에 의존하며 - 와,
상기 입력 클록 신호의 상기 클록 천이에 응답해서, 제2 회로를 이용해서, 상기 제1 회로와 경쟁하여 상기 전압 발생회로로의 상기 전압 발생 클록 신호의 클록 펄스의 송신을 트리거하는, 상기 제1 상태와 다른 제2 상태쪽으로 상기 출력 노드를 조정하는 조정단계- 상기 제2 회로의 구동 전류는 상기 기준전압과 상기 디지털 오프셋 값에 의존하며 - 와,
상기 디지털 오프셋 값에 응답해서 상기 제2 회로의 상기 구동 전류를 조절하는 조절단계를 포함하고,
상기 제2 회로는 상기 입력 클록 신호의 상기 클록 천이에 응답해서 상기 제2 상태쪽으로 상기 출력 노드를 조정하도록 구성된 복수의 조정 트랜지스터 - 상기 복수의 조정 트랜지스터의 구동 전류는 상기 기준전압에 의존하며 - 를 구비하고,

상기 조절단계는 상기 디지털 오프셋 값에 의존해서, 얼마나 많은 상기 복수의 조정 트랜지스터가 활성화되는지를 선택하는 선택단계를 포함한다.

또 다른 국면에서 보면, 본 발명은,

제1 전압을 수신하도록 구성된 제1 전압 입력과,

기준 전압을 수신하도록 구성된 기준 전압 입력과,

입력 클록 신호를 수신하도록 구성된 클록 입력과,

오프셋을 식별하는 2진수값으로 구성되는 디지털 오프셋 값을 수신하도록 구성된 오프셋 입력과,

상기 입력 클록 신호의 클록 천이 시에, 상기 제1 전압이 상기 디지털 오프셋 값에 의해 식별되는 오프셋과 기준전압의 합보다 큰지 적은지 여부를 나타내는 출력 신호를 발생하도록 구성된 비교회로와,

상기 비교회로를 조정해서 상기 디지털 오프셋 값에 응답해서 상기 오프셋을 변경하도록 구성된 조정회로를 구비하는 클록 발생기를 제공한다.

디지털적으로 조절된 오프셋이 전압과 기준전압 간의 클록 비교를 조정하는 상기에 기술된 기술은, 전압 발생을 제어하는 것 외의 어플리케이션에 대해서도 사용될 수 있다. 클록 비교기는 기준전압에 대한 제1 전압과 오프셋을 비교하는 비교회로와, 디지털 오프셋 값에 응답해서 오프셋을 변화시키도록 이 비교회로를 조정하는 조정회로를 가질 수 있다. 이것에 의해 클록 비교기가 전력 소모 및 회로 복잡성을 증가시키는 기준전압 발생기 또는 디지털-아날로그 변환기 등의 아날로그 구성요소를 필요로 하는 일없이 제1 전압을 비교하는 레벨을 조정할 수 있다.

클록 비교기의 비교회로는 상기 설명한 클록 제어회로와 유사하다. 비교회로는 출력 노드를 서로 다른 상태쪽으로 조정하도록 경쟁하는 제1 회로 및 제2 회로를 가질 수 있다. 제1 회로의 구동 전류는 제1 전압에 의존하고, 제2 회로의 구동전류는 기준전압과 디지털 오프셋 값에 의존한다. 구동전류 중의 어느 구동전류가 더 큰지에 따라, 출력 노드는 제1 전압이 기준전압과 오프셋의 합보다 큰지 여부를 나타내기 위해서 제1 및 제2 상태 중 하나를 향해서 조정될 것이다. 조정회로는 상이한 조정 트랜지스터가 스위칭 트랜지스터를 이용해서 활성화되는지 여부를 선택함으로써, 상기 설명한 것과 같은 방식으로 디지털 오프셋 값에 의거해서 제2 회로의 구동전류를 조절할 수 있다.

클록 비교기는 집적회로 내에 서로 다른 목적을 위해서 사용될 수 있다. 클록 비교기는 입력 클록 신호에 의해 제어되는 타이밍에서 2개의 전압 간의 비교를 디지털적으로 조정하는 것이 필요한 상황에서 사용될 수 있다. 일 예에 있어서는, 상기 설명한 것처럼, 클록 비교기를 이용해서 온 칩 전압을 발생하는 전압 발생회로에 클록 펄스가 송신되는지 여부를 제어할 수 있다.

또한, 클록 비교기는 제1 전압의 크기를 측정하기 위한 전압 측정장치에 사용될 수 있다. 클록 비교기의 출력 신호는 제1 전압이 기준전압과 오프셋 값의 합보다 큰지 적은지 여부를 나타내고, 그래서 이것은 제1 전압의 레벨의 질적 표시를 제공한다.

제1 전압 레벨의 질적 표시를 제공하기 위해서, 클록 비교기의 출력 신호의 천이를 카운트하는 카운터가 설치될 수 있다. 카운터는 특정 기간 내에서 발생하는 천이의 개수를 카운트할 수 있고, 전압 측정장치는 카운터가 특정 기간 내에서 출력신호의 제로 천이를 검출할 때까지 각 스텝에서 디지털 오프셋 값을 조절할 수 있고, 이 지점에서 오프셋의 값은, 제1 전압과 기준전압 간의 차를 나타내어, 제1 전압의 크기가 측정되도록 허용할 것이다.

클록 비교기에 대해서는, 기준전압이 어떤 전압이든 포함할 수 있다. 예를 들면, 클록 비교기가 집적회로 내에 포함되는 경우에는, 집적회로 내에 현존하는 공급 전압 또는 어떤 다른 전압이든 기준전압으로서 사용될 수 있다.

집적회로 상에서 이용가능한 적절한 기준전압이 없으면, 제1 전압의 이전 값이 기준으로서 사용될 수 있다. 예를 들면, 래치 또는 커패시터 등의 홀딩 소자는 나중의 사이클에서 제1 전압과의 비교를 위해 이전의 클록 사이클로부터 제1 전압을 홀딩하기 위해서 설치될 수 있다. 이 스킴을 이용해서 델타 시그마 비교기와 같은 방식으로 순간 전압 예 사이의 차이를 반영하는 출력을 발생할 수 있다.

또 다른 국면에 의하면, 본 발명은

제1 전압과 기준전압을 수신하는 전압 입력수단과,

입력 클록 신호를 수신하는 클록 입력수단과,

2진수값으로서 오프셋을 식별하는 디지털 오프셋 값을 수신하는 오프셋 입력수단과,

입력 클록 신호의 클록 천이 시에, 상기 제1 전압이 상기 디지털 오프셋 값에 의해 식별되는 오프셋과 기준전압의 합보다 큰지 적은지 여부를 나타내는 출력신호를 발생하는 비교수단과,

상기 디지털 오프셋 값에 응답하여 오프셋을 변경하도록 상기 비교수단을 조절하는 조정수단을 구비하는 클록 비교기를 제공한다.

도 1은, 전압 발생회로를 갖는 집적회로를 나타낸다.
도 2는 전압 발생회로의 일례로서 사용될 수 있는 다수의 스테이지를 갖는 챠지 펌프를 나타낸다.
도 3은 도 2의 챠지 펌프의 한 개의 스테이지의 회로 구현 예를 나타낸다.
도 4a 및 4b는 연속적인 충전 스테이지가 클록 신호의 보상 단계에 의해 클록되는 챠지 펌프의 예를 나타낸다.
도 5는 전압 발생회로에 클록 펄스가 송신되는지 여부를 제어하는 클록 제어회로의 예를 나타낸다.
도 6은 클록 제어회로의 회로 구성 예를 나타낸다.
도 7은 집적회로에서 전압 발생을 제어하는 방법을 나타낸다.
도 8a 및 8b는 집적회로의 동작의 제1 예에 있어서의 전압 발생 클록 신호와 발생된 온 칩 전압을 나타내는 타이밍도이다.
도 9a 및 9b는 전압 오프셋이 제1 예와 비교해서 감소한 동작의 제2 예에 있어서의 전압 발생 클록 신호와 온 칩 전압을 나타내는 타이밍도이다.
도 10은 이전의 제안에 비해서 본 기술에 의해 달성되는 전력 소모의 감소를 나타낸다.
도 11은 시스템이 어떻게 회로 블록의 부하의 변화에 응답하는지를 나타내는 그래프를 나타낸다.
도 12는 전압 발생회로에 공급하기 위한 몇몇 클록 신호 중의 하나를 선택하기 위한 멀티플렉서가 설치되어 있는 예를 나타낸다.
도 13은 입력 오프셋 값을 클록 제어회로에 공급되는 오프셋값으로 변환하기 위한 오프셋 변환기가 설치되어 있는 예를 나타낸다.
도 14는 디지털적으로 조정가능한 클록 비교기를 이용해서 어떤 임의의 온 칩 전압의 크기를 측정하는 예를 도시한 것이다.

도 1은, 회로블록(4), 전압 발생회로(6), 및 클록 제어회로(8)를 구비하는 집적회로(2)를 개략적으로 도시한 것이다. 이 예에 있어서는, 전압 발생회로(6)는 다른 형태의 전압 발생회로도 사용할 수 있지만, 챠지 펌프를 구비한다. 집적회로(2)에는 공급 전압 VDDG가 공급된다. 챠지 펌프(6)는 공급전압을 회로블록(4)에 공급되는 승압된 온 칩 전압 VDDGB으로 변환한다. 클록 제어회로(8)는 입력 클록 신호 CK를 수신해서 챠지 펌프(6)로의 전압 발생 클록 신호 QP의 송신을 제어한다. 클록 제어회로(8)는 입력 클록 신호 CK의 클록 펄스가 전압 발생 클록 신호 QP의 클록 펄스로서 챠지 펌프(6)에 송신되는 것을 선택적으로 방지 또는 허용한다.

회로블록(4)은 가상 공급 전력 레일(12) VDD 및 접지 전력 레일(13) VSS 사이에 결합되어 있는 처리 로직(10)을 구비한다. 가상 공급 전력 레일(12)은 서로 병렬로 배열되어 있는 파워 게이팅 트랜지스터(16)와 리텐션(retention) 트랜지스터(18)를 통해서 공급전압 VDDG를 운반하는 공급 레일(14) VDDG에 결합되어 있다. 파워 게이팅 트랜지스터(16)는, 로직(10)이 활성 모드에 있는지 절전 모드에 있는지 여부를 제어하는 슬립 신호(20)를 그것의 게이트에서 수신하는 PMOS 트랜지스터이다. 슬립 신호(20)가 낮으면, 파워 게이팅 트랜지스터(16)는 온(on)이므로, 가상 공급 레일(12)을 공급 전압 레벨 VDDG로 가져와서 처리 로직(10)을 활성 모드에 둔다. 슬립 신호(20)가 높으면, 파워 게이팅 트랜지스터(16)는 덜 도통되어서 가상 공급 전력 레일(12)을 공급 전력 레일(14) 상의 공급 전압 VDDG로부터 분리해서, 로직(10)을 전력 소모가 감소하는 절전 모드로 두고 로직(10)은 비활성화된다. 절전 모드 시에는, 처리 로직(10)의 내부 상태(예를 들면, 레지스터 콘텐츠)가 손실된다. 리텐션 트랜지스터(18)는 처리 로직(10)을 전력 소모는 감소되지만 처리 로직(10) 내의 상태는 유지되는 리텐션 모드로 선택적으로 두도록 리텐션 트랜지스터(18)를 제어하는 리텐션 신호(22)를 그것의 게이트에서 수신하는 NMOS 트랜지스터이다. 이 리텐션 모드에서는, 전력 소모가 일반적인 모드에서보다는 낮지만, 절전 모드에서보다는 높다. 도 1은 1개의 파워 게이팅 트랜지스터(16)와 1개의 리텐션 트랜지스터(18)를 나타내지만, 실제로는 다수의 파워 게이팅 트랜지스터(16) 및 리텐션 트랜지스터(18)가 설치될 수 있다는 것을 알 수 있을 것이다.

챠지 펌프(6) 없이, 슬립 및 리텐션 신호(20, 22)는 일반적으로 접지 레벨 VSS과 공급 레벨 VDDG 사이에서 변할 것이다. 그렇지만, 레벨 시프터(24, 26)가 승압된 전압 VDDGB을 사용해서, 슬립 및 리텐션 신호(20, 22)를 접지 레벨 VSS과 승압된 전압 레벨 VDDGB 사이에서 변하는 신호로 변환한다. 절전과 신뢰성 이유 때문에 승압된 전압으로 파워 게이팅 트랜지스터(16)와 리텐션 트랜지스터(18)를 구동시키는 것이 유용하다. 파워 게이팅 트랜지스터(16)에 대해서는, 승압된 슬립 신호로 트랜지스터의 게이트를 오버 구동하면, 파워 게이팅 트랜지스터(16)가 좀더 강하게 오프되어, 절전 모드 시에 파워 게이팅 트랜지스터를 통한 리키지(leakage)가 감소되므로, 집적회로(2)의 전력 소모가 감소된다. 리텐션 트랜지스터(18)에 대해서는, 리텐션 모드 시에 처리 로직(10) 전체에 걸친 전위차가 감소된다. 처리 로직(10)의 상태를 유지하기 위해서는, 최소의 전위차가 필요할 수 있다. 승압된 전압을 리텐션 트랜지스터(18)에 인가하면, 처리 로직(10) 전체에 걸친 전위차가 약간 증가되어서, 전위차가 상태를 유지하기에 충분하다는 것이 보장된다. 도 1은 집적회로(2)에 공급되는 공급 전압 VDDG보다도 높은 승압된 전압을 이용하는 것이 유용한 예를 나타내지만, 승압된 전압을 이용하는 다른 이유가 있을 수도 있고, 본 기술은 도 1에 나타낸 회로 블록의 예에 한정되는 것은 아니다.

도 2는 승압된 전압 VDDGB을 발생하는 챠지 펌프(6)의 예를 나타낸다. 챠지 펌프(6)는 상보적인 클록 신호 CP1, CP2(간결을 위해 도 1에서의 싱글 클록 QP으로서 나타낸 클록에 대응하는 - 제2 상보적인 클록은 인버팅 클록 QP에 의해 발생가능하다)을 이용해서 클록화되는 몇 개의 챠지 펌핑 스테이지(30)를 갖는다. 각 스테이지 30은 또한 스테이지 30가 활성화되는지 여부를 선택하기 위한 제어 신호 VC0-VC3를 수신한다. 각 스테이지는 클록 사이클의 절반 동안에 충전되고 클록 사이클의 나머지 절반 동안에 방전되는 커패시터(32)를 갖는다. 커패시터(32)를 충전 및 방전함으로써, 전압이 승압될 수 있다. 서로 다른 양의 전압 부스트를 제공하기 위해서, 상이한 개수의 스테이지가 제어신호 VC0-VC3를 이용해서 한번에 활성화될 수 있다. 각 스테이지의 커패시터(32)의 용량은 같을 수 있지만, 도 2의 예에서는, 이 용량이 2의 거듭제곱(C,2C,4C,8C)으로 변화하므로, 제어신호 VC3:VC2:VC1:VC0의 2진값에 대응하는 총 용량이 선택될 수 있다.

도 3은 공급 전압 VDDG를 승압된 전압 VDDGB로 변환하기 위해서 도 2에 나타낸 챠지 펌핑 스테이지(30) 중의 어느 것에서든지 사용될 수 있는 챠지 펌핑 회로의 예를 나타낸다. 커패시터 C1은 제1 회로 노드(40)와 제2 회로 노드(42) 사이에 연결되어 있다. 커패시터 C1은 동작의 충전 단계 중에 충전되고 동작의 방전 단계 중에 방전된다. 이 예에 있어서, 충전 단계는 클록 신호 CK(CP1)가 높고 그것의 상보적인 클록 신호 NCK(CP2)가 낮을 때 발생하고, 방전 단계는 클록신호 CK가 낮고 상보적인 클록 신호 NCK가 높을 때 발생한다(이것은 원하는 경우에는 반대로 구현될 수 있지만).

충전 단계 중에는, PMOS 트랜지스터 M0, M1은 제1 회로 노드(40)를 공급 전압 VDDG에 연결하고, NMOS 트랜지스터 M5는 제2 회로 노드(42)를 (도 1에서 VSS에 대응하는) 접지 전압 GND에 연결하다. 이것에 의해 커패시터 C1가 (VDDG-GND)에 대응하는 커패시터 C1 전체에 걸친 전압차에 의해 충전되게 된다. 방전 단계 중에는, 트랜지스터 M0 및 M5가 오프되고, 트랜지스터 M3 및 M4가 온된다. 이것에 의해 제2 회로 노드(42)가 공급 전압 VDDG에 연결되고, 제1 회로 노드(40)가 승압된 전압 VDDGB를 운반하는 출력 노드에 연결된다. 제2 회로 노드(42)를 공급전압 VDDG에 접속시킴으로써, 이전에 접지레벨 GND에 있었던 커패시터 C1의 한 측면을 공급 전압 레벨 VDDG에 가져간다. 커패시터 C1 전체에 걸친 전압차(VDDG-GND)가 이미 있었기 때문에, 커패시터 C1의 다른 측면의 전압이, 승압된 전압 VDDGB로서 출력되는 (2VDDG-GND)로 승압된다(실제로 승압된 전압은 예를 들면 리키지에 의해 야기된 손실로 인해 2VDDG-GND보다 약간 적을 것이다). 클록 신호 CK/NCK의 각 펄스에 응답해서 충전 및 방전 단계를 반복함으로써, 승압된 전압 VDDGB가 집적회로(2)에 공급되는 공급 레벨 VDDG보다 높은 전압 레벨을 발생하도록 일정 기간 이상 유지될 수 있다. 승압된 전압이 시간이 필요하지 않으면, 트랜지스터 M1, M2는, 챠지 펌프를 비활성화하기 위해서 인에이블 신호 EN(도 2에 나타낸 신호 VC에 대응)를 이용해서 선택적으로 오프될 수 있고, 그 경우에 승압된 전압 VDDGB가 공급 전압 VDDG의 레벨로 감소될 것이다.

챠지 펌프(6)의 각 스테이지 30은 도 3과 같고, 승압된 전압 VDDGB를 독립적으로 발생한다. 다수의 스테이지를 제공함으로써, 보다 큰 부하에는 승압된 전압 VDDGB가 공급될 수 있다. 도 4a 및 4b에 나타낸 바와 같이, 챠지 펌프(6)의 연속적인 스테이지에는 동기화되지만 반대의 극성을 갖는 상보적인 클록 신호 CP1, CP2가 제공될 수 있다. 이것은 챠지 펌프(6)에 의해 발생되는 승압된 전압 VDDGB를 스무딩(smoothing)하는 데에 유용하다. 각 스테이지가 클록 신호의 동일한 극성으로 클록화되었다면, 승압된 전압 VDDGB가 방전 단계 중에 발생할 것이지만, 충전 단계 중에는 발생하지 않을 것이므로, 발진신호(oscillating signal)가 발생하게 된다. 하나의 스테이지 PH1를 제1 클록 CP1에 접속된 그것의 클록 입력 CK 및 제2 클록(CP2)에 접속된 그것의 반전된 클록 입력 NCK과 접속시키고, 제2 스테이지 PH2를 반대로 제2 클록 CP2에 접속된 그것의 클록 입력 CK 및 제1 클록 CP1에 접속된 그것의 반전된 클록 입력 NCK과 접속시킴으로써, 하나의 스테이지의 충전 단계는 다른 하나의 스테이지의 방전 단계와 동시에 발생하여, 승압된 전압 VDDGB의 변동(variation)을 줄일 수 있다. 사용 가능한 챠지 펌프(6)의 또 다른 예에 대해서는 그 내용이 본 명세서에 참고로 인용된 일반적으로 할당된 US 특허 출원 13/562,516에 개시되어 있다.

이러한 방식으로, 챠지 펌프(6)는 집적회로(2)에서 사용하는 승압된 전압을 발생한다. 그렇지만, 도 3에 나타낸 트랜지스터들은 클록이 상태를 변화시킬 때마다 동적 전력 손실로 고통받는다. 챠지 펌프(6)에 제공되는 클록 신호의 주파수가 클수록, 전력손실이 커지고, 총 전력 소모도 커진다. 클록 제어 회로(8)는 챠지 펌프(6)로의 클록 펄스의 송신을 제어해서, 충분한 전압 레벨이 발생되고 있는 경우에, 일단 승압된 전압 VDDGB가 스레숄드 레벨 이하로 떨어졌으면 또 다른 클록 펄스를 송신하기 전에, 클록 펄스의 송신이 전력을 절약하기 위해서 잠시 억제될 수 있다. 이것은 발생되어야 하는 특정 레벨의 승압된 전압의 필요성에 대해서 저전력 소모의 필요성의 균형을 맞춘다. 이 클록 제어회로(8)는 또한 도 11에 대해서 이하에 설명되는 것처럼, 전압 발생이 회로블록(4)의 회로 부하의 상이한 레벨에 적응하도록 허용한다.

도 5는 챠지 펌프(6)로의 클록 펄스의 송신을 제어하는 클록 제어회로(8)의 예를 나타낸다. 클록 제어회로(8)는 기준전압(52)과 챠지 펌프(6)로부터의 승압된 전압 VDDGB을 비교하는 클록 비교기(50)를 구비한다. 이 예에 있어서, 집적회로(2) 내의 또 다른 전압이 원하는 경우 기준으로서 대신 사용될 수도 있지만, VDDG의 공급 전압이 기준전압(52)으로서 사용된다. 기준전압(52)은 외부로부터 집적회로(2)에 입력되는 디지털 오프셋 값(54)에 의해 식별되는 디지털적으로 조정가능한 오프셋에 의해 오프셋된다. 승압된 전압 VDDGB가 오프셋값(54)에 의해 식별되는 오프셋과 기준전압(52)의 합보다 크면, 입력 클록(CLK)의 클록 펄스가 전압 발생 클록(QP)의 클록 펄스로서 챠지 펌프(6)에 전파된다. 반면, 승압된 전압 VDDGB가 디지털 오프셋 값(54)으로 나타낸 오프셋과 기준 전압(52)의 합보다 크면, 클록 펄스가 챠지 펌프(6)에는 전파되지 않는다.

오프셋 값(54)은 비교기(50)가 클록 펄스의 발생과 억제 사이를 전환하는 승압된 전압 VDDGB의 레벨을 유저가 조정하도록 허용한다. 오프셋 값(54)은 2진수값으로서 오프셋을 표현하는 디지털 값이다(이 예에서는 5비트 값 OFFSET [4:0]). 비교기는 그 회로 내에 고정 배선된 다수의 빌트 인 오프셋 레벨을 갖고, 유저가 입력한 2진값에 의거해서 적절한 오프셋을 선택한다. 이 오프셋이 크면, 승압된 전압 VDDGB가 오프셋과 기준전압(52)의 합 이하로 낮아지기 전에 훨씬 더 낮아지도록 허용되지 않을 것이고, 또 다른 클록 펄스가 전압을 다시 그것의 최대 승압된 값까지 승압시키도록 챠지 펌프에 송신된다. 반면, 오프셋이 작으면, 승압된 전압 VDDGB가 오프셋과 기준전압의 합 이하로 낮아지기 전에 기준전압(52)에 더 가깝게 낮아질 수 있고, 그래서 클록 신호 QP의 연속적인 클록 펄스 사이에 보다 긴 기간이 있을 것이다. 이러한 방식으로, 전압 발생 클록 신호 QP의 펄스 밀도가, 시간이 지남에 따라 승압된 전압 VDDGB의 평균값을 변화시키고, 또 전력 소모를 변화시키도록 제어될 수 있다.

도 6은 다른 회로 구현도 사용될 수 있다는 것을 알 수 있지만, 도 5에 나타낸 클록 비교기(50)의 회로 예를 나타낸다. 클록 비교기(50)는 한 쌍의 교차 결합된 인버터(60, 62)를 구비한다. 인버터들(60) 중의 하나의 출력 노드는 챠지 펌프(6)를 클록킹하는 전압 발생 클록 신호 QP로서 출력된다. 몇 개의 리셋 트랜지스터(64)는 입력 클록 신호 CLK가 낮을 때 교차 결합된 인버터(60, 62)의 다양한 회로 노드를 초기값으로 리셋하기 위해서 제공된다. 이 실시예에 있어서는 리셋 트랜지스터(64)가 디폴트 값으로서 QP를 하이(high)로 조정한다(다른 구현은 QP를 로우(low)로 리셋할 수 있다).

트리거 트랜지스터(66)는 입력 클록 신호 CLK가 하이로 천이할 때 온으로 되고, 이것은 출력 노드 QP를 반대 상태쪽으로 조정하도록 서로 경쟁하는 제1 회로(70)와 제2 회로(72) 간의 경쟁을 트리거한다. 제1 회로는 그것의 게이트가 승압된 전압 VDDGB에 연결된 조정 트랜지스터(74)를 구비하므로, 제1 회로(70)를 통과하는 구동전류는 승압된 전압 VDDGB의 크기에 의존한다. 제2 회로(72)는 그것의 게이트가 (이 예에서는 공급전압 VDDG인) 기준전압 VRef에 연결되는 몇 개의 조정 트랜지스터(76)를 갖는다. 따라서, 제2 회로(72)를 통과하는 구동전류는 기준전압 VDDG에 의존한다. 제2 회로(72)는 디지털 오프셋 값(54)에 응답해서 제2 회로(72)의 구동전류를 변환시키는 조절회로(78)를 갖는다. 조절회로(78)는 디지털 오프셋 값(54)의 각 비트에 응답해서 온 및 오프로 전화되는 다수의 스위칭 트랜지스터(80)를 갖는다. 각 스위칭 트랜지스터(80)는 제2 회로(72)의 조정 트랜지스터(76) 중의 대응하는 하나가 활성화되는지 여부를 제어한다. 상이한 조정 트랜지스터(76)는 (예를 들면, 상이한 트랜지스터 사이즈 또는 상이한 도핑 농도에 의해 야기된) 상이한 구동 강도를 가질 수 있고, 그래서 디지털 오프셋 값(54)에 응답해서 스위칭 트랜지스터(80)의 상이한 조합을 온 또는 오프로 전환함으로써, 상이한 구동 강도 오프셋이 항상 온인 디폴트 조정 트랜지스터 76-0에 의해 제공되는 구동 강도를 보충하기 위해서 제공될 수 있다. 2의 거듭제곱(1,2,4,8,16....)의 비에 비례해서 조정 트랜지스터(76)의 상이한 구동 강도를 제공함으로써, 디지털 오프셋 값(54)의 2진수값에 비례하는 다수의 비교적 균등하게 간격을 둔 오프셋 구성을 형성할 수 있다.

트리거 트랜지스터(66)가 입력 클록 신호 CLK의 상승 에지에 응답해서 온으로 전환하면, 제1 회로(70)와 제2 회로(72) 중의 어느 것이든 더 큰 구동 전류를 갖는 것이 교차 결합된 인버터(60, 62)의 상태에 영향을 미치는 경쟁에서 승리할 것이다. 승압된 전압 VDDGB가 오프셋 값(54)으로 나타낸 오프셋과 기준전압 VDDGB의 합보다 크면, 제1 회로(70)의 조정 트랜지스터(74)는 제2 회로(72) 내의 활성 조정 트랜지스터(76)의 총 구동 전류보다 더 큰 구동전류를 가질 것이고, 이것에 의해 교차 연결된 인버터의 출력 노드 QP를 하이로 조정하여, 챠지 펌프(6)로의 클록 펄스의 송신을 억제한다(QP는 리셋 트랜지스터(64)에 의해 초기화됨에 따라 계속 하이일 것이다). 반면, 승압된 전압 VDDGB가 기준전압 VDDGB와 오프셋의 합보다 적으면, 제2 회로(72)를 통과하는 구동전류가 제1 회로(70)를 통과하는 구동전류보다 클 것이고, 그래서 제2 회로(72)가 경쟁에서 승리할 것이고, 출력노드 QP가 챠지 펌프(6)에 송신되고 있는 클록 펄스에 대응하는 로우(low)로 떨어지게 될 것이다. 활성 트랜지스터의 구동 강도가 클수록, 오프셋이 커지고, 비교기(50)가 클록 펄스의 트리거와 억제 사이를 전환하는 지점에서의 승압된 전압 VDDGB의 값이 높아진다.

이 형태의 클록 비교에 의해 승압된 전압과 비교되는 스레숄드 레벨의 디지털 조정이 가능하게 된다. 기준전압 VDDG 자체는 고정된 상태를 유지할 수 있으므로 기준전압의 레벨을 변화시키기 위한 아날로그 전압 발생기가 필요 없다. 대신, 다수의 상이한 오프셋 경로가 제2 회로(72)에서 비교기(50)에 고정 배선되고, 이들은 스레숄드 레벨과 그에 따른 승압된 전압 VDDGB의 평균 레벨을 변화시키도록 디지털 오프셋 값(54)을 이용해서 선택될 수 있다.

제1 회로는 항상 활성화되기 때문에 어떤 스위칭 트랜지스터(80)도 갖지 않지만, 밸런싱(balancing) 트랜지스터(82)는 조정 트랜지스터(74)와 직렬로 설치되어서 스위칭 트랜지스터(80)가 활성화될 때 제2 회로(72) 내의 스위칭 트랜지스터(80)를 통해서 흐르는 전류의 효과를 반영한다. 마찬가지로, 밸런싱 트랜지스터(82)는 영구적으로 활성화되는 조정 트랜지스터 76-0에 대해서 제2 회로 내에 설치될 수 있다. 밸런싱 트랜지스터(82)는 제1 회로(70)와 제2 회로(72) 간의 구동 전류의 차가 기준전압 VDDG와 오프셋의 합과 승압된 전압 VDDGB 간의 차에 의한 것이지, 회로 구성의 다른 차에 의한 것이 아니라는 것을 보증한다.

도 6은 승압된 전압 VDDGB 또는 기준전압 VRef에 직접 게이트가 연결된 조정 트랜지스터(74)를 나타내고, 다른 예에 있어서는 그들은 VDDGB 또는 VRef에 의존하는 또 다른 전압에 의해서 간접적으로 제어될 수 있다.

도 7은 집적회로에서 전압 발생을 제어하는 방법을 나타낸다. 스텝 100에서, 클록 제어회로(8)는 기준전압(52)에 인가되는 오프셋을 식별하는 디지털 오프셋 값(54)을 수신한다. 스텝 102에서는 제어회로(8)는 오프셋 값의 대응하는 비트에 따른 상이한 스위칭 트랜지스터(80)를 온 또는 오프로 전환함으로써 비교기 오프셋을 조정한다. 스텝 104에서는 승압된 전압 VDDGB는 기준레벨 VDDG와 오프셋의 합과 비교된다. 오프셋은 스위칭 트랜지스터(80) 중의 어느 것이 온 되었는지에 의존해서 제2 회로(70)의 대응하는 조정 트랜지스터(76)를 활성화시킨다. 승압된 전압 VDDGB가 기준전압 VDDG와 오프셋의 합보다 크면, 스텝 106에서는 차지 펌프(6)로의 클록 펄스의 송신이 억제된다. 반면, 승압된 전압 VDDGB가 기준전압 VDDG와 오프셋의 합보다 크지 않으면, 스텝 108에서는 클록 펄스가 챠지 펌프에 송신되어서, 스텝 109에서는 부스트(boost)를 전압 VDDGB로 트리거한다. 승압된 전압 VDDGB가 기준전압 VDDG와 오프셋의 합과 같은 경우에는, 스텝 106 및 108의 어느 것이든 선택될 수 있다.

도 8a 내지 9b는 클록 신호 QP에 응답해서 챠지 펌프(6)에 의해 발생된 승압된 전압 VDDGB와 챠지 펌프 클록신호 QP의 2개의 예를 나타내는 그래프이다. 도 8a 및 8b에 나타낸 예에 있어서는, 오프셋이 비교적 높게 설정된다. 도 8a는 챠지 펌프(6)에 전달된 클록 펄스 QP를 나타내지만, 도 8b는 챠지 펌프(6)에 의해 발생된 승압된 전압 VDDGB를 나타낸다. 클록 펄스가 챠지 펌프(6)에 전달될 때마다, 승압된 전압 VDDGB가 최대의 값 Vmax으로 상승하고 또 다른 클록 펄스가 전달될 때까지 하강하기 시작한다. 오프셋이 상당히 높아짐에 따라 승압된 전압이 기준전압 Vref와 오프셋의 합 이하로 떨어지는 데에는 시간이 오래 걸리지 않고, 그 지점에서 또 다른 클록 펄스를 발생시켜 전압을 다시 최대의 레벨까지 승압시킨다. 따라서, 도 8b에서는 시간이 지남에 따라 승압된 전압의 평균 레벨 Vave이 비교적 높다. 이 동작 모드는 비교적 높은 승압된 전압이 회로블록(4)에 의해 요구되는 경우에 선택될 수 있다.

반면, 도 9a 및 도 9b에서는 더 낮은 전압 설정이 작은 오프셋에 대응하는 오프셋 값을 제공함으로써 선택되었다. 최대의 승압된 전압 레벨 Vmax은 여전히 도 8b와 같지만, 더 낮은 오프셋은 전압이 기준전압과 오프셋의 합 이하로 떨어지기 전에 더 떨어질 수 있다는 것을 의미하므로, 도 8a에서보다는 도 9a에 있어서 연속적인 클록 펄스들 사이에 더 긴 기간이 있다. 도 9a에서의 듀티비는 20%이므로 5개의 클록 펄스 중에서 4개가 억제된다. 클록 펄스의 개수가 감소됨에 따라, 챠지 펌프(6)에서는 더 적은 동적 전력 손실이 있기 때문에 전력 소모가 더 낮다. 클록 펄스가 자주 발생되지 않아서 전압이 연속적인 클록 펄스 사이에서 더 떨어지기 때문에 승압된 전압 VDDGB의 시간 평균값 Vave가 도 8b에서보다는 도 9b에서 더 낮다.

따라서, 상이한 오프셋 값(54)을 제공함으로써, 유저 또는 제어회로가 디지털 제어 메카니즘을 이용해서 상이한 오퍼레이팅 모드를 선택할 수 있다. 서로 다른 레벨의 기준값 전압(52)을 발생하는 아날로그 전압 발생기를 설치할 필요가 없다. 대신, 공급 전압 또는 회로 내부의 어떤 다른 전압은 간단히 일정한 기준으로서 사용될 수 있고, 오프셋은 비교기(50)를 이용해서 디지털적으로 조정될 수 있다.

도 10은 이전의 제안(표식 "Osc_load")과 현 제안(표식 "proposed")에 의해 소모되는 전력 간의 비교를 나타낸다. 이전의 제안에 있어서는, 링 오실레이터는 전압을 승압시키는 양을 조절하기 위해서 설치되어 있었다. 이것은 디지털 클록 비교기를 이용해서 챠지 펌프(6)에 제공된 클록 신호의 펄스 밀도를 제어하기 위해서 디지털 피드백 방법을 이용하는 현 제안보다도 훨씬 더 많은 전력을 소모한다. 도 10에 나타낸 바와 같이, 어떤 경우에 있어서는, 85% 정도의 절전이 달성되었다.

더 큰 전압 부스트가 중요한지 더 큰 절전이 중요한지의 여부에 의존해서 상이한 동작점을 선택하는 옵션을 제공할 뿐만 아니라, 비교기(50)는 또한 시스템이 회로블록(4)의 부하의 변화에 반응하는 것도 허용한다. 이것의 예가 도 11에 도시되어 있다. 라인 110은 트랜지스터 16, 18의 리키지 및 레벨 시프터 24, 26의 리키지를 게이트에 공급하도록 챠지 펌프(6)로부터 도출된 전류를 나타낸다. 시간 1에서 시간 5까지의 초기 기간에 대해서는, 전류가 낮은 데 이것은 회로부하가 낮다는 것을 나타낸다. 부하가 낮으면, 승압된 전압은 부하가 높은 경우보다 더 높은 상태를 유지하므로, 최대의 전압 값으로부터 기준전압과 오프셋의 합 이하로 떨어지는 데에 오랜 시간이 걸릴 것이다. 그러므로, 단위 시간당 전압 발생 클록 신호 QP의 비교적 낮은 수의 펄스가 도 11의 라인 120에 나타낸 것처럼 송신된다. 회로 부하가 시간 6에서 증가할 때, 이것에 의해 승압된 전압이 약간 떨어질 것이다(도 11의 라인 130). 따라서, 승압된 전압이 부하가 낮은 경우보다 더 빨리 기준전압과 오프셋의 합에 접근할 것이므로, 클록 펄스가 좀더 자주 발생할 것이다(시간 6 후의 라인 120 참조). 증가된 부하가 필요로 하는 전압 레벨을 유지하기 위해 좀더 빈번한 클록에 의해 전압이 좀더 규칙적으로 승압된다. 부하가 나중에 다시 떨어지면, 승압된 전압 레벨이 다시 증가할 것이고, 그것은 비교기에 의해 검출될 것이며, 클록 주파수는 전력을 절약하기 위해서 다시 감소될 것이다. 따라서, 비교기는 시스템이 회로 부하의 변화에 대처하는 것을 가능하게 하여 너무 많은 클록 펄스를 송신하는 것을 피하는 것으로 전력을 절약한다.

도 12는 클록 제어회로(8)의 또 다른 실시예를 나타낸다. 도 12는 어느 클록신호를 챠지 펌프(6)에 제공할지를 선택하기 위한 멀티플렉서(150)가 설치되어 있다는 점을 제외하고, 도 5와 같다. 멀티플렉서(150)는 클록 제어회로(8)로부터 제공된 전압 발생 클록 신호 QP와 온 칩 오실레이터(160)에 의해 제공된 추가 클록 신호 CKQ 사이에서 선택할 수 있다. 추가 클록 신호 CKQ는 클록 제어회로(8)에 의해 제공되는 적응형 절전이 필요하지 않은 경우에 또는 챠지 펌프(6)를 초기화하기 위해서 사용될 수 있으므로, 클록 제어회로(8)의 적응형 기술이 활성화되기 전에 안정적인 동작에 도달한다. 다른 예에 있어서는, 멀티플렉서(150)는 외부 클록신호와 온 칩 발생 클록 신호 사이에서 선택하는 등, 클록 신호의 다른 소스를 선택하기 위해서 사용될 수 있다.

도 13은 클록 제어회로(8)의 또 다른 예를 나타낸다. 도 13은 입력 오프셋값을 비교기(50)에 공급되는 디지털 오프셋 값(54)으로 변환하기 위해서 오프셋 변환기(180)가 설치되어 있다는 점을 제외하고, 도 5와 같다. 이상적인 구현에 있어서는, 도 6에 나타낸 비교기(50)는 디지털 오프셋 값(54)의 상이한 값에 따라 선형적으로 변화하는 오프셋을 제공하는 균등하게 분포된 오프셋 상태의 범위를 제공할 수 있다. 그렇지만 실제로는, 온도 또는 프로세스 변동은 오프셋 포인트의 비선형 분포를 야기시킬 수 있다. 오프셋이 선형적으로 스케일(scale)하는 인상을 유저에게 주기 위해서, 오프셋 변환기(180)는 비교기(50)에 공급되는 값에 입력 오프셋 값의 비선형 맵핑(mapping)을 적용할 수 있다. 판독 전용 메모리(190)는 입력 오프셋 값과 공급된 오프셋 값(54) 사이의 맵핑을 저장할 수 있고, 이 2개의 값 사이에서 변환할 수 있다. 도 13은 공급된 오프셋 값(54)이 어떻게 입력 오프셋 값에 따라 변화할 수 있는지의 예를 나타내는 그래프 192를 포함한다. 입력 오프셋 값의 몇 개의 값이 동일한 디지털 오프셋 값(54)에 맵핑할 수 있는 것이 가능하다.

이전의 실시예는 챠지 펌프(6)에 의해 전압 발생을 제어하기 위한 클록 비교기(54)의 사용에 초점을 맞추고 있지만, 다른 목적을 위해서도 사용될 수 있다. 비교기(50)는 입력 클록에 의해 제어되는 타이밍에서 스레숄드 전압과 제1 전압을 비교하는 어떤 회로에서든 사용될 수 있고, 여기서 스레숄드 전압은 상이한 비교를 위해서 조정될 필요가 있다. 이전의 클록 비교기는 제1 전압과 비교하기 위한 상이한 기준전압을 발생하는 아날로그 전압 발생기를 필요로 했지만, 본 기술은 고정된 기준전압을 사용할 수 있고, 오프셋 값(54)에 응답해서 비교 스레숄드를 디지털적으로 조정할 수 있다.

도 14는 입력 전압의 레벨을 측정하기 위한 클록 비교기(50)를 사용하는 전압 측정장치(200)의 예를 나타낸다. 비교기(50)는 도 6과 동일할 수 있고, 입력 클록 신호 CLK의 상승 에지에서, 측정된 전압이 오프셋 값(54)으로 나타낸 오프셋과 기준전압 RefV의 합보다 큰지 적은지 여부를 나타내는 출력신호 QP를 발생한다. 도 6에 나타낸 회로 구성에 의해, 측정된 전압이 기준전압과 오프셋의 합보다 크면, 어떤 클록 펄스도 출력신호 QP에 전파되지 않을 것이고, 측정된 전압이 기준전압과 오프셋의 합보다 적으면, 출력 클록 펄스가 발생할 것이다. 측정된 전압이 기준전압과 오프셋의 합보다 적은 경우에는 비교기(50)가 클록 펄스를 발생하도록 변경될 수 있다는 것을 알 수 있을 것이다. 그러므로 출력신호 QP는 측정된 전압이 기준전압과 오프셋의 합보다 큰지 적은지 여부의 질적 표시를 준다. 상이한 디지털 오프셋 값을 제공함으로써, 측정된 전압과 비교되는 레벨을 조정할 수 있다.

측정된 전압의 절대값을 결정하기 위해서, 카운터(205)가 특정 기간 내에서 발생하는 출력신호 QP의 펄스의 개수를 카운트하기 위해서 설치되어 있다. 리셋 및 인에이블 신호가 카운터의 리셋과 인에이블을 각각 제어한다. 소정 개수의 클록 펄스를 검출한 후에, 오프셋 값(54)은 카운터(205)가 특정 기간 내에서 출력신호 QP의 제로 펄스를 검출할 때까지 오프셋을 증감하기 위해 오프셋 제어회로(210)에 의해 조절된다. 측정된 전압의 절대값은 제1 시간 동안 카운터가 제로 클록 펄스를 카운트하는 지점에서 오프셋으로 표시된다. 디지털 오프셋 값(54)의 각 상이한 값은 특정한 전압차와 맵핑될 수 있다(예를 들면, 각 상이한 오프셋 값(54)의 전압차는 테스트 시에 취득되어 메모리로 로드될 수 있다). 측정된 전압은 전압차를 기준전압 RefV에 더해서 결정될 수 있다.

기준전압은 온 칩 또는 오프 칩 발생기에 의해 발생된, 이용가능한 전압이 될 수 있다. 어떤 적절한 전압도 기준으로서 사용하도록 이용가능하지 않으면, 도 14에 점선으로 나타낸 것처럼, 기준전압은 이전의 처리 사이클로부터 측정된 전압의 값이 될 수 있다. 커패시터 등의 스토리지 소자(220)는 측정된 전압의 이전 값을 저장하기 위해 사용될 수 있고, 이것은 비교기(50)를 이용해서 측정된 전압과 비교될 수 있다. 기준전압 RefV이 측정된 전압의 연속적인 값으로 계속해서 갱신되면, 비교기(50)는 측정된 전압의 순간 변화를 검출하는 시그마-델타 비교기로서의 역할을 할 수 있다.

여기에서는 첨부도면을 참조하여 본 발명의 예시적인 실시예에 대해서 상세히 설명했지만, 본 발명은 이들 특정 실시예에 한정되지 않고, 다양한 변화 및 변경은 첨부된 청구항에 의해 한정된 것처럼 본 발명의 범위 및 정신에서 벗어나는 일없이 본 기술의 당업자에 의해 행해질 수 있다.

Claims (28)

1. 공급 전압을 수신하고, 전압 발생 클록 신호의 클록 펄스에 응답해서 상기 공급 전압으로부터 온 칩 전압을 발생하도록 구성된 전압 발생회로와,
   상기 전압 발생회로로부터 상기 온 칩 전압을 수신하도록 구성된 회로 블록과,
   상기 전압 발생회로로의 상기 전압 발생 클록 신호의 상기 클록 펄스의 송신을 제어하도록 구성된 클록 제어회로를 구비하고,
   상기 클록 제어회로는 오프셋을 식별하는 2진수값으로 구성되는 디지털 오프셋 값과 기준전압을 수신하도록 구성되고,
   상기 클록 제어회로는, 상기 온 칩 전압이 상기 디지털 오프셋 값에 의해 식별된 오프셋과 기준전압의 합보다 크면, 상기 전압 발생회로로의 상기 전압 발생 클록 신호의 상기 클록 펄스의 송신을 억제하도록 구성되고,
   상기 클록 제어회로는 입력 클록 신호를 수신하도록 구성되고,
   상기 클록 제어회로는,
   상기 전압 발생 클록 신호를 출력하도록 구성된 출력 노드와,
   상기 입력 클록 신호의 클록 천이에 응답해서, 상기 전압 발생회로로의 상기 전압 발생 클록 신호의 클록 펄스의 송신을 억제하는 제1 상태쪽으로 상기 출력 노드를 조정하도록 구성된 제1 회로 - 상기 제1 회로의 구동 전류는 상기 온 칩 전압에 의존하며 - 와,
   상기 입력 클록 신호의 상기 클록 천이에 응답해서, 상기 제1 회로와 경쟁하여 상기 전압 발생회로로의 상기 전압 발생 클록 신호의 클록 펄스의 송신을 트리거하는, 상기 제1 상태와 다른 제2 상태쪽으로 상기 출력 노드를 조정하도록 구성된 제2 회로 - 상기 제2 회로의 구동 전류는 상기 기준전압과 상기 디지털 오프셋 값에 의존하며 - 와,
   상기 디지털 오프셋 값에 응답해서 상기 제2 회로의 상기 구동 전류를 조절하도록 구성된 조절회로를 구비하고,
   상기 제2 회로는 상기 입력 클록 신호의 상기 클록 천이에 응답해서 상기 제2 상태쪽으로 상기 출력 노드를 조정하도록 구성된 복수의 조정 트랜지스터 - 상기 복수의 조정 트랜지스터의 구동 전류는 상기 기준전압에 의존하며 - 를 구비하고,
   상기 조절회로는 상기 디지털 오프셋 값에 의존해서, 얼마나 많은 상기 복수의 조정 트랜지스터가 활성화되는지를 선택하도록 구성된 것을 특징으로 하는 집적회로.
   
2. 제 1 항에 있어서,
   상기 온 칩 전압은 상기 공급 전압과 다른 것을 특징으로 하는 집적회로.
   
3. 제 1 항에 있어서,
   상기 기준전압은 상기 공급전압으로 구성되는 것을 특징으로 하는, 집적회로.
   
4. 제 1 항에 있어서,
   상기 클록 제어회로는 입력 클록 신호를 수신하고, 상기 입력 클록 신호의 클록 펄스에 응답해서, 상기 온 칩 전압이 상기 기준전압과 오프셋과의 합보다 적으면 상기 전압 발생 클록 신호의 대응하는 클록 펄스를 상기 전압 발생회로에 송신하도록 구성된 것을 특징으로 하는, 집적회로.
   
5. 삭제
6. 제 1 항에 있어서,
   상기 조절회로는, 상기 온 칩 전압이 상기 디지털 오프셋 값에 의해 식별된 오프셋과 기준전압의 합보다 크면 상기 제1 회로가 상기 제2 회로의 경쟁에서 이기도록 상기 디지털 오프셋 값에 응답해서 상기 제2 회로의 구동전류를 조절하도록 구성된 것을 특징으로 하는, 집적회로.
   
7. 삭제
8. 제 1 항에 있어서,
   상기 조절회로는 대응하는 조정 트랜지스터가 상기 디지털 오프셋 값의 대응하는 비트에 응답해서 활성화되는지를 선택하도록 구성된 적어도 한 개의 스위칭 트랜지스터를 구비하는 것을 특징으로 하는, 집적회로.
   
9. 제 1 항에 있어서,
   상기 복수의 조정 트랜지스터 중의 적어도 일부는 같은 레벨의 기준전압에 응답해서 상이한 구동전류를 전달하도록 구성된 것을 특징으로 하는, 집적회로.
   
10. 제 9 항에 있어서,
    상기 상이한 구동전류는 2의 거듭제곱의 비율로 되어 있는 것을 특징으로 하는, 집적회로.
    
11. 제 1 항에 있어서,
    입력 오프셋 값을 상기 클록 제어회로에 공급하기 위한 대응하는 디지털 오프셋 값으로 변환하도록 구성된 오프셋 변환기를 구비하는 것을 특징으로 하는, 집적회로.
    
12. 제 11 항에 있어서,
    상기 오프셋 변환기는 상기 입력 오프셋 값의 상이한 값에 대응하는 복수의 디지털 오프셋 값을 저장하도록 구성된 판독 전용 메모리를 구비하는 것을 특징으로 하는, 집적회로.
    
13. 제 1 항에 있어서,
    상기 전압 발생회로에 공급되는 전압 발생 클록 신호로서,
    (i) 상기 클록 제어회로에 의해 제어되는 전압 발생 클록 신호와,
    (ii) 추가 전압 발생 클록 신호 중의 하나를 선택하도록 구성된 멀티플렉서를 구비하는 것을 특징으로 하는, 집적회로.
    
14. 제 13 항에 있어서,
    상기 추가 전압 발생 클록 신호를 발생하도록 구성된 온 칩 클록 발생기를 구비하는 것을 특징으로 하는, 집적회로.
    
15. 제 1 항에 있어서,
    상기 온 칩 전압은 상기 공급 전압보다 큰 것을 특징으로 하는, 집적회로.
    
16. 제 15 항에 있어서,
    상기 전압 발생회로는 상기 공급 전압을 승압해서 상기 온 칩 전압을 발생하도록 구성된 챠지 펌프 회로를 구비하는 것을 특징으로 하는, 집적회로.
    
17. 공급 전압을 수신하고, 전압 발생 클록 신호의 클록 펄스에 응답해서 상기 공급 전압으로부터 온 칩 전압을 발생하는 전압 발생수단과,
    상기 전압 발생수단으로부터 상기 온 칩 전압을 수신하는 회로 블록수단과,
    상기 전압 발생수단으로의 상기 전압 발생 클록 신호의 상기 클록 펄스의 송신을 제어하는 클록 제어수단을 구비하고,
    상기 클록 제어수단은 오프셋을 식별하는 2진수값으로 구성되는 디지털 오프셋 값과 기준전압을 수신하도록 구성되고,
    상기 클록 제어수단은, 상기 온 칩 전압이 상기 디지털 오프셋 값에 의해 식별되는 오프셋과 기준전압과의 합보다 크면, 상기 전압 발생수단으로의 상기 전압 발생 클록 신호의 상기 클록 펄스의 송신을 억제하도록 구성되고,
    상기 클록 제어수단은 입력 클록 신호를 수신하도록 구성되고,
    상기 클록 제어수단은,
    상기 전압 발생 클록 신호를 출력하도록 구성된 출력 노드와,
    상기 입력 클록 신호의 클록 천이에 응답해서, 상기 전압 발생수단으로의 상기 전압 발생 클록 신호의 클록 펄스의 송신을 억제하는 제1 상태쪽으로 상기 출력 노드를 조정하도록 구성된 제1 회로수단 - 상기 제1 회로수단의 구동 전류는 상기 온 칩 전압에 의존하며 - 과,
    상기 입력 클록 신호의 클록 천이에 응답해서, 상기 제1 회로수단과 경쟁하여 상기 전압 발생수단으로의 상기 전압 발생 클록 신호의 클록 펄스의 송신을 트리거하는, 상기 제1 상태와 다른 제2 상태쪽으로 상기 출력 노드를 조정하도록 구성된 제2 회로수단 - 상기 제2 회로수단의 구동 전류는 상기 기준전압과 상기 디지털 오프셋 값에 의존하며 - 과,
    상기 디지털 오프셋 값에 응답해서 상기 제2 회로수단의 상기 구동 전류를 조절하도록 구성된 조절수단을 구비하고,
    상기 제2 회로수단은 상기 입력 클록 신호의 상기 클록 천이에 응답해서 상기 제2 상태쪽으로 상기 출력 노드를 조정하도록 구성된 복수의 조정 트랜지스터 - 상기 복수의 조정 트랜지스터의 구동 전류는 상기 기준전압에 의존하며 - 를 구비하고,
    상기 조절수단은 상기 디지털 오프셋 값에 의존해서, 얼마나 많은 상기 복수의 조정 트랜지스터가 활성화되는지를 선택하도록 구성된 것을 특징으로 하는, 집적회로.
    
18. 전압 발생회로를 구비하는 집적회로에서 온 칩 전압을 발생하는 방법으로서,
    상기 전압 발생회로를 이용해서 상기 온 칩 전압 - 상기 온 칩 전압은 전압 발생 클록 신호의 클록 펄스에 응답해서 공급 전압으로부터 발생하며 -을 발생하는 발생단계와,
    입력 클록 신호를 수신하는 클록 제어회로를 이용해서 상기 전압 발생회로로의 상기 전압 발생 클록 신호의 상기 클록 펄스의 송신을 제어하는 제어단계 및,
    기준전압과 오프셋을 식별하는 이진수값을 포함하는 디지털 오프셋 값을 수신하는 수신단계를 포함하고,
    상기 제어단계는, 상기 집적회로가 수신한 디지털 오프셋 값에 의해 식별되는 상기 오프셋과 상기 기준전압과의 합보다 상기 온 칩 전압이 크면, 상기 전압 발생회로로의 상기 전압 발생 클록 신호의 상기 클록 펄스의 송신을 억제하는 것을 포함하고,
    상기 제어단계는,
    출력 노드를 이용해서, 상기 전압 발생 클록 신호를 출력하는 출력단계와,
    상기 입력 클록 신호의 클록 천이에 응답해서, 제1 회로를 이용해서, 상기 전압 발생회로로의 상기 전압 발생 클록 신호의 클록 펄스의 송신을 억제하는 제1 상태쪽으로 상기 출력 노드를 조정하는 조정단계 - 상기 제1 회로의 구동 전류는 상기 온 칩 전압에 의존하며 - 와,
    상기 입력 클록 신호의 상기 클록 천이에 응답해서, 제2 회로를 이용해서, 상기 제1 회로와 경쟁하여 상기 전압 발생회로로의 상기 전압 발생 클록 신호의 클록 펄스의 송신을 트리거하는, 상기 제1 상태와 다른 제2 상태쪽으로 상기 출력 노드를 조정하는 조정단계- 상기 제2 회로의 구동 전류는 상기 기준전압과 상기 디지털 오프셋 값에 의존하며 - 와,
    상기 디지털 오프셋 값에 응답해서 상기 제2 회로의 상기 구동 전류를 조절하는 조절단계를 포함하고,
    상기 제2 회로는 상기 입력 클록 신호의 상기 클록 천이에 응답해서 상기 제2 상태쪽으로 상기 출력 노드를 조정하도록 구성된 복수의 조정 트랜지스터 - 상기 복수의 조정 트랜지스터의 구동 전류는 상기 기준전압에 의존하며 - 를 구비하고,
    상기 조절단계는 상기 디지털 오프셋 값에 의존해서, 얼마나 많은 상기 복수의 조정 트랜지스터가 활성화되는지를 선택하는 선택단계를 포함하는 것을 특징으로 하는, 온 칩 전압의 발생방법.
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