JP4595426B2 - ４相クロック駆動チャージポンプ回路 - Google Patents

Description

本発明は、４相クロック駆動のチャージポンプ回路に関する。

近年のＬＳＩ（Large-Scale Integration：大規模集積回路）においては、回路内部において３Ｖ、５Ｖ、１０Ｖというように多電源が要求される場合が多い。従来、このような多電源が要求される場合、ＬＳＩ外部において複数の電源を生成してＬＳＩへ供給するようになっていた。しかし、最近は、ＬＳＩへ供給する電源は単一電源で、ＬＳＩ内部において多電源を生成することが要求されるようになった。さらに、近年は、持ち運びが便利なモバイル機器で、バッテリ駆動の要求が強く、低電圧化の要求がより強くなってきている。

従来から、ＬＳＩ内部において、外部から供給される電源電圧Ｖｃｃより高い電圧を生成する回路として、チャージポンプ回路が用いられている。チャージポンプ回路として、２相クロック駆動のチャージポンプ回路（例えば、特許文献１参照。）や４相クロック駆動のチャージポンプ回路（例えば、特許文献２参照。）がある。

従来から用いられている４相クロック駆動のチャージポンプ回路の回路構成について図１３を参照しつつ説明する。図１３は従来の４相クロック駆動のチャージポンプ回路の構成を示す回路図である。ただし、クロック電圧ＰＨ１〜ＰＨ４は、波高値（振幅）がＶｃｃの周期性のあるパルスであり、クロック電圧ＰＨ１〜ＰＨ４は図１４の関係にある。なお、本明細書において、ＨｉｇｈレベルをＨレベルと略し、ＬｏｗレベルをＬレベルと略す。

主転送用トランジスタとして、（ｎ＋１）個のＮ型電界効果トランジスタ（以下、Ｎｃｈトランジスタという。）Ｔ１１〜Ｔ１（ｎ＋１）があり、電源電圧Ｖｃｃの入力側から順に、ＮｃｈトランジスタＴ１１，Ｔ１２，Ｔ１３，・・・，Ｔ１（ｎ−１），Ｔ１ｎ，Ｔ１（ｎ＋１）が直列接続されている。つまり、電源電圧Ｖｃｃが入力される入力端ＩＮに、ＮｃｈトランジスタＴ１１のドレインが接続されている。ＮｃｈトランジスタＴ１ｉ（ｉ：１〜ｎ）のソースに、次段のＮｃｈトランジスタＴ１（ｉ＋１）のドレインが接続されている。ＮｃｈトランジスタＴ１（ｎ＋１）のソースに出力端ＯＵＴが接続されている。
ＮｃｈトランジスタＴ１ｉ（ｉ＝１〜ｎ）のゲートにはキャパシタＣｍｉの一端が接続されている。
ＮｃｈトランジスタＴ１（ｎ＋１）のゲートは自身のドレインに接続されている、つまり、ＮｃｈトランジスタＴ１（ｎ＋１）はダイオード接続されている。
なお、本明細書において、ＮｃｈトランジスタＴ１ｉ（ｉ＝１〜ｎ＋１）の閾値をＶｔｈ１ｉと記載する。

主ポンプ用キャパシタとして、ｎ個のキャパシタＣ１〜Ｃｎがある。キャパシタＣｉ（ｉ＝１〜ｎ）の一端はＮｃｈトランジスタＴ１ｉのソースとＮｃｈトランジスタＴ１（ｉ＋１）のドレイン間のノードｎｉに接続されている。キャパシタＣｉ（ｉ：１〜ｎの奇数）の他端にはクロック電圧ＰＨ１が供給され、キャパシタＣｉ（ｉ：１〜ｎの偶数）の他端にはクロック電圧ＰＨ２が供給される。

ＮｃｈトランジスタＴ１１〜Ｔ１ｎに対応して設けられたｎ個のＮｃｈトランジスタＴ２１〜Ｔ２ｎがあり、本明細書において、適宜、補助転送用トランジスタという。
ＮｃｈトランジスタＴ２１のドレインには入力端ＩＮが接続されている。ＮｃｈトランジスタＴ２ｉ（ｉ＝２〜ｎ）のドレインにはノードｎ（ｉ−１）が接続されている。
ＮｃｈトランジスタＴ２ｉ（ｉ＝１〜ｎ）のソースはノードｋｉに接続されて、ＮｃｈトランジスタＴ１ｉ（ｉ＝１〜ｎ）のゲートにつながっている。
ＮｃｈトランジスタＴ２ｉ（ｉ＝１〜ｎ）のゲートはノードｎｉに接続されて、キャパシタＣｉにつながっている。

ＮｃｈトランジスタＴ１１〜Ｔ１ｎに対応して設けられたｎ個のキャパシタＣｍ１〜Ｃｍｎがあり、本明細書において、適宜、補助ポンプ用キャパシタという。
キャパシタＣｍｉ（ｉ＝１〜ｎ）の一端はＮｃｈトランジスタＴ１ｉのゲートに接続されている。キャパシタＣｍｉ（ｉ：１〜ｎの奇数）の他端にはクロック電圧ＰＨ４が供給され、キャパシタＣｍｉ（ｉ：１〜ｎの偶数）の他端にはクロック電圧ＰＨ３が供給される。

次に、図１３に回路構成を示した従来の４相クロック駆動のチャージポンプ回路の動作について図１４を参照しつつ説明する。図１４は図１３のチャージポンプ回路の動作を説明するための波形図である。

クロック電圧ＰＨ１がＨレベルになると、キャパシタＣ１を通じてＮｃｈトランジスタＴ２１のゲート電圧が高くなり、ＮｃｈトランジスタＴ１１のゲート電圧（ノードｋ１の電位）が高くなる。その後、クロック電圧ＰＨ１がＬレベルとなった後、クロック電圧ＰＨ４がＨレベルとなると、キャパシタＣｍ１を通じてＮｃｈトランジスタＴ１１のゲート電圧（ノードｋ１の電位）がさらに高くなる。ＮｃｈトランジスタＴ１１のゲート電圧が入力端ＩＮの電位より閾値Ｖｔｈ１１以上高くなると、ＮｃｈトランジスタＴ１１は三極間動作になり、入力端Ｔ１１に入力された電源電圧Ｖｃｃは、閾値Ｖｔｈ１１分の電圧ドロップすることなく、ＮｃｈトランジスタＴ１１を通ってノードｎ１へ転送される。

その後、クロック電圧ＰＨ２がＨレベルのときに、クロック電圧ＰＨ１がＨレベルとなると、ノードｎ１の電位がそれに応じて高くなり、キャパシタＣ２を通じてＮｃｈトランジスタＴ２２のゲート電圧が高くなっているのでＮｃｈトランジスタＴ１２のゲート電圧（ノードｋ２の電位）も高くなる。
その後、クロック電圧ＰＨ２がＬレベルとなって、さらに、クロック電圧ＰＨ３がＨレベルとなると、キャパシタＣｍ２を通じてＮｃｈトランジスタＴ１２のゲート電圧（ノードｋ２の電位）がさらに高くなる。ＮｃｈトランジスタＴ１２のゲート電圧がノードｎ１の電位より閾値Ｖｔｈ１２以上高くなると、ＮｃｈトランジスタＴ１２は三極間動作になり、ノードｎ１の電位は、閾値Ｖｔｈ１２分の電圧ドロップすることなく、ＮｃｈトランジスタＴ１２を通ってノードｎ２へ転送される。
その後、クロック電圧ＰＨ３がＬレベルとなると、クロック電圧ＰＨ３による電位の持ち上げがなくなるので、ＮｃｈトランジスタＴ１２のゲート電圧（ノードｋ２の電位）が下がる。
その後、クロック電圧ＰＨ２がＨレベルとなり、さらに、クロック電圧ＰＨ１がＬレベルとなると、ノードｎ１の電位がそれに応じて下がり、キャパシタＣ２を通じてＮｃｈトランジスタＴ２２のゲート電圧が高くなっているのでＮｃｈトランジスタＴ１２のゲート電圧（ノードｋ２の電位）が下がる。

ノードｎ１の電位がノードｎ２へ転送された後、クロック電圧ＰＨ１がＨレベルのときに、クロック電圧ＰＨ２がＨレベルとなると、ノードｎ２の電位がそれに応じて高くなり、キャパシタＣ３を通じてＮｃｈトランジスタＴ２３のゲート電圧が高くなっているのでＮｃｈトランジスタＴ１３のゲート電圧（ノードｋ３の電位）が高くなる。
その後、クロック電圧ＰＨ１がＬレベルとなって、さらに、クロック電圧ＰＨ４がＨレベルとなると、キャパシタＣｍ３を通じてＮｃｈトランジスタＴ１３のゲート電圧（ノードｋ３の電位）がさらに高くなる。ＮｃｈトランジスタＴ１３のゲート電圧がノードｎ２の電位より閾値Ｖｔｈ１３以上高くなると、ＮｃｈトランジスタＴ１３は三極間動作になり、ノードｎ２の電位は、閾値Ｖｔｈ１３分の電圧ドロップすることなく、ＮｃｈトランジスタＴ１３を通ってノードｎ３へ転送される。
その後、クロック電圧ＰＨ４がＬレベルとなると、クロック電圧ＰＨ４による電位の持ち上げがなくなるので、ＮｃｈトランジスタＴ１３のゲート電圧（ノードｋ３の電位）が下がる。
その後、クロック電圧ＰＨ１がＨレベルとなり、さらに、クロック電圧ＰＨ２がＬレベルとなると、ノードｎ２の電位がそれに応じて下がり、キャパシタＣ３を通じてＮｃｈトランジスタＴ２３のゲート電圧が高くなっているのでＮｃｈトランジスタＴ１３のゲート電圧（ノードｋ３の電位）が下がる。

各段で上述したような転送動作が行われて、電源電圧Ｖｃｃが、昇圧されながら、ノードｎｎへ転送される。そして、最終段のＮｃｈトランジスタＴ１（ｎ＋１）はダイオード接続されているので、クロック電圧ＰＨ２がＨレベルのときに、ノードｎｎから閾値Ｖｔｈ１（ｎ＋１）分低い電位が出力端ＯＵＴへ転送される。

図１３の従来のチャージポンプ回路において、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｃｃ＋（Ｖｃｃ×α１−Ｖｔｈ１１）＋（Ｖｃｃ×α２−Ｖｔｈ１２）＋・・・＋（Ｖｃｃ×αｎ−Ｖｔｈ１ｎ）−Ｖｔｈ１（ｎ＋１）
となる。
但し、αｉ（ｉ＝１〜ｎ）は主ポンプ用キャパシタ（キャパシタＣ１〜Ｃｎ）でポンプするときの効率であり、ポンプ効率αｉは、
αｉ＝Ｃｉ／（Ｃｉ＋Ｃｍｉ）
である。

ここで、従来のチャージポンプ回路は、上述したように、ＮｃｈトランジスタＴ１１〜１ｎの閾値Ｖｔｈ１１〜Ｖｔｈ１ｎ分の電圧ドロップがないので、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｃｃ＋Ｖｃｃ×α１＋Ｖｃｃ×α２＋・・・＋Ｖｃｃ×αｎ−Ｖｔｈ１（ｎ＋１）
となる。
特開２００２−２０８２９０号公報 特開２００３−２３４４０８号公報

既に述べたように、電源電圧Ｖｃｃの低電圧化の要求があり、電源電圧Ｖｃｃが低電圧化されると、クロック電圧ＰＨ３，ＰＨ４の波高値（振幅）も低下するので、補助ポンプ用キャパシタの容量（キャパシタＣｍ１〜Ｃｍｎの容量）を大きくする必要が出てきた。

ところが、補助ポンプ用キャパシタの容量が大きくなると、主ポンプ用キャパシタ（キャパシタＣ１〜Ｃｎ）でポンプするときのポンプ効率αが下がるので、チャージポンプ回路の面積が大きくなってしまうという問題がある。

また、Ｎｃｈトランジスタのバックゲート依存性は、バックゲート電圧ＶＢが高いほど閾値Ｖｔｈが高くなり、閾値Ｖｔｈの値は（ルートＶＢ）に比例する。例えば、バックゲート電圧ＶＢが０Ｖ（ＶＢ＝０）のときの閾値Ｖｔｈの値を０．７Ｖ（Ｖｔｈ＝０．７）とすると、バックゲート電圧ＶＢが１１Ｖ（ＶＢ＝１１）のときの閾値Ｖｔｈの値はほぼ１．５Ｖ（Ｖｔｈ＝１．５）となる。この場合、電源電圧Ｖｃｃの低電圧化がさらに進めば、ノードｎｎの電位をＮｃｈトランジスタＴ１（ｎ＋１）を介して出力端ＯＵＴへ転送することができなくなり、動作不能になってしまう恐れがある。

そこで、本発明は、補助ポンプ用キャパシタの容量を小さくして回路全体の面積を小さくすることが可能な４相クロック駆動チャージポンプ回路を提供することを目的とする。また、本発明は、電源電圧Ｖｃｃの更なる低電圧化が進んでも動作不能にならない４相クロック駆動チャージポンプ回路を提供することを目的とする。

請求項１に記載の４相クロック駆動チャージポンプ回路は、順方向に直列接続された第１から第（ｎ＋１）（ｎは整数）の主転送用トランジスタと、一端が前記第ｉ（ｉは１からｎの整数）の主転送用トランジスタのソースと前記第（ｉ＋１）の主転送用トランジスタのドレインの接続点に接続され、前記第１から第ｎの主転送用トランジスタに対応して設けられた第１から第ｎの主ポンプ用キャパシタと、一端が前記第ｉの主転送用トランジスタのゲートに接続され、前記第１から第ｎの主転送用トランジスタに対応して設けられた第１から第ｎの補助ポンプ用キャパシタと、を備えた４相クロック駆動チャージポンプ回路において、前記第１、３、５、・・・の主ポンプ用キャパシタの他端に入力される第１のクロック電圧の波高値より、前記第１、３、５、・・・の補助ポンプ用キャパシタの他端に入力される電圧の波高値が高くなるように第３のクロック電圧を昇圧して前記第１、３、５、・・・の補助ポンプ用キャパシタの他端に供給する第１の昇圧回路と、前記第２、４、６、・・・の主ポンプ用キャパシタの他端に入力される第２のクロック電圧の波高値より、前記第２、４、６、・・・の補助ポンプ用キャパシタの他端に入力される電圧の波高値が高くなるように第４のクロック電圧を昇圧して前記第２、４、６、・・・の補助ポンプ用キャパシタの他端に供給する第２の昇圧回路と、を有し、前記ｎが偶数の場合には、一端が前記第（ｎ＋１）の主転送用トランジスタのゲートに接続され、他端が前記第１の昇圧回路に接続されたキャパシタを更に有し、前記ｎが奇数の場合には、一端が前記第（ｎ＋１）の主転送用トランジスタのゲートに接続され、他端が前記第２の昇圧回路に接続されたキャパシタをさらに有することを特徴とする。

請求項２に記載の４相クロック駆動チャージポンプ回路は、前記第１から第４のクロック電圧の波高値が電源電圧Ｖｃｃであって、前記第１の昇圧回路は第３のクロック電圧の波高値をａ（ａは２以上の整数）倍に昇圧して、波高値がａ×Ｖｃｃであるクロック電圧を前記第１、３、５、・・・の補助ポンプ用キャパシタの他端に供給し、前記第２の昇圧回路は第４のクロック電圧の波高値をａ倍に昇圧して、波高値がａ×Ｖｃｃであるクロック電圧を前記第２、４、６、・・・の補助ポンプ用キャパシタの他端に供給することを特徴とする。

請求項３に記載の４相クロック駆動チャージポンプ回路は、前記ａの値が２であることを特徴とする。

請求項４に記載の４相クロック駆動チャージポンプ回路は、順方向に直列接続された第１から第（ｎ＋１）（ｎは整数）の主転送用トランジスタと、一端が前記第ｉ（ｉは１からｎの整数）の主転送用トランジスタのソースと前記第（ｉ＋１）の主転送用トランジスタのドレインの接続点に接続され、前記第１から第ｎの主転送用トランジスタに対応して設けられた第１から第ｎの主ポンプ用キャパシタと、一端が前記第ｉの主転送用トランジスタのゲートに接続され、前記第１から第ｎの主転送用トランジスタに対応して設けられた第１から第ｎの補助ポンプ用キャパシタと、を備えた４相クロック駆動チャージポンプ回路において、前記第１、３、５、・・・の主ポンプ用キャパシタの他端に入力される第１のクロック電圧を昇圧して前記第１、３、５、・・・の主ポンプ用キャパシタの他端に供給する第１の主昇圧回路と、前記第２、４、６、・・・の主ポンプ用キャパシタの他端に入力される第２のクロック電圧を昇圧して前記第２、４、６、・・・の主ポンプ用キャパシタの他端に供給する第２の主昇圧回路と、前記第１、３、５、・・・の主ポンプ用キャパシタの他端に入力される第１のクロック電圧の波高値より、前記第１、３、５、・・・の補助ポンプ用キャパシタの他端に入力される電圧の波高値が高くなるように第３のクロック電圧を昇圧して前記第１、３、５、・・・の補助ポンプ用キャパシタの他端に供給する第１の補助昇圧回路と、前記第２、４、６、・・・の主ポンプ用キャパシタの他端に入力される第２のクロック電圧の波高値より、前記第２、４、６、・・・の補助ポンプ用キャパシタの他端に入力される電圧の波高値が高くなるように第４のクロック電圧を昇圧して前記第２、４、６、・・・の補助ポンプ用キャパシタの他端に供給する第２の補助昇圧回路と、を有し、前記ｎが偶数の場合には、一端が前記第（ｎ＋１）の主転送用トランジスタのゲートに接続され、他端が前記第１の主昇圧回路に接続されたキャパシタを更に有し、前記ｎが奇数の場合には、一端が前記第（ｎ＋１）の主転送用トランジスタのゲートに接続され、他端が前記第２の主昇圧回路に接続されたキャパシタをさらに有することを特徴とする。

請求項５に記載の４相クロック駆動チャージポンプ回路は、前記第１から第４のクロック電圧の波高値が電源電圧Ｖｃｃであって、前記第１の主昇圧回路は第１のクロック電圧の波高値をｂ（ｂは２以上の整数）倍に昇圧して、波高値がｂ×Ｖｃｃであるクロック電圧を前記第１、３、５、・・・の主ポンプ用キャパシタの他端に供給し、前記第２の主昇圧回路は第２のクロック電圧の波高値をｂ倍に昇圧して、波高値がｂ×Ｖｃｃであるクロック電圧を前記第２、４、６、・・・の主ポンプ用キャパシタの他端に供給し、前記第１の補助昇圧回路は第３のクロック電圧の波高値をｃ（ｃは２以上の整数であって、ｂより大きい整数）倍に昇圧して、波高値がｃ×Ｖｃｃであるクロック電圧を前記第１、３、５、・・・の補助ポンプ用キャパシタの他端に供給し、前記第２の補助昇圧回路は第４のクロック電圧の波高値をｃ倍に昇圧して、波高値がｃ×Ｖｃｃであるクロック電圧を前記第２、４、６、・・・の補助ポンプ用キャパシタの他端に供給することを特徴とする。

請求項６に記載の４相クロック駆動チャージポンプ回路は、前記ｃの値が（ｂ＋１）であることを特徴とする。

請求項７に記載の４相クロック駆動チャージポンプ回路は、前記ｂの値が２であることを特徴とする。

請求項８に記載の４相クロック駆動チャージポンプ回路は、前記キャパシタとして、前記第１から第ｎの補助ポンプ用キャパシタの容量より、容量の大きいキャパシタを用いることを特徴とする。

請求項９に記載の４相クロック駆動チャージポンプ回路は、ドレインが前記（ｎ＋１）の主転送用トランジスタのドレインに接続され、ソースが主転送用トランジスタのゲートに接続され、ゲートが主転送用トランジスタのソースに接続された補助転送用トランジスタを更に有することを特徴とする。

請求項１０に記載の４相クロック駆動チャージポンプ回路は、順方向に直列接続された第１から第（ｎ＋１）（ｎは整数）の主転送用トランジスタと、一端が前記第ｉ（ｉは１からｎの整数）の主転送用トランジスタのソースと前記第（ｉ＋１）の主転送用トランジスタのドレインの接続点に接続され、前記第１から第ｎの主転送用トランジスタに対応して設けられた第１から第ｎの主ポンプ用キャパシタと、一端が前記第ｉの主転送用トランジスタのゲートに接続され、前記第１から第ｎの主転送用トランジスタに対応して設けられた第１から第ｎの補助ポンプ用キャパシタと、を備えた４相クロック駆動チャージポンプ回路において、前記第１、３、５、・・・の主ポンプ用キャパシタの他端に入力される第１のクロック電圧の波高値より、前記第１、３、５、・・・の補助ポンプ用キャパシタの他端に入力される電圧の波高値が高くなるように第３のクロック電圧を昇圧して前記第１、３、５、・・・の補助ポンプ用キャパシタの他端に供給する第１の手段と、前記第２、４、６、・・・の主ポンプ用キャパシタの他端に入力される第２のクロック電圧の波高値より、前記第２、４、６、・・・の補助ポンプ用キャパシタの他端に入力される電圧の波高値が高くなるように第４のクロック電圧を昇圧して前記第２、４、６、・・・の補助ポンプ用キャパシタの他端に供給する第２の手段と、を有し、前記ｎが偶数の場合には、一端が前記第（ｎ＋１）の主転送用トランジスタのゲートに接続され、他端が前記第１の手段に接続されたキャパシタを更に有し、前記ｎが奇数の場合には、一端が前記第（ｎ＋１）の主転送用トランジスタのゲートに接続され、他端が前記第２の手段に接続されたキャパシタをさらに有することを特徴とする。

請求項１から請求項７、請求項１１によれば、第１から第ｎの補助ポンプ用キャパシタに供給するクロック電圧の波高値（振幅）を昇圧し、この昇圧して得られるクロック電圧で第１から第ｎの主転送用トランジスタのゲート電圧を持ち上げる。このため、主ポンプ用キャパシタの容量に対する補助ポンプ用キャパシタの容量の比を小さくすることができ、チャージポンプ回路の面積を小さくすることができる。

請求項８から請求項１０によれば、第（ｎ＋１）の補助ホンプ用キャパシタによって、第（ｎ＋１）の主転送用トランジスタのゲート電圧が高くなるようにしているため、電源電圧の低電圧化が更に進んでも第（ｎ＋１）の主転送用トランジスタ（最終出力段）で動作不能になることがなくなる。

以下、本発明の好適な実施の形態について図面を参照しつつ説明する。

＜チャージポンプ回路（１）＞
以下、本発明の第１の実施の形態における４相クロック駆動のチャージポンプ回路について図１および図２を参照しつつ説明する。図１は本実施の形態における４相クロック駆動のチャージポンプ回路の構成を示す回路図である。図２は図１のチャージポンプ回路の動作を説明するための波形図である。
ただし、図１のチャージポンプ回路において、図１３の従来のチャージポンプ回路と同様の役割の素子については同様の符号を付している。また、図１の補助ポンプ用キャパシタの符号を、図１３と異なる符号Ｃｓ１〜Ｃｓｎを使用しているが、役割としては同じである。
また、図１のチャージポンプ回路の基本的な動作は、図１３の従来の４相クロック駆動のチャージポンプ回路と同様であり、その説明が適用できるため、その詳細な説明は省略する。

ここで、図１のチャージポンプ回路と図１３の従来のチャージポンプ回路との回路構成の相違を具体的に説明する。
従来のチャージポンプ回路では、クロック電圧ＰＨ４をキャパシタＣｍｉ（ｉ：１〜ｎの奇数）に供給している。これに対して、本実施の形態のチャージポンプ回路では、クロック電圧ＰＨ４を２倍昇圧回路１４を通すことによって波高値（振幅）が２×Ｖｃｃであるクロック電圧ＰＨ４ａにして、このクロック電圧ＰＨ４ａをキャパシタＣｓｉ（ｉ：１〜ｎの奇数）に供給している。
つまり、本実施の形態のチャージポンプ回路には、クロック電圧ＰＨ４をチャージポンプ回路に入力する入力端とキャパシタＣｓｉ（ｉ：１〜ｎの奇数）との間に、従来のチャージポンプ回路には存在しない２倍昇圧回路１４が挿入されている。
これにより、本実施の形態のチャージポンプ回路は、従来のチャージポンプ回路より転送時のＮｃｈトランジスタＴ１ｉ（ｉ：１〜ｎの奇数）のゲート電圧の値が大きくなる。
なお、２倍昇圧回路１４としては、例えば、後述する図５や図７に示す回路構成によって実現することができる。

また、従来のチャージポンプ回路では、クロック電圧ＰＨ３をキャパシタＣｍｉ（ｉ：１〜ｎの偶数）に供給している。これに対して、本実施の形態のチャージポンプ回路では、クロック電圧ＰＨ３を２倍昇圧回路１３を通すことによって波高値（振幅）が２×Ｖｃｃであるクロック電圧ＰＨ３ａにして、このクロック電圧ＰＨ３ａをキャパシタＣｓｉ（ｉ：１〜ｎの偶数）に供給している。
つまり、本実施の形態のチャージポンプ回路には、クロック電圧ＰＨ３をチャージポンプ回路に入力する入力端とキャパシタＣｓｉ（ｉ：１〜ｎの偶数）との間に、従来のチャージポンプ回路には存在しない２倍昇圧回路１３が挿入されている。
これにより、本実施の形態のチャージポンプ回路は、従来のチャージポンプ回路より転送時のＮｃｈトランジスタＴ１ｉ（ｉ：１〜ｎの偶数）のゲート電圧の値が大きくなる。
なお、２倍昇圧回路１３としては、例えば、後述する図５や図７に示す回路構成によって実現することができる。

上記の構成の相違により、図２と図１４に示すように、転送時のＮｃｈトランジスタ１ｉ（ｉ＝１〜ｎ）のゲート電圧の更なる持ち上げが、従来のチャージポンプ回路ではＶｃｃにより行われるのに対して、本実施の形態のチャージポンプ回路では２×Ｖｃｃにより行われる。

図１のチャージポンプ回路の出力電圧Ｖｏｕｔは、図１３の従来のチャージポンプ回路と同じく、ＮｃｈトランジスタＴ１１〜Ｔ１ｎでの閾値Ｖｔｈ１ｎ分の電圧ドロップがないことから、
Ｖｏｕｔ＝Ｖｃｃ＋Ｖｃｃ×β１＋Ｖｃｃ×β２＋・・・＋Ｖｃｃ×βｎ−Ｖｔｈ１（ｎ＋１）
となる。
但し、βｉ（ｉ＝１〜ｎ）は主ポンプ用キャパシタ（キャパシタＣ１〜Ｃｎ）でポンプするときの効率であり、ポンプ効率βｉは、
βｉ＝Ｃｉ／（Ｃｉ＋Ｃｓｉ）
である。

上述したように、キャパシタＣｓｉ（ｉ：１〜ｎの奇数）には、クロック電圧ＰＨ４の波高値（振幅）の２倍のクロック電圧ＰＨ４ａ（２倍昇圧回路１４で作られる）が供給される。また、キャパシタＣｓｉ（ｉ：１〜ｎの偶数）には、クロック電圧ＰＨ３の波高値（振幅）の２倍のクロック電圧ＰＨ３ａ（２倍昇圧回路１３で作られる）が供給される。このため、キャパシタＣｓ１〜Ｃｓｎの容量を、図１３の従来のチャージポンプ回路のキャパシタＣｍ１〜Ｃｍｎの容量に比べ小さくすることができる。この結果、従来のチャージポンプ回路のポンプ効率αｉ（ｉ＝１〜ｎ）より、本実施の形態のチャージポンプ回路のポンプ効率βｉ（ｉ＝１〜ｎ）を高くすることができ、本実施の形態のチャージポンプ回路では、従来のチャージポンプ回路と同じ出力電圧を得るために必要な段数を少なくすることができる。従って、２倍昇圧回路１３，１４のための面積が新たに必要になるが、メインの転送部分（ＮｃｈトランジスタＴ１１〜Ｔ１（ｎ＋１）、キャパシタＣ１〜Ｃｎ）は複数あってその夫々の転送部分の段数を少なくでき、２倍昇圧回路１３，１４は各転送部分に共通して使用できることから、チャージポンプ回路全体の面積を小さくすることができる。

ここで、本実施の形態のチャージポンプ回路と図１３の従来のチャージポンプ回路とでほぼ同じ出力電圧Ｖｏｕｔを得るために、本実施の形態のチャージポンプ回路の段数が図１３の従来のチャージポンプ回路の段数より少なくなる一例を示す。
従来のチャージポンプ回路において、電源電圧Ｖｃｃを１．５Ｖ、キャパシタＣｉ（ｉ＝１〜ｎ）の容量とキャパシタＣｍｉの容量との比を１０：２、ＮｃｈトランジスタＴ１（ｎ＋１）にかかっているバックゲート電圧を１１Ｖ、ｎを９とする。
ポンプ効率αｉ（ｉ＝１〜ｎ）は０．８３となり、ＮｃｈトランジスタＴ１（ｎ＋１）の閾値Ｖｔｈ１（ｎ＋１）は１．５Ｖ（「発明が解決しようとする課題」の欄参照）となる。
これらを従来のチャージポンプ回路において示した上記の式に代入すると、従来のチャージポンプ回路の出力電圧Ｖｏｕｔは、１１．２Ｖとなる。

本実施の形態のチャージポンプ回路では、クロック電圧ＰＨ３，ＰＨ４を２倍昇圧回路１３，１４で波高値（振幅）を２倍にして得られるクロック電圧ＰＨ３ａ，ＰＨ４ａのいずれかをキャパシタＣｓ１〜Ｃｓｎに供給している。また、電荷量をＱ、容量をＣ、極板間の電圧をＶとすると、Ｑ＝Ｃ×Ｖの関係がある。これらより、本実施の形態では、キャパシタＣｉ（ｉ＝１〜ｎ）の容量とキャパシタＣｓｉの容量との比を１０：１とすることができる。
そして、本実施の形態のチャージポンプ回路において、電源電圧Ｖｃｃを１．５Ｖ、キャパシタＣｉ（ｉ＝１〜ｎ）の容量とキャパシタＣｍｉの容量との比を１０：１、ＮｃｈトランジスタＴ１（ｎ＋１）にかかっているバックゲート電圧を１１Ｖ、ｎを８とする。
ポンプ効率βｉ（ｉ＝１〜ｎ）は０．９１となり、ＮｃｈトランジスタＴ１（ｎ＋１）の閾値Ｖｔｈ１（ｎ＋１）は１．５Ｖ（「発明が解決しようとする課題」の欄参照）となる。
これらを本実施の形態のチャージポンプ回路において示した上記の式に代入すると、本実施の形態のチャージポンプ回路の出力電圧Ｖｏｕｔは、１０．９Ｖとなる。

つまり、出力電圧Ｖｏｕｔを１１Ｖにするためには、従来のチャージポンプ回路では９段必要であるのに対して、本実施の形態のチャージポンプ回路では１段少ない８段でよくなる。

また、本実施の形態のチャージポンプ回路では、転送時（例えばノードｎ１の電位をノードｎ２に転送する時）におけるＮｃｈトランジスタＴ１１〜Ｔ１ｎのゲート電圧が従来の構成におけるゲート電圧より高くなるので、転送に必要な時間を短くすることができる。

なお、本実施の形態では、クロック電圧ＰＨ３，ＰＨ４を２倍昇圧回路１３，１４で波高値（振幅）を２倍にしたクロック電圧ＰＨ３ａ，ＰＨ４ａをキャパシタＣｓ１〜Ｃｓｎに供給している場合である。これに限らず、クロック電圧ＰＨ３，ＰＨ４を昇圧回路で波高値（振幅）をＡ（Ａは３より大きい整数）倍にしたクロック電圧をキャパシタＣｓ１〜Ｃｓｎに供給するように構成してもよい。なお、クロック電圧ＰＨ３，ＰＨ４の波高値（振幅）をＡ倍にする昇圧回路は、図８、図１０、図１１、図１２に回路構成を示す昇圧回路などを利用することによって実現することができる。

＜チャージポンプ回路（２）＞
以下、本発明の第２の実施の形態における４相クロック駆動のチャージポンプ回路について図３を参照しつつ説明する。図３は本実施の形態における４相クロック駆動のチャージポンプ回路の構成を示す回路図である。
ただし、図３のチャージポンプ回路において、図１３の従来のチャージポンプ回路、図１の第１の実施の形態のチャージポンプ回路と同様の役割の素子については同様の符号を付している。

本実施の形態のチャージポンプ回路は、図１のチャージポンプ回路にその最終出力段のＮｃｈトランジスタＴ１（ｎ＋１）で閾値Ｖｔｈ１（ｎ＋１）分の電圧ドロップをなくすための構成を付加したものである。

つまり、ドレインがノードｎｎに接続され、ソースがＮｃｈトランジスタＴ１（ｎ＋１）のゲートに接続され、ゲートがＮｃｈトランジスタＴ１（ｎ＋１）のソースに接続されるように、補助転送用トランジスタとしてのＮｃｈトランジスタＴ２（ｎ＋１）を挿入する。
また、一端がＮｃｈトランジスタＴ１（ｎ＋１）のゲートに接続され、他端が２倍昇圧回路１４に接続されるように、キャパシタＣｐを挿入する。ただし、ＮｃｈトランジスタＴ１（ｎ＋１）、Ｔ２（ｎ＋１）、キャパシタＣｐで構成される補助ポンプは主ポンプ用のキャパシタＣｉに相当するものがないのでポンプ効果が少ないことから、キャパシタＣｐとしてキャパシタＣｓ１〜Ｃｓｎの容量より大きい容量のキャパシタを使用することが好ましい。

図３のチャージポンプ回路の動作は、入力端ＩＮに入力された電源電圧Ｖｃｃがノードｎｎに転送されるまでは、図１のチャージポンプ回路と同様であり、ここでは、ノードｎｎの電位が出力端ＯＵＴへ転送されるときの動作を説明する。
クロック電圧ＰＨ２がＨレベルとなると、ＮｃｈトランジスタＴ２（ｎ＋１）のゲート電圧は出力端ＯＵＴに接続されているので、ＮｃｈトランジスタＴ１（ｎ＋１）のゲート電圧（ノードｋ（ｎ＋１）の電位）は出力電圧Ｖｏｕｔ−閾値Ｖｔｈ１（ｎ＋１）に充電される。その後、クロック電圧ＰＨ４がＨレベルとなると、キャパシタＣｐを通じてＮｃｈトランジスタＴ１（ｎ＋１）のゲート電圧（ノードｋ（ｎ＋１）の電位）がさらに高くなる。ＮｃｈトランジスタＴ１（ｎ＋１）のゲート電圧がノードｎｎの電位より閾値Ｖｔｈ１（ｎ＋１）以上高くなると、ＮｃｈトランジスタＴ１（ｎ＋１）は三極間動作になり、ノードｎｎの電位は、閾値Ｖｔｈ１（ｎ＋１）分の電圧ドロップすることなく、ＮｃｈトランジスタＴ１（ｎ＋１）を通って出力端ＯＵＴへ転送される。

図３のチャージポンプ回路の出力電圧Ｖｏｕｔは、図１のチャージポンプ回路でのＮｃｈトランジスタＴ１（ｎ＋１）での閾値Ｖｔｈ１（ｎ＋１）分の電圧ドロップがないことから、
Ｖｏｕｔ＝Ｖｃｃ＋Ｖｃｃ×β１＋Ｖｃｃ×β２＋・・・＋Ｖｃｃ×βｎ
となる。

上述したように、最終出力段でのＮｃｈトランジスタＴ１（ｎ＋１）での閾値Ｖｔｈ１（ｎ＋１）分の電圧ドロップがなくなるため、図１のチャージポンプ回路と同じ出力電圧を得るためには必要な段数を減らすことができ、チャージポンプ回路の面積を小さくすることができる。

ここで、本実施の形態のチャージポンプ回路と図１のチャージポンプ回路とでほぼ同じ出力電圧Ｖｏｕｔを得るために、本実施の形態のチャージポンプ回路の段数が図１のチャージポンプ回路の段数より少なくなる一例を示す。
図１のチャージポンプ回路において、電源電圧Ｖｃｃを１．５Ｖ、キャパシタＣｉ（ｉ＝１〜ｎ）の容量とキャパシタＣｍｉの容量との比を１０：１、ＮｃｈトランジスタＴ１（ｎ＋１）にかかっているバックゲート電圧を１１Ｖ、ｎを８とする場合、第１の実施の形態において示したように、出力電圧Ｖｏｕｔは、１０．９Ｖとなる。

本実施の形態のチャージポンプ回路において、電源電圧Ｖｃｃを１．５Ｖ、キャパシタＣｉ（ｉ＝１〜ｎ）の容量とキャパシタＣｍｉの容量との比を１０：１、ｎを７とする。この場合、ポンプ効率βｉ（ｉ＝１〜ｎ）は０．９１となる。
これらを本実施の形態のチャージポンプ回路において示した上記の式に代入すると、本実施の形態のチャージポンプ回路の出力電圧Ｖｏｕｔは、１１．１Ｖとなる。

つまり、出力電圧Ｖｏｕｔを１１Ｖにするためには、図１のチャージポンプ回路では８段必要であるのに対して、本実施の形態のチャージポンプ回路では１段少ない７段でよくなる。

また、本実施の形態のチャージポンプ回路では、最終出力段の転送時におけるＮｃｈトランジスタＴ１（ｎ＋１）のゲート電圧が、キャパシタＣｐを通じて高くする構成となっている。このため、電源電圧Ｖｃｃの低電圧化が更に進んでも、最終出力段のＮｃｈトランジスタＴ１（ｎ＋１）で転送に必要なゲート電圧を確保でき、チャージポンプ回路が動作不能になることを回避することができる。

＜チャージポンプ回路（３）＞
以下、本発明の第３の実施の形態における４相クロック駆動のチャージポンプ回路について図４を参照しつつ説明する。図４は本実施の形態における４相クロック駆動のチャージポンプ回路の構成を示す回路図である。
ただし、図４のチャージポンプ回路において、図１３の従来のチャージポンプ回路、図１の第１の実施の形態のチャージポンプ回路、図３の第２の実施の形態のチャージポンプ回路と同様の役割の素子については同様の符号を付している。
なお、図４の４相クロック駆動のチャージポンプ回路の基本的な動作は、クロック電圧ＰＨ１〜ＰＨ４を昇圧する点を除けば、入力端ＩＮからノードｎｎまでの転送については図１３の従来のチャージポンプ回路と同様であり、また、ノードｎｎから出力端ＯＵＴへの転送については第２の実施の形態のチャージポンプ回路と同様である。

本実施の形態のチャージポンプ回路は、図３のチャージポンプ回路にクロック電圧ＰＨ１，ＰＨ２を２倍の波高値（振幅）に昇圧する昇圧回路を新たに付加するとともに、２倍昇圧回路１３，１４をクロック電圧ＰＨ３，ＰＨ４を３倍の波高値（振幅）に昇圧する昇圧回路に変更したものである。

つまり、図３のチャージポンプ回路では、クロック電圧ＰＨ４を２倍昇圧回路１４を通すことによって波高値（振幅）が２×Ｖｃｃであるクロック電圧ＰＨ４ａにして、このクロック電圧ＰＨ４ａをキャパシタＣｓｉ（ｉ：１〜ｎの奇数）およびキャパシタＣｐに供給している。これに対して、本実施の形態のチャージポンプ回路では、クロック電圧ＰＨ４を３倍昇圧回路３４を通すことによって波高値（振幅）が３×Ｖｃｃであるクロック電圧ＰＨ４ｂにして、このクロック電圧ＰＨ４ｂをキャパシタＣｓｉ（ｉ：１〜ｎの奇数）およびキャパシタＣｐに供給している。
つまり、本実施の形態のチャージポンプ回路には、クロック電圧ＰＨ４をチャージポンプ回路に入力する入力端とキャパシタＣｓｉ（ｉ：１〜ｎの奇数）およびキャパシタＣｐとの間に、２倍昇圧回路１４の代わりに、３倍昇圧回路３４が挿入されている。
これにより、本実施の形態のチャージポンプ回路は、図３のチャージポンプ回路より転送時のＮｃｈトランジスタＴ１ｉ（ｉ：１〜ｎの奇数）のゲート電圧の値が大きくなる。
なお、３倍昇圧回路３４としては、例えば、後述する図８や図１１に示す回路構成によって実現することができる。

また、図３のチャージポンプ回路では、クロック電圧ＰＨ３を２倍昇圧回路１３を通すことによって波高値（振幅）が２×Ｖｃｃであるクロック電圧ＰＨ３ａにして、このクロック電圧ＰＨ３ａをキャパシタＣｓｉ（ｉ：１〜ｎの偶数）に供給している。これに対して、本実施の形態のチャージポンプ回路では、クロック電圧ＰＨ３を３倍昇圧回路３３を通すことによって波高値（振幅）が３×Ｖｃｃであるクロック電圧ＰＨ３ｂにして、このクロック電圧ＰＨ３ｂをキャパシタＣｓｉ（ｉ：１〜ｎの偶数）に供給している。
つまり、本実施の形態のチャージポンプ回路には、クロック電圧ＰＨ３をチャージポンプ回路に入力する入力端とキャパシタＣｓｉ（ｉ：１〜ｎの偶数）との間に、２倍昇圧回路１３の代わりに、３倍昇圧回路３３が挿入されている。
これにより、本実施の形態のチャージポンプ回路は、図３のチャージポンプ回路より転送時のＮｃｈトランジスタＴ１ｉ（ｉ：１〜ｎの偶数）のゲート電圧の値が大きくなる。
なお、３倍昇圧回路３３としては、例えば、後述する図８や図１１に示す回路構成によって実現することができる。

さらに、図３のチャージポンプ回路では、クロック電圧ＰＨ１をキャパシタＣｉ（ｉ：１〜ｎの奇数）に供給している。これに対して、本実施の形態のチャージポンプ回路では、クロック電圧ＰＨ１を２倍昇圧回路３１を通すことによって波高値（振幅）が２×Ｖｃｃであるクロック電圧ＰＨ１ｂにして、このクロック電圧ＰＨ１ｂをキャパシタＣｉ（ｉ：１〜ｎの奇数）に供給している。
つまり、本実施の形態のチャージポンプ回路には、クロック電圧ＰＨ１をチャージポンプ回路に入力する入力端とキャパシタＣｉ（ｉ：１〜ｎの奇数）との間に、図３のチャージポンプ回路などには存在しない２倍昇圧回路３１が挿入されている。
これにより、本実施の形態のチャージポンプ回路は、図３のチャージポンプ回路より転送時のノードｎｉ（ｉ：１〜ｎの奇数）の電位の値が大きくなる。
なお、２倍昇圧回路３１としては、例えば、後述する図５や図７に示す回路構成によって実現することができる。

さらに、図３のチャージポンプ回路では、クロック電圧ＰＨ２でキャパシタＣｉ（ｉ：１〜ｎの偶数）に供給している。これに対して、本実施の形態のチャージポンプ回路では、クロック電圧ＰＨ２を２倍昇圧回路３２を通すことによって波高値（振幅）が２×Ｖｃｃであるクロック電圧ＰＨ２ｂにして、このクロック電圧ＰＨ２ｂをキャパシタＣｉ（ｉ：１〜ｎの偶数）に供給している。
つまり、本実施の形態のチャージポンプ回路には、クロック電圧ＰＨ２をチャージポンプ回路に入力する入力端とキャパシタＣｉ（ｉ：１〜ｎの偶数）との間に、図３のチャージポンプ回路などには存在しない２倍昇圧回路３２が挿入されている。
これにより、本実施の形態のチャージポンプ回路は、図３のチャージポンプ回路より転送時のノードｎｉ（ｉ：１〜ｎの偶数）の電位の値が大きくなる。
なお、２倍昇圧回路３１としては、例えば、後述する図５や図７に示す回路構成によって実現することができる。

図４のチャージポンプ回路の出力電圧Ｖｏｕｔは、転送時にノードｎｉ（ｉ＝１〜ｎ）の電位を２倍昇圧回路３１，３２で昇圧したクロック電圧ＰＨ１ｂ，ＰＨ２ｂで持ち上げており、その効率をγｉ（ｉ＝１〜ｎ）とすると、
Ｖｏｕｔ＝Ｖｃｃ＋（２×Ｖｃｃ×γ１×β１−Ｖｔｈ１１）＋（２×Ｖｃｃ×γ２×β２−Ｖｔｈ１２）＋・・・＋（２×Ｖｃｃ×γｎ×βｎ−Ｖｔｈ１ｎ）−Ｖｔｈ１（ｎ＋１）
であり、図４のチャージポンプ回路では上述したようにＮｃｈトランジスタＴ１ｉ（ｉ＝１〜ｎ＋１）の閾値Ｖｔｈ１ｉ分の電圧ドロップがないので、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｃｃ＋２×Ｖｃｃ×γ１×β１＋２×Ｖｃｃ×γ２×β２＋・・・＋２×Ｖｃｃ×γｎ×βｎ
となる。

上述したように、クロック電圧ＰＨ１，ＰＨ２を２倍昇圧回路３１，３２で波高値（振幅）を２×ＶｃｃにしたＰＨ１ｂ，ＰＨ２ｂによってノードｎｉ（ｉ＝１〜ｎ）の電位を高くする構成となっているため、図３のチャージポンプ回路と同じ出力電圧を得るために必要な段数を減らすことができ、チャージポンプ回路の面積を小さくすることができる。

ここで、本実施の形態のチャージポンプ回路と図３のチャージポンプ回路とでほぼ同じ出力電圧Ｖｏｕｔを得るために、本実施の形態のチャージポンプ回路の段数が図３のチャージポンプ回路の段数より少なくなる一例を示す。
図３のチャージポンプ回路において、電源電圧Ｖｃｃを１．５Ｖ、キャパシタＣｉ（ｉ＝１〜ｎ）の容量とキャパシタＣｓｉの容量との比を１０：１、ｎを７とする場合、第２の実施の形態において示したように、出力電圧Ｖｏｕｔは、１１．１Ｖとなる。

本実施の形態のチャージポンプ回路において、電源電圧Ｖｃｃを１．５Ｖ、キャパシタＣｉ（ｉ＝１〜ｎ）の容量とキャパシタＣｓｉの容量との比を１０：１、効率γｉ（ｉ＝１〜ｎ）を０．９、ｎを６とする。この場合、ポンプ効率βｉ（ｉ＝１〜ｎ）は０．９１となる。
これらを本実施の形態のチャージポンプ回路において示した上記の式に代入すると、本実施の形態のチャージポンプ回路の出力電圧Ｖｏｕｔは、１０．８Ｖとなる。

つまり、出力電圧Ｖｏｕｔを１１Ｖにするためには、図３のチャージポンプ回路では７段必要であるのに対して、本実施の形態のチャージポンプ回路では１段少ない６段でよくなる。

なお、本実施の形態では、クロック電圧ＰＨ３，ＰＨ４を３倍昇圧回路３３，３４で波高値（振幅）を３倍にしたクロック電圧ＰＨ３ｂ，ＰＨ４ｂをキャパシタＣｓ１〜Ｃｓｎ、Ｃｐに供給し、クロック電圧ＰＨ１，ＰＨ２を２倍昇圧回路３１，３２で波高値（振幅）を２倍にしたクロック電圧ＰＨ１ｂ，ＰＨ２ｂをキャパシタＣ１〜Ｃｎに供給している場合である。これに限らず、クロック電圧ＰＨ３，ＰＨ４を昇圧回路で波高値（振幅）をＢ（Ｂは２以上の整数）倍にしたクロック電圧をキャパシタＣｓ１〜Ｃｓｎ、Ｃｐに供給し、クロック電圧ＰＨ１，ＰＨ２を昇圧回路で波高値（振幅）をＣ（Ｃは３以上の整数であって、Ｂより大きい値）倍にしたクロック電圧をキャパシタＣ１〜Ｃｎに供給するように構成してもよく、特に、Ｃの値が（Ｂ＋１）になるように構成してもよい。なお、使用する昇圧回路は、図５、図７、図８、図１０、図１１、図１２に回路構成を示す昇圧回路などを利用することによって実現することができる。

以下、図１、図３、図４に回路図を示したチャージポンプ回路に利用される昇圧回路の回路構成について図面を参照しつつ説明する。なお、クロック信号ＣＬＫが上記のクロック電圧ＰＨ１〜ＰＨ４に対応する。

＜昇圧回路（１）＞
以下、本発明のチャージポンプ回路に使用される２倍昇圧回路について図５を参照しつつ説明する。図５は２倍昇圧回路の構成を示す回路図である。なお、使用するクロック信号ＣＬＫの波高値（振幅）をＶｃｃとし、この反転信号ＣＬＫｒが入力端ＩＮに入力される。
ソースに電源電圧Ｖｃｃが入力される、充電用のＰ型電界効果トランジスタ（以下、Ｐｃｈトランジスタという。）ＰＴＲ１３がある。ＰｃｈトランジスタＰＴＲ１３の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ１３のドレインに接続される。一端がＰｃｈトランジスタＰＴＲ１３のドレインに接続され、他端がクロック信号ＣＬＫの反転信号ＣＬＫｒが入力されその反転信号（クロック信号ＣＬＫ）を出力するインバータ回路ＩＮＶ１３の出力端に接続されたキャパシタＣ１１がある。

インバータ回路ＩＮＶ１１があり、インバータ回路ＩＮＶ１１には、ＰｃｈトランジスタＰＴＲ１１とＮｃｈトランジスタＮＴＲ１１とが含まれている。
ＰｃｈトランジスタＰＴＲ１１の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ１１のソースに接続される。
ＰｃｈトランジスタＰＴＲ１１のゲートとＮｃｈトランジスタＮＴＲ１１のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ１１の入力部）にクロック信号ＣＬＫの反転信号ＣＬＫｒが入力される。
ＰｃｈトランジスタＰＴＲ１１のドレインとＮｃｈトランジスタＮＴＲ１１のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ１１の出力部）が２倍昇圧回路の出力端ＯＵＴに接続されている。
ＰｃｈトランジスタＰＴＲ１１のソースはキャパシタＣ１１の一端に接続されている。
ＮｃｈトランジスタＮＴＲ１１のソースは接地されている。

インバータ回路ＩＮＶ１２があり、インバータ回路ＩＮＶ１２には、ＰｃｈトランジスタＰＴＲ１２とＮｃｈトランジスタＮＴＲ１２とが含まれている。
ＰｃｈトランジスタＰＴＲ１２の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ１２のソースに接続される。
ＰｃｈトランジスタＰＴＲ１２のゲートとＮｃｈトランジスタＮＴＲ１２のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ１２の入力部）にクロック信号ＣＬＫの反転信号ＣＬＫｒが入力される。
ＰｃｈトランジスタＰＴＲ１２のドレインとＮｃｈトランジスタＮＴＲ１２のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ１２の出力部）はＰｃｈトランジスタＰＴＲ１３のゲートに接続されている。
ＰｃｈトランジスタＰＴＲ１２のソースはキャパシタＣ１１の一端に接続されている。
ＮｃｈトランジスタＮＴＲ１２のソースは接地されている。

次に、図５に回路構成を示した２倍昇圧回路の動作について図６を参照しつつ説明する。図６は図５の昇圧回路の動作を説明するための波形図である。
クロック信号ＣＬＫがＬレベルのとき、つまりその反転信号ＣＬＫｒがＨレベルのとき、ＮｃｈトランジスタＮＴＲ１１のゲートおよびＰｃｈトランジスタＰＴＲ１１のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ１１側がＯＮし、出力端ＯＵＴへ接地レベル、つまりＬレベルが出力される。
このとき、ＮｃｈトランジスタＮＴＲ１２のゲートおよびＰｃｈトランジスタＰＴＲ１２のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ１２側がＯＮし、ＰｃｈトランジスタＰＴＲ１３のゲートに接地レベル、つまりＬレベルが入力され、ＰｃｈトランジスタＰＴＲ１３がＯＮし、ＰｃｈトランジスタＰＴＲ１３を通して、電源電圧Ｖｃｃでキャパシタ１１が充電され、Ｖｃｃ分の電荷量が蓄えられる（図６参照）。

その後、クロック信号ＣＬＫがＨレベル、つまりその反転信号ＣＬＫｒがＬレベルとなると、ＮｃｈトランジスタＮＴＲ１２のゲートおよびＰｃｈトランジスタＰＴＲ１２のゲートにＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ１２側がＯＮし、ＰｃｈトランジスタＰＴＲ１３のゲートにＨレベルが入力され、ＰｃｈトランジスタＰＴＲ１３がＯＦＦする。
また、反転信号ＣＬＫｒがＬレベルのとき、ＮｃｈトランジスタＮＴＲ１１のゲートおよびＰｃｈトランジスタＰＴＲ１１のゲートにＬレベルが入力されるので、ＮｃｈトランジスタＮＴＲ１２側がＯＦＦし、ＰｃｈトランジスタＰＴＲ１１側がＯＮする。
このとき、インバータ回路ＩＮＶ１３の出力はＬレベルからＨレベルになるので、キャパシタＣ１１にＶｃｃレベルの電圧が供給されて、ノードＮＶ２の電位はほぼ２×Ｖｃｃとなっており、このほぼ２×Ｖｃｃレベルの信号がＰｃｈトランジスタＰＴＲ１１を通って出力端ＯＵＴへ出力される（図６参照）。

図５のような少ない素子数で入力されるクロック信号ＣＬＫを２倍に昇圧する２倍昇圧回路を実現することができ、素子数が少ないため２倍昇圧回路に必要な面積が小さいという利点がある。

＜昇圧回路（２）＞
以下、他の回路構成の２倍昇圧回路について図７を参照しつつ説明する。図７は２倍昇圧回路の構成を示す回路図である。なお、使用するクロック信号ＣＬＫの波高値（振幅）をＶｃｃとし、クロック信号ＣＬＫが入力端ＩＮ２１に、クロック信号ＣＬＫの反転信号ＣＬＫｒが入力端ＩＮ２２に入力される。
ソースに電源電圧Ｖｃｃが入力される、充電用のＰｃｈトランジスタＰＴＲ２２がある。ＰｃｈトランジスタＰＴＲ２２の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ２２のドレインに接続される。一端がＰｃｈトランジスタＰＴＲ２２のドレインに接続され、他端が入力端ＩＮ２１に接続されたキャパシタＣ２１がある。

インバータ回路ＩＮＶ２１があり、インバータ回路ＩＮＶ２１には、ＰｃｈトランジスタＰＴＲ２１とＮｃｈトランジスタＮＴＲ２１とが含まれている。
ＰｃｈトランジスタＰＴＲ２１の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ２１のソースに接続される。
ＰｃｈトランジスタＰＴＲ２１のゲートとＮｃｈトランジスタＮＴＲ２１のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ２１の入力部）に入力端ＩＮ２２が接続される。
ＰｃｈトランジスタＰＴＲ２１のドレインとＮｃｈトランジスタＮＴＲ２１のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ２１の出力部）に２倍昇圧回路の出力端ＯＵＴが接続されているとともに、接続点はＰｃｈトランジスタＰＴＲ２２のゲートにも接続されている。
ＰｃｈトランジスタＰＴＲ２１のソースはキャパシタＣ２１の一端に接続されている。
ＮｃｈトランジスタＮＴＲ２１のソースは接地されている。

ここで、上述した回路構成の２倍昇圧回路の動作について説明する。
クロック信号ＣＬＫがＬレベルのとき、つまりその反転信号ＣＬＫｒはＨレベルのとき、ＮｃｈトランジスタＮＴＲ２１のゲートおよびＰｃｈトランジスタＰＴＲ２１のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ２１側がＯＮし、出力端ＯＵＴへ接地レベル、つまりＬレベルが出力される。このとき、Ｐｃｈトランジスタ２２のゲートに接地レベル、つまりＬレベルが入力され、ＰｃｈトランジスタＰＴＲ２２がＯＮし、ＰｃｈトランジスタＰＴＲ２２を通して、電源電圧Ｖｃｃでキャパシタ２１が充電され、Ｖｃｃ分の電荷量が蓄えられる。

その後、クロック信号ＣＬＫがＨレベル、つまりその反転信号ＣＬＫｒがＬレベルとなると、ＮｃｈトランジスタＮＴＲ２１のゲートおよびＰｃｈトランジスタＰＴＲ２１のゲートにＬレベルが入力されるので、ＮｃｈトランジスタＮＴＲ２１側がＯＦＦしてＰｃｈトランジスタＰＴＲ２１側がＯＮし、出力端ＯＵＴがほぼＶｃｃレベルに充電されるため、ＰｃｈトランジスタＰＴＲ２２のゲートにＨレベルが入力され、ＰｃｈトランジスタＰＴＲ２２がＯＦＦする。
このとき、キャパシタＣ２１にＶｃｃレベルの電圧が供給されているため、ノードＮＶ２の電位はほぼ２×Ｖｃｃとなっており、このほぼ２×Ｖｃｃレベルの信号がＰｃｈトランジスタＰＴＲ２１を通って出力端ＯＵＴへ出力される。

図７のような少ない素子数で入力されるクロック信号ＣＬＫを２倍に昇圧する２倍昇圧回路を実現することができ、図５の２倍昇圧回路より素子数がさらに少なくなっているため２倍昇圧回路に必要な面積がより小さいという利点がある。

＜昇圧回路（３）＞
以下、本発明のチャージポンプ回路に使用される３倍昇圧回路について図８を参照しつつ説明する。図８は３倍昇圧回路の構成を示す回路図である。なお、使用するクロック信号ＣＬＫの波高値（振幅）をＶｃｃとし、クロック信号ＣＬＫが入力端ＩＮ３１，ＩＮ３４に、クロック信号ＣＬＫの反転信号ＣＬＫｒが入力端ＩＮ３２，３３に入力される。
ソースに電源電圧Ｖｃｃが入力される、充電用のＰｃｈトランジスタＰＴＲ３２がある。ＰｃｈトランジスタＰＴＲ３２の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ３２のドレインに接続される。一端がＰｃｈトランジスタＰＴＲ３２のドレインに接続され、他端が入力端ＩＮ３１に接続されたキャパシタＣ３１がある。

インバータ回路ＩＮＶ３１があり、インバータ回路ＩＮＶ３１には、ＰｃｈトランジスタＰＴＲ３１とＮｃｈトランジスタＮＴＲ３１とが含まれている。
ＰｃｈトランジスタＰＴＲ３１の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ３１のソースに接続される。
ＰｃｈトランジスタＰＴＲ３１のゲートとＮｃｈトランジスタＮＴＲ３１のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ３１の入力部）に入力端ＩＮ３２が接続される。
ＰｃｈトランジスタＰＴＲ３１のドレインとＮｃｈトランジスタＮＴＲ３１のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ３１の出力部）に後述する次段のＰｃｈトランジスタＰＴＲ３４のソースが接続されているとともに、接続点はＰｃｈトランジスタＰＴＲ３２のゲートにも接続されている。
ＰｃｈトランジスタＰＴＲ３１のソースはキャパシタＣ３１の一端に接続されている。
ＮｃｈトランジスタＮＴＲ３１のソースは接地されている。
ＰｃｈトランジスタＰＴＲ３２、キャパシタＣ３１、インバータ回路ＩＮＶ３１で、入力されるクロック信号を２×Ｖｃｃの波高値（振幅）のクロック信号に昇圧する昇圧回路が構成されており、１段目の昇圧回路部と呼ぶ。

ソースが１段目の昇圧回路部のインバータ回路ＩＮＶ３１の出力部に接続された、充電用のＰｃｈトランジスタＰＴＲ３４がある。ＰｃｈトランジスタＰＴＲ３４の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ３４のドレインに接続される。一端がＰｃｈトランジスタＰＴＲ３４のドレインに接続され、他端が入力端ＩＮ３３に接続されたキャパシタＣ３２がある。

インバータ回路ＩＮＶ３３があり、インバータ回路ＩＮＶ３３には、ＰｃｈトランジスタＰＴＲ３３とＮｃｈトランジスタＮＴＲ３３とが含まれている。
ＰｃｈトランジスタＰＴＲ３３の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ３３のソースに接続される。
ＰｃｈトランジスタＰＴＲ３３のゲートとＮｃｈトランジスタＮＴＲ３３のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ３３の入力部）に入力端ＩＮ３４が接続される。
ＰｃｈトランジスタＰＴＲ３３のドレインとＮｃｈトランジスタＮＴＲ３３のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ３３の出力部）に３倍昇圧回路の出力端ＯＵＴが接続されているとともに、接続点はＰｃｈトランジスタＰＴＲ３４のゲートにも接続されている。
ＰｃｈトランジスタＰＴＲ３３のソースはキャパシタＣ３２の一端に接続されている。
ＮｃｈトランジスタＮＴＲ３３のソースは接地されている。
ＰｃｈトランジスタＰＴＲ３４、キャパシタＣ３２、インバータ回路ＩＮＶ３３で、１段目の昇圧回路部で得られる波高値（振幅）が２×Ｖｃｃのクロック信号を利用して、波高値（振幅）がＶｃｃの反転信号ＣＬＫｒを３×Ｖｃｃの波高値（振幅）のクロック信号に昇圧する昇圧回路部が構成されており、２段目の昇圧回路部と呼ぶ。

次に、図８に回路構成を示した３倍昇圧回路の動作について図９を参照しつつ説明する。図９は図８の昇圧回路の動作を説明するための波形図である。
クロック信号ＣＬＫがＬレベルのとき、つまりその反転信号ＣＬＫｒがＨレベルのとき、ＮｃｈトランジスタＮＴＲ３１のゲートおよびＰｃｈトランジスタＰＴＲ３１のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ３１側がＯＮし、インバータ回路ＩＮＶ３１の出力は接地レベル、つまりＬレベルとなり、接地レベルの信号がＰｃｈトランジスタＰＴＲ３４のソースへ出力される。このとき、ＰｃｈトランジスタＰＴＲ３２のゲートに接地レベル、つまりＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ３２がＯＮし、ＰｃｈトランジスタＰＴＲ３２を通して、電源電圧ＶｃｃでキャパシタＣ３１が充電され、Ｖｃｃ分の電荷量が蓄えられる（図９参照）。

その後、クロック信号ＣＬＫがＨレベル、つまりその反転信号ＣＬＫｒがＬレベルとなると、ＮｃｈトランジスタＮＴＲ３１のゲートおよびＰｃｈトランジスタＰＴＲ３１のゲートにＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ３１側がＯＮし、ＰｃｈトランジスタＰＴＲ３２のゲートにＨレベルが入力され、ＰｃｈトランジスタＰＴＲ３２がＯＦＦする。
このとき、キャパシタＣ３１にＶｃｃレベルの電圧が供給されているため、ノードＮＶ２の電位はほぼ２×Ｖｃｃとなっており、このほぼ２×Ｖｃｃレベルの信号がＰｃｈトランジスタＰＴＲ３１を通って次段の昇圧回路部（２段目の昇圧回路部）のＰｃｈトランジスタＰＴＲ３４のソースへ出力される（図９参照）。

つまり、１段目の昇圧回路部は、２段目の昇圧回路部のＰｃｈトランジスタＰＴＲ３４のソースへ、クロック信号ＣＬＫがＬレベルのときに接地レベルの信号を出力し、クロック信号ＣＬＫがＨレベルのときに２×Ｖｃｃレベルの信号を出力する。

クロック信号ＣＬＫがＨレベルのとき、ＮｃｈトランジスタＮＴＲ３３のゲートおよびＰｃｈトランジスタＰＴＲ３３のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ３３側がＯＮし、接地レベル、つまりＬレベルが３倍昇圧回路の出力端ＯＵＴへ出力される。このとき、ＰｃｈトランジスタＰＴＲ３４のゲートに接地レベル、つまりＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ３４がＯＮし、ＰｃｈトランジスタＰＴＲ３４を通して、１段目の昇圧回路部から入力されている２×ＶｃｃでキャパシタＣ３２が充電され、２×Ｖｃｃ分の電荷量が蓄えられる（図９参照）。

その後、クロック信号ＣＬＫがＬレベルとなると、ＮｃｈトランジスタＮＴＲ３３のゲートおよびＰｃｈトランジスタＰＴＲ３３のゲートにＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ３３側がＯＮし、ＰｃｈトランジスタＰＴＲ３４のゲートにＨレベルが入力され、ＰｃｈトランジスタＰＴＲ３４がＯＦＦする。
このとき、キャパシタＣ３２にＶｃｃレベルの電圧が供給されているため、ノードＮＶ３の電位はほぼ３×Ｖｃｃとなっており、このほぼ３×Ｖｃｃレベルの信号がＰｃｈトランジスタＰＴＲ３３を通って出力端ＯＵＴへ出力される（図９参照）。

図８のような少ない素子数で入力されるクロック信号ＣＬＫを３倍に昇圧する３倍昇圧回路を実現することができ、素子数が少ないため３倍昇圧回路に必要な面積が小さいという利点がある。

＜昇圧回路（４）＞
以下、本発明のチャージポンプ回路に使用されるｎ倍昇圧回路について図１０を参照しつつ説明する。図１０はｎ倍昇圧回路の構成を示す回路図である。なお、使用されるクロック信号ＣＬＫの波高値（振幅）をＶｃｃとする。
図１０のｎ倍昇圧回路は、図８の３倍昇圧回路を応用したものであり、図８の１段目の昇圧回路部、２段目の昇圧回路部、１段目の昇圧回路部、・・・と接続することによって構成される。

図中の昇圧回路Ａ１，Ａ３，・・・，Ａ（ｎ−１）は図８の１段目の昇圧回路部（ＰｃｈトランジスタＰＴＲ３２，キャパシタＣ３１，インバータ回路ＩＮＶ３１よりなる回路部）により構成されている。ただし、昇圧回路Ａ１のＰｃｈトランジスタＰＴＲ３２のソースには電源電圧Ｖｃｃが接続され、他の昇圧回路Ａ３，・・・，Ａ（ｎ−１）のＰｃｈトランジスタＰＴＲ３２のソースには１段前の昇圧回路Ａ２，・・・，Ａ（ｎ−２）の出力部（ＰｃｈトランジスタＰＴＲ３３のドレインとＮｃｈトランジスタＮＴＲ３３のドレインとの接続点）が接続されている。なお、図８の場合と同様、キャパシタＣ３１側にクロック信号ＣＬＫが入力される。

図中の昇圧回路Ａ２，Ａ４，・・・，Ａ（ｎ−２）は図８の２段目の昇圧回路部（ＰｃｈトランジスタＰＴＲ３４，キャパシタＣ３２，インバータ回路ＩＮＶ３３よりなる回路部）により構成されている。ただし、昇圧回路Ａ２，Ａ４，・・・，Ａ（ｎ−２）のＰｃｈトランジスタＰＴＲ３４のソースには１段前の昇圧回路Ａ１，Ａ３，・・・，Ａ（ｎ−１）の出力部（ＰｃｈトランジスタＰＴＲ３１のドレインとＮｃｈトランジスタＮＴＲ３１のドレインとの接続点）が接続されている。なお、図８の場合と同様、キャパシタＣ３２側にクロック信号ＣＬＫの反転信号ＣＬＫｒが入力される。

この構成では、昇圧回路Ａ１から波高値（振幅）が２×Ｖｃｃのクロック信号が昇圧回路Ａ２のＰｃｈトランジスタＰＴＲ３４へ出力され、昇圧回路Ａ２から波高値（振幅）が３×Ｖｃｃのクロック信号が昇圧回路Ａ３のＰｃｈトランジスタＰＴＲ３２へ出力される。昇圧回路Ａ３から波高値（振幅）が４×Ｖｃｃのクロック信号が昇圧回路Ａ４のＰｃｈトランジスタＰＴＲ３４へ出力される。順次行われることによって、昇圧回路Ａ（ｎ−１）から波高値（振幅）がｎ×Ｖｃｃのクロック信号が出力され、ｎ倍昇圧回路から波高値（振幅）がｎ×Ｖｃｃのクロック信号が出力される。

図１０の構成により、少ない素子数でクロック信号ＣＬＫをｎ倍に昇圧するｎ倍昇圧回路を実現することができ、素子数が少ないためｎ倍昇圧回路に必要な面積が小さいという利点がある。

＜昇圧回路（５）＞
以下、他の３倍昇圧回路について図１１を参照しつつ説明する。図１１は３倍昇圧回路の構成を示す回路図である。なお、使用するクロック信号ＣＬＫの波高値（振幅）をＶｃｃとし、クロック信号ＣＬＫが入力端ＩＮ５１に、クロック信号ＣＬＫの反転信号ＣＬＫｒが入力端ＩＮ５２，５３に入力される。
ソースに電源電圧Ｖｃｃが入力される、充電用のＰｃｈトランジスタＰＴＲ５２がある。ＰｃｈトランジスタＰＴＲ５２の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ５２のドレインに接続される。一端がＰｃｈトランジスタＰＴＲ５２のドレインに接続され、他端が入力端ＩＮ５１に接続されたキャパシタＣ４１がある。

インバータ回路ＩＮＶ５１があり、インバータ回路ＩＮＶ５１には、ＰｃｈトランジスタＰＴＲ５１とＮｃｈトランジスタＮＴＲ５１とが含まれている。
ＰｃｈトランジスタＰＴＲ５１の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ５１のソースに接続される。
ＰｃｈトランジスタＰＴＲ５１のゲートとＮｃｈトランジスタＮＴＲ５１のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ５１の入力部）に入力端ＩＮ５２が接続される。
ＰｃｈトランジスタＰＴＲ５１のドレインとＮｃｈトランジスタＮＴＲ５１のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ５１の出力部）に次段のキャパシタＣ４２が接続されているとともに、接続点はＰｃｈトランジスタＰＴＲ５２のゲートにも接続されている。
ＰｃｈトランジスタＰＴＲ５１のソースはキャパシタＣ４１の一端に接続されている。
ＮｃｈトランジスタＮＴＲ５１のソースは接地されている。
ＰｃｈトランジスタＰＴＲ５２、キャパシタＣ４１、インバータ回路ＩＮＶ５１で、入力されるクロック信号ＣＬＫを２×Ｖｃｃの波高値（振幅）のクロック信号に昇圧する昇圧回路が構成されており、１段目の昇圧回路部と呼ぶ。

ソースに電源電圧Ｖｃｃが入力される、充電用のＰｃｈトランジスタＰＴＲ５４がある。一端がＰｃｈトランジスタＰＴＲ５４のドレインに接続され、他端が１段目の昇圧回路の出力部（ＰｃｈトランジスタＰＴＲ５１のドレインとＮｃｈトランジスタＮＴＲ５１のドレインの接続点）に接続されたキャパシタＣ４２がある。

インバータ回路ＩＮＶ５３があり、インバータ回路ＩＮＶ５３には、ＰｃｈトランジスタＰＴＲ５３とＮｃｈトランジスタＮＴＲ５３とが含まれている。
ＰｃｈトランジスタＰＴＲ５３の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ５３のソースに接続される。
ＰｃｈトランジスタＰＴＲ５３のゲートとＮｃｈトランジスタＮＴＲ５３のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ５３の入力部）に入力端ＩＮ５３が接続される。
ＰｃｈトランジスタＰＴＲ５３のドレインとＮｃｈトランジスタＮＴＲ５３のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ５３の出力部）に３倍昇圧回路の出力端ＯＵＴが接続されているとともに、接続点はＰｃｈトランジスタＰＴＲ５４のゲートにも接続されている。
ＰｃｈトランジスタＰＴＲ５３のソースはキャパシタＣ４２の一端に接続されている。
ＮｃｈトランジスタＮＴＲ５３のソースは接地されている。
ＰｃｈトランジスタＰＴＲ５４、キャパシタＣ４２、インバータ回路ＩＮＶ５３で、１段目の昇圧回路部で得られる波高値（振幅）が２×Ｖｃｃのクロック信号を３×Ｖｃｃの波高値（振幅）のクロック信号に昇圧する昇圧回路部が構成されており、２段目の昇圧回路部と呼ぶ。

次に、図１１に回路構成を示した３倍昇圧回路の動作について説明する。
クロック信号ＣＬＫがＬレベルのとき、つまりその反転信号ＣＬＫｒがＨレベルのとき、ＮｃｈトランジスタＮＴＲ５１のゲートおよびＰｃｈトランジスタＰＴＲ５１のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ５１側がＯＮし、インバータ回路ＩＮＶ５１の出力は接地レベル、つまりＬレベルとなり、接地レベルの信号がキャパシタＣ４２へ出力される。このとき、ＰｃｈトランジスタＰＴＲ５２のゲートに接地レベル、つまりＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ５２がＯＮし、ＰｃｈトランジスタＰＴＲ５２を通して、電源電圧Ｖｃｃでキャパシタ４１が充電され、Ｖｃｃ分の電荷量が蓄えられる。
同じ期間で、２段目の昇圧回路部でも、ＮｃｈトランジスタＮＴＲ５３のゲートおよびＰｃｈトランジスタＰＴＲ５３のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ５３側がＯＮし、インバータ回路ＩＮＶ５３の出力は接地レベル、つまりＬレベルとなり、接地レベルの信号が出力端ＯＵＴへ出力される。このとき、Ｐｃｈトランジスタ５４のゲートに接地レベル、つまりＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ５４がＯＮし、ＰｃｈトランジスタＰＴＲ５４を通して、電源電圧Ｖｃｃでキャパシタ４２が充電され、Ｖｃｃ分の電荷量が蓄えられる。

その後、クロック信号ＣＬＫがＨレベル、つまりその反転信号ＣＬＫｒがＬレベルとなると、ＮｃｈトランジスタＮＴＲ５１のゲートおよびＰｃｈトランジスタＰＴＲ５１のゲートにＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ５１側がＯＮし、ＰｃｈトランジスタＰＴＲ５２のゲートにＨレベルが入力され、ＰｃｈトランジスタＰＴＲ５２がＯＦＦする。
このとき、キャパシタＣ５１にＶｃｃレベルの電圧が供給されているため、ノードＮＶ２の電位はほぼ２×Ｖｃｃとなっており、このほぼ２×Ｖｃｃレベルの信号がＰｃｈトランジスタＰＴＲ５１を通って次段の昇圧回路部（２段目の昇圧回路部）のキャパシタ４２の他端へ出力される。
同じ期間で、２段目の昇圧回路部でも、ＮｃｈトランジスタＮＴＲ５３のゲートおよびＰｃｈトランジスタＰＴＲ５３のゲートにＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ５３側がＯＮし、ＰｃｈトランジスタＰＴＲ５４のゲートにＨレベルが入力され、ＰｃｈトランジスタＰＴＲ５４がＯＦＦする。
このとき、キャパシタＣ４２にほぼ２×Ｖｃｃレベルの電圧が供給されているため、ノードＮＶ３の電位はほぼ３×Ｖｃｃとなっており、このほぼ３×Ｖｃｃレベルの信号がＰｃｈトランジスタＰＴＲ５３を通って３倍昇圧回路の出力端ＯＵＴへ出力される。

図１１のような少ない素子数で入力されるクロック信号ＣＬＫを３倍に昇圧する３倍昇圧回路を実現することができ、素子数が少ないため３倍昇圧回路に必要な面積が小さいという利点がある。さらに、１クロックで波高値（振幅）が３倍のクロック信号に昇圧する構成のため、短時間で波高値（振幅）が３倍のクロック信号を得ることができるという利点もある。

＜昇圧回路（６）＞
以下、他のｎ倍昇圧回路について図１２を参照しつつ説明する。図１２は３倍昇圧回路の構成を示す回路図である。なお、使用されるクロック信号ＣＬＫの波高値（振幅）をＶｃｃとする。
図１２のｎ倍昇圧回路は、図１１の３倍昇圧回路を応用したものであり、図１１の１段目の昇圧回路部、２段目の昇圧回路部、２段目の昇圧回路部、２段目の昇圧回路部、・・・と接続することによって構成される。

図中の昇圧回路Ｂ１は図１１の１段目の昇圧回路部（ＰｃｈトランジスタＰＴＲ５２，キャパシタＣ４１，インバータ回路ＩＮＶ５１よりなる回路部）により構成されている。ただし、昇圧回路Ｂ１のＰｃｈトランジスタＰＴＲ５２のソースには電源電圧Ｖｃｃが接続されている。なお、図１１の場合と同様、キャパシタＣ４１側にクロック信号ＣＬＫが入力される。

図中の昇圧回路Ｂ２〜Ｂ（ｎ−１）は図１１の２段目の昇圧回路部（ＰｃｈトランジスタＰＴＲ５４，キャパシタＣ４２，インバータ回路ＩＮＶ５３よりなる回路部）により構成されている。ただし、昇圧回路Ｂ２〜Ｂ（ｎ−１）のキャパシタＣ４２の他端には１段前の昇圧回路Ｂ１〜Ｂ（ｎ−２）の出力部（ＰｃｈトランジスタＰＴＲ５１のドレインとＮｃｈトランジスタＮＴＲ５１のドレインとの接続点、或いは、ＰｃｈトランジスタＰＴＲ５３のドレインとＮｃｈトランジスタＮＴＲ５３のドレインとの接続点）が接続されている。また、昇圧回路Ｂ（ｎ−１）の出力部（ＰｃｈトランジスタＰＴＲ５３のドレインとＮｃｈトランジスタＮＴＲ５３のドレインとの接続点）はｎ倍昇圧回路の出力端ＯＵＴに接続される。

昇圧回路Ｂ１から出力される信号の波高値（振幅）は２×Ｖｃｃとなり、昇圧回路Ｂ２から出力される信号の波高値（振幅）は３×Ｖｃｃとなり、他の昇圧回路Ｂ３〜Ｂ（ｎ−１）でも昇圧されて、昇圧回路Ｂ（ｎ−１）から出力される信号の波高値（振幅）はｎ×Ｖｃｃとなる。
図１１の３倍昇圧回路と同様の仕組みによって、クロック信号ＣＬＫは、１クロックで、ｎ×Ｖｃｃの信号に昇圧されて、ｎ倍昇圧回路から波高値（振幅）がｎ×Ｖｃｃのクロック信号が出力される。

図１２のような少ない素子数で入力されるクロック信号ＣＬＫをｎ倍に昇圧するｎ倍昇圧回路を実現することができ、素子数が少ないためｎ倍昇圧回路に必要な面積が小さいという利点がある。さらに、１クロックで波高値（振幅）がｎ倍のクロック信号に昇圧するため、短時間で波高値（振幅）がｎ倍のクロック信号を得ることができるという利点もある。

上述した図５，図７，図８，図１１の昇圧回路については、特に、図５のＰｃｈトランジスタＰＴＲ１１，ＰＴＲ１２，ＰＴＲ１３、図７のＰｃｈトランジスタＰＴＲ２１，ＰＴＲ２２、図８のＰｃｈトランジスタＰＴＲ３１，ＰＴＲ３２，ＰＴＲ３３，ＰＴＲ３４、図１１のＰｃｈトランジスタＰＴＲ５１，ＰＴＲ５２，ＰＴＲ５３，ＰＴＲ５４の基盤電位（Ｎ−Ｗｅｌｌ電位）の取り方が重要である。
通常のＰｃｈトランジスタでは、基盤電位は常にチップ内の最高電位にしておく必要がある。なぜなら、基盤電位（Ｎ−Ｗｅｌｌ電位）が順方向になると、トランジスタとしての動作ができなくなるからである。
従って、注意が必要となるのは、充電用のＰｃｈトランジスタ（ＰｃｈトランジスタＰＴＲ１３、ＰＴＲ２２、ＰＴＲ３２、ＰＴＲ３４、ＰＴＲ５２、ＰＴＲ５４）の基盤電位（Ｎ−Ｗｅｌｌ電位）は中間ノード（ノードＮＶ２、ＮＶ３）に接続されており、反転信号ＣＬＫｒがＨレベルに立ち上がって、充電用のＰｃｈトランジスタを介してＶｃｃで中間ノードを充電するときに一瞬の間、充電用のＰｃｈトランジスタの基盤電位（Ｎ−Ｗｅｌｌ電位）が順バイアスになる可能性があるので、中間ノードの立下り波形がなるべくゆるく下がるように設定すること、および、充電用のＰｃｈトランジスタのレイアウトは、他のＰｃｈトランジスタとＷｅｌｌを分離孤立させて、順方向のバイアス電位になってもラッチアップが起こしにくいように工夫することが好ましい。

以上、本発明の好適な実施の形態について説明したが、本発明は上述の実施の形態に限られるものではなく、特許請求の範囲に記載した限りにおいて様々な設計変更が可能なものである。

例えば、図３において、電源電圧Ｖｃｃより大きな波高値（振幅）を有するクロック電圧ＰＨ３ａ、ＰＨ４ａを発生する手段として、２倍昇圧回路１３および１４が用いられている。図４においても、補助用キャパシタＣｓ１〜Ｃｓｎを駆動するための高電圧振幅のクロック電圧ＰＨ３ｂ、ＰＨ４ｂを発生する手段として、３倍昇圧回路３３および３４を用いている。
ここで、本発明の主旨は、主ポンプ用のクロック電圧ＰＨ１、ＰＨ２、ＰＨ１ｂ、ＰＨ２ｂよりも、補助用ポンプのクロック電圧ＰＨ３ａ、ＰＨ４ａ、ＰＨ３ｂ、ＰＨ４ｂの波高値（振幅）のほうが大きく設定することである。

フラッシュメモリのように、ＬＳＩの内部で、多種類の昇圧電圧、例えば、基準用の電圧３Ｖ、読み出し用の電圧５Ｖ、書き込みおよび消去用の電圧１０Ｖ、のような昇圧電圧を用いている場合には、波高値（振幅）の大きなクロック電圧ＰＨ３ａ、ＰＨ４ａ、ＰＨ３ｂ、ＰＨ４ｂを得るのに、２倍昇圧回路１３、１４、あるいは、３倍昇圧回路３３，３４を用いなくても、容易に実現できる。

例えば、２倍昇圧回路の代わりに、上記基準用の３Ｖ電圧、あるいは３倍昇圧回路の代わりに上記読み出し用の５Ｖを利用して、図１５に示すような一般的なレベルシフタ回路を介してクロック電圧ＰＨ３ａ、ＰＨ４ａあるいはＰＨ３ｂ、ＰＨ４ｂを得ることは設計の手法の一つである。

以下、図１５のレベルシフタ回路の基本動作を説明する。図１５は、レベルシフタ回路の構成を示す回路図である。図１５のレベルシフト回路は、電源電圧ＨＶとして、図示しない、チップ内部の昇圧電圧３Ｖが供給され、入力端ＩＮ６１にＶｃｃ（１．５Ｖ）レベルのクロック信号ＣＬＫ（クロック電圧ＰＨ３，ＰＨ４に対応）が入力され、出力端ＯＵＴには３Ｖの波高値を有するクロック信号ＣＬＫａ（クロック電圧ＰＨ３ａ，ＰＨ４ａに対応）が出力される、一般的なレベルシフタ回路である。

ＰｃｈトランジスタＰＴＲ６１，ＰＴＲ６２の夫々のソースには、電源電圧ＨＶが接続されている。また、ＰｃｈトランジスタＰＴＲ６１のゲートにはＰｃｈトランジスタＰＴＲ６２のドレインが接続され、ＰｃｈトランジスタＰＴＲ６２のゲートにはＰｃｈトランジスタＰＴＲ６１のドレインが接続されている。
ＰｃｈトランジスタＰＴＲ６１，ＰＴＲ６２の夫々の基盤（Ｎ−Ｗｅｌｌ）は自身のソースに接続される。

ＮｃｈトランジスタＮＴＲ６１のゲートはクロック信号ＣＬＫが入力される入力端に接続される。また、インバータ回路ＩＮＶ６１の入力部は入力端ＩＮ６１に接続され、インバータ回路ＩＮＶ６１の出力部はＮｃｈトランジスタＮＴＲ６２のゲートに接続される。
ＮｃｈトランジスタＮＴＲ６１，ＮＴＲ６２の夫々のドレインにはＰｃｈトランジスタＰＴＲ６１，ＰＴＲ６２のドレインが接続されている。ＰｃｈトランジスタＰＴＲ６２のドレインとＮｃｈトランジスタＮＴＲ６２との接続点が出力端ＯＵＴに接続されている。
ＮｃｈトランジスタＮＴＲ６１，ＮＴＲ６２の夫々のソースは接地されている。

次に、図１５を参照しつつ回路構成を説明したレベルシフタ回路の動作を説明する。
レベルシフタ回路の入力ＩＮ６１に入力されるクロック信号ＣＬＫがＬレベルのとき、ＮｃｈトランジスタＮＴＲ６１はＯＦＦである。一方、ＮｃｈトランジスタＮＴＲ６２は、ゲートにインバータＩＮＶ６１のＨレベルの出力が入力されるのでＯＮとなる。従って、このレベルシフタの出力ＰＨ３ａはＬレベルとなり、ＰｃｈトランジスタＰＴＲ６１がＯＮとなり、ＰｃｈトランジスタＰＴＲ６２がＯＦＦとなる。

次に、クロック信号ＣＬＫがＨレベルになると、ＮｃｈトランジスタＮＴＲ６１がＯＮ、ＮｃｈトランジスタＮＴＲ６２がＯＦＦとなるので、まず、ＮｃｈトランジスタＮＴＲ６１のドレインがＬレベルとなり、ＰｃｈトランジスタＰＴＲ６２がＯＮし、クロック信号ＣＬＫａがＨレベル、すなわち電源電圧ＨＶ（例えば３Ｖ）となり、ＰｃｈトランジスタＰＴＲ６１がＯＦＦとなる。

このように、このレベルシフタ回路は、Ｖｃｃレベルのクロック信号ＣＬＫが入力され、出力として、波高値がＶｃｃレベルより高いＨＶレベルのクロック信号ＣＬＫａを発生する。

同様に、ＨＶに５Ｖの昇圧電圧を接続し、入力端ＩＮ６１に、Ｖｃｃ（１．５Ｖ）レベルのクロック信号ＣＬＫ（クロック電圧ＰＨ３，ＰＨ４に対応）を入力すれば、出力に５Ｖの波高値を持つクロック信号ＣＬＫａ（クロック電圧ＰＨ３ａ，ＰＨ４ａに対応）が得られる。

第１の実施の形態における４相クロック駆動のチャージポンプ回路の構成を示す回路図。 図１のチャージポンプ回路の動作を説明するための波形図。 第２の実施の形態における４相クロック駆動のチャージポンプ回路の構成を示す回路図。 第３の実施の形態における４相クロック駆動のチャージポンプ回路の構成を示す回路図。 本発明のチャージポンプ回路図に利用される２倍昇圧回路の構成を示す回路図。 図５の２倍昇圧回路の動作を説明するための波形図。 本発明のチャージポンプ回路図に利用される２倍昇圧回路の構成を示す回路図。 本発明のチャージポンプ回路図に利用される３倍昇圧回路の構成を示す回路図。 図８の昇圧回路の動作を説明するための波形図。 本発明のチャージポンプ回路図に利用されるｎ倍昇圧回路の構成を示す回路図。 本発明のチャージポンプ回路図に利用される３倍昇圧回路の構成を示す回路図。 本発明のチャージポンプ回路図に利用されるｎ倍昇圧回路の構成を示す回路図。 従来の４相クロック駆動のチャージポンプ回路の構成を示す回路図。 図１３のチャージポンプ回路の動作を説明するための波形図。 本発明のチャージポンプ回路図に利用されるレベルシフタ回路の構成を示す回路図。

符号の説明

Ｔ１１〜Ｔ１（ｎ＋１） Ｎ型電界効果トランジスタ(主転送用)
Ｔ２１〜Ｔ２ｎ Ｎ型電界効果トランジスタ(補助転送用)
Ｃ１〜Ｃｎ キャパシタ(主ポンプ用)
Ｃｓ１〜Ｃｓｎ キャパシタ(補助ポンプ用)
１３，１４ 昇圧回路
ＰＨ１〜ＰＨ４ クロック電圧
ＰＨ３ａ，ＰＨ４ａ クロック電圧（昇圧後）

Claims (10)

1. 順方向に直列接続された第１から第（ｎ＋１）（ｎは整数）の主転送用トランジスタと、
   一端が前記第ｉ（ｉは１からｎの整数）の主転送用トランジスタのソースと前記第（ｉ＋１）の主転送用トランジスタのドレインの接続点に接続され、前記第１から第ｎの主転送用トランジスタに対応して設けられた第１から第ｎの主ポンプ用キャパシタと、
   一端が前記第ｉの主転送用トランジスタのゲートに接続され、前記第１から第ｎの主転送用トランジスタに対応して設けられた第１から第ｎの補助ポンプ用キャパシタと、
   を備えた４相クロック駆動チャージポンプ回路において、
   前記第１、３、５、・・・の主ポンプ用キャパシタの他端に入力される第１のクロック電圧の波高値より、前記第１、３、５、・・・の補助ポンプ用キャパシタの他端に入力される電圧の波高値が高くなるように第３のクロック電圧を昇圧して前記第１、３、５、・・・の補助ポンプ用キャパシタの他端に供給する第１の昇圧回路と、
   前記第２、４、６、・・・の主ポンプ用キャパシタの他端に入力される第２のクロック電圧の波高値より、前記第２、４、６、・・・の補助ポンプ用キャパシタの他端に入力される電圧の波高値が高くなるように第４のクロック電圧を昇圧して前記第２、４、６、・・・の補助ポンプ用キャパシタの他端に供給する第２の昇圧回路と、
   を有し、
   前記ｎが偶数の場合には、一端が前記第（ｎ＋１）の主転送用トランジスタのゲートに接続され、他端が前記第１の昇圧回路に接続されたキャパシタを更に有し、
   前記ｎが奇数の場合には、一端が前記第（ｎ＋１）の主転送用トランジスタのゲートに接続され、他端が前記第２の昇圧回路に接続されたキャパシタをさらに有する
   ことを特徴とする４相クロック駆動チャージポンプ回路。
2. 前記第１から第４のクロック電圧の波高値が電源電圧Ｖｃｃであって、
   前記第１の昇圧回路は第３のクロック電圧の波高値をａ（ａは２以上の整数）倍に昇圧して、波高値がａ×Ｖｃｃであるクロック電圧を前記第１、３、５、・・・の補助ポンプ用キャパシタの他端に供給し、
   前記第２の昇圧回路は第４のクロック電圧の波高値をａ倍に昇圧して、波高値がａ×Ｖｃｃであるクロック電圧を前記第２、４、６、・・・の補助ポンプ用キャパシタの他端に供給することを特徴とする請求項１に記載の４相クロック駆動チャージポンプ回路。
3. 前記ａの値が２であることを特徴とする請求項２に記載の４相クロック駆動チャージポンプ回路。
4. 順方向に直列接続された第１から第（ｎ＋１）（ｎは整数）の主転送用トランジスタと、
   一端が前記第ｉ（ｉは１からｎの整数）の主転送用トランジスタのソースと前記第（ｉ＋１）の主転送用トランジスタのドレインの接続点に接続され、前記第１から第ｎの主転送用トランジスタに対応して設けられた第１から第ｎの主ポンプ用キャパシタと、
   一端が前記第ｉの主転送用トランジスタのゲートに接続され、前記第１から第ｎの主転送用トランジスタに対応して設けられた第１から第ｎの補助ポンプ用キャパシタと、
   を備えた４相クロック駆動チャージポンプ回路において、
   前記第１、３、５、・・・の主ポンプ用キャパシタの他端に入力される第１のクロック電圧を昇圧して前記第１、３、５、・・・の主ポンプ用キャパシタの他端に供給する第１の主昇圧回路と、
   前記第２、４、６、・・・の主ポンプ用キャパシタの他端に入力される第２のクロック電圧を昇圧して前記第２、４、６、・・・の主ポンプ用キャパシタの他端に供給する第２の主昇圧回路と、
   前記第１、３、５、・・・の主ポンプ用キャパシタの他端に入力される第１のクロック電圧の波高値より、前記第１、３、５、・・・の補助ポンプ用キャパシタの他端に入力される電圧の波高値が高くなるように第３のクロック電圧を昇圧して前記第１、３、５、・・・の補助ポンプ用キャパシタの他端に供給する第１の補助昇圧回路と、
   前記第２、４、６、・・・の主ポンプ用キャパシタの他端に入力される第２のクロック電圧の波高値より、前記第２、４、６、・・・の補助ポンプ用キャパシタの他端に入力される電圧の波高値が高くなるように第４のクロック電圧を昇圧して前記第２、４、６、・・・の補助ポンプ用キャパシタの他端に供給する第２の補助昇圧回路と、
   を有し、
   前記ｎが偶数の場合には、一端が前記第（ｎ＋１）の主転送用トランジスタのゲートに接続され、他端が前記第１の主昇圧回路に接続されたキャパシタを更に有し、
   前記ｎが奇数の場合には、一端が前記第（ｎ＋１）の主転送用トランジスタのゲートに接続され、他端が前記第２の主昇圧回路に接続されたキャパシタをさらに有する
   ことを特徴とする４相クロック駆動チャージポンプ回路。
5. 前記第１から第４のクロック電圧の波高値が電源電圧Ｖｃｃであって、
   前記第１の主昇圧回路は第１のクロック電圧の波高値をｂ（ｂは２以上の整数）倍に昇圧して、波高値がｂ×Ｖｃｃであるクロック電圧を前記第１、３、５、・・・の主ポンプ用キャパシタの他端に供給し、
   前記第２の主昇圧回路は第２のクロック電圧の波高値をｂ倍に昇圧して、波高値がｂ×Ｖｃｃであるクロック電圧を前記第２、４、６、・・・の主ポンプ用キャパシタの他端に供給し、
   前記第１の補助昇圧回路は第３のクロック電圧の波高値をｃ（ｃは２以上の整数であって、ｂより大きい整数）倍に昇圧して、波高値がｃ×Ｖｃｃであるクロック電圧を前記第１、３、５、・・・の補助ポンプ用キャパシタの他端に供給し、
   前記第２の補助昇圧回路は第４のクロック電圧の波高値をｃ倍に昇圧して、波高値がｃ×Ｖｃｃであるクロック電圧を前記第２、４、６、・・・の補助ポンプ用キャパシタの他端に供給することを特徴とする請求項４に記載の４相クロック駆動チャージポンプ回路。
6. 前記ｃの値が（ｂ＋１）であることを特徴とする請求項５に記載の４相クロック駆動チャージポンプ回路。
7. 前記ｂの値が２であることを特徴とする請求項６に記載の４相クロック駆動チャージポンプ回路。
8. 前記キャパシタとして、前記第１から第ｎの補助ポンプ用キャパシタの容量より、容量の大きいキャパシタを用いる
   ことを特徴とする請求項１から請求項７のいずれか１項に記載の４相クロック駆動チャージポンプ回路。
9. ドレインが前記（ｎ＋１）の主転送用トランジスタのドレインに接続され、ソースが主転送用トランジスタのゲートに接続され、ゲートが主転送用トランジスタのソースに接続された補助転送用トランジスタを更に有する
   ことを特徴とする請求項１から請求項８のいずれか１項に記載の４相クロック駆動チャージポンプ回路。
10. 順方向に直列接続された第１から第（ｎ＋１）（ｎは整数）の主転送用トランジスタと、
    一端が前記第ｉ（ｉは１からｎの整数）の主転送用トランジスタのソースと前記第（ｉ＋１）の主転送用トランジスタのドレインの接続点に接続され、前記第１から第ｎの主転送用トランジスタに対応して設けられた第１から第ｎの主ポンプ用キャパシタと、
    一端が前記第ｉの主転送用トランジスタのゲートに接続され、前記第１から第ｎの主転送用トランジスタに対応して設けられた第１から第ｎの補助ポンプ用キャパシタと、
    を備えた４相クロック駆動チャージポンプ回路において、
    前記第１、３、５、・・・の主ポンプ用キャパシタの他端に入力される第１のクロック電圧の波高値より、前記第１、３、５、・・・の補助ポンプ用キャパシタの他端に入力される電圧の波高値が高くなるように第３のクロック電圧を昇圧して前記第１、３、５、・・・の補助ポンプ用キャパシタの他端に供給する第１の手段と、
    前記第２、４、６、・・・の主ポンプ用キャパシタの他端に入力される第２のクロック電圧の波高値より、前記第２、４、６、・・・の補助ポンプ用キャパシタの他端に入力される電圧の波高値が高くなるように第４のクロック電圧を昇圧して前記第２、４、６、・・・の補助ポンプ用キャパシタの他端に供給する第２の手段と、
    を有し、
    前記ｎが偶数の場合には、一端が前記第（ｎ＋１）の主転送用トランジスタのゲートに接続され、他端が前記第１の手段に接続されたキャパシタを更に有し、
    前記ｎが奇数の場合には、一端が前記第（ｎ＋１）の主転送用トランジスタのゲートに接続され、他端が前記第２の手段に接続されたキャパシタをさらに有する
    ことを特徴とする４相クロック駆動チャージポンプ回路。

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