KR20120128014A - 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법 - Google Patents

불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법 Download PDF

Info

Publication number
KR20120128014A
KR20120128014A KR1020110045877A KR20110045877A KR20120128014A KR 20120128014 A KR20120128014 A KR 20120128014A KR 1020110045877 A KR1020110045877 A KR 1020110045877A KR 20110045877 A KR20110045877 A KR 20110045877A KR 20120128014 A KR20120128014 A KR 20120128014A
Authority
KR
South Korea
Prior art keywords
monitor
cells
program
cell
state
Prior art date
Application number
KR1020110045877A
Other languages
English (en)
Inventor
조현수
방경일
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110045877A priority Critical patent/KR20120128014A/ko
Priority to US13/471,485 priority patent/US8934304B2/en
Publication of KR20120128014A publication Critical patent/KR20120128014A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

Abstract

본 발명은 불휘발성 메모리 장치의 동작 방법에 관한 것이다. 본 발명의 동작 방법은, 복수의 메모리 셀들 및 복수의 모니터 셀들을 소거하는 단계, 적어도 하나의 제 1 메모리 셀을 제 1 프로그램 상태로 프로그램하는 단계, 적어도 하나의 제 1 모니터 셀을 제 1 프로그램 상태로 프로그램하는 단계, 그리고 읽기 시에 적어도 하나의 제 1 모니터 셀로부터 읽어지는 결과에 따라, 복수의 메모리 셀들에 저장된 데이터를 리프레시하는 단계로 구성된다.

Description

불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법{OPERATING METHOD OF NONVOLATILE MEMORY DEVICE AND OPERATING METHOD OF MEMORY SYSTEM INCLUDING NONVOLATILE MEMORY DEVICE}
본 발명은 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법에 관한 것이다.
불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
불휘발성 메모리 장치에 저장된 데이터에서, 시간이 흐름에 따라 오류가 발생할 수 있다. 또한, 불휘발성 메모리 장치의 메모리 셀들에 데이터를 프로그램할 때, 인접한 메모리 셀들에 저장된 데이터에서 오류가 발생할 수 있다. 따라서, 불휘발성 메모리 장치에 저장된 데이터에서 오류가 발생하는 것을 방지 또는 보상하기 위한 방법이 요구되고 있다.
본 발명의 목적은 데이터에서 오류가 발생할 확률이 증가할 때, 해당 데이터를 리프레시하는 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 복수의 메모리 셀들 및 복수의 모니터 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법은, 상기 복수의 메모리 셀들 및 상기 복수의 모니터 셀들을 소거 상태로 소거하는 단계; 상기 복수의 메모리 셀들 중 적어도 하나의 제 1 메모리 셀을 제 1 프로그램 상태로 프로그램하는 단계; 상기 복수의 모니터 셀들 중 적어도 하나의 제 1 모니터 셀을 상기 제 1 프로그램 상태로 프로그램하는 단계; 그리고 읽기 시에 상기 적어도 하나의 제 1 모니터 셀로부터 읽어지는 결과에 따라, 상기 복수의 메모리 셀들에 저장된 데이터를 리프레시(refresh)하는 단계를 포함한다.
실시 예로서, 상기 적어도 하나의 제 1 메모리 셀과 상기 적어도 하나의 제 1 모니터 셀은 동시에 프로그램된다.
실시 예로서, 상기 적어도 하나의 제 1 메모리 셀이 프로그램 패스될 때, 상기 적어도 하나의 제 1 모니터 셀은 프로그램 페일이어도 프로그램 패스인 것으로 판정된다.
실시 예로서, 상기 적어도 하나의 제 1 메모리 셀은 제 1 검증 전압을 이용하여 프로그램되고, 상기 적어도 하나의 제 1 모니터 셀은 상기 제 1 검증 전압보다 낮고 상기 소거 상태와 상기 제 1 프로그램 상태를 판별하는 제 1 읽기 전압보다 높은 레벨을 갖는 제 1 모니터 검증 전압을 이용하여 프로그램된다.
실시 예로서, 상기 복수의 모니터 셀들 중 둘 이상의 모니터 셀들이 동일한 상태로 프로그램된다.
실시 예로서, 상기 리프레시하는 단계는, 상기 복수의 모니터 셀들이 특정 상태들로 프로그램된 후에 상기 복수의 모니터 셀들 중 적어도 하나가 상기 프로그램된 특정 상태들이 아닌 것으로 읽어질 때, 상기 복수의 메모리 셀들에 저장된 데이터를 리프레시하는 단계를 포함한다.
복수의 메모리 셀들 및 복수의 모니터 셀들을 포함하는 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하는 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은, 상기 컨트롤러로부터의 소거 커맨드에 따라 상기 불휘발성 메모리 장치가 상기 복수의 메모리 셀들을 소거 상태로 소거하는 단계; 상기 컨트롤러로부터의 쓰기 커맨드에 따라 상기 불휘발성 메모리 장치가 상기 복수의 메모리 셀들 중 적어도 하나의 메모리 셀을 프로그램 상태로 프로그램하고, 상기 복수의 모니터 셀들 중 적어도 하나의 모니터 셀을 프로그램 모니터 상태로 프로그램하는 단계; 그리고 읽기 시에 상기 적어도 하나의 모니터 셀로부터 읽어지는 결과에 따라, 상기 복수의 메모리 셀들을 리프레시(refresh)하는 단계를 포함한다.
실시 예로서, 상기 복수의 메모리 셀들을 리프레시하는 단계는, 상기 컨트롤러로부터의 읽기 커맨드 및 어드레스들에 따라 상기 불휘발성 메모리 장치가 상기 적어도 하나의 모니터 셀을 읽는 단계; 상기 불휘발성 메모리 장치가 상기 적어도 하나의 모니터 셀로부터 읽어진 모니터 결과를 상기 컨트롤러에 전송하는 단계; 그리고 상기 모니터 결과에 기반하여, 상기 적어도 하나의 모니터 셀이 상기 프로그램 모니터 상태가 아닌 것으로 읽어질 때, 상기 복수의 메모리 셀들을 리프레시하는 단계를 포함한다.
실시 예로서, 상기 복수의 메모리 셀들을 리프레시하는 단계는, 유휴(idle) 상태일 때 상기 불휘발성 메모리 장치가 상기 적어도 하나의 모니터 셀을 읽고, 모니터 결과를 생성하는 단계; 상기 컨트롤러로부터의 읽기 커맨드에 따라 상기 불휘발성 메모리 장치가 읽기 결과 및 상기 모니터 결과를 상기 컨트롤러에 전송하는 단계; 그리고 상기 모니터 결과에 기반하여, 상기 적어도 하나의 모니터 셀이 상기 프로그램 모니터 상태가 아닌 것으로 판별될 때, 상기 복수의 메모리 셀들을 리프레시하는 단계를 포함한다.
실시 예로서, 상기 복수의 메모리 셀들을 리프레시하는 단계는, 유휴(idle) 상태일 때 상기 불휘발성 메모리 장치가 상기 적어도 하나의 모니터 셀을 읽고, 모니터 결과를 생성하는 단계; 상기 컨트롤러로부터의 읽기 상태 커맨드에 따라 상기 불휘발성 메모리 장치가 상기 모니터 결과를 상기 컨트롤러에 전송하는 단계; 그리고 상기 모니터 결과에 기반하여, 상기 적어도 하나의 모니터 셀이 상기 프로그램 모니터 상태가 아닌 것으로 판별될 때, 상기 복수의 메모리 셀들을 리프레시하는 단계를 포함한다.
본 발명에 따르면, 모니터 셀의 읽기 결과에 따라 리프레시가 수행된다. 모니터 셀을 읽음으로써 메모리 셀들에서 오류가 발생할 확률이 증가하는 것이 검출되므로, 오류가 발생할 확률이 증가할 때 해당 데이터를 리프레시하는 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 메모리 셀들 및 모니터 셀들을 보여준다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법의 제 1 실시 예를 보여주는 순서도이다.
도 4는 도 3의 동작 방법에 따라 메모리 셀들 및 모니터 셀들을 프로그램하는 방법의 제 1 예를 보여주는 순서도이다.
도 5는 도 4의 프로그램 방법에 따라 워드 라인을 통해 메모리 셀들 및 모니터 셀들에 공급되는 전압들을 보여주는 타이밍도이다.
도 6은 도 4 및 도 6의 프로그램 방법에 따른 메모리 셀들 및 모니터 셀들의 문턱 전압들의 변화를 보여준다.
도 7은 도 3의 동작 방법에 따라 메모리 셀들 및 모니터 셀들을 프로그램하는 방법의 제 2 예를 보여주는 순서도이다.
도 8은 본 발명의 실시 예에 따른 리프레시 방법을 보여준다.
도 9는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법의 제 2 실시 예를 보여주는 순서도이다.
도 10은 도 9의 동작 방법에 따른 메모리 셀들 및 모니터 셀들의 문턱 전압들을 보여준다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 보여주는 순서도이다.
도 13은 도 12의 리프레시하는 단계의 제 1 예를 보여주는 순서도이다.
도 14는 도 12의 리프레시하는 단계의 제 2 예를 보여주는 순서도이다.
도 15는 도 12의 리프레시하는 단계의 제 3 예를 보여주는 순서도이다.
도 16은 도 15의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 17은 도 16을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 그리고 제어 로직(140)을 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 예시적으로, 행 방향으로 배열되는 메모리 셀들은 워드 라인들(WL)에 연결된다. 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BL)에 연결된다. 예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들로 구성된다. 메모리 셀 어레이(110)는 복수의 모니터 셀들을 더 포함할 수 있다. 메모리 셀 어레이(110)의 메모리 셀들 및 모니터 셀들은 도 2를 참조하여 더 상세하게 설명된다.
어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(120)는 워드 라인들(WL)을 선택한다. 어드레스 디코더(120)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(130)에 전달된다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함한다.
읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 외부와 데이터(DATA)를 교환할 수 있다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신하도록 구성된다. 디코딩된 열 어드레스(DCA)를 이용하여, 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택한다.
예시적으로, 읽기 및 쓰기 회로(130)는 외부로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 메모리 셀 어레이(110)에 쓸 수 있다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 외부로 출력할 수 있다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 쓸 수 있다. 예를 들면, 읽기 및 쓰기 회로(130)는 카피-백(copy-back)을 수행할 수 있다.
예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120)와 읽기 및 쓰기 회로(130)에 연결된다. 제어 로직(140)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(140)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
도 2는 도 1의 메모리 셀 어레이(110)의 메모리 셀들 및 모니터 셀들을 보여준다. 도 2를 참조하면, 복수의 워드 라인들(WL1~WLz), 복수의 모니터 비트 라인들(BL1~BLn), 그리고 복수의 비트 라인들(BL1~BLn)이 도시된다.
하나의 워드 라인에 복수의 모니터 셀들(MnC) 및 복수의 메모리 셀들(MC)이 연결될 수 있다. 모니터 비트 라인들(MBL1~MBLm)은 열 방향으로 배열된 모니터 셀들(MnC)에 연결된다. 비트 라인들(BL1~BLn)은 열 방향으로 배열된 메모리 셀들(MC)에 연결된다. 모니터 셀들(MnC)은 모니터 셀 영역(111)을 구성할 수 있고, 메모리 셀들(MC)은 메모리 셀 영역(113)을 구성할 수 있다.
메모리 셀들(MC) 및 모니터 셀들(MnC)은 동일한 구조를 가질 수 있다. 이하에서, '셀들' 또는 '셀'은 메모리 셀들(MC) 및 모니터 셀들(MnC)을 포함하는 용어로 사용될 수 있다.
메모리 셀들(MC) 및 모니터 셀들(MnC)은 동일한 알고리즘에 의해 프로그램되고, 읽어지고, 그리고 소거될 수 있다. 메모리 셀들(MC)에 사용자 데이터가 프로그램될 수 있고, 모니터 셀들(MnC)에 특정한 패턴이 프로그램될 수 있다.
예시적으로, 워드 라인 단위로 읽기 및 쓰기가 수행될 수 있다. 즉, 읽기 시에 복수의 메모리 셀들(MC) 및 복수의 모니터 셀들(MnC)로부터 데이터가 읽어질 수 있다. 다른 예로서, 메모리 셀들(MC) 및 모니터 셀들(MnC)은 워드 단위 또는 셀 단위로 읽어지고 쓰여질 수 있다.
이하에서, 낸드 플래시 메모리를 참조하여, 본 발명의 실시 예가 설명된다. 그러나 본 발명의 기술적 사상은 낸드 플래시 메모리에 한정되지 않는다.
낸드 플래시 메모리의 메모리 셀(MC)은 전하 저장층을 포함하는 트랜지스터로 구성된다. 파울러-노드하임(Fowler-Nordheim) 터널링에 의해, 메모리 셀(MC)의 문턱 전압이 변할 수 있다. 메모리 셀(MC)의 게이트에 고전압이 인가되고 바디(body)에 저전압이 인가될 때, 전하 저장층에 전하가 축적 또는 포획될 수 있다. 전하 저장층에 전하가 축적 또는 포획되면, 메모리 셀(MC)의 문턱 전압이 상승한다. 메모리 셀(MC)의 바디(body)에 고전압이 인가되고 게이트에 저전압이 인가될 때, 전하 저장층으로부터 전하가 유출될 수 있다. 전하 저장층으로부터 전하가 유출되면, 메모리 셀(MC)의 문턱 전압이 감소한다. 메모리 셀(MC)의 문턱 전압에 따라, 메모리 셀(MC)에 저장된 데이터가 판별될 수 있다.
특정 셀이 프로그램될 때, 특정 셀에 인접한 셀들의 문턱 전압들이 상승할 수 있다. 특정 셀의 문턱 전압이 상승할 때, 커플링의 영향으로 인해 인접한 셀들의 문턱 전압들도 상승할 수 있다. 인접한 셀들의 문턱 전압들이 상승하면, 인접한 셀들에서 오류가 발생할 확률이 증가할 수 있다.
특정 셀이 읽어질 때, 읽어지지 않는 셀들의 문턱 전압들이 상승할 수 있다. 읽어지지 않는 셀들을 턴-온 하기 위해, 읽어지지 않는 셀들의 게이트들에 고전압이 인가된다. 이때, 읽어지지 않는 셀들에서 파울러-노드하임(Fowler-Nordheim) 터널링이 발생할 수 있다. 파울러-노드하임(Fowler-Nordheim) 터널링이 발생하면, 읽어지지 않는 셀들의 문턱 전압들이 상승할 수 있다. 읽어지지 않는 셀들의 문턱 전압들이 상승하면, 읽어지지 않는 셀들에서 오류가 발생할 확률이 증가할 수 있다.
특정 셀이 프로그램되고 시간이 경과하면, 특정 셀의 문턱 전압이 낮아질 수 있다. 특정 셀의 전하 저장층에 축적 또는 포획된 전하는 시간이 지남에 따라 외부로 유출될 수 있다. 전하 저장층에 축적 또는 포획된 전하가 유출되면, 특정 셀의 문턱 전압이 낮아진다. 특정 셀의 문턱 전압이 낮아지면, 특정 셀에서 오류가 발생할 확률이 증가할 수 있다.
도 2에서, 하나의 워드 라인에 복수의 모니터 셀들(MnC)이 연결되는 것으로 설명되었다. 그러나, 하나의 워드 라인에 적어도 하나의 모니터 셀(MnC)이 연결될 수 있다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)의 동작 방법의 제 1 실시 예를 보여주는 순서도이다. 도 1 내지 도 3을 참조하면, S110 단계에서, 메모리 셀들(MC) 및 모니터 셀들(MnC)이 소거 상태(E)로 소거된다. S120 단계에서, 적어도 하나의 메모리 셀이 프로그램 상태(P)로 프로그램된다. S130 단계에서, 적어도 하나의 모니터 셀이 프로그램 모니터 상태(M)로 프로그램된다. S140 단계에서, 적어도 하나의 모니터 셀(MnC)로부터 읽어지는 결과에 따라, 메모리 셀들(MC)이 리프레시(refresh)된다.
도 4는 도 3의 동작 방법에 따라 메모리 셀들(MC) 및 모니터 셀들(MnC)을 프로그램하는 방법(S120 단계 및 S130 단계)의 제 1 예를 보여주는 순서도이다. 도 5는 도 4의 프로그램 방법에 따라 워드 라인을 통해 메모리 셀들(MC) 및 모니터 셀들(MnC)에 공급되는 전압들을 보여주는 타이밍도이다.
도 1 내지 도 5를 참조하면, S210 단계에서 메모리 셀들(MC) 및 모니터 셀들(MnC)에 프로그램 전압(Vpgm)이 공급된다. 예를 들어, 하나의 워드 라인에 공통으로 연결된 메모리 셀들(MC) 및 모니터 셀들(MnC)에 프로그램 전압(Vpgm)이 공급될 수 있다. 프로그램 전압(Vpgm)이 공급될 때, 프로그램되는 적어도 하나의 메모리 셀(MC)과 프로그램되는 적어도 하나의 모니터 셀(MnC)의 문턱 전압들은 상상한다. 즉, 메모리 셀들(MC) 및 모니터 셀들(MnC)은 함께 프로그램될 수 있다.
S220 단계에서, 모니터 셀들(MnC)이 모니터 검증 전압(Vmver)을 이용하여 검증된다. 즉, 프로그램되는 적어도 하나의 모니터 셀(MnC)의 문턱 전압이 모니터 검증 전압(Vmver)에 도달하였는지 판별된다.
S230 단계에서, 메모리 셀들(MC)이 검증 전압(Vver)을 이용하여 검증된다. 즉, 프로그램되는 적어도 하나의 메모리 셀(MC)의 문턱 전압이 검증 전압(Vver)에 도달하였는지 판별된다. 모니터 검증 전압(Vmver)은 검증 전압(Vver)과 다른 레벨을 가질 수 있다. 모니터 검증 전압(Vmver)은 검증 전압(Vver)보다 낮은 레벨을 가질 수 있다.
S240 단계에서, 메모리 셀들(MC) 및 모니터 셀들(MnC)이 프로그램 패스되는지 판별된다. 프로그램되는 적어도 하나의 모니터 셀(MnC)의 문턱 전압이 모니터 검증 전압(Vmver)보다 높으면, 모니터 셀들(MnC)은 프로그램 패스될 수 있다. 프로그램되는 적어도 하나의 메모리 셀(MC)의 문턱 전압이 검증 전압(Vver)보다 높으면, 메모리 셀들(MC)은 프로그램 패스될 수 있다. 메모리 셀들 및 모니터 셀들(MnC)이 프로그램 패스되면, 프로그램은 종료된다.
메모리 셀들(MC) 및 모니터 셀들(MnC)이 프로그램 페일되면, S250 단계에서 프로그램 전압(Vpgm)이 조절된다. 예를 들어, 프로그램 전압(Vpgm)의 레벨이 상승될 수 있다. 이후에, S210 단계 내지 S230 단계가 다시 수행된다.
프로그램 전압(Vpgm)과 검증 전압들(Vver, Vmver)을 인가하는 S210 단계 내지 S230 단계는 하나의 프로그램 루프(program loop)를 구성할 수 있다. 프로그램되는 적어도 하나의 메모리 셀(MC) 및 모니터 셀(MnC) 중 적어도 하나가 프로그렘 페일되면(S240 단계), 프로그램 전압(Vpgm)을 상승시키며(S250 단계) 프로그램 루프(S210 단계 내지 S230 단계)가 반복될 수 있다.
프로그램 루프(S210 단계 내지 S230 단계)가 반복될 때, 프로그램되는 적어도 하나의 모니터 셀(MnC)의 문턱 전압이 모니터 검증 전압(Vmver)보다 높아지면, 모니터 검증 전압(Vmver)의 인가는 중지될 수 있다. 프로그램 루프(S210 단계 내지 S230 단계)가 반복될 때, 프로그램되는 적어도 하나의 메모리 셀(MC)의 문턱 전압이 검증 전압(Vver)보다 높아지면, 검증 전압(Vver)의 인가는 중지될 수 있다.
도 6은 도 4 및 도 6의 프로그램 방법에 따른 메모리 셀들(MC) 및 모니터 셀들(MnC)의 문턱 전압들의 변화를 보여준다. 도 4 내지 도 6을 참조하면, 소거 상태(E)의 메모리 셀들(MC) 및 모니터 셀들(MnC)의 문턱 전압들은 도 6의 소거된 산포(Erased Distribution)에 대응할 수 있다.
소거 상태(E)의 적어도 하나의 메모리 셀(MC)은 검증 전압(Vver)을 이용하여 프로그램 상태(P)로 프로그램된다. 프로그램된 적어도 하나의 메모리 셀(MC)의 문턱 전압 산포는 검증 전압(Vver)보다 높을 수 있다. 소거 상태(E)의 적어도 하나의 모니터 셀(MnC)은 모니터 검증 전압(Vmver)을 이용하여 모니터 프로그램 상태(M)로 프로그램된다. 프로그램된 적어도 하나의 모니터 셀(MnC)의 문턱 전압 산포는 모니터 검증 전압(Vmver)보다 높을 수 있다.
모니터 검증 전압(Vmver)은 검증 전압(Vver)보다 낮고, 소거 상태(E) 및 프로그램 상태(P)를 판별하는 기준인 읽기 전압(Vrd)보다 높은 레벨을 가질 수 있다. 따라서, 모니터 프로그램 상태(M)는 읽기 전압(Vrd)보다 높고 프로그램 상태(P)보다 낮은 레벨에서 형성될 수 있다. S210 단계 내지 S250 단계가 수행된 후, 메모리 셀들(MC) 및 모니터 셀들(MnC)의 문턱 전압들의 산포는 도 6의 프로그램된 산포(Programmed Distribution)에 대응할 수 있다.
도 6의 교란된 산포(Disturbed Distribution)에 도시된 바와 같이, 프로그램 상태(P)의 메모리 셀들(MC) 및 프로그램 모니터 상태(M)의 모니터 셀들(MnC)의 문턱 전압들은 시간이 지남에 따라 낮아질 수 있다. 프로그램 모니터 상태(M)가 프로그램 상태(P)보다 낮은 레벨에 형성되므로, 프로그램 모니터 상태(M)가 프로그램 상태(P)보다 먼저 읽기 전압(Vrd)에 도달할 수 있다. 프로그램 모니터 상태(M)가 읽기 전압(Vrd)에 도달하면, 프로그램된 적어도 하나의 모니터 셀(MnC)의 읽기 결과에서 오류가 발생한다. 예를 들어, 프로그램된 적어도 하나의 모니터 셀(MnC)이 소거 상태(E)로 읽어질 수 있다.
프로그램 모니터 상태(M)가 읽기 전압(Vrd)에 도달하면, 프로그램 상태(P)도 읽기 전압(Vrd)에 접근한 것으로 판별될 수 있다. 따라서, 프로그램된 적어도 하나의 메모리 셀(MC)에서 오류가 발생할 확률이 증가한 것으로 판별되고, 리프레시(refresh)가 수행될 수 있다.
도 7은 도 3의 동작 방법에 따라 메모리 셀들(MC) 및 모니터 셀들(MnC)을 프로그램하는 방법(S120 단계 및 S130 단계)의 제 2 예를 보여주는 순서도이다. 도 7을 참조하면, S310 단계에서 프로그램 전압(Vpgm)이 공급된다. 적어도 하나의 메모리 셀(MC)과 적어도 하나의 모니터 셀(MnC)의 문턱 전압이 상승할 수 있다.
S220 단계에서, 검증 전압(Vver)이 공급된다. 프로그램되는 적어도 하나의 메모리 셀(MC)의 문턱 전압이 검증 전압(Vver)에 도달하였는지 판별될 수 있다.
S330 단계에서, 패스된 메모리 셀들의 수가 특정 수에 도달하였는지 판별된다. 패스된 메모리 셀들의 수가 특정 수에 도달할 때까지, 프로그램 전압(Vpgm)을 조절(S340 단계)하며 프로그램 루프(S310 단계 및 S320 단계)가 반복될 수 있다. 패스된 메모리 셀들의 수가 특정 수에 도달하면, S350 단계에서 모니터 셀들(MnC)은 프로그램 패스된다. 예를 들어, 프로그램 페일된 모니터 셀들(MnC)이 존재하더라도, 모니터 셀들(MnC)은 프로그램 패스된 것으로 처리될 수 있다.
S360 단계에서, 메모리 셀들(MC)이 프로그램 패스되는지 판별된다. 적어도 하나의 메모리 셀(MC)이 프로그램 페일되면, 프로그램 전압(Vpgm)을 조절하며(S340 단계) 프로그램 루프(S310 단계 및 S320 단계)가 반복될 수 있다.
메모리 셀들(MC) 중 일부는 다른 메모리 셀들(MC)보다 빠르게 프로그램되는 패스트 셀들(fast cells)일 수 있다. 다른 메모리 셀들(MC)보다 먼저 프로그램 패스되는 메모리 셀들(MC)은 패스트 셀들일 수 있다. 패스트 셀들이 프로그램 패스될 때, 나머지 메모리 셀들(MC)의 문턱 전압들은 검증 전압(Vver)보다 낮을 수 있다. 패스트 셀들이 프로그램 패스될 때 모니터 셀들(MnC)이 프로그램 패스된 것으로 처리되면, 모니터 셀들(MnC)의 문턱 전압들은 검증 전압(Vver)보다 낮은 레벨에서 산포될 수 있다. 즉, 도 6에 도시된 바와 같이, 프로그램 모니터 상태(M)는 프로그램 상태(P)보다 낮은 레벨에 형성될 수 있다.
예시적으로, 둘 이상의 모니터 셀들(MnC)이 동일한 프로그램 모니터 상태로 프로그램될 수 있다. 예를 들어, 하나의 워드 라인에 연결된 모니터 셀들(MnC)은 표 1과 같이 프로그램될 수 있다.
MnC1 MnC2 MnC3 MnC4
E (소거 상태) E (소거 상태) M (프로그램 모니터 상태) M (프로그램 모니터 상태)
프로그램 모니터 상태(M)로 프로그램된 모니터 셀들(MnC3, MnC4) 중 적어도 하나의 읽기 결과에서 오류가 검출될 때, 리프레시(refresh)가 수행될 수 있다.
동일한 상태로 프로그램되는 모니터 셀들의 수는 표 1보다 더 증가될 수 있다. 예를 들어, 모니터 셀들은 표 2와 같이 프로그램될 수 있다.
MnC1 MnC2 MnC3 MnC4 MnC5 MnC6 MnC7 MnC8
E E E E M M M M
프로그램 모니터 상태(M)로 프로그램된 모니터 셀들(MnC5~MnC8) 중 읽기 결과에 오류가 없는 모니터 셀들의 수와 읽기 결과에서 오류가 검출되는 모니터 셀들의 수에 따라 보팅(voting)이 수행될 수 있다. 프로그램 모니터 상태(M)로 프로그램된 모니터 셀들(MnC5~MnC8) 중 읽기 결과에서 오류가 검출되는 모니터 셀들의 수가 과반수일 때, 리프레시(refresh)가 수행될 수 있다.
예시적으로, 모니터 셀들(MnC) 중 소거 상태(E)를 유지하는 모니터 셀들과 모니터 프로그램 상태(M)로 프로그램되는 모니터 셀들의 위치는 고정될 수 있다. 따라서, 특정 위치의 모니터 셀(MnC)로부터 소거 상태(E)가 검출될 때, 특정 위치의 모니터 셀(MnC)의 읽기 결과에 오류가 있는지 없는지 판별될 수 있다.
도 8은 본 발명의 실시 예에 따른 리프레시(refresh) 방법을 보여준다. 도 8을 참조하면, 메모리 셀 어레이(110)가 도시되어 있다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKp)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKp) 각각은 모니터 셀 영역(111) 및 메모리 셀 영역(113)으로 분할될 수 있다.
예시적으로, 제 1 메모리 블록(BLK1)에서 리프레시가 수행될 수 있다. 우선, 제 1 메모리 블록(BLK1)에 저장된 데이터(DATA)가 읽어진다. 이후에, 자유 메모리 블록, 예를 들어 제 2 메모리 블록(BLK2)에 읽어진 데이터(DATA)가 쓰여진다.
예시적으로, 리프레시는 메모리 블록 단위가 아닌, 페이지 단위, 워드 라인 단위, 또는 워드 단위로 수행될 수 있다.
리프레시가 수행될 때, 읽기 및 쓰기 회로(130, 도 1 참조)는 제 1 메모리 블록(BLK1)에 저장된 데이터를 읽고, 읽어진 데이터를 제 2 메모리 블록(BLK2)에 쓸 수 있다. 즉, 읽기 및 쓰기 회로(130)의 카피-백 동작에 의해, 리프레시가 수행될 수 있다.
리프레시가 수행될 때, 읽기 및 쓰기 회로(130)는 제 1 메모리 블록(BLK1)에 저장된 데이터를 읽고, 읽어진 데이터를 외부로 출력할 수 있다. 외부로 출력된 데이터는 에러 체크 등과 같은 동작을 거친 후, 다시 읽기 및 쓰기 회로(130)로 입력될 수 있다. 읽기 및 쓰기 회로(130)는 입력된 데이터를 제 2 메모리 블록(BLK2)에 쓸 수 있다.
도 9는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)의 동작 방법의 제 2 실시 예를 보여주는 순서도이다. 도 10은 도 9의 동작 방법에 따른 메모리 셀들(MC) 및 모니터 셀들(MnC)의 문턱 전압들을 보여준다. 도 1, 도 2, 도 9, 그리고 도 10을 참조하면, S410 단계에서, 메모리 셀들(MC) 및 모니터 셀들(MnC)이 소거 상태(E)로 소거된다. 소거된 메모리 셀들(MC) 및 모니터 셀들(MnC)의 문턱 전압들은 도 10의 소거된 산포(Erased Distribution)에 대응할 수 있다.
S420 단계에서, 메모리 셀들(MC)이 복수의 프로그램 상태들(LP, P1, P2, P3)로 프로그램되고, 모니터 셀들(MnC)이 복수의 프로그램 모니터 상태들(LM, M1, M2, M3, M4, M5)로 프로그램된다.
예시적으로, 최하위 비트(LSB, Least Significant Bit) 프로그램 시에, 메모리 셀들(MC)은 제 1 검증 전압(Vver1)을 이용하여 프로그램된다. 메모리 셀들(MC)은 최하위 프로그램 상태(LP)로 프로그램될 수 있다. 모니터 셀들(MnC)은 제 1 모니터 검증 전압(Vmver1)을 이용하여 프로그램된다. 모니터 셀들(MnC)은 최하위 프로그램 모니터 상태(LM)로 프로그램될 수 있다. 제 1 모니터 검증 전압(Vmver1)은 검증 전압(Vver1)보다 낮고 소거 상태(E)와 최하위 프로그램 상태(LP)를 판별하는 기준인 제 1 읽기 전압(Vrd1)보다 높은 레벨을 가질 수 있다. 최하위 프로그램 모니터 상태(LM)는 제 1 읽기 전압(Vrd1)보다 높고 최하위 프로그램 상태(LP)보다 낮은 레벨에 형성될 수 있다.
예시적으로, 최상위 비트(MSB, Most Significant Bit) 프로그램 시에, 메모리 셀들(MC)은 제 2 검증 전압(Vver2)을 이용하여 제 1 프로그램 상태(P1)로 프로그램되고, 제 3 검증 전압(Vver3)을 이용하여 제 2 프로그램 상태(P2)로 프로그램되고, 그리고 제 4 검증 전압(Vver4)을 이용하여 제 3 프로그램 상태(P3)로 프로그램될 수 있다.
모니터 셀들(MnC)은 제 2 모니터 검증 전압(Vmver2)을 이용하여 제 1 프로그램 모니터 상태(M1)로 프로그램된다. 제 2 모니터 검증 전압(Vmver2)은 제 2 검증 전압(Vver2)보다 낮고 소거 상태(E)와 제 1 프로그램 상태(P1)를 판별하는 기준인 제 2 읽기 전압(Vrd2)보다 높은 레벨을 가질 수 있다. 제 1 프로그램 모니터 상태(M1)는 제 2 읽기 전압(Vrd2)보다 높고 제 1 프로그램 상태(P1)보다 낮은 레벨에 형성될 수 있다.
모니터 셀들(MnC)은 제 3 모니터 검증 전압(Vmver3)을 이용하여 제 2 프로그램 모니터 상태(M2)로 프로그램될 수 있다. 제 3 모니터 검증 전압(Vmver3)은 제 2 검증 전압(Vver3)보다 높은 레벨을 가질 수 있다. 제 3 모니터 검증 전압(Vmver3)은 제 2 모니터 상태(M2)가 제 1 프로그램 상태(P1)와 제 2 프로그램 상태(P2)를 판별하는 기준인 제 3 읽기 전압(Vrd3)보다 낮은 레벨에 형성되도록 조절될 수 있다. 제 2 프로그램 모니터 상태(M2)는 제 1 프로그램 상태(P1)보다 높고 제 3 읽기 전압(Vrd3)보다 낮은 레벨에 형성될 수 있다.
모니터 셀들(MnC)은 제 4 모니터 검증 전압(Vmver4)을 이용하여 제 3 프로그램 모니터 상태(M3)로 프로그램될 수 있다. 제 4 모니터 검증 전압(Vmver4)은 제 3 검증 전압(Vver3)보다 낮고 제 3 읽기 전압(Vrd3)보다 높은 레벨을 가질 수 있다. 제 3 프로그램 모니터 상태(M3)는 제 3 읽기 전압(Vrd3)보다 높고 제 2 프로그램 상태(P2)보다 낮은 레벨에 형성될 수 있다.
모니터 셀들(MnC)은 제 5 모니터 검증 전압(Vmver5)을 이용하여 제 4 프로그램 모니터 상태(M4)로 프로그램될 수 있다. 제 5 모니터 검증 전압(Vmver5)은 제 3 검증 전압(Vver3)보다 높고 제 2 프로그램 상태(P2)와 제 3 프로그램 상태(P3)를 판별하는 기준인 제 4 기준 전압(Vrd4)보다 낮은 레벨을 가질 수 있다. 제 4 프로그램 모니터 상태(M4)는 제 2 프로그램 상태(P2)보다 높고 제 4 읽기 전압(Vrd4)보다 낮은 레벨에 형성될 수 있다.
모니터 셀들(MnC)은 제 6 모니터 검증 전압(Vmver6)을 이용하여 제 5 프로그램 모니터 상태(M5)로 프로그램될 수 있다. 제 6 모니터 검증 전압(Vmver6)은 제 4 검증 전압(Vver4)보다 낮고 제 4 읽기 전압(Vrd4)보다 높은 레벨을 가질 수 있다. 제 5 프로그램 모니터 상태(M5)는 제 4 읽기 전압(Vrd4)보다 높고 제 3 프로그램 상태(P3)보다 낮은 레벨에 형성될 수 있다.
S440 단계에서, 모니터 셀들(MnC)로부터의 읽기 결과에 따라, 리프레시가 수행된다.
최하위 프로그램 모니터 상태(LM)로 프로그램된 모니터 셀들(MnC)이 소거 상태(E)로 읽어지면, 최하위 프로그램 상태(LP)로 프로그램된 메모리 셀들(MC)의 문턱 전압들이 감소하여 오류가 발생할 확률이 증가한 것으로 판별될 수 있다.
제 1 프로그램 모니터 상태(M1)로 프로그램된 모니터 셀들(MnC)이 소거 상태(E)로 읽어지면, 제 1 프로그램 상태(P1)로 프로그램된 메모리 셀들(MC)의 문턱 전압들이 감소하여 오류가 발생할 확률이 증가한 것으로 판별될 수 있다.
제 2 프로그램 모니터 상태(M2)로 프로그램된 모니터 셀들(MnC)이 제 2 프로그램 상태(P2)로 읽어지면, 제 1 프로그램 상태(P1)로 프로그램된 메모리 셀들(MC)의 문턱 전압들이 상승하여 오류가 발생할 확률이 증가한 것으로 판별될 수 있다.
제 3 프로그램 모니터 상태(M3)로 프로그램된 모니터 셀들(MnC)이 제 1 프로그램 상태(P1)로 읽어지면, 제 2 프로그램 상태(P2)로 프로그램된 메모리 셀들(MC)의 문턱 전압들이 감소하여 오류가 발생할 확률이 증가한 것으로 판별될 수 있다.
제 4 프로그램 모니터 상태(M4)로 프로그램된 모니터 셀들(MnC)이 제 3 프로그램 상태(P3)로 읽어지면, 제 2 프로그램 상태(P2)로 프로그램된 메모리 셀들(MC)의 문턱 전압들이 상승하여 오류가 발생할 확률이 증가한 것으로 판별될 수 있다.
제 5 프로그램 모니터 상태(M5)로 프로그램된 모니터 셀들(MnC)이 제 2 프로그램 상태(P2)로 읽어지면, 제 3 프로그램 상태(P3)로 프로그램된 메모리 셀들(MC)의 문턱 전압들이 감소하여 오류가 발생할 확률이 증가한 것으로 판별될 수 있다.
메모리 셀들(MC)에서 오류가 발생할 확률이 증가한 것으로 판별되면, 리프레시가 수행될 수 있다.
예시적으로, 복수의 프로그램 상태들(LP, P1, P2, P3) 중 적어도 하나에서 오류가 발생할 확률이 증가한 것으로 판별되면, 리프레시가 수행될 수 있다.
복수의 모니터 셀들(MnC)이 동일한 프로그램 모니터 상태로 프로그램될 수 있다. 예시적으로, 모니터 셀들(MnC)은 표 3과 같이 프로그램될 수 있다.
WLi E E E E E E E E E LM LM LM LM LM LM LM LM LM
WLj E E E M1 M1 M1 M2 M2 M2 M3 M3 M3 M4 M4 M4 M5 M5 M5
특정한 프로그램 모니터 상태로 프로그램되는 모니터 셀들(MnC)의 위치는 고정될 수 있다.
인접한 셀들이 프로그램될 때, 인접한 셀들로부터 전달되는 커플링의 영향을 적용하기 위하여, 모니터 셀들(MnC)은 특정한 패턴에 따라 프로그램될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 11을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
불휘발성 메모리 장치(1100)는 컨트롤러(1200)로부터 제어 신호(CTRL), 어드레스(ADDR)를 수신할 수 있다. 불휘발성 메모리 장치(1100)는 컨트롤러(1200)와 데이터(DATA)를 교환할 수 있다. 불휘발성 메모리 장치는 도 1의 불휘발성 메모리 장치(100)와 동일한 구조를 갖고, 동일한 방법으로 동작할 수 있다.
컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory, 미도시), 프로세싱 유닛(processing unit, 미도시), 호스트 인터페이스(host interface, 미도시), 그리고 메모리 인터페이스(memory interface, 미도시)와 같은 구성 요소들을 포함할 수 있다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 파이어와이어(Firewire) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 불휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
예시적으로, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템(1000)의 동작 방법을 보여주는 순서도이다. 도 11 및 도 12를 참조하면, S510 단계에서, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 소거 커맨드 및 어드레스들을 전송할 수 있다.
S520 단계에서, 컨트롤러(1200)로부터 수신된 소거 커맨드에 응답하여, 불휘발성 메모리 장치(1100)는 수신된 어드레스들에 대응하는 메모리 셀들(MC) 및 모니터 셀들(MnC)을 소거할 수 있다.
S530 단계에서, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 쓰기 커맨드, 어드레스들, 그리고 데이터를 전송할 수 있다.
S540 단계에서, 컨트롤러(1200)로부터 수신된 쓰기 커맨드에 응답하여, 불휘발성 메모리 장치(1100)는 수신된 어드레스들에 대응하는 메모리 셀들(MC)에 수신된 데이터를 프로그램할 수 있다. 이때, 불휘발성 메모리 장치(1100)는, 도 1 내지 도 10을 참조하여 설명된 바와 같이, 모니터 셀들(MnC)을 함께 프로그램할 수 있다. 메모리 셀들(MC)은 적어도 하나의 프로그램 상태로 프로그램되고, 모니터 셀들(MnC)은 적어도 하나의 프로그램 모니터 상태로 프로그램될 수 있다.
S550 단계에서, 적어도 하나의 모니터 셀(MnC)로부터의 읽기 결과에 따라 메모리 셀들(MC)이 리프레시된다.
도 13은 도 12의 리프레시하는 단계(S550)의 제 1 예를 보여주는 순서도이다. 도 11 및 도 13을 참조하면, S610 단계에서, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 읽기 커맨드 및 어드레스들을 전송한다.
S620 단계에서, 불휘발성 메모리 장치(1100)는 수신된 어드레스들에 대응하는 메모리 셀들(MC)을 읽고, 읽기 결과를 생성한다.
S630 단계에서, 불휘발성 메모리 장치(1100)는 수신된 어드레스들에 대응하는 모니터 셀들(MnC)을 읽고, 모니터 결과를 생성한다. 모니터 결과는 모니터 셀들(MnC)로부터 읽어진 데이터일 수 있다. 모니터 결과는 모니터 셀들(MnC)의 읽기 결과에서 발생한 오류의 수일 수 있다.
S640 단계에서, 불휘발성 메모리 장치(1100)는 읽기 결과 및 모니터 결과를 컨트롤러(1200)에 전송한다.
S650 단계에서, 적어도 하나의 모니터 셀이 원래의 상태를 가리키지 않을 때, 메모리 셀들이 리프레시된다. 컨트롤러(1200)는 리프레시를 수행하도록 불휘발성 메모리 장치(1100)를 제어할 수 있다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100)로부터 리프레시될 데이터를 읽고, 불휘발성 메모리 장치(1100)의 자유 저장 공간에 읽어진 데이터를 저장할 수 있다.
도 14는 도 12의 리프레시하는 단계(S550)의 제 2 예를 보여주는 순서도이다. 도 14를 참조하면, S710 단계에서, 불휘발성 메모리 장치(1100)는 유휴 시간(idle time)에 모니터 셀들(MnC)을 읽고 모니터 결과를 생성한다. 예를 들어, 불휘발성 메모리 장치(1100)는 모든 모니터 셀들(MnC)을 읽고 모니터 결과를 생성할 수 있다. 불휘발성 메모리 장치(1100)는 모니터 셀들을 복수의 그룹들로 분할하고, 유휴 시간이 돌아올 때마다 모니터 셀들의 그룹들을 차례로 읽어 모니터 결과를 생성할 수 있다.
S720 단계에서, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 읽기 커맨드 및 읽기 어드레스들을 전송한다.
S730 단계에서, 불휘발성 메모리 장치(1100)는 수신된 어드레스들에 대응하는 메모리 셀들(MC)을 읽고, 읽기 결과를 생성한다.
S740 단계에서, 불휘발성 메모리 장치는 모니터 결과를 읽기 결과와 함께 컨트롤러(1200)에 전송한다.
S750 단계에서, 특정 수의 모니터 셀들이 원래 상태들이 아닐 때, 리프레시가 수행된다. 특정 수는 하나 또는 그 이상의 수일 수 있다.
도 15는 도 12의 리프레시하는 단계(S550)의 제 3 예를 보여주는 순서도이다. 도 15를 참조하면, S810 단계에서, 불휘발성 메모리 장치(1100)는 유휴 시간(idle time)에 모니터 셀들(MnC)을 읽고 모니터 결과를 생성한다. 예를 들어, 불휘발성 메모리 장치(1100)는 모든 모니터 셀들(MnC)을 읽고 모니터 결과를 생성할 수 있다. 불휘발성 메모리 장치(1100)는 모니터 셀들을 복수의 그룹들로 분할하고, 유휴 시간이 돌아올 때마다 모니터 셀들의 그룹들을 차례로 읽어 모니터 결과를 생성할 수 있다.
S820 단계에서, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 읽기 상태 커맨드를 전송한다.
S830 단계에서, 불휘발성 메모리 장치(1100)는 컨트롤러(1200)에 모니터 결과를 전송한다.
S840 단계에서, 특정 수의 모니터 셀들이 원래 상태들이 아닐 때, 리프레시가 수행된다. 특정 수는 하나 또는 그 이상의 수일 수 있다.
도 16은 도 15의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 16을 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리 장치(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
각 불휘발성 메모리 칩은 도 1을 참조하여 설명된 불휘발성 메모리 장치(100)와 동일한 구조를 갖고, 동일한 방법으로 동작할 수 있다.
메모리 시스템(2000)은 도 15를 참조하여 설명된 메모리 시스템(1000)과 동일한 방법으로 동작할 수 있다. 즉, 메모리 시스템(2000)은 모니터 셀들(MnC)의 읽기 결과에 따라 리프레시를 수행할 수 있다.
도 16에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 17은 도 16을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 17을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 17에서, 불휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 17에서, 도 16을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 15를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 15 및 도 16을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 불휘발성 메모리 장치 110; 메모리 셀 어레이
111; 모니터 셀 영역 113; 메모리 셀 영역
120; 어드레스 디코더 130; 읽기 및 쓰기 회로
140; 제어 로직

Claims (10)

  1. 복수의 메모리 셀들 및 복수의 모니터 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    상기 복수의 메모리 셀들 및 상기 복수의 모니터 셀들을 소거 상태로 소거하는 단계;
    상기 복수의 메모리 셀들 중 적어도 하나의 제 1 메모리 셀을 제 1 프로그램 상태로 프로그램하는 단계;
    상기 복수의 모니터 셀들 중 적어도 하나의 제 1 모니터 셀을 상기 제 1 프로그램 상태로 프로그램하는 단계; 그리고
    읽기 시에 상기 적어도 하나의 제 1 모니터 셀로부터 읽어지는 결과에 따라, 상기 복수의 메모리 셀들에 저장된 데이터를 리프레시(refresh)하는 단계를 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 제 1 메모리 셀과 상기 적어도 하나의 제 1 모니터 셀은 동시에 프로그램되는 동작 방법.
  3. 제 2 항에 있어서,
    상기 적어도 하나의 제 1 메모리 셀이 프로그램 패스될 때, 상기 적어도 하나의 제 1 모니터 셀은 프로그램 페일이어도 프로그램 패스인 것으로 판정되는 동작 방법.
  4. 제 1 항에 있어서,
    상기 적어도 하나의 제 1 메모리 셀은 제 1 검증 전압을 이용하여 프로그램되고,
    상기 적어도 하나의 제 1 모니터 셀은 상기 제 1 검증 전압보다 낮고 상기 소거 상태와 상기 제 1 프로그램 상태를 판별하는 제 1 읽기 전압보다 높은 레벨을 갖는 제 1 모니터 검증 전압을 이용하여 프로그램되는 동작 방법.
  5. 제 1 항에 있어서,
    상기 복수의 모니터 셀들 중 둘 이상의 모니터 셀들이 동일한 상태로 프로그램되는 동작 방법.
  6. 제 1 항에 있어서,
    상기 리프레시하는 단계는,
    상기 복수의 모니터 셀들이 특정 상태들로 프로그램된 후에 상기 복수의 모니터 셀들 중 적어도 하나가 상기 프로그램된 특정 상태들이 아닌 것으로 읽어질 때, 상기 복수의 메모리 셀들에 저장된 데이터를 리프레시하는 단계를 포함하는 동작 방법.
  7. 복수의 메모리 셀들 및 복수의 모니터 셀들을 포함하는 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하는 메모리 시스템의 동작 방법에 있어서:
    상기 컨트롤러로부터의 소거 커맨드에 따라 상기 불휘발성 메모리 장치가 상기 복수의 메모리 셀들을 소거 상태로 소거하는 단계;
    상기 컨트롤러로부터의 쓰기 커맨드에 따라 상기 불휘발성 메모리 장치가 상기 복수의 메모리 셀들 중 적어도 하나의 메모리 셀을 프로그램 상태로 프로그램하고, 상기 복수의 모니터 셀들 중 적어도 하나의 모니터 셀을 프로그램 모니터 상태로 프로그램하는 단계; 그리고
    읽기 시에 상기 적어도 하나의 모니터 셀로부터 읽어지는 결과에 따라, 상기 복수의 메모리 셀들을 리프레시(refresh)하는 단계를 포함하는 동작 방법.
  8. 제 7 항에 있어서,
    상기 복수의 메모리 셀들을 리프레시하는 단계는,
    상기 컨트롤러로부터의 읽기 커맨드 및 어드레스들에 따라 상기 불휘발성 메모리 장치가 상기 적어도 하나의 모니터 셀을 읽는 단계;
    상기 불휘발성 메모리 장치가 상기 적어도 하나의 모니터 셀로부터 읽어진 모니터 결과를 상기 컨트롤러에 전송하는 단계; 그리고
    상기 모니터 결과에 기반하여, 상기 적어도 하나의 모니터 셀이 상기 프로그램 모니터 상태가 아닌 것으로 읽어질 때, 상기 복수의 메모리 셀들을 리프레시하는 단계를 포함하는 동작 방법.
  9. 제 7 항에 있어서,
    상기 복수의 메모리 셀들을 리프레시하는 단계는,
    유휴(idle) 상태일 때 상기 불휘발성 메모리 장치가 상기 적어도 하나의 모니터 셀을 읽고, 모니터 결과를 생성하는 단계;
    상기 컨트롤러로부터의 읽기 커맨드에 따라 상기 불휘발성 메모리 장치가 읽기 결과 및 상기 모니터 결과를 상기 컨트롤러에 전송하는 단계; 그리고
    상기 모니터 결과에 기반하여, 상기 적어도 하나의 모니터 셀이 상기 프로그램 모니터 상태가 아닌 것으로 판별될 때, 상기 복수의 메모리 셀들을 리프레시하는 단계를 포함하는 동작 방법.
  10. 제 7 항에 있어서,
    상기 복수의 메모리 셀들을 리프레시하는 단계는,
    유휴(idle) 상태일 때 상기 불휘발성 메모리 장치가 상기 적어도 하나의 모니터 셀을 읽고, 모니터 결과를 생성하는 단계;
    상기 컨트롤러로부터의 읽기 상태 커맨드에 따라 상기 불휘발성 메모리 장치가 상기 모니터 결과를 상기 컨트롤러에 전송하는 단계; 그리고
    상기 모니터 결과에 기반하여, 상기 적어도 하나의 모니터 셀이 상기 프로그램 모니터 상태가 아닌 것으로 판별될 때, 상기 복수의 메모리 셀들을 리프레시하는 단계를 포함하는 동작 방법.
KR1020110045877A 2011-05-16 2011-05-16 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법 KR20120128014A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110045877A KR20120128014A (ko) 2011-05-16 2011-05-16 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법
US13/471,485 US8934304B2 (en) 2011-05-16 2012-05-15 Operating method of nonvolatile memory device and operating method of memory system including nonvolatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110045877A KR20120128014A (ko) 2011-05-16 2011-05-16 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법

Publications (1)

Publication Number Publication Date
KR20120128014A true KR20120128014A (ko) 2012-11-26

Family

ID=47174824

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110045877A KR20120128014A (ko) 2011-05-16 2011-05-16 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법

Country Status (2)

Country Link
US (1) US8934304B2 (ko)
KR (1) KR20120128014A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9361983B2 (en) 2013-11-12 2016-06-07 SK Hynix Inc. Semiconductor device and method of refresh thereof
KR20180039802A (ko) * 2016-10-10 2018-04-19 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8930866B2 (en) * 2013-03-11 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of converting between non-volatile memory technologies and system for implementing the method
US9342401B2 (en) * 2013-09-16 2016-05-17 Sandisk Technologies Inc. Selective in-situ retouching of data in nonvolatile memory
US9269432B2 (en) 2014-01-09 2016-02-23 Micron Technology, Inc. Memory systems and memory programming methods
KR102128406B1 (ko) 2014-09-26 2020-07-10 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
KR20160061673A (ko) * 2014-11-24 2016-06-01 에스케이하이닉스 주식회사 반도체 메모리 장치 그것의 동작 방법
KR102360211B1 (ko) * 2015-01-21 2022-02-08 삼성전자주식회사 메모리 시스템의 동작 방법
KR102251814B1 (ko) * 2015-02-06 2021-05-13 삼성전자주식회사 메모리 장치, 그것의 동작 및 제어 방법
US9984736B2 (en) * 2016-08-19 2018-05-29 Toshiba Memory Corporation Magnetic storage device and memory system
KR20180046067A (ko) * 2016-10-27 2018-05-08 에스케이하이닉스 주식회사 메모리 제어 장치 및 방법
US10147475B1 (en) 2017-05-09 2018-12-04 Micron Technology, Inc. Refresh in memory based on a set margin
JP6887044B1 (ja) * 2020-05-22 2021-06-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5715193A (en) 1996-05-23 1998-02-03 Micron Quantum Devices, Inc. Flash memory system and method for monitoring the disturb effect on memory cell blocks due to high voltage conditions of other memory cell blocks
JP3937214B2 (ja) 1999-09-17 2007-06-27 株式会社ルネサステクノロジ エラー訂正回数を記録する記憶装置
US6944063B2 (en) 2003-01-28 2005-09-13 Sandisk Corporation Non-volatile semiconductor memory with large erase blocks storing cycle counts
KR20070001446A (ko) 2005-06-29 2007-01-04 삼성전자주식회사 다층의 액티브층을 가지는 트랜지스터 및 그 제조 방법
US7286412B1 (en) * 2006-05-09 2007-10-23 Macronix International Co., Ltd. Method and apparatus to improve nonvolatile memory data retention
KR100830580B1 (ko) * 2006-10-20 2008-05-21 삼성전자주식회사 플래시 메모리 장치를 포함한 메모리 시스템의 데이터 복원방법
JP4941822B2 (ja) 2006-12-27 2012-05-30 三星電子株式会社 受信装置、及び送信装置
KR20080064476A (ko) 2007-01-05 2008-07-09 주식회사 하이닉스반도체 플래쉬 메모리 소자의 소거 횟수 저장 방법
KR100885914B1 (ko) 2007-02-13 2009-02-26 삼성전자주식회사 독출동작 방식을 개선한 불휘발성 메모리 장치 및 그구동방법
US7765426B2 (en) 2007-06-07 2010-07-27 Micron Technology, Inc. Emerging bad block detection
JP2009176340A (ja) 2008-01-22 2009-08-06 Sony Corp 不揮発性メモリ
KR100974954B1 (ko) 2008-06-26 2010-08-10 에스디씨마이크로 주식회사 플래시 메모리를 이용한 저장장치에서의 읽기 웨어 레벨링방법
KR20100013485A (ko) 2008-07-31 2010-02-10 삼성전자주식회사 메모리 장치 및 웨어 레벨링 방법
KR20100062161A (ko) 2008-12-01 2010-06-10 주식회사 온스톤 온열매트 가열장치
KR101005133B1 (ko) 2009-02-10 2011-01-04 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 이의 동작 방법
KR20120001405A (ko) 2010-06-29 2012-01-04 삼성전자주식회사 메모리 시스템 및 그것의 웨어 레벨링 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9361983B2 (en) 2013-11-12 2016-06-07 SK Hynix Inc. Semiconductor device and method of refresh thereof
KR20180039802A (ko) * 2016-10-10 2018-04-19 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법

Also Published As

Publication number Publication date
US8934304B2 (en) 2015-01-13
US20120294092A1 (en) 2012-11-22

Similar Documents

Publication Publication Date Title
US10803947B2 (en) Three-dimensional nonvolatile memory and related read method designed to reduce read disturbance
KR20120128014A (ko) 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법
US10665308B2 (en) Semiconductor memory device
CN106057237B (zh) 半导体存储器件及其操作方法
CN107393592B (zh) 半导体存储器件及其操作方法
US10296226B2 (en) Control logic, semiconductor memory device, and operating method
CN107025923B (zh) 半导体存储器装置及其操作方法
CN109410993B (zh) 存储系统及其操作方法
CN109427380B (zh) 半导体存储器装置及其操作方法
CN106205700B (zh) 半导体存储器件及其操作方法
KR20160032910A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
US20170025183A1 (en) Semiconductor memory device and operating method thereof
CN109243510B (zh) 半导体存储装置及其操作方法
KR20170076878A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
US9570178B2 (en) Semiconductor memory device and operating method thereof
CN110838313A (zh) 半导体存储器装置及其操作方法
KR102442215B1 (ko) 반도체 메모리 장치
KR20130127180A (ko) 저항성 랜덤 액세스 메모리의 소거 방법
KR102461094B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR101565974B1 (ko) 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
US10937511B2 (en) Semiconductor memory device, memory system including controller, and method of operating controller
KR20140088421A (ko) 불휘발성 메모리에 데이터를 프로그램하는 프로그램 방법 및 불휘발성 메모리로부터 데이터를 읽는 읽기 방법
US11031086B2 (en) Semiconductor memory and operating method thereof
KR20240008470A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20230134893A (ko) 반도체 메모리 장치의 선택 트랜지스터 프로그램 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid