TWI501247B

TWI501247B - 非揮發性記憶體及程式化期間加偏壓於鄰近字線以進行驗證的方法

Info

Publication number: TWI501247B
Application number: TW097135523A
Authority: TW
Inventors: Yan Li
Original assignee: Sandisk Technologies Inc
Priority date: 2007-09-17
Filing date: 2008-09-16
Publication date: 2015-09-21
Also published as: EP2191474B1; CN101861623A; KR20100075840A; EP2191474A1; JP5379143B2; CN101861623B; US20090073771A1; TW200931426A; WO2009039011A1; JP2010539631A; US7652929B2

Description

非揮發性記憶體及程式化期間加偏壓於鄰近字線以進行驗證的方法

本發明係關於用於非揮發性記憶體之技術。

半導體記憶體已更多地用於各種電子裝置中。舉例而言，非揮發性半導體記憶體被用於蜂巢式電話、數位相機、個人數位助理、行動計算裝置、非行動計算裝置及其他裝置中。電可擦除可程式化唯讀記憶體(EEPROM)及快閃記憶體係最受歡迎的非揮發性半導體記憶體之一。

EEPROM與快閃記憶體皆利用浮動閘極，浮動閘極位於半導體基板中之通道區域上方且與該通道區域絕緣。浮動閘極位於源極區域與汲極區域之間。控制閘極設於浮動閘極上方且與浮動閘極絕緣。電晶體之臨限電壓由保留於浮動閘極上之電荷量控制。亦即，在接通電晶體以准許在其源極與汲極之間的傳導之前，必須施加至控制閘極的最小電壓量由浮動閘極上之電荷位準控制。

在程式化EEPROM或快閃記憶體裝置(諸如，NAND快閃記憶體裝置)時，通常將程式電壓施加至控制閘極且將位元線接地。將來自通道之電子注入至浮動閘極中。當電子在浮動閘極中累積時，浮動閘極變得帶負電且使記憶體單元之臨限電壓升高，以使得記憶體單元處於經程式化狀態。更多關於程式化之資訊可在名為"Source Side Self-Boosting Technique for Non-Volatile Memory"之美國專利6,859,397及名為"Detecting Over Programmed Memory"之美國專利6,917,545中找到，該兩個專利案之全文皆以引用的方式併入本文中。

一些EEPROM及快閃記憶體裝置具有用以儲存兩個範圍之電荷的浮動閘極，且因此記憶體單元可在兩個狀態(例如，經擦除狀態及經程式化狀態)之間得以程式化/擦除。此快閃記憶體裝置有時被稱為二進位快閃記憶體裝置。

藉由識別由禁止的範圍分離之多個不同的允許/有效的程式化臨限電壓範圍來實施多狀態快閃記憶體裝置。每一不同的臨限電壓範圍對應於編碼於記憶體裝置中之資料位元之集合的預定值。

由於基於儲存於鄰近浮動閘極中的電荷之電場之耦合，可發生儲存於浮動閘極上的表觀電荷(apparent charge)之偏移。此浮動閘極至浮動閘極耦合現象描述於美國專利5,867,429中，其全文以引用的方式併入本文中。鄰近浮動閘極至目標浮動閘極之一實例包括連接至同一字線且連接至鄰近位元線的浮動閘極。

浮動閘極至浮動閘極耦合之效應對於多狀態裝置有較大利害關係，因為在多狀態裝置中，允許的臨限電壓範圍與禁止的範圍比在二進位裝置中窄。因此，浮動閘極至浮動閘極耦合可導致記憶體單元自允許的臨限電壓範圍偏移至禁止的範圍。

浮動閘極至浮動閘極耦合可發生於已在不同時間被程式化的鄰近記憶體單元之集合之間。舉例而言，程式化第一記憶體單元以將電荷位準添加至其對應於一資料集合的浮動閘極。隨後，程式化一或多個鄰近記憶體單元以將電荷位準添加至其對應於一第二資料集合的浮動閘極。在程式化該等鄰近記憶體單元中之一或多者後，由於電荷對耦合至第一記憶體單元之鄰近記憶體單元的效應，自第一記憶體單元所讀取之電荷位準顯得不同於經程式化的。來自鄰近記憶體單元之耦合可將正被讀取的表觀電荷位準偏移足以引起對所儲存資料之錯誤讀取的量。

浮動閘極至浮動閘極耦合亦可發生於已同時被程式化的鄰近記憶體單元之集合之間。舉例而言，兩個鄰近之多狀態記憶體單元可經程式化至不同目標位準，以使得第一記憶體單元經程式化至對應於較低臨限電壓之狀態，且第二記憶體單元經程式化至對應於較高臨限電壓之狀態。被程式化至對應於較低臨限電壓之狀態的記憶體單元有可能到達彼狀態，且阻止其在第二記憶體單元到達對應於較高臨限電壓之狀態之前受到進一步程式化。在第二記憶體單元到達對應於較高臨限電壓之狀態之後，第二記憶體單元將耦合至第一記憶體單元且使第一記憶體單元具有比經程式化的高的表觀臨限電壓。

隨著記憶體單元的尺寸繼續縮小，預期臨限電壓之自然程式化及擦除分布歸因於短通道效應、較大的氧化物厚度/耦合比率變化及較多的通道摻雜物波動而增加，從而減小鄰近狀態之間的可用分隔。此效應對於多狀態記憶體比對於使用僅兩個狀態之記憶體(二進位記憶體)顯著得多。此外，字線之間的空間及位元線之間的空間之減小亦將增加鄰近浮動閘極之間的耦合。

因此，需要減小鄰近浮動閘極之間的耦合之效應。

藉由對鄰近字線偏壓的確認位準之虛擬偏移

根據本發明之另一態樣，實際上藉由相應地對鄰近字線偏壓來實現確認位準之調整，以使得在藉由經調整之確認位準予以程式化確認時，雖然有隨後被程式化至相鄰記憶體單元中之擾動電荷，仍將自單元讀取正確的目標狀態。此具有避免對正被程式化之單元之確認位準使用真實偏移的優點，藉此避免在確認最低記憶體狀態時可能會使確認位準偏移得太低以致需要負電壓感測之問題。

藉由確認位準之虛擬偏移的多遍程式化以使Yupin效應最小化

根據本發明之另一態樣，為了使基於儲存於鄰近電荷儲存元件中的電荷之電場之耦合最小化，將程式化過程執行至少兩遍。第一遍使用自標準確認位準之偏移將每一單元程式化至恰好達不到其目標狀態。第二遍藉由標準確認位準來完成程式化。在第一遍中之確認位準較佳係實際上藉由對一或多個鄰近宇線偏壓而非事實上偏移標準確認位準而被偏移以便避免在低位準下進行確認。

將虛擬確認偏移用於粗略確認之粗略/精細程式化

根據本發明之另一態樣，在包含最初使用較粗略但快的程式化步驟然後是較精細步驟的程式化操作中，對於要相對於一相關聯之目標臨限值位準而程式化之記憶體單元，在每一粗略步驟中間的確認係相對於一比該相關聯之目標臨限值位準小一預定偏移的粗略確認位準，該粗略確認位準實際上係藉由施加至存取正被確認之記憶體單元之選定字線的相關聯之目標臨限值位準及施加至一鄰近字線的一預定偏壓來實現。一般而言，虛擬位移為在該鄰近字線上的預定偏壓之反函數。

多遍程式化或多階段程式化皆幫助減小Yupin效應。該等程式化為有利的，因為，由於其不包含判定相鄰單元之目標狀態以校正Yupin效應，故其執行起來更簡單。

適合於實施本發明之記憶體系統之一實例使用NAND快閃記憶體結構，該結構包括將多個電晶體串聯排列於兩個選擇閘極之間。該等串聯電晶體及該等選擇閘極被稱為NAND串。圖1為展示一NAND串之俯視圖。圖2為其等效電路。圖1及圖2中所描繪之NAND串包括串聯的且夾入於第一選擇閘極120與第二選擇閘極122之間的四個電晶體100、102、104及106。選擇閘極120將NAND串連接閘極連接至位元線126。選擇閘極122將NAND串連接閘極連接至源極線128。藉由將適當電壓施加至控制閘極120CG來控制選擇閘極120。藉由將適當電壓施加至控制閘極122CG來控制選擇閘極122。電晶體100、102、104及106中之每一者具有一控制閘極及一浮動閘極。電晶體100具有控制閘極100CG及浮動閘極100FG。電晶體102包括控制閘極102CG及浮動閘極102FG。電晶體104包括控制閘極104CG及浮動閘極104FG。電晶體106包括控制閘極106CG及浮動閘極106FG。控制閘極100CG連接至(或為)字線WL3，控制閘極102CG連接至字線WL2，控制閘極104CG連接至字線WL1，且控制閘極106CG連接至字線WL0。在一實施例中，電晶體100、102、104及106均為記憶體單元。在其他實施例中，記憶體單元可包括多個電晶體或可不同於圖1及圖2中所描繪之記憶體單元。選擇閘極120連接至選擇線SGD。選擇閘極122連接至選擇線SGS。

圖3提供以上描述之NAND串之橫截面圖。如圖3中所描繪，該NAND串之該等電晶體係形成於p井區域140中。每一電晶體包括由一控制閘極(100CG、102CG、104CG及106CG)及一浮動閘極(100FG、102FG、104FG及106FG)組成之堆疊閘極結構。控制閘極及浮動閘極通常係藉由沈積多晶矽層而形成。浮動閘極形成於在氧化膜或其他介電膜之上的p井之表面上。控制閘極在浮動閘極上方，其中中間多晶矽介電層將控制閘極與浮動閘極分離。記憶體單元(100、102、104及106)之控制閘極形成字線。N+摻雜擴散區域130、132、134、136及138在相鄰單元之間共用，該等單元經由該等N+摻雜擴散區域130、132、134、136及138得以彼此串聯連接以形成一NAND串。此等N+摻雜區域形成該等單元中之每一者的源極及汲極。舉例而言，N+摻雜區域130充當電晶體122之汲極及電晶體106之源極，N+摻雜區域132充當電晶體106之汲極及電晶體104之源極，N+摻雜區域134充當電晶體104之汲極及電晶體102之源極，N+摻雜區域136充當電晶體102之汲極及電晶體100之源極，且N+摻雜區域138充當電晶體100之汲極及電晶體120之源極。N+摻雜區域126連接至該NAND串之位元線，而N+摻雜區域128連接至多個NAND串之共同源極線。

注意，儘管圖1至圖3在NAND串中展示了四個記憶體單元，但僅作為實例提供四個電晶體之使用。與本文中所描述之技術一起使用之NAND串可具有四個以下之記憶體單元或四個以上之記憶體單元。舉例而言，一些NAND串將包括8個記憶體單元、16個記憶體單元、32個記憶體單元、64個記憶體單元等。本文中之論述不限於在一NAND串中記憶體單元之任何特定數目。

每一記憶體單元可儲存以類比或數位形式來表示之資料。當儲存一個位元之數位資料時，記憶體單元之可能的臨限電壓之範圍被分成兩個範圍，其被指派邏輯資料"1"及"0"。在NAND型快閃記憶體之一實例中，電壓臨限值在記憶體被擦除後為負，且被定義為邏輯"1"。臨限電壓在程式化操作後為正，且被定義為邏輯"0"。當臨限電壓為負且藉由施加0伏特至控制閘極而試圖進行讀取時，記憶體單元將接通以指示邏輯一正被儲存。當臨限電壓為正且藉由施加0伏特至控制閘極而試圖進行讀取操作時，記憶體單元將不接通，此指示邏輯零被儲存。儲存一個位元之數位資料的記憶體單元被稱為二進位記憶體單元。

記憶體單元亦可儲存多個位元之數位資料。此記憶體單元被稱為多狀態記憶體單元。多狀態記憶體單元之臨限電壓窗被分成許多個狀態。舉例而言，若使用四個狀態，則將存在指派給資料值"11"、"10"、"01"及"00"的四個臨限電壓範圍。在NAND型記憶體之一實例中，在擦除操作後臨限電壓為負且被定義為"11"。正的臨限電壓係用於"10"、"01"及"00"之狀態。

NAND型快閃記憶體及其操作之相關實例提供於以下美國專利申請案(所有該等申請案之全文以引用的方式併入本文中)中：美國專利第5,570,315號；美國專利第5,774,397號；美國專利第6,046,935號；美國專利第5,386,422號；美國專利第6,456,528號；及美國專利申請案第09/893,277號(公開案第US2003/0002348號)。除了NAND快閃記憶體之外的其他類型之非揮發性記憶體亦可與本發明一起使用。

在快閃EEPROM系統中有用的另一類型之記憶體單元利用不導電的介電材料代替導電浮動閘極來以非揮發性方式儲存電荷。此單元描述於Chan等人的論文"A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device,"(IEEE Electron Device Letters，1987年3月第3期第EDL-8卷第93-95頁)中。由氧化矽、氮化矽及氧化矽("ONO")形成之三層介電質夾入於導電控制閘極與在記憶體單元通道上方之半導電基板之表面之間。藉由自該單元通道將電子注入至氮化物中來程式化該單元，在該氮化物中，該等電子被捕集並儲存於有限區域中。此所儲存之電荷接著以可偵測之方式改變該單元之通道的一部分之臨限電壓。藉由將熱電洞注入至氮化物中來擦除該單元。亦參見Nozaki等人之"A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application"(IEEE Journal of Solid-State Circuits，1991年4月第4期第26卷第497-501頁)，其描述在分裂式閘極組態中之類似單元，在此組態中，經摻雜之多晶矽閘極在記憶體單元通道之一部分上延伸以形成單獨的選擇電晶體。前述兩篇論文之全文以引用的方式併入本文中。在以引用的方式併入本文中的於1998年由IEEE Press出版、由William D. Brown及Joe E. Brewer編輯的"Nonvolatile Semiconductor Memory Technology,"的第1.2節中所提及之程式化技術亦在彼節中經描述為可適用於介電電荷捕集裝置。本段中所描述之記憶體單元亦可與本發明一起使用。因此，本文中所描述之技術亦適用於不同記憶體單元之介電區域之間的耦合。

另一種在每一單元中儲存兩個位元之方法已由Eitan等人在"NROM:A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell,"(IEEE Electron Device Letters，2000年11月，第11期，第21卷，第543至545頁)中予以描述。ONO介電層在源極與汲極擴散之間的通道上延伸。用於一個資料位元之電荷定位於介電層中鄰近於汲極處，且用於另一資料位元之電荷定位於介電層中鄰近於源極處。藉由單獨地讀取介電質內在空間上分離之電荷儲存區域的二進位狀態來獲得多狀態資料儲存器。本段中所描述之記憶體單元亦可與本發明一起使用。

圖4說明NAND單元(諸如，圖1至圖3中所示之NAND單元)之一陣列之一實例。沿著每一行，位元線206耦合至NAND串150之汲極選擇閘極之汲極端子126。沿著NAND串之每一列，源極線204可連接NAND串之源極選擇閘極之所有源極端子128。在美國專利第5,570,315號、第5,774,397號及第6,046,935號中找到作為記憶體系統之部分的NAND架構陣列及其操作之一實例。

記憶體單元之陣列被分成大量記憶體單元區塊。如對於快閃EEPROM系統為共同的，區塊為擦除之單位。亦即，每一區塊包含被一起擦除的最小數目個記憶體單元。每一區塊通常被劃分成許多頁。頁為程式化之單位。在一實施例中，個別頁可被分成區段，且該等區段可含有作為基本程式化操作而一次寫入之最少數目個單元。資料之一或多個頁通常儲存於一列記憶體單元中。一頁可儲存一或多個扇區。扇區包括使用者資料及耗用資料。耗用資料通常包括已根據扇區之使用者資料計算出的錯誤校正碼(ECC)。(下文描述之)控制器之一部分在正將資料程式化至陣列中時計算ECC，且在正自陣列讀取資料時亦對ECC進行檢查。或者，ECC及/或其他耗用資料可儲存於與其所關於之使用者資料不同的頁或甚至不同的區塊中。使用者資料之扇區通常為512個位元組，其對應於磁碟機中之扇區的大小。耗用資料通常為額外的16至20個位元組。大量頁形成一區塊，其可為8頁，例如，高達32、64、128或更多頁。

圖5說明根據本發明之一實施例之記憶體裝置296，其具有用於並行地讀取且程式化一頁記憶體單元的讀取/寫入電路。記憶體裝置296可包括一或多個記憶體晶粒298。記憶體晶粒298包括記憶體單元之二維陣列300、控制電路310及讀取/寫入電路365。在一些實施例中，記憶體單元之陣列可為三維的。記憶體單元由各種控制線(諸如，位元線、字線、源極線及用以控制記憶體陣列之其他線)控制且存取。舉例而言，記憶體陣列300可由字線經由列解碼器330且由位元線經由行解碼器360定址。讀取/寫入電路365包括多個感測塊400，且允許並行地讀取或程式化一頁記憶體單元。通常控制器350係與一或多個記憶體晶粒298包括於同一記憶體裝置296(例如，抽取式儲存卡)中。經由線320在主機與控制器350之間且經由線318在控制器與一或多個記憶體晶粒298之間傳遞命令及資料。

控制電路310與讀取/寫入電路365合作以對記憶體陣列300執行記憶體操作。控制電路310包括狀態機312、晶片上位址解碼器314及功率控制模組316。狀態機312提供記憶體操作之晶片層級控制。晶片上位址解碼器314在由主機或記憶體控制器使用之位址與由解碼器330及360使用之硬體位址之間提供位址介面。功率控制模組316在記憶體操作期間控制供應至字線及位元線之功率及電壓。

在一些實施中，可組合圖5之組件中之一些組件。在各種設計中，可將圖5之組件之一或多者(除了記憶體單元陣列300之外)(單獨或組合地)視為管理電路。舉例而言，管理電路可包括控制電路310、狀態機312、解碼器314/360、功率控制316、感測塊400、讀取/寫入電路365、控制器350等中之任一者或其組合。

圖6說明圖5中所示的記憶體裝置296之另一配置。在陣列之相反側上以對稱方式實施各種周邊電路對記憶體陣列300之存取，以使得在每一側上的存取線及電路之密度減半。因此，列解碼器分裂成列解碼器330A及330B，且行解碼器分裂成行解碼器360A及360B。類似地，讀取/寫入電路分裂成自陣列300之底部連接至位元線之讀取/寫入電路365A及自陣列300之頂部連接至位元線之讀取/寫入電路365B。以此方式，讀取/寫入模組之密度基本上減半。如以上對於圖5之裝置所描述，圖6之裝置亦可包括控制器。

參看圖7，描述記憶體單元陣列300之例示性結構。作為一實例，描述經分割成1,024個區塊之NAND快閃EEPROM。可同時擦除儲存於每一區塊中之資料。在一實施例中，區塊為同時被擦除之記憶體單元之最小單位。在此實例中，在每一區塊中存在對應於位元線BL0、BL1……BL8511之8,512個行。在一實施例中，可在讀取及程式化操作期間同時選擇一區塊之所有位元線。可同時程式化沿著共同字線且連接至任何位元線的記憶體單元。

在另一實施例中，位元線被分成偶數位元線及奇數位元線。在奇數/偶數位元線架構中，沿著共同字線且連接至奇數位元線之記憶體單元在一時間被程式化，而沿著共同字線且連接至偶數位元線之記憶體單元在另一時間被程式化。

圖7展示經串聯連接以形成一NAND串之四個記憶體單元。儘管四個單元經展示為包括於每一NAND串中，但可使用四個以上或四個以下(例如，16、32或另一數目)。NAND串之一端子經由汲極選擇閘極(其連接至選擇閘極汲極線SGD)而連接至對應之位元線，且另一端子經由源極選擇閘極(其連接至選擇閘極源極線SGS)而連接至共同源極線。

圖8為劃分成核心部分(被稱作感測模組380)及共同部分390的個別感測塊400之方塊圖。在一實施例中，將存在用於每一位元線之單獨的感測模組380及用於多個感測模組380之一集合的共同部分390。在一實例中，感測塊將包括一個共同部分390及八個感測模組380。在一群中的該等感測模組中之每一者將經由資料匯流排372與相關聯之共同部分通信。更多詳情請參看04年12月29日申請之美國專利申請案11/026,536 "Non-Volatile Memory ＆ Method with Shared Processing for an Aggregate of Sense Amplifiers"，其全文以引用的方式併入本文中。

感測模組380包含感測電路370，其判定經連接之位元線中之傳導電流是高於還是低於預定臨限值位準。感測模組380亦包括位元線鎖存器382，其用以設定經連接之位元線上的電壓條件。舉例而言，鎖存於位元線鎖存器382中之預定狀態將導致經連接之位元線被帶至一指定程式禁止之狀態(例如，Vdd)。

共同部分390包含處理器392、一組資料鎖存器394及耦合於該組資料鎖存器394與資料匯流排320之間的I/O介面396。處理器392執行計算。舉例而言，處理器392之功能中之一者係判定儲存於被感測記憶體單元中之資料，且將所判定之資料儲存於該組資料鎖存器中。該組資料鎖存器394用以在讀取操作期間儲存由處理器392判定之資料位元。處理器392亦用以在程式化操作期間儲存自資料匯流排320輸入之資料位元。該等輸入之資料位元表示要程式化至記憶體中之寫入資料。I/O介面396在資料鎖存器394與資料匯流排320之間提供介面。

在讀取或感測期間，系統之操作在狀態機312之控制下，狀態機312控制對經定址之單元之不同控制閘極電壓的供應。當感測模組380通過對應於由記憶體支援之各種記憶體狀態的各種預定義之控制閘極電壓時，感測模組380可在此等電壓中之一者處跳脫，且將經由匯流排372自感測模組380向處理器392提供輸出。在彼點處，處理器392藉由考量感測模組之跳脫事件及關於自狀態機經由輸入線393所施加之控制閘極電壓的資訊來判定所得記憶體狀態。處理器392接著計算記憶體狀態之二進位編碼，且將所得資料位元儲存至資料鎖存器394中。在核心部分之另一實施例中，位元線鎖存器382擔負雙重責任，作為用於鎖存感測模組380之輸出的鎖存器且亦作為如上所述之位元線鎖存器。

預期一些實施將包括多個處理器392。在一實施例中，每一處理器392將包括一輸出線(圖9中未描繪)，以使得該等輸出線中之每一者經"線或(wire-OR)"在一起。在一些實施例中，該等輸出線在連接至"線或"線之前被反轉。此組態使得在程式化確認過程期間快速判定何時已完成程式化過程，因為接收該"線或"之狀態機可判定正被程式化之所有位元何時達到所要位準。舉例而言，當每一位元已達到其所要位準時，用於彼位元之邏輯零將被發送至"線或"線(或資料一被反轉)。當所有位元輸出資料0(或經反轉之資料一)時，於是狀態機知道要終止程式化過程。因為每一處理器與八個感測模組通信，所以狀態機需要將"線或"線讀取八次，或者將邏輯添加至處理器392以累積相關聯之位元線之結果以使得狀態機僅需要將"線或"線讀取一次。類似地，藉由正確地選擇邏輯位準，整體狀態機可偵測何時第一位元改變其狀態且相應地改變演算法。

在程式化或確認期間，自資料匯流排320將待程式化之資料儲存於該組資料鎖存器394中。在狀態機之控制下的程式化操作包含施加至經定址之記憶體單元之控制閘極的一系列程式化電壓脈衝。每一程式化脈衝後跟隨一確認操作，該確認操作用以判定記憶體單元是否已被程式化至所要狀態。處理器392相對於所要記憶體狀態來監視經確認之記憶體狀態。當兩者一致時，處理器222設定位元線鎖存器214以便使位元線被帶至一指定程式禁止之狀態。此禁止耦合至位元線之單元受到進一步程式化，即使程式化脈衝在其控制閘極上出現。在其他實施例中，處理器最初加載位元線鎖存器382，且感測電路在確認過程期間將其設定至禁止值。

資料鎖存器堆疊394包含對應於感測模組的資料鎖存器之堆疊。在一實施例中，每一感測模組380存在三個資料鎖存器。在一些實施中(但並不需要)，將資料鎖存器實施為移位暫存器，以使得將儲存於其中之並列資料轉換成用於資料匯流排320之串列資料，且將串列資料轉換成並列資料。在較佳實施例中，對應於m個記憶體單元之讀取/寫入區塊的所有資料鎖存器可鏈接在一起以形成區塊移位暫存器，以使得可藉由串列傳遞而輸入或輸出資料區塊。詳言之，r個讀取/寫入模組之群組經調適以使得其資料鎖存器集合中之每一者將依序將資料移入或移出資料匯流排，如同其為用於整個讀取/寫入區塊之移位暫存器之部分。

關於非揮發性儲存裝置之各種實施例之結構及/或操作的額外資訊可在以下案件中找到：(1)2004年3月25日公開的美國專利申請公開案第2004/0057287號"Non-Volatile Memory And Method With Reduced Source Line Bias Errors"；(2)2004年6月10日公開的美國專利申請公開案第2004/0109357號"Non-Volatile Memory And Method with Improved Sensing"；(3)發明人Raul-Adrian Cernea於04年12月16日申請的名為"Improved Memory Sensing Circuit And Method For Low Voltage Operation"之美國專利申請案第11/015,199號；(4)發明人Jian Chen於2005年4月5日申請的名為"Compensating for Coupling During Read Operations of Non-Volatile Memory"之美國專利案11/099,133；及(5)發明人Siu Lung Chan及Raul-Adrian Cernea於2005年12月28日申請的名為"Reference Sense Amplifier For Non-Volatile Memory"之美國專利申請案第11/321,953號。剛剛在上文列出的所有五個專利文獻之全文以引用的方式併入本文中。

圖9說明感測模組380之一實例；然而，亦可使用其他實施。感測模組380包含位元線隔離電晶體512、位元線下拉電路(電晶體522及550)、位元線電壓箝制電晶體612、讀出匯流排傳遞閘極530、感測放大器600及位元線鎖存器382。位元線隔離電晶體512之一側連接至位元線BL及電容器510。位元線隔離電晶體512之另一側連接至位元線電壓箝制電晶體612及位元線下拉電晶體522。位元線隔離電晶體512之閘極接收經標註為BLS之信號。位元線電壓箝制電晶體512之閘極接收經標註為BLC之信號。位元線電壓箝制電晶體512在節點SEN2處連接至讀出匯流排傳遞閘極530。讀出匯流排傳遞閘極530連接至讀出匯流排532。位元線電壓箝制電晶體512在節點SEN2處連接至感測放大器600。在圖9之實施例中，感測放大器600包括電晶體613、634、641、642、643、654、654及658，以及電容器Csa。位元線鎖存器382包括電晶體661、662、663、664、666及668。

一般而言，並行地對沿著一字線之記憶體單元進行操作。因此，相應數目個感測模組處於並行操作。在一實施例中，控制器將控制及時序信號提供至並行操作之感測模組。在一些實施例中，沿著一字線之資料被分成多頁，且該資料係一次一頁或一次多頁地被讀取或程式化。

當由信號BLS啟用位元線隔離電晶體512時，感測模組380可連接至用於一記憶體單元之位元線(例如，位元線BL)。感測模組380藉由感測放大器600來感測該記憶體單元之傳導電流，且在感測節點SEN2處將讀取結果鎖存為數位電壓位準且經由閘極530將其輸出至讀出匯流排532。

感測放大器600包含第二電壓箝制器(電晶體612及634)、預充電電路(電晶體541、642及643)及鑑別器或比較電路(電晶體654、656及658；及電容器Csa)。在一實施例中，將參考電壓施加至正被讀取的記憶體單元之控制閘極。若參考電壓大於記憶體單元之臨限電壓，則記憶體單元將接通且在其源極與汲極之間傳導電流。若參考電壓不大於記憶體單元之臨限電壓，則記憶體單元將不接通且將不在其源極與汲極之間傳導電流。在許多實施中，接通/斷開可為連續的轉變以使得記憶體單元將回應於不同的控制閘極電壓而傳導不同的電流。若記憶體單元接通且正在傳導電流，則所傳導之電流將使節點SEN上之電壓降低，從而有效地對電容器Csa充電或增加電容器Csa上之電壓，該電容器Csa之另一端子處於Vdd。若節點SEN上之電壓在預定感測週期期間放電至預定位準，則感測放大器600報告，記憶體單元回應於控制閘極電壓而接通。

感測模組380之一特徵為在感測期間將恆定電壓電源併入至位元線。此較佳地由位元線電壓箝制電晶體612來實施，位元線電壓箝制電晶體612如同二極體箝制器般操作，其中電晶體612與位元線BL串聯。電晶體612之閘極經偏壓至恆定電壓BLC，其等於高於其臨限電壓VT之所要位元線電壓VBL。以此方式，電晶體612將位元線與節點SEN隔離，且對於位元線設定恆定電壓位準，諸如，在程式化確認或讀取期間所要的VBL=0.5伏特至0.7伏特。一般而言，位元線電壓位準經設定至一位準以致其足夠低以避免長的預充電時間然而足夠高以避免接地雜訊及其他因素。

感測放大器600感測流過感測節點SEN之傳導電流且判定傳導電流是高於還是低於預定值。感測放大器以數位形式將感測到之結果作為信號SEN2輸出至讀出匯流排532。

亦輸出數位控制信號INV以控制下拉電路，該信號INV可基本上為在SEN2處的信號之反轉狀態。當感測之傳導電流高於預定值時，INV將為高且SEN2將為低。此結果由下拉電路加強。下拉電路包括一由控制信號INV控制之n電晶體522及另一由控制信號GRS控制之n電晶體550。GRS信號在為低時允許使位元線BL浮動而不管INV信號之狀態如何。在程式化期間，GRS信號走高以允許位元線BL被拉至接地且受INV控制。當需要使位元線BL浮動時，GRS信號走低。注意，亦可使用感測模組、感測放大器及鎖存器之其他設計。

讀取/寫入電路365同時對一頁記憶體單元進行操作。讀取/寫入電路365中之每一感測模組380經由位元線而耦合至一對應之單元。傳導電流自感測模組經由位元線流至記憶體單元之汲極中且在穿過源極線流至接地之前自源極流出。在積體電路晶片中，記憶體陣列中之單元的源極全部繫結在一起，作為連接至記憶體晶片之某一外部接地墊(例如，Vss墊)的源極線之多個分支。即使當使用金屬捆紮(metal strapping)來減小源極線之電阻時，有限電阻R仍保持在記憶體單元之源電極與接地墊之間。通常，接地迴路電阻R為約50歐姆。

對於正被並行地感測之記憶體之全頁，流過源極線的總電流為所有傳導電流之和。通常，每一記憶體單元具有一視經程式化至其電荷儲存元件中之電荷的量而定之傳導電流。對於記憶體單元之給定控制閘極電壓，小的電荷將產生相比之下較高的傳導電流。當有限電阻存在於記憶體單元之源電極與接地墊之間時，該電阻上之電壓降落由Vdrop=iTOT R給出。

舉例而言，若4,256條位元線各自以1μA之電流同時放電，則源極線電壓降落將等於4,000條線×1μA/線×50歐姆~0.2伏特。在感測該等記憶體單元之臨限電壓時，此源極線偏壓將促成0.2伏特之感測誤差。

在一組實施例中，用於減小源極線偏壓之方法係由具有用於多遍感測之特徵及技術的讀取/寫入電路來完成。每一遍幫助識別並關閉具有高於給定分界電流值之傳導電流的記憶體單元。通常，對於每一遍，給定分界電流值逐漸地向用於習知單遍感測之斷點電流值收斂。以此方式，由於已關閉較高電流的單元，故後續遍中之感測受源極線偏壓的影響將較小。

舉例而言，多遍感測可在兩遍(j=0至1)中實施。在第一遍之後，識別具有高於斷點之傳導電流的彼等記憶體單元且藉由斷開其傳導電流而將其移除。斷開該等記憶體單元之傳導電流之較佳方式係將其在其位元線上之汲極電壓設定至接地。在第二遍中，減小由於源極線偏壓之誤差。亦設想了兩個以上的遍。在源極線偏壓將不導致誤差之實施例中，可使用一遍來進行感測。

圖10(A)至圖10(K)描繪闡釋在讀取/確認操作期間感測模組380之一實施例之時序圖。

階段(0)：設置

感測模組380(見圖9)經由啟用信號BLS(圖10(A))連接至對應之位元線。電壓箝制由BLC(圖10(B))啟用。預充電電晶體642由控制信號FLT(圖10(C))啟用作為受限電流源。

階段(1)：受控的預充電

感測放大器600由重設信號RST(圖10(D))初始化，該重設信號RST將經由電晶體658將信號INV(圖10(H))拉至接地。因此，在重設時，將INV設定為低。同時，p電晶體663將互補信號LAT拉至V_dd 或高(圖10(H))。亦即，LAT為INV之互補。隔離電晶體634由信號LAT控制。因此，在重設後，隔離電晶體634經啟用以將感測節點SEN2連接至感測放大器之內部感測節點SEN。

預充電電晶體642在預定時間週期內經由內部感測節點SEN及感測節點SEN2對位元線BL預充電。此將使位元線達到用於感測其中之傳導的最佳電壓。預充電電晶體642由控制信號FLT("FLOAT")控制。將朝向如位元線電壓箝制612所設定之所要位元線電壓上拉該位元線。上拉之速率將視位元線中之傳導電流而定。傳導電流愈小，上拉愈快。

較早先已描述，若彼等具有高於預定值之傳導電流之記憶體單元被斷開且其對源極線偏壓之作用被消除，則歸因於源極線偏壓之感測誤差得以最小化。因此，預充電電晶體642擔負兩個功能。一個功能為將位元線預充電至最佳感測電壓。另一個功能為幫助識別彼等具有高於用於D.C.(直流)感測之預定值之傳導電流的記憶體單元以使得可消除其對源極線偏壓的作用。

D.C.感測係藉由提供一預充電電路而實現，該預充電電路如同用於將預定電流供應至位元線之電流源般運作。控制p電晶體642之信號FLT"程式化"一預定電流而使其流動。作為一實例，可自具有設定為500nA之參考電流的電流鏡產生FLT信號。當p電晶體642形成該電流鏡之鏡腿時，其將亦具有投入其中之相同的500nA。

圖10(I1)至圖10(I4)說明分別連接至具有700nA、400nA、220nA及40nA之傳導電流的記憶體單元之四個實例位元線上之電壓。當預充電電路(其包括電晶體642)為具有500nA限值之電流源時，例如，具有超過500nA之傳導電流的記憶體單元將使位元線上之電荷排出，排出速度比其累積速度快。因此，對於具有傳導電流700nA之位元線，其在內部感測節點SEN處的電壓或信號將保持為接近0V(諸如，0.1伏特；見圖10(I1))。另一方面，若記憶體單元之傳導電流低於500nA，則預充電電路(其包括電晶體642)將開始對位元線充電且其電壓將開始朝向經箝制之位元線電壓(例如，由電壓箝制器612設定之0.5V)上升(圖10(I2)至圖10(I4))。相應地，內部感測節點SEN將保持為接近0V或被上拉至Vdd(圖10(G))。通常，傳導電流愈小，位元線電壓將愈快地充電至經箝制之位元線電壓。因此，藉由在受控的預充電階段之後檢查位元線上之電壓，有可能識別經連接之記憶體單元是具有高於還是低於預定位準之傳導電流。

階段(2)：D.C.鎖存及自後續選通移除高電流單元

在受控的預充電階段之後，初始D.C.高電流感測階段開始，在此階段中由鑑別器電路感測節點SEN。該感測識別彼等具有高於預定位準之傳導電流之記憶體單元。鑑別器電路包括兩個串聯之p電晶體654及656，其充當對於暫存該信號INV之節點的上拉。p電晶體654由走低之讀取選通信號STB啟用，且p電晶體656由走低的在內部感測節點SEN處之信號啟用。高電流的記憶體單元將具有接近0V或至少不能使其位元線得以足夠高地預充電以斷開p電晶體656之信號SEN。舉例而言，若弱上拉被限於500nA之電流，則其將不能上拉具有700nA之傳導電流之單元(圖10(G1))。當STB選通低來鎖存時，INV被上拉至V_dd 。此將以INV高及LAT低來設定鎖存器電路660(圖10(H1))。

當INV為高且LAT為低時，停用隔離閘極630，且將感測節點SEN2與內部感測節點SEN阻斷。同時，位元線由下拉電晶體522(圖9及圖10(I1))拉至接地。此將有效地斷開位元線中之任何傳導電流，從而消除其對源極線偏壓的作用。

因此，在感測模組380之一較佳實施中，使用受限電流源預充電電路。此提供了識別載運高電流之位元線且在後續感測中將其斷開以最小化源極線偏壓誤差的額外或替代方式(D.C.感測)。

在另一實施例中，預充電電路並非經特定組態以幫助識別高電流位元線而是經最佳化以在記憶體系統可用之最大電流之裕度內儘可能快地對位元線上拉並預充電。

階段(3)：恢復/預充電

在感測先前尚未被下拉之位元線中的傳導電流之前，預充電電路由走低之信號FLT啟動以將內部感測節點SEN2預充電至V_dd (圖10(C)及圖10(I2)至圖10(I4))且預充電歸因於鄰近位元線上之電壓的降低而已經部分向下耦合之位元線。

階段(4)：第一A.C.感測

在一實施例中，藉由判定在浮動之內部感測節點SEN處之電壓降落來執行A.C.(交流或暫態)感測。此係由鑑別器電路使用耦合至內部感測節點SEN之電容器Csa且考量傳導電流正對其充電(減小在節點SEN上之電壓)之速率來完成。在積體電路環境中，電容器Csa通常係藉由電晶體來實施；然而，其他實施係適宜的。電容器Csa具有可經選擇用於最佳電流判定之預定電容，例如，30fF。可藉由對放電週期之適當調整而設定分界電流值，其通常在100nA至1000nA範圍內。

鑑別器電路感測在內部感測節點SEN中之信號SEN。在每一感測前，在內部感測節點SEN處之信號由預充電電晶體642上拉至V_dd 。此將最初將電容器Csa上之電壓設定為零。

當感測放大器600準備要感測時，由走高之FLT(圖10(C))停用預充電電路。藉由對選通信號STB之確定而結束第一感測週期T1。在感測週期期間，由傳導中的記憶體單元誘發之傳導電流將對電容器充電。隨著經由在位元線中對傳導電流之排出動作而對電容器Csa充電，在SEN處之電壓將自V_dd 降低。圖10(G)(見曲線G2至G4)說明對應於分別連接至具有400nA、220nA及40nA之傳導電流之記憶體單元的其餘三個實例位元線之SEN節點，對於具有較高傳導電流之記憶體單元，該降低較快。

階段(5)：第一A.C.鎖存及自後續感測移除較高電流的單元

在第一預定感測週期之末期，SEN節點將已降低至某一電壓，其視位元線中之傳導電流而定(見圖10G之曲線G2至G4)。作為一實例，將此第一階段中之分界電流設定為300nA。電容器Csa、感測週期T1及p電晶體656之臨限電壓使對應於高於分界電流(例如，300nA)的傳導電流之在SEN處的信號將降落至足夠低以接通電晶體656。當鎖存信號STB選通低時，輸出信號INV將被拉高，且將由鎖存器382鎖存(見圖10(E)及圖10(H)(曲線H2))。另一方面，對應於低於分界電流之傳導電流的信號SEN將產生不能接通電晶體656之信號SEN。在此情況下，鎖存器382將保持不變，在該情況下，LAT保持為高(見圖10(H3)及圖10(H4))。因此可看出，鑑別器電路相對於由感測週期設定之參考電流而有效地判定位元線中傳導電流的量值。

感測放大器600亦包括第二電壓箝制電晶體612，其目的在於維持電晶體612之汲極的電壓足夠高以使位元線電壓箝制器610適當地起作用。如較早先所描述，位元線電壓箝制器610將位元線電壓箝制至預定值V_BL ，例如，0.5V。此將需要電晶體612之閘極電壓BLC被設定為V_BL +V_T (其中，V_T 為電晶體612之臨限電壓)且連接至感測節點501之汲極大於源極，亦即，信號SEN2>V_BL 。詳言之，電壓箝制器倘若為該組態，SEN2不應高於XX0-V_T 或BLX-V_T 中之較小者，且SEN不應低於該較小者。在感測期間，隔離閘極630處於通過模式。然而，在感測期間，在內部感測節點SEN處之信號具有自V_dd 降低之電壓。第二電壓箝制器防止SEN降落至XX0-V_T 或BLX-V_T (取較低者)之下。此係由一由信號BLX控制之n電晶體612來完成，其中BLXV_BL +V_T 。因此，經由電壓箝制器之動作，在感測期間將位元線電壓V_BL 保持恆定，例如，~0.5V。

電流判定之輸出由鎖存器電路382鎖存。鎖存器電路由電晶體661、662、663及664與電晶體666及668一起形成為設定/重設鎖存器。p電晶體666由信號RST(RESET)控制，且n電晶體668由信號STB控制。在發明人Raul-Adrian Cernea於04年12月16日申請的名為"Improved Memory Sensing Circuit And Method For Low Voltage Operation"之美國專利申請案第11/015,199號中找到經調適用於低電壓操作的上述感測放大器之變型，其全文以引用的方式併入本文中。

一般而言，將有一頁記憶體單元正由對應數目個多遍感測模組380操作。對於彼等具有高於第一分界電流位準的傳導電流之記憶體單元，其LAT信號將被鎖存為低(INV經鎖存為高)。此又啟動位元線下拉電路520以將對應之位元線拉動至接地，藉此斷開其電流。

階段(6)：恢復/預充電

在感測先前尚未被下拉之位元線中的傳導電流之前，預充電電路由信號FLT啟動以將內部感測節點631預充電至V_dd (圖10(C)及圖10(I3)至圖10(I4))。

階段(7)：第二感測

當感測放大器600準備要感測時，由走高之FLT(圖10(C))停用預充電電路。藉由對選通信號STB之確定而設定第二感測週期T2。在感測週期期間，傳導電流(若存在)將對電容器充電。隨著電容器Csa正經由在位元線36中對傳導電流之排出動作而充電，在節點SEN處之信號將自V_dd 降低。

根據先前之實例，在較早階段中，已識別並關閉具有高於300nA之傳導電流的記憶體單元。圖14(G)(曲線G3及G4)分別說明對應於分別連接至具有220nA及40nA之傳導電流的記憶體單元之兩個實例位元線之SEN信號。

階段(8)：用於讀出之第二鎖存

在第二預定感測週期T2之末期，SEN將已降低至某一電壓，其視位元線中之傳導電流而定(見圖10(G)(曲線G3及G4))。作為一實例，將此第二階段中之分界電流設定為100nA。在此情況下，具有傳導電流220nA之記憶體單元將使其INV鎖存為高(圖10(H))且隨後使其位元線拉至接地(圖10(I3))。另一方面，具有傳導電流40nA之記憶體單元將不影響鎖存器之狀態，其係由LAT高預設的。

階段(9)：讀出至匯流排

最後，在讀出階段中，在傳遞閘極530處之控制信號NCO允許將經鎖存之信號SEN2讀出至讀出匯流排532(圖10(J)及圖10(K))。

如自圖10(I1)至圖10(I4)可看出，在每一感測週期期間，位元線電壓保持恆定。因此，自較早先之論述可見，消除了電容性位元線至位元線耦合。

上文描述之感測模組380為藉由三遍來執行感測的一實施例，前兩遍經實施以識別且關閉較高電流的記憶體單元。在對源極線偏壓之較高電流作用被消除之情況下，最後一遍能夠更準確地感測具有較低範圍傳導電流之單元。

在其他實施例中，藉由D.C.遍與A.C.遍之不同組合來實施感測操作，一些實施例使用僅兩個或兩個以上的A.C.遍，或僅一遍。對於不同的遍，所使用之分界電流值每次可相同，或者可逐漸朝向在最後一遍中使用之分界電流收斂。另外，上文描述之感測實施例僅為適宜的感測模組之一實例。亦可使用其他設計及技術來實施本文中描述之本發明。對於本文中描述之本發明，不需要或不建議特定的感測模組。

圖11為描述用於程式化非揮發性記憶體之方法之一實施例的流程圖。在一實施中，在程式化之前擦除記憶體單元(按區塊或其他單位)。在一實施例中，藉由在足夠的時間週期內將p井升高至擦除電壓(例如，20伏特)且當源極及位元線在浮動時將選定區塊之字線接地來擦除記憶體單元。歸因於電容性耦合(capacitive coupling)，未選定之字線、位元線、選擇線及共同源極線亦升高至擦除電壓之大部分。因此，當浮動閘極之電子通常藉由Fowler-Nordheim穿隧而被發射至基板側時，一強電場被施加至選定記憶體單元之穿隧氧化物層，且選定記憶體單元之資料被擦除。當電子自浮動閘極被傳遞至p井區域時，選定單元之臨限電壓被降低。可對整個記憶體陣列、單獨的區塊或另一單元單位執行擦除。

在圖11之步驟700中，由控制器發出"資料載入"命令且由控制電路310接收"資料載入"命令。在步驟702中，自控制器或主機將指定頁位址之位址資料輸入至解碼器314。在步驟704中，將用於經定址之頁的程式資料頁輸入至資料緩衝器以供程式化。將彼資料鎖存於適當之鎖存器集合中。在步驟706中，由控制器向狀態機312發出"程式"命令。

由"程式"命令觸發，將使用施加至適當字線的圖12之步進式脈衝來將在步驟704中經鎖存之資料程式化至由狀態機312控制之選定記憶體單元內。在步驟708中，將程式電壓Vpgm初始化至開始脈衝(例如，12V或其他值)，且將由狀態機312維持之程式計數器PC程式化為0。在步驟710中，將第一Vpgm脈衝施加至選定宇線。若指示應程式化對應之記憶體單元之邏輯"0"儲存於特定資料鎖存器中，則將對應之位元線接地。另一方面，若指示對應之記憶體單元應保持其當前資料狀態之邏輯"1"儲存於該特定鎖存器中，則將對應之位元線連接至Vdd以禁止程式化。

在步驟712中，確認選定記憶體單元之狀態以判定其是否已達到其目標臨限電壓。若偵測到選定單元之目標臨限電壓已達到目標位準，則將儲存於對應之資料鎖存器中之資料改變為邏輯"1"。若偵測到臨限電壓尚未達到適當位準，則不改變儲存於對應之資料鎖存器中之資料。以此方式，不需要程式化具有儲存於其對應之資料鎖存器中之邏輯"1"的位元線。當所有資料鎖存器均儲存邏輯"1"時，狀態機(經由上文描述之"線或"型機制)知道所有選定之單元已被程式化。在步驟714中，檢查是否所有資料鎖存器均儲存邏輯"1"。若如此，則程式化過程完成且成功，因為所有選定記憶體單元已被程式化並確認。在步驟716中報告"通過"狀態。

若在步驟714中判定並非所有資料鎖存器均儲存邏輯"1"，則程式化過程繼續。在步驟718中，對照程式極限值PCMAX來檢查程式計數器PC。程式極限值之一實例為20；然而，亦可使用其他數。若程式計數器PC不小於20，則程式過程已失敗，且在步驟720中報告"失敗"狀態。在一些實施例中，在達到最大數目個循環之後，系統檢查是否小於預定數量的單元尚未結束程式化。若小於彼預定數目尚未結束程式化，則仍認為程式化過程通過。若程式計數器PC小於20，則在步驟722中使Vpgm位準步進且使程式計數器PC遞增。在步驟722之後，過程循環回至步驟710以施加下一Vpgm脈衝。

圖12展示施加至經選定用於程式化之字線的一系列程式脈衝。在兩個程式脈衝之間為一組確認脈衝(未描繪)。在一些實施例中，對於資料正被程式化至的每一狀態，可存在一確認脈衝。在其他實施例中，可存在更多或更少之確認脈衝。

在一實施例中，沿著一共同字線將資料程式化至記憶體單元。因此，在施加圖12之程式脈衝前，選擇該等字線中之一者用於程式化。此字線將被稱為選定字線。區塊之其餘字線被稱為未選定字線。

在成功的程式(藉由確認)過程之末期，記憶體單元之臨限電壓應適當地在經程式化之記憶體單元的臨限電壓之一或多個分布內或者在經擦除之記憶體單元的臨限電壓之一分布內。圖13說明當每一記憶體單元儲存兩個位元之資料時該記憶體單元陣列之實例臨限電壓分布。圖13展示經擦除之記憶體單元的第一臨限電壓分布E。亦描繪了經程式化之記憶體單元之三個臨限電壓分布A、B及C。在一實施例中，在E分布中之臨限電壓為負且在A、B及C分布中之臨限電壓為正。

圖13之每一不同臨限電壓範圍對應於用於資料位元之集合的預定值。經程式化至記憶體單元中之資料與該單元之臨限電壓位準之間的具體關係視用於單元之資料編碼方案而定。舉例而言，美國專利第6,222,762號及於2003年6月13日申請之美國專利申請公開案第2004/0255090號"Tracking Cells For A Memory System"描述了用於多狀態快閃記憶體單元之各種資料編碼方案，該兩個案之全文以引用的方式併入本文中。在一實施例中，使用格雷(Gray)碼指派法將資料值指派給臨限電壓範圍，以使得若浮動閘極之臨限電壓錯誤地偏移至其相鄰的實體狀態，則僅一個位元將受到影響。一實例將"11"指派給臨限電壓範圍E(狀態E)，將"10"指派給臨限電壓範圍A(狀態A)，將"00"指派給臨限電壓範圍B(狀態B)且將"01"指派給臨限電壓範圍C(狀態C)。然而，在其他實施例中，不使用格雷碼。儘管圖13展示了四個狀態，但本發明亦可與其他多狀態結構一起使用，包括彼等包括四個以上或四個以下之狀態之結構。舉例而言，一些非揮發性儲存元件可利用八個(七個經程式化且一個經擦除)或八個以上之狀態。

圖13亦展示用於自記憶體單元讀取資料之三個讀取參考電壓Vra、Vrb及Vrc，藉由測試給定記憶體單元之臨限電壓是高於還是低於Vra、Vrb及Vrc，系統可判定該記憶體單元處於哪一狀態。

圖13亦展示三個確認參考電壓Vva、Vvb及Vvc。當將記憶體單元程式化至狀態A時，系統將測試彼等記憶體單元是否具有大於或等於Vva之臨限電壓。當將記憶體單元程式化至狀態B時，系統將測試記憶體單元是否具有大於或等於Vvb之臨限電壓。當將記憶體單元程式化至狀態C時，系統將判定記憶體單元是否具有其大於或等於Vvc之臨限電壓。

在稱為全序列程式化之實施例中，可將記憶體單元自擦除狀態E直接程式化至經程式化狀態A、B或C中之任一者。舉例而言，可首先擦除待程式化的記憶體單元之一群體，以使得該群體中之所有記憶體單元均處於經擦除狀態E。在將一些記憶體單元自狀態E程式化至狀態A的同時，將其他記憶體單元自狀態E程式化至狀態B及/或自狀態E程式化至狀態C。

圖14說明程式化一多狀態記憶體單元之兩遍技術之一實例，該多狀態記憶體單元儲存用於兩個不同頁(下頁及上頁)之資料。描繪了四個狀態：狀態E(11)、狀態A(10)、狀態B(00)及狀態C(01)。對於狀態E，兩頁皆儲存"1"。對於狀態A，下頁儲存"0"，且上頁儲存"1"。對於狀態B，兩頁皆儲存"0"。對於狀態C，下頁儲存"1"，且上頁儲存"0"。注意，雖然已將特定位元型樣指派給該等狀態中之每一者，但亦可指派不同位元型樣。

在第一程式化遍中，單元之臨限電壓位準係根據待程式化至下邏輯頁中之位元來設定的。若彼位元為邏輯"1"，則不改變臨限電壓，因為其由於早先已被擦除而處於適當的狀態。然而，若待程式化之位元為邏輯"0"，則將單元之臨限值位準增加而成為狀態A，如箭頭730所展示。

在第二程式化遍中，單元之臨限電壓位準係根據正被程式化至上邏輯頁中之位元來設定的。若上邏輯頁位元將儲存邏輯"1"，則不發生程式化，因為視下頁位元之程式化而定，單元處於狀態E或狀態A中之一者，兩個狀態皆載運為"1"的上頁位元。若上頁位元將為邏輯"0"，則使臨限電壓偏移。若第一遍導致單元保持在經擦除狀態E，則在第二階段中，將單元程式化以使得將臨限電壓增加至在狀態C內，如箭頭734所描繪。若由於第一程式化遍而已將單元程式化至狀態A，則在第二遍中進一步程式化記憶體單元以使得將臨限電壓增加至在狀態B內，如箭頭732所描繪。第二遍之結果為將單元程式化至經指定以儲存用於上頁之邏輯"0"的狀態中而不改變下頁之資料。

在一實施例中，若寫入了足以填滿字線的資料，則可設置一系統以執行全序列寫入。若未寫入足夠的資料，則程式化過程可藉由所接收之資料來將下頁程式化。當接收到後續資料時，系統將接著程式化上頁。在又一實施例中，系統可在程式化下頁之模式中開始寫入，且若隨後接收到足以填滿整個(或大部分)宇線之記憶體單元的資料，則系統可轉換至全序列程式化模式。此實施例之更多細節揭示於發明人Sergy Anatolievich Gorobets及Yan Li於04年12月14日申請之序號為11/013,125的名為"Pipelined Programming of Non-VoIatile Memories Using Early Data"之美國專利申請案中，其全文以引用之方式併入本文中。

圖15為描述自非揮發性記憶體單元讀取資料的一實施例之流程圖。以上關於感測模組之論述論述了如何自特定位元絲讀取資料。圖15提供在系統層級上之讀取過程。在步驟800中，自主機、控制器或另一實體接收對讀取資料之請求。如上文所論述，由於基於儲存於鄰近浮動閘極(或其他鄰近電荷儲存元件)中之電荷的電場之耦合，可發生儲存於非揮發性記憶體單元之浮動閘極(或其他電荷儲存元件)上的表觀電荷之偏移。為了補償此耦合，給定記憶體單元之讀取過程將考量鄰近記憶體單元之經程式化狀態。步驟802包括判定是否提供對相鄰浮動閘極之間的耦合之此補償。在一些實施例中，步驟802亦包括判定要使用的補償的量。在步驟804中，回應於對讀取資料之請求，對於一特定頁或其他資料單位執行讀取過程。步驟804之讀取過程可包括基於步驟802對相鄰浮動閘極之間的耦合之適當補償。在一實施例中，在步驟804中經讀取之記憶體單元連接至一共同宇線，但連接至不同的位元線。

在一實施例中，當程式化用於一頁之資料時，系統亦將產生錯誤校正碼(ECC)且將彼等ECC與該資料頁一起寫入。ECC技術在此項技術中係熟知的。所使用之ECC過程可包括此項技術中已知之任一適宜的ECC過程。當自一頁(或其他資料單位)讀取資料時，ECC將用以判定在資料中是否存在任何錯誤(步驟806)。ECC過程可由控制器、狀態機或在系統中其他處執行。若資料中不存在錯誤，則在步驟808處向使用者報告資料。若在步驟806處發現錯誤，則判定該錯誤是否可校正(步驟810)。各種ECC方法具有校正一資料集合中的預定數目個錯誤之能力。若ECC過程可校正該資料，則在步驟812中使用ECC過程來校正彼資料，且在步驟814中向使用者報告經校正之資料。若資料不可由ECC過程校正(步驟810)，則在步驟820中向使用者報告錯誤。在一些實施例中，步驟820亦可包括報告所有資料或資料之一子集。若已知資料之一子集不具有錯誤，則可報告彼子集。

圖16為描述自潛在地使用對相鄰浮動閘極之間的耦合之補償的非揮發性記憶體單元讀取資料的另一實施例之流程圖。圖15之過程與圖16之過程之間的一差異為，若在讀取過程期間存在錯誤，則圖16之過程僅使用補償。

在圖16之步驟840中，自主機、控制器或另一實體接收對讀取資料之請求。在步驟842中，回應於對讀取資料之請求，對於一特定頁或其他資料單位執行讀取過程。步驟842之讀取過程不包括本文中描述之對耦合之補償。步驟844包括判定在資料中是否存在任何錯誤。若在資料中不存在錯誤，則在步驟846處向使用者報告資料。若在步驟844處發現錯誤，則在步驟850中判定該錯誤是否可校正。各種ECC方法具有校正一資料集合中的預定數目個錯誤之能力。若ECC過程可校正資料，則在步驟852中可使用該ECC過程來校正彼資料，且在步驟854中向使用者報告經校正之資料。若資料不可由ECC過程校正(步驟850)，則系統將試圖藉由執行讀取過程來恢復該資料，其具有對相鄰浮動閘極之間的耦合之補償。因此，在步驟860中，系統判定是否使用補償來解決相鄰浮動閘極之間的耦合及/或要使用的補償量。在步驟862中，回應於對讀取資料之請求，對於一特定頁或其他資料單位執行讀取過程。步驟862之讀取過程試圖藉由基於步驟860使用對相鄰浮動閘極之間的耦合之適當補償來恢復資料。

相鄰浮動閘極至目標浮動閘極可包括在同一位元線上但不同字線上之相鄰浮動閘極、在同一字線上但不同位元線上之相鄰浮動閘極，或在目標浮動閘極對面的浮動閘極(因為其均在相鄰位元線上及相鄰字線上)。在一實施例中，本文中論述之對耦合之補償可適用於此等以上提及之相鄰浮動閘極之集合中之任一者。在一些實施例中，本文中論述之對耦合之補償適用於在同一字線上但不同位元線上之相鄰浮動閘極。舉例而言，記憶體單元362可使其表觀臨限電壓歸因於來自記憶體單元364及366(見圖7)之耦合而改變。對歸因於在同一位元線上但不同宇線上之相鄰浮動閘極的耦合之補償更詳細地論述於發明人Yan Li及Jian Chen於2005年4月5日申請的美國專利申請案11/099,049"Read Operation For Non-Volatile Storage That Includes Compensation for Coupling"中，其全文以引用的方式併入本文中。一些實施例提供對在同一字線上但不同位元線上之相鄰浮動閘極之間的耦合及在同一位元線上但不同字線上之相鄰浮動閘極之間的耦合之補償。

相鄰浮動閘極之間的耦合量視相鄰浮動閘極被程式化時之時序而定。同時被程式化之兩個相鄰浮動閘很可能具有極少耦合或不具有耦合。最大耦合量有可能發生於其中一浮動閘極未經程式化(例如，保持在經擦除狀態E)且另一浮動閘極隨後經程式化至最高(例如，最大)經程式化狀態(例如，經程式化至狀態C，見圖13)之兩個相鄰浮動閘極之間。因為在狀態E與狀態A之間存在大差距，所以即使具有耦合，亦不可能在狀態E中存在錯誤讀取資料。第二最大耦合量係在經程式化至狀態A之第一浮動閘極與經程式化至狀態C之稍後經程式化的浮動閘極之間。因此，在一實施例中，僅當一記憶體單元處於第一經程式化狀態(例如，狀態A)且其鄰近者處於一組狀態(4個狀態、8個狀態或不同數目個狀態)中之最高經程式化狀態(例如，狀態C)時，使用對耦合之補償。在其他實施例中，當一鄰近者記憶體單元處於不同狀態(諸如，狀態B或另一狀態)時，可使用對耦合之補償。在使用四個以上或四個以下之狀態之一些實施例中，當一鄰近者記憶體單元處於已發現會導致耦合之狀態時，可使用對耦合之補償。類似地，當一目標記憶體單元處於不同於狀態A之狀態(對於特定實施為適當的)時，可使用對耦合之補償。

若可使用某一技術來偵測或獲取該鄰近者記憶體單元之狀態，則可在下一讀取操作中判定並調整對於所考量之記憶體單元所需要的校正量。知道一特定記憶體單元之狀態的一方式為經由讀取操作。但在一實施例中，在用於相鄰位元線之感測放大器之間不存在通信。即使在讀取操作後，所考量之記憶體單元亦將不知道其鄰近者記憶體單元之狀態。

圖17為描述用於基於一記憶體單元是否處於狀態A及其鄰近者中之一或多者是否處於狀態C來判定是否應使用補償及應使用的補償量之一實施例之流程圖。存在至少兩種情形。在一情形下，正被讀取的特定記憶體單元處於狀態A，且其鄰近者中之一者處於狀態C。在第二情形下，正被讀取的特定記憶體單元處於狀態A，且其鄰近者(不同位元線)中之兩者處於狀態C。圖17之過程判定一特定記憶體單元(或特定位元線)之任何鄰近者是否處於狀態C(或在7個或7個以上狀態之集合中之最高經程式化狀態)。此過程可用以實施圖15之步驟802及圖16之步驟860。

在圖17之步驟900中，讀取連接至選定宇線的所有記憶體單元(或一子集)以判定該等記憶體單元是否處於狀態C。此係藉由使用讀取比較點Vrc來完成的。假定彼等具有大於Vrc之臨限電壓之記憶體單元處於狀態C。彼等具有小於Vrc之臨限電壓之記憶體單元不處於狀態C。在使用Vrc進行之讀取操作的末期，每一感測放大器將鎖存對應之記憶體單元是否處於狀態C。必須要克服之一障礙為，在一些實施中，感測放大器不能與相鄰感測放大器交談。因此，參看圖7，用於位元線BL2之感測放大器不能與感測放大器位元線BL1或位元線BL3通信。因此，用於BL2之感測放大器不知道在BL1及BL3上之鄰近者記憶體單元是否處於狀態C。執行步驟902至910以指示鄰近者記憶體單元是否處於狀態C。在步驟902處，將連接至在步驟900中經感測處於狀態C的一記憶體單元的所有位元線全部充電至預定電壓。在一實例中，將具有處於狀態C的記憶體單元之位元線充電至0.5伏特。回看圖9，此可藉由將0.5伏特+(電晶體612之)Vth施加至電晶體612之閘極且雙態觸發RST信號低以導致INV=0來完成。藉由INV=1來設置其他感測放大器，且因此，將不對其位元線充電。在GRS=0之情況下，在位元線上不存在有效的下拉。當具有C資料之位元線充電時，歸因於位元線至位元線耦合，相鄰位元線將被耦合至彼等位元線。在一實施中，此耦合可為總的位元線電容之40%。對於具有兩個具有C資料之鄰近者之位元線，電容性耦合可為總的位元線電容之高達80%。舉例而言，若位元線具有一具有C資料之鄰近者，則其可被充電大致0.15伏特。若位元線具有兩個具有C資料之鄰近者，則其可被充電大致0.3伏特。

在步驟904中，識別此等具有兩個具有C資料之鄰近者的位元線。在一實施例中，藉由將BLC降低至0.2+(電晶體612之)Vth來完成步驟904。此將導致具有兩個C鄰近者之位元線使其電晶體612斷開，因為電晶體612之汲極側為V_dd 且源極側為0.3伏特。於是將不對SEN節點放電，感測放大器將鎖存LAT=1。具有一個C鄰近者或不具有C鄰近者之其他位元線將具有傳導之電晶體612。由於位元線具有比電容器Csa高得多的電容，故SEN節點將放電且感測放大器將鎖存LAT=0。將在適當的資料鎖存器394中儲存SEN節點經充電還是放電之結果(步驟906)。在步驟906後，重設感測放大器及位元線，且在步驟908中，類似於步驟902，接著再次對彼等連接至處於狀態C之記憶體單元的位元線充電。在步驟910中，藉由施加BLC=0.15伏特+(電晶體612之)Vth來感測彼等耦合至一或多個C鄰近者之位元線。系統感測彼等具有一或多個具有處於狀態C之記憶體單元之鄰近者的位元線。在步驟912中，將結果儲存於鎖存器394中之一者中。對於彼等儲存了在步驟904中兩個鄰近者處於狀態C及在步驟908中一或多個鄰近者處於狀態C之指示的位元線，假定彼位元線具有兩個或兩個以上處於狀態C之鄰近者。對於彼等在步驟906中未儲存兩個或兩個以上鄰近者處於狀態C之指示但儲存了在步驟910中一或多個鄰近者處於狀態C之指示的位元線，假定彼等位元線具有一個處於狀態C之鄰近者。

圖18為圖形地描繪在圖17之過程中所執行的操作中之一些操作之時序圖。該時序圖被分解成對應於步驟902、904及906之三個時間週期。在步驟902期間，可看出信號BLC被升高至0.5伏特加電晶體612之臨限電壓。對耦合至一連接至選定宇線且處於狀態C之記憶體單元的所有位元線進行此升高。彼等位元線經展示為升高至0.5伏特。接著將具有兩個C鄰近者之位元線耦合至兩個對應之鄰近者位元線，以使得該等位元線被升高至0.3伏特。不具有C鄰近者之位元線將保持在0伏特。在此時間框期間，信號GRS為低。將BLC接著降低至0伏特且隨後升高至0.2伏特加電晶體612之臨限電壓，在此時感測位元線(步驟904)。緊靠著兩個狀態C鄰近者之彼等位元線將不對SEN節點放電(參見線914)。不具有兩個狀態C鄰近者之彼等位元線將對SEN節點放電(參見線916)。在將資料鎖存於適當的位元線鎖存器382中之後，資料將被傳遞至資料鎖存器394。

圖19描述讀取過程之一實施例，其可包括提供對具有一或多個C鄰近者之記憶體單元的補償。圖19之過程提供圖15之步驟804及圖16之步驟862的一實施例之更多細節。另外，步驟940至950及964至972可用以實施圖16之步驟842。可對一包含一字線及所有位元線或位元線之一子集的資料頁執行圖19之過程。在圖19之步驟940中，將讀取參考電壓Vra施加至與該頁相關聯之適當字線。此導致將讀取參考電壓Vra施加至用於連接至彼宇線之記憶體單元的控制閘極。在步驟842中，感測與該頁相關聯之字線以基於向經定址之記憶體單元之控制閘極施加Vra來判定該等記憶體單元傳導還是不傳導。傳導之位元線指示記憶體單元接通；因此彼等記憶體單元之臨限電壓低於Vra(例如，處於狀態E)。在步驟944中，將對於位元線之感測的結果儲存於用於彼等位元線之適當鎖存器中。

在步驟946中，將讀取參考電壓Vrb施加至與正被讀取之頁相關聯的字線。在步驟948中，如上所述感測位元線。在步驟950中，將結果儲存於用於彼等連接至該頁中之不具有處於狀態C之鄰近者記憶體單元的記憶體單元之位元線之適當鎖存器中。

此實施例試圖校正緊靠著處於狀態C之記憶體單元的處於狀態A之資料。可能導致的錯誤為，該等記憶體單元將具有經增加而使得其在事實上處於狀態A時顯得處於狀態B之表觀臨限電壓。在步驟952中，將Vrb加第一偏移施加至與正被讀取之頁相關聯的字線。在線954中，如上所述感測位元線。在步驟956中，將結果儲存於用於彼等連接至該頁中之具有一個處於狀態C之相鄰記憶體單元的記憶體單元之位元線之適當鎖存器中。在步驟958中，將Vrb加第二偏移施加至與正被讀取之頁相關聯的字線。在步驟960中，如上所述感測位元線。在步驟962中，將結果儲存於用於彼等連接至該頁中之具有兩個處於狀態C之相鄰記憶體單元的記憶體單元之位元線之適當鎖存器中。

在步驟964中，將讀取參考電壓Vrc施加至與正被讀取之頁相關聯的字線。在步驟966中，如上所述感測位元線。在步驟968中，將結果儲存於用於所有位元線之適當鎖存器中。在步驟970中，判定該頁(或其他資料單位)中之每一記憶體單元的資料值。舉例而言，若一記憶體單元在Vra下傳導，則該記憶體單元處於狀態E。若該記憶體單元在Vrb(或Vrb加第一偏移，或Vrbt加第二偏移)及Vrc下傳導但在Vra下不傳導，則該記憶體單元處於狀態A。若該記憶體單元在Vrc下傳導但在Vra或Vrb(或Vrb加任一偏移)下不傳導，則該記憶體單元處於狀態B。若該記憶體單元在Vra、Vrb(或Vrb加任一偏移)或Vrc下不傳導，則該記憶體單元處於狀態C。在一實施例中，資料值由處理器392判定。在步驟972中，處理器392將在用於每一位元線之適當鎖存器中儲存所判定之資料值。在其他實施例中，感測各種位準(Vra、Vrb及Vrc)可以不同次序發生。

第一偏移及第二偏移之量視特定實施而定。本文中描述之本發明並不視第一偏移或第二偏移之任何特定值而定。在一實施例中，第一偏移為0.1伏特且第二偏移為0.2伏特；然而，亦可使用其他適當值。

代替在讀取過程期間校正在不同位元線上的相鄰記憶體單元之間的電容性耦合，亦可在程式化時執行補償。由於在程式化時系統將知道資料，故若彼記憶體單元具有其經指派以被程式化至狀態C的鄰近者中之一或多者，則系統可有意地藉由稍微較低的臨限電壓將記憶體單元程式化至狀態A。以此方式，在指派給狀態C之鄰近者已結束程式化之後將正確地讀取狀態A記憶體單元。

一種用於達成緊湊的臨限電壓分布而不會不合理地減慢程式化過程之解決方案為使用兩階段程式化過程。第一階段(粗略程式化階段)包括試圖以較快方式升高臨限電壓且相對較少地關注達成緊湊的臨限電壓分布。第二階段(精細程式化階段)試圖以較慢方式升高臨限電壓以便達到目標臨限電壓，同時達成較緊湊的臨限電壓分布。粗略/精細程式化方法之一實例可在美國專利6,888,758中找到，其全文以引用的方式併入本文中。

在粗略/精細程式化方法之一實例中，該過程使用兩個確認位準：目標確認位準(亦被稱為精細確認位準)及粗略確認位準。該過程將由執行程式化過程之粗略階段而開始。當記憶體單元之臨限電壓達到低於目標確認位準之粗略確認位準時，記憶體單元將藉由將位元線電壓升高至一大於0伏特且小於禁止電壓之值而進入精細程式化階段。在粗略階段期間，位元線電壓將為大致0伏特。為了禁止記憶體單元受到程式化，將位元線電壓升高至禁止電壓(例如，Vdd)。在精細程式化階段期間，歸因於位元線電壓自0伏特升高至中間值之影響，與粗略程式化階段相比，減慢了程式化。因此，在粗略程式化階段期間，每一程式步驟臨限電壓之改變很可能較小。記憶體單元將保持處於精細程式化階段中，直至記憶體單元之臨限電壓已達到目標臨限電壓。當記憶體單元之臨限電壓達到目標臨限電壓時，將位元線電壓升高至Vdd(或其他禁止電壓)以禁止對彼記憶體單元之進一步程式化。

所提議之用於程式化之方法將使用上述粗略/精細程式化過程，該方法包括校正在不同位元線上之相鄰記憶體單元之間的耦合；然而，將使用三個而非兩個確認位準。舉例而言，圖20展示對於狀態A之臨限電壓分布980。用於確認之目標電壓為Vva。以上論述之用於粗略/精細程式化之先前技術方法具有標記為Vca之粗略確認位準。所提議之方案包括添加第三確認位準Via來使用，如下文所論述。總而言之，在粗略程式化階段期間，將程式化記憶體單元，直至臨限電壓達到Vca。將在精細階段中程式化彼等由於正被程式化至狀態A且緊靠將被程式化至狀態C之記憶體單元而需要補償之記憶體單元，直至臨限電壓達到Via。在精細階段中將程式化其他記憶體單元，直至其臨限電壓達到Vva。因此，具有處於狀態C之鄰近者的處於狀態A之記憶體單元有可能具有較低臨限電壓，可能甚至低於目標臨限電壓分布980。因此，耦合將使彼等記憶體單元之臨限電壓升高至臨限電壓分布980中。

圖21提供臨限電壓對時間及位元線電壓對時間之曲線圖以指示不需要補償的記憶體單元(因為其鄰近者均不處於狀態C)之粗略/精細程式化之一實例。該等曲線圖假定在時間t1、t2、t3、t4及t5時將程式化脈衝施加至記憶體單元之控制閘極。在與t1、t2及t3相關聯之脈衝處，增加記憶體單元之臨限電壓。在時間t3時，記憶體單元之臨限電壓變得高於Vca。因此，粗略程式化階段結束，且精細程式化階段開始。因此使位元線電壓自0伏特升高至中間電壓V1(例如，一伏特)。中間電壓V1而不是0伏特之施加減慢了對彼位元線之程式化過程。在時間t5時，當記憶體單元之臨限電壓大於Vva時，位元線電壓將被升高至禁止電壓(例如，Vdd)。

圖22展示不需要補償的一記憶體單元(因為其鄰近者均不處於狀態C且此記憶體單元正被程式化至狀態A)之曲線圖。在時間t3時，記憶體單元之臨限電壓已經增加而達到Vca；因此，位元線電壓經升高至中間電壓V1。在時間t4時，記憶體單元之臨限電壓達到Via，Via大於Vca且小於Vva；因此，阻止記憶體單元由於將位元線電壓升高至Vdd而受到進一步的程式化。

注意，在其他實施例中，可使用除了V1之外的多個中間電壓。舉例而言，接收補償之記憶體單元可使用一中間位元線電壓，且不接收補償之記憶體單元可使用另一中間位元線電壓。在其他實施例中，不同位元線可使用不同中間電壓。

圖23為描述根據圖21及圖22之曲線圖進行程式化之過程的一實施例之流程圖。在步驟700中，由控制器發出"資料載入"且由控制電路接收"資料載入"。在步驟1002中，將指定頁位址之位址資料自控制器或主機輸入至解碼器314。在步驟1004中，將用於經定址之頁的程式資料頁(或其他資料單位)輸入至資料緩衝器以供程式化。將彼資料鎖存於適當之鎖存器集合中。在步驟1006中，由控制器向狀態機312發出"程式"命令。在步驟1008中，關於是否要補償耦合進行判定。舉例而言，控制器350、控制電路310、感測塊400或另一組件將判定在程式化過程期間一特定記憶體單元是否將需要接收補償，因為該特定記憶體單元正被程式化至狀態C且其鄰近者中之一或多者(或兩者或兩者以上)將被程式化至狀態C。由於在一實施例中控制器350及控制電路310知道所有程式資料，故系統將自動知道補償是否必要。在其他實施例中，用於每一位元線的資料鎖存器中之每一者將知道待程式化之資料。因此，感測模組400可執行圖17之步驟908、910及912以判定該等位元線中之任一者是否具有有資料要在狀態C中程式化的鄰近者。若如此，則標記具有此等鄰近者之彼等位元線以用於補償。在圖23之一實施例中，僅存在一個提供給具有一或多個處於狀態C之鄰近者的記憶體單元之補償值。在其他實施例中，視存在一個處於狀態C之鄰近者還是兩個處於狀態C之鄰近者而定，提供不同補償值。

在圖23之步驟1010中，將初始脈衝設定為其初始值，將程式計數器設定為其初始值，且將位元線電壓設定為其初始值。對於待程式化之記憶體單元，位元線電壓將被設定為0伏特。對於將不被程式化之記憶體單元，位元線電壓將被設定為Vdd。亦可將初始電壓之指示儲存於鎖存器中。在一些實施例中，在(下文所論述之)程式脈衝步驟1012期間可施加初始位元線值。

在步驟1012中，將程式脈衝施加至適當宇線。在步驟1014中，執行確認過程。若記憶體單元處於粗略程式化階段，則步驟1014之確認過程將用以判定記憶體單元之臨限電壓是否已達到粗略確認位準。若記憶體單元處於精細程式化階段，則將將記憶體單元之臨限電壓與彼等需要補償之記憶體單元的目標臨限電壓(例如，Vva)或中間確認位準(例如，Via)相比較。下文將提供步驟1014之更多細節。在步驟1016中，判定所有待程式化之記憶體單元之狀態是否使其全部已被確認。若其全部已被確認，則在步驟1018中報告成功的程式化過程。若其尚未全部被確認，則在步驟1020中對照程式極限值PC max檢查程式計數器PC。若程式計數器PC不小於PC max，則程式過程失敗，且在步驟1022中報告失敗之狀態。若程式計數器PC小於PC max，則在步驟1024中使程式電壓(Vpgm)量值步進，且使程式計數器PC遞增。在步驟1024之後，該過程循環回至步驟1012以施加下一Vpgm脈衝。

圖24為描述圖23之確認步驟1014之一實施例之流程圖。在步驟1060中，系統判定記憶體單元是處於粗略程式化階段還是精細程式化階段。注意，圖23之過程描述對於一群記憶體單元(例如，連接至一共同字線的一頁記憶體單元)執行的高位準過程。對於正被程式化的每一特定記憶體單元，個別地執行圖24之過程。在一實施例中，感測塊將具備一鎖存器，其用以儲存一特定記憶體單元是處於粗略程式化階段還是精細程式化階段中之一指示。若記憶體單元處於粗略程式化階段，則在步驟1062中將以粗略確認位準(例如，Vca)來執行確認過程。亦即，將使用感測放大器來判定記憶體單元之臨限電壓是否已達到適當的粗略確認位準。舉例而言，若記憶體單元正被程式化至狀態A，則如上所述，感測放大器將測試記憶體單元之臨限電壓是否已達到Vca。若臨限電壓已達到粗略確認位準(步驟1064)，則記憶體單元已完成粗略程式化階段。因此，在步驟1066處，將位元線電壓升高至中間電壓V1，以使得在下一程式化脈衝處記憶體單元將進入精細程式化階段。在步驟1066之後，過程將在(下文所論述之)步驟1080處繼續以判定臨限電壓是否亦超過精細確認位準(或中間確認位準是否適當)。若記憶體單元之臨限電壓尚未達到粗略確認位準，則在步驟1068中位元線電壓將保持為當前位準，以使得記憶體單元將繼續粗略程式化階段。

若在步驟1060中判定記憶體單元處於精細程式化階段，則在步驟1080中判定記憶體單元是否正被程式化至狀態A且需要對耦合之補償。若不需要，則在步驟1082中使用精細確認位準(例如，目標確認位準Vva、Vvb或 Vvc)來執行確認過程。若需要補償，則在步驟1090中使用中間確認位準Via來執行確認過程。若記憶體單元之臨限電壓高於適當確認位準(步驟1084)，則在步驟1088中阻止記憶體單元由於將位元線電壓升高至Vdd而受到進一步的程式化。若記憶體單元之臨限電壓不高於確認位準(步驟1084)，則在步驟1086中將位元線電壓維持於其當前位準，且精細程式化階段將繼續。

如上所述，在程式序列期間，可校正單元浮動閘極至浮動閘極耦合效應。在讀取操作期間亦可對其進行校正。以下論述描述一讀取序列，該讀取序列將位元線至位元線耦合效應作為修改因素併入至感測過程，以使得可根據鄰近者記憶體單元狀態來修改讀取。圖25及圖26闡釋用於讀取資料之過程之一實施例，其允許提供對經歷來自相鄰記憶體單元之耦合的特定記憶體單元之補償。在步驟1100中，讀取所有位元線以判定連接至彼等位元線且連接至選定字線之記憶體單元是否處於狀態C。此係藉由使用Vrc作為讀取比較點而執行讀取操作來執行的。彼等具有處於狀態C之記憶體單元的位元線將鎖存記憶體單元係處於狀態C之一指示。讀取操作展示於圖18中。在步驟1102中，將對彼等具有處於不同於狀態C之狀態的記憶體單元之位元線充電。在一實施例中，將彼等位元線充電至0.5伏特。在於步驟1102中對位元線充電之後，在步驟1104中將彼等連接至處於狀態C之記憶體單元的位元線充電至0.25伏特與0.4伏特之間。在步驟1104中對連接至處於狀態C之記憶體的位元線充電將會將在步驟1102中經充電之位元線充電至高於0.5伏特之電壓。舉例而言，圖26展示了位元線BLn，其表示彼等不具有處於狀態C之記憶體單元的位元線。曲線圖展示，在步驟1102期間將位元線充電至0.5伏特。位元線BLn+1連接至一處於狀態C之記憶體單元，且BLn+1為BLn之鄰近者。在步驟1104期間，將位元線BLn+1充電至一些大致0.4伏特。位元線BLn將接著耦合至高於0.5之電壓，如虛線1120所描繪。彼等並不緊靠在步驟1104中經充電之鄰近者的位元線將保持為0.5伏特，如線1122所描繪。在圖25之步驟1106中，將感測所有位元線(或位元線之一子集)。將感測到，具有C鄰近者之位元線具有較高位元線電壓。由於較高位元線電壓，位元線將傳導較多電流，其顯得臨限電壓較低。此將補償相鄰單元之間的耦合。具有C鄰近者之單元在其鄰近者經程式化之後耦合至比其原始程式位準高的浮動電壓。具有浮動閘極至浮動閘極耦合補償之此讀取將正確地讀回單元之原始程式位準。在沒有來自多個讀取操作之時間損失的情況下進行此讀取校正。一讀取操作獲得需要校正之記憶體單元及不需要校正之記憶體單元的結果。

在上文描述之一實施例中，在單元源極雜訊正被移除時，可存在若干感測選通。可在所有感測選通期間或在稍後感測選通期間應用上文關於圖25及圖26所描述之過程。舉例而言，在具有兩個選通之一實施例中，第一選通可不使用圖25及圖26之過程，而第二選通可使用圖25及圖26之過程。

以上描述描述了用於在程式化期間及讀取期間補償浮動閘極耦合之過程。在一些實施例中，可在程式化與讀取兩者期間執行補償。然而，在大多數實施例中，將在程式化期間或讀取期間而非在兩者期間執行補償。可基於記憶體系統之使用來進行是在讀取期間還是在程式化期間執行補償之決策。舉例而言，若記憶體系統將用於資料將被程式化極少次但將被讀取許多次之主機中，則可能較佳在程式化期間補償。或者，若主機將程式化許多次且讀取很少次，則較佳在讀取過程期間執行補償。

在一實施例中，記憶體系統可經製造成包括用於在讀取過程期間且在程式化過程期間執行補償之技術。在製造過程期間或製造過程之後的某一點，記憶體系統可經組態以使得其將僅在讀取過程期間或僅在程式化過程期間執行補償。

圖27提供描述用於組態一記憶體系統以使得其將在讀取過程期間或在程式化過程期間執行補償之過程之流程圖。在步驟1200中，記憶體系統經製造而具有在讀取期間執行補償且在程式化期間執行補償之能力。此可包括製造半導體晶圓。視情況，步驟1200亦可包括使用此項技術中已知之過程來封裝該晶圓。該封裝可具有或可不具有用以執行上文描述之組態的開關。用於添加此連接至在積體電路上之儲存元件的開關之技術係此項技術中已知的。在步驟1202中，基於所意欲的使用而設定係在步驟1200中製造的記憶體系統之部分的旗標(補償旗標)，以指示應在讀取期間執行補償還是應在程式化期間執行補償。可在製造過程期間、在製造過程之後、在測試過程期間或在使用裝置時設定旗標。在步驟1204中，在使用該裝置時，系統將檢查補償旗標。若補償旗標經設定成在讀取期間執行補償，則在步驟1206中記憶體系統將在讀取過程期間提供對耦合之補償。若補償旗標經設定用於程式化，則記憶體將在程式化過程期間提供對耦合之補償(步驟1208)。

可以許多不同方式在步驟1202中設定旗標。在製造或測試過程期間，可設定ROM熔絲以指示應在讀取期間還是應在程式化期間執行補償。在其他實施例中，可在製造過程期間或稍後實施及/或設定用於儲存旗標之指示的其他構件(例如，非揮發性陣列中之記憶體單元、正反器，或其他儲存裝置)。亦可在測試過程期間或在使用期間設定旗標。另外，用於積體電路之封裝可包括一可由使用者在將記憶卡插入至主機中之前設定之開關。

在一些實施例中，在將記憶體系統插入至主機中之後，可在步驟1202中設定補償旗標。圖28至圖31提供此組態之實例。在圖28之步驟1300中，將記憶體系統安裝於主機中。主機之實例可包括數位相機、音樂播放器、行動電話、掌上型計算裝置或其他計算裝置。為了實例目的，認為音樂播放器可比程式化頻繁得多地讀取。因此，音樂播放器可在程式化期間提供補償。另一方面，數位相機可能更頻繁地程式化，因此，其可更適合於在讀取過程期間提供補償操作。在圖28之步驟1302中，主機將通知控制器其偏好。亦即，主機將經預程式化而知道其可使用已知協定來告訴控制器何時其希望執行補償。在步驟1304中，控制器將自主機接收偏好，且基於自主機接收之彼偏好來設定補償旗標(其儲存於記憶體單元或其他儲存裝置中)。

圖29提供用於組態一記憶體系統之另一實施例之流程圖。在步驟1320中，將記憶體系統安裝於主機中。在步驟1332中，使用者可選擇偏好。在一實施例中，使用者將藉由移動機械開關或在主機之使用者介面中選擇偏好來選擇偏好。舉例而言，數位相機之使用者可選擇在讀取期間執行補償，且音樂播放裝置之使用者可選擇在程式化期間執行補償。在步驟1334中，主機通知控制器彼偏好。在步驟1336中，控制器基於自主機接收之偏好來設定補償旗標。

圖30提供描述用於組態一記憶體系統的過程之另一實施例之流程圖。在步驟1330中，將記憶體系統安裝於主機中。在步驟1332中，控制器請求主機對本身進行識別。舉例而言，主機可指示其為數位相機、音樂播放器、PDA、手機等。在步驟1334中，控制器將接收彼資訊且存取主機資訊表。該表將針對每一型號或類型之裝置識別如何設定補償旗標。基於彼表及來自主機的所接收資訊，控制器將選擇組態(例如，選擇是在讀取期間還是程式化期間執行補償)。在步驟1336中，控制器將因此基於在步驟1334中所判定之組態來設定旗標。

圖31為描述用於組態一記憶體系統的過程之另一實施例之流程圖。在步驟1360中，記憶體系統將被安裝於主機中。步驟1362，主機將使多個檔案儲存於記憶體系統中。在預定時間量之後，在已將預定量的檔案儲存於記憶體系統中之後或在來自主機或使用者之命令後，在步驟1364中控制器將判定儲存於記憶體系統上的最有代表性之檔案類型。舉例而言，若儲存了十個檔案且其中八個為音樂檔案，則控制器將判定最有代表性之檔案為音樂檔案。在步驟1366處，控制器將基於代表性檔案類型來判定組態。舉例而言，可將一表儲存於記憶體系統中，其列出檔案類型，且將對於每一檔案類型儲存用於補償旗標之值。旗標之值可指示是在程式化期間還是讀取期間執行補償。在步驟1368中，控制器將基於在步驟1366中判定之組態來設定補償旗標。

在程式化期間對歸因於在相鄰單元中的電荷之擾動的補償單元至單元之浮動閘極耦合("Yupin效應")

如較早先所描述，經程式化至一記憶體單元之電荷儲存元件中的電荷產生一電場，該電場擾動相鄰記憶體單元之電場。此將影響基本上為具有電荷儲存元件之場效電晶體的相鄰記憶體單元之特性。詳言之，當被感測之記憶體單元將顯得具有比當其受到較少擾動時高的臨限值位準(或更多地經程式化)時。

一般而言，若歸因於相鄰單元隨後經程式化有不同電荷而在第一場環境下對一記憶體單元程式化確認且稍後在一不同場環境下對其再次讀取，則歸因於在被稱為"Yupin效應"之情況下在相鄰浮動閘極之間的耦合，讀取準確性可受到影響。在半導體記憶體中甚至更高整合之情況下，隨著蜂巢間間隔縮小，在記憶體單元之間歸因於所儲存電荷之電場之擾動(Yupin效應)變得愈來愈值得重視。

在讀取期間對於BL-BL及WL-WL Yupin效應之校正

如較早先章節中所描述，一方式為在讀取操作期間補償BL-BL Yupin效應。其為前瞻("LA")技術，其中首先記錄在相鄰位元線上的單元之經程式化狀態且在讀取當前位元線上之當前單元時使用該等經程式化狀態來進行適當的補償。為了讀取相鄰單元之資料，在當前單元之位元線處執行額外感測。基於在相鄰位元線上的偵測到之資料，在感測當前單元時，使用適當量之補償。

在讀取期間對WL-WL Yupin效應之校正基本上已被稱為前瞻("LA")讀取。LA讀取方案已揭示於美國專利第7,196,928號及2006年10月公開的名為"Read Operations for Non-Volatile Storage that Includes Compensation for Coupling"之美國專利申請公開案第US-2006-0221714-A1號中，其全部揭示內容以引用的方式併入本文中。藉由LA校正進行之讀取基本上檢查經程式化至一鄰近宇線上的單元中之記憶體狀態，且校正其對正在當前宇線上被讀取的記憶體單元所具有的任何擾動效應。若頁已經根據上文描述之較佳程式化方案而程式化，則該鄰近宇線將為來自緊靠當前宇線之上的字線。LA校正方案將需要在當前頁之前讀取在該鄰近宇線上之資料。

一替代方案，直接LA方案("DLA")揭示於2006年3月17日申請的名為"System for Performing Read Operations on Non-Volatile Storage with Compensation for Coupling"之美國專利申請案第11/377,972號中，其全部揭示內容以引用的方式併入本文中。DLA方案亦藉由考量在下一字線上的鄰近單元之經程式化狀態而對當前字線中之單元之讀取進行校正。替代在讀取期間僅對當前字線偏壓，藉由以所得浮動閘極耦合抵銷WL-WL Yupin效應錯誤之方式對鄰近字線偏壓來實現校正。

雖然可在讀取期間校正Yupin效應，但當記憶體每單元支援愈來愈多的記憶體狀態時，操作變得日益繁重。在2位元或4狀態記憶體中，將已存在至少3個用以判定在當前字線上的頁之經程式化狀態的讀取。若在下一字線上之資料用以進行補償，則亦必須讀取在下一字線上之頁。因此，讀取當前宇線上的當前頁將亦需要讀取下一字線上之下一頁。

在程式化期間對Yupin效應之校正

在許多方面，較佳地在程式化期間校正Yupin效應，雖然其係以降低程式化效能為代價。許多記憶體裝置係以資料一旦被程式化其隨後便被讀取許多次而極少更新或不更新之方式來使用的。因此，藉由將校正負擔傳遞至程式化側，使裝置之整體效能最佳化。

Yupin效應更強地影響鄰近單元，鄰近單元可在沿著一記憶體陣列之一列的位元線上(BL-BL Yupin效應)及在沿著一記憶體陣列之一行的字線上(WL-WL Yupin效應)。藉由在已程式化相鄰單元之後使在程式化確認時間與讀取時間之間對於一單元之場環境之不對稱性最小化，可減輕此效應。

存在用以在程式化期間減小Yupin效應之若干方式。一方式為執行多遍程式化，其中以一個以上的遍來完成對於沿著一字線之一頁記憶體單元的程式化。通常，執行至少兩個程式化遍。第一遍使用對應之確認位準來程式化該頁中接近其各別目標狀態之所有單元，該等確認位準經偏移而低於對於目標狀態通常應為的值。後續遍使用無此偏移之正常確認位準來完成程式化。對一單元之Yupin效應僅由在該單元之程式化之後鄰近者之改變(亦即，程式化)促成。當在浮動閘極之間的最小電荷改變的情況下執行後續遍時，在程式化確認與後續讀取操作之間將存在場環境之最小不對稱性。因此，在2遍程式化技術中，使Yupin效應最小化。此技術可使BL-BL Yupin效應最小化。如稍後將描述，當逐個字線地進行程式化時，若以特定序列來執行兩個遍，則其亦可減小WL-WL Yupin效應。

以上至少2遍程式化之一缺點為，在資料處於適當位置之前，每一程式化需要至少兩個遍。換言之，直至完成最後一遍，資料才是有效的且因此有用。

一替代性多遍程式化方案為，採用多位元編碼，以使得每一遍逐漸地程式化一額外位元，直至所有位元均處於適當位置。以此方式，每一遍程式化多位元資料之至少一位元且可儲存有用資料，而不必在經程式化至單元中的多位元資料變得有效之前完成所有遍。為了減小BL-BL Yupin效應，使用避免了在每一遍二進位程式化之間大的電荷改變之編碼。具有此等特性之較佳編碼由較早先結合圖14所描述之"LM"編碼給出。LM編碼雖然有效率地允許每一遍儲存一資料位元，但僅將Yupin效應減小約50%。

視相鄰單元的目標記憶體狀態及預定狀態兩者而定之確認位準

根據本發明之一般態樣，藉由相應地調整確認位準而在將一單元程式化至給定目標狀態期間補償歸因於相鄰記憶體單元上之電荷的擾動，以使得雖然有隨後經程式化至相鄰記憶體單元中的擾動電荷，仍將自該單元讀取正確的目標狀態。

此係藉由預判定相鄰記憶體單元之記憶體狀態且調整作為正被程式化之記憶體單元之目標狀態及該等相鄰記憶體單元之記憶體狀態的函數之確認位準來完成的。該方案亦具有將以單遍來完成程式化之優點。

圖32為說明在使用資料相關確認位準進行程式化期間補償Yupin效應之方法之流程圖。其基本上為使用資料相關確認位準的一遍程式化方案。

步驟1400：並行地將一量之程式化電壓施加至一群記憶體單元以增加受到程式化的每一記憶體單元之臨限電壓。

步驟1410：藉由判定正相對於一預定確認位準被確認之記憶體單元之臨限電壓，相對於一給定目標狀態而確認該群記憶體單元之經程式化狀態，該預定確認位準為該給定目標狀態及與正被確認的記憶體單元相鄰之記憶體單元的目標狀態之函數。

步驟1420：禁止進一步程式化該群中之已經確認的記憶體單元。

步驟1430：是否已確認待程式化至該給定目標狀態的所有記憶體單元？若如此，則繼續進行至步驟1440；否則，繼續進行至步驟1400。

步驟1440：對於待程式化至該給定目標狀態的彼等記憶體單元進行程式化。

圖33說明適合於說明本發明的一記憶體陣列之一部分。舉例而言，正並行地程式化由一字線WLn連接的一頁記憶體單元。對該頁中的單元中之任一者(諸如，記憶體單元1460)之Yupin效應主要係由鄰近於正被程式化的記憶體單元1460之相鄰單元之後續程式化促成。詳言之，沿著宇線WLn，左側鄰近者為單元1472，且右側鄰近者為單元1474。類似地，程式化單元1460經由位元線BL2耦合至感測放大器(未圖示)。沿著位元線BL2，在宇線WLn-1上的在程式化單元1460下之鄰近者為單元1482，且在上方的WLn+1字線上之鄰近者為單元1484。

記憶體單元1460之鄰近者可處於可能的記憶體狀態中之任一者，每一記憶體狀態在其電荷儲存元件中具有不同的電荷量，且因此確定不同的擾動量。在四個鄰近鄰近者之情況下，擾動之範圍係由在此等鄰近者中的可能的記憶體狀態之擾動給定。一般而言，唯有的相關鄰近者為在記憶體單元1460已完成程式化之後將被程式化之單元。實務上，較佳地將記憶體單元1460所經歷的擾動量及因此補償位準之數目量化成可管理之數目。舉例而言，補償位準之數目可由一個位元編碼，其中"0"可表示無補償且"1"可表示預定補償位準。在另一實施例中，可使用兩個位元來表示高達四個可能的補償位準。

施加至當前宇線WLn的預定偏移確認位準

在一實施例中，藉由將預定偏移確認電壓位準施加至與待程式化確認之記憶體單元相關聯的宇線進行感測來執行確認。舉例而言，參看圖33，若記憶體單元1460正被程式化確認，則將預定確認電壓位準施加至WLn。

圖34說明在程式化期間調整WLn上之確認位準以補償對相鄰電荷的擾動。實例展示由一個位元編碼之兩個可能的補償位準。當鄰近者較少地經程式化時，其中全部擾動低於預定臨限值，不使用補償。因此，在確認感測期間施加至WLn宇線的確認電壓位準與正常V(目標狀態)相同，其適合於將諸如單元1460之單元程式化至目標狀態(補償碼"1")。另一方面，當鄰近者處於經較多程式化的狀態時，其中全部擾動高於預定臨限值，藉由將正常確認位準偏移低一預定偏移電壓ΔV，亦即，將V-ΔV之電壓施加至WLn(補償碼"0")，來實現補償。偏移ΔV為由ΔV(相鄰狀態)表示的相鄰狀態之函數。圖34中之實例係關於NAND記憶體，其中WLn為NAND鏈(見圖2)中之選定字線，且其餘未選定字線將具有在確認操作期間施加至其的電壓Vpass。WLn-1及WLn+1經展示為鄰近WLn的未選定字線中之兩者。

一般而言，偏移係來自鄰近者的擾動的量之函數，其視將要程式化至的目標狀態而定。存在愈多的經程式化狀態，則將存在愈多的電荷及擾動。可藉由在工廠對記憶體晶片初始測試且使其合格來預判定偏移。

雖然圖32中之實例展示1位元補償方案，但諸如2位元補償方案之更為改進之方案係可能的。在2位元情況下，將存在可施加至WLn的四個可能之電壓位準，即，V、(V-ΔV1)、(V-ΔV2)及(V-ΔV3)。

圖35為說明圖32中所示的確認步驟之一實施例之流程圖，其中一遍資料相關確認位準僅施加至當前字線。確認步驟1410包括：步驟1412：藉由判定相對於一預定確認位準的正被確認之記憶體單元之臨限電壓，確認相對於一給定目標狀態的該群記憶體單元之經程式化狀態，該預定確認位準為該給定目標狀態及與正被確認的記憶體單元相鄰之記憶體單元的目標狀態之函數；及

若待程式化之記憶體單元為NAND鏈(見圖2)之部分，則該預定確認位準將被施加至與正被程式化的記憶體單元相關聯之宇線。該鏈中之所有其他記憶體單元將具有施加至其相關聯的字線之通過電壓Vpass以便將其接通。

在1位元補償方案的情況下，對於一給定目標狀態，需要在該頁上執行兩次在程式化期間之確認，因為該頁之所有單元之控制閘極共用同一字線WLn。對於在該頁中彼等其鄰近者不需要補償的單元，將正常確認電壓位準V施加至WLn。對於彼等需要補償之單元，將偏移確認電壓位準V-ΔV施加至WLn。

應理解，在其他實施例中，設想了更多的補償位準。不同的位準將由一個以上位元編碼，且將必須對具有不同補償位準之該頁的不同子集執行確認操作。一旦判定了用於受到程式化的單元之補償位準，則將其鎖存於該單元之同一行或感測電路中以供在確認操作期間使用。如較早先所描述，彼等不能確認之單元將經受由下一程式化脈衝進行之進一步的程式化，然而，將程式禁止已經確認之單元受到進一步的程式化。

藉由在程式化期間調整作為該目標狀態及相鄰記憶體單元之該等預定記憶體狀態的函數之確認位準，基本上在一程式化遍中補償歸因於在相鄰單元上的現有或預期電荷之Yupin效應。不需要在第一遍中將所有單元程式化成接近於其目標狀態，且較佳地在已程式化相鄰單元之後接著在另一遍中完成程式化。實務上，程式化可較佳地使用一個以上階段(例如，粗略/精細階段)以增加效能，但不需要在完全不同的時間執行兩個單獨的遍以便減輕Yupin效應。單遍程式化將允許最大的程式化效能及逐個宇線較簡單的程式化序列。

在較低偏移確認位準下操作之問題

在單遍或多遍程式化方案中之任一情況下，需要在該等遍中之至少一者中將確認位準偏移低。在使用過低之確認位準的情況下，可能出現問題。

一般而言，歸因於來自一單元之鄰近者之Yupin效應而對該單元的擾動具有升高該單元之表觀臨限值位準之效應。換言之，單元顯得比在無Yupin效應的情況下更多地經程式化。因此，當考量Yupin效應時，確認位準需要比正常低。對於兩遍程式化方案尤其如此。第一遍將完全受到Yupin效應之影響，而第二完成遍將在來自Yupin效應之較小影響的情況下進行確認。因此，將需要將第一遍確認位準偏移得比正常低以避免歸因於最差情況的Yupin效應之"過度程式化"且確保臨限值位準之群體在記憶體單元之間的緊湊分布。然而，如自以下闡釋可看出，偏移可與1V或1V以上那樣低。可此在感測期間造成操作困難或限制記憶體單元可支援的記憶體狀態之數目。

圖36A說明支援在四個不同叢集中分布於一臨限窗中之四個記憶體狀態的記憶體單元之典型群體之一實例。每一叢集表示具有四個記憶體狀態中之一者的群體記憶體單元。該實例展示了在-2.5V至4V之範圍中的臨限窗。一般而言，臨限窗之下限係由感測放大器在負電壓下感測之能力判定。另一方面，臨限窗之上限係由高電壓電晶體崩潰電壓及浮動閘極在保留大量電荷方面之惡化的限制判定。

圖36B說明經高度程式化之相鄰單元對當前正被感測的一單元之經程式化之臨限值位準之效應。此為增加當前單元之所察覺臨限值位準的Yupin效應。舉例而言，經高度程式化之鄰近者將具有大量經程式化至其電荷儲存元件(例如，浮動閘極)中之電荷，且相鄰電荷之效應將耦合至正被感測的當前單元之浮動閘極。每一鄰近者可將當前單元之所察覺臨限值位準升高多達350mV。若該單元受到所有四個其緊靠著的鄰近者(左、右、上及下)之擾動，則其可將所察覺臨限值位準升高超過1V。因此，視其鄰近者之經程式化狀態而定，每一單元可使其表觀臨限值位準在零至一些最大伏特之範圍中偏移。對每一叢發之淨效應為，使其末端朝向較高電壓展開。

圖37A說明對正被感測的當前單元之來自不同鄰近者的Yupin效應之作用。實例展示正被感測之當前單元係來自處於狀態"A"之記憶體單元之一群體。群體1502表示未經受任何相鄰擾動之記憶體單元。當該群體中之一些單元受到其在稍後經程式化至最為程式化狀態之鄰近位元線上的兩個鄰近者之擾動(BL-BL Yupin效應)時，將1502之末端修改至1504。類似地，當該群體中之一些單元亦受到其在稍後經程式化至最為程式化狀態之下一字線(WLn+1)上的鄰近者之擾動(WL-WLYupin效應)時，將1504之末端進一步修改至1506。因此，可看出，BL-BL與WL-WL Yupin效應兩者之組合可使一單元顯得具有較高臨限電壓位準。舉例而言，最差情況BL-BL效應可使臨限電壓偏移250mV，且來自一個鄰近者的最差情況WL-WL效應可使臨限電壓偏移350mV，且若來自兩種情況，則可使臨限電壓偏移700mV。該組合於是可總共達600mV至約1V。

如較早先所描述，為了不歸因於經受Yupin效應的記憶體單元之表觀臨限值位準之上升而"過度程式化"，用於多遍程式化之第一遍之確認位準被設定為低了一偏移1512，其大體上包含最差情況Yupin效應。因此，對於第一程式化遍，為了避免當前單元之可能的"過度程式化"(由歸因於經高度程式化之相鄰單元的所察覺之提高的臨限值位準表明)，用於第一遍之確認位準可能必須被偏移低了多達1V。

圖37B說明用於多遍程式化之第一遍的確認位準之偏移以減小Yupin效應。舉例而言，若存在兩個遍且最後一遍分別將正常確認位準V2a、V2b及V2c用於狀態"A"、"B"及"C"，則可將用於程式化至此等目標狀態中之每一者之對應的第一遍確認位準V1a、V1b及V1c偏移低了預定量。舉例而言，將V1a自V2a偏移低了預定量1512(亦見圖37A)。

多遍程式化方案中的第一遍確認位準之偏移及(在較小程度上)用以補償單遍程式化方案中之Yupin效應之較低確認位準，對於經擦除狀態"E"提出問題。通常，為了使臨限窗之範圍最大化以便適合儘可能多的不同狀態，將經擦除狀態置於臨限窗之下端之極限處。如較早先所闡釋，此極限由感測放大器在負電壓下進行感測之能力控制。舉例而言，下限可為如所展示的-2.5V。實務上，較佳地具有經擦除之單元之經良好定義且緊湊控制之分布。其通常係藉由在擦除之後進行軟程式化以形成較緊湊的分布來完成。軟程式化將需要相對於擦除狀態之預定位準進行的程式化確認。然而，在偏移第一遍確認位準之要求下，偏移1510可具有一偏移超出臨限窗之下限的確認位準。雖然有可能朝向為正且值較大的端偏移所有叢集以保持偏移處於界限內，但其將減小臨限窗之有用範圍。

藉由對鄰近字線偏壓的確認位準之虛擬偏移

根據本發明之另一態樣，實際上藉由相應地對鄰近宇線偏壓來實現確認位準之調整，以使得在藉由經調整之確認位準予以程式化確認時，雖然有隨後經程式化至相鄰記憶體單元內之擾動電荷，仍將自單元讀取正確的目標狀態。此具有避免對正被程式化的單元之確認位準使用真實偏移之優點，從而避免在確認最低記憶體狀態時可能使確認位準偏移得太低以致需要負電壓感測之問題。

如較早先結合圖36A及圖36B所描述，使用偏移得較低的確認位準為不良的。本發明之此態樣藉由用鄰近字線WLn+1之適當偏壓來達成相同的效應而避免了使用比正常低的確認位準之問題。

圖38展示根據較佳實施例之在一受到確認之字線上之正常確認位準與一鄰近字線之偏壓的組合以實現至正常確認位準之虛擬偏移。實例展示了由施加至NAND記憶體之一個位元編碼之兩個可能的補償位準。詳言之，WLn為NAND鏈(見圖2)中之選定字線，且其餘未選定字線將具有在確認操作期間施加至其的電壓Vpass。

當鄰近者較少地經程式化時，其中全部擾動低於預定臨限值，不使用補償(補償碼"1")。因此，在確認感測期間施加至WLn字線的確認電壓位準與正常V(目標狀態)相同，其適合於將諸如單元1460之單元程式化至目標狀態(補償碼"1")。同時，鏈中之其餘未選定字線將具有在確認操作期間施加至其之電壓Vpass。作為鄰近WLn的未選定字線中之兩者展示了WLn-1及WLn+1。詳言之，將兩個電壓中之一者V0=Vpass施加至WLn+1。

另一方面，當鄰近者處於較多地經程式化狀態時，其中全部擾動高於預定臨限值，需要補償(補償碼"0")。在此情況下，小於V0之V1被施加至WLn+1。V1經預判定以使得其具有與圖34中所示之對於補償碼"0"之組態實際上類似之效應。然而，並不將正常確認位準偏移得較低及將其施加至WLn(補償碼"0")。等效方案為施加V1，其係Wn+1上之經偏移較低的Vpass。

因此，在1位元補償的情況下，字線電壓組態類似於正常確認操作，其中當不需要補償時，將V0=Vpass施加至下一字線WLn+1，且其中當需要補償時將V1施加至下一字線。可將電壓V1看作Vpass-ΔV'，其中AV'為在圖34中所示之用以在WLn處產生對正常確認位準之虛擬偏移之效應的額外偏壓。較佳地，將鄰近字線上之電壓自在有補償的情況下確認彼等單元期間的較低電壓V1升高至在無補償的情況下確認其他單元期間的較高電壓V0。

圖39為說明圖32中所示的確認步驟之另一較佳實施例之流程圖，其中將一遍資料相關確認位準施加於當前宇線及鄰近宇線兩者上。在鄰近字線(例如，WLn+1)上對偏壓之額外施加具有實際上偏移施加至當前字線(例如，WLn)之確認電壓位準之效應。此避免了與較早先描述的確認電壓之降低相關聯的缺點。實際上，虛擬偏移之效應模仿了WL-WL耦合效應之機制，且因此在調節WL-WL耦合效應的過程中更準確。

步驟1530：提供一具有可由字線及位元線存取之記憶體單元陣列之非揮發性記憶體。

步驟1540：指定一群記憶體單元被並行地程式化至一給定目標狀態。

步驟1550：並行地將一量之程式化波形電壓施加至該群記憶體單元以增加受到程式化的每一記憶體單元之臨限電壓。

步驟1560：將一預定確認電壓位準施加至一存取該群記憶體單元之宇線，該預定確認電壓位準為該給定目標狀態之第一函數。

步驟1562：將一預定偏壓位準施加至一鄰近宇線，該預定偏壓位準為鄰近於正被確認的記憶體單元之記憶體單元的目標狀態之第二函數。

步驟1568：感測以確認受到程式化的該群記憶體單元。

步驟1570：禁止進一步程式化該群中已得以確認已經程式化至該給定目標狀態之記憶體單元。

步驟1580：是否已確認待程式化至該給定目標狀態的所有記憶體單元？若如此，則繼續進行至步驟1590；否則，繼續進行至步驟1540。

步驟1590：對於待程式化至該給定目標狀態的彼等記憶體單元進行程式化。

用以將WL-WL Yupin效應減半的較佳程式化方案

對於擾動係在鄰近字線上的記憶體單元之間的WL-WL Yupin效應，在使用較佳程式化方案程式化期間，減輕了此效應。此將有效地將擾動減半。亦可在較早先描述的程式化或讀取操作期間使用各種補償方案中之一者或其組合來校正剩餘一半。

美國專利第6,781,877號揭示一種程式化方案，其中藉由以最佳次序來程式化記憶體陣列中之頁，亦減小了WL-WL Yupin效應。

較佳的程式化方案將使與宇線相關聯之頁以最佳序列得以程式化。舉例而言，在每一實體頁保存一頁二進位資料之二進位記憶體的情況下，較佳地沿著一致方向(諸如，自底部至頂部)依序程式化該等頁。以此方式，當一特定頁正被程式化時，在其下側之頁已得以程式化。不管其可能對當前頁具有哪種擾動效應，均考量了該等擾動效應，因為當前頁係在考量此等擾動的情況下經程式驗證的。基本上，程式化該頁之序列應允許正被程式化之當前頁在其已被程式化之後經歷在其環境周圍之最小改變。因此，每一經程式化之頁僅受到在其上側之頁的擾動，且藉由此程式化序列將WL-WL Yupin效應有效地減半。

在記憶體單元之每一實體頁為多狀態的且所得多個邏輯資料頁係在不同遍中被程式化的記憶體之情況下，序列並不太直接。舉例而言，在編碼4個記憶體狀態之2位元記憶體中，可將與一字線相關聯之每一實體頁看作來自每一單元的2位元資料之單頁或者兩個單獨的邏輯頁，1位元資料之下位元及上位元各自來自每一單元。因此可程式化該實體頁，其中每一單元被直接程式化至其在對應於2位元碼之4個狀態中的目標狀態。或者，兩個位元中之每一者可單獨地被程式化，第一位元係藉由下位元頁，且接著後一位元係藉由上位元頁。當要單獨地程式化每一實體頁之邏輯頁時，經修改的最佳序列係可能的。

圖40說明記憶體的一實例，其具有2位元記憶體單元且其頁係以最佳序列得以程式化以便使在鄰近宇線上之記憶體單元之間的Yupin效應最小化。為了方便起見，標記係使得實體頁P0、P1、P2……分別駐留於字線W0、W1、W2……上。對於2位元記憶體，每一實體頁具有與其相關聯之兩個邏輯頁，即，下位元邏輯頁及上位元邏輯頁，其各自具有二進位資料。一般而言，一特定邏輯頁係由LP(Wordline.logical_page)給出。舉例而言，在W0上之P0的下位元頁及上位元頁分別被標註為LP(0.0)及LP(0.1)，且在W2上之對應之下位元頁及上位元頁將為LP(2.0)及LP(2.1)。

基本上，邏輯頁之程式化將遵循序列n，以使得正被程式化之當前頁在其已被程式化之後將經歷在其環境周圍之最小改變。在此情況下，在自底部至頂部的一個一致方向上再次漸增地移動將幫助消除來自一側之擾動。此外，因為每一實體層可具有兩個程式化遍，所以隨著程式化提昇實體頁時，較佳將在當前上位元頁之鄰近下位元頁已被程式化之後對其程式化以使得在程式化當前上位元頁時考量該等鄰近下位元頁之擾動效應。因此，若程式化自LP(0.0)開始，則該序列將由頁程式化次序0、1、2、……n……做上標記，其將產生：LP(0.0)、LP(1.0)、LP(0.1)、LP(2.0)、LP(1.1)、LP(3.0)、LP(2.1)……。

用於藉由資料相關確認位準進行程式化的相鄰狀態之判定

如較早先結合圖24所描述，在程式化確認期間對BL-BLYupin效應之較佳補償方案為，根據相鄰狀態之經程式化狀態來調整程式化確認位準。為了將相鄰狀態傳達至正被程式化的單元之行或位元線，視每一鄰近者之經程式化狀態而將每一鄰近者之位元線設定為一預定電壓。在於正被程式化的單元之位元線處所執行之額外感測中偵測到此預定電壓，且接收使用此預定電壓來偏移程式化確認位準。

在於程式化期間對WL-WL Yupin效應之補償之情況下，必須獲取用於相鄰字線之經程式化狀態或資料且使其可用於受到確認的單元之確認或感測電路，以便相應地偏移程式化確認位準。

若以較佳次序執行程式化，例如，自記憶體陣列中之底部字線開始執行，則相對於當前正被程式化之一字線，先前字線將已被程式化。來自先前字線之資料頁可僅被讀取且鎖存至對應之行鎖存器中。然而，若遵守結合圖40所描述之較佳程式化次序，則已注意到來自先前字線之Yupin效應，且不需要獲得其資料來判斷補償。

關於還要程式化之下一字線中之資料，有許多要獲取其的可能性。

圖41說明與圖5中所示的記憶體裝置通信之主機。該記憶體裝置包括記憶體晶片298及控制器610。記憶體晶片298包括記憶體陣列300及諸如感測放大器、資料鎖存器394、I/O電路及晶片上控制電路310之周邊電路。晶片上控制電路310控制記憶體晶片之操作。在許多實施中，主機10經由控制器350與記憶體晶片298通信並互動。

控制器350與記憶體晶片合作且控制並管理較高層級的記憶體操作。舉例而言，在主機寫入中，主機10請求將資料逐頁地寫入至記憶體陣列300。接著將每一資料頁發送至控制器350，控制器350又將其儲存於資料鎖存器394中以被程式化至記憶體陣列中。在一實施中，至少兩個資料頁由控制器350接收且在控制器RAM 352中得以緩衝。當第一頁被鎖存於資料鎖存器394中以被程式化至字線WLn中之當前頁內時，評估意欲用於程式化至宇線WLn+1中之下一頁中的下一資料頁，且亦將彼等對應於經高度程式化狀態之資料頁作為經編碼之補償位準而鎖存至對應之資料鎖存器中。在較佳實施中，與每一行相關聯之邏輯及處理器將與狀態機合作以藉由本發明之各種確認方案來執行程式化操作。

圖42說明用於獲得下一字線之資料頁之另一技術。非揮發性記憶體陣列300之一部分被劃分成常規部分302及緩衝器部分304。記憶體陣列之常規部分302通常儲存多位元資料。另一方面，緩衝器部分302中之記憶體單元經較佳地組態以儲存二進位資料。以此方式，可以相對較高的速度將二進位資料程式化至緩衝器部分，且亦不需要校正Yupin效應。較佳地，當將資料首先寫入至記憶體時，將其首先寫入至緩衝器部分304。稍後，在適宜的時間，可將來自緩衝器部分302之資料複製至常規部分302。因為當正在程式化當前頁時，可易於自緩衝器部分304讀取待程式化至常規部分302的資料，所以下一頁之資料亦可用於考量在程式化確認期間之補償。

對於經擦除記憶體狀態，補償歸因於相鄰單元中之電荷的擾動

如較早先所描述，當正以明確的字線次序(例如，自底部至頂部)來程式化資料頁時，下部鄰近字線WLn-1接著將在當前字線WLn之前被程式化且因此對當前字線之單元將不具有Yupin效應。因此，當調整確認位準時，不需要考量先前經程式化之字線WLn-1。

然而，對於保持處於經擦除狀態之彼等記憶體單元，即使是WLn-1上之經程式化之單元亦將對WLn上之經擦除之單元具有Yupin效應。換言之，在頂部Wn+1及底部Wn-1上的鄰近鄰近者兩者皆將擾動Wn上之單元。此係因為，若該等單元始終保持處於經擦除狀態，則任何得以程式化之鄰近鄰近者均將在該單元到達彼狀態之後。因此，兩者皆促成單元在被擦除以來其場環境的改變。

記憶體通常使其單元被擦除，以使得該等單元之臨限值位準減小至在臨限窗之遠下端處之範圍。在較佳實施例中，使用軟程式化操作來將較深度擦除之單元程式化至低於預定分界臨限值位準之較狹窄範圍內。相對於預定分界臨限值位準，軟程式化與確認交替。以此方式，軟程式化及確認幫助使經擦除之單元的分布變緊至恰好低於預定分界臨限值位準之預定範圍。

圖43說明具有處於經擦除狀態之單元之群體之記憶體及該等單元可如何受到Yupin效應的影響。在藉由將預定確認位準V_E 施加於單元之字線上而相對於預定分界臨限值位準1610將經擦除之單元軟程式化確認之後，變緊湊的經擦除之群體由實線分布1602表示。如上文所論述，在WLn-1處的頁之程式化將引起WL-WL Yupin效應，其導致分布1602之右尾部朝向如延長的尾部1604中之較高位準展開。類似地，在WLn處的頁之程式化將引起BL-BL Yupin效應，其導致分布1604之右尾部進一步朝向如延長的尾部1606中之較高位準展開。最後，程式化在WLn+1上的頁之效應將進一步將右尾部自1606向延長的尾部1608展開。

自圖43顯而易見，歸因於稍後經程式化的鄰近者，一些經擦除之單元可能變得受擾動的程度如此之大以致於使其臨限值位準偏移至經程式化狀態區域。

根據本發明之另一態樣，經擦除之記憶體單元較佳地在其已經擦除後"經軟程式化"。"經軟程式化"係指相對於用於在經擦除狀態與經程式化狀態之間分界的預定臨限值而將經擦除之單元程式化至預定臨限值位準範圍。此係藉由相對於預定臨限值將經擦除之單元交替地程式化與確認來完成的。藉由相應地調整確認位準而在軟程式化期間補償歸因於在相鄰記憶體單元上之電荷的擾動，以使得雖然有隨後經程式化至相鄰記憶體單元內的擾動電荷，仍將自單元讀取正確的經擦除狀態。

此係藉由預判定相鄰記憶體單元(包括在正被程式化的單元之字線之兩側的鄰近宇線上之記憶體單元)的記憶體狀態且藉由用一偏移減小該分界位準來調整確認位準而完成的，該偏移為相鄰記憶體單元之記憶體狀態之函數。

圖44說明在藉由經調整以校正來自所有鄰近鄰近者的擾動之確認位準進行軟程式化之後經擦除之單元的分布之效應。在此情況下，作為在鄰近宇線WLn-1及WLn+1兩者上的相鄰單元以及相鄰位元線上之鄰近者的函數來調整確認位準。可看出，在軟程式化之後，經擦除之單元具有臨限分布1630，其由於1602之左尾部及1626之右尾部而相對於圖43中所示之未校正的分布變緊湊。

在可容許BL-BL Yupin效應之替代實施例中，在對於確認位準之偏移之調整過程中，僅校正WL-WL Yupin效應。

在一較佳實施例中，實際上藉由對鄰近字線中之一或多者之偏壓(類似於圖38A及圖38B中所示之情況)來實施對確認位準之偏移。

圖45說明根據一較佳實施例對鄰近宇線之偏壓以實現雙側校正。若正被軟程式化的經擦除之單元在字線WLn上，則類似於圖38A中所示之方案，將正常確認位準V_E 施加至WLn。正常確認位準V_E 為將在經擦除之單元之正常軟程式化過程中使用之確認位準，其不考量較早先結合圖43所描述之Yupin效應校正。

因為在WLn之任一側上存在一鄰近宇線，所以較佳實施係對兩個鄰近字線偏壓。若允許每一鄰近字線採取分別由一個位元"1"或"0"表示之兩個電壓V0或V1中之一者，則兩個鄰近字線將具有由兩個位元表示之四個可能的組合。此等組合中之每一者呈現對V_E 之不同虛擬偏移量及因此對應之補償位準量。如先前所論述，當鄰近字線被偏壓於具有值Vpass之V0時，其為正常情況。另一方面，當鄰近宇線被偏壓於低於V0之V1時，其具有產生對V_E 之虛擬較低偏移之效應。因此，在兩個鄰近宇線被偏壓於V1的情況下將達成最高補償位準(00)。下一較低補償位準(01)將具有在V1下之鄰近宇線WLn+1及在V0下之WLn-1。類似地，最小或無補償位準(11)將具有在V0下之WLn-1及WLn+1兩者。

圖46為產生具有相對於預定臨限值位準的經良好定義之臨限值位準分布之一群記憶體單元之流程圖。

步驟1600：提供一具有可由宇線及位元線存取之記憶體單元陣列之非揮發性記憶體。

步驟1610：將一群記憶體單元實質上擦除超出一預定臨限值位準，該預定臨限值位準對一經擦除狀態分界。

步驟1620：並行地將一量之程式化波形電壓施加至該群經擦除之記憶體單元以增加受到程式化的每一記憶體單元之臨限電壓。

步驟1630：將預定臨限值位準電壓施加至存取該群記憶體單元之宇線。

步驟1632：將一第一預定偏壓位準施加至一第一鄰近字線，該第一預定偏壓為一第一相鄰記憶體單元之目標狀態之第二函數，該第一相鄰單元可由該第一鄰近字線存取且鄰近於正被確認之記憶體單元。

步驟1634：將一第二預定偏壓位準施加至一第二鄰近字線，該第二預定偏壓為一第二相鄰記憶體單元之目標狀態之第二函數，該第二相鄰單元可由該第二鄰近字線存取且鄰近於正被確認之記憶體單元。

步驟1638：感測以確認已相對於預定臨限值位準被程式化之該群經擦除之記憶體單元。

步驟1640：禁止進一步程式化該群中已被確認的記憶體單元。

步驟1650：是否已確認群中所有經擦除之記憶體單元?若如此，則繼續進行至步驟1660；否則，繼續進行至步驟1620。

步驟1660：該群中所有經擦除之記憶體單元已相對於預定臨限值位準被程式化。

藉由確認位準之虛擬偏移進行多遍程式化以使YUPIN效應最小化

如先前所論述，當在相鄰單元隨後得以程式化之後進行讀取時，Yupin效應將使經程式化之單元顯得更多的"經程式化"，其具有明顯較高的臨限值位準。此將使經程式化至同一狀態的單元之臨限值之分布變寬。

先前解決方案係以一遍以上來執行程式化。第一遍係將每一單元程式化成恰好達不到其目標狀態或目標臨限值位準。第二遍完成程式化至目標狀態。以此方式，使正被程式化之單元在自其最後經程式化確認時至相鄰單元經程式化時所經歷之相鄰場環境之改變最小化。此係藉由在第一遍期間將在選定字線上之確認位準偏移得較低來完成的。在下一字線中之單元經程式化之後，應用第二遍程式化以使分布緊湊。

根據本發明之另一態樣，為了使基於儲存於鄰近電荷儲存元件中的電荷之電場之耦合最小化，將程式化過程執行至少兩遍。第一遍使用自一標準確認位準之一偏移來將每一單元程式化至恰好達不到其目標狀態。第二遍藉由該標準確認位準來完成程式化。第一遍中之確認位準較佳地實際上係藉由對一或多個鄰近字線偏壓而非事實上偏移該標準確認位準而被偏移，以便避免在低位準下進行確認。

圖47為根據本發明之一般態樣的藉由多遍程式化來減小Yupin效應之流程圖，其中第一遍使用確認位準之虛擬偏移。

步驟1700：提供一具有可由宇線及位元線存取之記憶體單元陣列之非揮發性記憶體，個別記憶體單元中之每一者可相對於相關聯之目標臨限值位準來程式化。

步驟1710：在第一遍中並行地程式化一群記憶體單元，以使得確認個別記憶體單元中之每一者正被程式化至與相關聯之目標臨限值位準相差一預定偏移，其中第一遍中之程式化包括步驟1714。

步驟1714：藉由將相關聯之目標臨限值位準施加至存取個別記憶體單元之字線且將第一預定偏壓施加至第一鄰近字線進行感測，以確認個別記憶體單元被程式化至與相關聯之目標臨限值位準相差一預定偏移。

步驟1720：在後一遍中程式化該群，以使得確認個別記憶體單元中之每一者正被程式化至相關聯之目標臨限值位準。

圖48為根據本發明之一較佳實施例的藉由多遍程式化來減小Yupin效應之流程圖，其中第一遍使用確認位準之虛擬偏移。

步驟1700：提供一具有可由字線及位元線存取之記憶體單元陣列之非揮發性記憶體，個別記憶體單元中之每一者可相對於相關聯之目標臨限值位準來程式化。

步驟1710：在第一遍中並行地程式化一群記憶體單元，以使得確認個別記憶體單元中之每一者正被程式化至與相關聯之目標臨限值位準相差一預定偏移，其中第一遍中之程式化包括步驟1712、步驟1714、步驟1716及步驟1718。

步驟1712：並行地將一預定量之程式化波形電壓施加至該群以增加受到程式化的每一記憶體單元之臨限電壓。

步驟1714：藉由將相關聯之目標臨限值位準施加至存取個別記憶體單元之宇線且將第一預定偏壓施加至第一鄰近宇線進行感測，以確認個別記憶體單元被程式化至與相關聯之目標臨限值位準相差一預定偏移。

步驟1716：禁止進一步程式化該群中已被確認的記憶體單元。

步驟1718：是否已確認該群中所有記憶體單元？若如此，則繼續進行至步驟1720，否則，繼續進行至步驟1710。

如較早先所論述，使用多遍程式化之優點為，可減小Yupin效應。由於多遍程式化不包含判定相鄰單元之目標狀態以校正Yupin效應，故其執行起來更簡單。

將虛擬確認偏移用於粗略確認之粗略/精細程式化

在粗略及精細程式化步驟之兩個階段中之程式化技術已描述於美國專利第6,888,758號中，且亦已較早先結合圖20及圖21加以描述。將看出，程式化操作使用兩個確認位準：目標確認位準(亦被稱為精細確認位準)；及在精細確認位準之前的粗略確認位準。粗略確認位準自精細確認位準偏移低了一預定偏移。

該過程將藉由程式化該程式化過程之粗略階段而開始。每一粗略程式化步驟後跟著相對於粗略確認位準之確認。當將記憶體單元之臨限電壓程式化至低於目標確認位準之粗略確認位準時，記憶體單元將進入精細程式化階段。減慢程式化以便不超出目標位準。此係藉由將單元之位元線電壓升高至大於0伏特且小於禁止電壓之一值來完成的。一般而言，為了全面程式化效率，當在粗略階段中時，位元線電壓將大致為0伏特。另一方面，為了禁止記憶體單元受到程式化，將位元線電壓升高至禁止電壓(例如，Vdd)。在精細程式化階段期間，歸因於位元線電壓自0伏特被升高至中間值之影響，與粗略程式化階段相比較，程式化被減慢。因此，在粗略程式化階段期間，每一程式步驟臨限電壓之改變有可能較小。記憶體單元將保持處於精細程式化階段，直至記憶體單元之臨限電壓已達到目標臨限電壓。當記憶體單元之臨限電壓達到目標臨限電壓時，將位元線電壓升高至Vdd(或其他禁止電壓)以禁止彼記憶體單元之進一步程式化。

先前粗略/精細程式化技術需要相對於兩個確認位準進行的確認，其中第一確認位準係比目標確認位準低之粗略確認位準。在粗略階段期間，此係藉由在正被確認的記憶體單元之選定字線上供應實際粗略確認電壓位準來完成的。在NAND鏈之情況下，通常將NAND鏈中之所有其他字線設定為標準Vpass電壓。在精細階段期間，將選定字線升高至目標確認電壓位準本身。

根據本發明之另一態樣，在包含最初使用較粗略但快的程式化步驟然後是較精細步驟的程式化操作中，對於要相對於一相關聯之目標臨限值位準而程式化之記憶體單元，在每一粗略步驟中間的確認係相對於比該相關聯之目標臨限值位準小一預定偏移的粗略確認位準，該粗略確認位準實際上係藉由施加至存取正被確認之記憶體單元之選定字線的該相關聯之目標臨限值位準及施加至一鄰近字線的預定偏壓來實現的。一般而言，虛擬位移係在鄰近字線上的預定偏壓之反函數。

圖49展示根據較佳實施例之在一受到確認之選定字線上之正常確認位準與一鄰近字線之偏壓的組合以在粗略程式化階段中之確認期間實現對正常確認位準之虛擬偏移。在該實例中，WLn為NAND鏈(見圖2)中之選定字線，且其餘未選定字線將具有在確認操作期間施加至其的電壓Vpass。

在粗略階段期間，確認操作係藉由相對於一粗略確認位準進行感測來完成的，該粗略確認位準應被偏移得低於目標狀態之確認位準。然而，代替偏移WLn上之電壓，其在目標確認位準下在粗略及精細階段中始終保持。實情為，在粗略階段期間，鄰近字線中之一者(諸如，WLn+1)經偏壓至比正常Vpass低之電壓V1。此具有將WLn設定為Vcoarse之虛擬效應。

在記憶體單元已被程式化且經確認至粗略確認位準後，其藉由將其位元線偏壓至零電壓而進入精細程式化階段。在正常實務下，在精細階段中之確認操作係藉由相對於目標確認位準進行之感測來完成的。其係藉由施加至WLn之目標確認位準及施加至未選定宇線(諸如，WLn+1及WLn-1)之V2(=Vpass)。

圖50說明用於在粗略或精細程式化階段下的記憶體單元之位元線電壓。在粗略程式化階段期間，位元線實質上處於零電壓。在精細程式化階段期間，位元線處於零與Vdd之間的預定中間電壓以便減慢程式化。

圖51為說明根據本發明之一較佳實施例之粗略/精細程式化之流程圖，其中實際上實施粗略確認位準。

步驟1800：提供一具有可由宇線及位元線存取之記憶體單元陣列之非揮發性記憶體。

步驟1802：為了相對於一相關聯之目標臨限值位準而程式化一記憶體單元，提供一小於該相關聯之目標臨限值位準之偏移確認位準。

步驟1810：最初將一第一位元線電壓施加至一群單元之位元線以啟用在粗略階段中之程式化。

步驟1820：藉由施加一預定量之程式化波形電壓來相對於該相關聯之目標臨限值位準而並行地程式化該群記憶體單元。

步驟1830：藉由將相關聯之目標臨限值位準施加至存取個別記憶體單元之宇線且將第一預定偏壓施加至第一鄰近字線進行感測，來確認個別記憶體單元正被相對於該偏移確認位準而程式化。

步驟1832：藉由將該相關聯之目標臨限值位準施加至存取個別記憶體單元之宇線且將第二預定偏壓施加至第一鄰近字線進行感測，來確認個別記憶體單元正被相對於相關聯之目標臨限值位準而程式化。

步驟1840：是否已確認該群中之所有記憶體單元至該相關聯之目標臨限值位準？若如此，則繼續進行至步驟1860，否則，繼續進行至步驟1850。

步驟1850：將經確認至該偏移確認位準之任一記憶體單元之位元線設定為第二位元線電壓，以使得將在精細階段中阻滯對此記憶體單元之程式化。

步驟1852：將經確認至該相關聯之目標臨限值位準之任一記憶體單元之位元線設定為第三位元線電壓，以使得將禁止對此記憶體單元之程式化。

步驟1860：對於該群進行相對於該相關聯之目標臨限值位準之程式化。

所描述之各種類型的非揮發性記憶體系統能夠支援個別地儲存一至多個資料位元且被設想位於不同數位儲存裝置及系統(包括抽取式記憶卡及嵌入於其他裝置之電路板中之儲存裝置)中之記憶體單元。

出於說明及描述之目的已呈現本發明之前述詳精細描述。其並不意欲為詳盡的或將本發明限於所揭示之精確形式。依據上述教示，許多修改及變化為可能的。選擇所描述之實施例以便最佳地闡釋本發明及其實際應用之原理，以藉此使熟習此項技術者能夠在各種實施例中且以適合於預期之特定使用之各種修改來最佳地利用本發明。本發明之範疇意欲由附加至此之申請專利範圍界定。

步驟1414：該確認包括藉由一由正被確認的記憶體單元之宇線上的預定確認位準給定之電壓進行感測。

10．．．主機

100．．．電晶體/記憶體單元

100CG．．．控制閘極

100FG．．．浮動閘極

102．．．電晶體/記憶體單元

102CG．．．控制閘極

102FG．．．浮動閘極

104．．．電晶體/記憶體單元

104CG．．．控制閘極

104FG．．．浮動閘極

106．．．電晶體/記憶體單元

106CG．．．控制閘極

106FG．．．浮動閘極

120．．．第一選擇閘極/電晶體

120CG．．．控制閘極

122．．．第二選擇閘極/電晶體

122CG．．．控制閘極

126．．．位元線/N+摻雜區域/汲極端子

128．．．源極線/N+摻雜區域/源極端子

130．．．N+摻雜擴散層/N+摻雜區域

132．．．N+摻雜擴散層/N+摻雜區域

134．．．N+摻雜擴散層/N+摻雜區域

136．．．N+摻雜擴散層/N+摻雜區域

138．．．N+摻雜擴散層/N+摻雜區域

140．．．p井區域

150．．．NAND串

204．．．源極線

206．．．位元線

296．．．記憶體裝置

298．．．記憶體晶片

300．．．非揮發性記憶體陣列

302．．．常規部分

304．．．緩衝器部分

310．．．晶片上控制電路

312．．．狀態機

314．．．解碼器

316．．．功率控制

318．．．線

320．．．資料匯流排

330．．．解碼器

330A．．．列解碼器

330B．．．列解碼器

350．．．控制器

352．．．控制器RAM

360．．．解碼器

360A．．．行解碼器

360B．．．行解碼器

365．．．讀取/寫入電路

365A．．．讀取/寫入電路

365B．．．讀取/寫入電路

370．．．感測電路

372．．．匯流排

380．．．感測模組

382．．．位元線鎖存器

390．．．共同部分

392．．．處理器

393．．．輸入線

394．．．資料鎖存器

396．．．I/O介面

400．．．感測塊/感測模組

510．．．電容器

512．．．位元線隔離電晶體

522．．．位元線下拉電晶體

530．．．讀出匯流排傳遞閘極

532．．．讀出匯流排

550．．．位元線下拉電晶體

600．．．感測放大器

612．．．位元線電壓箝制電晶體/位元線電壓箝制器

634．．．電晶體

641．．．電晶體

642．．．電晶體/預充電電晶體/p電晶體

643．．．電晶體

654．．．電晶體

656．．．電晶體

658．．．電晶體

661．．．電晶體

662．．．電晶體

663．．．電晶體

664．．．電晶體

666．．．電晶體

668．．．電晶體

730．．．箭頭

732．．．箭頭

734．．．箭頭

980．．．目標臨限電壓分布

1120．．．虛線

1122．．．線

1460．．．記憶體單元

1472．．．單元

1474．．．單元

1482．．．單元

1484．．．單元

1502．．．群體

1504．．．群體

1506．．．群體

1510．．．偏移

1512．．．偏移

1602．．．分布

1610．．．預定分界臨限值位準

1626．．．分布

1630．．．臨限值分布

BL．．．位元線

BL0．．．位元線

BL1．．．位元線

BL2．．．位元線

BL3．．．位元線

BL8511．．．位元線

BLC．．．信號/恆定電壓/閘極電壓

BLn．．．位元線

BLn+1．．．位元線

BLn-1．．．位元線

BLS．．．啟用信號

BLX．．．信號

Csa．．．電容器

FLT．．．控制信號

G1．．．曲線

G2．．．曲線

G3．．．曲線

G4．．．曲線

GRS．．．控制信號

H1．．．曲線

H2．．．曲線

H3．．．曲線

H4．．．曲線

INV．．．數位控制信號/輸出信號

LAT．．．信號

NCO．．．控制信號

RST．．．重設信號

SEN．．．內部感測節點/感測節點/節點/信號

SEN2．．．內部感測節點/感測節點/節點/信號

SGD．．．選擇閘極汲極線

SGS．．．選擇閘極源極線

STB．．．選通信號

t1．．．時間

t2．．．時間

t3．．．時間

t4．．．時間

t5．．．時間

V0．．．電壓

V1．．．電壓

V1a．．．第一遍確認位準

V1b．．．第一遍確認位準

V1c．．．第一遍確認位準

V2．．．正常確認位準

V2a．．．正常確認位準

V2b．．．正常確認位準

V2c．．．正常確認位準

V_BL (Vb1)．．．位元線電壓

Vca．．．電壓

V_dd ．．．電壓

V_E ．．．正常確認位準

Via．．．第三確認位準/中間確認位準

Vpass．．．通過電壓

Vpgm．．．程式電壓

Vra．．．讀取參考電壓

Vrb．．．讀取參考電壓

Vrc．．．讀取參考電壓

V_T ．．．臨限電壓

V_TH ．．．電壓

Vva．．．確認參考電壓

Vvb．．．確認參考電壓

Vvc．．．確認參考電壓

WL0．．．宇線

WL1．．．宇線

WL2．．．字線

WL3．．．宇線

WLn．．．字線

WLn+1．．．宇線

WLn-1．．．字線

△V．．．預定偏移電壓/偏移

圖1為"反及"(NAND)串之俯視圖。

圖2為NAND串之等效電路圖。

圖3為NAND串之橫截面圖。

圖4為NAND快閃記憶體單元之一陣列的一部分之方塊圖。

圖5為非揮發性記憶體系統之方塊圖。

圖6為非揮發性記憶體系統之方塊圖。

圖7為記憶體陣列之方塊圖。

圖8為描繪感測塊之一實施例之方塊圖。

圖9為感測模組之一實施例之示意圖。

圖10為感測模組之一實施例之時序圖。

圖11為描述用於程式化非揮發性記憶體之過程之一實施例的流程圖。

圖12為施加至非揮發性記憶體單元之控制閘極之實例波形。

圖13描繪臨限電壓分布之實例集合。

圖14描繪臨限電壓分布之實例集合。

圖15為描述在讀取資料時所執行的過程之一實施例之流程圖。

圖16為描述在讀取資料時所執行的過程之一實施例之流程圖。

圖17為描述用於自相鄰位元線感測資料的過程之一實施例之流程圖。

圖18為描述用於自相鄰位元線感測資料的過程之一實施例之時序圖。

圖19為描述讀取過程之一實施例之流程圖。

圖20描繪對於經程式化狀態的臨限電壓之分布。

圖21為描述程式化過程之一實施例之曲線圖。

圖22為描述程式化過程之一實施例之曲線圖。

圖23為描述程式化過程之一實施例之流程圖。

圖24為描述用於確認之過程之一實施例之流程圖。

圖25為描述用於讀取資料之過程之一實施例之流程圖。

圖26為描述用於讀取資料之一實施例之時序圖。

圖27為描述組態且使用記憶體系統之過程之一實施例之流程圖。

圖28為描述用於組態記憶體系統之過程之一實施例之流程圖。

圖29為描述用於組態記憶體系統之過程之一實施例之流程圖。

圖30為描述用於組態記憶體系統之過程之一實施例之流程圖。

圖31為描述用於組態一記憶體系統之過程之一實施例之流程圖。

圖32為說明在使用資料相關確認位準進行程式化期間補償Yupin效應之方法之流程圖。

圖33說明適合於說明本發明的記憶體陣列之一部分。

圖34說明在程式化期間調整WLn上之確認位準以補償對相鄰電荷的擾動。

圖35為說明圖32中所示的確認步驟之一實施例之流程圖，其中將一遍資料相關確認位準僅施加至當前宇線。

圖36A說明支援在四個不同叢集中分布於一臨限窗中之四個記憶體狀態的記憶體單元之典型群體之一實例。

圖36B說明經高度程式化之相鄰單元對當前正被感測的單元之經程式化之臨限值位準的效應。

圖37A說明對正被感測的當前單元之來自不同鄰近者的Yupin效應之作用。

圖37B說明用於多遍程式化中之第一遍的確認位準之偏移以減小Yupin效應。

圖38展示根據較佳實施例之在一被確認的宇線上之正常確認位準與一鄰近宇線之偏壓的組合以實現至正常確認位準之虛擬偏移。

圖39為說明圖32中所示的確認步驟之另一較佳實施例之流程圖，其中將一遍資料相關確認位準施加於當前字線及鄰近字線兩者上。

圖40說明記憶體的一實例，其具有2位元記憶體單元且其頁係以最佳序列得以程式化以便使鄰近字線上之記憶體單元之間的Yupin效應最小化。

圖41說明與圖5中所示之記憶體裝置通信之主機。

圖42說明用於獲得用於下一字線之資料頁之另一種技術。

圖43說明具有處於經擦除狀態之單元之群體的記憶體及該等單元可能如何受Yupin效應的影響。

圖44說明在藉由經調整以校正來自所有鄰近鄰近者的擾動之確認位準進行軟程式化之後經擦除之單元的分布之效應。

圖45說明根據一較佳實施例對鄰近字線之偏壓以實現雙側校正。

圖49展示根據較佳實施例之在被確認之選定字線上之正常確認位準與一鄰近字線之偏壓的組合以在粗略程式化階段中之確認期間實現至正常確認位準之虛擬偏移。

圖50說明在粗略或精細程式化階段下用於記憶體單元之位元線電壓。

V0．．．電壓

V1．．．電壓

Vpass．．．通過電壓

WLn．．．字線

WLn+1．．．字線

WLn-1．．．字線

Claims

一種在一非揮發性記憶體中並行地(in parallel)程式化一群(group)之個別記憶體單元之方法，該非揮發性記憶體具有可由字線及位元線存取之一記憶體單元陣列，該等個別記憶體單元中之每一者可相對於一相關聯之目標臨限值位準(target threshold level)來程式化，該方法包含：在一第一遍(pass)中程式化該群，以使得確認該等個別記憶體單元中之每一者被程式化至與該相關聯之目標臨限值位準相差(short of)一預定偏移；在一後續遍中程式化該群，以使得確認該等個別記憶體單元中之每一者被程式化至該相關聯之目標臨限值位準；且其中在該第一遍中的該程式化該群進一步包含：藉由感測施加至存取該等個別記憶體單元之該字線的該相關聯之目標臨限值位準及施加至一第一鄰近(adjacent)字線的一第一預定偏壓，來確認個別記憶體單元待程式化至相對於與該相關聯之目標臨限值位準相差一預定偏移。
如請求項1之方法，其中該藉由感測之確認進一步包括：將一第二預定偏壓施加至一第二鄰近字線。
如請求項1之方法，其中在該第一遍中之該程式化該群進一步包含：(a)並行地將一預定量之程式化波形電壓施加至該群以增加受到程式化的每一記憶體單元之一臨限電壓；(b)藉由將該相關聯之目標臨限值位準施加至存取該等個別記憶體單元之該字線且將一第一預定偏壓施加至一第一鄰近字線進行感測，來確認個別記憶體單元待程式化至與該相關聯之目標臨限值位準相差一預定偏移；及(c)禁止進一步程式化該群中已被確認的記憶體單元；及重複(a)至(c)，直至已全部確認該群中之所有該等記憶體單元。
如請求項3之方法，其中該藉由感測之確認進一步包括：將一第二預定偏壓施加至一第二鄰近字線。
如請求項1之方法，其中在一後續遍中之該程式化該群進一步包含：藉由將該相關聯之目標臨限值位準施加至存取該等個別記憶體單元之該字線且將一預定的未選定字線電壓施加至該第一鄰近字線進行感測，來確認個別記憶體單元待相對於該相關聯之目標臨限值位準而程式化。
如請求項5之方法，其中該藉由感測之確認進一步包括將一第二預定偏壓施加至一第二鄰近字線。
如請求項1之方法，其中該非揮發性記憶體為NAND類型。
一種非揮發性記憶體，其包含：一記憶體單元陣列，其可由一組字線及一組位元線定址；一用於一群記憶體單元中之每一者的讀取/寫入電路，其用於並行地程式化及確認；一用於個別字線之字線電壓電源(supply)及一用於個別位元線之位元線電壓電源；該讀取/寫入電路與用於個別字線之該電壓電源合作(co-operating)以用於在一第一遍及一第二遍中程式化每一記憶體單元；且其中在該第一遍中，該讀取/寫入電路確認該記憶體單元待程式化至與該相關聯之目標臨限值位準相差一預定偏移，其係藉由感測該字線電壓電源將該相關聯之目標臨限值位準施加至存取該記憶體單元之該字線且將一第一預定偏壓施加至一第一鄰近字線。
如請求項8之非揮發性記憶體，其中該確認包括：使該字線電壓電源將一第二預定偏壓施加至一第二鄰近字線。
如請求項8之非揮發性記憶體，其中在一後續遍中之該程式化該群進一步包含：該讀取/寫入電路藉由該字線電壓電源將相關聯之目標臨限值位準施加至存取該等個別記憶體單元之該字線且將一預定的未選定字線電壓施加至該第一鄰近字線進行感測，來確認該記憶體單元待相對於該相關聯之目標臨限值位準而程式化。
如請求項10之非揮發性記憶體，其中該藉由感測之確認進一步包括：使該字線電壓電源將一第二預定偏壓施加至一第二鄰近字線。
如請求項8之非揮發性記憶體，其中該非揮發性記憶體為NAND類型。
一種在一非揮發性記憶體中並行地程式化一群之個別記憶體單元之方法，該非揮發性記憶體具有可由字線及位元線存取之一記憶體單元陣列，該等個別記憶體單元中之每一者可相對於一相關聯之目標臨限值位準來程式化，該方法包含：最初(initially)在一粗略階段中(in a coarse phase)程式化該群，以使得確認該等個別記憶體單元中之每一者被程式化至與該相關聯之目標臨限值位準相差一預定偏移之一粗略確認位準(coarse verify level)；以阻滯的程式化(retarded programming)在一精細階段中程式化已相對於該粗略確認位準予以確認之該群中彼等記憶體單元，且其中彼等記憶體單元係相對於該相關聯之目標臨限值位準予以確認；且其中在該粗略階段中之該程式化該群進一步包含：有效地確認個別記憶體單元待相對於該粗略確認位準而程式化，其係藉由感測施加至存取該等個別記憶體單元之該字線的該相關聯之目標臨限值位準及施加至一第一鄰近字線之一第一預定偏壓。
如請求項13之方法，其中在該粗略階段中之該程式化該群進一步包含：將一實質上為零電壓之第一位元線電壓施加至正在該粗略階段中被程式化之彼等記憶體單元。
如請求項13之方法，其中在該精細階段中之該程式化該群包含：將一為高於零且低於一電源電壓之一中間電壓之第二位元線電壓施加至正在該精細階段中被程式化之彼等記憶體單元。
如請求項15之方法，其中該非揮發性記憶體為NAND類型。
一種非揮發性記憶體，其包含：一記憶體單元陣列，其可由一組字線及一組位元線定址；一用於一群記憶體單元中之每一者的讀取/寫入電路，其用於並行地程式化及確認；一用於個別字線之字線電壓電源及一用於個別位元線之位元線電壓電源；該讀取/寫入電路與用於個別字線之該電壓電源合作以用於在一粗略階段及一精細階段中程式化每一記憶體單元；且其中在該粗略階段中，該讀取/寫入電路確認該記憶體單元待有效地相對於該粗略確認位準而程式化，其係藉由感測該字線電壓電源將該相關聯之目標臨限值位準施加至存取該記憶體單元之該字線且將一第一預定偏壓施加至一第一鄰近字線。
如請求項17之非揮發性記憶體，其中在該粗略階段中之該程式化該群進一步包含：將一實質上為零電壓之第一位元線電壓施加至正在該粗略階段中被程式化之彼等記憶體單元。
如請求項17之非揮發性記憶體，其中在該精細階段中之該程式化該群包含：將一為高於零且低於一電源電壓之一中間電壓之第二位元線電壓施加至正在該精細階段中被程式化之彼等記憶體單元。
如請求項17之非揮發性記憶體，其中該非揮發性記憶體為NAND類型。
一種在一非揮發性記憶體中相對於具有一預定偏移之一目標臨限電壓位準並行地程式化一群記憶體單元之方法，該非揮發性記憶體具有可由字線及位元線存取之一記憶體單元陣列，該等個別記憶體單元中之每一者可相對於一相關聯之目標臨限值位準來程式化，包含：並行地將一量(dose)之程式化波形電壓施加至該群記憶體單元以增加受到程式化的每一記憶體單元之一臨限電壓；將一預定臨限值位準電壓施加至存取該群記憶體單元之該字線；將一預定偏壓位準施加至一鄰近字線，該預定偏壓為等效於實際上(virtually)將該預定臨限值位準電壓偏移該預定偏移；及感測以確認該群記憶體單元已相對於該實際上偏移的預定臨限值位準而被程式化。
一種非揮發性記憶體，其包含：一記憶體單元陣列，其可由一組字線逐列地及一組位元線逐行地定址；一用於一群記憶體單元中之每一者的讀取/寫入電路，其用於並行地程式化及確認；一電源，其與該等讀取/寫入電路合作以在確認期間將預定臨限值位準電壓施加至存取該群記憶體單元之該字線且將一預定偏壓位準施加至一鄰近字線，該預定偏壓為等效於實際上將該預定臨限值位準電壓偏移一預定偏移。