JP5379143B2 - プログラミング中にベリファイするために隣接するワード線をバイアスするための不揮発性メモリおよびその方法 - Google Patents
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Description
従って、隣接するフローティングゲート間の結合の効果を減少させる必要がある。
本発明の一般的な態様に従って、隣接するメモリセル上の電荷に起因する摂動(ユーピン効果)は、所与のターゲット状態へのセルのプログラミング中に、隣接するメモリセルに後にプログラムされる摂動を引き起こす電荷に関わらずセルから正しいターゲット状態が読み出されるようにベリファイレベルを適宜調整することによって、補償される。
本発明の他の1つの態様によれば、隣接する電荷蓄積素子に蓄積されている電荷に基づく電界の結合を最小にするために、プログラミングプロセスは少なくとも2パスで実行される。第1のパスは、標準ベリファイレベルからのオフセットを用いて各セルをそのターゲット状態の少し手前までプログラムする。第2のパスは、標準ベリファイレベルを用いてプログラミングを完了させる。第1のパスにおけるベリファイレベルは、低レベルでのベリファイを避けるために標準ベリファイレベルを実際にオフセットさせる代わりに1つ以上の隣接ワード線をバイアスすることによって、好ましくは仮想的にオフセットされる。
本発明の他の1つの態様によれば、関連するターゲットしきい値レベルに関してプログラムされるべきメモリセルのために、始めにより粗大ではあるが高速なプログラミングステップを用い、その後により精密なステップを用いることを含むプログラミング操作において、各粗大ステップの間のベリファイは、関連するターゲットしきい値レベルより所定のオフセットだけ低い粗大ベリファイレベルに関してのものであり、粗大ベリファイレベルは、ベリファイされるメモリセルにアクセスする選択されたワード線に印加される関連するターゲットしきい値レベルと、隣接するワード線に印加される所定のバイアス電圧とを用いて仮想的にもたらされる。一般的に、仮想オフセットは、隣接ワード線上の所定のバイアス電圧の逆関数である。
フェーズ(0):セットアップ
センスモジュール380(図9を参照)は、イネーブル信号BLS(図10(A))を介して対応するビット線に接続されている。電圧クランプはBLC(図10(B))でイネーブルされる。プリチャージトランジスタ642は、制御信号FLT(図10(C))で限定電流源としてイネーブルされる。
センスアンプ600は、信号INV(図10(H))をトランジスタ658を介して接地に引くリセット信号RST(図10(D))により初期化される。従って、リセット時に、INVはローにセットされる。同時に、pトランジスタ663は相補的信号LATをVddまたはハイに引く(図10(H))。すなわち、LATはINVのコンプリメントである。絶縁トランジスタ634は信号LATにより制御される。従って、リセット後、絶縁トランジスタ634はイネーブルされてセンスノードSEN2をセンスアンプの内部センスノードSENに接続する。
制御されるプリチャージフェーズ後、ノードSENがディスクリミネータ回路によって感知される最初のDC高電流感知フェーズが始まる。感知は、所定のレベルより高い伝導電流を有するメモリセルを識別する。ディスクリミネータ回路は直列の2つのpトランジスタ654および656を含み、それらは、信号INVを記録するノードのためのプルアップとして作用する。pトランジスタ654は、ローになる読み出しストローブ信号STBによりイネーブルされ、pトランジスタ656は、ローになる内部センスノードSENの信号によりイネーブルされる。高電流メモリセルは、0Vに近いか、あるいは、少なくとも、pトランジスタ656をオフに転換させるほど充分に高くはそのビット線がプリチャージされ得ない信号SENを有する。例えば、弱いプルアップが500nAの電流に限定されるならば、それは700nAの伝導電流を有するセルをプルアップしない(図10(G1))。STBがラッチのためにローをストローブすると、INVはVddにプルアップされる。これは、ラッチ回路660をINVがハイでLATがローの状態にセットする(図10(H1))。
以前にプルダウンされていなかったビット線の伝導電流の感知の前に、プリチャージ回路は、ローになる信号FLTによりアクティブ化されて、内部センスノードSEN2をVddにプリチャージする(図10(C)および図10(I2)〜10(I4))と共に、隣接するビット線の電圧の低下に起因して部分的に下方に結合されていたかもしれないビット線をプリチャージする。
一実施形態では、浮動させられた内部センスノードSENにおける電圧降下を判定することによりAC(交流または過渡的)感知が実行される。これは、内部センスノードSENに結合されたコンデンサCsaを使用するディスクリミネータ回路により、また伝導電流がそれに充電する(ノードSENの電圧を低下させる)速度を考慮することにより、成し遂げられる。集積回路環境において、コンデンサCsaは通例トランジスタにより実現されるけれども、他の実施例が適切である。コンデンサCsaは所定の静電容量、例えば30fFを有し、それは最適電流決定のために選択され得る。区分電流値は、通例100〜1,000nAの範囲であり、充電期間の適切な調整によりセットされ得る。
第1の所定の感知期間の終了時に、SENノードは、ビット線の伝導電流に依存する何らかの電圧に低下している(図10Gの曲線G2〜G4を参照)。一例として、この第1のフェーズにおける区分電流は300nAであるようにセットされる。コンデンサCsa、感知期間T1およびpトランジスタ656のしきい値電圧は、区分電流(例えば、300nA)より高い伝導電流に対応するSENの信号が、トランジスタ656をオンに転換させるために充分に低くなるようなものである。ラッチ信号STBがローをストローブすると、出力信号INVはハイに引かれ、ラッチ382によりラッチされる(図10(E)および図10(H)(曲線H2))。その一方で、区分電流より低い伝導電流に対応する信号SENは、トランジスタ656をオンに転換させることのできない信号SENを生じさせる。この場合、ラッチ382は不変のままであり、その場合にはLATはハイのままである(図10(H3)および10(H4))。従って、ディスクリミネータ回路が、実際上、感知期間によりセットされる基準電流に関してビット線の伝導電流の高さを判定することが分かる。
以前に下方に引かれていなかったビット線の伝導電流の次の感知の前に、プリチャージ回路は内部センスノード631をVddにプリチャージするように信号FLTによりアクティブ化される(図10(C)および図10(I3)〜10(I4))。
センスアンプ600が何時でも感知できるとき、プリチャージ回路は、ハイになるFLTによりディスエーブルされる(図10(C))。第2の感知期間T2は、ストローブ信号STBのアサートによりセットされる。感知期間中、伝導電流があるならば、コンデンサに充電する。ノードSENの信号は、コンデンサCsaがビット線36の伝導電流の電流ドレイン作用を通して充電されているときにVddから低下する。
第2の所定の感知期間T2の終了時に、SENは、ビット線の伝導電流に依存する何らかの電圧に低下している(図10(G)(曲線G3およびG4))。一例として、この第2のフェーズにおける区分電流は100nAにセットされる。この場合、伝導電流220nAを有するメモリセルは、そのINVがハイにラッチされ(図10(H))、そのビット線は後に接地に引かれる(図10(I3))。その一方で、伝導電流40nAを有するメモリセルは、LATハイでプリセットされたラッチの状態に対して影響を及ぼさない。
最後に、読み出しフェーズでは、転送ゲート530の制御信号NCOは、ラッチされた信号SEN2が読み出しバス532に読み出されることを可能にする(図10(J)および10(K))。
図10(I1)〜10(I4)から分かるように、ビット線電圧は、各感知期間中、一定のままである。従って、前の議論から、容量性のビット線間結合は排除される。
セル間のフローティングゲート結合(「ユーピン効果」)
前述したように、1つのメモリセルの電荷蓄積素子の中にプログラムされた電荷は、隣接するメモリセルの電界を乱す電界を生じさせる。これは、本質的に電荷蓄積素子を有する電界効果トランジスタである隣のメモリセルの特性に影響を及ぼす。特に、感知されるときには、メモリセルは、乱され方の程度がより低いときよりも高いしきい値レベルを有する(あるいはより多くプログラムされている)ように見える。
前のセクションに記載されたように、1つの方法は、読み出し操作中にBL−BLユーピン効果を補償することである。それは、隣接するビット線上のセルのプログラム済み状態が始めに留意されて、現在のビット線上の現在のセルを読み出すときに適切な補償を行うために使用される、ルックアヘッド(「LA」)手法である。隣接するセルのデータを読み出すために、現在のセルのビット線で付加的な感知が行われる。隣接するビット線上の検出されたデータに基づいて、現在のセルを感知するときに適切な量の補償が使用される。
多くの点で、プログラミング性能を犠牲にしてではあるけれどもプログラミング中にユーピン効果を補正するのが好ましい。多くの記憶装置は、いったんデータがプログラムされた後はほとんどあるいは全く更新されることなくそれが多数回読み出されるという仕方で使用される。従って、装置の総合的性能は、補正という重荷をプログラミング側に移すことによって最善にされる。
本発明の一般的な態様に従って、隣接するメモリセル上の電荷に起因する摂動は、隣接するメモリセルに後にプログラムされた摂動を引き起こす電荷にもかかわらず正しいターゲット状態がセルから読み出されることとなるようにベリファイレベルを適宜調整することによって、セルの所与のターゲット状態へのプログラム中に補償される。
ステップ1400:プログラムされる各メモリセルのしきい値電圧を高めるためにある量のプログラミング電圧を1グループのメモリセルに並行して印加する。
ステップ1410:ベリファイされるメモリセルのしきい値電圧を、所与のターゲット状態と、ベリファイされるメモリセルに隣接するメモリセルのターゲット状態との関数である所定のベリファイレベルに関して判定することによって、グループのメモリセルのプログラム済み状態を所与のターゲット状態に関してベリファイする。
ステップ1420:グループ中のベリファイされたメモリセルのそれ以上のプログラミングを禁止する。
ステップ1430:所与のターゲット状態にプログラムされるべきメモリセルは全てベリファイされたか?そうであるならば、ステップ1440に進み、そうでなければ、ステップ1400に進む。
ステップ1440:所与のターゲット状態にプログラムされるべきメモリセルについてのプログラミングは終了する。
一実施形態では、ベリファイは、プログラム−ベリファイされるべきメモリセルに関連付けられたワード線に印加される所定のオフセットベリファイ電圧レベルで感知することによって実行される。例えば、図33を参照して、メモリセル1460がプログラム−ベリファイされるならば、所定のベリファイ電圧レベルがWLnに印加される。
ステップ1412:ベリファイされるメモリセルのしきい値電圧を、所与のターゲット状態と、ベリファイされるメモリセルに隣接するメモリセルのターゲット状態との関数である所定のベリファイレベルに関して判定することによって、グループのメモリセルのプログラム済み状態を所与のターゲット状態に関してベリファイすることと、
ステップ1414:ベリファイは、ベリファイされるメモリセルのワード線上の所定のベリファイレベルにより与えられる電圧を用いて感知することを含むということとを含む。
シングルパスプログラミング方式あるいはマルチパスプログラミング方式のいずれの場合にも、パスのうちの少なくとも1つにおいてベリファイレベルはより低くオフセットされなければならない。低すぎるベリファイレベルを使用することには問題が生じるかもしれない。
本発明の他の1つの態様に従って、調整されたベリファイレベルでプログラム−ベリファイされるときに、隣接するメモリセル中に後にプログラムされる摂動を引き起こす電荷に関わらず正しいターゲット状態がセルから読み出されることとなるように隣接ワード線を適宜バイアスすることによって、ベリファイレベルの調整が仮想的に成し遂げられる。これは、プログラムされるセルのベリファイレベルに現実のオフセットを使用することを回避し、これにより、最低メモリ状態をベリファイするときに負電圧感知を必要とするようにベリファイレベルを低くシフトさせすぎるかもしれないという問題を回避するという利点を有する。
ステップ1530:ワード線およびビット線によりアクセスされ得るメモリセルのアレイを有する不揮発性メモリを提供する。
ステップ1540:1グループのメモリセルが並行して所与のターゲット状態にプログラムされるように指定する。
ステップ1550:プログラムされる各メモリセルのしきい値電圧を高めるためにある量のプログラミング波形電圧をグループのメモリセルに並行して印加する。
ステップ1560:所与のターゲット状態の第1の関数である所定のベリファイ電圧レベルを、グループのメモリセルにアクセスするワード線に印加する。
ステップ1562:ベリファイされるメモリセルに隣接するメモリセルのターゲット状態の第2の関数である所定のバイアス電圧レベルを隣接するワード線に印加する。
ステップ1568:プログラムされるメモリセルのグループをベリファイするために感知する。
ステップ1570:所与のターゲット状態にプログラムされたとベリファイされたグループの中のメモリセルのさらなるプログラミングを禁止する。
ステップ1580:所与のターゲット状態にプログラムされるべきメモリセルが全てベリファイされたか?そうであるならば、ステップ1590に進み、そうでなければ、ステップ1540に進む。
ステップ1590:所与のターゲット状態にプログラムされるべきメモリセルについてのプログラミングは終了する。
隣接するワード線上のメモリセル間に摂動が生じるWL−WLユーピン効果に関して、それは、好ましいプログラミング方式を用いてプログラミング中に軽減される。これは、実際上、摂動を半分だけ減少させる。残りの半分も、前述したプログラミング操作中または読み出し操作中に種々の補償方式のうちの1つまたはそれらの組み合わせを用いて訂正され得る。
米国特許第6,781,877号(特許文献24)は、WL−WLユーピン効果がメモリアレイ中のページを最適な順序でプログラムすることによっても減少させられるプログラミング方式を開示している。
図24に関して前述したように、プログラム−ベリファイ中のBL−BLユーピン効果についての好ましい補償方式は、プログラム−ベリファイレベルを隣接状態のプログラム済み状態に応じて調整することである。プログラムされるセルの列またはビット線に隣接状態を伝えるために、各々の隣のもののビット線は、各々の隣のもののプログラム済み状態に依存する所定の電圧にセットされる。この所定の電圧は、プログラムされるセルのビット線において行なわれる付加的な感知で検出され、その後にプログラム−ベリファイレベルをオフセットさせるために使用される。
やがてプログラムされるべき次のワード線内のデータについては、それを取得するためのいくつかの可能性がある。
前述したように、データのページが、例えば下から上へなどの一定のワード線順序でプログラムされつつあるときに、下側の隣接ワード線WLn−1は、現在のワード線WLnより前にプログラムされるので現在のワード線のセルに対してユーピン効果を及ぼさない。従って、ベリファイレベルについて調整するときに、前にプログラムされたワード線WLn−1は考慮されなくてもよい。
後にプログラムされた隣のものに起因して、いくつかの消去済みセルが、それらのしきい値レベルがプログラム済み状態領域までシフトされるほどに乱されることがあるということが図43から明らかである。
BL−BLユーピン効果が黙許され得る1つの代わりの実施形態では、ベリファイレベルのためのオフセットの調整でWL−WLユーピン効果だけが補正される。
1つの好ましい実施形態では、ベリファイレベルのオフセットは、図38Aおよび図38Bに示されているものと同様の隣接ワード線のうちの1つ以上のバイアスによって仮想的に実行される。
ステップ1600:ワード線およびビット線によりアクセスし得るメモリセルのアレイを有する不揮発性メモリを提供する。
ステップ1610:消去済み状態の限界を定める所定のしきい値レベルを実質的に超えさせて1グループのメモリセルを消去する。
ステップ1620:プログラムされる各メモリセルのしきい値電圧を高めるためにある量のプログラミング波形電圧をグループの消去済みメモリセルに並行して印加する。
ステップ1630:グループのメモリセルにアクセスするワード線に所定のしきい値レベル電圧を印加する。
ステップ1632:第1の所定のバイアス電圧レベルを第1の隣接ワード線に印加し、第1の所定のバイアス電圧は第1の隣接するメモリセルのターゲット状態の第2の関数であり、第1の隣接するセルは第1の隣接ワード線によりアクセス可能であって、ベリファイされるメモリセルに隣接している。
ステップ1634:第2の所定のバイアス電圧レベルを第2の隣接ワード線に印加し、第2の所定のバイアス電圧は第2の隣接するメモリセルのターゲット状態の第2の関数であり、第2の隣接するセルは第2の隣接ワード線によりアクセス可能であって、ベリファイされるメモリセルに隣接している。
ステップ1638:所定のしきい値レベルに関してプログラムされたグループの消去済みメモリセルをベリファイするために感知する。
ステップ1640:ベリファイされたグループ中のメモリセルのそれ以上のプログラミングを禁止する。
ステップ1650:グループ中の全ての消去済みメモリセルがベリファイされたか?そうであるならば、ステップ1660に進み、そうでなければ、ステップ1620に進む。
ステップ1660:グループ中の全ての消去済みメモリセルが所定のしきい値レベルに関してプログラムされた。
前に論じられたように、ユーピン効果があると、プログラム済みセルは、その後の隣接セルのプログラム後に読み出されると見かけ上より高いしきい値レベルを伴ってより多く「プログラムされている」ように見える。これによって、同じ状態にプログラムされたセルについてのしきい値の分布が広がる。
ステップ1700:ワード線およびビット線によりアクセス可能であるメモリセルのアレイを有し、関連するターゲットしきい値レベルに関して個々のメモリセルの各々がプログラム可能である不揮発性メモリを提供する。
ステップ1710:プログラムされる個々のメモリセルの各々が関連するターゲットしきい値レベルより所定のオフセットだけ手前に対してベリファイされるように、第1のパスで1グループのメモリセルを並行してプログラムする。ここで、第1のパスにおけるプログラミングはステップ1714を含む。
ステップ1714:プログラムされる個々のメモリセルにアクセスするワード線に印加される関連するターゲットしきい値レベルと第1の隣接ワード線に印加される第1の所定のバイアス電圧とを用いて感知を行うことによって、個々のメモリセルを関連するターゲットしきい値レベルより所定のオフセットだけ手前に対してベリファイする。
ステップ1720:プログラムされる個々のメモリセルの各々が関連するターゲットしきい値レベルに対してベリファイされるように、グループを次のパスでプログラムする。
ステップ1710:プログラムされる個々のメモリセルの各々が関連するターゲットしきい値レベルより所定のオフセットだけ手前に対してベリファイされるように、第1のパスで1グループのメモリセルを並行してプログラムする。ここで、第1のパスにおけるプログラミングはステップ1712、ステップ1714、ステップ1716、およびステップ1718を含む。
ステップ1712:プログラムされる各メモリセルのしきい値電圧を高めるために所定量のプログラミング波形電圧をグループに並行して印加する。
ステップ1714:プログラムされる個々のメモリセルにアクセスするワード線に印加される関連するターゲットしきい値レベルと第1の隣接ワード線に印加される第1の所定のバイアス電圧とを用いて感知を行うことによって、個々のメモリセルを関連するターゲットしきい値レベルより所定のオフセットだけ手前に対してベリファイする。
ステップ1716:グループ中のベリファイされたメモリセルのそれ以上のプログラミングを禁止する。
ステップ1718:グループ中の全てのセルがベリファイされたか?そうであるならば、ステップ1720に進み、そうでなければ、ステップ1710に進む。
ステップ1720:プログラムされる個々のメモリセルの各々が関連するターゲットしきい値レベルに対してベリファイされるように、グループを次のパスでプログラムする。
粗大および精密プログラミングステップの2フェーズでのプログラミング手法は、米国特許第6,888,758号に記載され、既に図20および図21にも関連して記載されている。プログラミング操作が2つのベリファイレベル、すなわちターゲットベリファイレベル(精密ベリファイレベルとも呼ばれる)および精密ベリファイレベルの前の粗大ベリファイレベルを用いることが分かる。粗大ベリファイレベルは、精密ベリファイレベルから所定のオフセットだけ低くオフセットされている。
ステップ1800:ワード線およびビット線によりアクセス可能であるメモリセルのアレイを有する不揮発性メモリを提供する。
ステップ1802:メモリセルを関連するターゲットしきい値レベルに関してプログラムするために、関連するターゲットしきい値レベルより低いオフセットベリファイレベルを提供する。
ステップ1810:粗大フェーズにおけるプログラミングを可能にするために1グループのセルのビット線に第1のビット線電圧を初めに印加する。
ステップ1820:所定量のプログラミング波形電圧を印加することによりグループのメモリセルを関連するターゲットしきい値レベルに関して並行してプログラムする。
ステップ1830:プログラムされる個々のメモリセルを、個々のメモリセルにアクセスするワード線に印加された関連するターゲットしきい値レベルと第1の隣接ワード線に印加された第1の所定のバイアス電圧とを用いて感知することによって、オフセットベリファイレベルに関してベリファイする。
ステップ1832:プログラムされる個々のメモリセルを、個々のメモリセルにアクセスするワード線に印加された関連するターゲットしきい値レベルと第1の隣接ワード線に印加された第2の所定のバイアス電圧とを用いて感知を行うことによって、関連するターゲットしきい値レベルに関してベリファイする。
ステップ1840:グループの全てのメモリセルが関連するターゲットしきい値レベルに対してベリファイされたか?そうであるならば、ステップ1860に進み、そうでなければ、ステップ1850に進む。
ステップ1850:オフセットベリファイレベルに対してベリファイされた任意のメモリセルのビット線を、そのメモリセルのためのプログラミングが精密フェーズで遅らされるように、第2のビット線電圧にセットする。
ステップ1852:関連するターゲットしきい値レベルに対してベリファイされた任意のメモリセルのビット線を、そのメモリセルのためのプログラミングが禁止されるように、第3のビット線電圧にセットする。
ステップ1860:グループについて関連するターゲットしきい値レベルに関するプログラミングを終了する。
Claims (12)
- ワード線およびビット線によりアクセス可能であるNANDタイプのメモリセルのアレイを有し、関連するターゲットしきい値レベルに関して個々のメモリセルの各々がプログラム可能である不揮発性メモリにおいて、1グループの個々のメモリセルを並行してプログラムする方法であって、
プログラムされる個々のメモリセルの各々が前記関連するターゲットしきい値レベルより所定のオフセットだけ手前に対してベリファイされるように第1のパスで前記グループをプログラムするステップと、
プログラムされる個々のメモリセルの各々が前記関連するターゲットしきい値レベルに対してベリファイレベルでベリファイされるように前記グループを次のパスでプログラムするステップと、を含み、
前記第1のパスで前記グループをプログラムするステップは、プログラムされる個々のメモリセルにアクセスするワード線に印加される前記関連するターゲットしきい値レベルと、所定のオフセットをもたらすために第1の隣接ワード線に印加される非選択ワード線の標準バイアス電圧よりも低い第1の所定のバイアス電圧とを用いて感知を行うことによって、隣接するメモリセルのプログラム済み状態とは関係なく、個々のメモリセルを前記関連するターゲットしきい値レベルより所定のオフセットだけ手前に関してベリファイするステップであり、
前記グループを前記次のパスでプログラムするステップは、プログラムされる個々のメモリセルにアクセスするワード線に印加されるターゲットしきい値レベルと、前記第1の隣接ワード線に印加される前記標準バイアス電圧とを用いて感知を行うことによって、個々のメモリセルを前記関連するターゲットしきい値レベルでベリファイするステップである方法。 - 請求項1記載の方法において、
前記感知を行うことによって第1のパスでベリファイするステップは、隣接するメモリセルのプログラム済み状態とは関係なく、前記標準バイアス電圧である第2の所定のバイアス電圧を第2の隣接ワード線に印加するステップをさらに含む方法。 - 請求項1記載の方法において、
前記第1のパスで前記グループをプログラムするステップは、
(a)プログラムされる各メモリセルのしきい値電圧を高めるために所定量のプログラミング波形電圧を前記グループに並行して印加するステップと、
(b)プログラムされる個々のメモリセルにアクセスするワード線に印加される関連するターゲットしきい値レベルと、所定のオフセットをもたらすために第1の隣接ワード線に印加される非選択ワード線の標準バイアス電圧よりも低い第1の所定のバイアス電圧とを用いて感知を行うことによって、隣接するメモリセルのプログラム済み状態とは関係なく、個々のメモリセルを関連するターゲットしきい値レベルより所定のオフセットだけ手前に関してベリファイするステップと、
(c)前記グループ中のベリファイされたメモリセルのさらなるプログラミングを禁止するステップと、
前記グループの全てのメモリセルが全てベリファイされるまで(a)から(c)までを反復するステップと、
をさらに含む方法。 - 請求項3記載の方法において、
前記感知を行うことによって第1のパスでベリファイするステップは、隣接するメモリセルのプログラム済み状態とは関係なく、前記標準バイアス電圧である第2の所定のバイアス電圧を第2の隣接ワード線に印加するステップをさらに含む方法。 - 不揮発性メモリであって、
1セットのワード線および1セットのビット線によりアドレス指定可能なNANDタイプのメモリセルのアレイと、
並行してプログラミングおよびベリファイを行うための1グループのメモリセルの各々のための読み出し/書き込み回路と、
個々のワード線のためのワード線電圧源と個々のビット線のためのビット線電圧源と、を備え、
前記読み出し/書き込み回路が各メモリセルを第1のパスおよび第2のパスでプログラムするために個々のワード線のための前記ワード線電圧源と協力し、
前記第1のパスでは、関連するターゲットしきい値レベルをプログラムされるメモリセルにアクセスするワード線に印加すると共に、所定のオフセットをもたらすために第1の隣接ワード線に印加される非選択ワード線の標準バイアス電圧よりも低い第1の所定のバイアス電圧を印加する前記ワード線電圧源を用いて感知を行うことによって、前記読み出し/書き込み回路が、隣接するメモリセルのプログラム済み状態とは関係なく、メモリセルを前記関連するターゲットしきい値レベルより所定のオフセットだけ手前に関してベリファイし、
前記第2のパスでは、前記関連するターゲットしきい値レベルをプログラムされる個々のメモリセルにアクセスするワード線に印加すると共に、前記標準バイアス電圧を前記第1の隣接ワード線に印加する前記ワード線電圧源を用いて感知を行うことによって、前記読み出し/書き込み回路がメモリセルを前記関連するターゲットしきい値レベルでベリファイする不揮発性メモリ。 - 請求項5記載の不揮発性メモリにおいて、
前記ベリファイすることは、前記ワード線電圧源に、隣接するメモリセルのプログラム済み状態とは関係なく、前記標準バイアス電圧である第2の所定のバイアス電圧を第2の隣接ワード線に印加させることを含む不揮発性メモリ。 - ワード線およびビット線によりアクセス可能であるNANDタイプのメモリセルのアレイを有し、関連するターゲットしきい値レベルに関して個々のメモリセルの各々がプログラム可能である不揮発性メモリにおいて、1グループの個々のメモリセルを並行してプログラムする方法であって、
プログラムされる個々のメモリセルの各々が、前記関連するターゲットしきい値レベルより所定のオフセットだけ手前の粗大ベリファイレベルに対してベリファイされるように、前記グループを初めに粗大フェーズでプログラムするステップと、
前記グループ中の、粗大ベリファイレベルに関してベリファイされたメモリセルを精密フェーズでプログラムするステップであって、前記精密フェーズでは、プログラミングが遅くされ、メモリセルが関連するターゲットしきい値レベルに関してベリファイされるステップと、を含み、
前記グループを初めに粗大フェーズでプログラムするステップは、実際上、プログラムされる個々のメモリセルにアクセスするワード線に印加される前記関連するターゲットしきい値レベルと、所定のオフセットをもたらすために第1の隣接ワード線に印加される非選択ワード線の標準バイアス電圧よりも低い第1の所定のバイアス電圧とを用いて感知を行うことによって、隣接するメモリセルのプログラム済み状態とは関係なく、個々のメモリセルを前記粗大ベリファイレベルに関してベリファイするステップであり、
前記グループを前記精密フェーズでプログラムするステップは、プログラムされる個々のメモリセルにアクセスするワード線に印加されるターゲットしきい値レベルと、前記第1の隣接ワード線に印加される前記標準バイアス電圧とを用いて感知を行うことによって、個々のメモリセルを前記関連するターゲットしきい値レベルでベリファイするステップである方法。 - 請求項7記載の方法において、
記グループを初めに粗大フェーズでプログラムするステップは、前記粗大フェーズでプログラムされるメモリセルに実質的にゼロ電圧の第1のビット線電圧を印加するステップをさらに含む方法。 - 請求項7記載の方法において、
前記グループを精密フェーズでプログラムするステップは、前記精密フェーズでプログラムされるメモリセルに、ゼロよりは高くて電源電圧よりは低い中間電圧の第2のビット線電圧を印加するステップを含む方法。 - 不揮発性メモリであって、
1セットのワード線および1セットのビット線によりアドレス指定可能なNANDタイプのメモリセルのアレイと、
並行してプログラミングおよびベリファイを行うための1グループのメモリセルの各々のための読み出し/書き込み回路と、
個々のワード線のためのワード線電圧源と個々のビット線のためのビット線電圧源と、を備え、
前記読み出し/書き込み回路が各メモリセルを粗大フェーズおよび精密フェーズでプログラムするために個々のワード線のための前記ワード線電圧源と協力し、
前記粗大フェーズにおいて、実際上、プログラムされるメモリセルにアクセスするワード線に印加される関連するターゲットしきい値レベルを印加すると共に、所定のオフセットをもたらすために第1の隣接ワード線に印加される非選択ワード線の標準バイアス電圧よりも低い第1の所定のバイアス電圧を印加する前記ワード線電圧源を用いて感知を行うことによって、前記読み出し/書き込み回路が、隣接するメモリセルのプログラム済み状態とは関係なく、メモリセルを前記関連するターゲットしきい値レベルより所定のオフセットだけ手前の粗大ベリファイレベルに関してベリファイし、
前記精密フェーズにおいて、プログラムされる個々のメモリセルにアクセスするワード線に印加される前記関連するターゲットしきい値レベルと前記第1の隣接ワード線に印加される前記標準バイアス電圧とを用いて前記関連するターゲットしきい値レベルでベリファイする不揮発性メモリ。 - 請求項10記載の不揮発性メモリにおいて、
前記グループを粗大フェーズでプログラムすることは、前記粗大フェーズでプログラムされるメモリセルに実質的にゼロ電圧の第1のビット線電圧を印加することをさらに含む不揮発性メモリ。 - 請求項10記載の不揮発性メモリにおいて、
前記グループを精密フェーズでプログラムすることは、前記精密フェーズでプログラムされるメモリセルに、ゼロよりは高くて電源電圧よりは低い中間電圧の第2のビット線電圧を印加することを含む不揮発性メモリ。
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