TW201835927A - 記憶體系統及記憶體系統之控制方法 - Google Patents

記憶體系統及記憶體系統之控制方法 Download PDF

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Abstract

本發明之實施型態係提供可以進行記憶體裝置之更佳控制的記憶體系統及記憶體系統之控制方法。
實施型態之記憶體系統持有記憶體裝置和控制器。上述記憶體裝置包含被連接於第1單元電晶體之第1字元線，和被連接於第2單元電晶體的第2字元線。上述控制器係在判定是否完成對上述第1單元電晶體寫入第1資料值之情況，對上述記憶體裝置指示將第1驗證電壓施加至上述第1字元線，在判定是否完成對上述第2單元電晶體寫入上述第1資料值之情況，對上述記憶體裝置指示將電壓位準與上述第1驗證電壓不同的第2驗證電壓施加至上述第2字元線。

Description

記憶體系統及記憶體系統之控制方法 [相關申請]
本申請享有以日本專利申請第2017-59542號(申請日：2017年3月24日)為基礎申請的優先權。本申請藉由參照該基礎申請包含基礎申請之全部內容。
本發明之實施型態係關於記憶體系統及記憶體系統之控制方法。
非揮發性之記憶體裝置所知的有具有控制記憶體裝置之記憶體控制器的記憶體系統。
本發明之實施型態係提供可以進行記憶體裝置之更佳控制的記憶體系統及記憶體系統之控制方法。
實施型態之記憶體系統持有記憶體裝置和控制器。上述記憶體裝置包含被連接於第1單元電晶體之第1字元線，和被連接於第2單元電晶體的第2字元線。上述第1單元電晶體及上述第2單元電晶體分別能被寫入一個以上之資料 值中的任一個。上述控制器係在判定是否完成對上述第1單元電晶體寫入上述一個以上之資料值中的一個即第1資料值之情況，對上述記憶體裝置指示將第1驗證電壓施加至上述第1字元線，在判定是否完成對上述第2單元電晶體寫入上述第1資料值之情況，對上述記憶體裝置指示將電壓位準與上述第1驗證電壓不同的第2驗證電壓施加至上述第2字元線。
1‧‧‧記憶體系統
2‧‧‧主機裝置
100‧‧‧記憶體裝置
112a‧‧‧導電層
112b‧‧‧絕緣層
200‧‧‧記憶體控制器
MT‧‧‧單元電晶體
WL‧‧‧字元線
圖1為表示第1實施型態之記憶體系統之構成的方塊圖。
圖2為表示第1實施型態之記憶體單元陣列之一部分之構成的方塊圖。
圖3為表示第1實施型態之記憶體單元陣列之一部分之構成的剖面圖。
圖4為表示第1實施型態之單元電晶體之臨界值分布的圖示。
圖5為表示被施加至第1實施型態之選擇字元線的電壓之一部分的圖示。
圖6為表示被發送至第1實施型態之選擇記憶體裝置之訊號之例的圖示。
圖7為表示被施加至第1實施型態之選擇字元線的電壓之一部分的圖示。
圖8為表示相對於第1實施型態之複數字元線的調整值 的圖示。
圖9表示第1實施型態之調整值管理表之內容之一例的圖示。
圖10表示第1實施型態之調整值管理表之內容之另一例的圖示。
圖11表示第1實施型態之動作之流程之一例的流程圖。
圖12為表示第1實施型態之臨界值電壓分布和參考用之臨界值分布的圖示。
圖13為表示第2實施型態之記憶體單元陣列之一部分之構成的方塊圖。
圖14為表示第2實施型態之記憶體單元陣列之一部分的斜視剖面圖。
圖15為表示第2實施型態之記憶體單元陣列之一部分的剖面圖。
圖16為表示相對於第2實施型態之複數字元線的調整值的圖示。
圖17為表示第2實施型態之變形例之記憶體系統陣列之一部分的剖面圖。
圖18為表示相對於第2實施型態之變形例之複數字元線的調整值的圖示。
圖19表示第3實施型態之調整值管理表之內容之一例的圖示。
圖20為表示第4實施型態之記憶體系統之構成的方塊 圖。
以下，參照圖式說明實施型態之記憶體系統及記憶體系統之控制方法。另外，在以下之說明中，對具有相同或類似之機能之構成賦予相同的符號。而且，有省略該些構成之重複說明之情況。再者，本案中所稱的「根據XX」意味著「至少根據XX」，也包含除了XX外的其他要素之情況。「根據XX」並不限定於直接使用XX之情況，也包含根據對XX進行運算或加工之情況。「XX」係任意要素(例如，任意設定值或指標、物理量、其他資訊)。再者，本案所稱的「連接」並不限定於直接性的連接，也包含使導電性要素介入的電性連接。
實施型態之記憶體系統能實現例如記憶體系統之寫入之高速化，和藉由寫入之適合化降低讀出錯誤之雙方。例如，本實施型態之記憶系統係藉由增大資料之寫入時之編程迴路間的電壓之差△Vpgm(後述)，以謀求寫入之高速化。但是，當增大差△Vpgm時，相對於各資料值之單元電晶體的臨界值電壓分布之範圍寬廣，有讀出錯誤增加的情況。於是，本實施型態之記憶體系統，係因應例如字元線之物理性位置或根據其他特性的單元電晶體之容易被寫入的偏差等，調整判定資料值之寫入完成所使用的驗證電壓之值，依此，抑制單元電晶體之臨界值電壓分布之寬度變寬。因此，記憶體系統即使在使用很大的差△Vpgm之情況 下，亦可以謀求降低讀出錯誤。
(第1實施形態) [1.1.構成(構造)] [1.1.1.記憶體系統]
圖1為表示第1實施型態之記憶體系統1之構成的方塊圖。如圖1所示般，記憶體系統1係當作主機裝置2用之儲存器而發揮機能。例如，記憶體系統1係與主機裝置2通訊，根據來自主機裝置2之指令(命令)，保持來自主機裝置2之資料，再者，對主機裝置2輸出資料。
主機裝置2係例如伺服器電腦或個人電腦等，實施資訊處理，使用記憶體系統1而記憶資料。主機裝置2係將藉由記憶體系統1所提供之記憶空間分割成複數之邏輯區域，對各邏輯區域賦予邏輯位址。主機裝置2係使用邏輯位址，管理記憶體系統1之記憶空間。主機裝置2係當決定在某邏輯區域保持寫入對象之資料時，對寫入對象資料分配所決定的邏輯位址。而且，主機裝置2係對記憶體系統1指示將寫入對象資料寫入至藉由邏輯位址所特定之邏輯區域。再者，主機裝置2係藉由邏輯位址，特定記憶體系統1中之讀出對象之資料。
記憶體系統1係例如SDTM卡般之記憶體卡或SSD(Solid State Device)。記憶體系統1包含複數記憶體裝置100和記憶體控制器200。記憶體裝置100及記憶體控制器200即使為被不同的封裝體密封(例如，藉由樹脂密封)的晶片亦 可，即使為一個晶片亦可。
複數記憶體裝置100具有互相相同的要素及連接。因此，在以下，以一個記憶體裝置100代表予以敘述。針對該代表性的記憶體裝置100之敘述也適用於其他記憶體裝置100。記憶體裝置100係非揮發性地記憶資料之記憶體裝置，例如NAND型快閃記憶體。
記憶體控制器200係在記憶體控制器200之內部具有記憶部(例如，後述之RAM22)，同時接收來自主機裝置2之指示，控制記憶體裝置100。記憶體裝置100之控制包含與從主機裝置2接收到之指示無關係的控制，和根據從主機裝置2所接收到之指示的控制。例如，記憶體控制器200係將藉由主機裝置2指示寫入之資料寫入至記憶體裝置100。再者，記憶體控制器200係從記憶體裝置100讀出藉由主機裝置2指示讀出之資料而發送至主機裝置2。
並且，記憶體控制器200管理記憶體裝置100。記憶體控制器200所致的管理包含位址之映射的管理及記憶體裝置100之狀態的管理。「位址之映射」係使邏輯位址和物理位址建立關聯的映射。「物理位址」係特定藉由記憶體裝置100被提供之記憶區域的資訊。例如，記憶體控制器200係當指示寫入時，藉由位址變換表管理指示寫入之資料之寫入目標的邏輯位址，和該資料被寫入的記憶體裝置100中之記憶區域之物理位址。記憶體控制器200係當指示來自某邏輯位址之記憶區域的資料之讀出時，參照位址變換表，得知與該邏輯位址建立關聯的物理位址，從所得知 之物理位置之記憶區域讀出資料。記憶體裝置100之狀態的管理包含記憶體裝置100之不良記憶區域(後述之區塊BLK)之管理、耗損平均、垃圾回收及再生等。「參照」意味著指從保持某資訊之機能部或物理性要素取得資訊。另外，某機能部「參照資訊」包含從位於該機能部之外部的機能部或物理性要素取得資訊之情況，和從位於該機能部之內部的次機能部或物理性要素取得資訊之情況的雙方。再者，「得知」係指成為可以處理某資訊(例如，發送或用於運算)的狀態。另外，即使將「參照」及「得知」分別改稱為「取得」或「獲取」等亦可。
[1.1.2.記憶體控制器]
記憶體控制器200包含主機介面21、RAM(Random Access Memory)22、ROM(Read Only Memory)23、記憶體介面24、ECC電路25及全體控制部26。記憶體控制器200包含例如CPU(Central Processing Unit)等之處理器作為硬體，被記憶於ROM23且被載入於RAM22上之韌體(程式)藉由處理器被實行，而實行主機介面21、記憶體介面24、ECC電路25及全體控制部26的各個機能之一部分或全部。主機介面21、RAM22、ROM23、記憶體介面24、ECC電路25及全體控制部26藉由匯流排互相被連接。
主機介面21包含為了符合記憶體控制器200和主機裝置2具有的通訊規格而連接成能夠通訊所需的硬體要素及(或)軟體。即是，主機介面21包含匯流排對主機裝置2之 物理性連接用的硬體(例如，連接器及(或)插銷)，經由匯流排與主機裝置2連接。再者，主機介面21實行依照主機介面21所符合的通訊規格使記憶體控制器200和主機裝置2能夠通訊之各種處理。主機介面21及(或)主機介面21符合的通訊規定之例包含ATA(Advanced Technology Attachment)、SATA(Serial ATA)、SAS(Serial Attached Small computer system interface)、及PCIe(Peripheral Component Interconnect Express)。
RAM22係例如揮發性記憶體。RAM22係被設置在記憶體控制器200之內部的記憶部之一例。RAM22具有暫時性保持資料，作為緩衝器之機能。被保持於RAM22的資料包含從主機裝置2被接收的資料、被發送至主機裝置2之資料、被寫入至主機裝置100之資料(寫入資料)、從記憶體裝置100被讀出之資料(讀出資料)、表示記憶體裝置100之狀態並且為了記憶體裝置100的控制藉由全體控制部26而被參照的各種管理資料，及韌體。上述管理資料包含位址變換表、動作管理表T1及調整值管理表T2。
在動作管理表T1中，管理對記憶體裝置100之性能或動作造成影響之各種參數之值。各種參數之例包含相對於字元線WL或位元線BL之施加電壓的值(包含寫入電壓、讀出電壓及驗證電壓(後述)之值)等。在調整值管理表T2中，管理用以調整驗證電壓之電壓位準之複數調整值(偏置值)。針對調整值管理表T2，詳細於後述。另外，在此，為了便於說明，雖然分別表示動作管理表T1和調整值管理 表T2，調整值管理表T2即使為動作管理表T1之一部分亦可。
ROM23為非揮發性記憶體之一例。ROM23記憶上述管理資料及韌體。被記憶於ROM23之各種管理表及韌體被載入於RAM22上被利用。另外，被載入於RAM22上被利用之管理資料之一部分即使取代ROM23，被記憶於記憶體裝置100之記憶部(ROM區域)11a亦可。記憶體裝置100之記憶部11a藉由例如後述之記憶體單元陣列11之一個以上之區塊BLK被實現。
記憶體介面24藉由NAND匯流排與記憶體裝置100物理性連接，進行依照NAND介面的訊號之發送接收。NAND匯流排傳輸依照NAND介面的訊號。依照NAND介面之訊號包含例如各種控制訊號、輸入輸出訊號DQ及就緒/忙碌訊號Ry/BYn。輸入輸出訊號DQ具有例如8位元之寬度，包含指令(CMD)、寫入資料及讀出資訊(DATA)、位址訊號(ADD)及各種管理資料。就緒/忙碌訊號RY/BYn係每個記憶體裝置100獨立，例如依據高位準及低位準，表示發送所對應的就緒/忙碌訊號RY/BYn之記憶體裝置100分別就緒狀態及忙碌狀態。記憶體裝置100在就緒狀態接受來自記憶體控制器200之指示，在忙碌狀態不接受來自記憶體控制器200之指示。
ECC電路25生成用以訂正某實體性資料之錯誤的錯誤訂正資料。實體性資料包含從主機裝置2指示寫入之資料及管理資料。實體性資料和與其實體性資料對應的錯誤訂 正資料之組作為寫入資料被寫入至記憶體裝置100。再者，ECC電路25係對來自記憶體裝置100之讀出資料進行運算，嘗試取得讀出資料所含的正確(錯誤被訂正)的資料(例如，主機讀出資料或管理資料等)。
全體控制部26藉由例如處理器及RAM22之機能之一部分被實現。全體控制部26控制主機介面21、RAM22、ROM23、記憶體介面24及ECC電路25。全體控制部26係於寫入及讀出之時，邊控制RAM22及記憶體介面24，邊進行上述位址映射管理及(或)記憶體裝置100之狀態的管理。
[1.1.3.記憶體裝置]
記憶體裝置100包含記憶體單元陣列11、序列器(控制電路)12、電位生成電路13、驅動器14、列解碼器15及感測放大器16等之要素。
記憶體單元陣列11包含複數區塊(記憶體區塊)BLK(BLK0、BLK1、...)。區塊BLK係記憶體陣列11之某物理性的單位，各區塊BLK中之資料一起被消去。各區塊BLK包含單元電晶體MT(參照圖2)。單元電晶體MT非揮發性地保持來自記憶體控制器200之寫入資料。
序列器12係根據指令CMD，控制電位生成電路13、驅動器14及感測放大器16等。序列器12包含暫存器121及定時器122。暫存器121包含複數之記憶區域。各記憶區域能夠藉由唯一的位址特定，能夠記憶一個或複數位元之資訊。暫存器121在各記憶區域保持各種資料。
電位生成電路13生成各種電位(電壓)。被生成之電位被供給至驅動器14及感測放大器16等之要素。
驅動器14接受位址訊號ADD，根據來自電位生成電路13之電位中之位址訊號ADD，選擇一些電位，將被選擇的電位供給至列解碼器15。
列解碼器15接受位址訊號ADD，根據位址訊號ADD，選擇一個區塊BLK。而且，列解碼器15將來自驅動器14之電位傳輸至被選擇的區塊BLK。
感測放大器16係用以放大來自單元電晶體MT之電流的電路。感測放大器16係感測單元電晶體MT之狀態，根據被感測到的狀態，生成讀出資料。再者，感測放大器16係將寫入資料傳輸至單元電晶體MT。但是，藉由感測放大器16感測單元電晶體MT之狀態的方式並不限定於特定之方式，即使為放大電流以外之方式亦可。
[1.1.3.1.單元陣列]
圖2係表示本實施型態之記憶體單元陣列11之一部分之要素及連接之例，且表示區塊BLK0之要素及連接，以及關聯的要素之圖示。記憶體單元陣列11之複數的(例如全部的)區塊BLK皆包含圖2所示之要素及連接。本實施型態之半導體裝置100係例如複數字元線WL被排列成平面狀之記憶體裝置100(所謂的二次元NAND記憶體)。
如圖所示般，m(m為自然數)條之位元線BL0~BLm-1之各個在各區塊BLK中，與一個串列STR連接。各串列 STR包含一個第1選擇閘極電晶體ST、複數單元電晶體MT及一個第2選擇閘極電晶體DT。第1選擇閘極電晶體ST、複數單元電晶體MT及第2選擇閘極電晶體DT係依此順序被串聯連接於源極線SL和一個位元線BL之間。
第1選擇閘極電晶體ST之控制閘極電極被連接於第1選擇閘極線(源極側選擇閘極線)SGSL。第1選擇閘極線SGSL係控制第1選擇閘極電晶體ST之控制閘極電極的控制訊號線。第1選擇閘極電晶體ST係根據通過第1選擇閘極線SGSL而被施加的電壓，選擇性地連接複數單元電晶體MT和源極線SL線之間。
第2選擇閘極電晶體DT之控制閘極電極被連接於第2選擇閘極線(汲極側選擇閘極線)SGSL。第2選擇閘極線SGDL係控制第2選擇閘極電晶體DT之控制閘極電極的控制訊號線。第2選擇閘極電晶體DT係根據通過第2選擇閘極線SGDL而被施加的電壓，選擇性地連接複數單元電晶體MT和位元線BL之間。
單元電晶體MT包含控制閘極電極及從周圍被絕緣之電荷蓄積層，根據電荷蓄積層中之電荷量，非揮發性地保持資料。單元電晶體MT係藉由寫入在電荷蓄積層注入電子，為了消去，從電荷蓄積層抽取電子。
在各區塊BLK中，單元電晶體MT之控制閘極電極被連接於字元線WL。字元線WL係用以從記憶體單元陣列11之中選擇排列一列的1群單元電晶體MT之控制訊號線。單元電晶體MT係被設置在字元線WL和位元線BL(BL0~ BLm-1)之交差部。而且，藉由對被連接於進行讀出或寫入之單元電晶體MT之字元線WL(以下，有被稱為「選擇字元線WL」之情形)施加特定電壓，能夠進行單元電晶體MT之讀出或寫入。
在各區塊BLK中，不同的串列STR中所包含之複數單元電晶體MT，共同連接有與一個位址對應之字元線WL。共有字元線WL之單元電晶體MT之組被稱為單元元件CU。一個單元元件CU所含的複數單元電晶體MT一起寫入資料，或一起讀出資料。一個單元元件CU之記憶空間包含一個或複數頁面。
[1.1.3.2.單元陣列之物理性構造]
圖3係表示本實施形態之記憶體單元陣列11之一部分的要素之物理性構造的剖面圖。如圖3所示般，記憶體單元陣列11具有半導體基板111、複數字元線WL(WL0~WL15)、第1選擇閘極線SGSL及第2選擇閘極線SGDL。另外，在圖3中，雖然表示16條字元線WL排列之例，但是字元線WL之數量並不限定於該例。
半導體基板111為「基板」之一例。半導體基板111意味著成為設置複數字元線WL、第1選擇閘極線SGSL及第2選擇閘極線SGDL之基座的構件。半導體基板111即使被稱為「基座」或「支撐體」亦可。半導體基板111具有平面狀地擴寬的基準面111a。另外，在本案所稱的「平面狀」也包含具有程度之凹凸的情況。
複數字元線WL、第1選擇閘極線SGSL及第2選擇閘極線SGDL被排列在與半導體基板111之基準面111a略平行之方向上。複數字元線WL、第1選擇閘極線SGSL及第2選擇閘極線SGDL互相略平行地延伸。複數字元線WL位於第1選擇閘極線SGSL和第2選擇閘極線SGDL之間。在此所稱的「複數字元線WL」意味著被連接於互相相同之串列STR所含的複數單元電晶體MT的複數字元線。換言之，「複數字元線WL」意味著與互相被電性串聯連接之複數單元電晶體MT連接的複數字元線。
另外，即使在複數字元線WL和第1選擇字元線SGSL之間設置第1虛擬線亦可。同樣，即使在複數字元線WL和第2選擇字元線SGDL之間設置第2虛擬線亦可。第1虛擬線及第2虛擬線係指不被連接於當作單元電晶體MT而發揮機能的電晶體之導電線。第1虛擬線及第2虛擬線係以被施加至第1選擇閘極線SGSL及第2選擇閘極線SGDL之電壓所致的影響難以傳至字元線WL之方式，作為複數字元線WL和選擇閘極線SGSL、SGDL之間的緩衝部。
在本實施型態中，複數字元線WL包含第1端字元線WLE1、第2端字線WLE2及中央字元線WLC。第1端字元線WLE1係複數字元線WL中位於第1端(第1側之端)的字元線WL。例如，第1端字元線WLE1係複數字元線WL中，最接近第1選擇閘極線SGSL之字元線WL。在圖3所示之例中，字元線WLO相當於第1端字元線WLE1。
同樣，第2端字元線WLE2係複數字元線WL中位於第2 端(第2側之端)的字元線WL。第2側係第1側的相反側。例如，第2端字元線WLE2係複數字元線WL中，最接近第2選擇閘極線SGDL之字元線WL。在圖3所示之例中，字元線WL15相當於第2端字元線WLE2。
中央字元線WLC係在複數字元線WL中，例如從第1端字元線WLE1的距離和從第2端字元線WLE2的距離之差為最小的字元線。例外，「中央」這樣的名稱係為了便於說明而標示。因此，中央字元線WLC無須從第1端字元線WLE1及第2端字元線WLE2位在等距離上。在圖3所示之例中，字元線WL7及字元線WL8之各個相當於中央字線WLC。當以一個觀點觀看時，中央字元線WLC係位於第1端字元線WLE1和第2端字元線WLE2之間的字元線WL。
在本實施型態中，第1端字元線WLE1係「第1字元線」之一例。再者，被連接於第1端字元線WLE1之單元電晶體MT係「第1單元電晶體」之一例。另外，中央字元線WLC係「第2字元線」之一例。再者，被連接於中央字元線WLC之單元電晶體MT係「第2單元電晶體」之一例。
但是，「第1字元線」及「第2字元線」並不限定於上述例。例如，「第1字元線」即使為第2端字元線WLE2亦可。再者，「第1字元線」即使係複數字線WL中，位於端部之字元線WL(第1端字元線WLE1及第2端字元線WLE2)以外之字元線亦可。再者，第1端字元線WLE1為「第1字元線」，第2端字元線WLE2為「第2字元線」亦可。
[1.1.3.2.單元電晶體]
記憶體裝置100可以在一個單元電晶體MT保持1位元以上之資料。圖4為表示每1單元電晶體MT保持2位元之資料的單元電晶體MT之臨界值電壓之分布的圖示。各單元電晶體MT之臨界值電壓具有因應被保持的2位元資料之值。各單元電晶體MT能具有4個臨界值電壓中之任一者。
即使保持某相同2位元資料的複數單元電晶體MT，亦能夠具有互相不同的臨界值電壓。因此，保持某相同資料的複數單元電晶體MT之臨界值電壓形成一個分布。4個臨界值電壓之中，從最低分布依序分別屬於4個分布的單元電晶體MT各為Er位準、A位準、B位準及C位準。Er位準、A位準、B位準及C位準被視為例如分別保持例如“11”資料、“01”資料、“00”資料、”10”資料之狀態而被處置。Er位準相當於消去狀態。一般而言，資料被寫入至消去狀態之單元電晶體MT。在此，“01”資料為「第1資料值」之一例。“00”資料為「第2資料值」之一例。“10”資料為「第3資料值」之一例。本案所稱的「資料值」係指被保持於單元電晶體MT之資料的值。「第1資料值」、「第2資料值」及「第3資料值」該些所屬的臨界值電壓之分布的位準互相不同。
如圖4所示般，A位準、B位準及C位準之單元電晶體MT之臨界值電壓分別高於Er位準、A位準及B位準之單元電晶體MT之臨界值電壓。具有讀出電壓VA未滿之臨界值電壓的單元電晶體MT被判斷成處於Er位準。具有讀出電 壓VA以上讀出電壓VB未滿之臨界值電壓的單元電晶體MT被判斷成處於A位準。具有讀出電壓VB以上讀出電壓VC未滿之臨界值電壓的單元電晶體MT被判斷成處於B位準。具有讀出電壓VC以上之臨界值電壓的單元電晶體MT被判斷成處於C位準。有讀出電壓VA、VB、VC各被稱為讀出電壓Vcgr之情況。電壓Vread係被施加至非讀出對象之字元線WL之感測電晶體MT之控制閘極電極的電壓。電壓Vread較任一的單元電晶體MT之臨界電壓高。
在每個保持1單元電晶體MT保持複數位元之資料之情況，一個單元元件CU之單元電晶體MT之2位元中之同一方的位元之組構成一個頁面。具體而言，上位位元之組構成上頁，下位位元之組構成下頁。
再者，為了確認寫入完成(驗證)，使用驗證電壓AV、BV及CV。「驗證」係指確認被寫入之單元電晶體MT的寫入是否完成。即是，若驗證電壓AV、BV或CV被施加至連接於寫入對象之單元電晶體MT之字元線(選擇字元線)WL，被寫入成A位準、B位準及C位準的單元電晶體(選擇單元電晶體)MT分別具有驗證電壓AV、BV即CV以上之大小的臨界值電壓時，判斷對被寫入成該位準之單元電晶體MT的寫入完成。換言之，在驗證中，非選擇字元線WL(非選擇單元電晶體MT)被供給電壓Vread。選擇字元線WL被供給驗證電壓。其結果，在不流通特定的單元電流之情況，判斷對選擇單元電晶體MT的寫入完成。驗證電壓BV及CV分別高於驗證電壓AV及BV。驗證電壓AV、 BV、CV分別有被稱為驗證電壓Vvf之情況。
3位元以上之資料也可能藉由至此被記載的原理的擴充，藉由一個單元電晶體MT而被保持。再者，在每個一單元電晶體MT保持1位元之資料之情況，使用圖4所示之2個位準。
[1.2.動作] [1.2.1.朝單元電晶體之寫入動作]
接著，針對朝單元電晶體MT之寫入動作予以說明。
圖5為在朝記憶體裝置100之寫入動作中，沿著時間表示被施加至選擇字元線WL之電壓的一部分之圖示。如圖5所示般，寫入動作包含複數編程迴路。各編程迴路包含編程及其他之步驟(驗證之階段、寫入未完成單元電晶體MT之計數的階段等)。「編程」係意味著為了使選擇單元電晶體MT保持與寫入之資料值對應的臨界值電壓，對選擇字元線WL施加編程電壓Vpgm的動作。
在此，在第p編程迴路(p為自然數)之編程中，被施加至選擇字元線WL之編程電壓Vpgm，被設定成較在第p-1編程迴路之編程中，藉由被施加至選擇字元線WL之編程電壓Vpgm，僅高出例如差△Vpgm(或是差△VpgmL)。而且，藉由重複實行如此之編程迴路，被施加至選擇字元線WL的電壓一點一點地(每次以差△pgm(或是每次以△VpgmL))被升高。而且，在各編程迴路所含之驗證的階段中，判定是否完成朝選擇單元電晶體MT寫入期望之資料 值。在驗證之階段中，判定完成朝選擇單元電晶體MT寫入期望之資料值之情況，在之後的編程迴路中，控制寫入動作使不施加編程電壓Vpgm。
差△Vpgm係作為在第p編程迴路之編程中被施加至選擇字元線WL之編程電壓Vpgm，和在第p-1編程迴路之編程中被施加至選擇字元線WL之編程電壓Vpgm的電壓差的預設值(基準值)而被設定之值。即是，預設的差△Vpgm係在記憶體裝置100之初期狀態(值不被變更之狀態)中被使用的值。差△Vpgm例如被登錄於動作管理表T1，能夠藉由記憶體控制器200而參照。
在本實施型態中，在動作管理表T1中，進一步登錄著差△VpgmL，作為在第p編程迴路中被施加至選擇字元線WL之電壓，和在第p-1編程迴路之編程中被施加至選擇字元線WL之電壓的電壓差之另外的設定值。差△VpgmL為較差△Vpgm大的值。記憶體控制器200係藉由參照動作管理表T1能夠得知差△VpgmL。記憶體控制器200即使使用差△VpgmL取代差△Vpgm，在每編程迴路提高被施加至選擇字元線WL之電壓亦可。藉由使用比差△Vpgm大的差△VpgmL，提高被施加至選擇字元線WL之電壓，可以謀求寫入之高速化。
另外，寫入之高速化，即使藉由提高編程電壓Vpgm之初期值，取代使用大的差△VpgmL或加上此來進行亦可。「編程電壓Vpgm之初期值」係在第1次之編程迴路中被施加至選擇字元線WL之電壓。在此情況下，控制器200 即使對記憶體裝置100指示事先被設定成較高的編程電壓Vpgm之初期值(或是，相對於編程電壓Vpgm之初期值之預設值的調整值)，以取代編程電壓Vpgm之初期值的預設值亦可。事先被設定成較高的編程電壓Vpgm之初期值(或是，相對於編程電壓Vpgm之初期值之預設值的調整值)，例如被登錄於動作管理表T1。另外，在以下之實施型態中，針對寫入之高速度化，以使用差△VpgmL之例為代表進行說明。但是，在該些說明中，即使將使用差△VpgmL改稱為提高編程電壓Vpgm之初期值亦可。
差△VpgmL之使用係依據記憶體控制器200藉由例如先行於寫入指示的調整指令而被指示。另外，調整指令即使指定差△VpgmL之值(或是差△Vpgm和差△VpgmL之差)亦可。例如，記憶體控制器200在朝記憶體裝置100大部分的寫入中，指示使用差△VpgmL。例如，記憶體控制器200即使在朝記憶體裝置100所有的寫入中，指示使用差△VpgmL亦可。以下之記載係依據任何的寫入皆使用差△VpgmL之例。
[1.2.2.驗證電壓的調整]
接著，針對驗證電壓Vvf之調整予以說明。
如上述般，例如在進行使用比起差△Vpgm大的差△VpgmL進行寫入之情況，有相對於各資料值的單元電晶體MT之臨界值電壓分布之寬度變廣，讀出錯誤增加之情形。在此，單元電晶體MT之寫入容易性係根據例如字元線WL之 物理性位置而存在偏差。於是，本實施型態之記憶體系統1係根據字元線WL之物理性位置，在每個字元線WL調整驗證電壓Vvf之值，依此抑制單元電晶體MT之臨界值電壓分布之寬度變寬。
在本實施型態中，驗證電壓Vvf之預設值(共同基準值)被登錄於動作管理表T1。驗證電壓Vvf之預設值係在記憶體裝置100之初期狀態(值不被變更之狀態)中被使用的值。驗證電壓Vvf之預設值相對於複數字元線WL(例如，與互相相同的串列STR對應之複數字元線WL)共同被設定(設定相同的值)。例如，驗證電壓Vvf之預設值係因應記憶體裝置100之複數疲乏度而設定複數。另外，驗證電壓Vvf之預設值即使被記憶於記憶體裝置100之記憶部11a，以取代被登錄動作管理表T1之情況，藉由被讀出於序列器12之暫存器121而被使用亦可。
驗證電壓Vvf之預設值包含分別與為上述單元電晶體MT之資料保持狀態的A位準、B位準及C位準對應之驗證電壓AV、BV及CV之值。即是，驗證電壓Vvf之預設值包含驗證電壓AV之預設值(第1共同基準值)、驗證電壓BV之預設值(第2共同基準值)及驗證電壓CV之預設值(第3共同基準值)。驗證電壓AV之預設值相對於複數字元線WL共同被設定。同樣，驗證電壓BV之預設值相對於複數字元線WL共同被設定。驗證電壓CV之預設值相對於複數字元線WL共同被設定。
記憶體控制器200係藉由參照動作管理表T1能夠得知 驗證電壓Vvf之預設值。驗證電壓Vvf之預設值係藉由記憶體控制器200先行於後述驗證電壓Vvf之調整值△DAC之使用指示，被選擇記憶體裝置100指示。例如，驗證電壓Vvf之預設值係依據記憶體控制器200藉由先行於寫入指示之調整指令，被選擇記憶體裝置100指示。另外，如上述般，驗證電壓Vvf之預設值即使藉由從記憶體裝置100之記憶部11a被讀出至序列器12之暫存器121，以取代從記憶體控制器200被指示至記憶體裝置100之情況下被使用亦可。
圖6為順著時間表示為了寫入從記憶體控制器200被發送至選擇記憶體裝置100之訊號。如圖6所示般，記憶體控制器200係發送與驗證電壓Vvf有關之調整值使用指示。調整值使用指示包含指令ZZh及調整值△DAC之訊號。指令ZZh係在藉由後續寫入指示中的寫入，針對驗證電壓Vvf，指示使用與預設值不同的值。調整值△DAC表示相對於驗證電壓Vvf之預設值的調整值(後述調整值△Vvf)。
記憶體控制器200係接續於表示調整值△DAC之訊號，發送寫入指示。寫入指示包含指令Xβh(β為1或2)、指令80h、位址訊號ADD、寫入資料D0~Dr(r為自然數)及指令γδh(γδ為YY或10)。指令Xβh指定寫入對象之頁面，根據寫入對象之頁面互相不同。例如，為了表示朝下頁及上頁之寫入，分別發送指令X1h及X2h。再者，於每1單元電晶體MT記憶1位元之情況，指令Xβh不被發送。
指令γδh係指示寫入之保留或實行。2頁面之一起被寫入至寫入對象之單元元件CU。因此，若2頁面之資料被發 送至選擇記憶體裝置100時，為了指示寫入之保留，在指令γδh之位置，發送指令YYh。另外，若2頁面之資料被發送至記憶體裝置100時，為了指示寫入之實行，在指令γδh之位置，發送指令10h。另外，單元元件CU即使區分相對於下頁之寫入和相對於上頁之寫入而進行亦可。
圖7為表示在調整值使用指示後續的寫入指示所致的寫入，順著時間表示在如此之寫入中被施加至選擇字元線WL之電壓。如圖7所示般，驗證之階段，因應進行驗證之編程迴路號碼，包含針對A位準、B位準及C位準之一個或複數的驗證。例如，編程迴路號碼小之期間，因無臨界值電壓上升至C位準之單元電晶體MT，故進行針對A位準及B位準之驗證。另外，編程迴路號碼大之期間，因朝A位準寫入之單元電晶體MT皆通過驗證，故不進行針對A位準之驗證。
在此，於使用驗證電壓Vvf之預設值而進行驗證之情況，在A位準、B位準及C位準之驗證之期間，在選擇字元線WL被分別被施加驗證電壓AV、BV、CV。在本實施型態中，調整指令ZZh指示在驗證使用從驗證電壓Vvf之預設值減去調整值△Vvf之值。即是，在本實施型態中，藉由使用驗證電壓Vvf之預設值，相對於預設值之調整值△Vvf，在A位準、B位準及C位準用之驗證之期間，選擇字元線WL分別被施加驗證電壓AVS、BVS、CVS。驗證電壓AVS、BVS、CVS分別小於設預的驗證電壓AV、BV、CV。
例如，驗證電壓AVS和驗證電壓AV之差、驗證電壓BVS和驗證電壓BV之差，及驗證電壓CVS和驗證電壓CV之差任一者皆為調整值△Vvf。例如，驗證電壓AVS和驗證電壓AV之差、驗證電壓BVS和驗證電壓BV之差，及驗證電壓CVS和驗證電壓CV之差即使互相不同亦可。另外，針對驗證電壓AVS和驗證電壓AV之差、驗證電壓BVS和驗證電壓BV之差，及驗證電壓CVS和驗證電壓CV之差互相不同，使用圖10於後述。
在此，如上述般，單元電晶體MT之寫入容易性係根據例如字元線WL之物理性位置而存在偏差。於是，在本實施型態中，與驗證電壓Vvf有關之調整值△Vvf係因應字元線WL之物理性位置而被設定。在本實施型態中，分別對複數字元線WL設定與驗證電壓Vvf有關之調整值△Vvf。即是，為了不同之選擇字元線WL，使用值互相不同的△Vvf。
圖8係表示第1選擇閘極線SGSL，和位於第2選擇閘極線SGDL之間的複數字元線WL之位址，和對各字元線WL各別設定的調整值△Vvf。圖8係表示1串列STR包含16單元電晶體MT，與被連接於其單元電晶體MT之16字元線WL有關的例。以下，使用分別與字元線WL0~WL15對應之調整值△Vvf0~△Vvf15的稱呼。在本實施型態中，字元線WL0~WL15排列在字元線WLN(N為自然數)之N的值越大，例如離第1選擇閘極線SGSL越遠之方向上。另外，字元線WL之位址(字元線WL0~WL15)之標示方法並不限定 於上述例，即使以相反之順序(排列成字元線WLN(N為自然數)之N的值越大，越接近第1選擇閘極線SGSL之順序)標示亦可。
如圖8所示般，在複數字元線WL，兩端之字元線WL0及WL15(上述第1端字元線WLE1及第2端字元線WLE2)用之調整值△Vvf0及△Vvf15之值(例如絕對值)係在調整值△Vvf0~△Vvf15之中為最大。另外，中央之字元線WL7及WL8(上述中央字元線WLC)用之調整值△Vvf7及△Vvf8之值(例如，絕對值)在△Vvf0~△Vvf15之中為最小，例如零。
在本實施型態中，接近於字元線WL0(第1端字元線WLE1)的複數字元線WL1、WL2、WL3用之調整值△Vvf1、△Vvf2、△Vvf3具有正的值。另外，調整值△Vvf1、△Vvf2、△Vvf3即使為負的值亦可，或是即使為正的值和負的值之組合亦可。在本實施型態(調整值△Vvf並非正的值和負的值之組合之情況)，調整值△Vnf0、△Vvf1、△Vvf2、△Vvf3之值(例如絕對值)係△VvfN(N為自然數)之N之值越大變得越小。同樣，接近於字元線WL15(第2端字元線WLE2)的複數字元線WL14、WL13、WL12用之調整值△Vvf14、△Vvf13、△Vvf12具有正的值。另外，調整值△Vvf14、△Vvf13、△Vvf12即使為負的值亦可，或是即使為正的值和負的值之組合亦可。在本實施型態中，調整值△Vvf15、△Vvf14、△Vvf13、△Vvf12之值(例如絕對值)係△VvfN(N為自然數)之N的值越小變得越小。 另外，字元線WL4、WL5、WL6、WL7、WL8、WL9、WL10、WL11用之調整值△Vvf4、△Vvf5、△Vvf6、△Vvf7、△Vvf8、△Vvf9、△Vvf10、△Vvf11為例如零。
在設定以上般之調整值△Vvf之情況，作為調整後之驗證電壓VvfS，被施加至兩端字元線WL0及WL15(第1端字元線WLE1及第2端字元線WLE2)之驗證電壓Vvf0、Vvf15在驗證電壓Vvf0~Vvf15之間為最小。另外，作為調整後之驗證電壓VvfS，被施加至中央之字元線WL7及WL8(上述中央字元線WLC)之驗證電壓Vvf7、Vvf8在驗證電壓Vvf0~Vvf15中為最大。
在本實施型態中，作為調整後之驗證電壓VvfS，被施加至接近字元線WL0(第1端字元線WLE1)之複數字元線WL1、WL2、WL3之驗證電壓Vvf1、Vvf2、Vvf3具有較被施加至中央之字元線WL7及WL8之驗證電壓Vvf7、Vvf8低的值。例如，為調整後之驗證電壓VvfS的驗證電壓Vvf3、Vvf2、Vvf1、Vvf0係VvfN(N為自然數)之N之值越小變得越低。同樣，作為調整後之驗證電壓VvfS，被施加至接近字元線WL15(第2端字元線WLE2)之複數字元線WL14、WL13、WL12之驗證電壓Vvf14、Vvf13、Vvf12具有較被施加至中央之字元線WL7及WL8之驗證電壓Vvf7、Vvf8低的值。例如，為調整後之驗證電壓VvfS的驗證電壓Vvf12、Vvf13、Vvf14、Vvf15係VvfN(N為自然數)之N之值越大變得越低。另外，作為調整後之驗證電壓VvfS，被施加至字元線WL4、WL5、WL6、WL7、WL8、WL9、 WL10、WL11之驗證電壓Vvf4、Vvf5、Vvf6、Vvf7、Vvf8、Vvf9、Vvf10、Vvf11例如互相相同。
但是，圖8所示之調整值△Vvf終究係例示。例如，即使△Vvf2、△Vvf3及△Vvf13、△Vvf12等為零，以取代圖8所示之例亦可。再者，△Vvf4~△Vvf11之一個以上並非零，具有正的值，以取代圖8所示之例亦可。
再者，也與一個串列STR對應於較上述16條字元線WL多或較少之字元線WL對應之情況相同。即是，兩端之字元線WL用之調整值△Vvf為最大之值(例如，絕對值為最大值)，具有中央之字元線WL用之調整值△Vvf為最小之值(例如，絕對值為最小值)。再者，在接近於最端之字元線WL之複數字元線WL中，更接近於端部之字元線WL用之調整值△Vvf之值(例如絕對值)更大。
在本實施型態中，與被設定成上述般之各字元線WL之調整值△Vvf與所對應的字元線WL建立關聯而被登錄於調整值管理表T2。記憶體控制器200係藉由參照調整值管理表T2而能夠得知與各字元線WL對應之調整值△Vvf。
圖9為表示調整值管理表T2之內容之一例的圖示。
如圖9所示般，在調整值管理表T2中，複數字元線WL(WL0~WL15)，和與該些複數字元線WL分別對應之複數調整值△Vvf(△Vvf0~△Vvf15)建立關聯被管理。
在圖9所示之例中，對各字元線WL分別設定一個調整值△Vvf。記憶體控制器200使用相對於各字元線WL分別被設定的一個調整值△Vvf(△Vvf0~△Vvf15)，調整驗證電壓 AV、驗證電壓BV及驗證電壓CV。在此情況下，驗證電壓AV、驗證電壓BV及驗證電壓CV之調整寬度互相相同。
即是，在此情況下，被施加至各字元線WL之調整後之驗證電壓AVS，係根據驗證電壓AV之預設值(第1共同基準值)，和在每個字元線WL設定的調整值△Vvf(△Vvf0~△Vvf15)而被導出。同樣地，被施加至各字元線WL之調整後之驗證電壓BVS，係根據驗證電壓BV之預設值(第2共同基準值)，和在每個字元線WL設定的調整值△Vvf(△Vvf0~△Vvf15)而被導出。被施加至各字元線WL之調整後之驗證電壓CVS，係根據驗證電壓CV之預設值(第3共同基準值)，和在每個字元線WL設定的調整值△Vvf(△Vvf0~△Vvf15)而被導出。
在此情況下，△Vvf0為「第1調整值」之一例。△Vvf7為「第2調整值」之一例。再者，驗證電壓AV之預設值和根據△Vvf0被調整之驗證電壓AVS為「第1驗證電壓」之一例。驗證電壓AV之預設值和根據△Vvf7被調整之驗證電壓AVS為「第2驗證電壓」之一例。驗證電壓BV之預設值和根據△Vvf0被調整之驗證電壓BVS為「第3驗證電壓」之一例。驗證電壓BV之預設值和根據△Vvf7被調整之驗證電壓BVS為「第4驗證電壓」之一例。
即使驗證電壓AV用之調整值△Vvf之組，驗證電壓BV用之調整值△Vvf之組及驗證電壓CV用之調整值△Vvf之組設定互相不同的值，以取代此亦可。該例被表示於圖10。
圖10為表示調整值管理表T2之內容之另外一例的圖 示。
在圖10所示之例中，作為相對於各字元線WL之△Vvf，設定驗證電壓AV用的調整值△VvfA(△VvfA0~△VvfA15)、驗證電壓BV用的調整值△VvfB(△VvfB0~△VvfB15)及驗證電壓CV用的調整值△VvfC(△VvfC0~△VvfC15)。調整值△VvfA、調整值△VvfB及調整值△VvfC具有互相不同的值。在此情況下，驗證電壓AV、驗證電壓BV及驗證電壓CV之調整寬度有互相不同之情況。
即是，在此情況下，被施加至各字元線WL之調整後之驗證電壓AVS，係根據驗證電壓AV之預設值(第1共同基準值)，和對應於驗證電壓AV而在每個字元線WL設定的調整值△VvfA(△VvfA0~△VvfA15)而被導出。被施加至各字元線WL之調整後之驗證電壓BVS，係根據驗證電壓BV之預設值(第2共同基準值)，和對應於驗證電壓BV而在每個字元線WL設定的調整值△VvfB(△VvfB0~△VvfB15)而被導出。被施加至各字元線WL之調整後之驗證電壓CVS，係根據驗證電壓CV之預設值(第3共同基準值)，和對應於驗證電壓CV而在每個字元線WL設定的調整值△VvfC(△VvfC0~△VvfC15)而被導出。
在此情況下，△VvfA0為「第1調整值」之一例。△VvfA7為「第2調整值」之一例。△VvfB0為「第3調整值」之一例。△VvfB7為「第4調整值」之一例。再者，驗證電壓AV之預設值和根據△VvfA0被調整之驗證電壓AVS為「第1驗證電壓」之一例。驗證電壓AV之預設值和根據 △VvfA7被調整之驗證電壓AVS為「第2驗證電壓」之一例。驗證電壓BV之預設值和根據△VvfB0被調整之驗證電壓BVS為「第3驗證電壓」之一例。驗證電壓BV之預設值和根據△VvfB7被調整之驗證電壓BVS為「第4驗證電壓」之一例。
該些驗證電壓AV用的調整值△VvfA之組、驗證電壓BV用之調整值△VvfB之組及驗證電壓CV用的調整值△VvfC之組分別具有與例如在圖8中說明的調整值△Vvf略相同的傾向。即是，在調整值△VvfA、△VvfB、△VvfC之各組中，兩端之字元線WL0及WL15(上述第1端字元線WLE1及第2端字元線WLE2)用的調整值△Vvf0及△Vvf15在調整值△Vvf0~△Vvf15之中為最大。另外，中央之字元線WL7及WL8(上述中央字元線WLC)用之調整值△Vvf7及△Vvf8在△Vvf0~△Vvf15之中為最小，例如零。再者，在接近於端部之字元線WL(字元線WL0、WL15)之複數字元線WL中，接近於端部之字元線WL具有較大的調整值△Vvf。
[1.2.3.記憶體系統之動作]
接著，針對本實施型態之記憶體系統1之動作的流程予以說明。
圖11為表示記憶體系統1之動作之流程之一例的流程圖。圖11為為了避開說明過於複雜，以與對某一個記憶體裝置(選擇記憶體裝置)100進行寫入有關的處理為中心而予以表示。另外，驗證電壓Vvf之預設值視為藉由記憶體 控制器200事先被指示於選擇記憶體裝置100者。即使，取代此，以驗證電壓Vvf之預設值事先被儲存於例如記憶體裝置100之暫存器121亦可，或是藉由從記憶體裝置100之記憶部11a被讀出而被保持於暫存器121，記憶體裝置100能夠參照亦可。
首先，記憶體控制器200指示選擇記憶體裝置100使用差△VpgmL(S101)。接著，記憶體控制器200係藉由將圖6所示之DQ訊號發送至選擇記憶體裝置100，對選擇記憶體裝置100指示使用調整值△Vvf之寫入(S102)。依此，選擇記憶體裝置100使用差△VpgmL進行編程，使用調整值△Vvf進行驗證(S103)。即是，選擇記憶體裝置100係根據驗證電壓Vvf之預設值，和與各字元線WL對應之調整值△Vvf，導出調整後之驗證電壓VvfS(AVS、BVS、CVS)之值。而且，選擇記憶體裝置100使用調整後之驗證電壓VvfS而進行驗證。另外，記憶體控制器200之上述控制例如全體控制部26而被實行。再者，選擇記憶體裝置100之上述控制藉由例如序列器12被實行。
[1.3.優點]
若藉由本實施型態時，實現記憶體系統1之寫入之高速化，和藉由寫入之最佳化較低讀出錯誤之雙方。詳細如同下述。
針對寫入後之單元電晶體MT之臨界值電壓之各位準的分布之形狀(寬度)以較窄為佳。若各分布較窄時，相鄰 之分布的重疊更被抑制，讀出錯誤被抑制之故。為了更縮小寫入後之分佈寬度，以編程電壓Vpgm之大小更小為佳。當施加值大的編程電壓Vpgm時，臨界值電壓上升很多之故。例如，會達到具有以還有一次施加編程電壓Vpgm就超越驗證電壓Vvf之臨界值電壓的單元電晶體MT，在下一次被施加之編程電壓Vpgm之值大的情況，具有過大的臨界值電壓之狀態之故。再者，當注視於差△Vpgm予以考慮時，為了更縮小寫入後之分布寬度，以差△Vpgm之大小更小為佳。藉由伴隨著值大的差△Vpgm施加一次的編程電壓Vpgm，臨界值電壓上升很多之故。例如，會達到具有以還有一次施加編程電壓Vpgm就超越驗證電壓Vvf之臨界值電壓的單元電晶體MT，藉由被附加值大的差△Vpgm之編程電壓Vpgm，具有過大的臨界值電壓之狀態之故。另外，當差△Vpgm之值更小時，寫入之時間更長。考慮該取捨，決定差△Vpgm之預設之值。
但是，在預設值之差△Vpgm的使用中，有無法滿足記憶體系統1所要求的性能之情況。即是，記憶體系統1所要求之性能非常高，僅在提升記憶體裝置100之性能上，有無法滿足記憶體系統1所要求之性能的情況。為了解決該課題，有透過藉由記憶體控制器200控制記憶體裝置100，提升記憶體系統1之動作速度之情況。具體而言，如參照圖5所記載般，記憶體控制器200對記憶體裝置100指示使用差△VpgmL，提升在記憶體裝置100的寫入速度。如此一來，能夠提升記憶體系統1之寫入速度。
另外，如上述般，當差△Vpgm之值更大時，在寫入後之各位準的臨界值電壓之分布的寬度寬廣(尤其，高電位側之基底部寬廣)，進而產生讀出錯誤之可能性也更高。在此，分布之寬度變寬之程度有依存於字元線WL之位置的情況。具體而言，當在寫入對象之單元電晶體MT之周圍具有更多的另外單元電晶體MT(例如，較多的Er位準之單元電晶體MT)時，寫入對象之單元電晶體MT受到更多的影響，難以被寫入(鄰接的單元效應、Yupin效應)。另外，越位於串列STR之端部的單元電晶體MT相對性越容易被寫入，在串列STR之中位於最端部的單元電晶體MT特別容易被寫入。
藉由被寫入容易性之不同，當所有的單元電晶體MT使用共同之驗證電壓Vvf而被寫入時，更容易被寫入之單元電晶體MT就算被寫入成某相同的位準，亦能具有較通常之容易被寫入的單元電晶體MT高的臨界值電壓。此情形被表示於圖12之上層。圖12之上層表示臨界值電壓之一個分布，表示與端部之字元線WL(例如，第1端字元線WLE1)連接之單元電晶體MT有關之臨界值電壓之分布(實線)，和與中央之字元線WL(例如中央字元線WLC)連接之單元電晶體MT有關之臨界值電壓之分布(虛線)。如圖12上層所示般，針對端部之字元線WL之臨界值電壓的分布，具有較中央之字元線WL之臨界值電壓之分布大的臨界值電壓(例如，在高電位側膨脹之臨界值電壓)。其結果，臨界值電壓之分布的平均性形狀，寬度變寬(例如， 高電位側之基底部變寬)，進而連繫到讀出錯誤之增加。依此，有即使用被推定的更佳讀出電壓Vcgr，亦無法充分改善讀出錯誤之情況。更佳讀出電壓Vcgr之推定因依存於分布之平均性形狀之故。
另外，若藉由本實施型態時，記憶體控制器200使用複數調整值△Vvf，在每個字元線WL調整驗證電壓Vvf之電壓位準。依此，在串列STR被施加至端部之字元線WL(及接近於端部之字元線WL)之驗證電壓Vvf之值變小。因此，針對接近於端部之字元線WL(及接近於端部之字元線WL)的臨界值電壓之分布，具有較中央字元線WL之臨界值電壓之分布更接近的臨界值電壓。其結果，分布之平均性形狀之寬度變窄(尤其，高電位側之基底部變窄)，讀出錯誤減少。而且，此與使用差△VpgmL所致之記憶體系統1之寫入的高速化相容。當讀出錯誤減少時，記憶體系統1之壽命及良率上升。
當彙整上述時，本實施型態之記憶體控制器200係在判定是否完成對第1單元電晶體MT寫入第1資料值之情況，藉由將從複數調整值被選擇之第1調整值(例如，△Vvf0)送至記憶體裝置100，對記憶體裝置100指示將第1驗證電壓施加至第1字元線WL(例如，字元線WL0)。再者，記憶體控制器200係在判定是否完成對第2單元電晶體MT寫入上述第1資料值之情況，藉由將從上述複數調整值被選擇之第2調整值(例如，△Vvf7)送至記憶體裝置100，對記憶體裝置100指示將與上述第1驗證電壓之電壓位準不 同的第2驗證電壓施加至第2字元線WL(例如，字元線WL7)。在此，「電壓位準」係意味著作為驗證電壓被施加的電壓之大小(電壓值)，以單元電晶體MT之臨界電壓之分布的位準(Er位準、A位準、B位準及C位準)不同的意思被使用。例如，驗證電壓之「電壓位準」係對單元電晶體MT之臨界值電壓之分布的各個位準(A位準、B位準及C位準)設定複數。即是，例如驗證電壓AV之電壓位準對臨界值電壓之A位準之分布設定複數。再者，「電壓位準不同」係意味著由於為了決定例如電壓位準而被使用之參數不同，使得作為被施加至字元線WL之電位，即藉由電位生成電路13被生成的電位不同，或藉由驅動器14被選擇之電位不同。再者，「於判定是否完成對第N單元電晶體寫入第M資料值之情況(N、M為自然數)」係為了區別像「驗證」這樣的動作，和對單元電晶體MT之電荷蓄積層注入電子之動作(上述編程)而表現者。因此，「於判定是否完成對第N單元電晶體寫入第M資料值之情況(N、M為自然數)」即使被改稱為「判定被注入單元電晶體MT之電荷蓄積層之電子的量之情況」、「判定單元電晶體MT之臨界值電壓之情況」、「在與對單元電晶體MT之電荷蓄積層注入電子之動作相同的編程迴路中，對字元線WL施加電壓之情況」等亦可。
在本實施型態中，記憶體控制器200係於判定是否完成對第1單元電晶體MT寫入上述第1資料值之情況，對記憶體裝置100指示將根據上述第1調整值和第1共同基準值 (例如，驗證電壓AV之預設值)而調整電壓位置的上述第1驗證電壓施加至第1字元線W。再者，記憶體控制器200在判定是否完成對第2單元電晶體MT寫入上述第1資料值之情況，對記憶體裝置100指示將根據上述第2調整值和上述第1共通基準值而調整電壓位準的上述第2驗證電壓施加至第2字元線WL。另外，本案所稱的「對記憶體裝置指示將根據調整值和共同基準值而調整電壓位準之驗證電壓施加至字元線」，並不限定於藉由根據調整值和共同基準值而調整電壓位準之驗證電壓之值從記憶體控制器200送至記憶體裝置100，而構成上述指示之情況，也包含如第1實施型態說明般藉由驗證電壓Vvf之調整值△Vvf從記憶體控制器200被送至記憶體裝置100，構成上述指示之情況。
另外，將互相不同的第1驗證電壓及第2驗證電壓施加至第1字元線及第2字元線，並不限定於依據藉由記憶體控制器200將一個或複數調整值送至記憶體裝置100，指示對第1字元線及第2字元線施加第1驗證電壓及第2驗證電壓而被實現之情況。例如，控制器200即使藉由根據各調整值和驗證電壓Vvf之預設值，導出調整後之各驗證電壓VvfS之值(使用調整值所取得之值)，且將被導出之各驗證電壓VvfS之值送至記憶體裝置100，對記憶體裝置100指示將上述第1驗證電壓及上述第2驗證電壓施加至上述第1字元線及上述第2字元線亦可。
再者，第1實施型態之構成並不限定於複數字元線WL被排列成平面狀之記憶體裝置100(所謂的二次元NAND記 憶體)。第1實施型態之構成即使被適用於在第2實施型態中所記載的複數字元線WL被疊層立體狀之記憶體裝置100(所謂的三次元NAND記憶體)亦可。
(第2實施形態)
接著，針對第2實施型態予以說明。在本實施型態中，在因應單元電晶體MT之尺寸而設定驗證電壓Vvf之調整值△Vvf之點與第1實施型態不同。並且，在以下說明以外的構成與第1實施型態相同。
[2.1.構成(構造)] [2.1.1.單元陣列]
圖13係表示本實施型態之記憶體單元陣列11之要素及連接之例，且表示區塊BLK0之要素及連接，以及關聯的要素之圖示。本實施型態之記憶體單元陣列11係複數字元線WL被疊層立體狀之記憶體裝置100(所謂的三次元NAND)。
如圖13所示般，各區塊BLK包含複數(例如4個)串列單元SU(SU0~SU3)。m(m為自然數)條之位元線BL0~BLm-1在各區塊BLK中分別與從4個串列單元SU0~SU3之各個而來的一個串列STR連接。各串列STR包含一個第1選擇閘極電晶體ST、複數(例如8個)單元電晶體MT及一個第2選擇閘極電晶體DT(DT0~DT3)。第1選擇閘極電晶體ST、單元電晶體MT及第2選擇閘極電晶體DT係依此順序被串聯 連接於源極線CELSRC和一個位元線BL之間。
分別與互相不同的複數位元線BL連接之複數串列STR構成一個串列單元SU。在各串列單元SU中，單元電晶體MT0~MT7之控制閘極電極分別與字元線WL0~WL7連接。而且，在各區塊BLK中，互相不同之串列單元STR中之相同的位準之字元線WL也互相連接。
選擇閘極電晶體DT0~DT3分別屬於串列單元SU0~SU3。針對各α(α為0或3以下之自然數)，串列單元SUα之複數串列STR之各個的選擇單元電晶體DTα之控制閘極電極被連接於選擇閘極線SGDLα。選擇閘極電晶體ST之控制閘極電極被連接於選擇閘極線SGSL。
[2.1.2.單元陣列之物理性構造]
圖14係表示本實施形態之記憶體單元陣列11之一部分的要素之斜視剖面圖。如圖14所示般，記憶體單元陣列11包含半導體基板111、被疊層在半導體基板111之疊層體112，和複數支柱(記憶體支柱)113。
半導體基板111為「基板」之一例。半導體基板111意味著成為疊層體112被疊層之基座的構件。半導體基板111即使與第1實施型態相同被稱為「基座」或「支撐體」等亦可。
疊層體112包含複數導電層112a和複數絕緣層112b。複數導電層112a和複數絕緣層112b在半導體基板111之厚度方向交互被疊層。各導電層112a作為字元線WL、第1選 擇閘極線SGSL或是第2選擇閘極線SGDL而發揮機能。在此，針對「第1方向Z」和「第2方向X」予以定義。第1方向Z係複數導電層112a和複數絕緣層112b交互被疊層的方向。第2方向X係與第1方向Z略正交之方向。
複數支柱113在疊層體112之內部延伸於第1方向Z。支柱113具有核心絕緣層和被設置在核心絕緣層之外周側的半導體層。在本實施型態中，單元電晶體MT被設置在支柱113和字元線WL之交差部。再者，第1選擇閘極電晶體ST被設置在支柱113和第1選擇閘極線SGSL之交差部。第2選擇閘極電晶體DT被設置在支柱113和第2選擇閘極線SGDL之交差部。
圖15為表示本實施型態之記憶體單元陣列11之剖面圖。在圖15中，為了便於說明，省略絕緣層112b之圖示。如圖15所示般，支柱113藉由例如製造上之理由，隨著沿著第1方向Z前進而逐漸變細。例如，支柱113隨著靠近半導體基板111而逐漸變細。因此，複數單元電晶體MT之第2方向X之尺寸(以下，單稱為「尺寸」)係因應支柱113之直徑而不同。例如，單元電晶體MT之尺寸係該單元電晶體MT鄰接之支柱113之直徑越細越小。當單元電晶體MT之尺寸小時，即使相同之電壓被施加至對應的字元線WL之情況，產生在單元電晶體MT之電場也變大。
[2.2.動作] [2.2.1.驗證電壓的調整]
在本實施型態中，與驗證電壓Vvf有關之調整值△Vvf係因應連接字元線WL之單元電晶體MT之第2方向X之尺寸而被設定。換言之，與驗證電壓Vvf有關之調整值△Vvf係因應與第1方向Z有關之基準位置(例如，半導體基板111之某表面)和各字元線WL之間的第1方向Z之距離而設定。
圖16表示複數字元線WL之位址和與各字元線WL對應之調整值△Vvf。另外，複數字元線WL即使為與1串列STR對應之複數字元線亦可，即使為與複數串列STR對應之複數字元線亦可。複數字元線WL在第1方向Z排列。圖16表示包含16之字元線WL之例。但是，字元線WL之數量並不限定於上述例。在本實施型態中，字元線WL0~WL15係字元線WLN(N為自然數)之N的值越大，越遠離半導體基板111。字元線WL0~WL15係字元線WLN(N為自然數)之N之值越大，連接字元線WL之單元電晶體MT之尺寸逐漸變大。另外，字元線WL之位準(字元線WL0~WL15)之標示方法並不限定於上述例，即使以相反順序標示亦可。即是，字元線WL0~WL15係字元線WLN(N為自然數)之N的值越大，位於半導體基板111越近亦可。在此情況下，字元線WL0~WL15係字元線WLN(N為自然數)之N之值越大，連接字元線WL之單元電晶體MT之尺寸逐漸變小。
在本實施型態中，被連接於字元線WL0~WL15之複數單元電晶體MT之中，被連接於字元線WL0之單元電晶體MT之尺寸最小。再者，被連接於字元線WL0~WL15之複數單元電晶體MT之中，被連接於字元線WL15之單元電 晶體MT之尺寸最大。在本實施型態中，字元線WL0係「第1字元線」之一例。再者，被連接於字元線WL0之單元電晶體MT係「第1單元電晶體」之一例。另外，字元線WL15係「第2字元線」之一例。再者，被連接於字元線WL15之單元電晶體MT係「第2單元電晶體」之一例。但是，第1字元線及第2字元線即使為字元線WL0~WL15中之任一者亦可。
如圖16所示般，在本實施型態中，調整值△Vvf0~△Vvf15之中，被連接於尺寸最小之單元電晶體MT之字元線WL0用之調整值△Vvf0最大。另外，調整值△Vvf0~△Vvf15之中，被連接於尺寸最大之單元電晶體MT之字元線WL15用之調整值△Vvf15最小。在本實施型態中，△Vvf0~△Vvf15之值(例如，絕對值)係△VvfN(N為自然數)之N之值越大(即是，所對應之字元線WL之位置越遠離半導體基板111)變得越小。該些調整值△Vvf0~△Vvf15被登錄於調整值管理表T2。
在設定上述般之調整值△Vvf之情況，作為調整後之驗證電壓VvfS，即被施加至與複數字元線WL之中尺寸最小之單元電晶體MT連接的字元線WL0之驗證電壓Vvf0，係驗證電壓Vvf0~Vvf15之中為最小。另外，作為調整後之驗證電壓VvfS，即被施加至與複數字元線WL之中尺寸最大之單元電晶體MT連接的字元線WL15之驗證電壓Vvf15，係驗證電壓Vvf0~Vvf15之中為最大。再者，為調整後之驗證電壓VvfS之驗證電壓Vvf0~Vvf15係VvfN(N為 自然數)之N之值越大(即是，所對應之字元線WL之位置越遠離半導體基板111)變得越高。
[2.3.優點]
如本實施型態般，支柱113之直徑並非一定，在複數單元電晶體MT之尺寸互相不同之情況，當所對應之字元線WL被施加相同電壓時，在單元電晶體MT產生之電場不同。例如，尺寸小的單元電晶體MT相對性地容易產生電場，且相對性地容易被寫入。另外，尺寸大的單元電晶體MT相對性地難以產生電場，且相對性地難以被寫入。因此，當所有的單元電晶體MT使用共同之驗證電壓Vvf而被寫入時，更容易被寫入之單元電晶體MT就算被寫入至某相同的位準，亦能具有較通常之容易寫入的單元電晶體MT高的臨界值電壓。
於是，在本實施型態中，調整驗證電壓Vvf之值，使得被施加至與尺寸更小之單元電晶體MT連接的字元線WL的驗證電壓Vvf之值變得更小。因此，針對與尺寸小的單元電晶體MT連接之字元線WL之臨界值電壓的分布，具有更接近於與尺寸大之單元電晶體MT連接之字元線WL之臨界值電壓之分布的臨界值電壓。其結果，分布之平均性形狀之寬度變窄(尤其，高電位側之基底部變窄)，讀出錯誤減少。依此，與第1實施型態相同，記憶體系統1之壽命及良率上升。
(第2實施形態之變形例)
接著，針對第2實施型態之一個變形例予以說明。在本變形例中，在記憶體支柱113設置複數層之傾斜部之點與第2實施形態不同。另外，在以下說明以外的構成與第2實施型態相同。
圖17為表示本實施型態之記憶體單元陣列11之剖面圖。在圖17中，為了便於說明，省略絕緣層112b之圖示。本實施型態中，記憶體支柱113具有複數層之傾斜部。例如，記憶體支柱113具有第1部分113a和第2部分113b作為複數層之傾斜部。第1部分113a及第2部分113b在第1方向Z互相重疊，互相連接。另外，第1部分113a及第2部分113b即使不互相連接亦可。
記憶體支柱113藉由分成複數次進行對疊層體112形成孔，具有第1部分113a及第2部分113b。即是，第1部分113a係在疊層體112被疊層至途中之狀態下在疊層體112設置孔，藉由對其孔之內部供給記憶體支柱113之材料而被形成。另外，第2部分113b係於在疊層體112形成記憶體支柱113之第1部分113a之後，進行疊層體112之剩餘部分之疊層的狀態下，在疊層體112設置孔，對其孔之內部供給記憶體支柱113之材料被形成。
在上述般之構成的記憶體支柱113中，第1部分113a及第2部分113b分別隨著沿著第1方向Z前進而逐漸變細。例如，第1部分113a及第2部分113b分別隨著接近半導體基板111而逐漸變細。此時，在第1部分113a和第2部分113b之 間(境界部、連接部)中，存在記憶體支柱113之直徑變大的部分。
在本實施型態中，複數字元線WL具有第1字元線組WLS1和第2字元線組WLS2。屬於第1字元線WLS1之字元線WL(WL0~WL15)係對應於記憶體支柱113之第1部分113a而被配置。即是，屬於第1字元線組WLS1之字元線WL(WL0~WL15)係在該些字元線WL和記憶體支柱113之第1部分113a之間形成單元電晶體MT。另外，屬於第2字元線組WLS2之字元線WL(WL16~WL31)係對應於記憶體支柱113之第1部分113b而被配置。即是，屬於第2字元線組WLS2之字元線WL(WL16~WL31)係在該些字元線WL和記憶體支柱113之第1部分113b之間形成單元電晶體MT。字元線WL0~WL15係字元線WLN(N為自然數)之N之值越大，連接字元線WL之單元電晶體MT之尺寸逐漸變大。同樣地，字元線WL16~WL31係字元線WLN(N為自然數)之N之值越大，連接字元線WL之單元電晶體MT之尺寸逐漸變大。但是，字元線WL之數量並不限定於上述例。另外，字元線WL之位址(字元線WL0~WL31)之標示方法並不限定於上述例，即使以相反之順序(越接近半導體基板111，字元線WLN(N為自然數)之N越大之順序)標示亦可。再者，標示第1字元線組WLS1中之字元線WL之位址(字元線WL0~WL15)之順序，和標示第1字元線組WLS2中之字元線WL之位準(字元線WL16~WL31)之順序即使為相反方向亦可。
如圖16所示般，在本實施型態中，調整值△Vvf0~△Vvf15以與第2實施型態之調整值△Vvf0~△Vvf15略相同之傾向被設定。同樣地，調整值△Vvf16~△Vvf31以與第2實施型態之調整值△Vvf0~△Vvf15略相同之傾向被設定。
若藉由如此之構成時，即使在記憶體支柱113具有複數層之傾斜部之情況，亦與第2實施型態相同，可以抑制複數單元電晶體MT之尺寸差所致的影響，且可以提升記憶體系統1之壽命及良率。再者，可以減輕具有複數層之傾斜部之每個記憶體支柱113的寫入特性偏差。
(第3實施形態)
接著，針對第3實施型態予以說明。在本實施型態中，在因應單元電晶體MT之疲乏度，動態地變更驗證電壓Vvf之調整值△Vvf之點與第1實施型態不同。另外，在以下說明以外的構成與第1實施型態相同。
[3.1.構成(構造)]
本實施型態之記憶體系統1之構成與第1實施型態或第2實施型態之記憶體系統1之構成相同。但是，本實施型態之記憶體系統1之構成與第1實施型態及第2實施型態之記憶體系統1之構成不同。
[3.2.動作] [3.2.1.疲乏度之判定]
在本實施型態中，記憶體控制器200(例如，記憶體控制器200之全體控制部26)判定各區塊BLK之疲乏度。例如，記憶體控制器200判定各區塊BLK所含之複數單元電晶體MT之平均疲乏度，作為各區塊BLK之疲乏度。「平均疲乏度」意味著複數單元電晶體MT之疲乏度之平均值。
疲乏度為例如寫入次數，但是取代此，即使為讀出次數亦可、即使為消去次數取代此亦可，即使為記憶體裝置100之溫度(或是即使為記憶體裝置100之內部之任意的要素之溫度、安裝記憶體控制器200之基板的溫度等亦可)，即使為其他指標亦可。與單元電晶體MT有關之寫入次數、讀出次數、消去次數等作為記憶體裝置100之動作登入之一部分被記憶於記憶體裝置100之記憶部11a。記憶體控制器200可以藉由參照被記憶於記憶體裝置100之記憶部11a之動作登入，取得與單元電晶體MT有關之寫入次數、讀出次數、消去次數等之資訊。
另外，成為平均疲乏度之算出對象的單元電晶體MT即使為區塊BLK所包含的一部分之單元電晶體MT亦可，即使為所有的單元電晶體亦可。另外，記憶體控制器200即使判定每個記憶體陣列11之疲乏度或每個選擇記憶體裝置100之疲乏度，以取代每個區塊BLK之疲乏度亦可。在以下中，以記憶體控制器200判定選擇區塊BLK之疲乏度的例為代表予以說明。
[3.2.2.驗證電壓的調整]
在本實施型態中，與驗證電壓Vvf有關之調整值△Vvf係在每個選擇區塊BLK之疲乏度(複數單元電晶體MT之平均疲乏度)設定不同的值。
圖19係在本實施型態之調整值管理表T2中，使複數疲乏度範圍(第1疲乏度範圍、第2疲乏度範圍、…)，和相對於複數疲乏度範圍分別被設定之△Vvf之組建立關聯而管理。例如，針對第1疲乏度範圍，對複數字元線WL(WL0、WL1、...)設定調整值△Vvf(△Vvf0、△Vvf1、...)。同樣，針對第2疲乏度範圍，對複數字元線WL(WL0、WL1、...)設定調整值△Vvf’(△Vvf0’、△Vvf1’、...)。針對第3疲乏度範圍，對複數字元線WL(WL0、WL1、...)設定調整值△Vvf”(△Vvf0”、△Vvf1”、...)。
本實施型態中，第2疲乏度範圍比起第1疲乏度範圍，選擇區塊BLK之疲乏度(複數單元電晶體MT之平均疲乏度)高。再者，第3疲乏度範圍比起第2疲乏度範圍，選擇區塊BLK之疲乏度(複數單元電晶體MT之平均疲乏度)更高。
而且，針對第2疲乏度範圍之調整值△Vvf’(△Vvf0’、△Vvf1’、...)比針對第1疲乏度範圍之調整值△Vvf(△Vvf0、△Vvf1、...)小。即是，在第2疲乏度範圍中被施加至選擇字元線WL之調整後之驗證電壓VvfS比在第1疲乏度範圍中被施加至選擇字元線WL之調整後之驗證電壓VvfS高。
在此情況下，例如，驗證電壓AV之預設值和根據調 整值△Vvf0被導出之驗證電壓AVS為「第1驗證電壓」之一例。另外，驗證電壓AV之預設值和根據調整值△Vvf0’被導出之驗證電壓AVS為「第5驗證電壓」之一例。
同樣地，針對第3疲乏度範圍之調整值△Vvf”(△Vvf0”、△Vvf1”、…)比針對第2疲乏度範圍之調整值△Vvf’(△Vvf0’、△Vvf1’、…)小。即是，在第3疲乏度範圍中被施加至選擇字元線WL之調整後之驗證電壓VvfS比在第2疲乏度範圍中被施加至選擇字元線WL之調整後之驗證電壓VvfS高。
另外，針對第1疲乏度範圍之複數調整值△Vvf(△Vvf0、△Vvf1、…)即使互相相同亦可，即使為互相不同亦可。同樣地，針對第2疲乏度範圍之複數調整值△Vvf’(△Vvf0’、△Vvf1’、…)即使互相相同亦可，即使為互相不同亦可。針對第3疲乏度範圍之複數調整值△Vvf”(△Vvf0”、△Vvf1”、…)即使互相相同亦可，即使為互相不同亦可。
本實施型態中，記憶體控制器200係在判定選擇區塊BLK之疲乏度(複數單元電晶體MT之平均疲乏度)包含在第1疲乏度範圍之情況，對選擇記憶體裝置100指示使用對應於第1疲乏度範圍被設定之調整值△Vvf(△Vvf0、△Vvf1、…)調整驗證電壓Vvf。同樣，記憶體控制器200係在判定選擇區塊BLK之疲乏度(複數單元電晶體MT之平均疲乏度)包含在第2疲乏度範圍之情況，對選擇記憶體裝置100指示使用對應於第2疲乏度範圍被設定之調整值 △Vvf’(△Vvf0’、△Vvf1’、…)調整驗證電壓Vvf。記憶體控制器200係在判定選擇區塊BLK之疲乏度(複數單元電晶體MT之平均疲乏度)包含在第3疲乏度範圍之情況，對選擇記憶體裝置100指示使用對應於第3疲乏度範圍被設定之調整值△Vvf”(△Vvf0”、△Vvf1”、…)調整驗證電壓Vvf。
[3.3.作用]
單元電晶體MT係在疲乏不持續之狀態下，降低驗證電壓Vvf之電壓位準，使疲乏難以持續為佳。另外，單元電晶體MT在疲乏持續之情況，被寫入的資料容易消失。因此，單元電晶體MT有在疲乏持續之狀態下，藉由提升驗證電壓Vvf之電壓位準(使電壓位準接近於預設值)，提升單元電晶體MT之臨界值電壓為佳之情況。
於是，在本實施型態中，驗證電壓Vvf被調整成在疲乏小之狀態下縮小被施加至選擇字元線WL之驗證電壓Vvf的值。依此，可以使單元電晶體MT之疲乏難以持續。另外，在本實施型態中，驗證電壓Vvf被調整成在疲乏持續之狀態下更增大被施加至選擇字元線WL之驗證電壓Vvf的值。依此，可以抑制單元電晶體MT之資料的消失，提高記憶體系統1之可靠性。
(第4實施形態)
接著，針對第4實施型態予以說明。在本實施型態中，藉由第1至第3實施型態之記憶體控制器200之動作以 主機裝置2來進行之點，與第1至第3實施型態不同。另外，在以下說明以外的構成與第1實施型態相同。
[4.1.構成]
圖20表示第4實施型態之資訊處理系統4之機能區塊。如圖20所示般，資訊處理系統4包含主機裝置2及1或複數記憶體系統1。圖20表示一個記憶體系統1之例，以下之記載與一個記憶體系統1之例有關。
主機裝置2包含CPU41、RAM42及控制器43。RAM22係在資訊處理系統4被供給電源而導通之期間，保持各種編程(韌體)及各種資料。被保持之編程之例包含作業系統(OS)、檔案系統、應用軟體等。在本實施型態中，在第1實施型態中記載的動作管理表T1之一部分或全部及調整值管理表T2被保持在RAM42。
CPU41係藉由實行RAM42上之編程，進行各種處理。CPU41又經由根據PCIe等之通訊規格之匯流排而與控制器43連接。CPU41係根據PCIe與控制器43通訊，且根據PCIe控制控制器43。
控制器43又經由根據ATA、SATA及SAS等之通訊規格的匯流排而與各記憶體系統1連接。控制器43係在CPU所根據的介面，和記憶體系統1為了與其外部通訊所根據的介面互相不同之情況，根據兩個介面之一方的訊號轉換成根據另一方的訊號。
主機裝置2與第1實施型態相同，可以對記憶體系統1 指示將資料寫入至記憶體系統1，或從記憶體系統1讀出資料，或消去記憶體系統1中之資料。並且，主機裝置2可以對記憶體系統1發送資料之寫入、讀出及消去以外之指示。如此之指示包含例如表示記憶體裝置100之狀態的訊號之輸出、藉由主機裝置2開始及被管理的垃圾回收、指定各種條件之後的資料之寫入、讀出及消去。實行對該些處理之記憶體系統1的指示，藉由OS、應用軟體、檔案系統等而決定。
[4.2.動作]
在本實施型態中，藉由主機裝置2決定差△VpgmL之使用及被附加調整值△Vvf的驗證電壓Vvf之使用。而且，主機裝置2係對記憶體系統1指示被決定的寫入。即是，主機裝置2係與第1至第3實施型態中從記憶體控制器200對記憶體裝置100之指示相同，對記憶體系統1指示使用藉由調整值被調整之驗證電壓VvfS而進行驗證。而且，記憶體控制器200係從主機裝置2對記憶體裝置100進行被指示的寫入。
[4.3.優點]
若藉由本實施型態時，藉由主機裝置2與第1至第3實施型態相同，進行驗證電壓Vvf之調整。依此，可取得與第1至第3實施型態相同之優點。
以上，雖然針對第1至第4實施型態進行說明，但是實 施型態之構成並不限定於上述例。例如，記憶體單元陣列11即使在第1方向Z具有複數層在第2實施型態中記載的疊層體112及複數支柱113之組亦可。
再者，先前被編程的字元線WL(與先前被進行寫入之單元電晶體MT連接之字元線)接受來自之後被編程之多數字元線WL的通過電壓(Vpass)。因此，針對先前被編程的字元線WL之臨界值電壓分布，容易變寬(尤其，高電位之側的基底部容易變寬)。因此，記憶體控制器200與第1至第4實施型態相同，藉由使用驗證電壓Vvf之調整值△Vvf，使被施加至複數字元線WL之中先被編程之第1字元線WL之第1驗證電壓，小於被施加至較第1字元線WL之後被編程之第2字元線WL之第2驗證電壓。另外，第1驗證電壓係例如在判定是否完成對與第1字元線WL連接之第1單元電晶體寫入第1資料值之情況，被施加至第1字元線WL之驗證電壓。再者，第2驗證電壓係例如在判定是否完成對與第2字元線WL連接之第2單元電晶體寫入第1資料值之情況，被施加至第2字元線WL之驗證電壓。
在以上說明的第1至第4實施型態中，與差△VpgmL之使用及驗證電壓Vvf之調整有關之機能，係藉由記憶體控制器200或主機裝置2的處理器實行編程而被實現之情況(藉由軟體機能部被實現之情況)予以說明。但是，與差△VpgmL之使用及驗證電壓Vvf之調整有關之機能之一部分或全部即使藉由LSI(Large Scale Integration)、ASIC(Application Specific Integrated Circuit)、FPGA(Field- Programmable Gate Array)等之硬體而實現亦可，即使藉由軟體機能部和硬體協同作用而實現亦可。
再者，關於在第1至第4實施型態中所記載之差VpgmL的使用及驗證電壓Vvf之調整的機能，即使藉由各記憶體裝置100而實現亦可。在此情況下，關於差△VpgmL之使用及驗證電壓Vvf之調整的機能，即使例如藉由序列器12而實現亦可。在此情況下，動作管理表T1之一部分或全部及調整值管理表T2被保持於記憶體裝置100之記憶部11a或暫存器121。
在第1至第4實施型態中所記載的各機能區塊無須如實施型態中所敘述之例般做區別。例如，即使一部分之機能藉由與例示之機能區塊不同的機能區塊而實行亦可。再者，實施型態之方法之流程中之任一的步驟並不限定於例示之順序，除非另有說明，不然可以以與例示之順序不同的順序及(或)另外的步驟同時進行。
若藉由上述說明之至少一個的實施型態時，在判定是否完成對第1單元電晶體寫入第1資料值之情況，對上述記憶體裝置指示將第1驗證電壓施加至第1字元線，在判定是否完成對第2單元電晶體寫入上述第1資料值之情況，對第2字元線施加電壓位準與上述第1驗證電壓部同的第2驗證電壓。依此，可以提供進行記憶體裝置之更佳控制的記憶體系統及記憶體系統之控制方法。
雖然說明本發明之幾個實施型態，但是該些實施型態係以例之方式被表示，並無限定發明之範圍的意圖。該些 實施形態可以其他各種型態來實施，只要在不脫離發明之主旨的範圍下，可做各種省略、置換及變更。該些實施形態或其變形當然也包含在發明範圍或主旨中，並且包含於申請專利範圍所記載之發明和其均等之範圍中。

Claims (16)

  1. 一種記憶體系統，具備：記憶體裝置，其包含被連接於第1單元電晶體之第1字元線，和被連接於第2單元電晶體之第2字元線，上述第1單元電晶體及上述第2單元電晶體分別能夠被寫入一個以上之資料值中之任一個；和控制器，其係能夠參照複數調整值，在判定是否完成對上述第1單元電晶體寫入上述一個以上之資料值中之一個即第1資料值之情況，藉由將第1調整值或使用上述第1調整值所取得之值送至上述記憶體裝置，對上述記憶體裝置指示將第1驗證電壓施加至上述第1字元線，在判定是否完成對第2單元電晶體寫入上述第1資料值之情況，藉由將第2調整值或使用上述第2調整值而所取得之值送至上述記憶體裝置，對上述記憶體裝置指示將電壓位準與上述第1驗證電壓不同的第2驗證電壓施加至上述第2字元線。
  2. 如請求項1所記載記憶體系統，其中上述控制器係對上述記憶體裝置指示將根據上述第1調整值和第1共同基準值而調整電壓位準的上述第1驗證電壓施加至上述第1字元線，對上述記憶體裝置指示將根據上述第2調整值和上述第1共同基準值而調整電壓位準的上述第2驗證電壓施加至上述第2字元線。
  3. 如請求項1或2所記載記憶體系統，其中上述控制器在判定是否完成對上述第1單元電晶體寫入上述一個以上之資料值中之一個並且與上述第1資料值不同的第2資料值之情況，對上述記憶體裝置指示將根據上述第1調整值和第2共通基準值而調整電壓位準之第3驗證電壓施加至上述第1字元線，在判定是否完成對上述第2電晶體寫入上述第2資料值之情況，對上述記憶體裝置指示將根據上述第2調整值和上述第2共同基準值而調整電壓位準之第4驗證電壓施加至上述第2字元線。
  4. 如請求項1或2所記載記憶體系統，其中上述控制器在判定是否完成對上述第1單元電晶體寫入上述一個以上之資料值中之一個並且與上述第1資料值不同的第2資料值之情況，對上述記憶體裝置指示將根據第3調整值和第2共通基準值而調整電壓位準之第3驗證電壓施加至上述第1字元線，在判定是否完成對上述第2電晶體寫入上述第2資料值之情況，對上述記憶體裝置指示將根據第4調整值和上述第2共同基準值而調整電壓位準之第4驗證電壓施加至上述第2字元線。
  5. 如請求項1或2所記載記憶體系統，其中上述記憶體裝置具有包含上述第1字元線和上述第2字元線之複數字元線，上述控制器具有至少暫時性地保持上述複數調整值和 上述複數字元線被建立關聯的資訊之記憶部，藉由參照被保持於上述記憶部之上述資訊，得知與上述第1字元線對應之上述第1調整值，和與上述第2字元線對應之上述第2調整值。
  6. 如請求項1或2所記載記憶體系統，其中上述記憶體裝置具有包含上述第1字元線和上述第2字元線之複數字元線，上述第1字元線係在上述複數字元線之中位於第1端的第1端字元線，上述複數字元線包含在上述複數字元線之中位於與上述第1端字元線相反側的第2端字元線，上述第2字元線位於上述第1端字元線和上述第2端字元線之間。
  7. 如請求項6所記載記憶體系統，其中上述記憶體裝置包含串列，其係電性串聯連接包含上述第1單元電晶體及上述第2單元電晶體之複數單元電晶體，上述複數字元線被連接於相同的上述串列，上述第1端字元線在被連接於相同的上述串列之上述複數字元線之中位於上述第1端。
  8. 如請求項6所記載記憶體系統，其中 上述控制器在判定是否完成對上述第1單元電晶體寫入上述第1資料值之情況，對上述記憶體裝置指示將比起上述第2驗證電壓其電壓位準較低的上述第1驗證電壓施加至上述第1字元線。
  9. 如請求項1或2所記載記憶體系統，其中上述複數字元線被疊層與絕緣層交互地被疊層在第1方向，在與上述第1方向略正交之第2方向中之上述第1單元電晶體之尺寸，較在上述第2方向中之上述第2單元電晶體之尺寸小。
  10. 如請求項9所記載記憶體系統，其中上述控制器在判定是否完成對上述第1單元電晶體寫入上述第1資料值之情況，對上述記憶體裝置指示將比起上述第2驗證電壓其電壓位準較低的上述第1驗證電壓施加至上述第1字元線。
  11. 如請求項1或2所記載記憶體系統，其中上述記憶體裝置具有包含上述第1單元電晶體及上述第2單元電晶體之複數單元電晶體，上述控制器在藉由上述控制器判定上述複數單元電晶體之平均疲乏度在第1疲乏度範圍之狀態下判定是否完成對上述第1單元電晶體寫入上述第1資料值之情況，對上述 記憶體裝置指示將上述第1驗證電壓施加至上述第1字元線，在藉由上述控制器判定上述複數單元電晶體之平均疲乏度在於與上述第1疲乏度範圍不同之第2疲乏度範圍之狀態下判定是否完成對上述第1單元電晶體寫入上述第1資料值之情況，對上述記憶體裝置指示將電壓位準與上述第1驗證電壓不同的第5驗證電壓施加至上述第1字元線。
  12. 如請求項11所記載記憶體系統，其中上述第2疲乏度範圍比起上述第1疲乏度範圍，其上述複數單元電晶體之平均疲乏度較高，上述控制器在藉由上述控制器判定上述複數單元電晶體之平均疲乏度在上述第2疲乏度範圍之情況，對上述記憶體裝置指示將比起上述第1驗證電壓其電壓位準較低的上述第5驗證電壓施加至上述第1字元線。
  13. 一種記憶體系統，具備：記憶體裝置，其包含被連接於第1單元電晶體之第1字元線，和被連接於第2單元電晶體之第2字元線，上述第1單元電晶體及上述第2單元電晶體分別能夠被寫入一個以上之資料值中之任一個；和控制器，其係在判定是否完成對上述第1單元電晶體寫入上述一個以上之資料值中的一個即第1資料值之情況，對上述記憶體裝置指示將第1驗證電壓施加至上述第1字元線，在判定是否完成對上述第2單元電晶體寫入上述 第1資料值之情況，對上述記憶體裝置指示將電壓位準與上述第1驗證電壓不同的第2驗證電壓施加至上述第2字元線。
  14. 如請求項13所記載之記憶體系統，其中上述控制器係根據至少一個調整值，對上述記憶體裝置指示將上述第1驗證電壓施加至上述第1字元線。
  15. 如請求項13或14所記載之記憶體系統，其中上述控制器係對上述記憶體裝置指示將根據上述第1調整值而調整電壓位準的上述第1驗證電壓施加至上述第1字元線，對上述記憶體裝置指示將根據與上述第1調整值不同的第2調整值而調整電壓位準的上述第2驗證電壓施加至上述第2字元線。
  16. 一種記憶體系統之控制方法，在判定是否完成對能被寫入一個以上之資料值中之任一個的第1單元電晶體，寫入上述一個以上之資料值中之一個即第1資料值之情況，對與上述第1單元電晶體連接之第1字元線施加第1驗證電壓，在判定是否完成上述第2單元電晶體寫入上述第1資料值之情況，對與上述第2單元電晶體連接之第2字元線施加電壓位準與上述第1驗證電壓不同的第2驗證電壓。
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