JP2018163712A - メモリシステムおよびメモリシステムの制御方法 - Google Patents
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Abstract
Description
<1.1.構成(構造)>
<1.1.1.メモリシステム>
図1は、第1の実施形態のメモリシステム1の構成を示すブロック図である。図1に示すように、メモリシステム1は、ホスト装置2のためのストレージとして機能する。例えば、メモリシステム1は、ホスト装置2と通信し、ホスト装置2からの指示(命令)に基づいて、ホスト装置2からのデータを保持し、また、ホスト装置2にデータを出力する。
メモリコントローラ200は、ホストインターフェイス21、RAM(Random Access Memory)22、ROM(Read Only Memory)23、メモリインターフェイス24、ECC回路25、および全体制御部26を含む。メモリコントローラ200は、例えば、ハードウェアとしてCPU(Central Processing Unit)などのプロセッサを含み、ROM23に記憶されかつRAM22上にロードされたファームウェア(プログラム)がプロセッサによって実行されることによって、ホストインターフェイス21、メモリインターフェイス24、ECC回路25、および全体制御部26の各々の機能の一部または全部を実行する。ホストインターフェイス21、RAM22、ROM23、メモリインターフェイス24、ECC回路25、および全体制御部26は、バスにより相互に接続されている。
メモリ装置100は、メモリセルアレイ11、シーケンサ(制御回路)12、電位生成回路13、ドライバ14、ロウデコーダ15、およびセンスアンプ16などの要素を含む。
図2は、本実施形態のメモリセルアレイ11の一部の要素および接続の例を示し、ブロックBLK0の要素および接続、ならびに関連する要素を示す図である。メモリセルアレイ11の複数の(例えば全ての)ブロックBLKは、みな図2に示される要素および接続を含む。本実施形態の半導体装置100は、例えば、複数のワード線WLが平面状に並べられたメモリ装置100(いわゆる二次元NANDメモリ)である。
図3は、本実施形態のメモリセルアレイ11の一部の要素の物理的構造を示す断面図である。図3に示すように、メモリセルアレイ11は、半導体基板111、複数のワード線WL(WL0〜WL15)、第1選択ゲート線SGSL、および第2選択ゲート線SGDLを有する。なお、図3では、16のワード線WLが並べられた例を示すが、ワード線WLの数はこの例に限定されない。
メモリ装置100は、1つのセルトランジスタMTにおいて1ビット以上のデータを保持することができる。図4は、書き込みの結果、1セルトランジスタMT当たり2ビットのデータを保持するセルトランジスタMTの閾値電圧の分布を示す図である。各セルトランジスタMTの閾値電圧は、保持される2ビットデータに応じた値を有する。各セルトランジスタMTは、4つの閾値電圧のうちのいずれかを有し得る。
<1.2.1.セルトランジスタへの書き込み動作>
次に、セルトランジスタMTへの書き込み動作について説明する。
図5は、メモリ装置100への書き込み動作において選択ワード線WLに印加される電圧の一部を時間に沿って示す図である。図5に示すように、書き込み動作は、複数のプログラムループを含む。各プログラムループは、プログラム、およびその他のステージ(ベリファイのステージ、書き込み未完了セルトランジスタMTの計数のステージなど)を含む。「プログラム」とは、書き込むデータ値に対応する閾値電圧を選択セルトランジスタMTに保持させるために、選択ワード線WLにプログラム電圧Vpgmを印加する動作を意味する。
次に、ベリファイ電圧Vvfの調整について説明する。
上述のように、例えば、差ΔVpgmに比べて大きな差ΔVpgmLが用いられて書き込みが行われる場合、各データ値に対するセルトランジスタMTの閾値電圧分布の幅が広がり、読み出しエラーが増加する場合がある。ここで、セルトランジスタMTの書き込まれやすさは、例えばワード線WLの物理的な位置に基づいてばらつきが存在する。そこで、本実施形態のメモリシステム1は、ワード線WLの物理的な位置に基づいてワード線WL毎にベリファイ電圧Vvfの値を調整することで、セルトランジスタMTの閾値電圧分布の幅が広がることを抑制する。
図9に示すように、調整値管理テーブルT2では、複数のワード線WL(WL0〜WL15)と、それら複数のワード線WLにそれぞれ対応する複数の調整値ΔVvf(ΔVvf0〜ΔVvf15)とが対応付けられて管理されている。
図10に示す例では、各ワード線WLに対するΔVvfとして、ベリファイ電圧AVのための調整値ΔVvfA(ΔVvfA0〜ΔVvfA15)、ベリファイ電圧BVのための調整値ΔVvfB(ΔVvfB0〜ΔVvfB15)、およびベリファイ電圧CVのための調整値ΔVvfC(ΔVvfC0〜ΔVvfC15)が設定されている。調整値ΔVvfA、調整値ΔVvfB、および調整値ΔVvfCは、互いに異なる値を有し得る。この場合、ベリファイ電圧AV、ベリファイ電圧BV、およびベリファイ電圧CVの調整幅は、互いに異なる場合がある。
次に、本実施形態のメモリシステム1の動作のフローについて説明する。
図11は、メモリシステム1の動作のフローの一例を示すフローチャートである。図11は、説明が必要以上に複雑となることを避けるために、ある1つのメモリ装置(選択メモリ装置)100への書き込みに関連する処理を中心に示す。なお、ベリファイ電圧Vvfのデフォルト値は、メモリコントローラ200によって選択メモリ装置100に予め指示されているものとする。これに代えて、ベリファイ電圧Vvfのデフォルト値は、例えば、メモリ装置100のレジスタ121に予め格納されていてもよいし、または、メモリ装置100の記憶部11aから読み出されてレジスタ121に保持されることで、メモリ装置100が参照可能であってもよい。
本実施形態によれば、メモリシステム1の書き込みの高速化と、書き込みの好適化による読み出しエラーの低減の両方が実現される。詳細は以下の通りである。
次に、第2の実施形態について説明する。本実施形態では、セルトランジスタMTの寸法に応じてベリファイ電圧Vvfの調整値ΔVvfが設定される点で第1の実施形態とは異なる。なお、以下に説明する以外の構成は、第1の実施形態と同様である。
<2.1.1.セルアレイ>
図13は、本実施形態のメモリセルアレイ11の要素および接続の例を示し、ブロックBLK0の要素および接続、ならびに関連する要素を示す図である。本実施形態のメモリセルアレイ11は、複数のワード線WLが立体状に積層されたメモリ装置100(いわゆる三次元NAND)である。
図14は、本実施形態のメモリセルアレイ11の一部の要素を示す斜視断面図である。図14に示すように、メモリセルアレイ11は、半導体基板111と、半導体基板111上に積層された積層体112と、複数のピラー(メモリピラー)113とを含む。
<2.2.1.ベリファイ電圧の調整>
本実施形態では、ベリファイ電圧Vvfに関する調整値ΔVvfは、ワード線WLが接続されたセルトランジスタMTの第2方向Xの寸法に応じて設定されている。言い換えると、ベリファイ電圧Vvfに関する調整値ΔVvfは、第1方向Zに関する基準位置(例えば、半導体基板111のある表面)と各ワード線WLとの間の第1方向Zの距離に応じて設定されている。
本実施形態のように、ピラー113の直径が一定でなく、複数のセルトランジスタMTの寸法が互いに異なる場合、対応するワード線WLに同じ電圧が印加されると、セルトランジスタMTに生じる電界が異なる。例えば、寸法が小さなセルトランジスタMTは、相対的に電界が生じやすく、相対的に書き込まれやすい。一方で、寸法が大きなセルトランジスタMTは、相対的に電界が生じにくく、相対的に書き込まれにくい。このため、全てのセルトランジスタMTが共通のベリファイ電圧Vvfを使用して書き込まれると、より書き込まれやすいセルトランジスタMTは、ある同じレベルへと書き込まれたとしても、通常の書き込まれやすさのセルトランジスタMTよりも高い閾値電圧を有し得る。
次に、第2の実施形態の一つの変形例について説明する。本変形例では、メモリピラー113に複数段の傾斜部が設けられている点で第2の実施形態とは異なる。なお、以下に説明する以外の構成は、第2の実施形態と同様である。
次に、第3の実施形態について説明する。本実施形態では、セルトランジスタMTの疲弊度に応じてベリファイ電圧Vvfの調整値ΔVvfが動的に変更される点で第1の実施形態とは異なる。なお、以下に説明する以外の構成は、第1の実施形態と同様である。
本実施形態のメモリシステム1の構成は、第1の実施形態または第2の実施形態のメモリシステム1の構成と同様である。ただし、本実施形態のメモリシステム1の構成は、第1の実施形態および第2の実施形態のメモリシステム1の構成とは異なってもよい。
<3.2.1.疲弊度の判定>
本実施形態では、メモリコントローラ200(例えば、メモリコントローラ200の全体制御部26)は、各ブロックBLKの疲弊度を判定する。例えば、メモリコントローラ200は、各ブロックBLKの疲弊度として、各ブロックBLKに含まれる複数のセルトランジスタMTの平均疲弊度を判定する。「平均疲弊度」とは、複数のセルトランジスタMTの疲弊度の平均値を意味する。
本実施形態では、ベリファイ電圧Vvfに関する調整値ΔVvfは、選択ブロックBLKの疲弊度(複数のセルトランジスタMTの平均疲弊度)毎に、異なる値が設定されている。
セルトランジスタMTは、疲弊が進んでいない状態では、ベリファイ電圧Vvfの電圧レベルを下げて、疲弊が進みにくいようにすることが好ましい。一方で、セルトランジスタMTは、疲弊が進んだ場合、書き込まれたデータが失われやすくなる。そのため、セルトランジスタMTは、疲弊が進んだ状態では、ベリファイ電圧Vvfの電圧レベルを上げる(電圧レベルをデフォルト値に近付ける)ことで、セルトランジスタMTの閾値電圧を上げることが好ましい場合がある。
次に、第4の実施形態について説明する。本実施形態では、第1から第3の実施形態のメモリコントローラ200による動作がホスト装置2により行われる点で、第1から第3の実施形態とは異なる。なお、以下に説明する以外の構成は、第1の実施形態と同様である。
図20は、第4の実施形態の情報処理システム4の機能ブロックを示す。図20に示すように、情報処理システム4は、ホスト装置2および1または複数のメモリシステム1を含む。図20は1つのメモリシステム1の例を示し、以下の記述は1つのメモリシステム1の例に関する。
本実施形態では、差ΔVpgmLの使用および調整値ΔVvfの付加されたベリファイ電圧Vvfの使用がホスト装置2により決定される。そして、ホスト装置2は、決定された書き込みをメモリシステム1に指示する。すなわち、ホスト装置2は、第1から第3の実施形態におけるメモリコントローラ200からメモリ装置100への指示と同様に、調整値により調整されたベリファイ電圧VvfSを用いてベリファイを行うことをメモリシステム1に指示する。そして、メモリコントローラ200は、ホスト装置2から指示された書き込みをメモリ装置100に対して行う。
本実施形態によれば、ホスト装置2によって、第1から第3の実施形態と同じく、ベリファイ電圧Vvfの調整が行われる。これにより、第1から第3の実施形態と同じ利点が得られる。
Claims (16)
- 第1セルトランジスタに接続された第1ワード線と、第2セルトランジスタに接続された第2ワード線とを含み、前記第1セルトランジスタおよび前記第2セルトランジスタの各々は、1以上のデータ値のいずれか1つが書き込まれ得る、メモリ装置と、
複数の調整値を参照可能であり、前記第1セルトランジスタに前記1以上のデータ値のなかの1つである第1データ値の書き込みが完了したかを判定する場合に、第1調整値または前記第1調整値を用いて得られた値を前記メモリ装置に送ることで、第1ベリファイ電圧を前記第1ワード線に印加することを前記メモリ装置に指示し、前記第2セルトランジスタに前記第1データ値の書き込みが完了したかを判定する場合に、第2調整値または前記第2調整値を用いて得られた値を前記メモリ装置に送ることで、前記第1ベリファイ電圧とは電圧レベルが異なる第2ベリファイ電圧を前記第2ワード線に印加することを前記メモリ装置に指示するコントローラと、
を備えたメモリシステム。 - 前記コントローラは、前記第1調整値と第1共通基準値とに基づいて電圧レベルが調整された前記第1ベリファイ電圧を前記第1ワード線に印加することを前記メモリ装置に指示し、前記第2調整値と前記第1共通基準値とに基づいて電圧レベルが調整された前記第2ベリファイ電圧を前記第2ワード線に印加することを前記メモリ装置に指示する、
請求項1に記載のメモリシステム。 - 前記コントローラは、前記1以上のデータ値のなかの1つであるとともに前記第1データ値とは異なる第2データ値の書き込みが前記第1セルトランジスタに完了したかを判定する場合に、前記第1調整値と第2共通基準値とに基づいて電圧レベルが調整された第3ベリファイ電圧を前記第1ワード線に印加することを前記メモリ装置に指示し、前記第2セルトランジスタに前記第2データ値の書き込みが完了したかを判定する場合に、前記第2調整値と前記第2共通基準値とに基づいて電圧レベルが調整された第4ベリファイ電圧を前記第2ワード線に印加することを前記メモリ装置に指示する、
請求項1または請求項2に記載のメモリシステム。 - 前記コントローラは、前記1以上のデータ値のなかの1つであるとともに前記第1データ値とは異なる第2データ値の書き込みが前記第1セルトランジスタに完了したかを判定する場合に、第3調整値と第2共通基準値とに基づいて電圧レベルが調整された第3ベリファイ電圧を前記第1ワード線に印加することを前記メモリ装置に指示し、前記第2セルトランジスタに前記第2データ値の書き込みが完了したかを判定する場合に、第4調整値と前記第2共通基準値とに基づいて電圧レベルが調整された第4ベリファイ電圧を前記第2ワード線に印加することを前記メモリ装置に指示する、
請求項1または請求項2に記載のメモリシステム。 - 前記メモリ装置は、前記第1ワード線と前記第2ワード線とを含む複数のワード線を有し、
前記コントローラは、前記複数の調整値と前記複数のワード線とが対応付けられた情報が少なくとも一時的に保持される記憶部を有し、前記記憶部に保持された前記情報を参照することで、前記第1ワード線に対応した前記第1調整値と、前記第2ワード線に対応した前記第2調整値とを知得する、
請求項1から請求項4のいずれか一項に記載のメモリシステム。 - 前記メモリ装置は、前記第1ワード線と前記第2ワード線とを含む複数のワード線を有し、
前記第1ワード線は、前記複数のワード線のなかで第1端に位置した第1端ワード線であり、
前記複数のワード線は、前記複数のワード線のなかで前記第1端ワード線とは反対側に位置した第2端ワード線を含み、
前記第2ワード線は、前記第1端ワード線と前記第2端ワード線との間に位置する、
請求項1から請求項5のいずれか一項に記載のメモリシステム。 - 前記メモリ装置は、前記第1セルトランジスタおよび前記第2セルトランジスタを含む複数のセルトランジスタが電気的に直列に接続されたストリングを含み、
前記複数のワード線は、同じ前記ストリングに接続されており、
前記第1端ワード線は、同じ前記ストリングに接続された前記複数のワード線のなかで前記第1端に位置する、
請求項6に記載のメモリシステム。 - 前記コントローラは、前記第1セルトランジスタに前記第1データ値の書き込みが完了したかを判定する場合に、前記第2ベリファイ電圧よりも電圧レベルが低い前記第1ベリファイ電圧を前記第1ワード線に印加することを前記メモリ装置に指示する、
請求項6または請求項7に記載のメモリシステム。 - 前記複数のワード線は、絶縁層と交互に第1方向に積層されており、
前記第1方向とは略直交した第2方向における前記第1セルトランジスタの寸法は、前記第2方向における前記第2セルトランジスタの寸法よりも小さい、
請求項1から請求項5のいずれか一項に記載のメモリシステム。 - 前記コントローラは、前記第1セルトランジスタに前記第1データ値の書き込みが完了したかを判定する場合に、前記第2ベリファイ電圧よりも電圧レベルが低い前記第1ベリファイ電圧を前記第1ワード線に印加することを前記メモリ装置に指示する、
請求項9に記載のメモリシステム。 - 前記メモリ装置は、前記第1セルトランジスタおよび前記第2セルトランジスタを含む複数のセルトランジスタを有し、
前記コントローラは、前記複数のセルトランジスタの平均疲弊度が第1疲弊度範囲にあると前記コントローラにより判定された状態で前記第1セルトランジスタに前記第1データ値の書き込みが完了したかを判定する場合に、前記第1ベリファイ電圧を前記第1ワード線に印加することを前記メモリ装置に指示し、前記複数のセルトランジスタの平均疲弊度が前記第1疲弊度範囲とは異なる第2疲弊度範囲にあると前記コントローラにより判定された状態で前記第1セルトランジスタに前記第1データ値の書き込みが完了したかを判定する場合に、前記第1ベリファイ電圧とは電圧レベルが異なる第5ベリファイ電圧を前記第1ワード線に印加することを前記メモリ装置に指示する、
請求項1から請求項10のいずれか一項に記載のメモリシステム。 - 前記第2疲弊度範囲は、前記第1疲弊度範囲よりも前記複数のセルトランジスタの平均疲弊度が高く、
前記コントローラは、前記複数のセルトランジスタの平均疲弊度が前記第2疲弊度範囲にあると前記コントローラにより判定された場合、前記第1ベリファイ電圧よりも電圧レベルが低い前記第5ベリファイ電圧を前記第1ワード線に印加することを前記メモリ装置に指示する、
請求項11に記載のメモリシステム。 - 第1セルトランジスタに接続された第1ワード線と、第2セルトランジスタに接続された第2ワード線とを含み、前記第1セルトランジスタおよび前記第2セルトランジスタの各々は、1以上のデータ値のいずれか1つが書き込まれ得る、メモリ装置と、
前記第1セルトランジスタに前記1以上のデータ値のなかの1つである第1データ値の書き込みが完了したかを判定する場合に、第1ベリファイ電圧を前記第1ワード線に印加することを前記メモリ装置に指示し、前記第2セルトランジスタに前記第1データ値の書き込みが完了したかを判定する場合に、前記第1ベリファイ電圧とは電圧レベルが異なる第2ベリファイ電圧を前記第2ワード線に印加することを前記メモリ装置に指示するコントローラと、
を備えたメモリシステム。 - 前記コントローラは、少なくとも1つの調整値に基づき、前記第1ベリファイ電圧を前記第1ワード線に印加することを前記メモリ装置に指示する、
請求項13に記載のメモリシステム。 - 前記コントローラは、第1調整値に基づいて電圧レベルが調整された前記第1ベリファイ電圧を前記第1ワード線に印加することを前記メモリ装置に指示し、前記第1調整値とは異なる第2調整値に基づいて電圧レベルが調整された前記第2ベリファイ電圧を前記第2ワード線に印加することを前記メモリ装置に指示する、
請求項13または請求項14に記載のメモリシステム。 - 1以上のデータ値のいずれか1つが書き込まれ得る第1セルトランジスタに、前記1以上のデータ値のなかの1つである第1データ値の書き込みが完了したかを判定する場合に、前記第1セルトランジスタに接続された第1ワード線に第1ベリファイ電圧を印加し、
第2セルトランジスタに前記第1データ値の書き込みが完了したかを判定する場合に、前記第2セルトランジスタに接続された第2ワード線に、前記第1ベリファイ電圧とは電圧レベルが異なる第2ベリファイ電圧を印加する、
メモリシステムの制御方法。
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