JP2021086631A - ストレージ装置及びストレージ装置の動作方法 - Google Patents

ストレージ装置及びストレージ装置の動作方法 Download PDF

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Abstract

【課題】不揮発性メモリセルにプログラムされる状態の個数をワードライン別に調整するストレージ装置及びストレージ装置の動作方法を提供する。【解決手段】ストレージ装置は、複数のワードラインをそれぞれ含む複数のメモリブロックを含む不揮発性メモリと、複数のワードラインのそれぞれに対してワードライン強度を判断し、ワードライン強度を基に複数のワードラインのそれぞれに関する状態個数を調整し、複数のワードライン間のプログラム時間偏差が低減されるように、複数のワードラインのそれぞれのプログラムパラメータを調整するメモリコントローラと、を備える。【選択図】図１

Description

本発明は、ストレージ装置に関し、より詳細には、不揮発性メモリセルにプログラムされる状態の個数をワードライン別に調整するストレージ装置及び該ストレージ装置の動作方法に関する。
不揮発性メモリとしてのフラッシュメモリは、電源が遮断されても保存しているデータを維持することができる。フラッシュメモリのワードラインに対してプログラム及び消去が進められるとき、ワードラインに連結されたメモリセルに高電圧が印加されることによりワードラインが老化し、ワードラインの強度が低下してしまう。メモリブロックに含まれる１本のワードラインの寿命が終了する場合、メモリブロックの寿命が終わってしまう。従って、ワードライン別にウェアレベリングが要求される。
特開２０１９−７９５２０号公報
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、複数のワードラインのそれぞれの強度を基に、複数のワードラインのそれぞれに対してメモリセルがプログラミングされるレベルの個数を示す状態個数を調整するストレージ装置及びストレージ装置の動作方法を提供することにある。
上記目的を達成するためになされた本発明の一態様によるストレージ装置は、複数のワードラインをそれぞれ含む複数のメモリブロックを含む不揮発性メモリと、前記複数のワードラインのそれぞれに対してワードライン強度を判断し、前記ワードライン強度を基に前記複数のワードラインのそれぞれに関する状態個数を調整し、前記複数のワードライン間のプログラム時間偏差が低減されるように、前記複数のワードラインのそれぞれのプログラムパラメータを調整するメモリコントローラと、を備える。
上記目的を達成するためになされた本発明の一態様による不揮発性メモリを含むストレージ装置の動作方法は、前記不揮発性メモリの複数のワードラインのそれぞれに対してワードライン強度を算出する段階と、前記複数のワードラインのそれぞれの前記ワードライン強度を基に前記ワードラインのそれぞれに関する状態個数を調整する段階と、前記ワードライン間のプログラム時間偏差が低減されるように、前記ワードラインのそれぞれのプログラムパラメータを調整する段階と、を有する。
上記目的を達成するためになされた本発明の他の態様による不揮発性メモリを含むストレージ装置の動作方法は、前記不揮発性メモリに含まれる複数のワードラインのそれぞれに対してワードライン強度を算出する段階と、前記ワードライン強度を基に前記複数のワードラインを複数のワードライングループにグルーピングする段階と、前記ワードライングループ別に前記複数のワードライングループのそれぞれのワードラインの状態個数を調整する段階と、前記ワードライングループ別に前記ワードライングループ間のプログラム時間偏差が低減されるように、前記ワードライングループのそれぞれのプログラムパラメータを調整する段階と、を有する。
本発明によれば、特定ワードラインが老化によって書き込み及び／又は読み取りがそれ以上不可能になることを防止することができ、これによりメモリブロックの寿命が延長され、不揮発性メモリ及びストレージ装置の信頼性を向上させることができる。
本発明の一実施形態によるストレージ装置を示すブロック図である。 本発明の一実施形態によるストレージ装置におけるワードラインの状態個数が調整される一例を示す図である。 本発明の一実施形態によるストレージ装置におけるワードラインの状態個数が調整される一例を示す図である。 本発明の一実施形態によるメモリコントローラを概略的に示すブロック図である。 図３Ａのメモリコントローラの動作方法を示すフローチャートである。 本発明の一実施形態によるメモリコントローラにおける状態個数の調整のいかんを決定する方法を示すフローチャートである。 本発明の一実施形態によるメモリコントローラにおける状態個数の調整のいかんを決定する方法を示すフローチャートである。 本発明の一実施形態によるメモリコントローラにおける状態個数の調整のいかんを決定する方法を示すフローチャートである。 本発明の一実施形態によるメモリコントローラのシステム図である。 本発明の一実施形態による不揮発性メモリを示すブロック図である。 図６のメモリセルアレイの具現例を示すブロック図である。 図６のメモリセルアレイの具現例を示すブロック図である。 本発明の一実施形態によるメモリコントローラに具備されるメモリブロックの一例を示す回路図である。 図８Ａのメモリブロックの斜視図である。 本発明の一実施形態によるワードラインのスレショルド電圧散布の一例示すグラフである。 図９Ａのワードラインのそれぞれのプログラムパラメータ及び状態指標の一例示すテーブルである。 本発明の一実施形態による不揮発性メモリのプログラム動作を示すタイミング図である。 本発明の一実施形態によるワードラインの状態個数が調整された場合のワードラインのスレショルド電圧散布の一例を示すグラフである。 図１１Ａのワードラインのそれぞれのプログラムパラメータ及び状態指標の一例を示すテーブルである。 本発明の一実施形態によるワードラインの状態個数が調整された場合のワードラインのスレショルド電圧散布の一例を示すグラフである。 図１２Ａのワードラインのそれぞれのプログラムパラメータ及び状態指標の一例を示すテーブルである。 本発明の一実施形態によるメモリセル当たりの分数ビットが保存される方式の一例について説明するテーブルである。 本発明の一実施形態によるメモリセル当たりの分数ビットが保存される方式の一例について説明する図である。 本発明の一実施形態によるメモリセル当たりの分数ビットが保存される方式の一例について説明する図である。 本発明の一実施形態によるメモリコントローラを概略的に示すブロック図である。 図１５Ａのメモリコントローラの動作方法を示すフローチャートである。 本発明の一実施形態による強化学習モジュールの動作方法を示す図である。 本発明の一実施形態によるメモリコントローラを概略的に示すブロック図である。 図１７Ａのメモリコントローラの動作方法を示すフローチャートである。 本発明の一実施形態による複数のワードラインのグルーピングの一例を示す図である。 本発明の一実施形態による複数のワードラインのグルーピングの一例を示す図である。 本発明の一実施形態によるＳＳＤシステムを示すブロック図である。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
図１は、本発明の一実施形態によるストレージ装置を示すブロック図である。
図１を参照すると、ストレージ装置１００はメモリコントローラ１１０及び不揮発性メモリ（ＮＶＭ）１２０を含み、ストレージ装置１００は、多様なインターフェースを介してホストと通信することにより、ホストから受信されるデータを保存するか又は保存されたデータをホストに伝送する。
一実施形態において、ストレージ装置１００は、電子装置に内蔵される内蔵メモリ装置である。例えば、ストレージ装置１００は、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｉｃ ｄｒｉｖｅｒ）、埋め込みＵＦＳ（ｕｎｉｖｅｒｓａｌ ｆｌａｓｈ ｓｔｏｒａｇｅ）、又はｅＭＭＣ（ｅｍｂｅｄｄｅｄ ｍｕｌｔｉ−ｍｅｄｉａ ｃａｒｄ）である。一実施形態において、ストレージ装置１００は、電子装置に脱着可能な外装メモリである。例えば、ストレージ装置１００は、携帯用ＳＳＤ、ＵＦＳ、ＣＦ（ｃｏｍｐａｃｔ ｆｌａｓｈ）カード、ＳＤ（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カード、Ｍｉｃｒｏ−ＳＤ（ｍｉｃｒｏ ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カード、Ｍｉｎｉ−ＳＤ（ｍｉｎｉ ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カード、ｘＤ（ｅｘｔｒｅｍｅ ｄｉｇｉｔａｌ）カード、又はメモリスティック（登録商標）（ｍｅｍｏｒｙ ｓｔｉｃｋ）である。
ストレージ装置１００を内蔵するか又はストレージ装置１００に連結される電子装置は、例えばＰＣ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）、データサーバ、ネットワーク結合ストレージ、ＩｏＴ（ｉｎｔｅｒｎｅｔ ｏｆ ｔｈｉｎｇｓ）装置、又は携帯用電子機器である。携帯用電子機器は、ラップトップコンピュータ、移動電話機、スマートフォン、タブレットＰＣ、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ＥＤＡ（ｅｎｔｅｒｐｒｉｓｅ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルスチールカメラ、デジタルビデオカメラ、オーディオ装置、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、ＰＮＤ（ｐｅｒｓｏｎａｌ ｎａｖｉｇａｔｉｏｎ ｄｅｖｉｃｅ）、ＭＰ３プレーヤ、携帯用ゲームコンソール（ｈａｎｄｈｅｌｄ ｇａｍｅ ｃｏｎｓｏｌｅ）、電子書籍（ｅ−ｂｏｏｋ）、ウェアラブル機器などである。
不揮発性メモリ１２０は、電源が遮断されても、保存しているデータが維持される特性を有するメモリ又はメモリ装置を指す。従って、ストレージ装置１００に供給される電力が遮断されても、不揮発性メモリ１２０に保存されたデータは維持される。例えば、データはユーザデータである。
不揮発性メモリ１２０は、メモリコントローラ１１０の制御によって動作する。例えば、不揮発性メモリ１２０は、メモリコントローラ１１０からコマンドＣＭＤ、アドレスＡＤＤＲ、及び制御信号ＣＴＲＬを受信し、受信されたコマンドＣＭＤに応答してアドレスＡＤＤＲに対応するデータＤＴを書き込むか又はアドレスＡＤＤＲに対応するデータＤＴを読み取り、読み取られたデータＤＴをメモリコントローラ１１０に伝送する。
不揮発性メモリ１２０は、複数のメモリブロック（ＢＬＫ１〜ＢＬＫｚ）を含み、複数のメモリブロック（ＢＬＫ１〜ＢＬＫｚ）のそれぞれは、複数のワードラインを含む。ここで、ｚは２以上の正の整数であり、一実施形態により多様に変更される。ワードラインには複数のメモリセルが連結され、同一ワードラインに連結された複数のメモリセルは物理ページを構成する。メモリセルが２ビット以上のデータを保存するマルチレベルセルである場合、ワードラインには複数の論理ページに該当するデータが保存される。例えば、メモリブロックは消去単位であり、ページはプログラム単位及び読み取り単位である。即ち、一実施形態によると、消去はメモリブロック単位で行われ、プログラム及び読み取りはページ単位で行われる。一実施形態において、不揮発性メモリ１２０は、複数のプレーン（ｐｌａｎｅｓ）、複数のダイ（ｄｉｅｓ）、又は複数のチップ（ｃｈｉｐｓ）を含む。
一実施形態において、不揮発性メモリ１２０は、ＮＡＮＤフラッシュメモリ装置である。一実施形態において、不揮発性メモリ１２０は二次元水平アレイ構造を有するプレーナ型ＮＡＮＤフラッシュメモリ装置（図２Ａ参照）であるか、或いは不揮発性メモリ１２０は三次元アレイ構造（ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ ａｒｒａｙ ｓｔｒｕｃｔｕｒｅ）を有する垂直型ＮＡＮＤフラッシュ（ＶＮＡＮ：ｖｅｒｔｉｃａｌ ＮＡＮＤ）メモリ装置（図３Ａ参照）である。しかし、それらに制限されるものではなく、不揮発性メモリ１２０は、ＲｅＲＡＭ（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＰＲＡＭ（ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（ｍａｇｎｅｔｉｃ ＲＡＭ）のような抵抗型メモリ装置であり得る。以下において、説明の便宜のために、不揮発性メモリ１２０はＮＡＮＤフラッシュメモであるとして説明するが、本発明はそれに制限されないという点は、理解されるであろう。
メモリコントローラ１１０は、ストレージ装置１００の全般的な動作を制御する。メモリコントローラ１１０は、また不揮発性メモリ１２０に対して遂行される書き込み動作、読み取り動作、及び消去動作を制御し、書き込み動作、読み取り動作、及び消去動作に関するパラメータを設定して調整する。
例えば、メモリコントローラ１１０は、ホストの要請に応答してホストから受信されるデータを不揮発性メモリ１２０に書き込むか、又は不揮発性メモリ１２０からデータＤＴを読み取り、読み取られたデータＤＴをホストに送信する。メモリコントローラ１１０はデータＤＴをエンコーディングして不揮発性メモリ１２０に伝送し、不揮発性メモリ１２０は、ページ単位でエンコーディングされたデータを各ワードラインにプログラムする。メモリコントローラ１１０は、不揮発性メモリ１２０から読み取られたデータＤＴをデコーディングする。
メモリセルは、設定されたビット（整数ビット又は非整数ビット、例えば分数ビット（ｆｒａｃｔｉｏｎａｌ ｂｉｔ））によって割り当てられる複数の状態（即ち、消去状態、及び１以上のプログラム状態）のうちの一つによってプログラムされる。例えば、メモリセルが２ビットのデータを保存する場合、メモリセルは、４個（＝２２）の状態のうちの一つによってプログラムされる。メモリセルが２．５ビットのデータを保存する場合、メモリセルは、６個の態のうちの一つによってプログラムされる。それにより、データが不揮発性メモリ１２０に書き込まれる。
メモリコントローラ１１０は、不揮発性メモリ１２０のメモリ単位で、メモリ単位に含まれる複数のワードラインのそれぞれの状態個数を設定又は調整する。具体的に、複数のワードラインのそれぞれに対して当該ワードラインに連結されるメモリセルにプログラムされる状態（消去状態、及び少なくとも１つのプログラム状態）の個数（即ち、状態個数）を設定又は調整する。このとき、メモリ単位は、ブロック単位、チップ単位、又はウェーハ単位である。
メモリコントローラ１１０は、複数のワードラインのそれぞれに対応する複数のワードライン強度（ｓｔｒｅｎｇｔｈ）（以下、強度とする）を算出し（即ち、複数のワードラインのそれぞれの強度を算出する）、算出された複数の強度を基に、複数のワードラインのそれぞれの状態個数を設定又は調整する。メモリコントローラ１１０は、相対的に強度が高いワードライン、例えば強い（ｓｔｒｏｎｇ）ワードラインに対して相対的に強度が低いワードライン、例えば弱い（ｗｅａｋ）ワードラインよりも更に多くの個数の状態が割り当てられるように、複数のワードラインのそれぞれの状態個数を設定又は調整する。
ＮＡＮＤフラッシュにおいて、ワードラインに対して多くの回数のプログラム又は消去動作が遂行されると、ワードラインに反復的にストレス（例えば、高電圧）が印加され、それによってワードラインが老化（ａｇｉｎｇ）する。各ワードラインに加えられるストレスは経時的に異なり、従って複数のワードラインはそれぞれ異なる強度（即ち、ワードライン強度）を有する。ワードラインが老化するほどワードラインの強度が低下し、ワードラインが弱くなってしまう。
メモリコントローラ１１０は、複数のワードラインのそれぞれに対応する複数の強度を基に複数のワードラインのそれぞれの状態個数を調整することにより、ワードライン別にウェアレベリングを行う。ワードラインに多くの状態個数が割り当てられるほど、ワードラインがプログラムされるときにワードラインに加えられるストレスは増加する。弱いワードラインには少ない個数の状態が割り当てられ、強いワードラインには相対的に多くの個数の状態が割り当てられることにより、弱いワードラインに加えられるストレスが低減する。それにより、特定のワードラインの老化が他のワードラインの老化よりも早く進むことが防止される。
一実施形態において、メモリコントローラ１１０は、複数のワードラインのワードライン強度を基に複数のワードラインを複数のワードライングループにグルーピングし、複数のワードライングループのそれぞれに対して状態個数及びプログラムパラメータを動的に調整する。即ち、一実施形態において、ワードライングループに含まれるワードラインは、個別的ではなく共に調整される。
一実施形態において、メモリコントローラ１１０は、強化学習（ｒｅｉｎｆｏｒｃｅｍｅｎｔ ｌｅａｒｎｉｎｇ）を介して複数のワードラインのそれぞれの状態個数を調整する。メモリコントローラ１１０は、事前にプロファイリング（ｐｒｏｆｉｌｉｎｇ）された情報を基に強化学習を行う。
一実施形態において、メモリコントローラ１１０は、ストレージ装置１００のランタイム（ｒｕｎ ｔｉｍｅ）の間、周期的又は非周期的に複数のワードラインのそれぞれの状態個数を調整する。しかし、それに制限されるものではなく、他の実施形態において、メモリコントローラ１１０は、複数のワードラインのそれぞれの状態個数を予め設定し（例えば、設定された状態個数は、予めメモリに保存される）、ストレージ装置１００のランタイムの間に設定された状態個数に基づき不揮発性メモリ１２０のプログラム動作及び読み取り動作を制御する。
一実施形態において、メモリコントローラ１１０は、複数のワードラインのそれぞれの状態個数を調整することにより、複数のワードラインのそれぞれに対するプログラムパラメータを動的に調整する。例えば、状態個数が多いワードラインのプログラム時間は、状態個数が少ないワードラインのプログラム時間よりも長い。ここで、プログラム時間は、ワードラインに対してプログラムが行われるときに、プログラムが始まって終わるまでの時間を意味する。メモリコントローラ１１０は、複数のワードラインのそれぞれに対するプログラムパラメータを動的に調整することにより、複数のワードライン間のプログラム時間差（ｐｒｏｇｒａｍ ｔｉｍｅ ｖａｒｉａｔｉｏｎ）を低減させる。
上述のように、本実施形態によるストレージ装置１００は、複数のワードラインのそれぞれの強度を算出し、複数のワードラインのそれぞれに対応する複数の強度を基に、ワードライン別に状態個数を調整する。強いワードラインには相対的に多くの個数の状態が割り当てられ、弱いワードラインには相対的に少ない個数の状態が割り当てられる。それにより、強いワードラインの状態個数は増加され、弱いワードラインの状態個数が減少される。状態個数が調整された後、ストレージ装置１００は、ワードライン間のプログラム時間偏差を低減させるために、ワードライン別にプログラムパラメータを動的に調整する。
メモリブロックを構成する複数のワードラインのうちの１本のワードラインで書き込み及び／又は読み取りがそれ以上不可能になる場合、即ちワードラインから読み取られるデータに対してデコーディングがそれ以上不可能になる場合、当該メモリブロックに対するそれ以上の書き込み及び読み取りが不可能である。本実施形態によるストレージ装置１００は、強いワードラインには相対的に多くの個数の状態が割り当てられ、弱いワードラインには相対的に少ない個数の状態が割り当てられるように、ワードライン別に状態個数を調整することにより、ワードライン別にウェアレベリングを行う。それにより、特定ワードラインが老化によって書き込み及び／又は読み取りがそれ以上不可能になることを防止することができ、メモリブロックの寿命が延長され、不揮発性メモリ１２０及びストレージ装置１００の信頼性が向上する。
図２Ａ及び図２Ｂは、本発明の一実施形態によるストレージ装置におけるワードラインの状態個数が調整される一例を示す図である。
説明の便宜のために、図２Ａでは、２本のワードライン、即ち第１ワードラインＷＬ１及び第２ワードラインＷＬ２を例に挙げて説明し、図２Ｂでは、３本のワードライン、即ち第１ワードラインＷＬ１、第２ワードラインＷＬ２、及び第３ワードラインＷＬ３を例に挙げて説明する。しかし、本発明はそれらに制限されるものではなく、状態個数の調整は、メモリ単位、例えばメモリブロック、メモリチップ、又はメモリロットに含まれる複数のワードラインに対して行われる。
図２Ａを参照すると、第１ワードラインＷＬ１及び第２ワードラインＷＬ２には、それぞれ８個の状態（即ち、消去状態Ｅ、及び第１プログラム状態Ｐ１〜第７プログラム状態Ｐ７）が割り当てられ、プログラム段階において、第１ワードラインＷＬ１及び第２ワードラインＷＬ２は、８個の状態のうちの一つによってプログラムされる。それにより、第１ワードラインＷＬ１のメモリセル及び第２ワードラインＷＬ２のメモリセルには、それぞれ３ビットのデータが保存される。
第１ワードラインＷＬ１及び第２ワードラインＷＬ２のそれぞれに対するプログラム動作、読み取り動作、及び消去動作が進められることにより、第１ワードラインＷＬ１及び第２ワードラインＷＬ２が老化し、第１ワードラインＷＬ１の強度は相対的に高くなり、第２ワードラインＷＬ２の強度は相対的に低くなる。例えば、第１ワードラインＷＬ１に対するプログラム回数及び／又は読み取り回数が第２ワードラインＷＬ２に対するプログラム回数及び／又は読み取り回数よりも多い場合、第１ワードラインＷＬ１の強度が第２ワードラインＷＬ２の強度よりも高くなる。
強いワードラインに更に多数の状態が割り当てられ、弱いワードラインに少数の状態が割り当てられるように、第１ワードラインＷＬ１及び第２ワードラインＷＬ２のそれぞれの状態個数が調整される。第１ワードラインＷＬ１の状態個数は増加され、第２ワードラインＷＬ２の状態個数は減少される。例えば、第１ワードラインＷＬ１の状態個数は８個から１２個に増加され、第２ワードラインＷＬ２の状態個数は８個から４個に減少される。図示するように、第１ワードラインＷＬ１には１６個の状態（例えば、消去状態Ｅ、及び第１プログラム状態Ｐ１〜第１５プログラム状態Ｐ１５）が割り当てられ、第２ワードラインＷＬ２には４個の状態（例えば、消去状態Ｅ、及び第１プログラム状態Ｐ１〜第３プログラム状態Ｐ３）が割り当てられる。それにより、第１ワードラインＷＬ１のメモリセルには４ビットのデータが保存され、第２ワードラインＷＬ２のメモリセルには２ビットのデータが保存される。
図２Ｂを参照すると、第１ワードラインＷＬ１、第２ワードラインＷＬ２、及び第３ワードラインＷＬ３には、それぞれ４個の状態（即ち、消去状態Ｅ、及び第１プログラム状態Ｐ１〜第３プログラム状態Ｐ３）が割り当てられ、プログラム段階において、第１ワードラインＷＬ１、第２ワードラインＷＬ２、及び第３ワードラインＷＬ３は、８個の状態のうちの一つによってプログラムされる。それにより、第１ワードラインＷＬ１のメモリセル、第２ワードラインＷＬ２のメモリセル、及び第３ワードラインのメモリセルには、それぞれ２ビットのデータが保存される。
ワードラインのそれぞれに対するプログラム動作、読み取り動作、及び消去動作が進められることにより、第１ワードラインＷＬ１、第２ワードラインＷＬ２、及び第３ワードラインＷＬ３が老化する。第１ワードラインＷＬ１、第２ワードラインＷＬ２、及び第３ワードラインＷＬ３の強度は、それぞれ−１、−２、及び−３である。第１ワードラインＷＬ１が最も強く、第３ワードラインＷＬ３が最も弱い。
強いワードラインに更に多い個数の状態が割り当てられ、弱いワードラインに少ない個数の状態が割り当てられるように、第１ワードラインＷＬ１、第２ワードラインＷＬ２、及び第３ワードラインＷＬ３のそれぞれの状態個数が調整される。例えば、第１ワードラインＷＬ１の状態個数は４個から６個に増加し、第２ワードラインＷＬ２の状態個数は４個がそのまま維持され、第３ワードラインＷＬ３の状態個数は４個から３個に減少される。それにより、第１ワードラインＷＬ１のメモリセルには２．５ビットのデータが保存され、第２ワードラインＷＬ２のメモリセルには２ビットのデータが保存され、第３ワードラインＷＬ３のメモリセルには１．５ビットのデータが保存される。
図２Ａ及び図２Ｂを参照して説明したように、状態個数調整モジュール（図１のメモリコントローラ１１０に含まれる）は、複数のワードラインのそれぞれの強度を基に複数のワードラインのそれぞれの状態個数を調整する。一実施形態において、図２Ｂに示すように、ワードラインの状態個数は整数ビットを示す２ｓ（ここで、ｓは、自然数である）ではない値を有し、ワードラインのメモリセルには分数ビットのデータが保存される。
図３Ａは、本発明の一実施形態によるメモリコントローラを概略的に示すブロック図であり、図３Ｂは、図３Ａのメモリコントローラの動作方法を示すフローチャートである。図３Ｂの動作方法は、ストレージ装置１００（図１）のランタイム（例えば、ホストの要請を基に不揮発性メモリ１２０に対して書き込み、読み取り、及び消去などの動作が遂行される段階）で遂行されるか、或いはランタイム前（例えば、製造段階、又はストレージ装置の起動段階）に遂行される。
図３Ａを参照すると、メモリコントローラ１１０は、強度算出モジュールＳＣＭ、状態個数調整モジュールＣＡＭ、及びプログラムパラメータ制御モジュールＰＣＭを含む。
本発明の実施形態において「モジュール」の用語を使用し、一実施形態による構成要素が参照される。「モジュール」は、ＩＣ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、ＦＰＧＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）、ＣＰＬＤ（ｃｏｍｐｌｅｘ ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ）のような多様なハードウェア装置、ハードウェア装置で駆動されるファームウェア、ソフトウェア、又はハードウェア装置とソフトウェアとが組み合わされた形態によって具現される。また、「モジュール」は、半導体素子で構成される回路又はＩＰ（ｉｎｔｅｌｌｅｃｔｕａｌ ｐｒｏｐｅｒｔｙ）を含んでもよい。
強度算出モジュールＳＣＭは、複数のワードラインのそれぞれに対して強度を算出する。強度算出モジュールＳＣＭは、プログラムパラメータ及び状態指標（ｓｔａｔｕｓ ｍｅｔｒｉｃｓ）（例えば、プログラム動作、読み取り動作、及び消去動作に関する状態指標）を基に、ワードラインの強度を算出する。
状態個数調整モジュールＣＡＭは、複数のワードラインのそれぞれに対して、算出された強度を基に複数のワードラインのそれぞれの状態個数を調整する。
プログラムパラメータ制御モジュールＰＣＭは、複数のワードラインのそれぞれのプログラムパラメータを調整する。例えば、プログラムパラメータは、プログラム開始電圧、プログラム電圧差、及びプログラム検証電圧のうちの少なくとも一つを含む。プログラムパラメータ制御モジュールＰＣＭは、複数のワードライン間において、プログラムが遂行される時間の差（以下、プログラム時間偏差という）が低減されるようにプログラムパラメータを調整する。
図３Ｂを参照すると、メモリコントローラ１１０は、複数のワードラインのそれぞれの状態指標を獲得する（Ｓ１１０段階）。例えば、強度算出モジュールＳＣＭが不揮発性メモリ１２０から受信される信号を基に状態指標を獲得する。状態指標は、例えば実際のプログラム時間、消去時間、読み取り時間、読み取りエラービット、読み取りレベルシフト値、状態個数などを含む。例えば、不揮発性メモリ１２０のワードラインでプログラムが実行される度に、メモリコントローラ１１０は、実際のプログラム時間を獲得して保存する。一実施形態において、メモリコントローラ１１０は、プログラム動作が遂行される度に状態指標を獲得及び保存し、他の実施形態において、メモリコントローラ１１０は、周期的に状態指標を獲得及び保存する。
強度算出モジュールＳＣＭは、複数のワードラインに対応する複数のワードライン強度を算出する（Ｓ１２０段階）。即ち、強度算出モジュールＳＣＭは、複数のワードラインのそれぞれに関する強度を算出する。強度算出モジュールＳＣＭは、プログラムパラメータ、及びＳ１１０段階で収集された状態指標を基にワードラインの強度を算出する。
一実施形態において、強度算出モジュールＳＣＭは、ワードラインに対する期待されるプログラム時間と実際のプログラム時間とを基に強度を算出する。例えば、強度算出モジュールＳＣＭは、既設定のプログラムパラメータ及び既設定の状態個数を基にワードラインに対する期待されるプログラム時間を算出し、期待されるプログラム時間と実際のプログラム時間との差を基に強度を算出する。一実施形態において、強度算出モジュールＳＣＭは、プログラムパラメータ及び少なくとも１つの状態指標を変数にする強度算出関数を含む。しかし、それに制限されるものではなく、例えば強度算出モジュールＳＣＭは、強度算出時に、他の状態指標、例えば消去時間、読み取りエラービット、及び読み取りレベルシフト値のうちの少なくとも一つを更に考慮して強度を算出する。
その後、状態個数調整モジュールＣＡＭは、複数のワードライン強度を基に、複数のワードラインのそれぞれの状態個数を調整する（Ｓ１３０段階）。状態個数調整モジュールＣＡＭは、強いワードラインに多くの個数の状態が割り当てられ、弱いワードラインに少ない個数の状態が割り当てられるように、複数のワードラインの状態個数を調整する。それにより、ワードライン別にウェアレベリングが行われ、ワードライン間の強度差が低減される。
一方、Ｓ１２０段階及びＳ１３０段階は、強化学習を基に遂行される。例えば、強度算出モジュールＳＣＭ及び状態個数調整モジュールＣＡＭが強化学習のエージェントとして具現され、該エージェントは、ワードライン別に保存されるプログラム時間、状態個数、プログラムパラメータ、状態指標を基に、ワードライン別に状態個数を算出する。強化学習を介するワードライン別状態個数算出は、図１５Ａ〜図１５Ｃを参照して詳細に後述する。
プログラムパラメータ制御モジュールＰＣＭは、状態個数の調整により、複数のワードラインのそれぞれのプログラムパラメータを調整する（Ｓ１４０段階）。プログラムプログラムパラメータ制御モジュールＰＣＭは、複数のワードライン間においてプログラムが実行される時間の差（プログラム時間偏差）が低減されるように、複数のワードラインのそれぞれのプログラムパラメータを調整する。
例えば、図２Ａにおいて、第１ワードラインＷＬ１の状態個数は１６個に調整され、第２ワードラインＷＬ２の状態個数は４個に調整されることにより、第１ワードラインＷＬ１及び第２ワードラインＷＬ２に対して同一のプログラムパラメータを基にプログラムが実行される場合、第１ワードラインＷＬ１に対してプログラムが実行される時間、即ち第１ワードラインＷＬ１のプログラム時間は、第２ワードラインＷＬ２のプログラム時間よりも長い。即ち、状態個数調整後の第１ワードラインＷＬ１の１５個のプログラム状態（Ｐ１〜Ｐ１５）のそれぞれが状態個数調整前の第１ワードラインＷＬ１の７個のプログラム状態（Ｐ１〜Ｐ７）の各プログラム時間と同一のプログラム時間を有し、状態個数調整後の第２ワードラインＷＬ２の３個のプログラム状態（Ｐ１〜Ｐ３）のそれぞれが状態個数調整前の第２ワードラインＷＬ２の７個のプログラム状態（Ｐ１〜Ｐ７）の各プログラム時間と同一のプログラム時間を有する場合、状態個数調整後の第１ワードラインＷＬ１の全体のプログラム時間は、第２ワードラインＷＬ２の全体のプログラム時間よりも相当に長くなる。
プログラムパラメータ制御モジュールＰＣＭは、第１ワードラインＷＬ１の実際のプログラム時間と第２ワードラインＷＬ２の実際のプログラム時間とが類似するように、第１ワードラインＷＬ１及び／又は第２ワードラインＷＬ２のプログラムパラメータを調整する。即ち、第１ワードラインＷＬ１の各状態のプログラム時間は短縮され、第２ワードラインＷＬ２の各状態のプログラム時間は延長される。第１ワードラインＷＬ１の全体のプログラム時間が第２ワードラインＷＬ２の全体のプログラム時間と類似することになり、プログラム時間の偏差が低減される。例えば、プログラムパラメータ制御モジュールＰＣＭは、第１ワードラインＷＬ１のプログラム開始電圧を上昇させるか又は第２ワードラインＷＬ２のプログラム開始電圧を低下させることにより、第１ワードラインＷＬ１と第２ワードラインＷＬ２とのプログラム時間偏差を低減させる。プログラムパラメータ制御モジュールＰＣＭは、複数のワードラインのそれぞれに対してプログラム開始電圧、プログラム電圧差、及びプログラム検証電圧のうちの少なくとも一つを調節する。
メモリコントローラ１１０は、不揮発性メモリ１２０に複数のワードラインのそれぞれの状態個数及びプログラムパラメータを伝送する（Ｓ１５０段階）。一実施形態において、メモリコントローラ１１０はプログラムが実行されるワードラインを示すアドレスと共に当該ワードラインの状態個数及びプログラムパラメータを不揮発性メモリ１２０に伝送し、不揮発性メモリ１２０は受信された状態個数及びプログラムパラメータを基にアドレスが示すワードラインに対してプログラム動作を遂行する。他の実施形態において、メモリコントローラ１１０は複数のワードラインのそれぞれの状態個数及びプログラムパラメータを不揮発性メモリ１２０に伝送し、不揮発性メモリ１２０は受信された複数のワードラインのそれぞれの状態個数及びプログラムパラメータを保存する。その後、メモリコントローラ１１０はプログラムが実行されるアドレスを不揮発性メモリ１２０に伝送し、不揮発性メモリ１２０は受信されたアドレスに対応するワードラインに対して状態個数及びプログラムパラメータを基にプログラムを遂行する。
図４Ａ、図４Ｂ、及び図４Ｃは、本発明の一実施形態によるメモリコントローラにおける状態個数の調整のいかんを決定する方法を示すフローチャートである。
図４Ａを参照すると、メモリコントローラ１１０は、複数のワードラインのプログラム時間差ΔｔＰＧＭを基に状態個数の調整のいかんを決定する。
複数のワードラインのそれぞれに対するプログラム動作が遂行され（Ｓ１１段階）、このとき、メモリコントローラ１１０は、複数のワードラインのそれぞれのプログラム時間をモニタリングする（Ｓ１２段階）。メモリコントローラ１１０は、ワードラインに対してプログラムコマンドＣＭＤを伝送した後、不揮発性メモリ１２０から受信された応答信号、例えばレディ（ｒｅａｄｙ）信号及びビジー（ｂｕｓｙ）信号を基にワードラインのプログラム時間を獲得する。例えば、メモリコントローラ１１０は、ビジー信号が受信された後、レディ信号が受信されるまでの時間を基にプログラム時間を獲得する。
メモリコントローラ１１０は、複数のワードラインのプログラム時間差ΔｔＰＧＭがスレショルド時間Ｔｔｈ以上であるか否かということを判断する（Ｓ１３段階）。例えば、メモリコントローラ１１０は、複数のワードライン間のプログラム時間差ΔｔＰＧＭの最大値がスレショルド時間Ｔｔｈ以上であるか否かということを判断する。或いは、メモリコントローラ１１０は、少なくとも２本のワードライン単位で状態個数を調整し、少なくとも２本のワードライン間のプログラム時間差ΔｔＰＧＭがスレショルド時間Ｔｔｈ以上であるか否かということを判断する。
メモリコントローラ１１０は、複数のワードラインのプログラム時間差ΔｔＰＧＭがスレショルド時間Ｔｔｈ以上である場合、複数のワードラインのそれぞれの状態個数を調整する（Ｓ１４段階）。メモリコントローラ１１０は、図３Ｂを参照して説明した方法により状態個数を調整する。
一方、メモリコントローラ１１０は、複数のワードラインのプログラム時間差ΔｔＰＧＭがスレショルド時間Ｔｔｈ未満である場合、複数のワードラインのそれぞれの状態個数を維持する（Ｓ１５段階）。複数のワードラインのそれぞれに対して既設定の状態個数が維持される。
図４Ｂを参照すると、メモリコントローラ１１０は、複数のワードラインのプログラム及び消去サイクル（Ｐ／Ｅサイクル）を基に状態個数の調整のいかんを決定する。
複数のワードラインのそれぞれに対するプログラム動作、読み取り動作、及び消去動作が遂行され（Ｓ２１段階）、このとき、メモリコントローラ１１０は、ワードライン別にＰ／Ｅサイクルを保存し、プログラム動作及び読み取り動作が遂行される度にＰ／Ｅサイクルをアップデートする。
メモリコントローラ１１０は、Ｐ／Ｅサイクルがスレショルド値ＶＵｔｈ以上であるか否かということを判断する（Ｓ２２段階）。例えば、メモリコントローラ１１０は、複数のワードラインのうちの１以上のワードラインのＰ／Ｅサイクルがスレショルド値ＶＵｔｈ以上であるか否かということを判断する。他の例として、メモリコントローラ１１０は、複数のワードラインのそれぞれのＰ／Ｅサイクルの平均、即ち平均Ｐ／Ｅサイクルがスレショルド値ＶＵｔｈ以上であるか否かということを判断する。
メモリコントローラ１１０は、Ｐ／Ｅサイクルがスレショルド値ＶＵｔｈ以上である場合、複数のワードラインのそれぞれの状態個数を調整する（Ｓ２３段階）。メモリコントローラ１１０は、Ｐ／Ｅサイクルがスレショルド値ＶＵｔｈ未満である場合、複数のワードラインのそれぞれの状態個数を維持する（Ｓ２４段階）。
図４Ｃを参照すると、メモリコントローラ１１０は、ストレージ装置１００（図１）がパワーオンになると、状態個数の調整のいかんを決定する。
ストレージ装置１００がパワーオンになる（Ｓ３１段階）。ストレージ装置１００は、外部から電源を受信し、受信された電源に基づきパワーオンになる。メモリコントローラ１１０は、状態個数の調整が必要か否かということを判断する（Ｓ３２段階）。例えば、メモリコントローラ１１０は、起動過程において、状態個数の調整が行われる条件が満足されたか否かということを判断する。例えば、メモリコントローラ１１０は、図４Ａ及び図４Ｂを参照して説明したように、複数のワードラインのプログラム時間差ΔｔＰＧＭ又は複数のワードラインのプログラム及び消去サイクル（Ｐ／Ｅサイクル）を基に、状態個数の調整が行われる条件が満足されたか否かということを判断する。しかし、それに制限されるものではなく、状態個数の調整が遂行される条件は、多様な方式によって設定される。
メモリコントローラ１１０は、状態個数の調整が必要であると判断された場合、即ち状態個数の調整遂行条件が満足された場合、複数のワードラインのそれぞれの状態個数を調整し（Ｓ３３段階）、状態個数の調整が必要ではないと判断された場合、複数のワードラインのそれぞれに対して既設定の状態個数を維持する（Ｓ３４段階）。
メモリコントローラ１１０は、周期的又は非周期的に複数のワードラインの状態個数を調整し、例えば図４Ａ、図４Ｂ、及び図４Ｃを参照して説明した方法により状態個数の調整のいかんを決定する。
図５は、本発明の一実施形態によるメモリコントローラのシステム図である。
図５を参照すると、メモリコントローラ１１０は、プロセッサ１１１、ＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）１１２、エンコーディング及びデコーディングモジュール１１３、ＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）１１４、ホストインターフェース１１５、及びメモリインターフェース１１６を含む。メモリコントローラ１１０の構成、例えばプロセッサ１１１、ＲＡＭ１１２、エンコーディング及びデコーディングモジュール１１３、ＲＯＭ１１４、ホストインターフェース１１５、及びメモリインターフェース１１６は、システムバス１１７を介して互いにデータを送受信する。メモリコントローラ１１０は、それ以外にも他の構成を更に含んでもよい。
プロセッサ１１１は、中央処理装置（ＣＰＵ）やマイクロプロセッサなどを含み、メモリコントローラ１１０の全般的な動作を制御する。プロセッサ１１１は、特定動作を遂行するように構成されるプログラムコード又はプログラムコードの命令語集合を実行する１以上のプロセッサコアを含む。プロセッサ１１１は、ＲＯＭ１１４に保存されたファームウェアの命令コードを実行する。一実施形態において、プロセッサ１１１は、マルチコアプロセッサによって具現され、例えばデュアルコアプロセッサ又はクアッドコアプロセッサによって具現される。
ＲＡＭ１１２は、メモリコントローラ１１１のバッファメモリ、キャッシュメモリ、動作メモリ、及びメインメモリのうちの少なくとも一つで動作する。ＲＡＭ１１２は、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などによって具現され、ＲＡＭ１１２には、ファームウェアがローディングされる。ファームウェアは、図１〜図４Ｃを参照して説明したメモリコントローラ１１０の動作アルゴリズムが具現されるプログラムコードを含む。例えば、ファームウェアは、強度算出モジュールＳＣＭ、状態個数調整モジュールＣＡＭ、及びプログラムパラメータ制御モジュールＰＣＭを含む。
エンコーディング及びデコーディングモジュール１１３は、データに対するエンコーディング及びデコーディングを行い、データに対するエラー訂正を行う。エンコーディング及びデコーディングモジュール１１３は、不揮発性メモリ１２０に保存されるデータに対するエンコーディングを行い、エラー訂正コードを生成する。エンコーディング及びデコーディングモジュール１１３は、不揮発性メモリ１２０から読み取られたデータをデコーディングし、エラー訂正コードを基にデータのエラーを検出し、検出されたエラーを訂正する。一実施形態において、エンコーディング及びデコーディングモジュール１１３は、ハードウェアによっても具現される。一実施形態において、エンコーディング及びデコーディングモジュール１１３は、ソフトウェア又はファームウェアによっても具現され、ＲＡＭ１１２にローディングされる。不揮発性メモリ１２０から読み取られたデータがデコーディング不可能である場合、即ちエラー訂正コードによりデータのエラーが訂正される場合、データが読み取られた当該ワードライン、及びワードラインを含むメモリブロックは、寿命が終わったと判断される。
ＲＯＭ１１４は、メモリコントローラ１１０を動作させるのに要求される多様な情報を保存する。例示的に、ＲＯＭ１１４は、多様な情報をファームウェア形態で保存する。ストレージ装置１００（図１）がパワーオンになると、ＲＯＭ１１４に保存されたファームウェアがＲＡＭ１１２にローディングされる。
メモリコントローラ１１０は、ホストインターフェース１１５を介して外部装置（例えば、ホスト）と通信する。例示的に、ホストインターフェース１１５は、ＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）、ＡＴＡ（ａｄｖａｎｃｅｄ ｔｅｃｈｎｏｌｏｇｙ ａｔｔａｃｈｍｅｎｔ）、ＳＡＴＡ（ｓｅｒｉａｌ−ＡＴＡ）、ＰＡＴＡ（ｐａｒａｌｌｅｌ−ＡＴＡ）、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｍａｌｌ ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ ｄｒｉｖｅ ｅｌｅｃｔｒｏｎｉｃｓ）、ＭＩＰＩ（ｍｏｂｉｌｅ ｉｎｄｕｓｔｒｙ ｐｒｏｃｅｓｓｏｒ ｉｎｔｅｒｆａｃｅ）、ＮＶＭ−ｅ（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ−ｅｘｐｒｅｓｓ）のような多様なインターフェースを含む。
メモリインターフェース１１６は、メモリコントローラ１１０と不揮発性メモリ２００とのインターフェースを提供する。例えば、コマンド、アドレス、制御信号（例えば、状態個数及びプログラムパラメータ）、プログラムデータ、及び読み取りデータ、応答信号がメモリインターフェース１１６を介してメモリコントローラ１１０と不揮発性メモリ２００との間で送受信される。
図６は、本発明の一実施形態による不揮発性メモリを示すブロック図である。
図６を参照すると、不揮発性メモリ１２０は、メモリセルアレイ１２１、制御ロジック１２２、電圧生成部１２３、アドレスデコーダ１２４、ページバッファ回路１２５、及びデータ入出力回路１２６を含む。。
メモリセルアレイ１２１は、複数のワードラインＷＬ及び複数のビットラインＢＬに連結される。メモリブロックは、１以上のストリング選択ライン（ＳＳＬ）及び１以上の接地選択ライン（ＧＳＬ）に連結される。メモリセルアレイ１２１は複数のメモリブロックを含み、複数のメモリブロックのそれぞれは、複数のワードラインＷＬｓ及び複数のビットラインＢＬｓが交差する領域に配置された複数のメモリセル（ＭＣ１〜ＭＣ８）（図８Ａ）を含む。
一実施形態において、複数のメモリセルのそれぞれは、１ビットのデータ又はマルチビットのデータを保存する。一実施形態において、複数のメモリセルのそれぞれは、分数ビットのデータを保存する。
メモリセルアレイ１２１に消去電圧が印加されると、複数のメモリセルは、消去状態になり、メモリセルアレイ１２１の選択されたワードラインにプログラム電圧が印加されることにより、選択されたワードラインに連結された複数のメモリセルが、設定された状態にプログラムされる。図２Ａ及び図２Ｂに示したように、複数のメモリセルのそれぞれは、スレショルド電圧によって区分される消去状態Ｅ及び少なくとも１つのプログラム状態を有する。
制御ロジック１２２は、メモリコントローラ１１０から受信されたコマンドＣＭＤ、アドレスＡＤＤＲ、及び制御信号ＣＴＲＬを基に、メモリセルアレイ１２１にデータをプログラムするか、メモリセルアレイ１２１からデータを読み取るか、又はメモリセルアレイ１２１を消去するための各種制御信号を出力する。
制御ロジック１２２から出力された各種制御信号は、電圧生成部１２３、アドレスデコーダ１２４、ページバッファ回路１２５、及びデータ入出力回路１２６に提供される。具体的に、制御ロジック１２２は、電圧生成部１２３に電圧制御信号ＣＯＮ＿ｖｏｌを提供し、アドレスデコーダ１２３にロウアドレスＲ−ＡＤＤＲを提供し、ページバッファ回路１２５にプログラム制御信号ＣＯＮ＿Ｐを提供し、データ入出力回路１２６にデータ入出力制御信号ＣＯＮ＿Ｉ／Ｏを提供する。しかし、本発明は、それに限定されるものではなく、制御ロジック１２２は、電圧生成部１２３、アドレスデコーダ１２４、ページバッファ回路１２５、及びデータ入出力回路１２６に他の制御信号を更に提供することができる。
電圧生成部１２３は、電圧制御信号ＣＯＮ＿ｖｏｌを基に、メモリセルアレイ１２１に対するプログラム動作、読み取り動作、及び消去動作を遂行するための多種の電圧を生成する。具体的に、電圧生成部１２３は、複数のワードラインＷＬｓを駆動するためのワードライン駆動電圧ＶＷＬｓを生成する。ワードライン駆動電圧ＶＷＬｓは、例えばプログラム電圧（又は、書き込み電圧）、読み取り電圧、消去電圧、インヒビット電圧、又はプログラム検証（ｖｅｒｉｆｙ）電圧である。電圧生成部１２３は、複数のストリング選択ラインＳＳＬを駆動するためのストリング選択ライン駆動電圧、及び複数の接地選択ラインＧＳＬを駆動するための接地選択ライン駆動電圧を更に生成する。
アドレスデコーダ１１４は、複数のワードラインＷＬｓを介してメモリセルアレイ１２１に連結され、制御ロジック１２１から受信したロウアドレスＲ−ＡＤＤＲに応答して複数のワードラインＷＬｓのうちの一部のワードラインを選択する。プログラム動作時、ローデコーダ１２４は、選択されたワードラインにプログラム電圧を印加し、非選択のワードラインにインヒビット電圧を印加する。
ページバッファ回路１２５は、複数のビットラインＢＬｓを介してメモリセルアレイ１２１に連結される。具体的に、プログラム動作時、ページバッファ回路１２５は、書き込みドライバとして動作し、メモリセルアレイ１２１に保存するデータＤＴに該当する状態をプログラムする。読み取り動作時、ページバッファ１２５は、感知増幅器として動作し、メモリセルアレイ１２１に保存されたデータＤＴを出力する。
データ入出力回路１２６は、外部から入力されたデータＤＴをページバッファ回路１２５に伝送するか、或いはページバッファ回路１２５から出力されたデータＤＴを多数の入出力ピン又はデータバスを介してメモリコントローラ１１０（図１）に伝送する。
本実施形態による制御ロジック１２２は、メモリコントローラ１１０（図１）から受信された複数のワードラインＷＬｓのそれぞれの状態個数及びプログラムパラメータを基に、電圧制御信号ＣＯＮ＿ｖｏｌ及びプログラム制御信号ＣＯＮ＿Ｐを生成する。プログラムパラメータは、プログラム開始電圧、プログラム電圧差、及びプログラム検証電圧のうちの少なくとも一つを含み、制御ロジック１２２は、プログラムパラメータを基に電圧制御信号ＣＯＮ＿ｖｏｌを生成する。
また、制御ロジック１２２は、特定のワードラインにプログラムが実行されるとき、メモリコントローラ１１０から受信された状態個数を基に、ワードラインに具備される複数のメモリセルのそれぞれがワードラインに割り当られた状態のうちの一つにプログラムされるように制御するプログラム制御信号ＣＯＮ＿Ｐを生成し、プログラム制御信号ＣＯＮ＿Ｐをページバッファ回路１２５に提供する。
図７Ａ及び図７Ｂは、図６のメモリセルアレイの具現例を示すブロック図である。
図７Ａ及び図７Ｂを参照すると、メモリセルアレイ（１２１ａ及び１２１ｂ）は、複数のメモリブロック、例えば第１メモリブロックＢＬＫ１、第２メモリブロックＢＬＫ２、及び第３メモリブロックＢＬＫ３を含み、第１メモリブロックＢＬＫ１、第２メモリブロックＢＬＫ２、及び第３メモリブロックＢＬＫ３のそれぞれは、三次元構造（又は、垂直構造という）を有する。
第１メモリブロックＢＬＫ１、第２メモリブロックＢＬＫ２、及び第３メモリブロックＢＬＫ３のそれぞれは、三次元に対応する複数の方向（ｘ、ｙ、ｚ）に沿って伸びた構造物を含む。第１メモリブロックＢＬＫ１、第２メモリブロックＢＬＫ２、及び第３メモリブロックＢＬＫ３のそれぞれは、基板ＳＵＢに垂直な方向（例えば、ｚ方向）に沿って伸びた複数のＮＡＮＤセルストリング（ＮＡＮＤ ｃｅｌｌ ｓｔｒｉｎｇｓ）を含む。
図７Ａに示すように、第１メモリブロックＢＬＫ１、第２メモリブロックＢＬＫ２、及び第３メモリブロックＢＬＫ３は、基板ＳＵＢに垂直な方向に積層されるか、或いは図７Ｂに示すように、第１メモリブロックＢＬＫ１、第２メモリブロックＢＬＫ２、及び第３メモリブロックＢＬＫ３は、基板ＳＵＢに平行な方向（例えば、ｘ方向又はｙ方向）に並んで配置される。
図８Ａは、本発明の一実施形態によるメモリコントローラに具備されるメモリブロックの一例を示す回路図である。
図８Ａを参照すると、メモリブロックＢＬＫは垂直構造のＮＡＮＤフラッシュメモリであり、図７Ａ及び図７Ｂに示した複数のメモリブロックのうちの少なくとも一つは、図８Ａに示したメモリブロックＢＬＫによって具現される。
メモリブロックＢＬＫは、複数のＮＡＮＤストリング（ＮＳ１１〜ＮＳ３３）、複数のワードライン（ＷＬ１〜ＷＬ８）、複数のビットライン（ＢＬ１〜ＢＬ３）、接地選択ラインＧＳＬ、複数のストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）、及び共通ソースラインＣＳＬを含む。ここで、ＮＡＮＤストリングの本数、ワードラインの本数、ビットラインの本数、接地選択ラインの本数、及びストリング選択ラインの本数は、実施形態によって多様に変更される。
複数のビットライン（ＢＬ１〜ＢＬ３）と共通ソースラインＣＳＬとの間には、ＮＡＮＤストリング（ＮＳ１１〜ＮＳ３３）が連結される。各ＮＡＮＤストリング（例えば、ＮＡＮＤストリングＮＳ１１）は、直列に連結されたストリング選択トランジスタＳＳＴ、複数のメモリセル（ＭＣ１〜ＭＣ８）、及び接地選択トランジスタＧＳＴを含む。一実施形態において、ストリング選択トランジスタＳＳＴと第１メモリセルＭＣ１との間、及び／又はストリング選択トランジスタＳＳＴと第８メモリセルＭＣ８との間には、少なくとも１つのダミーセルが配置される。
ストリング選択トランジスタＳＳＴは、ストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）に連結される。複数のメモリセル（ＭＣ１〜ＭＣ８）は、それぞれ対応するワードライン（ＷＬ１〜ＷＬ８）に連結される。接地選択トランジスタＧＳＴは、接地選択ラインＧＳＬに連結される。ストリング選択トランジスタＳＳＴは対応するビットラインＢＬに連結され、接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに連結される。
複数のＮＡＮＤストリング（ＮＳ１１〜ＮＳ３３）において、同一高のワードライン（例えば、複数のＮＡＮＤストリング（ＮＳ１１〜ＮＳ３３）のそれぞれに連結された第１ワードラインＷＬ１）は共通に連結され、ストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）は分離される。第１ストリング選択ラインＳＳＬ１が選択され、第１ワードラインＷＬ１にプログラム電圧が印加されると、第１ロウのＮＡＮＤストリング（ＮＳ１１、ＮＳ１２、ＮＳ１３）に含まれ、第１ワードラインＷＬ１に連結されたメモリセルがプログラムされる。それにより、ページ単位でプログラムが遂行される。
図８Ｂは、図８Ａのメモリブロックの斜視図である。
図８Ｂを参照すると、メモリブロックＢＬＫは、基板ＳＵＢに対して垂直方向に形成される。基板ＳＵＢには共通ソースラインＣＳＬが配置され、基板ＳＵＢ上にはゲート電極ＧＥと絶縁膜ＩＬとが相互に積層される。また、ゲート電極ＧＥと絶縁膜ＩＬとの間には、電荷保存層ＣＳが形成される。
相互に積層された複数のゲート電極ＧＥと絶縁膜ＩＬとを垂直方向にパターニングすると、ピラＰが形成される。ピラＰはＶ字形である。ピラＰは、ゲート電極ＧＥと絶縁膜ＩＬとを貫通して基板ＳＵＢに連結される。ピラＰの外郭部分Ｏは、半導体物質で構成され、チャネル領域として機能し、ピラＰの内部Ｉは、シリコン酸化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ）のような絶縁物質によって構成される。
メモリブロックＢＬＫのゲート電極ＧＥは、接地選択ラインＧＳＬ、複数のワードライン（ＷＬ１〜ＷＬ８）、及びストリング選択ラインＳＳＬにそれぞれ連結される。そして、メモリブロックＢＬＫのピラＰは、複数のビットライン（ＢＬ１〜ＢＬ３）に連結される。図８Ｂでは、メモリブロックＢＬＫが２本の選択ライン（ＧＳＬ、ＳＳＬ）、８本のワードライン（ＷＬ１〜ＷＬ８）、そして３本のビットライン（ＢＬ１〜ＢＬ３）を含むように図示しているが、実際には、それらよりも更に多いか又は少ない。
図８Ａ及び図８Ｂに示すように、三次元垂直構造のメモリブロックＢＬＫにおいて、ワードラインの位置は、ワードラインの強度に影響を与える。例えば、メモリブロックＢＬＫの上部又は下部に位置するワードライン、例えば接地選択ラインＧＳＬに隣接する第１ワードラインＷＬ１又はストリング選択ラインＳＳＬに隣接する第８ワードラインＷＬ８は、メモリブロックＢＬＫの構造的な特性により、プログラム遂行時、検証遂行時、及び消去遂行時、他のワードラインよりも更に多くのストレスが加えられ、それにより、他のワードラインよりも相対的に強度が低くなる。一方、メモリブロックＢＬＫの中心部に位置するワードラインは、他のワードラインよりも相対的に強度が高い。しかし、それに制限されるものではなく、複数のワードラインのそれぞれに対応する複数の強度の傾向性は、メモリブロックＢＬＫの製造工程など、ワードラインに印加される電圧のレベルなどによって可変である。
本発明の実施形態によるメモリコントローラ１１０（図１）は、複数のワードラインの強度算出時、三次元垂直構造のメモリブロックＢＬＫの構造的な特徴を反映させて、メモリブロックＢＬＫ内における複数のワードラインのそれぞれのメモリブロックＢＬＫ内における位置（例えば、センター部分又はエッジ部分、ＧＳＬ又はＳＳＬに近接する位置など）を考慮する。
図９Ａは、本発明の一実施形態によるワードラインのスレショルド電圧散布の一例を示すグラフであり、図９Ｂは、図９Ａのワードラインのそれぞれのプログラムパラメータ及び状態指標の一例を示すテーブルである。図９Ｂは、ワードラインのそれぞれの老化によるプログラムパラメータ及び状態指標の変化を例示的に示す。
図９Ａ及び図９Ｂにおいて、説明の便宜のために、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３を参照して、ワードラインのスレショルド電圧散布及びテーブルについて説明する。第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３は、メモリブロック内において異なる位置に配置されるか又は互いに隣接するように配置される。
図９Ａを参照すると、初期に、第４ワードラインＷＬ及び第２３ワードラインＷＬ２３には、それぞれ８個の状態個数が割り当てられる。例えば、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３のメモリセルは、消去状態Ｅ及び第１プログラム状態Ｐ１〜第７プログラム状態Ｐ７のうちの一つにプログラムされる。メモリセル当たり３ビットのデータが保存される。
図９Ｂを参照すると、初期に、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３のプログラムパラメータ及び状態指標は同一である。例えば、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３のプログラム開始電圧ＶＳＴ、プログラム電圧差ΔＶＩＳＰＰ、及びプログラム検証電圧ＶＶＦが同一に設定される。図１０を参照して、プログラム開始電圧ＶＳＴ、プログラム電圧差ΔＶＩＳＰＰ、及びプログラム検証電圧ＶＶＦについて説明する。
図１０は、本発明の一実施形態による不揮発性メモリのプログラム動作を示すタイミング図である。図１０において、横軸は時間を示し、縦軸はプログラム動作遂行時にワードラインＷＬに印加される電圧を示す。
図１０を参照すると、プログラム動作は、複数のプログラムループ（ＬＯＯＰ１〜ＬＯＯＰｊ）（ｊは、２以上の自然数である）を含む。複数のプログラムループ（ＬＯＯＰ１〜ＬＯＯＰｊ）のそれぞれにおいて、ワードラインＷＬにプログラム電圧（Ｖｐｇｍ１、Ｖｐｇｍ２、Ｖｐｇｍ３、…、Ｖｐｇｍｊ）（又は、プログラムパルスという）が印加され、プログラム電圧が印加された後、プログラム検証電圧ＶＶＦが印加される。ＩＳＰＰ（ｉｎｃｒｅｍｅｎｔａｌ ｓｔｅｐ ｐｕｌｓｅ ｐｒｏｇｒａｍｍｉｎｇ）方式により、複数のプログラムループ（ＬＯＯＰ１〜ＬＯＯＰｊ）で印加されるプログラム電圧（Ｖｐｇｍ１、Ｖｐｇｍ２、Ｖｐｇｍ３、…、Ｖｐｇｍｊ）の電圧レベルが上昇する。
一方、第１プログラムループＬＯＯＰ１において、ワードラインＷＬに印加される第１プログラム電圧Ｖｐｇｍ１は、プログラム開始電圧ＶＳＴとも称される。プログラム電圧間の電圧差、例えば第１プログラム電圧Ｖｐｇｍ１と第２プログラム電圧Ｖｐｇｍ２との電圧差がプログラム電圧差ΔＶＩＳＰＰと称される。一実施形態において、連続するプログラムループにおいて、プログラム電圧間の電圧差は同一である。例えば、第１プログラム電圧Ｖｐｇｍ１と第２プログラム電圧Ｖｐｇｍ２との電圧差と、第２プログラム電圧Ｖｐｇｍ２と第３プログラム電圧Ｖｐｇｍ３との電圧差は同一である。他の実施形態において、連続するプログラムループにおいて、プログラム電圧間の電圧差は異なる。例えば、第２プログラム電圧Ｖｐｇｍ２と第３プログラム電圧Ｖｐｇｍ３との電圧差は、第１プログラム電圧Ｖｐｇｍ１と第２プログラム電圧Ｖｐｇｍ２との電圧差よりも大きくなる。
プログラム検証電圧ＶＶＦは、ワードラインＷＬに連結された複数のメモリセルがターゲット状態にプログラムされたか否かということを検証するための電圧であり、メモリセルのスレショルド電圧がプログラム検証電圧ＶＶＦよりも高い場合、該メモリセルはターゲット状態にプログラムされたと判断され、該メモリセルのスレショルド電圧がプログラム検証電圧ＶＶＦよりも低い場合、メモリセルがターゲット状態にプログラムされなかったと判断される。
再び、図９Ｂを参照すると、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３のそれぞれの期待されるプログラム時間ｔＰＧＭＥ及び実際のプログラム時間ｔＰＧＭＲは、５ｍｓ（ｍｉｌｌｉｓｅｃｏｎｄ）と同一である。期待されるプログラム時間ｔＰＧＭＥと実際のプログラム時間ｔＰＧＭＲとの差がワードライン強度ＳＴＲ（又は、老化値）として算出され、期待されるプログラム時間ｔＰＧＭＥ及び実際のプログラム時間ｔＰＧＭＲは等しいが、ワードライン強度ＳＴＲは「０」である。
第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３に対して、プログラム動作、読み取り動作、及び消去動作が遂行される。第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３は、同一プログラムパラメータを基にプログラムされる。第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３は、プログラム動作、読み取り動作、及び消去動作が遂行されることによって老化する。それにより、第４ワードラインＷＬ４の実際のプログラム時間ｔＰＧＭＲは４ｍｓに短縮され、第２３ワードラインＷＬ２３の実際のプログラム時間ｔＰＧＭＲは３ｍｓに短縮される。期待されるプログラム時間ｔＰＧＭＥと実際のプログラム時間ｔＰＧＭＲとの差により、第４ワードラインＷＬ４の強度ＳＴＲは「−１」に算出され、第２３ワードラインＷＬ２３の強度ＳＴＲは「−２」に算出される。
続いて、図１１Ａ及び図１１Ｂを参照して、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３の状態個数の調整及びプログラムパラメータの調整について説明する。
図１１Ａは、本発明の一実施形態によるワードラインの状態個数が調整された場合のワードラインのスレショルド電圧散布の一例を示すグラフであり、図１１Ｂは、図１１Ａのワードラインのそれぞれのプログラムパラメータ及び状態指標の一例を示すテーブルである。図１１Ｂは、ワードラインの状態個数が調整されることによる状態指標の変化及びプログラムパラメータの調整を例示的に示す。
図１１Ａを参照すると、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３の状態個数が調整される。図９Ｂにおいて、第４ワードラインＷＬ４の強度ＳＴＲが第２３ワードラインＷＬ２３の強度よりも相対的に高いため、図示するように、第４ワードラインＷＬ４の状態個数は８個から１６個に増加され、第２３ワードラインＷＬ２３の状態個数は８個から４個に減少される。第４ワードラインＷＬ４のメモリセルは消去状態Ｅ及び第１プログラム状態Ｐ１〜第１５プログラム状態Ｐ１５のうちの一つにプログラムされ、第２３ワードラインＷＬ２３のメモリセルは消去状態Ｅ及び第１プログラム状態Ｐ１〜第３プログラム状態Ｐ３のうちの一つにプログラムされる。
図９Ａを参照して説明したように、状態個数が調整される前に、第４ワードラインＷＬ４及び第２３ワードラインＷＬ４のそれぞれのメモリセルには３ビットのデータが保存され、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３の２つのメモリセルには６ビットのデータが保存される。状態個数が調整された後、第４ワードラインＷＬ４のメモリセルには４ビットのデータが保存され、第２３ワードラインＷＬ２３のメモリセルには２ビットのデータが保存される。従って、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３の２つのメモリセルには、６ビットのデータが保存される。状態個数が調整される前後で、第４ワードラインＷＬ４及び第２３ワードラインＷＬ４に保存されるデータ量は変化しない。
図１１Ｂを参照すると、状態個数の調整により、第４ワードラインＷＬ４の期待されるプログラム時間ｔＰＧＭＥは７ｍｓに延長され、第２３ワードラインＷＬ２３の期待されるプログラム時間ｔＰＧＭＥは４ｍｓに短縮される。強度ＳＴＲは、状態個数の調整の前後で同一であるため、第４ワードラインＷＬ４の実際のプログラム時間ｔＰＧＭＲは６ｍｓであり、第２３ワードラインＷＬ２３の実際のプログラム時間ｔＰＧＭＲは２ｍｓである。第４ワードラインＷＬ４と第２３ワードラインＷＬ２３との実際のプログラム時間ｔＰＧＭＲの差の低減のために、第４ワードラインＷＬ４及び／又は第２３ワードラインＷＬ２３のプログラムパラメータが調整される。
例えば、図１１Ｂに示すように、第４ワードラインＷＬ４のプログラム開始電圧ＶＳＴが１４．５Ｖから１５Ｖに上昇され、プログラム電圧差ΔＶＩＳＰＰは０．５Ｖから０．６Ｖに増大され、プログラム検証電圧ＶＶＦはデフォルト電圧ＤＦから０．５Ｖが低減される。それにより、第４ワードラインＷＬ４の期待されるプログラム時間ｔＰＧＭＥは５ｍｓに短縮され、実際のプログラム時間ｔＰＧＭＲは４ｍｓに短縮される。また、第２３ワードラインＷＬ２３のプログラム開始電圧ＶＳＴが１４．５Ｖから１４Ｖに低下され、プログラム電圧差ΔＶＩＳＰＰは０．５Ｖから０．４Ｖに低減され、プログラム検証電圧ＶＶＦはデフォルト電圧ＤＦから０．５Ｖが上昇される。それにより、第２３ワードラインＷＬ２３の期待されるプログラム時間ｔＰＧＭＥは６ｍｓに延長され、実際のプログラム時間ｔＰＧＭＲは４ｍｓに延長される。第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３のプログラムパラメータの調整により、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３の実際のプログラム時間ｔＰＧＭＲが同一又は類似することになる。
図１１Ｂでは、第４ワードラインＷＬ４の実際のプログラム時間ｔＰＧＭＲが短縮され、第２３ワードラインＷＬ２３の実際のプログラム時間ｔＰＧＭＲが延長されるようにプログラムパラメータが調整される実施形態について説明したが、それに制限されるものではない。他の実施形態において、第４ワードラインＷＬ４の実際のプログラム時間ｔＰＧＭＲが短縮されるようにプログラムパラメータが調整され、第２３ワードラインＷＬ２３のプログラムパラメータは同一値に維持される。他の実施形態において、第４ワードラインＷＬ４のプログラムパラメータは同一値に維持され、第２３ワードラインＷＬ２３の実際のプログラム時間ｔＰＧＭＲが延長されるようにプログラムパラメータが調整される。
一方、図１１Ａ及び図１１Ｂを参照して、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３の状態個数が２ｓ（ここで、ｓは自然数である）個に調整されることにより、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３のメモリセルに整数ビットのデータが保存される実施形態について説明した。しかし、本発明は、それに制限されるものではなく、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３のメモリセルに分数ビットのデータが保存されるように、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３状態個数が調整される。それについては、図１２Ａ〜図１４Ｂを参照して説明する。
図１２Ａは、本発明の一実施形態によるワードラインの状態個数が調整された場合のワードラインのスレショルド電圧散布の一例を示すグラフであり、図１２Ｂは、図１２Ａのワードラインのそれぞれのプログラムパラメータ及び状態指標の一例を示すテーブルである。図１２Ｂは、ワードラインの状態個数が調整されることによる状態指標の変化及びプログラムパラメータ調整を例示的に示す。
図１２Ａを参照すると、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３の状態個数が調整される。図９Ｂにおいて、第４ワードラインＷＬ４の強度ＳＴＲが第２３ワードラインＷＬ２３の強度よりも相対的に高いため、図示するように、第４ワードラインＷＬ４の状態個数は８個から１２個に増加され、第２３ワードラインＷＬ２３の状態個数は８個から６個に減少される。第４ワードラインＷＬ４のメモリセルは、消去状態Ｅ及び第１プログラム状態Ｐ１〜第１１プログラム状態Ｐ１１のうちの一つにプログラムされ、第２３ワードラインＷＬ２３のメモリセルは、消去状態Ｅ及び第１プログラム状態Ｐ１〜第５プログラム状態Ｐ５のうちの一つにプログラムされる。第４ワードラインＷＬ４のメモリセルには３．５ビットのデータが保存され、第２３ワードラインＷＬ２３には２．５ビットのデータが保存されるため、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３の２つのメモリセルには総６ビットのデータが保存される。
図９Ａを参照して説明したように、状態個数が調整される前、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３の２つのメモリセルには６ビットのデータが保存される。従って、状態個数が調整される前後で、第４ワードラインＷＬ４及び第２３ワードラインＷＬ４に保存されるデータ量は変化しない。ワードラインのメモリセルに分数ビットが保存される方法は、図１３〜図１４Ｂを参照して後述する。
図１２Ｂを参照すると、状態個数の調整により、第４ワードラインＷＬ４の期待されるプログラム時間ｔＰＧＭＥは６ｍｓに延長され、第２３ワードラインＷＬ２３の期待されるプログラム時間ｔＰＧＭＥは４．５ｍｓに短縮される。強度ＳＴＲは、状態個数の調整の前後で同一であるため、第４ワードラインＷＬ４の実際のプログラム時間ｔＰＧＭＲは５ｍｓであり、第２３ワードラインＷＬ２３の実際のプログラム時間ｔＰＧＭＲは２．５ｍｓである。第４ワードラインＷＬ４と第２３ワードラインＷＬ２３との実際のプログラム時間ｔＰＧＭＲの差の低減のために、第４ワードラインＷＬ４及び／又は第２３ワードラインＷＬ２３のプログラムパラメータが調整される。
例えば、図１２Ｂに示すように、第４ワードラインＷＬ４のプログラム開始電圧ＶＳＴが１４．５Ｖから１４．７５Ｖに上昇され、プログラム電圧差ΔＶＩＳＰＰは０．５Ｖから０．５５Ｖに上昇され、プログラム検証電圧ＶＶＦはデフォルト電圧ＤＦから０．２５Ｖ低下される。それにより、第４ワードラインＷＬ４の期待されるプログラム時間ｔＰＧＭＥは５ｍｓに短縮され、実際のプログラム時間ｔＰＧＭＲは４ｍｓに短縮される。また、第２３ワードラインＷＬ２３のプログラム開始電圧ＶＳＴが１４．５Ｖから１４．２５Ｖに低下され、プログラム電圧差ΔＶＩＳＰＰは０．５Ｖから０．４５Ｖに低下され、プログラム検証電圧ＶＶＦはデフォルト電圧ＤＦから０．２５Ｖ上昇される。それにより、第２３ワードラインＷＬ２３の期待されるプログラム時間ｔＰＧＭＥは６ｍｓに延長され、実際のプログラム時間ｔＰＧＭＲは４ｍｓに延長される。第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３のプログラムパラメータ調整により、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３の実際のプログラム時間ｔＰＧＭＲが同一又は類似することになる。
図１３は、本発明の一実施形態によるメモリセル当たりの分数ビットが保存される方式の一例について説明するテーブルである。
図１３は、第１メモリセルＭＣ１及び第２メモリセルＭＣ２に総５ビットのデータが保存され、メモリセル当たり２．５ビットのデータが保存される実施形態を示す。
図１３を参照すると、第１メモリセルＭＣ１及び第２メモリセルＭＣ２がペアとして（又は、グループとして）プログラム動作及び読み取り動作が遂行され、第１メモリセルＭＣ１及び第２メモリセルＭＣ２のそれぞれに割り当てられる６個の状態、例えば消去状態Ｅと第１プログラム状態Ｐ１〜第５プログラム状態Ｐ５との組み合わせにより、５ビットのデータに該当する３２状態（２５＝３２）が導き出される。第１メモリセルＭＣ１の６個の状態と第２メモリセルＭＣ２の６個の状態との積により総３６個の状態が導き出され、そのうちの４個の状態を除いた３２個の状態、例えば第１状態Ｓ０〜第３２状態Ｓ３１が５ビットのデータに該当する３２個の状態、例えば消去状態Ｅ及び第１プログラム状態）１〜第３１プログラム状態Ｐ３１に対応する。
従って、メモリコントローラ１１０（図５）のエンコーディング及びデコーディングモジュール１１３は、第１メモリセルＭＣ１及び第２メモリセルＭＣ２をペアとして扱い、エンコーディング及びデコーディングを行う。不揮発性メモリ１２０において、第１メモリセルＭＣ１及び第２メモリセルＭＣ２に対して同時にプログラム及び読み取りが行われることにより、第１メモリセルＭＣ１及び第２メモリセルＭＣ２のそれぞれに２．５ビットのデータが保存されて読み取られる。
図１３は、２つのメモリセルに５ビットのデータが保存されることにより、メモリセル当たり２．５ビットの分数ビットのデータが保存される実施形態を示す。しかし、それに制限されるものではなく、３以上のメモリセルをグループとしてプログラム動作及び読み取り動作が遂行されることにより、メモリセル当たり分数ビットのデータが保存される。このとき、分数ビットのデータが保存されるが、メモリセル当たり分数ビットのデータが保存されるためには、数式１を満足しなければならない。
Figure 2021086631
ここで、ｎは、２以上の自然数であり、同時にプログラム及び読み取りが行われるメモリセルの個数を示し、Ｓｋはｋ番目（ｋは、１からｎまでの自然数である）のメモリセルに割り当られた状態個数を示し、Ｂはメモリセルに保存される総ビット数を示す。例えば、２個のメモリセルに総５ビットのデータが保存される場合、２つのメモリセルのそれぞれに割り当てられる状態個数（Ｓ１、Ｓ２）の積は２５、即ち３２以上でなければならない。図１３に示すように、第１メモリセルＭＣ１及び第２メモリセルＭＣ２に割り当られた状態個数（Ｓ１及びＳ２）は、いずれも６であるため、数式１によると、
Figure 2021086631
は、３６であり、３２以上である。従って、第１メモリセルＭＣ１及び第２メモリセルＭＣ２に総５ビットのデータが保存される。例えば、第１メモリセルＭＣ１及び第２メモリセルＭＣ２にそれぞれ５個の状態及び８個の状態、又は６個の状態及び７個の状態が割り当てられる場合も、数式１を満足するため、第１メモリセルＭＣ１及び第２メモリセルＭＣ２に総５ビットのデータが保存される。
図１４Ａ及び図１４Ｂは、本発明の一実施形態によるメモリセル当たりの分数ビットが保存される方式の一例について説明する図である。
図１３を参照して説明したように、メモリセル当たり分数ビットのデータが保存されるためには、複数のメモリセルがペア又はグループとして動作し、複数のメモリセル対して同時にプログラム動作及び読み取り動作が遂行されなければならない。
図１４Ａは、１本のワードラインの２つのメモリセルがペアとして動作する実施形態を示し、図１４Ｂは、２本のワードラインの２つのメモリセルがペアとして動作する実施形態を示す。
図１４Ａを参照すると、第４ワードラインＷＬ４には複数のメモリセル（Ｃ１０〜Ｃ１ｍ）（ｍは、４以上の正の偶数である）が含まれ、第２３ワードラインＷＬ２３に複数のメモリセル（Ｃ２０〜Ｃ２ｍ）が含まれる。第４ワードラインＷＬ４の複数のメモリセル（Ｃ１０〜Ｃ１ｍ）において、二つずつのメモリセル（例えば、Ｃ１０及びＣ１１、Ｃ１２及びＣ１３など）がペアとして動作し、２つのメモリセルの各対に７ビットのデータが保存される。即ち、７ビットのデータはＣ１０及びＣ１１の対に保存され、また７ビットのデータがＣ１２及びＣ１３の対に保存される。例えば、第４ワードラインＷＬ４に１２個の状態が割り当てられる場合、Ｃ１０及びＣ１１に割り当られた状態個数の積は１４４である。１４４は、１２８（＝２７）よりも大きく、２５６（＝２８）よりも小さい。従って、Ｃ１０及びＣ１１の対に７ビットのデータが保存され、結果として、Ｃ１０及びＣ１１にそれぞれ３．５ビットのデータが保存される。
第２３ワードラインＷＬ２３の複数のメモリセル（Ｃ２０〜Ｃ２ｍ）において、二つずつのメモリセル（例えば、Ｃ２０及びＣ２１、Ｃ２２及びＣ２３など）がペアとして動作し、２つのメモリセルの対当たり５ビットのデータが保存される。例えば、第２３ワードラインＷＬ２３に６個の状態が割り当てられる場合、Ｃ２０及びＣ２１に割り当られた状態個数の積は３６である。３６は、３２（＝２５）よりも大きく、６４（＝２６）よりも小さい。従って、Ｃ２０及びＣ２１の対に５ビットのデータが保存され、結果として、Ｃ２０及びＣ２１にそれぞれ２．５ビットのデータが保存される。
このように、第４ワードラインＷＬ４のメモリセル（例えば、Ｃ１０）に３．５ビットのデータが保存され、第２３ワードラインＷＬ２３のメモリセル（例えば、Ｃ２０）に２．５ビットのデータが保存されることにより、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３の２つのメモリセル（例えば、Ｃ１０及びＣ２０）に総６ビットのデータが保存される。従って、第４ワードラインＷＬ４の状態個数が８個から１２個に調整され、第２３ワードラインＷＬ２３の状態個数が８個から６個に調整されても、状態個数の調整の前後で、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３に保存されるデータ量は同一である。
図１４Ａは、１本のワードラインの２つのメモリセルがペアとして動作する実施形態を示し、図１４Ｂは、２本のワードラインの２つのメモリセルがペアとして動作する実施形態を示す。
図１４Ｂを参照すると、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３において、それぞれ１つのメモリセル、即ち２つのメモリセルがペアとして動作する。例えば、第４ワードラインＷＬ４のＣ１０及び第２３ワードラインＷＬ２３のＣ２０がペアとして動作する。即ち、第４ワードラインＷＬ４のＣ１０及び第２３ワードラインＷＬ２３のＣ２０が同時にプログラム及び読み取りされる。例えば、第４ワードラインＷＬ４に１２個の状態個数が割り当てられ、第２３ワードラインＷＬ２３に６個の状態個数が割り当てられる場合、Ｃ１０及びＣ２０に割り当られた状態個数の積は７２（＝１２×６）である。７２は、６４（＝２６）よりも大きく、１２８（＝２７）よりも小さいため、Ｃ１０及びＣ２０に総６ビットのデータが保存され、結果として、Ｃ１０及びＣ２０にそれぞれ３．５ビット及び２．５ビットが保存される。他の例として、第４ワードラインＷＬ４に１１個の状態個数が割り当てられ、第２３ワードラインＷＬ２３に６個の状態個数が割り当てられる場合、Ｃ１０及びＣ２０に割り当られた状態個数の積は６６（＝１１×６）であり、６６は、６４（＝２６）よりも大きく、１２８（＝２７）よりも小さいため、Ｃ１０及びＣ２０に総６ビットのデータが保存される。
従って、第４ワードラインＷＬ４の状態個数が８個から１２個に調整されるか又は１１個に調整され、第２３ワードラインＷＬ２３の状態個数が８個から６個に調整されても、状態個数の調整の前後で、第４ワードラインＷＬ４及び第２３ワードラインＷＬ２３に保存されるデータ量は同一である。
図１３〜図１４Ｂを参照して説明したように、状態個数の調整により、ワードラインに２ｓ個ではない状態個数が割り当てられ、ワードラインに２ｓ個の状態個数が割り当てられる場合よりも状態個数の調整が細密に遂行されるが、更に容易にワードライン別にウェアレベリングが行われる。
図１５Ａは、本発明の一実施形態によるメモリコントローラを概略的に示すブロック図であり、図１５Ｂは、図１５Ａのメモリコントローラの動作方法を示すフローチャートである。
図１５Ａを参照すると、メモリコントローラ１１０ａは、強化学習モジュールＲＬＭ、プロファイリング情報保存部ＰＩＳ、及びプログラムパラメータ制御モジュールＰＣＭを含む。
強化学習モジュールＲＬＭは、強化学習を介して複数のワードラインのそれぞれの状態個数を調整する。強化学習モジュールＲＬＭは、ワードライン強度を特徴（ｆｅａｔｕｒｅ）として利用し、状態個数の調整を行う。図３Ｂを参照して説明したように、ワードライン強度は、プログラムパラメータ、例えばプログラム開始電圧、プログラム電圧差、及びプログラム検証電圧のうちの少なくとも一つを基に期待されるプログラム時間を算出し、期待されるプログラム時間と実際のプログラム時間とを基に当該ワードラインの強度を算出する。また、ワードラインの強度を算出する過程において、読み取りが行われる状況を考慮して関連特徴、例えば読み取りレベルシフティング値、読み取りエラービットなどが考慮される。
強化学習モジュールＲＬＭは、例えばファームウェアによって具現され、ＲＯＭ１１４（図５）に保存され、ストレージ装置１００（図１）のランタイムでＲＡＭ１１２にローディングされてプロセッサ１１１によって実行される。
プロファイリング情報保存部ＰＩＳは、事前にプロファイリングされた特性情報（例えば、構成（ｃｏｎｆｉｇｕｒａｔｉｏｎ）情報、複数のワードライン別の状態個数の初期値情報、ワードラインに割り当てられる状態個数のスレショルド値情報など）を保存する。例えば、メモリコントローラ１１０（図５）のＲＡＭ１１２がプロファイリング情報保存部ＰＩＳとして動作する。例えば、プロファイリングされた特性情報は、不揮発性メモリ１２０（図１）又はＲＯＭ１１４（図５）に保存され、ストレージ装置１００（図１）が起動されるときにＲＡＭ１１２にローディングされる。
プログラムパラメータ制御モジュールＰＣＭは、状態個数の調整により、複数のワードラインの間でプログラム時間偏差が増大される場合、プログラム時間偏差が低減されるようにプログラムパラメータを調整する。
図１５Ｂを参照すると、メモリコントローラ１１０ａは、複数のワードラインのそれぞれの状態指標を獲得する（Ｓ２１０段階）。メモリコントローラ１１０ａは、実際のプログラム時間、消去時間、読み取り時間、読み取りエラービット、読み取りレベルシフト値、状態個数などを保存する。
強化学習モジュールＲＬＭは、Ｓ２１０段階で獲得された状態指標及びプログラムパラメータを基に、複数のワードラインのそれぞれの状態個数を調整する（Ｓ２２０段階）。このとき、強化学習モジュールＲＬＭは、プロファイリング情報ＰＩを基に強化学習を行うことにより、強化学習が予想できない方向、例えば複数のワードラインの強度差が増大化される方向に学習されることを防止する。例えば、強化学習モジュールＲＬＭは、複数のワードラインのそれぞれに関する初期の状態個数を基に強化学習を行う。他の例として、強化学習モジュールＲＬＭは、ワードラインに割り当てられる状態個数のスレショルド値情報、例えば１ワードラインに最大割り当てられる状態個数又は複数のワードラインの状態個数の差のスレショルド値に対して強化学習を行う。それにより、強化学習が最悪の条件で学習されることが防止される。
プログラムパラメータ制御モジュールＰＣＭは、状態個数の調整により、複数のワードラインのそれぞれのプログラムパラメータを調整し（Ｓ２３０段階）、その後、メモリコントローラ１１０は、不揮発性メモリ１２０に複数のワードラインのそれぞれの状態個数及びプログラムパラメータを伝送する（Ｓ２４０段階）。
図１６は、本発明の一実施形態による強化学習モジュールの動作方法を示す図である。
図１６を参照すると、強化学習モジュールＲＬＭは、不揮発性メモリ１２０のワードラインのそれぞれの状況情報を基に、強化学習の状態（ｓｔａｔｅ）を設定する。例えば、ワードライン別にプログラムパラメータＰＰ、実際のプログラム時間ｔＰＧＭＥ、及び状態個数ＳＣのような特徴が強化学習の状態（ｓｔａｔｅ）に設定される。また、更なる特徴である消去時間ｔＢＥＲＳ、読み取りレベルシフト値ＲＬＳ、読み取りエラービットＲＥＢが強化学習の状態に設定される。プログラムパラメータＰＰ、予想プログラム時間ｔＰＧＭＥを基にワードラインの強度ＳＴＲ（又は、老化度（ａｇｉｎｇ程度））が判断される。
強化学習モジュールＲＬＭは、ワードライン別に状態個数の調整（増減）、即ち複数のワードラインのそれぞれに関する状態個数の調整を強化学習のアクション（ａｃｔｉｏｎ）として行う。強化学習モジュールＲＬＭは、強化学習の状態を基にリウォード（ｒｅｗａｒｄ）が最大化されるようにアクションを行う。それにより、複数のワードラインのそれぞれの状態個数が増減する。図４Ａ及び図４Ｂを参照して説明したように、複数のワードラインのプログラム時間差ΔｔＰＧＭ又はＰ／Ｅサイクルがアクション遂行のトリガ条件に設定される。
強化学習の状態設定時に利用された特徴を基に算出される複数のワードラインの強度の差ｄＳＴＲに基づき、強化学習のリウォード（ｒｅｗａｒｄ）が設定される。例えば、強度の差ｄＳＴＲに基づいて算出される関数値Ｆ（ｄＳＴＲ）が強化学習のリウォード（ｒｅｗａｒｄ）に設定される。強化学習モジュールＲＬＭは、関数値Ｆ（ｄＳＴＲ）が最大化されるように、即ち複数のワードラインの強度の差ｄＳＴＲが最小化されるようにアクションを行う。
一実施形態において、プログラム時間差ΔｔＰＧＭがアクション遂行のトリガ条件に設定される場合、アクション間の時間差ｄＴ、即ち状態個数の調整が行われた後、更に状態個数の調整が行われるまでの時間が強化学習のリウォード（ｒｅｗａｒｄ）に設定される。状態個数の調整が適切に行われた場合であるならば、アクション間の時間差ｄＴが増大される。
図１７Ａは、本発明の一実施形態によるメモリコントローラを概略的に示すブロック図であり、図１７Ｂは、図１７Ａのメモリコントローラの動作方法を示すフローチャートである。
図１７Ａは、図３Ａの変形された実施形態であり、図１７Ｂの方法は、図３Ｂの方法の変形された実施形態である。従って、差異を主として説明する。
図１７Ａを参照すると、メモリコントローラ１１０ｂは、強度算出モジュールＳＣＭ、クラスタリングモジュールＣＬＭ、状態個数調整モジュールＣＡＭ、及びプログラムパラメータ制御モジュールＰＣＭを含む。
強度算出モジュールＳＣＭ、状態個数調整モジュールＣＡＭ、及びプログラムパラメータ制御モジュールＰＣＭは、図３Ａを参照して説明したため、重複する説明は省略する。
クラスタリングモジュールＣＬＭは、複数のワードラインに対して特性、例えばワードライン強度を基にクラスタリングを行うことにより、複数のワードラインを複数のワードライングループにグルーピングする。状態個数調整モジュールＣＡＭは、複数のワードライングループのそれぞれに対して状態個数を調整し、プログラムパラメータ制御モジュールＰＣＭは、複数のワードライングループのそれぞれに対してプログラムパラメータを調整する。
図１７Ｂを参照すると、メモリコントローラ１１０は、複数のワードラインのそれぞれの状態指標を獲得する（Ｓ３１０段階）。状態指標は、例えば実際のプログラム時間、消去時間、読み取り時間、読み取りエラービット、読み取りレベルシフト値、状態個数などを含む。
強度算出モジュールＳＣＭは、複数のワードラインにそれぞれ対応する複数のワードライン強度を算出する（Ｓ３２０段階）。強度算出モジュールＳＣＭは、プログラムパラメータ及びＳ３１０段階で収集された状態指標を基に、ワードラインの強度を算出する。
クラスタリングモジュールＣＬＭは、複数のワードラインに対するグルーピングが必要か否かということを判断し（Ｓ３３０段階）、グルーピングが必要である場合、複数のワードラインに対して特性、例えばワードライン強度を基に、クラスタリングを行う（Ｓ３４０段階）。複数のワードラインは、複数のワードライングループにグルーピングされる。
例えば、状態個数の調整のために管理される複数のワードラインの本数が所定値以上である場合、状態個数調整モジュールＣＡＭの負担（ｌｏａｄ）が増大し、また管理しなければならない情報の量、例えば状態指標の獲得のためのデータ量が増大する。クラスタリングモジュールＣＬＭは、複数のワードラインの本数が所定値以上である場合、グルーピングが必要であると判断して、複数のワードラインの特性によるクラスタリング、即ちクラスタリング技法を基礎にしたグルーピングを行う。
クラスタリングは、例えば、Ｋ平均（ｍｅａｎｓ）クラスタリングアルゴリズム、Ｋ代表値（ｍｅｄｏｉｄｓ）クラスタリングアルゴリズム、階層的（ｈｉｅｒａｒｃｈｉｃａｌ）クラスタリングアルゴリズム、密度基盤（ｄｅｎｓｉｔｙ−ｂａｓｅｄ）クラスタリングアルゴリズム、及びニューラルネットワーク（ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）アルゴリズムのうちの少なくとも一つを利用して行われる。
状態個数調整モジュールＣＡＭは、状態個数を調整する（Ｓ３５０段階）。状態個数調整モジュールＣＡＭは、複数のワードライングループのそれぞれに対応する複数のワードライン強度を基に、複数のワードライングループのそれぞれに対して状態個数を調整する。Ｓ３４０段階のクラスタリングが行われない場合、状態個数調整モジュールＣＡＭは、複数のワードライン別に状態個数を調整する。
プログラムパラメータ制御モジュールＰＣＭは、複数のワードライングループ又は複数のワードラインのそれぞれに対してプログラムパラメータを調整する（Ｓ３６０段階）。
メモリコントローラ１１０は、不揮発性メモリ１２０に複数のワードラインのそれぞれ又は複数のワードライングループのそれぞれの状態個数及びプログラムパラメータを伝送する（Ｓ３７０段階）。
図１８Ａ及び図１８Ｂは、本発明の一実施形態による複数のワードラインのグルーピングの一例を示す図である。
図１８Ａを参照すると、メモリブロックＢＬＫ単位で状態の調整が行われ、メモリブロックＢＬＫに具備される複数のワードライン、例えば第１ワードラインＷＬ１〜第１２ワードラインＷＬ１２が複数のワードライングループにグルーピングされる。
複数のワードライン、例えば第１ワードラインＷＬ１〜第１２ワードラインＷＬ１２はそれぞれ異なる強度ＳＴＲを有し、メモリコントローラ１１０ｂ（図１７Ａ）のクラスタリングモジュールＣＬＭ（図１７Ａ）は、強度ＳＴＲを基にクラスタリングを行うことにより、第１ワードラインＷＬ１〜第１２ワードラインＷＬ１２を複数のワードライングループ、例えば第１グループＧ１、第２グループＧ２、及び第３グループＧ３にグルーピングする。例えば、クラスタリングモジュールＣＬＭは、第１ワードラインＷＬ１〜第１２ワードラインＷＬ１２の強度ＳＴＲ分布を基にクラスタリング基準を設定する。例えば、クラスタリングモジュールＣＬＭは、強度ＳＴＲが０以下であり−２よりも大きいワードラインを第１グループＧ１にグルーピングし、強度ＳＴＲが−２以下であり−３よりも大きいワードラインを第２グループＧ２にグルーピングし、強度ＳＴＲが−３以下であるワードラインを第３グループＧ２にグルーピングする。それにより、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、及び第１２ワードラインＷＬ１２が第１グループＧ１にグルーピングされ、第２ワードラインＷＬ２、第６ワードラインＷＬ６、第１０ワードラインＷＬ１０、及び第１１ワードラインＷＬ１１が第２グループＧ２にグルーピングされ、第１ワードラインＷＬ１、第７ワードラインＷＬ７、第８ワードラインＷＬ８、及び第９ワードラインＷＬ９が第３グループＧ３にグルーピングされる。
図１８Ｂを参照すると、複数のメモリブロック（ＢＬＫ１、ＢＬＫ２）単位で、状態個数の調整が行われ、複数のメモリブロック（ＢＬＫ１、ＢＬＫ２）に具備される複数のワードライン、例えば第１メモリブロックＢＬＫ１の第１ワードラインＷＬ１〜第８ワードラインＷＬ８、及び第２メモリブロックＢＬＫ２の第１ワードラインＷＬ１〜第８ワードラインＷＬ８が、複数のワードライングループにグルーピングされる。
第１メモリブロックＢＬＫ１及び第２メモリブロックＢＬＫ２のそれぞれに具備される第１ワードラインＷＬ１〜第８ワードラインＷＬ８は、それぞれ異なる強度ＳＴＲを有し、メモリコントローラ１１０ｂ（図１７Ａ）のクラスタリングモジュールＣＬＭ（図１７Ａ）は、強度ＳＴＲを基にクラスタリングを行うことにより、第１メモリブロックＢＬＫ１及び第２メモリブロックＢＬＫ２の第１ワードラインＷＬ１〜第８ワードラインＷＬ８を複数のワードライングループ、例えば第１グループＧ１、第２グループＧ２、及び第３グループＧ３にグルーピングする。
例えば、クラスタリングモジュールＣＬＭは、第１メモリブロックＢＬＫ１及び第２メモリブロックＢＬＫ２の第１ワードラインＷＬ１〜第８ワードラインＷＬ８の強度ＳＴＲ分布を基にクラスタリング基準を設定する。例えば、クラスタリングモジュールＣＬＭは、強度ＳＴＲが０以下であり−２よりも大きいワードラインを第１グループＧ１にグルーピングし、強度ＳＴＲが−２以下であり−３よりも大きいワードラインを第２グループＧ２にグルーピングし、強度ＳＴＲが−３以下であるワードラインを第３グループＧ２にグルーピングする。
それにより、第１メモリブロックＢＬＫ１の第５ワードラインＷＬ５、第２メモリブロックＢＬＫ２の第４ワードラインＷＬ４〜第６ワードラインＷＬ６が第１グループＧ１にグルーピングされ、第１メモリブロックＢＬＫ１の第３ワードラインＷＬ３及び第４ワードラインＷＬ４、第２メモリブロックＢＬＫ２の第２ワードラインＷＬ２、第３ワードラインＷＬ３、及び第７ワードラインＷＬ７が第２グループＧ２にグルーピングされ、第１メモリブロックＢＬＫ１の第１ワードラインＷＬ１、第２ワードラインＷＬ２、第７ワードラインＷＬ７、及び第８ワードラインＷＬ８、そして第２メモリブロックＢＬＫ２の第１ワードラインＷＬ１及び第８ワードラインＷＬ８が第３グループＧ３にグルーピングされる。
図１８Ａ及び図１８Ｂの第１ワードライングループＧ１〜第３ワードライングループＧ３に対して、各ワードラインを代表する強度を基に状態個数の調整が行われる。
例えば、ワードライングループ別に平均強度がワードライングループを代表する強度として算出され、該平均強度を基に状態個数の調整が行われる。他の例として、ワードライングループ別に最低強度がワードライングループを代表する強度として算出され、平均強度を基に状態個数調整が行われる。しかし、それは単に一実施形態であって、複数のワードライングループに関する状態個数の調整は、多様な方式によって行われる。
一方、図１８Ａはメモリブロック単位で状態個数の調整が行われる実施形態を示し、図１８Ｂは複数のメモリブロック単位で状態個数の調整が行われる実施形態を示した。しかし、本発明は、それらに制限されるものではなく、状態個数の調整は、チップ単位、ウェーハ単位でも行われる。例えば、ウェーハ単位で状態個数調整が行われる場合、ストレージ装置の製造段階において、各ワードライン又は各ワードライングループ別に状態個数が設定され、設定された状態個数は、不揮発性メモリ装置１２０（図１）又はメモリコントローラ１１０（図１）の不揮発性保存場所、例えばＲＯＭに保存され、ストレージ装置１００のランタイムで利用される。
図１９は、本発明の一実施形態によるＳＳＤシステムを示すブロック図である。
図１９を参照すると、ＳＤシステム１０００は、ホスト１１００及びＳＳＤ１２００を含む。ＳＳＤ１２００は、ホスト１１００と通信してホスト１１００と信号、例えばコマンド、アドレス、データなどをやり取りする。ＳＳＤ１２００は、ホスト１１００から電源を受信して動作する。
ＳＳＤ１２００は、ＳＳＤコントローラ１２１０、複数の不揮発性メモリ装置（１２２０、１２３０、１２４０）、及びバッファメモリ１３００を含む。複数の不揮発性メモリ装置（１２２０、１２３０、１２４０）は、複数の半導体チップによって具現される。ＳＳＤコントローラ１２１０は、複数のチャネル（ＣＨ１、ＣＨ２、ＣＨｎ）を介してメモリ装置（１２２０、１２３０、１２４０）と通信する。バッファメモリ１３００は揮発性メモリ又は抵抗性メモリによって具現され、例えばバッファメモリ１３００はＤＲＡＭである。バッファメモリ１３００は、ホスト１１００から受信されて複数の不揮発性メモリ装置（１２２０、１２３０、１２４０）に保存されるデータを臨時に保存するか、又は複数の不揮発性メモリ装置（１２２０、１２３０、１２４０）から読み取られてホスト１１００に伝送されるデータを臨時に保存する。
図１〜図１８Ｂを参照して説明したストレージ装置１００及びメモリコントローラ１１０がＳＳＤ１２００及びＳＳＤコントローラ１２１０にそれぞれ適用される。ＳＳＤコントローラ１２１０は、複数の不揮発性メモリ装置（１２２０、１２３０、１２４０）に対して、メモリブロック単位、複数のメモリブロック単位、又は半導体チップ単位で、複数のワードライン又は複数のワードライングループのそれぞれに関する状態個数を調整し、また複数のワードライン又は複数のワードライングループのそれぞれのプログラムパラメータを調整する。それにより、ＳＳＤ１２００の寿命及びデータ信頼性が向上する。
上述の本発明の実施形態によるストレージシステムは、ＳＳＤシステム１０００だけでなく、メモリカードシステム、ＵＦＳ（ｕｎｉｖｅｒｓａｌ ｆｌａｓｈ ｓｔｏｒａｇｅ）、埋め込みストレージなどに搭載されるか又は適用される。
一実施形態によると、本発明において、メモリコントローラ１１０によって遂行されるように説明した動作は、該動作に対応する命令語を含むプログラムコードを実行する少なくとも１つのプロセッサによって遂行される。命令語は、メモリに保存される。本発明で使用した「プロセッサ」という用語は、例えばプログラムに含まれる命令語及び／又はコードによって表現される動作を含む所定の動作を実行するために、物理的に構造化された回路を含むハードウェア的に具現された（ｈａｒｄｗａｒｅ−ｉｍｐｌｅｍｅｎｔｅｄ）データ処理装置を指す。少なくとも一実施形態において、ハードウェア的に具現されたデータ処理装置は、マイクロプロセッサ、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、プロセッサコア、マルチプロセッサコア、マルチプロセッサ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、及びＦＰＧＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）を含むが、それらに限定されるものではない。
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更実施することが可能である。
１００ ストレージ
１１０、１１０ａ、１１０ｂ メモリコントローラ
１１１ プロセッサ
１１２ ＲＡＭ
１１３ エンコーディング／デコーディングモジュール
１１４ ＲＯＭ
１１５ ホストインターフェース
１１６ メモリインターフェース
１１７ バス
１２０ 不揮発性メモリ（ＮＶＭ）
１２１、１２１ａ、１２１ｂ メモリセルアレイ
１２２ 制御ロジック
１２３ 電圧生成部
１２４ アドレスデコーダ
１２５ ページバッファ回路
１２６ データ入出力回路
１０００ ＳＤシステム
１１００ ホスト
１２００ ＳＳＤ
１２１０ ＳＳＤコントローラ
１２２０、１２３０、１２４０ ＦＬＡＳＨ１〜ＦＬＡＳＨｎ
１３００ バッファメモリ
ＢＬ１〜ＢＬ３ ビットライン
ＢＬＫ メモリブロック
ＢＬＫ１〜ＢＬＫ３ メモリブロック１〜３
ＣＡＭ 状態個数調整モジュール
ＣＬＭ クラスタリングモジュール
ＣＳ 電荷保存層
ＣＳＬ 共通ソースライン
ＧＥ ゲート電極
ＧＳＬ 接地選択ライン
ＧＳＴ 接地選択トランジスタ
Ｉ 内部
ＩＬ 絶縁膜
ＭＣ１〜ＭＣ８ メモリセル
ＮＳ１１〜ＮＳ１３、ＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３ ＮＡＮＤストリング
Ｏ 外郭部分
Ｐ ピラ
ＰＣＭ プログラムパラメータ制御モジュール
ＰＩＳ プロファイリング情報保存部
ＲＬＭ 強化学習モジュール
ＳＣＭ 強度算出モジュール
ＳＳＬ、ＳＳＬ１〜ＳＳＬ３ ストリング選択ライン
ＳＳＴ ストリング選択トランジスタ
ＳＵＢ 基板
ＷＬ１〜ＷＬ８ ワードライン

Claims (20)

  1. 複数のワードラインをそれぞれ含む複数のメモリブロックを含む不揮発性メモリと、
    前記複数のワードラインのそれぞれに対してワードライン強度を判断し、前記ワードライン強度を基に前記複数のワードラインのそれぞれに関する状態個数を調整し、前記複数のワードライン間のプログラム時間偏差が低減されるように、前記複数のワードラインのそれぞれのプログラムパラメータを調整するメモリコントローラと、を備えることを特徴とするストレージ装置。
  2. 前記メモリコントローラは、第１ワードライン強度を有する第１ワードラインに割り当てられる状態個数が前記第１ワードライン強度よりも弱い第２ワードライン強度を有する第２ワードラインに割り当てられる状態個数よりも多くなるように、前記複数のワードラインのそれぞれに関する状態個数を調整することを特徴とする請求項１に記載のストレージ装置。
  3. 前記メモリコントローラは、ワードラインに対してプログラムが実行されるときの実際のプログラム時間と期待されるプログラム時間とを基に前記ワードライン強度を算出することを特徴とする請求項１に記載のストレージ装置。
  4. 前記メモリコントローラは、前記複数のワードラインのうちの少なくとも２本のワードラインの実際のプログラム時間の差が基準時間以上である場合、前記ワードラインのそれぞれの状態個数を調整することを特徴とする請求項１に記載のストレージ装置。
  5. 前記メモリコントローラは、前記ワードラインのそれぞれに関する状態個数を、整数ビットのデータによる２ｓ個に調整（ｓは、自然数である）することを特徴とする請求項１に記載のストレージ装置。
  6. 前記メモリコントローラは、前記複数のワードラインに対してＮ個のワードライン単位で前記状態個数を調整し、前記Ｎ個のワードラインのそれぞれに関する状態個数を分数ビットのデータによる状態個数に調整することを特徴とする請求項１に記載のストレージ装置。
  7. 前記メモリコントローラは、前記Ｎ個のワードラインのうちの１本のワードラインに含まれる２つのメモリセル毎に２ｓ個の状態が設定されるように、前記状態個数を調整することを特徴とする請求項６に記載のストレージ装置。
  8. 前記メモリコントローラは、前記Ｎ個のワードラインにそれぞれ対応するＮ個のメモリセル毎に２ｓ個の状態が設定されるように、前記状態個数を調整することを特徴とする請求項６に記載のストレージ装置。
  9. 前記メモリコントローラは、前記ワードライン強度を基に前記複数のワードラインを複数のワードライングループに動的にグルーピングし、ワードライングループ別に前記複数のワードライングループのそれぞれに含まれる複数のワードラインのそれぞれの前記状態個数を集合的に調整することを特徴とする請求項１に記載のストレージ装置。
  10. 前記メモリコントローラは、前記複数のワードラインのそれぞれに対してプログラムパラメータ及び状態指標を獲得し、前記プログラムパラメータ及び前記状態指標を基に強化学習を介して前記状態個数を調整することを特徴とする請求項１に記載のストレージ装置。
  11. 前記メモリコントローラは、予め保存されたプロファイリング情報を基に前記強化学習を行うことを特徴とする請求項１０に記載のストレージ装置。
  12. 前記メモリコントローラは、前記複数のワードラインのそれぞれに対応する複数の状態個数及び複数のプログラムパラメータを保存し、前記ストレージ装置のランタイムで前記複数のワードラインのそれぞれに対して調整された前記状態個数及び前記プログラムパラメータを基に前記不揮発性メモリに対してプログラムが実行されるように制御することを特徴とする請求項１に記載のストレージ装置。
  13. 前記メモリコントローラは、前記ストレージ装置のランタイムで前記複数のワードラインのそれぞれに対して前記状態個数及び前記プログラムパラメータを動的に調整することを特徴とする請求項１に記載のストレージ装置。
  14. 前記不揮発性メモリは、基板上に複数の不揮発性メモリセルが垂直に積層されたアレイを含むことを特徴とする請求項１に記載のストレージ装置。
  15. 不揮発性メモリを含むストレージ装置の動作方法であって、
    前記不揮発性メモリの複数のワードラインのそれぞれに対してワードライン強度を算出する段階と、
    前記複数のワードラインのそれぞれの前記ワードライン強度を基に前記ワードラインのそれぞれに関する状態個数を調整する段階と、
    前記ワードライン間のプログラム時間偏差が低減されるように、前記ワードラインのそれぞれのプログラムパラメータを調整する段階と、を有することを特徴とする方法。
  16. 前記ワードライン強度を算出する段階は、
    ワードラインに対して既設定のプログラムパラメータ及び状態個数を基に期待されるプログラム時間を算出する段階と、
    前記ワードラインの期待されるプログラム時間及び測定された実際のプログラム時間を基に前記ワードライン強度を算出する段階と、を含むことを特徴とする請求項１５に記載の方法。
  17. 前記状態個数を調整する段階は、前記複数のワードライン間のプログラム時間差の最大値がスレショルド時間以上である場合に遂行されることを特徴とする請求項１５に記載の方法。
  18. 前記状態個数を調整する段階は、前記複数のワードラインのうちの２本のワードラインに対して、２本のワードラインのそれぞれに対して設定される第１状態個数及び第２状態個数の積が前記２本のワードラインのそれぞれに対して既設定の第１以前の状態個数及び第２以前の状態個数の積による値以上になるように、第１状態個数及び第２状態個数を決定することを特徴とする請求項に記載の特徴とする請求項１５に記載の方法。
  19. 前記ワードライン強度を算出する段階及び前記状態個数を調整する段階は、強化学習を介して行われることを特徴とする請求項１５に記載の方法。
  20. 不揮発性メモリを含むストレージ装置の動作方法であって、
    前記不揮発性メモリに含まれる複数のワードラインのそれぞれに対してワードライン強度を算出する段階と、
    前記ワードライン強度を基に前記複数のワードラインを複数のワードライングループにグルーピングする段階と、
    前記ワードライングループ別に前記複数のワードライングループのそれぞれのワードラインの状態個数を調整する段階と、
    前記ワードライングループ別に前記ワードライングループ間のプログラム時間偏差が低減されるように、前記ワードライングループのそれぞれのプログラムパラメータを調整する段階と、を有することを特徴とする方法。

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11720352B2 (en) * 2019-12-10 2023-08-08 Micron Technology, Inc. Flexible command pointers to microcode operations
US11450392B2 (en) 2019-12-17 2022-09-20 Micron Technology, Inc. Selective read disturb sampling
US20210191752A1 (en) * 2019-12-19 2021-06-24 Seagate Technology Llc Deterministic allocation of shared resources
KR20220107486A (ko) * 2021-01-25 2022-08-02 삼성전자주식회사 메모리 시스템
CN113488097B (zh) * 2021-06-30 2024-03-29 恒烁半导体(合肥)股份有限公司 一种用于存储器芯片的参考电流高效调整方法、装置及应用
US20230154540A1 (en) * 2021-11-15 2023-05-18 Samsung Electronics Co., Ltd. Storage system and operating method of storage controller
KR102571934B1 (ko) * 2021-11-15 2023-08-29 삼성전자주식회사 스토리지 시스템 및 스토리지 컨트롤러의 동작방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6480438B1 (en) 2001-06-12 2002-11-12 Ovonyx, Inc. Providing equal cell programming conditions across a large and high density array of phase-change memory cells
JP2014157650A (ja) 2013-02-18 2014-08-28 Toshiba Corp 半導体記憶装置
US9256371B2 (en) 2013-05-28 2016-02-09 Globalfoundries Inc. Implementing reinforcement learning based flash control
KR102125376B1 (ko) 2013-07-01 2020-06-23 삼성전자주식회사 저장 장치 및 그것의 쓰기 방법
KR102065664B1 (ko) 2013-08-09 2020-01-13 삼성전자 주식회사 메모리 장치의 열화 상태 추정 방법 및 이를 이용한 메모리 시스템에서의 웨어 레벨링 방법
US8891303B1 (en) * 2014-05-30 2014-11-18 Sandisk Technologies Inc. Method and system for dynamic word line based configuration of a three-dimensional memory device
US9881674B2 (en) * 2014-12-11 2018-01-30 Micron Technology, Inc. Sequential write and sequential write verify in memory device
US9875811B2 (en) 2016-01-13 2018-01-23 Macronix International Co., Ltd. Method and device for reading a memory
US9996417B2 (en) 2016-04-12 2018-06-12 Apple Inc. Data recovery in memory having multiple failure modes
WO2017218170A1 (en) 2016-06-17 2017-12-21 Intel Corporation Method and apparatus for programming wordlines of nand flash memory using alternating encoding schemes
US10236069B2 (en) 2017-06-20 2019-03-19 Intel Corporation Word line read disturb error reduction through fine grained access counter mechanism
US10290347B2 (en) 2017-06-30 2019-05-14 Western Digital Technologies, Inc. Compacting operating parameter groups in solid state memory devices
KR102610821B1 (ko) * 2018-11-15 2023-12-06 삼성전자주식회사 내구성 저하를 판단하는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 컨트롤러의 동작방법

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