KR20210066630A - 스토리지 장치, 및 상기 스토리지 장치의 동작 방법 - Google Patents

스토리지 장치, 및 상기 스토리지 장치의 동작 방법 Download PDF

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Abstract

스토리지 장치 및 스토리지 장치의 동작 방법이 개시된다. 본 개시의 예시적 실시예에 따른 스토리지 장치는, 복수의 메모리 블록을 포함하며, 복수의 메모리 블록 각각이 복수의 워드 라인들을 포함하는 비휘발성 메모리, 및 상기 복수의 워드 라인들 각각에 대하여 워드 라인 강도를 판단하고, 상기 워드 라인 강도를 기초로 상기 복수의 워드 라인들 각각에 대한 상태 개수를 조정하고, 상기 복수의 워드 라인들 간의 프로그램 시간 편차가 감소되도록 상기 복수의 워드 라인들 각각의 프로그램 파라미터를 조정하는 메모리 컨트롤러를 포함할 수 있다.

Description

스토리지 장치, 및 상기 스토리지 장치의 동작 방법{Storage device, and operating method of the storage device}
본 개시의 기술적 사상은 스토리지 장치에 관한 것이며, 더욱 상세하게는, 비휘발성 메모리 셀에 프로그램되는 상태의 개수를 워드 라인 별로 조정하는 스토리지 장치, 및 상기 스토리지 장치의 동작 방법에 관한 것이다.
비휘발성 메모리로서 플래시 메모리는 전원이 차단되어도 저장하고 있는 데이터를 유지할 수 있다. 플래시 메모리의 워드 라인에 대하여 프로그램 및 소거가 진행될 때 워드 라인에 연결된 메모리 셀들에 고전압이 인가됨에 따라, 워드 라인이 노화되고, 워드 라인의 강도가 저하될 수 있다. 메모리 블록에 포함되는 하나의 워드 라인이 수명이 종료할 경우, 메모리 블록의 수명이 종료될 수 있다. 따라서, 워드 라인 별 웨어 레벨링이 요구된다.
본 개시의 기술적 사상은, 복수의 워드 라인들 각각의 강도를 기초로 복수의 워드 라인들 각각에 대하여 메모리 셀이 프로그래밍될 수 있는 레벨들의 개수를 나타내는 상태 개수를 조정하는 스토리지 장치 및 스토리지 장치의 동작 방법을 제공하는 데 있다.
본 개시의 기술적 사상에 따른 스토리지 장치는, 복수의 메모리 블록을 포함하며, 복수의 메모리 블록 각각이 복수의 워드 라인들을 포함하는 비휘발성 메모리, 및 상기 복수의 워드 라인들 각각에 대하여 워드 라인 강도를 판단하고, 상기 워드 라인 강도를 기초로 상기 복수의 워드 라인들 각각에 대한 상태 개수를 조정하고, 상기 복수의 워드 라인들 간의 프로그램 시간 편차가 감소되도록 상기 복수의 워드 라인들 각각의 프로그램 파라미터를 조정하는 메모리 컨트롤러를 포함할 수 있다.
본 개시의 기술적 사상에 따르면, 복수의 워드 라인들 각각의 강도를 기초로 복수의 워드 라인들 각각에 대한 상태 개수를 조정함으로써, 특정 워드 라인이 노화로 인하여 기록 및/또는 독출이 불가능해지는 것이 방지될 수 있어 비휘발성 메모리 및 스토리지 장치의 신뢰성이 향상될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 스토리지 장치를 나타내는 블록도이다.
도 2a 및 도 2b는 본 개시의 예시적 실시예에 따른 스토리지 장치에서 워드 라인의 상태 개수가 조정되는 예들을 나타낸다.
도 3a는 본 개시의 예시적 실시예에 따른 메모리 컨트롤러를 개략적으로 나타내는 블록도이고, 도 3b는 도 3a의 메모리 컨트롤러의 동작 방법을 나타내는 흐름도이다.
도 4a, 도 4b 및 도 4c는 본 개시의 예시적 실시예에 따른 메모리 컨트롤러에서 상태 개수 조정 여부를 결정하는 방법을 나타내는 흐름도이다.
도 5는 본 개시의 예시적 실시예에 따른 메모리 컨트롤러의 시스템도이다.
도 6은 본 개시의 예시적 실시예에 따른 비휘발성 메모리를 나타내는 블록도이다.
도 7a 및 도 7b는 도 6의 메모리 셀 어레이 구현예들을 나타내는 블록도이다.
도 8a는 본 개시의 예시적 실시예에 따른 메모리 컨트롤러에 구비되는 메모리 블록의 일 예를 나타내는 회로도이고, 도 8b는 도 8a의 메모리 블록의 사시도이다.
도 9a는 본 개시의 예시적 실시예들에 따른 워드 라인들의 문턱 전압 산포를 예시적으로 나타내는 그래프이고, 도 9b는 도 9a의 워드 라인들 각각의 프로그램 파라미터 및 상태 지표를 예시적으로 나타내는 테이블이다.
도 10은 본 개시의 예시적 실시예에 따른 비휘발성 메모리의 프로그램 동작을 나타내는 타이밍도이다.
도 11a는 본 개시의 예시적 실시예들에 따라, 워드 라인들의 상태 개수가 조정된 경우의 워드 라인들의 문턱 전압 산포를 예시적으로 나타내는 그래프이고, 도 11b는 도 11a의 워드 라인들 각각의 프로그램 파라미터 및 상태 지표를 예시적으로 나타내는 테이블이다.
도 12a는 본 개시의 예시적 실시예들에 따라, 워드 라인들의 상태 개수가 조정된 경우의 워드 라인들의 문턱 전압 산포를 예시적으로 나타내는 그래프이고, 도 12b는 도 12a의 워드 라인들 각각의 프로그램 파라미터 및 상태 지표를 예시적으로 나타내는 테이블이다.
도 13은 본 개시의 예시적 실시예에 따른, 메모리 셀 당 분수 비트가 저장되는 방식을 예시적으로 설명하는 테이블이다.
도 14a 및 도 14b는 본 개시의 예시적 실시예에 따른, 메모리 셀 당 분수 비트가 저장되는 방식을 예시적으로 설명한다.
도 15a는 본 개시의 예시적 실시예에 따른 메모리 컨트롤러를 개략적으로 나타내는 블록도이고, 도 15b는 도 15a의 메모리 컨트롤러의 동작 방법을 나타내는 흐름도이다.
도 16은 본 개시의 예시적 실시예에 따른 강화 학습 모듈의 동작 방법을 나타낸다.
도 17a는 본 개시의 예시적 실시예에 따른 메모리 컨트롤러를 개략적으로 나타내는 블록도이고, 도 17b는 도 17a의 메모리 컨트롤러의 동작 방법을 나타내는 흐름도이다.
도 18a 및 도 18b는 본 개시의 예시적 실시예에 따른 복수의 워드 라인의 그룹핑을 예시적으로 나타낸다.
도 19는 본 개시의 예시적 실시예에 따른 SSD 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 스토리지 장치를 나타내는 블록도이다.
도 1을 참조하면, 스토리지 장치(100)는 메모리 컨트롤러(110) 및 비휘발성 메모리(200, NVM)를 포함할 수 있으며, 다양한 인터페이스를 통해 호스트와 통신함으로써, 호스트로부터 수신되는 데이터를 저장하거나 또는 저장된 데이터를 호스트로 전송할 수 있다.
일부 실시예들에서, 스토리지 장치(100)는 전자 장치에 내장되는 내장 메모리 장치일 수 있다. 예를 들어, 스토리지 장치(100)는 SSD(Solid Static Driver), 임베디드 UFS(Universal Flash Storage), 또는 eMMC(embedded Multi-Media Card)일 수 있다. 일부 실시예들에서, 스토리지 장치(100)는 전자 장치에 착탈 가능한 외장 메모리일 수 있다. 예를 들어, 스토리지 장치(100)는 포터블 SSD, UFS, CF(Compact Flash) 카드, SD(Secure Digital) 카드, Micro-SD(Micro Secure Digital) 카드, Mini-SD(Mini Secure Digital) 카드, xD(extreme Digital) 카드 또는 메모리 스틱(Memory Stick)일 수 있다.
스토리지 장치(100)가 내장되거나 또는 스토리지 장치(100)와 연결되는 전자 장치는, 예를 들어, PC(personal computer), 데이터 서버, 네트워크-결합 스토리지, IoT(Internet of Things) 장치, 또는 휴대용 전자 기기일 수 있다. 휴대용 전자 기기는, 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라, 디지털 비디오 카메라, 오디오 장치, PMP(portable multimedia player), PND(personal navigation device), MP3 플레이어, 휴대용 게임 콘솔(handheld game console), e-북(e-book), 웨어러블 기기 등일 수 있다.
비휘발성 메모리(120)는 전원이 차단되어도 저장하고 있는 데이터가 유지되는 특성을 가지는 메모리 또는 메모리 장치를 지칭할 수 있다. 따라서, 스토리지 장치(100)에 공급되는 전력이 차단되더라도 비휘발성 메모리(120)에 저장된 사용자 데이터는 유지될 수 있다.
비휘발성 메모리(120)는 메모리 컨트롤러(110)의 제어에 따라 동작할 수 있다. 예를 들어, 비휘발성 메모리(120)는 메모리 컨트롤러(110)로부터 커맨드(CMD), 어드레스(ADDT) 및 제어 신호(CTRL)를 수신하고, 수신된 커맨드(CMD)에 응답하여, 어드레스(ADDR)에 대응하는 데이터(DT)를 기록(write)하거나 또는 어드레스(ADDR)에 대응하는 데이터(DT)를 독출(read)하고, 독출된 데이터(DT)를 메모리 컨트롤러(110)로 전송할 수 있다.
비휘발성 메모리(120)는 복수의 메모리 블록(BLK1 내지 BLKz)을 포함할 수 있고, 복수의 메모리 블록(BLK1 내지 BLKz) 각각은 복수의 워드 라인을 포함할 수 있다. 여기서, z는 2 이상의 양의 정수이고, 실시예에 따라 다양하게 변경될 수 있다. 워드 라인에는 복수의 메모리 셀이 연결될 수 있으며, 동일한 워드 라인에 연결된 복수의 메모리 셀은 물리 페이지를 구성할 수 있다. 메모리 셀이 2비트 이상의 데이터를 저장하는 멀티 레벨 셀일 경우, 워드 라인에는 복수의 논리 페이지에 해당하는 데이터가 저장될 수 있다. 예를 들어, 메모리 블록은 소거 단위이고, 페이지는 프로그램 및 독출 단위일 수 있다. 일부 실시예들에서, 비휘발성 메모리(120)는 복수의 플레인(planes), 복수의 다이(dies), 또는 복수의 칩(chips)을 포함할 수 있다.
일 실시예에서, 비휘발성 메모리(120)는 낸드 플래시 메모리 장치일 수 있다. 일 실시예에서, 비휘발성 메모리(120)는 2차원 수평 어레이 구조를 가지는 플레너형 낸드 플래시 메모리 장치(도 2a 참조)일 수 있으며, 또는 비휘발성 메모리(120)는 3차원 어레이 구조(three-dimensional 10 array structure)를 가지는 수직형 낸드 플래시(Vertical NAND; VNAND) 메모리 장치(도 3a 참조)일 수 있다. 그러나, 이에 제한되는 것은 아니며, 비휘발성 메모리(120)는 ReRAM(resistive RAM), PRAM(phase change RAM), MRAM(magnetic RAM)과 같은 저항형 메모리 장치들일 수 있다. 이하에서는 설명의 편의를 위하여 비휘발성 메모리(120)는 NAND 플래시 메모인 것으로 설명되나, 본 개시의 기술적 사상이 이에 제한되지 않는 점은 이해될 것이다.
메모리 컨트롤러(110)는 스토리지 장치(100)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(110)는 또한, 비휘발성 메모리(120)에 대하여 수행되는 기록, 독출, 및 소거 동작을 제어할 수 있으며, 기록, 독출, 및 소거 동작과 관련된 파라미터들을 설정 및 조정할 수 있다.
예를 들어, 메모리 컨트롤러(110)는 호스트의 요청에 응답하여 호스트로부터 수신되는 데이터를 비휘발성 메모리(120)에 기록하거나 또는 비휘발성 메모리(120)로부터 데이터(DT)를 독출하고 독출된 데이터(DT)를 호스트로 송신할 수 있다. 메모리 컨트롤러(110)는 데이터(DT)를 인코딩하여 비휘발성 메모리(120)에 전송하고, 비휘발성 메모리(120)는 페이지 단위로 인코딩된 데이터를 각 워드 라인에 프로그램할 수 있다. 메모리 컨트롤러(110)는 비휘발성 메모리(120)로부터 독출된 데이터(DT)를 디코딩할 수 있다.
메모리 셀은 설정된 비트(정수 비트 또는 비-정수 비트, 예컨대 분수 비트(fractional bit))에 따라 할당되는 복수의 상태들(즉 소거 상태 및 하나 이상의 프로그램 상태) 중 하나로 프로그램될 수 있다. 예컨대, 메모리 셀이 2 비트의 데이터를 저장할 경우, 메모리 셀은 4개 (
Figure pat00001
)의 상태들 중 하나로 프로그램될 수 있다. 메모리 셀이 2.5 비트의 데이터를 저장하는 경우, 메모리 셀은 6개의 상태들 중 하나로 프로그램될 수 있다. 이로써, 데이터가 비휘발성 메모리(120)에 기록될 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리(120)의 메모리 단위로, 메모리 단위에 포함되는 복수의 워드 라인 각각의 상태 개수를 설정 또는 조정할 수 있다. 구체적으로, 복수의 워드 라인 각각에 대하여 해당 워드 라인에 연결되는 메모리 셀에 프로그램될 수 있는 상태들(소거 상태, 및 적어도 하나의 프로그램 상태)의 개수(즉, 상태 개수)를 설정 또는 조정할 수 있다. 이때, 메모리 단위는 블록 단위, 칩 단위 또는 웨이퍼(wafer) 단위일 수 있다.
메모리 컨트롤러(110)는 복수의 워드 라인들 각각에 대응하는 복수의 워드 라인 강도(strength)(이하, 강도라고 지칭함)를 산출하고, 산출된 복수의 강도를 기초로 복수의 워드 라인들 각각의 상태 개수를 설정 또는 조정할 수 있다. 메모리 컨트롤러(110)는 상대적으로 강도가 높은 워드 라인, 예컨대 강한(strong) 워드 라인에 대하여 상대적으로 강도가 낮은 워크 라인, 예컨대 약한(weak) 워드 라인보다 더 많은 개수의 상태가 할당되도록 복수의 워드 라인들 각각의 상태 개수를 설정 또는 조정할 수 있다.
NAND 플래시는 워드 라인에 대한 프로그램 및 소거 횟수가 제한되고, 워드 라인에 대하여 프로그램 및 소거 동작이 수행될 때, 워드 라인에 스트레스(예컨대 고전압)가 인가됨에 따라 워드 라인이 노화(aging)될 수 있다. 복수의 워드 라인 각각의 스트레스에 대한 강도, 즉 워드 라인 강도가 상이할 수 있으며, 워드 라인이 노화될수록 워드 라인 강도가 약해질 수 있다.
메모리 컨트롤러(110)는 복수의 워드 라인 각각에 대응하는 복수의 강도를 기초로 복수의 워드 라인 각각의 상태 개수를 조정함으로써, 워드 라인별 웨어-레벨링을 수행할 수 있다. 워드 라인에 많은 상태 개수가 할당될수록, 워드 라인이 프로그램될 때 워드 라인에 가해지는 스트레스는 증가될 수 있다. 약한 워드 라인에는 적은 개수의 상태가 할당되고, 강한 워드 라인에는 상대적으로 많은 개수의 상태가 할당됨으로써, 약한 워드 라인에 가해지는 스트레스가 감소될 수 있다. 이에 따라 특정 워드 라인의 노화가 다른 워드 라인들의 노화보다 빠르게 진행되는 것이 방지될 수 있다.
실시예에 있어서, 메모리 컨트롤러(110)는 워드 라인 강도를 기초로 복수의워드 라인을 복수의 워드 라인 그룹으로 그룹핑하고, 복수의 워드 라인 그룹 각각에 대하여 상태 개수 및 프로그램 파라미터를 동적으로 조정할 수 있다.
실시예에 있어서, 메모리 컨트롤러(110)는 강화 학습(reinforcement learning)을 통해 복수의 워드 라인 각각의 상태 개수를 조정할 수 있다. 메모리 컨트롤러(110)는 사전에 프로파일링(profiling)된 정보를 기초로 강화 학습을 수행할 수 있다.
실시예에 있어서, 메모리 컨트롤러(110)는 스토리지 장치(100)의 런타임(runtime)동안 주기적 또는 비주기적으로 복수의 워드 라인 각각의 상태 개수를 조정할 수 있다. 그러나, 이에 제한되는 것은 아니며, 다른 실시예에 있어서, 메모리 컨트롤러(110)는 복수의 워드 라인 각각의 상태 개수를 미리 설정하고, 스토리지 장치(100)의 런타임 동안 설정된 상태 개수에 기초하여 비휘발성 메모리(120)의 프로그램 및 독출 동작을 제어할 수 있다.
메모리 컨트롤러(110)는 복수의 워드 라인 각각의 상태 개수를 조정에 따라복수의 워드 라인들 각각에 대한 프로그램 파라미터를 동적으로 조정할 수 있다. 예컨대, 상태 개수가 높은 워드 라인의 프로그램 시간은 상태 개수가 적은 워드 라인의 프로그램 시간보다 길 수 있다. 이때, 프로그램 시간은 워드 라인에 대하여 프로그램이 수행될 때, 프로그램이 시작되어 종료될 때까지의 시간을 의미한다. 메모리 컨트롤러(110)는 복수의 워드 라인 각각에 대한 프로그램 파라미터를 동적으로 조정함으로써, 복수의 워드 라인들 간의 프로그램 시간 차이(program time variation)를 감소시킬 수 있다.
이상에서 설명한 바와 같이, 본 개시의 실시예에 따른 스토리지 장치(100)는 복수의 워드 라인들 각각의 강도를 산출하고, 복수의 워드 라인들 각각에 대응하는 복수의 강도를 기초로 워드 라인 별 상태 개수를 조정할 수 있다. 강한 워드 라인에는 상대적으로 많은 개수의 상태가 할당되고, 약한 워드 라인에는 상대적으로 적은 개수의 상태가 할당될 수 있다. 이에 따라, 강한 워드 라인의 상태 개수는 증가되고 약한 워드 라인의 상태 개수가 감소될 수 있다. 상태 개수가 조정된 후, 스토리지 장치(100)는 워드 라인들 간 프로그램 시간 편차를 감소시키기 위하여, 워드 라인 별 프로그램 파라미터를 동적으로 조정할 수 있다.
메모리 블록을 구성하는 복수의 워드 라인들 중 하나의 워드 라인이라도 기록 및/또는 독출이 불가능해질 경우, 다시 말해서, 워드 라인으로부터 독출되는 데이터에 대하여 디코딩이 불가능해질 경우, 해당 메모리 블록에 대하여 더 이상 기록 및 독출이 불가능하다. 본 개시의 실시예에 따른 스토리지 장치(100)는 강한 워드 라인에는 상대적으로 많은 개수의 상태가 할당되고, 약한 워드 라인에는 상대적으로 적은 개수의 상태가 할당되도록 워드 라인 별 상태 개수를 조정함으로써 워드 라인 별 웨어-레벨링을 수행할 수 있다. 이로써, 특정 워드 라인이 노화로 인하여 기록 및/또는 독출이 불가능해지는 것을 방지할 수 있어 메모리 블록의 수명이 증가될 수 있다. 이에 따라, 비휘발성 메모리(120) 및 스토리지 장치(100)의 신뢰성이 향상될 수 있다.
도 2a 및 도 2b는 본 개시의 예시적 실시예에 따른 스토리지 장치에서 워드 라인의 상태 개수가 조정되는 예들을 나타낸다.
설명의 편의를 위하여, 도 2a 에서는 두 개의 워드 라인, 즉 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)을 예를 들어 설명하고, 도 2b에서는 세 개의 워드 라인, 즉 제1 워드 라인(WL1), 제2 워드 라인(WL2) 및 제3 워드 라인(WL3)을 예를 들어 설명한다. 그러나, 본 개시의 기술적 사상은 이에 제한되는 것은 아니며, 상태 개수 조정은 메모리 단위, 예컨대, 메모리 블록, 메모리 칩 또는 랏에 포함되는 복수의 워드 라인들에 대하여 수행될 수 있다.
도 2a를 참조하면, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)에는 각각 8개의 상태(즉, 소거 상태(E) 및 제1 프로그램 상태 내지 제7 프로그램 상태(P1~P7))가 할당될 수 있으며, 프로그램 단계에서, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 8개의 상태들 중 하나로 프로그램될 수 있다. 이로써 제1 워드 라인(WL1)의 메모리 셀 및 제2 워드 라인(WL2)의 메모리 셀에는 각각 3 비트 데이터가 저장될 수 있다.
워드 라인들 각각에 대한 프로그램, 독출 및 소거 동작이 진행됨에 따라, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)이 노화되고, 제1 워드 라인(WL1)의 강도는 상대적으로 높아지고, 제2 워드 라인(WL2)의 강도는 상대적으로 낮아질 수 있다. 예를 들어, 제1 워드 라인(WL1)에 대한 프로그램 및/또는 독출 횟수가 제2 워드 라인(WL2)에 대한 프로그램 및/또는 독출 횟수보다 많을 경우, 제1 워드 라인(WL1)의 강도가 제2 워드 라인(WL2)의 강도보다 높아질 수 있다.
강한 워드 라인에 더 많은 수의 상태들이 할당되고, 약한 워드 라인에 적은 수의 상태들이 할당되도록 제1 워드 라인(WL1) 및 제2 워드 라인(WL2) 각각의 상태 개수가 조정될 수 있다. 제1 워드 라인(WL1)의 상태 개수는 증가되고, 제2 워드 라인(WL2)의 상태 개수는 감소될 수 있다. 예컨대, 제1 워드 라인(WL1)의 상태 개수는 8개에서 12개로 증가하고, 제2 워드 라인(WL2)의 상태 개수는 8개에서 4개로 감소될 수 있다. 도시된 바와 같이, 제1 워드 라인(WL1)에는 12개의 상태(예컨대, 소거 상태(E) 및 제1 프로그램 상태 내지 제15 프로그램 상태(P1~P15))가 할당되고, 제2 워드 라인(WL2)에는 4개의 상태(예컨대, 소거 상태(E) 및 제1 프로그램 상태 내지 제3 프로그램 상태(P1~P3))가 할당될 수 있다. 이에 따라, 제1 워드 라인(WL1)의 메모리 셀에는 4 비트의 데이터가 저장되고, 제2 워드 라인(WL2)의 메모리 셀에는 2 비트의 데이터가 저장될 수 있다.
도 2b를 참조하면, 제1 워드 라인(WL1), 제2 워드 라인(WL2) 및 제3 워드 라인(WL3)에는 각각 4개의 상태(즉, 소거 상태(E) 및 제1 프로그램 상태 내지 제3 프로그램 상태(P1~P3))가 할당될 수 있으며, 프로그램 단계에서, 제1 워드 라인(WL1), 제2 워드 라인(WL2) 및 제3 워드 라인(WL3)은 8개의 상태들 중 하나로 프로그램될 수 있다. 이로써 제1 워드 라인(WL1)의 메모리 셀, 제2 워드 라인(WL2)의 메모리 셀 및 제3 워드 라인의 메모리 셀에는 각각 2 비트 데이터가 저장될 수 있다.
워드 라인들 각각에 대한 프로그램, 독출 및 소거 동작이 진행됨에 따라, 제1 워드 라인(WL1), 제2 워드 라인(WL2) 및 제3 워드 라인(WL3)이 노화될 수 있다.제1 워드 라인(WL1), 제2 워드 라인(WL2) 및 제3 워드 라인(WL3)의 강도는 각각 -1, -2 및 -3일 수 있다. 제1 워드 라인(WL1)이 가장 강하고, 제3 워드 라인(WL)이 가장 약할 수 있다.
강한 워드 라인에 더 많은 개수의 상태들이 할당되고, 약한 워드 라인에 적은 개수의 상태들이 할당되도록 제1 워드 라인(WL1), 제2 워드 라인(WL2) 및 제3 워드 라인(WL3) 각각의 상태 개수가 조정될 수 있다. 예컨대, 제1 워드 라인(WL1)의 상태 개수는 4개에서 6개로 증가하고, 제2 워드 라인(WL2)의 상태 개수는 4개가 그대로 유지되고, 제3 워드 라인(WL3)의 상태 개수는 4개에서 2개로 감소될 수 있다. 이로써, 제1 워드 라인(WL1)의 메모리 셀에는 2.5 비트의 데이터가 저장되고, 제2 워드 라인(WL2)의 메모리 셀에는 2 비트의 데이터가 저장되고, 제3 워드 라인(WL3)의 메모리 셀에는 1.5 비트의 데이터가 저장될 수 있다.
도 2a 및 도 2b를 참조하여 설명한 바와 같이, 상태 개수 조정 모듈(20)은복수의 워드 라인 각각의 강도를 기초로 복수의 워드 라인 각각의 상태 개수를 조정할 수 있다. 실시예에 있어서, 도 2b에 도시된 바와 같이, 워드 라인의 상태 개수는 정수 비트를 나타내는 2S(여기서, s는 자연수)이 아닌 값을 가질 수 있으며, 워드 라인의 메모리 셀에는 분수 비트(fractional bit)의 데이터가 저장될 수 있다.
도 3a는 본 개시의 예시적 실시예에 따른 메모리 컨트롤러를 개략적으로 나타내는 블록도이고, 도 3b는 도 3a의 메모리 컨트롤러의 동작 방법을 나타내는 흐름도이다. 도 3b의 동작 방법은 스토리지 장치(도 1의 100)의 런타임(예컨대 호스트의 요청을 기초로 비휘발성 메모리(120)에 대하여 기록, 독출 및 소거 등의 동작이 수행되는 단계)에 수행되거나 또는 런타임 이전(예컨대, 제조 단계 또는 스토리지 장치의 부팅 단계)에 수행될 수 있다.
도 3a 를 참조하면, 메모리 컨트롤러(110)는 강도 산출 모듈(SCM), 상태 개수 조정 모듈(CAM), 및 프로그램 파라미터 제어 모듈(PCM)을 포함할 수 있다.
본 개시의 예시적 실시예들에서 "모듈"의 용어를 사용하여 실시 예들에 따른 구성 요소들이 참조된다. "모듈"은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, "모듈"은 반도체 소자들로 구성되는 회로들 또는 IP (Intellectual Property)를 포함할 수 있다.
강도 산출 모듈(SCM)은 복수의 워드 라인 각각에 대하여 강도를 산출할 수 있다. 강도 산출 모듈(SCM)은 프로그램 파라미터, 및 상태 지표들(status metrics)(예컨대, 프로그램, 독출 및 소거 동작과 관련한 상태 지표들)을 기초로 워드 라인의 강도를 산출할 수 있다.
상태 개수 조정 모듈(CAM)은 복수의 워드 라인 각각에 대하여 산출된 강도를 기초로 복수의 워드 라인 각각의 상태 개수를 조정할 수 있다.
프로그램 파라미터 제어 모듈(PCM)은 복수의 워드 라인 각각의 프로그램 파라미터를 조정할 수 있다. 예컨대, 프로그램 파라미터는 프로그램 시작 전압, 프로그램 전압 차이 및 프로그램 검증 전압 중 적어도 하나를 포함할 수 있다. 프로그램 파라미터 제어 모듈(PCM)은 복수의 워드 라인 간 프로그램이 수행되는 시간의 차이(이하, 프로그램 시간 편차라고 함)가 감소되도록 프로그램 파라미터를 조정할 수 있다.
도 3b를 참조하면, 메모리 컨트롤러(110)는 복수의 워드 라인 각각의 상태 지표들을 획득할 수 있다(S110). 예를 들어 강도 산출 모듈(SCM)이 비휘발성 메모리(120)로부터 수신되는 신호들을 기초로 상태 지표들을 획득할 수 있으며, 상태 지표들은 예컨대 실제 프로그램 시간, 소거 시간, 독출 시간, 독출 에러 비트, 독출 레벨 쉬프트 값, 상태 개수 등을 포함할 수 있다. 예를 들어, 비휘발성 메모리(120)의 워드 라인에서 프로그램이 수행될 때마다, 메모리 컨트롤러(110)는 실제 프로그램 시간을 획득하여 저장할 수 있다.
강도 산출 모듈(SCM)은 복수의 워드 라인에 대응하는 복수의 워드 라인 강도를 산출할 수 있다(S120). 다시 말해서 강도 산출 모듈(SCM)은 복수의 워드 라인들 각각에 대한 강도를 산출할 수 있다. 강도 산출 모듈(SCM)은 프로그램 파라미터 및 S110 단계에서 수집된 상태 지표들을 기초로 워드 라인의 강도를 산출할 수 있다.
실시예에 있어서, 강도 산출 모듈(SCM)은 워드 라인에 대한 기대 프로그램시간과 실제 프로그램 시간을 기초로 강도를 산출할 수 있다. 예를 들어, 강도 산출 모듈(SCM)은 기 설정된 프로그램 파라미터 및 기 설정된 상태 개수를 기초로 상기 워드 라인에 대한 기대 프로그램 시간을 산출하고, 기대 프로그램 시간과 실제 프로그램 시간의 차이를 기초로 강도를 산출할 수 있다. 실시예에 있어서, 강도 산출 모듈(SCM)은 프로그램 파라미터 및 적어도 하나의 상태 지표를 변수로 하는 강도 산출 함수를 포함할 수 있다. 그러나, 이에 제한되는 것은 아니며, 예컨대, 강도 산출 모듈(SCM)은 강도 산출 시 다른 상태 지표들, 예컨대, 소거 시간, 독출 에러 비트, 및 독출 레벨 쉬프트 값 중 적어도 하나를 더 고려하여, 강도를 산출할 수 있다.
이후, 상태 개수 조정 모듈(CAM)은 복수의 워드 라인 강도를 기초로 복수의 워드 라인 각각의 상태 개수를 조정할 수 있다(S130). 상태 개수 조정 모듈(CAM)은 강한 워드 라인에 많은 개수의 상태가 할당되고 약한 워드 라인에 적은 개수의 상태가 할당되도록 복수의 워드 라인들의 상태 개수를 조정할 수 있다. 이에 따라서, 워드 라인별 웨어-레벨링이 수행될 수 있으며, 워드 라인들 간 강도 차이가 감소될 수 있다.
한편, 단계 S120 및 S130은 강화 학습(Reinforcement Learning)을 기초로 수행될 수 있다. 예를 들어, 강도 산출 모듈(SCM) 및 상태 개수 조정 모듈(CAM)이 강화 학습의 에이전트로서 구현될 수 있으며, 에이전트는 워드 라인 별로 저장되는 프로그램 시간, 상태 개수, 프로그램 파라미터, 상태 지표들을 기초로 워드 라인 별 상태 개수를 산출할 수 있다. 강화 학습을 통한 워드 라인별 상태 개수 산출은 도 15a 내지 도 15c를 참조하여 상세하게 후술하기로 한다.
프로그램 파라미터 제어 모듈(PCM)은 상태 개수 조정에 따라 복수의 워드 라인 각각의 프로그램 파라미터를 조정할 수 있다(S140). 프로그램 프로그램 파라미터 제어 모듈(PCM)은 복수의 워드 라인 간에 프로그램이 수행되는 시간의 차이(이하, 프로그램 시간 편차라고 함)가 감소되도록 복수의 워드 라인 각각의 프로그램 파라미터를 조정할 수 있다.
예를 들어, 도 2a에서, 제1 워드 라인(WL1)의 상태 개수는 12로 조정되고 제2 워드 라인(WL2)의 상태 개수는 4로 조정됨에 따라, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)에 대하여 동일한 프로그램 파라미터를 기초로 프로그램이 수행될 경우 제1 워드 라인(WL1)에 대하여 프로그램이 수행되는 시간, 즉, 제1 워드 라인(WL)의 프로그램 시간은 제2 워드 라인(WL2)의 프로그램 시간보다 길 수 있다. 프로그램 파라미터 제어 모듈(PCM)은 제1 워드 라인(WL1)의 실제 프로그램 시간과 제2 워드 라인(WL2)의 실제 프로그램 시간이 유사해지도록 제1 워드 라인(WL1) 및/또는 제2 워드 라인(WL2)의 프로그램 파라미터를 조정할 수 있다.
예를 들어, 프로그램 파라미터 제어 모듈(PCM)은 제1 워드 라인(WL1)의 프로그램 시작 전압을 증가시키거나, 제2 워드 라인(WL2)의 프로그램 시작 전압을 감소 시킴으로써, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2) 간 프로그램 시간 편차를 감소시킬 수 있다. 프로그램 파라미터 제어 모듈(PCM)은 복수의 워드 라인들 각각에 대하여, 프로그램 시작 전압, 프로그램 전압 차이, 및 프로그램 검증 전압 중 적어도 하나를 조절할 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리(120)로 복수의 워드 라인 각각의 상태 개수 및 프로그램 파라미터를 전송할 수 있다(S150). 실시예에 있어서, 메모리 컨트롤러(110)는 프로그램이 수행될 워드 라인을 나타내는 어드레스와 함께 해당 워드 라인의 상태 개수 및 프로그램 파라미터를 비휘발성 메모리(120)로 전송하고, 비휘발성 메모리(120)는 수신된 상태 개수 및 프로그램 파라미터를 기초로 어드레스가 나타내는 워드 라인에 대하여 프로그램 동작을 수행할 수 있다. 다른 실시예에 있어서, 메모리 컨트롤러(110)는 복수의 워드 라인 각각의 상태 개수 및 프로그램 파라미터를 비휘발성 메모리(120)에 전송하고, 비휘발성 메모리(120)는 수신된 복수의 워드 라인 각각의 상태 개수 및 프로그램 파라미터를 저장할 수 있다. 이후, 메모리 컨트롤러(110)는 프로그램이 수행될 어드레스를 비휘발성 메모리(120)로 전송할 수 있으며, 비휘발성 메모리(120)는 수신된 어드레스에 대응하는 워드 라인에 대하여 상태 개수 및 프로그램 파라미터를 기초로 프로그램을 수행할 수 있다.
도 4a, 도 4b 및 도 4c는 본 개시의 예시적 실시예에 따른 메모리 컨트롤러에서 상태 개수 조정 여부를 결정하는 방법을 나타내는 흐름도이다.
도 4a를 참조하면, 메모리 컨트롤러(110)는 복수의 워드 라인의 프로그램 시간 차이(ΔtPGM )를 기초로 상태 개수 조정 여부를 결정할 수 있다.
복수의 워드 라인들 각각에 대한 프로그램 동작이 수행되고(S11), 이때, 메모리 컨트롤러(110)는 복수의 워드 라인들 각각의 프로그램 시간을 모니터링 할 수 있다(S112). 메모리 컨트롤러(110)는 워드 라인에 대하여 프로그램 커맨드(CMD)를 전송한 후, 비휘발성 메모리(120)로부터 수신되는 응답 신호, 예컨대 레디(ready) 신호 및 비지(busy) 신호를 기초로 워드 라인의 프로그램 시간을 획득할 수 있다. 예컨대, 메모리 컨트롤러(110)는 비지 신호가 수신된 후 레디 신호가 수신될 때까지의 시간을 기초로 프로그램 시간을 획득할 수 있다.
메모리 컨트롤러(110)는 복수의 워드 라인의 프로그램 시간 차이(ΔtPGM )가 임계 시간(Tth) 이상인지 판단할 수 있다(S13). 예컨대, 메모리 컨트롤러(110)는 복수의 워드 라인 간의 프로그램 시간 차이(ΔtPGM)의 최댁값이 임계 시간(Tth) 이상인지 판단할 수 있다. 또는 메모리 컨트롤러(110)는 적어도 두 개의 워드 라인 단위로 상태 개수를 조정할 수 있으며, 상기 적어도 두 개의 워드 라인들 간의 프로그램 시간 차이(ΔtPGM )가 임계 시간(Tth) 이상인지 판단할 수 있다.
메모리 컨트롤러(110)는 복수의 워드 라인의 프로그램 시간 차이(ΔtPGM )가 임계 시간(Tth) 이상이면, 복수의 워드 라인 각각의 상태 개수를 조정할 수 있다(S14). 메모리 컨트롤러(110)는 도 3b를 참조하여 설명한 방법에 따라서 상태 개수를 조정할 수 있다.
반면, 메모리 컨트롤러(110)는 복수의 워드 라인의 프로그램 시간 차이(ΔtPGM )가 임계 시간(Tth) 미만이면, 복수의 워드 라인 각각의 상태 개수를 유지할 수 있다(S15). 복수의 워드 라인 각각에 대하여 기 설정된 상태 개수가 유지될 수 있다.
도 4b를 참조하면, 메모리 컨트롤러(110)는 복수의 워드 라인의 프로그램 및 소거 싸이클(P/E 싸이클)을 기초로 기초로 상태 개수 조정 여부를 결정할 수 있다.
복수의 워드 라인들 각각에 대한 프로그램, 독출 및 소거 동작이 수행되고(S21), 이때, 메모리 컨트롤러(110)는 워드 라인 별로 P/E 싸이클을 저장할 수 있으며, 프로그램 및 독출 동작이 수행될 때마다, P/E 싸이클을 업데이트할 수 있다.
메모리 컨트롤러(110)는 P/E 싸이클이 임계값(VUth) 이상인지 판단할 수 있다(S22). 예를 들어, 메모리 컨트롤러(110)는 복수의 워드 라인 중 하나 이상의 워드 라인의 P/E 싸이클이 임계값(VUth) 이상인지 판단할 수 있다. 다른 예로서, 메모리 컨트롤러(110)는 복수의 워드 라인 각각의 P/E 싸이클의 평균, 즉 평균 P/E 싸이클이 임계값(VUth) 이상인지 판단할 수 있다.
메모리 컨트롤러(110)는 P/E 싸이클이 임계값(VUth) 이상이면, 복수의 워드 라인 각각의 상태 개수를 조정할 수 있다(S23). 메모리 컨트롤러(110)는 P/E 싸이클이 임계값(VUth) 미만이면, 복수의 워드 라인 각각의 상태 개수를 유지할 수 있다(S24).
도 4c를 참조하면, 메모리 컨트롤러(110)는 스토리지 장치(도 1의 100)가 파워-온 되면, 상태 개수 조정 여부를 결정할 수 있다.
스토리지 장치(100)가 파워-온 될 수 있다(S31). 스토리지 장치(100)는 외부로부터 전원을 수신할 수 있으며, 수신된 전원에 기초하여 파워-온될 수 있다. 메모리 컨트롤러(110)는 상태 개수 조정 필요 여부를 결정할 수 있다(S32). 예를 들어, 메모리 컨트롤러(110)는 부팅 과정에서, 상태 개수 조정이 수행되는 조건이 만족되었는지 판단할 수 있다. 예컨대, 메모리 컨트롤러(110)는 도 4a 및 도 4b를 참조하여 설명한 바와 같이, 복수의 워드 라인의 프로그램 시간 차이(ΔtPGM) 또는 복수의 워드 라인의 프로그램 및 소거 싸이클(P/E 싸이클)을 기초로 상태 개수 조정이 수행되는 조건이 만족되었는지 판단할 수 있다. 그러나, 이에 제한되는 것은 아니며, 상태 개수 조정이 수행되는 조건은 다양한 방식으로 설정될 수 있다.
메모리 컨트롤러(110)는 상태 개수 조정이 필요하다고 판단되면, 다시 말해서 상태 개수 조정 수행 조건이 만족되면 복수의 워드 라인 각각의 상태 개수를 조정하고(S33), 상태 개수 조정이 필요하지 않다고 판단되면, 복수의 워드 라인 각각에 대하여 기 설정된 상태 개수를 유지할 수 있다(S34).
메모리 컨트롤러(110)는 주기적 또는 비주기적으로 복수의 워드 라인의 상태 개수를 조정할 수 있으며, 예를 들어, 도4a, 도 4b 및 도 4c를 참조하여 전술한 방법에 따라 상태 개수 조정 여부를 결정할 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 메모리 컨트롤러의 시스템도이다.
도 5를 참조하면, 메모리 컨트롤러(110)는 프로세서(111), RAM(Random access Memory)(112), 인코딩 및 디코딩 모듈(113), ROM(Read only Memory)(114), 호스트 인터페이스(115) 및 메모리 인터페이스(116)를 포함할 수 있다. 메모리 컨트롤러(110)의 구성들, 예컨대, 프로세서(111), RAM(Random access Memory)(112), 인코딩 및 디코딩 모듈(113), ROM(Read only Memory)(114), 호스트 인터페이스(115) 및 메모리 인터페이스(116)는 시스템 버스(117)를 통해서 서로 데이터를 송수신할 수 있다. 메모리 컨트롤러(110)는 이 외에도 다른 구성들을 더 포함할 수 있다.
프로세서(111)는 중앙 처리 장치(CPU)나 마이크로 프로세서 등을 포함할 수 있으며, 메모리 컨트롤러(111)의 전반적인 동작을 제어할 수 있다. 프로세서(111)는 특정 동작을 수행하도록 구성되는 프로그램 코드 또는 프로그램 코드의 명령어 집합을 실행할 수 있는 하나 이상의 프로세서 코어들을 포함할 수 있다.　프로세서(111)는 ROM(114)에 저장된　펌웨어의 명령 코드를 실행할 수 있다. 일 실시예에서, 프로세서(111)는 멀티 코어 프로세서로 구현될 수 있고, 예를 들어, 듀얼 코어 프로세서 또는 쿼드 코어(quad) 프로세서로 구현될 수 있다.
RAM(112)은 메모리 컨트롤러(111)의 버퍼 메모리, 캐시(cache) 메모리, 동작 메모리 및 메인 메모리 중 적어도 하나로 동작할 수 있다. RAM(112)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등으로 구현될 수 있으며, RAM(112)에는 펌웨어가 로딩될 수 있다. 펌웨어는 도 1 내지 도 4c를 참조하여 설명한 메모리 컨트롤러(110)의 동작 알고리즘이 구현된 프로그램 코드를 포함할 수 있다. 예컨대, 펌웨어는 강도 산출 모듈(SCM), 상태 개수 조정 모듈(CAM), 및 프로그램 파라미터 제어 모듈(PCM)을 포함할 수 있다.
인코딩 및 디코딩 모듈(113)은 데이터에 대한 인코딩 및 디코딩을 수행하며, 데이터에 대한 에러 정정을 수행할 수 있다. 인코딩 및 디코딩 모듈(113)은 비휘발성　메모리(120)에 저장될 데이터에 대한 인코딩을 수행하고, 에러 정정 코드를 생성할 수 있다. 인코딩 및 디코딩 모듈(113)은 비휘발성　메모리(120)로부터 독출된 데이터를 디코딩하고, 에러 정정 코드를 기초로 데이터의 에러를 검출하고 검출된 에러를 정정할 수 있다. 일 실시예에서, 인코딩 및 디코딩 모듈(113)은 하드웨어로 구현될 수 있다. 일 실시예에서, 인코딩 및 디코딩 모듈(113)은 소프트웨어 또는 펌웨어로 구현될 수 있고, RAM(112)에 로딩될 수 있다. 비휘발성　메모리(120)로부터 독출된 데이터가 디코딩이 불가능할 경우, 다시 말해서 에러 정정 코드에 의하여 데이터의 에러가 정정되지 못하는 경우 데이터가 독출된 해당 워드 라인 및 워드 라인을 포함하는 메모리 블록은 수명이 종료된 것으로 판단될 수 있다.
ROM(114)은 메모리 컨트롤러(110)를 동작시키는데 요구되는 다양한 정보들을 저장할 수 있다. 예시적으로, ROM(114)은 다양한 정보들을　펌웨어　형태로 저장할 수 있다. 스토리지 장치(도 1의 100)가 파워-온 되면, ROM(114)에 저장된 펌웨어가 RAM(112)으로 로딩될 수 있다.
　메모리 컨트롤러(110)는 호스트 인터페이스(115)를 통해 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 호스트 인터페이스(115)는 USB(Universal Serial Bus), MMC(multimedia card), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), SATA(Serial-ATA), PATA(Parallel-ATA), SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), NVM-e(Nonvolatile Memory-express) 등과 같은 다양한 인터페이스들을 포함할 수 있다.
메모리 인터페이스(116)는 메모리 컨트롤러(110)와 비휘발성 메모리(200) 사이의 인터페이스를 제공할 수 있다. 예를 들어, 커맨드, 어드레스, 제어 신호(예컨대 상태 개수 및 프로그램 파라미터), 프로그램 데이터 및 독출 데이터, 응답 신호가 메모리 인터페이스(116)를 통해 메모리 컨트롤러(110)와 비휘발성 메모리(200) 사이에서 송수신될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 비휘발성 메모리를 나타내는 블록도이다.
도 6을 참조하면, 비휘발성 메모리(120)는 메모리 셀 어레이(121), 제어 로직(control logic)(122), 전압 생성부(123), 어드레스 디코더(124), 페이지 버퍼 회로(125) 및 데이터 입출력 회로(126)를 포함할 수 있다. .
메모리 셀 어레이(121)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결될 수 있다. 메모리 블록은 하나 이상의 스트링 선택 라인(string selection line, SSL) 및 하나 이상의 접지 선택 라인(ground selection line, GSL)에 연결될 수 있다. 메모리 셀 어레이(121)는 복수의 메모리 블록을 포함할 수 있으며, 복수의 메모리 블록 각각은 복수의 워드 라인(WLs) 및 복수의 비트 라인(BLs)이 교차하는 영역들에 배치되는 복수의 메모리 셀들(도 8a의 MC1 내지 MC8)을 포함할 수 있다.
실시예에 있어서, 복수의 메모리 셀들의 각각은 1 비트 데이터 또는 멀티 비트 데이터를 저장할 수 있다. 실시예에 있어서, 복수의 메모리 셀들의 각각은 분수 비트 데이터를 저장할 수 있다.
메모리 셀 어레이(121)에 소거 전압이 인가되면 복수의 메모리 셀들은 소거 상태가 되며, 메모리 셀 어레이(121)의 선택된 워드 라인에 프로그램 전압이 인가됨으로써, 선택된 워드 라인에 연결된 복수의 메모리 셀들이 설정된 상태로 프로그램될 수 있다. 도 2a 및 도 2b에 도시된 바와 같이, 복수의 메모리 셀 각각은 문턱 전압(threshold voltage)에 따라 구분되는 소거 상태(E) 및 적어도 하나의 프로그램 상태를 가질 수 있다.
제어 로직(122)은 메모리 컨트롤러(120)로부터 수신되는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(121)에 데이터를 프로그램하거나, 메모리 셀 어레이(121)로부터 데이터를 독출하거나 또는 메모리 셀 어레이(121)를 소거하기 위한 각종 제어 신호를 출력할 수 있다.
제어 로직(122)에서 출력된 각종 제어 신호는 전압 생성부(123), 어드레스 디코더(124), 페이지 버퍼 회로(125) 및 데이터 입출력 회로(126)에 제공될 수 있다. 구체적으로, 제어 로직(122)은 전압 생성부(123)에 전압 제어 신호(CON_vol)를 제공할 수 있고, 어드레스 디코더(123)에 로우 어드레스(R-ADDR)를 제공할 수 있으며, 페이지 버퍼 회로(125)에 프로그램 제어 신호(CON_P)를 제공할 수 있으며 데이터 입출력 회로(126)에 데이터 입출력 제어 신호(CON_I/O)를 제공할 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 제어 로직(122)은 전압 생성부(123), 어드레스 디코더(124), 페이지 버퍼 회로(125) 및 데이터 입출력 회로(126)에 다른 제어 신호들을 더 제공할 수 있다.
전압 생성부(123)는 전압 제어 신호(CON_vol)를 기초로 하여 메모리 셀 어레이(121)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(123)는 복수의 워드 라인들(WLs)을 구동하기 위한 워드 라인 구동 전압들(VWLs)을 생성할 수 있다. 워드 라인 구동 전압들(VWLs)은, 예컨대, 프로그램 전압(또는 기록 전압), 독출 전압, 소거 전압, 인히빗 전압 또는 프로그램 검증(verify) 전압일 수 있다. 전압 생성부(123)는 복수의 스트링 선택 라인들(SSL)을 구동하기 위한 스트링 선택 라인 구동 전압 및 복수의 접지 선택 라인들(GSL)을 구동하기 위한 접지 선택 라인 구동 전압을 더 생성할 수 있다.
어드레스 디코더(114)는 복수의 워드 라인들(WLs)을 통해 메모리 셀 어레이(121)에 연결되고, 제어 로직(121)으로부터 수신한 로우 어드레스(R-ADDR)에 응답하여 복수의 워드 라인(WLs) 중 일부 워드 라인을 선택할 수 있다. 프로그램 동작 시에 로우 디코더(124)는 선택된 워드 라인에 프로그램 전압을 인가하고, 비 선택된 워드 라인에 인히빗 전압을 인가할 수 있다.
페이지 버퍼 회로(125)는 복수의 비트 라인(BLs)을 통해 메모리 셀 어레이(121)에 연결될 수 있다. 구체적으로, 프로그램 동작 시에 페이지 버퍼 회로(125)는 기록 드라이버(write driver)로 동작하여 메모리 셀 어레이(121)에 저장하고자 하는 데이터(DT)에 해당하는 상태를 프로그램할 수 있다. 독출 동작 시에 페이지 버퍼(125)는 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(121)에 저장된 데이터(DT)를 출력할 수 있다.
데이터 입출력 회로(126)는 외부로부터 입력된 데이터(DT)를 페이지 버퍼 회로(125)로 전송하거나 또는 페이지 버퍼 회로(125)로부터 출력된 데이터(DT)를 다수의 입출력 핀들 또는 데이터 버스를 통하여 메모리 컨트롤러(도 1의 110)로 전송할 수 있다.
본 개시의 실시예에 따른 제어 로직(122)은 메모리 컨트롤러(도 1의 110)로부터 수신되는 복수의 워드 라인(WLs) 각각의 상태 개수 및 프로그램 파라미터를 기초로 전압 제어 신호(CON_vol) 및 프로그램 제어 신호(CON_P)를 생성할 수 있다. 프로그램 파라미터는 프로그램 시작 전압, 프로그램 전압 차이 및 프로그램 검증 전압 중 적어도 하나를 포함할 수 있으며, 제어 로직(122)은 프로그램 파라미터를 기초로 전압 제어 신호(CON_vol)를 생성할 수 있다.
또한 제어 로직(122)은 특정 워드 라인에 프로그램이 수행될 때, 메모리 컨트롤러(110)로부터 수신된 상태 개수를 기초로 워드 라인에 구비되는 복수의 메모리 셀들 각각이 워드 라인에 할당된 상태들 중 하나로 프로그램되도록 제어하는 프로그램 제어 신호(CON_P)를 생성하고, 프로그램 제어 신호(CON_P)를 페이지 버퍼 회로(125)에 제공할 수 있다.
도 7a 및 도 7b는 도 6의 메모리 셀 어레이 구현예들을 나타내는 블록도이다.
도 7a 및 도 7b를 참조하면, 메모리 셀 어레이(121a 및 121b)는 복수의 메모리 블록들, 예컨대 제1 내지 제3 메모리 블록(BLK1, BLK2, BLK3)을 포함하며, 제1 내지 제3 메모리 블록(BLK1, BLK2, BLK3) 각각은 3차원 구조(또는 수직 구조라고 함)를 갖는다.
제1 내지 제3 메모리 블록(BLK1, BLK2, BLK3) 각각은 3차원에 대응하는 복수의 방향들(x, y, z)을 따라 신장된 구조물들을 포함할 수 있다. 제1 내지 제3 메모리 블록(BLK1, BLK2, BLK3) 각각은 기판(SUB)에 수직한 방향(예컨대 z 방향)을 따라 신장된 복수의 낸드 셀 스트링들(NAND Cell Strings)을 포함할 수 있다.
도 7a에 도시된 바와 같이, 제1 내지 제3 메모리 블록(BLK1, BLK2, BLK3)은 기판(SUB)에 수직한 방향으로 적층되거나, 또는 도 7b에 도시된 바와 같이, 제1 내지 제3 메모리 블록(BLK1, BLK2, BLK3)은 기판(SUB)에 평행한 방향(예컨대, x 방향 또는 y 방향)으로 나란하게 배치될 수 있다.
도 8a는 본 개시의 예시적 실시예에 따른 메모리 컨트롤러에 구비되는 메모리 블록의 일 예를 나타내는 회로도이다.
도 8a를 참조하면, 메모리 블록(BLK)은 수직 구조의 NAND 플래시 메모리일 수 있고, 도 7a 및 도 7b에 도시된 복수의 메모리 블록 중 적어도 하나는 도 8a에 도시된 메모리 블록(BLK)으로 구현될 수 있다.
메모리 블록(BLK)은 복수의 낸드 스트링(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인(BL1 내지 BL3), 접지 선택 라인(GSL), 복수의 스트링 선택 라인(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 접지 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
복수의 비트 라인(BL1 내지 BL3)과 공통 소스 라인(CSL) 사이에는 낸드 스트링(NS11 내지 NS33)이 연결될 수 있다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 실시예에 있어서, 스트링 선택 트랜지스터(SST) 및 제1 메모리 셀(MC1) 사이 및/또는 스트링 선택 트랜지스터(SST)와 제8 메모리 셀(MC8) 사이에는 적어도 하나의 더미 셀이 배치될 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 대응되는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
복수의 낸드 스트링(NS11 내지 NS33)에서, 동일 높이의 워드 라인들(예컨대, 복수의 낸드 스트링(NS11 내지 NS33) 각각에 연결된 제1 워드 라인들(WL1))은 공통으로 연결되어 있고, 스트링 선택 라인(SSL1 내지 SSL3)은 분리되어 있다. 제1 스트링 선택 라인(SSL1)이 선택되고, 제1 워드 라인(WL1)에 프로그램 전압이 인가되면, 제1 로우의 낸드 스트링(NS11, NS12, NS13)에 포함되고, 제 1 워드 라인(WL1)에 연결되어 있는 메모리 셀들이 프로그램될 수 있다. 이에 따라, 페이지 단위로 프로그램이 수행될 수 있다.
도 8b는 도 8a의 메모리 블록의 사시도이다.
도 8b를 참조하면, 메모리 블록(BLK)은 기판(SUB)에 대해 수직 방향으로 형성될 수 있다. 기판(SUB)에는 공통 소스 라인(CSL)이 배치되고, 기판(SUB) 위에는 게이트 전극들(gate electrodes, GE)과 절연막(insulation layer, IL)이 교대로 적층될 수 있다. 또한, 게이트 전극(GE)과 절연막(IL) 사이에는 전하 저장층(charge storage layer, CS)이 형성될 수 있다.
교대로 적층된 복수의 게이트 전극들(GE)과 절연막들(IL)을 수직 방향으로 패터닝(vertical patterning)하면, 필라(pillar, P)가 형성될 수 있다. 필라(P)는 V자 모양일 수 있다. 필라(P)는 게이트 전극들(GE)과 절연막들(IL)을 관통하여 기판(SUB)과 연결될 수 있다. 필라(P)의 외곽 부분(O)은 반도체 물질로 구성되어, 채널 영역으로 기능할 수 있으며, 내부(I)는 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다.
메모리 블록(BLK)의 게이트 전극들(GE)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1 내지 WL8), 그리고 스트링 선택 라인(SSL)에 각각 연결될 수 있다. 그리고 메모리 블록(BLK)의 필라(P)는 복수의 비트 라인들(BL1 내지 BL3)과 연결될 수 있다. 도 8b에서는, 메모리 블록(BLK)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인들(WL1 내지 WL8), 그리고 3개의 비트 라인(BL1 내지 BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 8a 및 도 8b에 도시된 바와 같이, 3차원 수직 구조의 메모리 블록(BLK)에서 워드 라인의 위치는 워드 라인의 강도에 영향을 줄 수 있다. 예를 들어, 메모리 블록(BLK)의 상부 또는 하부에 위치한 워드 라인들, 예컨대 스트링 선택 라인(SSL)에 인접한 제1 워드 라인(WL1) 또는 접지 선택 라인(GSL)에 인접한 제8 워드 라인(WL8)은 메모리 블록(BLK)의 구조적인 특성에 의하여 프로그램 수행, 검증 수행 및 소거 수행 시 다른 워드 라인들보다 더 많은 스트레스가 가해질 수 있으며, 이로 인하여 다른 워드 라인들보다 상대적으로 강도가 낮을 수 있다. 반면, 메모리 블록(BLK)의 중심부에 위치한 워드 라인들은 강도가 높을 수 있다. 그러나, 이에 제한되는 것은 아니며, 복수의 워드 라인 각각에 대응하는 복수의 강도의 경향성은 메모리 블록(BLK)의 제조 공정 등, 워드 라인들에 인가되는 전압들의 레벨 등에 따라 가변될 수 있다.
본 개시의 실시예에 따른 메모리 컨트롤러(도 1의 110)는 복수의 워드 라인의 강도 산출 시, 3차원 수직 구조의 메모리 블록(BLK)의 구조적인 특징을 반영하여 메모리 블록(BLK) 내에서의 복수의 워드 라인들 각각의 메모리 블록(BLK) 내에서의 위치를 고려할 수 있다.
도 9a는 본 개시의 예시적 실시예들에 따른, 워드 라인들의 문턱 전압 산포를 예시적으로 나타내는 그래프이고, 도 9b는 도 9a의 워드 라인들 각각의 프로그램 파라미터 및 상태 지표를 예시적으로 나타내는 테이블이다. 도 9b는 워드 라인들 각각의 노화에 따른 프로그램 파라미터 및 상태 지표 변화를 예시적으로 나타낸다.
도 9a 및 도 9b에서 설명의 편의를 위하여, 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)을 참조하여 워드 라인들의 문턱 전압 산포 및 상기 테이블을 설명하기로 한다. 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)은 메모리 블록 내에서 상이한 위치에 배치되거나 또는 서로 인접하게 배치될 수 있다.
도 9a를 참조하면, 초기에 제4 워드 라인(WL) 및 제23 워드 라인(WL23)에는 각각 8개의 상태 개수가 할당될 수 있다. 예컨대 제4 워드 라인(WL4) 및 제 23 워드 라인(WL23)의 메모리 셀은 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1~P7) 중 하나로 프로그램될 수 있다. 메모리 셀 당 3 비트의 데이터가 저장될 수 있다.
도 9b를 참조하면, 초기에 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)의 프로그램 파라미터들 및 상태 지표는 동일할 수 있다. 예컨대 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)의 프로그램 시작 전압(VST), 프로그램 전압 차이(ΔVISPP), 및 프로그램 검증 전압(VVF)이 동일하게 설정될 수 있다. 도 10을 참조하여, 프로그램 시작 전압(VST), 프로그램 전압 차이(ΔVISPP), 및 프로그램 검증 전압(VVF)에 대하여 설명하기로 한다.
도 10은 본 개시의 예시적 실시예에 따른, 비휘발성 메모리의 프로그램 동작을 나타내는 타이밍도이다. 도 10에서 가로축은 시간을 나타내고, 세로축은 프로그램 동작 수행 시, 워드 라인(WL)에 인가되는 전압을 나타낸다.
도 10을 참조하면, 프로그램 동작은 복수의 프로그램 루프(LOOP1~LOOPj; j는 2 이상의 자연수)를 포함할 수 있다. 복수의 프로그램 루프((LOOP1~LOOPj) 각각에서, 워드 라인(WL)에 프로그램 전압(Vpgm1, Vpgm2, Vpgm3, ??, Vpgmj)(또는 프로그램 펄스라고 함)이 인가되고, 프로그램 전압이 인가된 후, 프로그램 검증 전압(VVF)이 인가될 수 있다. ISPP(incremental step pulse programming) 방식에 따라, 복수의 프로그램 루프(LOOP1~LOOPj)에서 인가되는 프로그램 전압(Vpgm1, Vpgm2, Vpgm3, ??, Vpgmj)의 전압 레벨이 증가될 수 있다.
한편, 제1 프로그램 루프(LOOP1)에서 워드 라인(WL)에 인가되는 제1 프로그램 전압(Vpgm1)은 프로그램 시작 전압(VST)으로 지칭될 수 있다. 프로그램 전압들 간의 전압 차이, 예컨대, 제1 프로그램 전압(Vpgm1)과 제2 프로그램 전압(Vpgm2) 간의 전압 차이가 프로그램 전압 차이(ΔVISPP)로 지칭될 수 있다. 실시예에 있어서, 연속되는 프로그램 루프에서, 프로그램 전압들 간의 전압 차이는 동일할 수 있다. 예컨대, 제1 프로그램 전압(Vpgm1)과 제2 프로그램 전압(Vpgm2) 간의 전압 차이와 제2 프로그램 전압(Vpgm2)과 제3 프로그램 전압(Vpgm3) 간의 전압 차이는 동일할 수 있다. 다른 실시예에 있어서, 연속되는 프로그램 루프에서, 프로그램 전압들 간의 전압 차이는 상이할 수 있다. 예컨대, 제2 프로그램 전압(Vpgm2)과 제3 프로그램 전압(Vpgm3) 간의 전압 차이는 제1 프로그램 전압(Vpgm1)과 제2 프로그램 전압(Vpgm2) 간의 전압 차이보다 클 수 있다.
프로그램 검증 전압(VVF)은 워드 라인(WL)에 연결된 복수의 메모리 셀들이 타겟 상태로 프로그램되었는지 여부를 검증하기 위한 전압으로서, 메모리 셀의 문턱 전압이 프로그램 검증 전압(VVF)보다 높으면, 메모리 셀은 타겟 상태로 프로그램되었다고 판단되고, 메모리 셀의 문턱 전압이 프로그램 검증 전압(VVF)보다 낮으면, 메모리 셀이 타겟 상태로 프로그램되지 못했다고 판단될 수 있다.
계속하여 도 9b를 참조하면, 제4 워드 라인(WL4) 및 제23 워드 라인(WL23) 각각의 기대 프로그램 시간(tPGME) 및 실제 프로그램 시간(tPGMR)은 5ms(millisecond)로 동일할 수 있다. 기대 프로그램 시간(tPGME) 및 실제 프로그램 시간(tPGMR)의 차이가 워드 라인 강도(STR)(또는 노화값)로 산출될 수 있으며, 기대 프로그램 시간(tPGME) 및 실제 프로그램 시간(tPGMR)이 동일한 바, 워드 라인 강도(STR)는 '0'일 수 있다.
제4 워드 라인(WL4) 및 제23 워드 라인(WL23)에 대하여 프로그램, 독출 및 소거 동작이 수행될 수 있다. 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)은 동일한 프로그램 파라미터를 기초로 프로그램될 수 있다. 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)이 프로그램, 독출 및 소거 동작이 수행됨에 따라 노화될 수 있다. 이에 따라서, 제4 워드 라인(WL4)의 실제 프로그램 시간(tPGMR)은 4ms로 감소되고, 제23 워드 라인(WL23)의 실제 프로그램 시간(tPGMR)은 3ms로 감소될 수 있다. 기대 프로그램 시간(tPGME)과 실제 프로그램 시간(tPGMR)의 차이로 인하여, 제4 워드 라인(WL4)의 강도(STR)는 '-1'로 산출되고, 제23 워드 라인(WL23)의 강도(STR)는 '-2'로 산출될 수 있다.
계속하여, 도 11a 및 도 11b를 참조하여, 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)의 상태 개수 조정 및 프로그램 파라미터 조정을 설명하기로 한다.
도 11a는 본 개시의 예시적 실시예들에 따라, 워드 라인들의 상태 개수가 조정된 경우의 워드 라인들의 문턱 전압 산포를 예시적으로 나타내는 그래프이고, 도 11b는 도 11a의 워드 라인들 각각의 프로그램 파라미터 및 상태 지표를 예시적으로 나타내는 테이블이다. 도 11b는 워드 라인들의 상태 개수가 조정됨에 따른 상태 지표 변화 및 프로그램 파라미터 조정을 예시적으로 나타낸다.
도 11a를 참조하면, 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)의 상태 개수가 조정될 수 있다. 도 9b에서, 제4 워드 라인(WL4)의 강도(STR)가 제23 워드 라인(WL23)의 강도보다 상대적으로 높으므로, 도시된 바와 같이, 제4 워드 라인(WL4)의 상태 개수는 8개에서 16개로 증가되고, 제23 워드 라인(WL23)의 상태 개수는 8개에서 4개로 감소될 수 있다. 제4 워드 라인(WL4)의 메모리 셀은 소거 상태(E) 및 제1 내지 제15 프로그램 상태(P1~P15) 중 하나로 프로그램되고, 제23 워드 라인(WL23)의 메모리 셀은 소거 상태(E) 및 제1 내지 제3 프로그램 상태(P1~P3) 중 하나로 프로그램될 수 있다.
도 9a를 참조하여 설명한 바와 같이, 상태 개수가 조정되기 전, 제4 워드 라인(WL4) 및 제23 워드 라인(WL4) 각각의 메모리 셀에는 3 비트의 데이터가 저장되어, 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)의 두 메모리 셀에는 6 비트의 데이터가 저장될 수 있다. 상태 개수가 조정된 후, 제4 워드 라인(WL4)의 메모리 셀에는 4 비트의 데이터가 저장되고 제23 워드 라인(WL23)의 메모리 셀에는 2 비트의 데이터가 저장될 수 있으며, 따라서 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)의 두 메모리 셀에는 6 비트의 데이터가 저장될 수 있다. 상태 개수가 조정되기 전과 후에, 제4 워드 라인(WL4) 및 제23 워드 라인(WL4)에 저장되는 데이터량은 변화되지 않는다.
도 11b를 참조하면, 상태 개수 조정에 따라서, 제4 워드 라인(WL4)의 기대 프로그램 시간(tPGME)은 7ms로 증가되고 제23 워드 라인(WL23)의 기대 프로그램 시간(tPGME)은 4ms로 감소될 수 있다. 강도(STR)는 상태 개수의 조정 이전과 이후에 동일할 것이므로, 제4 워드 라인(WL4)의 실제 프로그램 시간(tPGMR)은 6ms이고, 제23 워드 라인(WL23)의 실제 프로그램 시간(tPGMR)은 2ms일 수 있다. 제4 워드 라인(WL4)과 제23 워드 라인(WL23)의 실제 프로그램 시간(tPGMR)의 차이 감소를 위하여, 제4 워드 라인(WL4) 및/또는 제23 워드 라인(WL23)의 프로그램 파라미터가 조정될 수 있다.
예컨대, 도 11b에 도시된 바와 같이, 제4 워드 라인(WL4)의 프로그램 시작 전압(VST)이 14.5V(volt)에서 15V로 증가되고, 프로그램 전압 차이(ΔVISPP)는 0.5V에서 0.6V로 증가되고, 프로그램 검증 전압(VVF)은 디폴트 전압(DF)에서 0.5V가 감소될 수 있다. 이로써, 제4 워드 라인(WL4)의 기대 프로그램 시간(tPGME)은 5ms로 감소되고, 실제 프로그램 시간(tPGMR)은 4ms로 감소될 수 있다. 또한, 제23 워드 라인(WL23)의 프로그램 시작 전압(VST)이 14.5V(volt)에서 14V로 감소되고, 프로그램 전압 차이(ΔVISPP)는 0.5V에서 0.4V로 감소되고, 프로그램 검증 전압(VVF)은 디폴트 전압(DF)에서 0.5V가 증가될 수 있다. 이로써, 제23 워드 라인(WL23)의 기대 프로그램 시간(tPGME)은 6ms로 증가되고, 실제 프로그램 시간(tPGMR)은 4ms로 감소될 수 있다. 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)의 프로그램 파라미터 조정에 의하여 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)의 실제 프로그램 시간(tPGMR)이 동일 또는 유사해질 수 있다.
도 11b에서는 제4 워드 라인(WL4)의 실제 프로그램 시간(tPGMR)이 감소되고 제23 워드 라인(WL23)의 실제 프로그램 시간(tPGMR)이 증가되도록 프로그램 파라미터가 조정되는 실시예를 설명하였으나, 이에 제한되는 것은 아니다. 다른 실시예에 있어서, 제4 워드 라인(WL4)의 실제 프로그램 시간(tPGMR)이 감소되도록 프로그램 파라미터가 조정되고, 제23 워드 라인(WL23)의 프로그램 파라미터는 동일한 값으로 유지될 수 있다. 다른 실시예에 있어서, 제4 워드 라인(WL4)의 프로그램 파라미터는 동일한 값으로 유지되고, 제23 워드 라인(WL23)의 실제 프로그램 시간(tPGMR)이 증가되도록 프로그램 파라미터가 조정될 수 있다.
한편, 도 11a 및 도 11b를 참조하여, 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)의 상태 개수가 2S(여기서, s는 자연수)개로 조정됨으로써, 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)의 메모리 셀에 정수 비트의 데이터가 저장되는 실시예를 설명하였다. 그러나, 본 개시의 기술적 사상은 이에 제한되는 것은 아니며, 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)의 메모리 셀에 분수 비트의 데이터가 저장되도록 제4 워드 라인(WL4) 및 제23 워드 라인(WL23) 상태 개수가 조정될 수 있다. 이에 대하여 도 12a 내지 도 14b를 참조하여 설명하기로 한다.
도 12a는 본 개시의 예시적 실시예들에 따라, 워드 라인들의 상태 개수가 조정된 경우의 워드 라인들의 문턱 전압 산포를 예시적으로 나타내는 그래프이고, 도 12b는 도 12a의 워드 라인들 각각의 프로그램 파라미터 및 상태 지표를 예시적으로 나타내는 테이블이다. 도 12b는 워드 라인들의 상태 개수가 조정됨에 따른 상태 지표 변화 및 프로그램 파라미터 조정을 예시적으로 나타낸다.
도 12a를 참조하면, 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)의 상태 개수가 조정될 수 있다. 도 9b에서, 제4 워드 라인(WL4)의 강도(STR)가 제23 워드 라인(WL23)의 강도보다 상대적으로 높으므로, 도시된 바와 같이, 제4 워드 라인(WL4)의 상태 개수는 8개에서 11개로 증가되고, 제23 워드 라인(WL23)의 상태 개수는 8개에서 6개로 감소될 수 있다. 제4 워드 라인(WL4)의 메모리 셀은 소거 상태(E) 및 제1 내지 제111 프로그램 상태(P1~P11) 중 하나로 프로그램되고, 제23 워드 라인(WL23)의 메모리 셀은 소거 상태(E) 및 제1 내지 제5 프로그램 상태(P1~P5) 중 하나로 프로그램될 수 있다. 제4 워드 라인(WL4)의 메모리 셀에는 3.5 비트의 데이터가 저장되고, 제23 워드 라인(WL23)에는 2.5 비트의 데이터가 저장될 수 있으므로 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)의 두 메모리 셀에는 총 6 비트의 데이터가 저장될 수 있다.
도 9a를 참조하여 설명한 바와 같이, 상태 개수가 조정되기 전, 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)의 두 메모리 셀에는 6 비트의 데이터가 저장될 수 있다. 따라서, 상태 개수가 조정되기 전과 후에, 제4 워드 라인(WL4) 및 제23 워드 라인(WL4)에 저장되는 데이터량은 변화되지 않는다. 워드 라인의 메모리 셀에 분수 비트가 저장되는 방법은 도 13 내지 도 14b를 참조하여 후술하기로 한다.
도 12b를 참조하면, 상태 개수 조정에 따라서, 제4 워드 라인(WL4)의 기대 프로그램 시간(tPGME)은 6ms로 증가되고 제23 워드 라인(WL23)의 기대 프로그램 시간(tPGME)은 4.5ms로 감소될 수 있다. 강도(STR)는 상태 개수의 조정 이전과 이후에 동일할 것이므로, 제4 워드 라인(WL4)의 실제 프로그램 시간(tPGMR)은 5ms이고, 제23 워드 라인(WL23)의 실제 프로그램 시간(tPGMR)은 2.5ms일 수 있다. 제4 워드 라인(WL4)과 제23 워드 라인(WL23)의 실제 프로그램 시간(tPGMR)의 차이 감소를 위하여, 제4 워드 라인(WL4) 및/또는 제23 워드 라인(WL23)의 프로그램 파라미터가 조정될 수 있다.
예컨대, 도 12b에 도시된 바와 같이, 제4 워드 라인(WL4)의 프로그램 시작 전압(VST)이 14.5V(volt)에서 14.75V로 증가되고, 프로그램 전압 차이(ΔVISPP)는 0.5V에서 0.55V로 증가되고, 프로그램 검증 전압(VVF)은 디폴트 전압(DF)에서 0.25V 감소될 수 있다. 이로써, 제4 워드 라인(WL4)의 기대 프로그램 시간(tPGME)은 5ms로 감소되고, 실제 프로그램 시간(tPGMR)은 4ms로 감소될 수 있다. 또한, 제23 워드 라인(WL23)의 프로그램 시작 전압(VST)이 14.5V(volt)에서 14.25V로 감소되고, 프로그램 전압 차이(ΔVISPP)는 0.5V에서 0.45V로 감소되고, 프로그램 검증 전압(VVF)은 디폴트 전압(DF)에서 0.25V가 증가될 수 있다. 이로써, 제23 워드 라인(WL23)의 기대 프로그램 시간(tPGME)은 6ms로 증가되고, 실제 프로그램 시간(tPGMR)은 4ms로 감소될 수 있다. 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)의 프로그램 파라미터 조정에 의하여 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)의 실제 프로그램 시간(tPGMR)이 동일 또는 유사해질 수 있다.
도 13은 본 개시의 예시적 실시예에 따른, 메모리 셀 당 분수 비트가 저장되는 방식을 예시적으로 설명하는 테이블이다.
도 13은 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)에 총 5 비트 데이터가 저장되고, 메모리 셀 당 2.5 비트의 데이터가 저장되는 실시예를 나타낸다.
도 13을 참조하면, 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)이 페어(pair)로서(또는 그룹으로서) 프로그램 및 독출 동작이 수행될 수 있으며, 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2) 각각에 할당되는 5개의 상태들, 예컨대 소거 상태(E) 및 제1 내지 제5 프로그램 상태(P1~P5)의 조합에 의하여 5 비트의 데이터에 해당하는 32 상태(25=32)가 도출될 수 있다. 제1 메모리 셀(MC1)의 6개의 상태 및 제2 메모리 셀(MC2)의 6개의 상태의 곱에 의하여 총 36개의 상태가 도출될 수 있으며, 이 중 4개의 상태를 제외한 32개의 상태, 예컨대 제1 상태(S0) 내지 제32 상태(S31)가 5 비트의 데이터에 해당하는 32 개의 상태, 예컨대 소거 상태(E) 및 제1 내지 제31 프로그램 상태(P1~P31)에 대응할 수 있다.
따라서, 메모리 컨트롤러(도 5의 110)의 인코딩 및 디코딩 모듈(115)은 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)을 페어로 취급하여 인코딩 및 디코딩을 수행할 수 있다. 비휘발성 메모리(120)에서, 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)에 대하여 동시에 프로그램 및 독출이 수행됨으로써, 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2) 각각에 2.5 비트의 데이터가 저장되고 독출될 수 있다.
도 13은 두 개의 메모리 셀에 5 비트의 데이터가 저장됨으로써, 메모리 셀 당 2.5 비트의 분수 비트의 데이터가 저장되는 실시예를 도시한다. 그러나, 이에 제한되는 것은 아니며, 세 개 이상의 메모리 셀이 그룹으로서 프로그램 및 독출 동작이 수행됨으로써, 메모리 셀 당 분수 비트의 데이터가 저장될 수도 있다. 이때, 설명하였다. 분수 비트의 데이터가 저장되기 위해서는 수학식 1을 만족하여야 한다.
Figure pat00002
여기서, n은 2이상의 자연수로서, 동시에 프로그램 및 독출이 수행될 메모리 셀의 개수를 나타내고, Sk는 k번째(k는 1부터 n까지의 자연수) 메모리 셀에 할당된 상태 개수를 나타내며, B는 메모리 셀들에 저장될 총 비트 수를 나타낸다. 예를 들어, 2개의 메모리 셀에 총 5비트의 데이터가 저장될 경우, 두 개의 메모리 셀 각각에 할당되는 상태 개수 S1과 S2의 곱은 25, 즉 32 이상이어야 한다. 도 13에 도시된 바와 같이 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)에 할당된 상태 개수 S1 및 S2는 모두 6이므로, 수학식 1에 따르면,
Figure pat00003
는 36으로서, 32 이상이다. 따라서, 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)에 총 5 비트의 데이터가 저장될 수 있다. 예를 들어, 1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)에 각각 5개의 상태 및 8개의 상태, 또는 6개의 상태 및 7개의 상태가 할당될 경우 역시 수학식 1을 만족하므로, 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)에 총 5 비트의 데이터가 저장될 수 있다.
도 14a 및 도 14b는 본 개시의 예시적 실시예에 따른, 메모리 셀 당 분수 비트가 저장되는 방식을 예시적으로 설명한다.
도 13을 참조하여 설명한 바와 같이, 메모리 셀 당 분수 비트의 데이터가 저장되기 위해서는 복수의 메모리 셀이 페어 또는 그룹으로서 동작하며, 복수의 메모리 셀 대하여 동시에 프로그램 및 독출 동작이 수행되어야한다.
도 14a는 하나의 워드 라인의 두 개의 메모리 셀이 페어로서 동작하는 실시예를 나타내며, 도 14b는 두 개의 워드 라인의 두 개의 메모리 셀이 페어로서 동작하는 실시예를 나타낸다.
도 14a를 참조하면, 제4 워드 라인(WL4)에는 복수의 메모리 셀(C10~C1m)(m은 4 이상의 양의 짝수)이 포함되고, 제23 워드 라인(WL23)에 복수의 메모리 셀(C20~C2m)이 포함될 수 있다. 제4 워드 라인(WL4)의 복수의 메모리 셀(C10~C1m)에서 두 개씩의 메모리 셀(예컨대 C10 및 C11, C12 및 C13 등)이 페어로서 동작하며, 두 개의 메모리 셀 당 7 비트의 데이터가 저장될 수 있다. 예컨대 제4 워드 라인(WL4)에 12개의 상태가 할당될 경우, C10 및 C11에 할당된 상태 개수의 곱은 144이다. 144는 128(=27) 보다 크고 256(=28) 보다 작다. 따라서, C10 및 C11에 7 비트의 데이터가 저장될 수 있으며, 결과적으로 C10 및 C11에 각각 3.5 비트의 데이터가 저장될 수 있다.
제23 워드 라인(WL23)의 복수의 메모리 셀(C20~C2m)에서 두 개씩의 메모리 셀(예컨대 C30 및 C31, C32 및 C33 등)이 페어로서 동작하며, 두 개의 메모리 셀 당 5 비트의 데이터가 저장될 수 있다. 예컨대 제23 워드 라인(WL23)에 6개의 상태가 할당될 경우, C20 및 C21에 할당된 상태 개수의 곱은 36이다. 36은 32(=25) 보다 크고 256는 64(=26) 보다 작다. 따라서, C20 및 C21에 5 비트의 데이터가 저장될 수 있으며, 결과적으로 C20 및 C21에 각각 2.5 비트의 데이터가 저장될 수 있다.
이와 같이, 프로그램될 경우, 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)의 두 개의 메모리 셀에는 각각 3.5 비트의 데이터 및 2.5 비트의 데이터가 저장됨으로써, 두 개의 메모리 셀에 총 6비트의 데이터가 저장될 수 있다. 따라서, 제4 워드 라인(WL4)의 상태 개수가 8개에서 12개로 조정되고, 제23 워드 라인(WL23)의 상태 개수가 8개에서 6개로 조정되더라도, 상태 개수 조정 이전과 이후에 제4 워드 라인(WL4) 및 제 23 워드 라인(WL23)에 저장되는 데이터량은 동일할 수 있다.
도 14b는 두 개의 워드 라인의 두 개의 메모리 셀이 페어로서 동작하는 실시예를 나타내며, 도 14b는 두 개의 워드 라인의 두 개의 메모리 셀이 페어로서 동작하는 실시예를 나타낸다.
도 14b를 참조하면, 제4 워드 라인(WL4) 및 제23 워드 라인(WL23)에서 각각 하나의 메모리 셀, 즉 두 개의 메모리 셀이 페어로서 동작할 수 있다. 예를 들어, 제4 워드 라인(WL4)의 C10 및 제23 워드 라인(WL23)의 C20이 페어로서 동작할 수 있다. 다시 말해서, 제4 워드 라인(WL4)의 C10 및 제23 워드 라인(WL23)의 C20가 동시에 프로그램 및 독출될 수 있다. 예를 들어, 제4 워드 라인(WL4)에 12개의 상태 개수가 할당되고, 제23 워드 라인(WL23)에 6개의 상태 개수가 할당될 경우, C10 및 C11에 할당된 상태 개수의 곱은 72(=12*6)이다. 72는 64(=26)보다 크고, 128(=27) 보다 작으므로, C10 및 C20에 총 6 비트의 데이터가 저장될 수 있으며, 결과적으로 C10 및 C11에 각각 3.5 비트 및 2.5 비트가 저장될 수 있다. 다른 예로서, 제4 워드 라인(WL4)에 11개의 상태 개수가 할당되고, 제23 워드 라인(WL23)에 6개의 상태 개수가 할당될 경우, C10 및 C11에 할당된 상태 개수의 곱은 66(=11*6)이며, 66은 64(=26)보다 크고, 128(=27) 보다 작으므로, C10 및 C20에 총 6 비트의 데이터가 저장될 수 있다.
따라서, 제4 워드 라인(WL4)의 상태 개수가 8개에서 12개로 조정되거나 또는 11개로 조정되고, 제23 워드 라인(WL23)의 상태 개수가 8개에서 6개로 조정되더라도, 상태 개수 조정 이전과 이후에 제4 워드 라인(WL4) 및 제 23 워드 라인(WL23)에 저장되는 데이터량은 동일할 수 있다.
도 13 내지 도 14b를 참조하여 설명한 바와 같이, 상태 개수 조정에 의하여 워드 라인에 2s개가 아닌 상태 개수가 할당될 수 있으며, 워드 라인에 2s개의 상태 개수가 할당되는 경우보다 상태 개수의 조정이 세밀하게 수행될 수 있는 바, 보다 용이하게 워드 라인 별 웨어 레벨링이 수행될 수 있다.
도 15a는 본 개시의 예시적 실시예에 따른 메모리 컨트롤러를 개략적으로 나타내는 블록도이고, 도 15b는 도 15a의 메모리 컨트롤러의 동작 방법을 나타내는 흐름도이다.
도 15a를 참조하면, 메모리 컨트롤러(110a)는 강화 학습 모듈(RLM), 프로파일링 정보 저장부(PIS) 및 프로그램 파라미터 제어 모듈(PCM)을 포함할 수 있다.
강화 학습 모듈(RLM)은 강화 학습을 통해 복수의 워드 라인 각각의 상태 개수를 조정할 수 있다. 강화 학습 모듈(RLM)은 워드 라인 강도를 특징(feature)으로 이용하여 상태 개수 조정을 수행할 수 있다. 도 3b를 참조하여 전술한 바와 같이, 워드 라인 강도는 프로그램 파라미터, 예컨대, 프로그램 시작 전압, 프로그램 전압 차이 및 프로그램 검증 전압 중 적어도 하나를 기초로 기대 프로그램 시간을 산출하고, 기대 프로그램 시간과 실제 프로그램 시간을 기초로 해당 워드 라인의 강도를 산출할 수 있다. 또한, 워드 라인의 강도를 산출하는 과정에서, 독출이 수행되는 상황을 고려하여 관련된 특징, 예컨대 독출 레벨 쉬프팅 값, 독출 에러 비트 등이 고려될 수 있다.
강화 학습 모듈(RLM)은 예컨대 펌웨어로 구현되어 ROM(도 5의 114)에 저장될 수 있으며, 스토리지 장치(도 1의 100)의 런타임에 RAM(112)에 로딩되어 프로세서(111)에 의하여 실행될 수 있다.
프로파일링 정보 저장부(PIS)는 사전에 프로파일링된 특성 정보(예컨대 구성(configuration) 정보, 복수의 워드 라인들 별 상태 개수의 초기값 정보, 워드 라인에 할당될 수 있는 상태 개수의 임계값 정보 등)를 저장할 수 있다. 예를 들어, 메모리 컨트롤러(도 5의 110)의 RAM(112)이 프로파일링 정보 저장부(PIS)로서 동작할 수 있다. 예컨대, 프로파일링된 특성 정보는 비휘발성 메모리(도 1의 120) 또는 ROM(도 5의 114)에 저장되고, 스토리지 장치(도 1의 100)가 부팅될 때, RAM(112)에 로딩될 수 있다.
프로그램 파라미터 제어 모듈(PCM)은 상태 개수 조정에 의하여 복수의 워드 라인 간 프로그램 시간 편차가 증가되는 경우, 프로그램 시간 편차가 감소되도록 프로그램 파라미터를 조정할 수 있다.
도 15b를 참조하면, 메모리 컨트롤러(110a)는 복수의 워드 라인 각각의 상태 지표들을 획득할 수 있다(S210). 메모리 컨트롤러(110a)는 실제 프로그램 시간, 소거 시간, 독출 시간, 독출 에러 비트, 독출 레벨 쉬프트 값, 상태 개수 등을 저장할 수 있다.
강화 학습 모듈(RLM)은 S210 단계에서 획득된 상태 지표 및 프로그램 파라미터를 기초로 복수의 워드 라인 각각의 상태 개수를 조정할 수 있다(S220). 이때, 강화 학습 모듈(RLM)은 프로파일링 정보(PI)를 기초로 강화 학습을 수행함으로써, 강화 학습이 예상치 못한 방향, 예컨대, 복수의 워드 라인들의 강도 차이가 증가되는 방향으로 학습되는 것을 방지할 수 있다. 예를 들어, 강화 학습 모듈(RLM)은 복수의 워드 라인들 각각에 대한 초기 상태 개수를 기초로 강화 학습을 수행 할 수 있다. 다른 예로서, 강화 학습 모듈(RLM)은 워드 라인에 할당될 수 있는 상태 개수의 임계값 정보, 예컨대, 한 워드 라인에 최대로 할당될 수 있는 상태 개수 또는 복수의 워드 라인의 상태 개수의 차이의 임계값을 강화 학습을 수행할 수 있다. 이에 따라 강화 학습이 최악의 조건으로 학습되는 것이 방지될 수 있다.
프로그램 파라미터 제어 모듈(PCM)은 상태 개수 조정에 따라 복수의 워드 라인 각각의 프로그램 파라미터를 조정할 수 있으며(S230), 이후 메모리 컨트롤러(110)는 비휘발성 메모리(120)로 복수의 워드 라인 각각의 상태 개수 및 프로그램 파라미터를 전송할 수 있다(S240).
도 16은 본 개시의 예시적 실시예에 따른 강화 학습 모듈의 동작 방법을 나타낸다.
도 16을 참조하면, 강화 학습 모듈(RLM)은, 비휘발성 메모리(120)의 워드 라인들 각각의 상황 정보를 기초로 강화 학습의 상태(state)를 설정할 수 있다. 예컨대, 워드 라인 별 프로그램 파라미터(PP), 실제 프로그램 시간(tPGME), 및 상태 개수(SC) 등의 특징들(features)이 강화 학습의 상태(state)로 설정될 수 있다. 또한 추가 적인 특징인 소거 시간(tBERS), 독출 레벨 쉬프트값(RLS), 독출 에러 비트(REB)가 강화 학습의 상태로 설정될 수 있다. 프로그램 파라미터(PP), 실제 프로그램 시간(tPGME)을 기초로 워드 라인의 강도(STR)(또는 노화도(aging 정도))가 판단될 수 있다.
강화 학습 모듈(RLM)은 워드 라인 별 상태 개수 조정(증가 또는 감소), 다시 말해서 복수의 워드 라인들 각각에 대한 상태 개수 조정을 강화 학습의 액션(action)으로서 수행할 수 있다. 강화 학습 모듈(RLM)은 강화 학습의 상태를 기초로 리워드(Reward)가 최대화 되도록 액션을 수행할 수 있다. 이에 따라, 복수의 워드 라인 각각의 상태 개수가 증가 또는 감소할 수 있다. 도 4a 및 도 4b를 참조하여 설명한 바와 같이, 복수의 워드 라인의 프로그램 시간 차이(ΔtPGM) 또는 P/E 싸이클이 액션 수행의 트리거 조건으로 설정될 수 있다.
강화 학습의 상태 설정 시 이용된 상기 특징들을 기초로 산출되는 복수의 워드 라인들의 강도의 차이(dSTR)에 기초하여 강화 학습의 리워드(reward)가 설정될 수 있다. 예컨대, 상기 강도의 차이(dSTR)에 기초하여 산출되는 함수값(F(dSTR))이 강화 학습의 리워드(reward)로 설정될 수 있다. 강화 학습 모듈(RLM)은 상기 함수값(F(dSTR))이 최대화되도록, 다시 말해서 복수의 워드 라인들의 강도의 차이(dSTR)가 최소화되도록 액션을 수행할 수 있다.
실시예에 있어서, 프로그램 시간 차이(ΔtPGM)가 액션 수행의 트리거 조건으로 설정될 경우, 액션들 간의 시간 차이(dT), 즉 상태 개수 조정이 수행된 후, 다시 상태 개수 조정이 수행될 때까지의 시간이 강화 학습의 리워드(reward)로 설정될 수도 있다. 상태 개수 조정이 적절하게 수행된 경우라면, 액션들 간의 시간 차이(dT)가 증가될 수 있다.
도 17a는 본 개시의 예시적 실시예에 따른 메모리 컨트롤러를 개략적으로 나타내는 블록도이고, 도 17b는 도 17a의 메모리 컨트롤러의 동작 방법을 나타내는 흐름도이다.
도 17a는 도 3a의 변형된 실시예이고, 도 17b의 방법은 및 도 3b의 방법의 변형된 실시예일 수 있다. 따라서, 차이점을 위주로 설명하기로 한다.
도 17a를 참조하면, 메모리 컨트롤러(110b)는 강도 산출 모듈(SCM), 클러스터링 모듈(CLM), 상태 개수 조정 모듈(CAM), 및 프로그램 파라미터 제어 모듈(PCM)을 포함할 수 있다.
강도 산출 모듈(SCM), 상태 개수 조정 모듈(CAM), 및 프로그램 파라미터 제어 모듈(PCM)은 도 3a를 참조하여 설명한 바, 중복되는 설명은 생략하기로 한다.
클러스터링 모듈(CLM)은 복수의 워드 라인에 대하여 특성, 예컨대 워드 라인 강도를 기초로 클러스터링을 수행함으로써, 복수의 워드 라인을 복수의 워드 라인 그룹으로 그룹핑할 수 있다. 상태 개수 조정 모듈(CAM)은, 복수의 워드 라인 그룹 각각에 대하여 상태 개수를 조정하고, 프로그램 파라미터 제어 모듈(PCM)은 복수의 워드 라인 그룹 각각에 대하여 프로그램 파라미터를 조정할 수 있다.
도 17b를 참조하면, 메모리 컨트롤러(110)는 복수의 워드 라인 각각의 상태 지표들을 획득할 수 있다(S310). 상태 지표들은 예컨대 실제 프로그램 시간, 소거 시간, 독출 시간, 독출 에러 비트, 독출 레벨 쉬프트 값, 상태 개수 등을 포함할 수 있다.
강도 산출 모듈(SCM)은 복수의 워드 라인들에 각각 대응하는 복수의 워드 라인 강도를 산출할 수 있다(S320). 강도 산출 모듈(SCM)은 프로그램 파라미터 및 S110 단계에서 수집된 상태 지표들을 기초로 워드 라인의 강도를 산출할 수 있다.
클러스터링 모듈(CLM)은 복수의 워드 라인에 대한 그룹핑이 필요한지 판단하고(S330), 그룹핑이 필요할 경우, 복수의 워드 라인에 대하여 특성, 예컨대 워드 라인 강도를 기초로 클러스터링을 수행할 수 있다(S340). 복수의 워드 라인은 복수의 워드 라인 그룹으로 그룹핑될 수 있다.
예를 들어, 상태 개수 조정을 위하여 관리되는 복수의 워드 라인의 개수가 소정의 값 이상일 경우, 상태 개수 조정 모듈(CAM)의 부담(load)이 증가할 수 있고, 또한, 관리하여야 하는 정보의 양, 예컨대 상태 지표 획득을 위한 데이터 양이 상당할 수 있다. 클러스터링 모듈(CLM)은 복수의 워드 라인의 개수가 소정의 값 이상일 경우 그룹핑이 필요하다고 판단하고, 복수의 워드 라인의 특성에 따른 클러스터링, 즉 클러스터링 기법을 기초로한 그룹핑을 수행할 수 있다.
클러스터링은 예컨대, K-평균(means) 클러스터링 알고리즘, K-대표값(medoids) 클러스터링 알고리즘, 계층적(hierarchical) 클러스터링 알고리즘, 밀도 기반(density-based) 클러스터링 알고리즘, 및 뉴럴 네트워크(neural network) 알고리즘 중 적어도 하나를 이용하여 수행될 수 있다.
상태 개수 조정 모듈(CAM)은, 상태 개수를 조정할 수 있다(S350). 상태 개수 조정 모듈(CAM)은 복수의 워드 라인 그룹 각각에 대응하는 복수의 워드 라인 강도를 기초로 복수의 워드 라인 그룹 각각에 대하여 상태 개수를 조정할 수 있다. 단계 S340의 클러스터링이 수행되지 않은 경우, 상태 개수 조정 모듈(CAM)은 복수의 워드 라인 별로 상태 개수를 조정할 수 있다.
프로그램 파라미터 제어 모듈(PCM)은 복수의 워드 라인 그룹 또는 복수의 워드 라인 각각에 대하여 프로그램 파라미터를 조정할 수 있다(S360).
메모리 컨트롤러(110)는 비휘발성 메모리(120)로 복수의 워드 라인 각각 또는 복수의 워드 라인 그룹 각각의 상태 개수 및 프로그램 파라미터를 전송할 수 있다(S370).
도 18a 및 도 18b는 본 개시의 실시예에 따른 복수의 워드 라인의 그룹핑을 예시적으로 나타낸다.
도 18a를 참조하면, 메모리 블록(BLK) 단위로 상태 개수 조정이 수행될 수 있으며, 메모리 블록(BLK)에 구비되는 복수의 워드 라인, 예컨대 제1 내지 제12 워드 라인(WL1~WL12)이 복수의 워드 라인 그룹으로 그룹핑될 수 있다.
복수의 워드 라인, 예컨대 제1 내지 제12 워드 라인(WL1~WL12)은 서로 다른 강도(STR)를 가질 수 있으며, 메모리 컨트롤러(도 17a의 110b)의 클러스터링 모듈(도 17a의 CLM)은 강도(STR)를 기초로 클러스터링을 수행함으로써, 제1 내지 제12 워드 라인(WL1~WL12)을 복수의 워드 라인 그룹, 예컨대 제1 그룹(G1), 제2 그룹(G2) 및 제3 그룹(G3)으로 그룹핑 할 수 있다. 예컨대, 클러스터링 모듈(CLM)은 제1 내지 제12 워드 라인(WL1~WL12)의 강도(STR) 분포를 기초로, 클러스터링 기준을 설정할 수 있다. 예를 들어, 클러스터링 모듈(CLM)은 강도(STR)가 0이하이고, -2 보다 높은 워드 라인들을 제1 그룹(G1)으로 그룹핑하고, 강도(STR)가 -2 이하이고, -3보다 높은 워드 라인들을 제2 그룹(G2)으로 그룹핑하고, 강도(STR)가 -3이하인 워드 라인들을 제3 그룹(G2)으로 그룹핑할 수 있다. 이에 따라서, 제3 워드 라인(WL3), 제4 워드 라인(WL4), 제5 워드 라인(WL5) 및 제 12 워드 라인(WL12)이 제1 그룹(G1)으로 그룹핑되고, 제2 워드 라인(WL2), 제6 워드 라인(WL6), 제10 워드 라인(WL10) 및 제11 워드 라인(WL11)이 제3 그룹(G3)으로 그룹핑될 수 있다.
도 18b를 참조하면, 복수의 메모리 블록(BLK1, BLK2) 단위로 상태 개수 조정이 수행될 수 있으며, 복수의 메모리 블록(BLK1, BLK2)에 구비되는 복수의 워드 라인, 예컨대 제1 메모리 블록(BLK1)의 제1 내지 제8 워드 라인(WL1~WL8) 및 제2 메모리 블록(BLK2)의 제1 내지 제8 워드 라인(WL1~WL8)이 복수의 워드 라인 그룹으로 그룹핑될 수 있다.
제1 메모리 블록(BLK1) 및 제2 메모리 블록(BLK2) 각각에 구비되는 제1 내지 제8 워드 라인(WL1~WL8)은 서로 다른 강도(STR)를 가질 수 있으며, 메모리 컨트롤러(도 17a의 110b)의 클러스터링 모듈(도 17a의 CLM)은 강도(STR)를 기초로 클러스터링을 수행함으로써, 제1 메모리 블록(BLK1) 및 제2 메모리 블록(BLK2)의 제1 내지 제8 워드 라인(WL1~WL8)을 복수의 워드 라인 그룹, 예컨대 제1 그룹(G1), 제2 그룹(G2) 및 제3 그룹(G3)으로 그룹핑 할 수 있다.
예컨대, 클러스터링 모듈(CLM)은 제1 메모리 블록(BLK1) 및 제2 메모리 블록(BLK2)의 제1 내지 제8 워드 라인(WL1~WL12)의 강도(STR) 분포를 기초로, 클러스터링 기준을 설정할 수 있다. 예를 들어, 클러스터링 모듈(CLM)은 강도(STR)가 0이하이고, -2 보다 높은 워드 라인들을 제1 그룹(G1)으로 그룹핑하고, 강도(STR)가 -2 이하이고, -3보다 높은 워드 라인들을 제2 그룹(G2)으로 그룹핑하고, 강도(STR)가 -3이하인 워드 라인들을 제3 그룹(G2)으로 그룹핑할 수 있다.
이에 따라서, 제1 메모리 블록(BLK1)의 제5 워드 라인(WL5), 제2 메모리 블록(BLK2)의 제4 내지 제6 워드 라인(WL4~WL6)이 제1 그룹(G1)으로 그룹핑되고, 제1 메모리 블록(BLK1)의 제3 워드 라인(WL3) 및 제4 워드 라인(WL4), 제2 메모리 블록(BLK2)의 제2 워드 라인(WL2), 제3 워드 라인(WL3), 및 제7 워드 라인(WL7)이 제2 그룹(G2)으로 그룹핑되고, 제1 메모리 블록(BLK1)의 제1 워드 라인(WL1), 제2 워드 라인(WL2), 제7 워드 라인(WL7) 및 제8 워드 라인(WL8), 그리고 제2 메모리 블록(BLK2)의 제1 워드 라인(WL1) 및 제8 워드 라인(WL8)이 제3 그룹(G3)으로 그룹핑될 수 있다.
도 18a 및 도 18b의 제1 내지 제3 워드 라인 그룹(G1~G3)에 대하여 각 워드 라인을 대표하는 강도를 기초로 상태 개수 조정이 수행될 수 있다. 예컨대, 워드 라인 그룹 별 평균 강도가 워드 라인 그룹을 대표하는 강도로서 산출되고, 평균 강도를 기초로 상태 개수 조정이 수행될 수 있다. 다른 예로서, 워드 라인 그룹 별로 최저 강도가 워드 라인 그룹을 대표하는 강도로서 산출되고, 평균 강도를 기초로 상태 개수 조정이 수행될 수 있다. 그러나, 이는 실시예일 뿐이며, 복수의 워드 라인 그룹들에 대한 상태 개수 조정은 다양한 방식에 따라서 수행될 수 있다.
한편, 도 18a는 메모리 블록 단위로 상태 개수의 조정이 수행되는 실시예를 나타내고 도 18b는 복수의 메모리 블록 단위로 상태 개수의 조정이 수행되는 실시예를 나타낸다. 그러나, 본 개시의 기술적 사상은 이에 제한되는 것은 아니며, 상태 개수의 조정은 칩 단위, 웨이퍼 단위로 수행될 수 있다. 예컨대, 웨이퍼 단위로 상태 개수 조정이 수행될 경우, 스토리지 장치의 제조 단계에서 각 워드 라인 또는 각 워드 라인 그룹 별로 상태 개수가 설정되고, 설정된 상태 개수는 비휘발성 메모리 장치(도 1의 120) 또는 메모리 컨트롤러(도 1의 110)의 비휘발성 저장소, 예컨대 ROM에 저장되어 스토리지 장치(100)의 런타임에 이용될 수 있다.
도 19는 본 개시의 예시적 실시예에 따른 SSD 시스템을 나타내는 블록도이다.
도 19를 참조하면 SD 시스템(1000)은 호스트(1100), 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 호스트(1100)와 통신하며, 호스트(1100)와 신호, 예컨대 커맨드, 어드레스, 데이터 등을 주고받을 수 있다. SSD(1200) 는 호스트(2100)로부터 전원을 수신하여 동작할 수 있다.
SSD(1200)는 SSD 컨트롤러(1210), 복수의 비휘발성 메모리 장치(1220, 1230, 1240) 및 버퍼 메모리(1300)를 포함할 수 있다. 복수의 비휘발성 메모리 장치(1220, 1230, 1240)는 복수의 반도체 칩으로 구현될 수 있다. SSD 컨트롤러(1210)는 복수의 채널(CH1, CH2, CHn)을 통해 메모리 장치(1220, 1230, 1240)와 통신할 수 있다. 버퍼 메모리(1300)는 휘발성 메모리, 또는 저항성 메모리로 구현될 수 있으며, 예컨대 버퍼 메모리(1300)는 DRAM일 수 있다. 버퍼 메모리(1300)는 호스트(1100)로부터 수신되어 복수의 비휘발성 메모리 장치(1220, 1230, 1240)에 저장될 데이터를 임시 저장하거나 또는 복수의 비휘발성 메모리 장치(1220, 1230, 1240)로부터 독출되어 호스트(1100)로 전송될 데이터를 임시 저장할 수 있다.
도 1 내지 도 18c를 참조하여 설명한 스토리지 장치(100) 및 메모리 컨트롤러(110)가 SSD(1200) 및 SSD 컨트롤러(1210)에 각각 적용될 수 있다. SSD 컨트롤러(1210)는 복수의 비휘발성 메모리 장치들(1220, 1230, 1240)에 대하여, 메모리 블록 단위, 복수의 메모리 블록 단위로, 또는 반도체 칩 단위로 복수의 워드 라인들 또는 복수의 워드 라인 그룹 각각에 대한 상태 개수를 조정할 수 있으며, 또한 복수의 워드 라인들 또는 복수의 워드 라인 그룹 각각의 프로그램 파라미터를 조정할 수 있다. 이에 따라서, SSD(1200)의 수명 및 데이터 신뢰성이 향상될 수 있다.
전술한 본 개시의 실시예에 따른 스토리지 시스템은 SSD 시스템(1000)뿐만 아니라, 메모리 카드 시스템, UFS(Universal Flash Storage), embedded storage 등에 탑재되거나 적용될 수 있다.
일부 실시예들에 따르면, 본 개시에서 메모리 컨트롤러(110)에 의해 수행되는 것으로 설명된 동작들은 상기 동작들에 대응하는 명령어들을 포함하는 프로그램 코드를 실행하는 적어도 하나의 프로세서에 의해 수행될 수 있다. 상기 명령어들은 메모리에 저장될 수 있다. 본 개시에서 사용된 '프로세서'라는 용어는 예를 들어, 프로그램에 포함된 명령어들 및/또는 코드로 표현되는 동작들을 포함하는 소정의 동작들을 실행하기 위해 물리적으로 구조화된 회로를 포함하는, 하드웨어적으로 구현된(hardware-implemented) 데이터 처리 장치를 지칭할 수 있다. 적어도 일부 실시예들에서, 상기 하드웨어적으로 구현된 데이터 처리 장치는 마이크로프로세서, CPU(central processing unit), 프로세서 코어, 멀티 프로세서 콜어, 멀티 프로세서, ASIC(application-specific integrated circuit), 및 FPGA(field programmable gate array)를 포함할 수 있으나, 이에 한정되지 않는다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 스토리지 장치 110, 110a, 110b: 메모리 컨트롤러
120: 비휘발성 메모리

Claims (20)

  1. 복수의 메모리 블록을 포함하며, 복수의 메모리 블록 각각이 복수의 워드 라인들을 포함하는 비휘발성 메모리; 및
    상기 복수의 워드 라인들 각각에 대하여 워드 라인 강도를 판단하고, 상기 워드 라인 강도를 기초로 상기 복수의 워드 라인들 각각에 대한 상태 개수를 조정하고, 상기 복수의 워드 라인들 간의 프로그램 시간 편차가 감소되도록 상기 복수의 워드 라인들 각각의 프로그램 파라미터를 조정하는 메모리 컨트롤러를 포함하는 스토리지 장치.
  2. 제1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 워드 라인 강도가 높은 제1 워드 라인에 할당되는 상태 개수가 상기 워드 라인 강도가 낮은 제2 워드 라인에 할당되는 상태 개수보다 많도록 상기 복수의 워드 라인들 각각에 대한 상태 개수를 조정하는 것을 특징으로 하는 스토리지 장치.
  3. 제1 항에 있어서, 상기 메모리 컨트롤러는,
    워드 라인에 대하여 프로그램이 수행될 때의 실제 프로그램 시간과 기대 프로그램 시간을 기초로 상기 워드 라인 강도를 산출하는 것을 특징으로 하는 스토리지 장치.
  4. 제1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 복수의 워드 라인들 중 적어도 두 개의 워드 라인의 실제 프로그램 시간의 차이가 기준 시간 이상일 때, 상기 워드 라인들 각각의 상태 개수를 조정하는 것을 특징으로 하는 스토리지 장치.
  5. 제1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 워드 라인들 각각에 대한 상태 개수를 정수 비트 데이터에 따른 2S개로 조정(S는 자연수)하는 것을 특징으로 하는 스토리지 장치.
  6. 제1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 복수의 워드 라인들에 대하여 N개(N은 2 이상의 자연수)의 워드 라인 단위로 상기 상태 개수를 조정하며, 상기 N개의 워드 라인들 각각에 대한 상태 개수를 분수 비트 데이터에 따른 상태 개수로 조정하는 것을 특징으로 하는 스토리지 장치.
  7. 제6 항에 있어서, 상기 메모리 컨트롤러는,
    상기 N개의 워드 라인 중 하나의 워드 라인에 포함되는 두 개의 메모리 셀마다 2S개의 상태 개수가 설정되도록 상기 상태 개수를 조정하는 것을 특징으로 하는 스토리지 장치.
  8. 제6 항에 있어서, 상기 메모리 컨트롤러는,
    상기 N개의 워드 라인에 각각 대응하는 N개의 메모리 셀 마다 2S개의 상태 개수가 설정되도록 상기 상태 개수를 조정하는 것을 특징으로 하는 스토리지 장치.
  9. 제1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 워드 라인 강도를 기초로, 상기 복수의 워드 라인들을 복수의 워드 라인 그룹으로 동적으로 그룹핑하고, 상기 복수의 워드 라인 그룹 각각에 대해 상기 상태 개수를 조정하는 것을 특징으로 하는 스토리지 장치.
  10. 제1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 복수의 워드 라인 각각에 대해 프로그램 파라미터, 및 상태 지표를 획득하고, 상기 프로그램 파라미터 및 상기 상태 지표를 기초로 강화 학습을 통해 상기 상태 개수를 조정하는 것을 특징으로 하는 스토리지 장치.
  11. 제10 항에 있어서, 상기 메모리 컨트롤러는,
    미리 저장된 프로파일링 정보를 기초로 상기 강화 학습을 수행하는 것을 특징으로하는 스토리지 장치.
  12. 제1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 복수의 워드 라인 각각에 대응하는 복수의 상태 개수 및 복수의 프로그램 파라미터를 저장하고, 상기 스토리지 장치의 런타임에 상기 복수의 워드 라인 각각에 대하여 조정된 상기 상태 개수 및 상기 프로그램 파라미터를 기초로 상기 비휘발성 메모리에 대하여 프로그램이 수행되도록 제어하는 것을 특징으로 하는 스토리지 장치.
  13. 제1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 스토리지 장치의 런타임에 상기 복수의 워드 라인 각각에 대하여 상기상태 개수 및 상기 프로그램 파라미터를 동적으로 조정하는 것을 특징으로 하는 스토리지 장치.
  14. 제1 항에 있어서, 상기 비휘발성 메모리는,
    기판 상에 복수의 비휘발성 메모리 셀들이 수직 적층된 어레이를 포함하는 것을 특징으로 하는 스토리지 장치.
  15. 비휘발성 메모리를 포함하는 스토리지 장치의 동작 방법에 있어서,
    상기 비휘발성 메모리의 복수의 워드 라인 각각에 대하여 워드 라인 강도를 산출하는 단계;
    상기 복수의 워드 라인들 각각의 상기 워드 라인 강도를 기초로 상기 워드 라인들 각각에 대한 상태 개수를 조정하는 단계; 및
    상기 워드 라인들 간의 프로그램 시간 편차가 감소되도록 상기 워드 라인들 각각의 프로그램 파라미터를 조정하는 단계를 포함하는 방법.
  16. 제15 항에 있어서, 상기 워드 라인 강도를 산출하는 단계는,
    워드 라인에 대하여 기 설정된 프로그램 파라미터, 및 상태 개수를 기초로기대 프로그램 시간을 산출하는 단계; 및
    상기 워드 라인의 기대 프로그램 시간 및 측정된 실제 프로그램 시간을 기초로 상기 워드 라인 강도를 산출하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제15 항에 있어서, 상기 상태 개수를 조정하는 단계는,
    상기 복수의 워드 라인 간의 프로그램 시간 차이의 최대값이 임계 시간 이상일 경우 수행되는 것을 특징으로 하는 방법.
  18. 제15 항에 있어서, 상태 개수를 조정하는 단계는,
    상기 복수의 워드 라인 중 두 개의 워드 라인에 대하여, 두 개의 워드 라인 각각에 대하여 설정되는 제1 상태 개수 및 제2 상태 개수의 곱이 상기 두 개의 워드 라인 각각에 대하여 기 설정된 제1 이전 상태 개수 및 제2 이전 상태 개수의 곱에 따른 값 이상이 되도록 제1 상태 개수 및 제2 상태 개수를 결정하는 것을 특징으로 하는 방법.
  19. 제18 항에 있어서, 상기 두 개의 워드 라인에 대하여 동시에 기록 및 독출이 수행되는 것을 특징으로 하는 방법.
  20. 제15 항에 있어서,
    상기 워드 라인 강도 산출 단계 및 상기 상태 개수 조정 단계는, 강화 학습을 통해 수행되며,
    상기 강화 학습의 액션은 상기 상태 개수 조정이고, 상기 액션과 다음 액션 간의 시간 차이가 상기 강화 학습의 리워드로서 설정되는 것을 특징으로 하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230071024A (ko) * 2021-11-15 2023-05-23 삼성전자주식회사 스토리지 시스템 및 스토리지 컨트롤러의 동작방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11720352B2 (en) * 2019-12-10 2023-08-08 Micron Technology, Inc. Flexible command pointers to microcode operations
US11450392B2 (en) * 2019-12-17 2022-09-20 Micron Technology, Inc. Selective read disturb sampling
US20210191752A1 (en) * 2019-12-19 2021-06-24 Seagate Technology Llc Deterministic allocation of shared resources
KR20220107486A (ko) * 2021-01-25 2022-08-02 삼성전자주식회사 메모리 시스템
CN113488097B (zh) * 2021-06-30 2024-03-29 恒烁半导体(合肥)股份有限公司 一种用于存储器芯片的参考电流高效调整方法、装置及应用
US20230154540A1 (en) * 2021-11-15 2023-05-18 Samsung Electronics Co., Ltd. Storage system and operating method of storage controller

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6480438B1 (en) 2001-06-12 2002-11-12 Ovonyx, Inc. Providing equal cell programming conditions across a large and high density array of phase-change memory cells
JP2014157650A (ja) 2013-02-18 2014-08-28 Toshiba Corp 半導体記憶装置
US9256371B2 (en) 2013-05-28 2016-02-09 Globalfoundries Inc. Implementing reinforcement learning based flash control
KR102125376B1 (ko) 2013-07-01 2020-06-23 삼성전자주식회사 저장 장치 및 그것의 쓰기 방법
KR102065664B1 (ko) 2013-08-09 2020-01-13 삼성전자 주식회사 메모리 장치의 열화 상태 추정 방법 및 이를 이용한 메모리 시스템에서의 웨어 레벨링 방법
US8891303B1 (en) * 2014-05-30 2014-11-18 Sandisk Technologies Inc. Method and system for dynamic word line based configuration of a three-dimensional memory device
US9881674B2 (en) * 2014-12-11 2018-01-30 Micron Technology, Inc. Sequential write and sequential write verify in memory device
US9875811B2 (en) 2016-01-13 2018-01-23 Macronix International Co., Ltd. Method and device for reading a memory
US9996417B2 (en) 2016-04-12 2018-06-12 Apple Inc. Data recovery in memory having multiple failure modes
WO2017218170A1 (en) 2016-06-17 2017-12-21 Intel Corporation Method and apparatus for programming wordlines of nand flash memory using alternating encoding schemes
US10236069B2 (en) 2017-06-20 2019-03-19 Intel Corporation Word line read disturb error reduction through fine grained access counter mechanism
US10290347B2 (en) 2017-06-30 2019-05-14 Western Digital Technologies, Inc. Compacting operating parameter groups in solid state memory devices
KR102610821B1 (ko) * 2018-11-15 2023-12-06 삼성전자주식회사 내구성 저하를 판단하는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 컨트롤러의 동작방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230071024A (ko) * 2021-11-15 2023-05-23 삼성전자주식회사 스토리지 시스템 및 스토리지 컨트롤러의 동작방법

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