JP6926266B2 - メモリシステム、メモリコントローラ、およびメモリ装置の制御方法 - Google Patents

Description

本発明の実施形態は、メモリシステム、メモリコントローラ、およびメモリ装置の制御方法に関する。

不揮発性のメモリ装置と、メモリ装置を制御するメモリコントローラとを有したメモリシステムが知られている。

特開２０１２−１１３８１０号公報

本発明が解決しようとする課題は、メモリ装置のより良い制御を行うことができるメモリシステム、メモリコントローラ、およびメモリ装置の制御方法を提供することである。

実施形態のメモリシステムは、メモリ装置と、コントローラとを持つ。前記メモリ装置は、基板と、ビット線と、第１群の複数のセルトランジスタと、第２群の複数のセルトランジスタと、第１ワード線と、第２ワード線とを持つ。前記ビット線は、選択トランジスタに接続されている。前記第１群の複数のセルトランジスタは、前記基板上で第１方向に積層され、前記基板から離れたセルトランジスタであるほど前記第１方向とは交差した第２方向の寸法が大きい。前記第２群の複数のセルトランジスタは、前記第１群の複数のセルトランジスタに対して前記基板とは反対側に位置し前記第１方向に積層され、前記基板から離れたセルトランジスタであるほど前記第２方向の寸法が大きい。前記第１ワード線は、前記第１群の複数のセルトランジスタのなかで、前記第２群の複数のセルトランジスタに最も近い第１セルトランジスタに接続されている。前記第２ワード線は、前記第２群の複数のセルトランジスタのなかで、前記第１群の複数のセルトランジスタに最も近いとともに、前記第１セルトランジスタと比べて前記第２方向の寸法が小さい第２セルトランジスタに接続されている。前記第１セルトランジスタと前記第２セルトランジスタは前記ビット線に接続され、かつ、前記選択トランジスタにより共通して選択される。前記第１セルトランジスタおよび前記第２セルトランジスタの各々は、２以上のデータ値のいずれか１つが書き込まれ得る。前記コントローラは、前記第１セルトランジスタに前記２以上のデータ値のなかの１つである第１データ値の書き込みが完了したかを判定する場合に、第１ベリファイ電圧を前記第１ワード線に印加することを前記メモリ装置に指示し、前記第２セルトランジスタに前記第１データ値の書き込みが完了したかを判定する場合に、前記第１ベリファイ電圧よりも電圧レベルが第１差分電圧低い第２ベリファイ電圧を前記第２ワード線に印加することを前記メモリ装置に指示する。前記コントローラは、前記第１セルトランジスタに前記２以上のデータ値のなかの１つであり前記第１データ値とは異なる第２データ値の書き込みが完了したかを判定する場合に、前記第１ベリファイ電圧とは異なる第３ベリファイ電圧を前記第１ワード線に印加することを前記メモリ装置に指示し、前記第２セルトランジスタに前記第２データ値の書き込みが完了したかを判定する場合に、前記第３ベリファイ電圧よりも電圧レベルが第２差分電圧低い第４ベリファイ電圧を前記第２ワード線に印加することを前記メモリ装置に指示する。前記第２差分電圧は前記第１差分電圧とは異なる。

第１の実施形態のメモリシステムの構成を示すブロック図。 第１の実施形態のメモリセルアレイの一部の構成を示すブロック図。 第１の実施形態のメモリセルアレイの一部の構造を示す断面図。 第１の実施形態のセルトランジスタの閾値分布を示す図。 第１の実施形態の選択ワード線に印加される電圧の一部を示す図。 第１の実施形態の選択メモリ装置に送信される信号の例を示す図。 第１の実施形態の選択ワード線に印加される電圧の一部を示す図。 第１の実施形態の複数のワード線に対する調整値を示す図。 第１の実施形態の調整値管理テーブルの内容の一例を示す図。 第１の実施形態の調整値管理テーブルの内容の別の一例を示す図。 第１の実施形態の動作のフローの一例を示すフローチャート。 第１の実施形態の閾値電圧分布と参考用の閾値電圧分布とを示す図。 第２の実施形態のメモリセルアレイの一部の構成を示すブロック図。 第２の実施形態のメモリセルアレイの一部を示す斜視断面図。 第２の実施形態のメモリセルアレイの一部を示す断面図。 第２の実施形態の複数のワード線に対する調整値を示す図。 第２の実施形態の変形例のメモリセルアレイの一部を示す断面図。 第２の実施形態の変形例の複数のワード線に対する調整値を示す図。 第３の実施形態の調整値管理テーブルの内容の一例を示す図。 第４の実施形態のメモリシステムの構成を示すブロック図。

以下、実施形態のメモリシステムおよびメモリ装置の制御方法を、図面を参照して説明する。なお以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。また、本願でいう「ＸＸに基づく」とは、「少なくともＸＸに基づく」ことを意味し、ＸＸに加えて別の要素に基づく場合も含む。「ＸＸに基づく」とは、ＸＸを直接に用いる場合に限定されず、ＸＸに対して演算や加工が行われたものに基づく場合も含む。「ＸＸ」は、任意の要素（例えば、任意の設定値や指標、物理量、その他の情報）である。また、本願でいう「接続」とは、直接的な接続に限定されず、導電性の要素を介在させた電気的な接続も含む。

実施形態のメモリシステムは、例えば、メモリシステムの書き込みの高速化と、書き込みの好適化による読み出しエラーの低減の両方を実現し得るものである。例えば、本実施形態のメモリシステムは、データの書き込み時のプログラムループ間における電圧の差ΔＶｐｇｍ（後述）を大きくすることで、書き込みの高速化を図る。ただし、差ΔＶｐｇｍを大きくすると、各データ値に対するセルトランジスタの閾値電圧分布の幅が広がり、読み出しエラーが増加する場合がある。そこで、本実施形態のメモリシステムは、データ値の書き込み完了の判定に用いられるベリファイ電圧の値を、例えばワード線の物理的な位置やその他の特性に基づくセルトランジスタの書き込まれやすさのばらつきなどに応じて調整することで、セルトランジスタの閾値電圧分布の幅が広がることを抑制する。これにより、メモリシステムは、大きな差ΔＶｐｇｍが用いられた場合でも読み出しエラーの低減を図ることができる。

（第１の実施形態）
＜１．１．構成（構造）＞
＜１．１．１．メモリシステム＞
図１は、第１の実施形態のメモリシステム１の構成を示すブロック図である。図１に示すように、メモリシステム１は、ホスト装置２のためのストレージとして機能する。例えば、メモリシステム１は、ホスト装置２と通信し、ホスト装置２からの指示（命令）に基づいて、ホスト装置２からのデータを保持し、また、ホスト装置２にデータを出力する。

ホスト装置２は、例えば、サーバコンピュータまたはパーソナルコンピュータなどであり、情報処理を実行し、メモリシステム１を用いてデータを記憶する。ホスト装置２は、メモリシステム１により提供される記憶空間を複数の論理領域へと分割し、各論理領域に論理アドレスを付与する。ホスト装置２は、論理アドレスを使用して、メモリシステム１の記憶空間を管理する。ホスト装置２は、ある論理領域に書き込み対象のデータが保持されるものと決定すると、書き込み対象データに対して決定された論理アドレスを割り当てる。そして、ホスト装置２は、論理アドレスにより特定される論理領域への書き込み対象データの書き込みをメモリシステム１に指示する。また、ホスト装置２は、論理アドレスによって、メモリシステム１中の読み出し対象のデータを特定する。

メモリシステム１は、例えば、ＳＤ^ＴＭカードのようなメモリカードや、ＳＳＤ（Solid State Device）である。メモリシステム１は、複数のメモリ装置１００と、メモリコントローラ２００とを含む。メモリ装置１００およびメモリコントローラ２００は、別々のパッケージに封止（例えば樹脂によって封止）されたチップでもよいし、１つのチップでもよい。

複数のメモリ装置１００は、互いに同じ要素および接続を有する。このため以下では、１つのメモリ装置１００が代表として記述される。この代表的なメモリ装置１００についての記述は、他のメモリ装置１００にも当てはまる。メモリ装置１００は、不揮発にデータを記憶するメモリ装置であり、例えばＮＡＮＤ型フラッシュメモリである。

メモリコントローラ２００は、メモリコントローラ２００の内部に記憶部（例えば、後述するＲＡＭ２２）を有するとともに、ホスト装置２からの指示を受け取り、メモリ装置１００を制御する。メモリ装置１００の制御は、ホスト装置２から受け取られた指示とは無関係のものと、ホスト装置２から受け取られた指示に基づくものとを含む。例えば、メモリコントローラ２００は、ホスト装置２により書き込みを指示されたデータを、メモリ装置１００に書き込む。また、メモリコントローラ２００は、ホスト装置２により読み出しを指示されたデータをメモリ装置１００から読み出してホスト装置２に送信する。

さらに、メモリコントローラ２００は、メモリ装置１００を管理する。メモリコントローラ２００による管理は、アドレスのマッピングの管理、およびメモリ装置１００の状態の管理を含む。「アドレスのマッピング」とは、論理アドレスと物理アドレスとを対応付けるマッピングである。「物理アドレス」とは、メモリ装置１００により提供される記憶領域を特定する情報である。例えば、メモリコントローラ２００は、書き込みを指示されると、書き込みを指示されたデータの書き込み先の論理アドレスと、当該データが書き込まれたメモリ装置１００中の記憶領域の物理アドレスとをアドレス変換テーブルにより管理する。メモリコントローラ２００は、ある論理アドレスの記憶領域からのデータの読み出しを指示されると、アドレス変換テーブルを参照して、当該論理アドレスと関連付けられた物理アドレスを知得し、知得された物理アドレスの記憶領域からデータを読み出す。メモリ装置１００の状態の管理は、メモリ装置１００の不良な記憶領域（後述のブロックＢＬＫ）の管理、ウェアレベリング、ガベージコレクション、およびリフレッシュなどを含む。「参照」とは、ある情報を保持している機能部または物理的要素から情報を入手することを意味する。なお、ある機能部が「情報を参照する」とは、当該機能部の外部にある機能部または物理的要素から情報を入手する場合と、当該機能部の内部にあるサブ機能部または物理的要素から情報を入手する場合との両方を含む。また、「知得」とは、ある情報を取り扱う（例えば送信する、または演算に用いる）ことができる状態になることを意味する。なお、「参照」および「知得」の各々は、「取得」または「入手」などと読み替えられてもよい。

＜１．１．２．メモリコントローラ＞
メモリコントローラ２００は、ホストインターフェイス２１、ＲＡＭ（Random Access Memory）２２、ＲＯＭ（Read Only Memory）２３、メモリインターフェイス２４、ＥＣＣ回路２５、および全体制御部２６を含む。メモリコントローラ２００は、例えば、ハードウェアとしてＣＰＵ（Central Processing Unit）などのプロセッサを含み、ＲＯＭ２３に記憶されかつＲＡＭ２２上にロードされたファームウェア（プログラム）がプロセッサによって実行されることによって、ホストインターフェイス２１、メモリインターフェイス２４、ＥＣＣ回路２５、および全体制御部２６の各々の機能の一部または全部を実行する。ホストインターフェイス２１、ＲＡＭ２２、ＲＯＭ２３、メモリインターフェイス２４、ＥＣＣ回路２５、および全体制御部２６は、バスにより相互に接続されている。

ホストインターフェイス２１は、メモリコントローラ２００とホスト装置２とがある通信規格に則って通信可能に接続されるのに必要なハードウェア要素および（または）ソフトウェアを含む。すなわち、ホストインターフェイス２１は、ホスト装置２に対するバスによる物理的接続のためのハードウェア（例えばコネクタおよび（または）ピン）を含み、バスを介してホスト装置２と接続される。また、ホストインターフェイス２１は、ホストインターフェイス２１が則る通信規格に従ってメモリコントローラ２００とホスト装置２とが通信することを可能にする種々の処理を実行する。ホストインターフェイス２１および（または）ホストインターフェイス２１が則る通信規格の例は、ＡＴＡ（Advanced Technology Attachment）、ＳＡＴＡ（Serial ATA）、ＳＡＳ（Serial Attached Small computer system interface）、およびＰＣＩｅ（Peripheral Component Interconnect Express）を含む。

ＲＡＭ２２は、例えば、揮発性メモリである。ＲＡＭ２２は、メモリコントローラ２００の内部に設けられた記憶部の一例である。ＲＡＭ２２は、データを一時的に保持し、バッファとしての機能を有する。ＲＡＭ２２に保持されるデータは、ホスト装置２から受け取られたデータ、ホスト装置２に送信されるデータ、メモリ装置１００に書き込まれるデータ（書き込みデータ）、メモリ装置１００から読み出されたデータ（読み出しデータ）、メモリ装置１００の状態を示し且つメモリ装置１００の制御のために全体制御部２６によって参照される種々の管理データ、およびファームウェアを含む。上記管理データは、アドレス変換テーブル、動作管理テーブルＴ１、および調整値管理テーブルＴ２を含む。

動作管理テーブルＴ１では、メモリ装置１００の性能や動作に影響を与える各種パラメータの値が管理されている。各種パラメータの例は、ワード線ＷＬやビット線ＢＬに対する印加電圧の値（書き込み電圧、読み出し電圧、およびベリファイ電圧（後述）の値を含む）などを含む。調整値管理テーブルＴ２では、ベリファイ電圧の電圧レベルを調整するための複数の調整値（オフセット値）が管理されている。調整値管理テーブルＴ２については、詳しく後述する。なおここでは、説明の便宜上、動作管理テーブルＴ１と調整値管理テーブルＴ２とを分けて示すが、調整値管理テーブルＴ２は、動作管理テーブルＴ１の一部であってもよい。

ＲＯＭ２３は、不揮発性メモリの一例である。ＲＯＭ２３は、上述した管理データおよびファームウェアを記憶している。ＲＯＭ２３に記憶された種々の管理テーブルおよびファームフェアは、ＲＡＭ２２上にロードされて利用される。なお、ＲＡＭ２２上にロードされて利用される管理データの一部は、ＲＯＭ２３に代えて、メモリ装置１００の記憶部（ＲＯＭ領域）１１ａに記憶されていてもよい。メモリ装置１００の記憶部１１ａは、例えば、後述するメモリセルアレイ１１の１つ以上のブロックＢＬＫにより実現される。

メモリインターフェイス２４は、ＮＡＮＤバスによって、メモリ装置１００と物理的に接続されており、ＮＡＮＤインターフェイスに従った信号の送受信を行う。ＮＡＮＤバスは、ＮＡＮＤインターフェイスに従った信号を伝送する。ＮＡＮＤインターフェイスに従った信号は、例えば、種々の制御信号、入出力信号ＤＱ、およびレディー・ビジー信号Ｒｙ／ＢＹｎを含む。入出力信号ＤＱは、例えば８ビットの幅を有し、コマンド（ＣＭＤ）、書き込みデータおよび読み出しデータ（ＤＡＴＡ）、アドレス信号（ＡＤＤ）、および各種の管理データを含む。レディー・ビジー信号ＲＹ／ＢＹｎは、メモリ装置１００ごとに独立しており、例えばハイレベルおよびローレベルによって、対応するレディー・ビジー信号ＲＹ／ＢＹｎを送信するメモリ装置１００がそれぞれレディー状態およびビジー状態であることを示す。メモリ装置１００は、レディー状態においてメモリコントローラ２００からの指示を受け付け、ビジー状態においてメモリコントローラ２００からの指示を受け付けない。

ＥＣＣ回路２５は、ある実体的データの誤りを訂正するための誤り訂正データを生成する。実体的データは、ホスト装置２から書き込みを指示されたデータおよび管理データを含む。実体的データと、その実体的データに対応する誤り訂正データとの組は、書き込みデータとして、メモリ装置１００に書き込まれる。また、ＥＣＣ回路２５は、メモリ装置１００からの読み出しデータに対して演算を行って、読み出しデータに含まれる正しい（誤りを訂正された）データ（例えばホスト読み出しデータまたは管理データなど）を取得することを試みる。

全体制御部２６は、例えば、プロセッサおよびＲＡＭ２２の機能の一部により実現される。全体制御部２６は、ホストインターフェイス２１、ＲＡＭ２２、ＲＯＭ２３、メモリインターフェイス２４、およびＥＣＣ回路２５を制御する。全体制御部２６は、書き込みおよび読み出しの際に、ＲＡＭ２２およびメモリインターフェイス２４を制御しつつ、上記のアドレスマッピング管理および（または）メモリ装置１００の状態の管理を行う。

＜１．１．３．メモリ装置＞
メモリ装置１００は、メモリセルアレイ１１、シーケンサ（制御回路）１２、電位生成回路１３、ドライバ１４、ロウデコーダ１５、およびセンスアンプ１６などの要素を含む。

メモリセルアレイ１１は、複数のブロック（メモリブロック）ＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。ブロックＢＬＫは、メモリセルアレイ１１のある物理的な単位であり、各ブロックＢＬＫ中のデータは一括して消去される。各ブロックＢＬＫは、セルトランジスタＭＴ（図２参照）を含む。セルトランジスタＭＴは、メモリコントローラ２００からの書き込みデータを不揮発に保持する。

シーケンサ１２は、コマンドＣＭＤに基づいて、電位生成回路１３、ドライバ１４、およびセンスアンプ１６などの要素を制御する。シーケンサ１２は、レジスタ１２１およびタイマ１２２を含む。レジスタ１２１は、複数の記憶領域を含む。各記憶領域は、一意のアドレスにより特定されることが可能であり、１または複数ビットの情報を記憶することが可能である。レジスタ１２１は、各記憶領域において種々のデータを保持する。

電位生成回路１３は、種々の電位（電圧）を生成する。生成された電位は、ドライバ１４およびセンスアンプ１６などの要素に供給される。

ドライバ１４は、アドレス信号ＡＤＤを受け取り、電位生成回路１３からの電位のうちアドレス信号ＡＤＤに基づいていくつかの電位を選択し、選択された電位をロウデコーダ１５に供給する。

ロウデコーダ１５は、アドレス信号ＡＤＤを受け取り、アドレス信号ＡＤＤに基づいて、１つのブロックＢＬＫを選択する。そして、ロウデコーダ１５は、選択されたブロックＢＬＫにドライバ１４からの電位を転送する。

センスアンプ１６は、セルトランジスタＭＴからの電流を増幅するための回路である。センスアンプ１６は、セルトランジスタＭＴの状態をセンスし、センスされた状態に基づいて読み出しデータを生成する。また、センスアンプ１６は、書き込みデータをセルトランジスタＭＴに転送する。ただし、センスアンプ１６によるセルトランジスタＭＴの状態をセンスの方式は、特定の方式に限定されず、電流を増幅する以外の方式でもよい。

＜１．１．３．１．セルアレイ＞
図２は、本実施形態のメモリセルアレイ１１の一部の要素および接続の例を示し、ブロックＢＬＫ０の要素および接続、ならびに関連する要素を示す図である。メモリセルアレイ１１の複数の（例えば全ての）ブロックＢＬＫは、みな図２に示される要素および接続を含む。本実施形態の半導体装置１００は、例えば、複数のワード線ＷＬが平面状に並べられたメモリ装置１００（いわゆる二次元ＮＡＮＤメモリ）である。

図２に示すように、ｍ（ｍは自然数）本のビット線ＢＬ０〜ＢＬｍ−１の各々は、各ブロックＢＬＫにおいて、１つのストリングＳＴＲと接続されている。各ストリングＳＴＲは、１つの第１選択ゲートトランジスタＳＴ、複数のセルトランジスタＭＴ、および１つの第２選択ゲートトランジスタＤＴを含む。第１選択ゲートトランジスタＳＴ、複数のセルトランジスタＭＴ、および第２選択ゲートトランジスタＤＴは、この順で、ソース線ＳＬと１つのビット線ＢＬとの間に直列に接続されている。

第１選択ゲートトランジスタＳＴの制御ゲート電極は、第１選択ゲート線（ソース側選択ゲート線）ＳＧＳＬに接続されている。第１選択ゲート線ＳＧＳＬは、第１選択ゲートトランジスタＳＴの制御ゲート電極を制御する制御信号線である。第１選択ゲートトランジスタＳＴは、第１選択ゲート線ＳＧＳＬを通じて印加される電圧に基づき、複数のセルトランジスタＭＴとソース線ＳＬとの間を選択的に接続する。

第２選択ゲートトランジスタＤＴの制御ゲート電極は、第２選択ゲート線（ドレイン側選択ゲート線）ＳＧＤＬに接続されている。第２選択ゲート線ＳＧＤＬは、第２選択ゲートトランジスタＤＴの制御ゲート電極を制御する制御信号線である。第２選択ゲートトランジスタＤＴは、第２選択ゲート線ＳＧＤＬを通じて印加される電圧に基づき、複数のセルトランジスタＭＴとビット線ＢＬとの間を選択的に接続する。

セルトランジスタＭＴは、制御ゲート電極、および周囲から絶縁された電荷蓄積層を含み、電荷蓄積層中の電荷の量に基づいてデータを不揮発に保持する。セルトランジスタＭＴは、書き込みにより電荷蓄積層に電子を注入され、消去のために電荷蓄積層から電子を引き抜かれる。

各ブロックＢＬＫにおいて、セルトランジスタＭＴの制御ゲート電極は、ワード線ＷＬに接続されている。ワード線ＷＬは、メモリセルアレイ１１の中から１列に並ぶ１群のセルトランジスタＭＴを選択するための制御信号線である。セルトランジスタＭＴは、ワード線ＷＬとビット線ＢＬ（ＢＬ０〜ＢＬｍ−１）との交差部に設けられている。そして、読み出しまたは書き込みが行われるセルトランジスタＭＴに接続されたワード線ＷＬ（以下、「選択ワード線ＷＬ」と称される場合がある）に所定の電圧を印加することで、セルトランジスタＭＴの読み出しまたは書き込みが可能になる。

各ブロックＢＬＫにおいて、相違するストリングＳＴＲ中に含まれる複数のセルトランジスタＭＴには、１つのアドレスに対応するワード線ＷＬが共通に接続されている。ワード線ＷＬを共有するセルトランジスタＭＴの組は、セルユニットＣＵと称される。１つのセルユニットＣＵに含まれる複数のセルトランジスタＭＴは、一括してデータを書き込まれ、また一括してデータを読み出される。１つのセルユニットＣＵの記憶空間は、１つまたは複数のページを含む。

＜１．１．３．２．セルアレイの物理的構造＞
図３は、本実施形態のメモリセルアレイ１１の一部の要素の物理的構造を示す断面図である。図３に示すように、メモリセルアレイ１１は、半導体基板１１１、複数のワード線ＷＬ（ＷＬ０〜ＷＬ１５）、第１選択ゲート線ＳＧＳＬ、および第２選択ゲート線ＳＧＤＬを有する。なお、図３では、１６のワード線ＷＬが並べられた例を示すが、ワード線ＷＬの数はこの例に限定されない。

半導体基板１１１は、「基板」の一例である。半導体基板１１１は、複数のワード線ＷＬ、第１選択ゲート線ＳＧＳＬ、および第２選択ゲート線ＳＧＤＬが設けられるベースとなる部材を意味する。半導体基板１１１は、「ベース」または「支持体」などと称されてもよい。半導体基板１１１は、平面状に広がる基準面１１１ａを有する。なお、本願でいう「平面状」とは、ある程度の凹凸がある場合も含む。

複数のワード線ＷＬ、第１選択ゲート線ＳＧＳＬ、および第２選択ゲート線ＳＧＤＬは、半導体基板１１１の基準面１１１ａと略平行な方向に並べられている。複数のワード線ＷＬ、第１選択ゲート線ＳＧＳＬ、および第２選択ゲート線ＳＧＤＬは、互いに略平行に延びている。複数のワード線ＷＬは、第１選択ゲート線ＳＧＳＬと、第２選択ゲート線ＳＧＤＬとの間に位置する。ここで言う「複数のワード線ＷＬ」とは、互いに同じストリングＳＴＲに含まれる複数のセルトランジスタＭＴに接続された複数のワード線を意味する。言い換えると、「複数のワード線ＷＬ」とは、互いに電気的に直列に接続された複数のセルトランジスタＭＴに接続された複数のワード線を意味する。

なお、複数のワード線ＷＬと第１選択ゲート線ＳＧＳＬとの間には、第１ダミー線が設けられてもよい。同様に、複数のワード線ＷＬと第２選択ゲート線ＳＧＤＬとの間には、第２ダミー線が設けられてもよい。第１ダミー線および第２ダミー線は、セルトランジスタＭＴとして機能するトランジスタには接続されていない導電線を意味する。第１ダミー線および第２ダミー線は、第１選択ゲート線ＳＧＳＬおよび第２選択ゲート線ＳＧＤＬに印加される電圧による影響がワード線ＷＬに伝わりにくいように、複数のワード線ＷＬと選択ゲート線ＳＧＳＬ，ＳＧＤＬとの間の緩衝部として機能する。

本実施形態では、複数のワード線ＷＬは、第１端ワード線ＷＬＥ１、第２端ワード線ＷＬＥ２、および中央ワード線ＷＬＣを含む。第１端ワード線ＷＬＥ１は、複数のワード線ＷＬのなかで第１端（第１側の端）に位置するワード線ＷＬである。例えば、第１端ワード線ＷＬＥ１は、複数のワード線ＷＬのなかで、第１選択ゲート線ＳＧＳＬに最も近いワード線ＷＬである。図３に示す例では、ワード線ＷＬ０が第１端ワード線ＷＬＥ１に該当する。

同様に、第２端ワード線ＷＬＥ２は、複数のワード線ＷＬのなかで第２端（第２側の端）に位置するワード線ＷＬである。第２側は、第１側とは反対側である。例えば、第２端ワード線ＷＬＥ２は、複数のワード線ＷＬのなかで、第２選択ゲート線ＳＧＤＬに最も近いワード線ＷＬである。図３に示す例では、ワード線ＷＬ１５が第２端ワード線ＷＬＥ２に該当する。

中央ワード線ＷＬＣは、複数のワード線ＷＬのなかで、例えば、第１端ワード線ＷＬＥ１からの距離と第２端ワード線ＷＬＥ２からの距離との差が最も小さいワード線である。なお、「中央」との名称は、説明の便宜上付されたものである。このため、中央ワード線ＷＬＣは、第１端ワード線ＷＬＥ１および第２端ワード線ＷＬＥ２から等距離に位置する必要はない。図３に示す例では、ワード線ＷＬ７およびワード線ＷＬ８の各々が中央ワード線ＷＬＣに該当する。１つの観点で見ると、中央ワード線ＷＬＣは、第１端ワード線ＷＬＥ１と第２端ワード線ＷＬＥ２との間に位置したワード線ＷＬである。

本実施形態では、第１端ワード線ＷＬＥ１は、「第１ワード線」の一例である。また、第１端ワード線ＷＬＥ１に接続されたセルトランジスタＭＴは、「第１セルトランジスタ」の一例である。一方で、中央ワード線ＷＬＣは、「第２ワード線」の一例である。また、中央ワードワード線ＷＬＣに接続されたセルトランジスタＭＴは、「第２セルトランジスタ」の一例である。

ただし、「第１ワード線」および「第２ワード線」は、上記例に限定されない。例えば、「第１ワード線」は、第２端ワード線ＷＬＥ２でもよい。また、「第１ワード線」は、複数のワード線ＷＬのなかで、端に位置するワード線ＷＬ（第１端ワード線ＷＬＥ１および第２端ワード線ＷＬＥ２）以外のワード線でもよい。また、第１端ワード線ＷＬＥ１が「第１ワード線」であり、第２端ワード線ＷＬＥ２が「第２ワード線」でもよい。

＜１．１．３．２．セルトランジスタ＞
メモリ装置１００は、１つのセルトランジスタＭＴにおいて１ビット以上のデータを保持することができる。図４は、書き込みの結果、１セルトランジスタＭＴ当たり２ビットのデータを保持するセルトランジスタＭＴの閾値電圧の分布を示す図である。各セルトランジスタＭＴの閾値電圧は、保持される２ビットデータに応じた値を有する。各セルトランジスタＭＴは、４つの閾値電圧のうちのいずれかを有し得る。

ある同じ２ビットデータを保持する複数のセルトランジスタＭＴであっても、互いに相違する閾値電圧を有し得る。このため、ある同じデータを保持する複数のセルトランジスタＭＴの閾値電圧は、１つの分布を形成する。４つの閾値電圧のうち、最も低い分布から順に４つの分布のそれぞれに属するセルトランジスタＭＴは、それぞれ、Ｅｒレベル、Ａレベル、Ｂレベル、およびＣレベルにある。Ｅｒレベル、Ａレベル、Ｂレベル、およびＣレベルは、例えば、それぞれ“１１”データ、“０１”データ、“００”データ、および“１０”データを保持する状態として扱われる。Ｅｒレベルは、消去状態に相当する。一般に、データは、消去状態のセルトランジスタＭＴに書き込まれる。ここで、“０１”データは、「第１データ値」の一例である。“００”データは、「第２データ値」の一例である。“１０”データは、「第３データ値」の一例である。本願でいう「データ値」とは、セルトランジスタＭＴに保持されるデータの値を意味する。「第１データ値」、「第２データ値」、および「第３データ値」は、それらが属する閾値電圧の分布のレベルが互いに異なる。

図４に示すように、Ａレベル、Ｂレベル、およびＣレベルのセルトランジスタＭＴの閾値電圧は、それぞれＥｒレベル、Ａレベル、およびＢレベルのセルトランジスタＭＴの閾値電圧よりも高い。読み出し電圧ＶＡ未満の閾値電圧を有するセルトランジスタＭＴは、Ｅｒレベルにあると判断される。読み出し電圧ＶＡ以上読み出し電圧ＶＢ未満の閾値電圧を有するセルトランジスタＭＴは、Ａレベルにあると判断される。読み出し電圧ＶＢ以上読み出し電圧ＶＣ未満の閾値電圧を有するセルトランジスタＭＴは、Ｂレベルにあると判断される。読み出し電圧ＶＣ以上の閾値電圧を有するセルトランジスタＭＴは、Ｃレベルにあると判断される。読み出し電圧ＶＡ，ＶＢ，ＶＣの各々は、読み出し電圧Ｖｃｇｒと称される場合がある。電圧Ｖｒｅａｄは、非読み出し対象のワード線ＷＬのセルトランジスタＭＴの制御ゲート電極に印加される電圧である。電圧Ｖｒｅａｄは、いずれのセルトランジスタＭＴの閾値電圧よりも高い。

１セルトランジスタＭＴ当たり複数ビットのデータを保持する場合、１つのセルユニットＣＵのセルトランジスタＭＴの２ビットのうちの同じ方のビットの組は、１つのページを構成する。具体的には、上位ビットの組はアッパーページを構成し、下位ビットの組はロワーページを構成する。

また、書き込みの完了の確認（ベリファイ）のために、ベリファイ電圧ＡＶ、ＢＶ、およびＣＶが使用される。「ベリファイ」とは、書き込まれるセルトランジスタＭＴの書き込みが完了したかの確認を指す。すなわち、書き込み対象のセルトランジスタＭＴに接続されたワード線（選択ワード線）ＷＬにベリファイ電圧ＡＶ、ＢＶ、またはＣＶが印加され、Ａレベル、Ｂレベル、およびＣレベルへと書き込まれるセルトランジスタ（選択セルトランジスタ）ＭＴがそれぞれベリファイ電圧ＡＶ、ＢＶ、およびＣＶ以上の大きさの閾値電圧を有していれば、当該レベルへと書き込まれるセルトランジスタＭＴへの書き込みが完了したと判断される。言い換えると、ベリファイでは、非選択ワード線ＷＬ（非選択セルトランジスタＭＴ）には電圧Ｖｒｅａｄが与えられ、選択ワード線ＷＬにはベリファイ電圧が与えられる。その結果、所定のセル電流が流れなかった場合、選択セルトランジスタＭＴへの書き込みが完了したと判断される。ベリファイ電圧ＢＶおよびＣＶは、それぞれベリファイ電圧ＡＶおよびＢＶよりも高い。ベリファイ電圧ＡＶ，ＢＶ，ＣＶの各々は、ベリファイ電圧Ｖｖｆと称される場合がある。

３ビット以上のデータも、ここまで記述された原理の拡張により１つのセルトランジスタＭＴよって保持されることが可能である。また、１セルトランジスタＭＴ当たり１ビットのデータが保持される場合は、図４に示されたいずれか２つのレベルが使用される。

＜１．２．動作＞
＜１．２．１．セルトランジスタへの書き込み動作＞
次に、セルトランジスタＭＴへの書き込み動作について説明する。
図５は、メモリ装置１００への書き込み動作において選択ワード線ＷＬに印加される電圧の一部を時間に沿って示す図である。図５に示すように、書き込み動作は、複数のプログラムループを含む。各プログラムループは、プログラム、およびその他のステージ（ベリファイのステージ、書き込み未完了セルトランジスタＭＴの計数のステージなど）を含む。「プログラム」とは、書き込むデータ値に対応する閾値電圧を選択セルトランジスタＭＴに保持させるために、選択ワード線ＷＬにプログラム電圧Ｖｐｇｍを印加する動作を意味する。

ここで、第ｐプログラムループ（ｐは自然数）のプログラムにおいて選択ワード線ＷＬに印加されるプログラム電圧Ｖｐｇｍは、第ｐ−１プログラムループのプログラムにおいて選択ワード線ＷＬに印加されるプログラム電圧Ｖｐｇｍより、例えば差ΔＶｐｇｍ（または後述する差ΔＶｐｇｍＬ）だけ高く設定される。そして、このようなプログラムループが繰り返し実行されることで、選択ワード線ＷＬに印加される電圧が少しずつ（差ΔＶｐｇｍずつ（またはΔＶｐｇｍＬずつ））高められる。そして、各プログラムループに含まれるベリファイのステージで、選択セルトランジスタＭＴへの所望のデータ値の書き込みが完了したかが判定される。ベリファイのステージにおいて、選択セルトランジスタＭＴに所望のデータ値の書き込みが完了したと判定された場合、それ以降のプログラムループではプログラム電圧Ｖｐｇｍが印加されないように書き込み動作が制御される。

差ΔＶｐｇｍは、第ｐプログラムループのプログラムにおいて選択ワード線ＷＬに印加されるプログラム電圧Ｖｐｇｍと、第ｐ−１プログラムループのプログラムにおいて選択ワード線ＷＬに印加されるプログラム電圧Ｖｐｇｍとの電圧差のデフォルト値（基準値）として設定された値である。すなわち、デフォルトの差ΔＶｐｇｍは、メモリ装置１００の初期状態（値が変更されていない状態）で使用される値である。差ΔＶｐｇｍは、例えば、動作管理テーブルＴ１に登録され、メモリコントローラ２００によって参照可能である。

本実施形態では、動作管理テーブルＴ１には、さらに、第ｐプログラムループにおいて選択ワード線ＷＬに印加される電圧と、第ｐ−１プログラムループのプログラムにおいて選択ワード線ＷＬに印加される電圧との電圧差の別の設定値として、差ΔＶｐｇｍＬが登録されている。差ΔＶｐｇｍＬは、差ΔＶｐｇｍよりも大きな値である。メモリコントローラ２００は、動作管理テーブルＴ１を参照することで、差ΔＶｐｇｍＬを知得可能である。メモリコントローラ２００は、差ΔＶｐｇｍに代えて、差ΔＶｐｇｍＬを用いて選択ワード線ＷＬに印加される電圧をプログラムループ毎に高めてもよい。差ΔＶｐｇｍに比べて大きな差ΔＶｐｇｍＬが用いられて選択ワード線ＷＬに印加される電圧が高められることで、書き込みの高速化を図ることができる。

なお、書き込みの高速化は、大きな差ΔＶｐｇｍＬが用いることに代えて、または加えて、プログラム電圧Ｖｐｇｍの初期値を高くすることで行われてもよい。「プログラム電圧Ｖｐｇｍの初期値」とは、１回目のプログラムループで選択ワード線ＷＬに印加される電圧である。この場合、コントローラ２００は、プログラム電圧Ｖｐｇｍの初期値のデフォルト値に代えて、予め高く設定されたプログラム電圧Ｖｐｇｍの初期値（または、プログラム電圧Ｖｐｇｍの初期値のデフォルト値に対する調整値）をメモリ装置１００に指示してもよい。予め高く設定されたプログラム電圧Ｖｐｇｍの初期値（または、プログラム電圧Ｖｐｇｍの初期値のデフォルト値に対する調整値）は、例えば、動作管理テーブルＴ１に登録されている。なお以下の実施形態では、書き込みの高速化について、差ΔＶｐｇｍＬが用いられた例を代表して説明する。ただしこれらの説明において、差ΔＶｐｇｍＬが用いられることは、プログラム電圧Ｖｐｇｍの初期値を高くすることに読み替えられてもよい。

差ΔＶｐｇｍＬの使用は、メモリコントローラ２００によって、例えば書き込み指示に先行する調整コマンドにより指示される。なお、調整コマンドは、差ΔＶｐｇｍＬの値（または差ΔＶｐｇｍと差ΔＶｐｇｍＬとの差）が指定されてもよい。例えば、メモリコントローラ２００は、メモリ装置１００への大半の書き込みにおいて、差ΔＶｐｇｍＬの使用を指示する。例えば、メモリコントローラ２００は、メモリ装置１００への全ての書き込みにおいて差ΔＶｐｇｍＬの使用を指示してもよい。以下の記述は、いずれの書き込みも差ΔＶｐｇｍＬが使用される例に基づく。

＜１．２．２．ベリファイ電圧の調整＞
次に、ベリファイ電圧Ｖｖｆの調整について説明する。
上述のように、例えば、差ΔＶｐｇｍに比べて大きな差ΔＶｐｇｍＬが用いられて書き込みが行われる場合、各データ値に対するセルトランジスタＭＴの閾値電圧分布の幅が広がり、読み出しエラーが増加する場合がある。ここで、セルトランジスタＭＴの書き込まれやすさは、例えばワード線ＷＬの物理的な位置に基づいてばらつきが存在する。そこで、本実施形態のメモリシステム１は、ワード線ＷＬの物理的な位置に基づいてワード線ＷＬ毎にベリファイ電圧Ｖｖｆの値を調整することで、セルトランジスタＭＴの閾値電圧分布の幅が広がることを抑制する。

本実施形態では、ベリファイ電圧Ｖｖｆのデフォルト値（共通基準値）は、動作管理テーブルＴ１に登録されている。ベリファイ電圧Ｖｖｆのデフォルト値は、メモリ装置１００の初期状態（値が変更されていない状態）で使用される値である。ベリファイ電圧Ｖｖｆのデフォルト値は、複数のワード線ＷＬ（例えば、互いに同じストリングＳＴＲに対応する複数のワード線ＷＬ）に対して共通に設定されている（同じ値が設定されている）。例えば、ベリファイ電圧Ｖｖｆのデフォルト値は、メモリ装置１００の複数の疲弊度に応じて複数設定されている。なお、ベリファイ電圧Ｖｖｆのデフォルト値は、動作管理テーブルＴ１に登録される場合に代えて、メモリ装置１００の記憶部１１ａに記憶されており、シーケンサ１２のレジスタ１２１に読み出されることで使用されてもよい。

ベリファイ電圧Ｖｖｆのデフォルト値は、上述したセルトランジスタＭＴのデータ保持状態であるＡレベル、Ｂレベル、およびＣレベルにそれぞれ対応するベリファイ電圧ＡＶ、ＢＶ、およびＣＶを示す値を含む。すなわち、ベリファイ電圧Ｖｖｆのデフォルト値は、ベリファイ電圧ＡＶのデフォルト値（第１共通基準値）、ベリファイ電圧ＢＶのデフォルト値（第２共通基準値）、およびベリファイ電圧ＣＶのデフォルト値（第３共通基準値）を含む。ベリファイ電圧ＡＶのデフォルト値は、複数のワード線ＷＬに対して共通に設定されている。同様に、ベリファイ電圧ＢＶのデフォルト値は、複数のワード線ＷＬに対して共通に設定されている。ベリファイ電圧ＣＶのデフォルト値は、複数のワード線ＷＬに対して共通に設定されている。

メモリコントローラ２００は、動作管理テーブルＴ１を参照することで、ベリファイ電圧Ｖｖｆのデフォルト値を知得可能である。ベリファイ電圧Ｖｖｆのデフォルト値は、メモリコントローラ２００によって、後述するベリファイ電圧Ｖｖｆの調整値ΔＤＡＣの使用指示に先行して選択メモリ装置１００に指示される。例えば、ベリファイ電圧Ｖｖｆのデフォルト値は、メモリコントローラ２００によって、書き込み指示に先行する調整コマンドにより、選択メモリ装置１００に指示される。なお上述したように、ベリファイ電圧Ｖｖｆのデフォルト値は、メモリコントローラ２００からメモリ装置１００に指示される場合に代えて、メモリ装置１００の記憶部１１ａからシーケンサ１２のレジスタ１２１に読み出されることで使用されてもよい。

図６は、本実施形態において、書き込みのためにメモリコントローラ２００から選択メモリ装置１００に送信される信号を時間に沿って示す。図６に示すように、メモリコントローラ２００は、ベリファイ電圧Ｖｖｆに関する調整値使用指示を送信する。調整値使用指示は、コマンドＺＺｈ、および調整値ΔＤＡＣを示す信号を含む。コマンドＺＺｈは、後続の書き込み指示での書き込みにおいて、ベリファイ電圧Ｖｖｆについて、デフォルト値とは異なる値を使用することを指示する。調整値ΔＤＡＣは、ベリファイ電圧Ｖｖｆのデフォルト値に対する調整値（後述の調整値ΔＶｖｆ）を示す。

メモリコントローラ２００は、調整値ΔＤＡＣを示す信号に続いて、書き込み指示を送信する。書き込み指示は、コマンドＸβｈ（βは１または２）、コマンド８０ｈ、アドレス信号ＡＤＤ、書き込みデータＤ０〜Ｄｒ（ｒは自然数）、およびコマンドγδｈ（γδはＹＹまたは１０）を含む。コマンドＸβｈは、書き込み対象のページを指定し、書き込み対象のページに基づいて相違する。例えばロワーページおよびアッパーページへの書き込みを示すために、それぞれコマンドＸ１ｈおよびＸ２ｈが送信される。また、１セルトランジスタＭＴ当たり１ビットの記憶の場合、コマンドＸβｈは送信されない。

コマンドγδｈは、書き込みの保留または実行を指示する。２ページのデータは、書き込み対象のセルユニットＣＵに一括して書き込まれる。このため、２ページのデータが選択メモリ装置１００に送信されていなければ、書き込みの保留を指示するために、コマンドγδｈの位置で、コマンドＹＹｈが送信される。一方、２ページのデータがメモリ装置１００に送信されていれば、書き込みの実行を指示するために、コマンドγδｈの位置でコマンド１０ｈが送信される。なお、セルユニットＣＵは、ロワーページに対する書き込みとアッパーページに対する書き込みとが分けられて行われてもよい。

図７は、調整値使用指示に後続する書き込み指示による書き込みを示し、このような書き込みでの選択ワード線ＷＬに印加される電圧を時間に沿って示す。図７に示すように、ベリファイのステージは、ベリファイが行われるプログラムループ番号に応じて、Ａレベル、Ｂレベル、およびＣレベルの１つまたは複数についてのベリファイを含む。例えば、プログラムループ番号が小さい間は、Ｃレベルまで閾値電圧が上昇するセルトランジスタＭＴは無いため、ＡレベルおよびＢレベルについてのベリファイが行われる。一方、プログラムループ番号が大きい間は、Ａレベルへと書き込まれるセルトランジスタＭＴはみなベリファイをパスしているため、Ａレベルについてのベリファイは行われない。

ここで、ベリファイ電圧Ｖｖｆのデフォルト値が用いられてベリファイが行われる場合、Ａレベル、Ｂレベル、およびＣレベルのためのベリファイの間、選択ワード線ＷＬには、それぞれベリファイ電圧ＡＶ，ＢＶ，ＣＶが印加される。本実施形態では、調整コマンドＺＺｈは、ベリファイ電圧Ｖｖｆのデフォルト値から調整値ΔＶｖｆを減じた値をベリファイで使用することを指示する。すなわち、本実施形態では、ベリファイ電圧Ｖｖｆのデフォルト値と、デフォルト値に対する調整値ΔＶｖｆとが用いられることで、Ａレベル、Ｂレベル、およびＣレベルのためのベリファイの間、選択ワード線ＷＬには、それぞれベリファイ電圧ＡＶＳ，ＢＶＳ，ＣＶＳが印加される。ベリファイ電圧ＡＶＳ，ＢＶＳ，ＣＶＳは、それぞれデフォルトのベリファイ電圧ＡＶ，ＢＶ，ＣＶよりも小さい。

例えば、ベリファイ電圧ＡＶＳとベリファイ電圧ＡＶとの差、ベリファイ電圧ＢＶＳとベリファイ電圧ＢＶとの差、およびベリファイ電圧ＣＶＳとベリファイ電圧ＣＶとの差は、いずれも調整値ΔＶｖｆである。なお、ベリファイ電圧ＡＶＳとベリファイ電圧ＡＶとの差、ベリファイ電圧ＢＶＳとベリファイ電圧ＢＶとの差、およびベリファイ電圧ＣＶＳとベリファイ電圧ＣＶとの差は、互いに異なっていてもよい。なお、ベリファイ電圧ＡＶＳとベリファイ電圧ＡＶとの差、ベリファイ電圧ＢＶＳとベリファイ電圧ＢＶとの差、およびベリファイ電圧ＣＶＳとベリファイ電圧ＣＶとの差が互いに異なる場合については、図１０を用いて後述する。

ここで、上述したように、セルトランジスタＭＴの書き込まれやすさは、例えばワード線ＷＬの物理的な位置に基づいてばらつきが存在する。そこで、本実施形態では、ベリファイ電圧Ｖｖｆに関する調整値ΔＶｖｆは、ワード線ＷＬの物理的な位置に応じて設定されている。本実施形態では、ベリファイ電圧Ｖｖｆに関する調整値ΔＶｖｆは、複数のワード線ＷＬに対してそれぞれ設定されている。すなわち、相違する選択ワード線ＷＬのために、値の相違するΔＶｖｆが使用される。

図８は、第１選択ゲート線ＳＧＳＬと、第２選択ゲート線ＳＧＤＬとの間に位置した複数のワード線ＷＬのアドレスと、各ワード線ＷＬに対して個別に設定された調整値ΔＶｖｆとを示す。図８は、１ストリングＳＴＲに１６のセルトランジスタＭＴが含まれ、そのセルトランジスタＭＴに接続された１６のワード線ＷＬに関する例を示す。以下、ワード線ＷＬ０〜ＷＬ１５にそれぞれ対応する調整値ΔＶｖｆ０〜ΔＶｖｆ１５との呼称が使用される。本実施形態では、ワード線ＷＬ０〜ＷＬ１５は、ワード線ＷＬＮ（Ｎは自然数）のＮの値が大きくなるほど、例えば第１選択ゲート線ＳＧＳＬから離れる方向に並んでいるものとする。なお、ワード線ＷＬのアドレス（ワード線ＷＬ０〜ＷＬ１５）の付け方は、上記例に限定されず、逆の順（ワード線ＷＬＮ（Ｎは自然数）のＮの値が大きくなるほど、第１選択ゲート線ＳＧＳＬに近付くように並ぶ順）で付けられていてもよい。

図８に示すように、複数のワード線ＷＬにおいて両端のワード線ＷＬ０およびＷＬ１５（上述した第１端ワード線ＷＬＥ１および第２端ワード線ＷＬＥ２）のための調整値ΔＶｖｆ０およびΔＶｖｆ１５の値（例えば絶対値）は、調整値ΔＶｖｆ０〜ΔＶｖｆ１５のなかで最大である。一方、中央のワード線ＷＬ７およびＷＬ８（上述した中央ワード線ＷＬＣ）のための調整値ΔＶｖｆ７およびΔＶｖｆ８の値（例えば絶対値）は、ΔＶｖｆ０〜ΔＶｖｆ１５のなかで最小であり、例えばゼロである。

本実施形態では、ワード線ＷＬ０（第１端ワード線ＷＬＥ１）に近い複数のワード線ＷＬ１，ＷＬ２，ＷＬ３のための調整値ΔＶｖｆ１，ΔＶｖｆ２，ΔＶｖｆ３は、正の値を有する。なお、調整値ΔＶｖｆ１，ΔＶｖｆ２，ΔＶｖｆ３は、負の値でもよく、または正の値と負の値の組み合わせでもよい。本実施形態（調整値ΔＶｖｆが正の値と負の値の組み合わせでない場合）では、調整値ΔＶｎｆ０，ΔＶｖｆ１，ΔＶｖｆ２，ΔＶｖｆ３の値（例えば絶対値）は、ΔＶｖｆＮ（Ｎは自然数）のＮの値が大きくなるほど、小さくなる。同様に、ワード線ＷＬ１５（第２端ワード線ＷＬＥ２）に近い複数のワード線ＷＬ１４，ＷＬ１３，ＷＬ１２のための調整値ΔＶｖｆ１４，ΔＶｖｆ１３，ΔＶｖｆ１２は、正の値を有する。なお、調整値ΔＶｖｆ１４，ΔＶｖｆ１３，ΔＶｖｆ１２は、負の値でもよく、または正の値と負の値の組み合わせでもよい。本実施形態では、調整値ΔＶｖｆ１５，ΔＶｖｆ１４，ΔＶｖｆ１３，ΔＶｖｆ１２の値（例えば絶対値）は、ΔＶｖｆＮ（Ｎは自然数）のＮの値が小さくなるほど、小さくなる。一方で、ワード線ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７，ＷＬ８，ＷＬ９，ＷＬ１０，ＷＬ１１のための調整値ΔＶｖｆ４，ΔＶｖｆ５，ΔＶｖｆ６，ΔＶｖｆ７，ΔＶｖｆ８，ΔＶｖｆ９，ΔＶｖｆ１０，ΔＶｖｆ１１は、例えばゼロである。

以上のような調整値ΔＶｖｆが設定される場合、調整後のベリファイ電圧ＶｖｆＳとして両端のワード線ＷＬ０およびＷＬ１５（第１端ワード線ＷＬＥ１および第２端ワード線ＷＬＥ２）に印加されるベリファイ電圧Ｖｖｆ０，Ｖｖｆ１５は、ベリファイ電圧Ｖｖｆ０〜Ｖｖｆ１５のなかで最小である。一方、調整後のベリファイ電圧ＶｖｆＳとして中央のワード線ＷＬ７およびＷＬ８（上述した中央ワード線ＷＬＣ）に印加されるベリファイ電圧Ｖｖｆ７，Ｖｖｆ８は、ベリファイ電圧Ｖｖｆ０〜Ｖｖｆ１５のなかで最大である。

本実施形態では、調整後のベリファイ電圧ＶｖｆＳとしてワード線ＷＬ０（第１端ワード線ＷＬＥ１）に近い複数のワード線ＷＬ１，ＷＬ２，ＷＬ３に印加されるベリファイ電圧Ｖｖｆ１，Ｖｖｆ２，Ｖｖｆ３は、中央のワード線ＷＬ７およびＷＬ８に印加されるベリファイ電圧Ｖｖｆ７，Ｖｖｆ８よりも低い値を有する。例えば、調整後のベリファイ電圧ＶｖｆＳであるベリファイ電圧Ｖｖｆ３，Ｖｖｆ２，Ｖｖｆ１，Ｖｖｆ０は、ＶｖｆＮ（Ｎは自然数）のＮの値が小さくなるほど、低くなる。同様に、調整後のベリファイ電圧ＶｖｆＳとしてワード線ＷＬ１５（第２端ワード線ＷＬＥ２）に近い複数のワード線ＷＬ１４，ＷＬ１３，ＷＬ１２に印加されるベリファイ電圧Ｖｖｆ１４，Ｖｖｆ１３，Ｖｖｆ１２は、中央のワード線ＷＬ７およびＷＬ８に印加されるベリファイ電圧Ｖｖｆ７，Ｖｖｆ８よりも低い値を有する。例えば、調整後のベリファイ電圧ＶｖｆＳであるベリファイ電圧Ｖｖｆ１２，Ｖｖｆ１３，Ｖｖｆ１４，Ｖｖｆ１５は、ＶｖｆＮ（Ｎは自然数）のＮの値が大きくなるほど、低くなる。一方で、調整後のベリファイ電圧ＶｖｆＳとしてワード線ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７，ＷＬ８，ＷＬ９，ＷＬ１０，ＷＬ１１に印加されるベリファイ電圧Ｖｖｆ４，Ｖｖｆ５，Ｖｖｆ６，Ｖｖｆ７，Ｖｖｆ８，Ｖｖｆ９，Ｖｖｆ１０，Ｖｖｆ１１は、例えば互いに同じである。

ただし、図８に示す調整値ΔＶｖｆは、あくまで例示である。例えば、図８に示す例に代えて、ΔＶｖｆ２，ΔＶｖｆ３およびΔＶｖｆ１３，ΔＶｖｆ１２などは、ゼロでもよい。また、図８に示す例に代えて、ΔＶｖｆ４〜ΔＶｖｆ１１の１つ以上は、ゼロではなく、正の値を有してもよい。

また、１つのストリングＳＴＲが、上述した１６のワード線ＷＬより多いまたはより少ないワード線ＷＬに対応する場合も同様である。すなわち、両端のワード線ＷＬのための調整値ΔＶｖｆが最大の値（例えば絶対値で最大の値）を有し、中央のワード線ＷＬのための調整値ΔＶｖｆが最小の値（例えば絶対値で最小の値）を有する。また、最端のワード線ＷＬに近い複数のワード線ＷＬでは、より端に近いワード線ＷＬのための調整値ΔＶｖｆの値（例えば絶対値）がより大きい。

本実施形態では、上記のように設定された各ワード線ＷＬに対応する調整値ΔＶｖｆは、対応するワード線ＷＬと対応付けられて調整値管理テーブルＴ２に登録されている。メモリコントローラ２００は、調整値管理テーブルＴ２を参照することで、各ワード線ＷＬに対応する調整値ΔＶｖｆを知得可能である。

図９は、調整値管理テーブルＴ２の内容の一例を示す図である。
図９に示すように、調整値管理テーブルＴ２では、複数のワード線ＷＬ（ＷＬ０〜ＷＬ１５）と、それら複数のワード線ＷＬにそれぞれ対応する複数の調整値ΔＶｖｆ（ΔＶｖｆ０〜ΔＶｖｆ１５）とが対応付けられて管理されている。

図９に示す例では、各ワード線ＷＬに対してそれぞれ１つの調整値ΔＶｖｆが設定されている。メモリコントローラ２００は、各ワード線ＷＬに対してそれぞれ設定された１つの調整値ΔＶｖｆ（ΔＶｖｆ０〜ΔＶｖｆ１５）を用いて、ベリファイ電圧ＡＶ、ベリファイ電圧ＢＶ、およびベリファイ電圧ＣＶを調整する。この場合、ベリファイ電圧ＡＶ、ベリファイ電圧ＢＶ、およびベリファイ電圧ＣＶの調整幅は、互いに同じである。

すなわち、この場合、各ワード線ＷＬに印加される調整後のベリファイ電圧ＡＶＳは、ベリファイ電圧ＡＶのデフォルト値（第１共通基準値）と、ワード線ＷＬ毎に設定された調整値ΔＶｖｆ（ΔＶｖｆ０〜ΔＶｖｆ１５）とに基づき導出される。同様に、各ワード線ＷＬに印加される調整後のベリファイ電圧ＢＶＳは、ベリファイ電圧ＢＶのデフォルト値（第２共通基準値）と、ワード線ＷＬ毎に設定された調整値ΔＶｖｆ（ΔＶｖｆ０〜ΔＶｖｆ１５）とに基づき導出される。各ワード線ＷＬに印加される調整後のベリファイ電圧ＣＶＳは、ベリファイ電圧ＣＶのデフォルト値（第３共通基準値）と、ワード線ＷＬ毎に設定された調整値ΔＶｖｆ（ΔＶｖｆ０〜ΔＶｖｆ１５）とに基づき導出される。

この場合、ΔＶｖｆ０は、「第１調整値」の一例である。ΔＶｖｆ７は、「第２調整値」の一例である。また、ベリファイ電圧ＡＶのデフォルト値と、ΔＶｖｆ０とに基づき調整されたベリファイ電圧ＡＶＳは、「第１ベリファイ電圧」の一例である。ベリファイ電圧ＡＶのデフォルト値と、ΔＶｖｆ７とに基づき調整されたベリファイ電圧ＡＶＳは、「第２ベリファイ電圧」の一例である。ベリファイ電圧ＢＶのデフォルト値と、ΔＶｖｆ０とに基づき調整されたベリファイ電圧ＢＶＳは、「第３ベリファイ電圧」の一例である。ベリファイ電圧ＢＶのデフォルト値と、ΔＶｖｆ７とに基づき調整されたベリファイ電圧ＢＶＳは、「第４ベリファイ電圧」の一例である。

これに代えて、ベリファイ電圧ＡＶのための調整値ΔＶｖｆの組、ベリファイ電圧ＢＶのための調整値ΔＶｖｆの組、およびベリファイ電圧ＣＶのための調整値ΔＶｖｆの組は、相違する値が設定されてもよい。この例は、図１０に示される。

図１０は、調整値管理テーブルＴ２の内容の別の一例を示す図である。
図１０に示す例では、各ワード線ＷＬに対するΔＶｖｆとして、ベリファイ電圧ＡＶのための調整値ΔＶｖｆＡ（ΔＶｖｆＡ０〜ΔＶｖｆＡ１５）、ベリファイ電圧ＢＶのための調整値ΔＶｖｆＢ（ΔＶｖｆＢ０〜ΔＶｖｆＢ１５）、およびベリファイ電圧ＣＶのための調整値ΔＶｖｆＣ（ΔＶｖｆＣ０〜ΔＶｖｆＣ１５）が設定されている。調整値ΔＶｖｆＡ、調整値ΔＶｖｆＢ、および調整値ΔＶｖｆＣは、互いに異なる値を有し得る。この場合、ベリファイ電圧ＡＶ、ベリファイ電圧ＢＶ、およびベリファイ電圧ＣＶの調整幅は、互いに異なる場合がある。

すなわち、この場合、各ワード線ＷＬに印加される調整後のベリファイ電圧ＡＶＳは、ベリファイ電圧ＡＶのデフォルト値（第１共通基準値）と、ベリファイ電圧ＡＶに対応してワード線ＷＬ毎に設定された調整値ΔＶｖｆＡ（ΔＶｖｆＡ０〜ΔＶｖｆＡ１５）とに基づき導出される。各ワード線ＷＬに印加される調整後のベリファイ電圧ＢＶＳは、ベリファイ電圧ＢＶのデフォルト値（第２共通基準値）と、ベリファイ電圧ＢＶに対応してワード線ＷＬ毎に設定された調整値ΔＶｖｆＢ（ΔＶｖｆＢ０〜ΔＶｖｆＢ１５）とに基づき導出される。各ワード線ＷＬに印加される調整後のベリファイ電圧ＣＶＳは、ベリファイ電圧ＣＶのデフォルト値（第３共通基準値）と、ベリファイ電圧ＣＶに対応してワード線ＷＬ毎に設定された調整値ΔＶｖｆＣ（ΔＶｖｆＣ０〜ΔＶｖｆＣ１５）とに基づき導出される。

この場合、ΔＶｖｆＡ０は、「第１調整値」の一例である。ΔＶｖｆＡ７は、「第２調整値」の一例である。ΔＶｖｆＢ０は、「第３調整値」の一例である。ΔＶｖｆＢ７は、「第４調整値」の一例である。また、ベリファイ電圧ＡＶのデフォルト値と、ΔＶｖｆＡ０とに基づき調整されたベリファイ電圧ＡＶＳは、「第１ベリファイ電圧」の一例である。ベリファイ電圧ＡＶのデフォルト値と、ΔＶｖｆＡ７とに基づき調整されたベリファイ電圧ＡＶＳは、「第２ベリファイ電圧」の一例である。ベリファイ電圧ＢＶのデフォルト値と、ΔＶｖｆＢ０とに基づき調整されたベリファイ電圧ＢＶＳは、「第３ベリファイ電圧」の一例である。ベリファイ電圧ＢＶのデフォルト値と、ΔＶｖｆＢ７とに基づき調整されたベリファイ電圧ＢＶＳは、「第４ベリファイ電圧」の一例である。

これらベリファイ電圧ＡＶのための調整値ΔＶｖｆＡの組、ベリファイ電圧ＢＶのための調整値ΔＶｖｆＢの組、およびベリファイ電圧ＣＶのための調整値ΔＶｖｆＣの組のそれぞれは、例えば、図８で説明した調整値ΔＶｖｆと略同じ傾向を有する。すなわち、調整値ΔＶｖｆＡ，ΔＶｖｆＢ，ΔＶｖｆＣの各組において、両端のワード線ＷＬ０およびＷＬ１５（上述した第１端ワード線ＷＬＥ１および第２端ワード線ＷＬＥ２）のための調整値ΔＶｖｆ０およびΔＶｖｆ１５は、調整値ΔＶｖｆ０〜ΔＶｖｆ１５のうちで最大である。一方、中央のワード線ＷＬ７およびＷＬ８（上述した中央ワード線ＷＬＣ）のための調整値ΔＶｖｆ７およびΔＶｖｆ８は、ΔＶｖｆ０〜ΔＶｖｆ１５のうちで最小であり、例えばゼロである。また、端のワード線ＷＬ（ワード線ＷＬ０，ＷＬ１５）に近い複数のワード線ＷＬにおいて、端に近いワード線ＷＬがより大きな調整値ΔＶｖｆを有する。

＜１．２．３．メモリシステムの動作＞
次に、本実施形態のメモリシステム１の動作のフローについて説明する。
図１１は、メモリシステム１の動作のフローの一例を示すフローチャートである。図１１は、説明が必要以上に複雑となることを避けるために、ある１つのメモリ装置（選択メモリ装置）１００への書き込みに関連する処理を中心に示す。なお、ベリファイ電圧Ｖｖｆのデフォルト値は、メモリコントローラ２００によって選択メモリ装置１００に予め指示されているものとする。これに代えて、ベリファイ電圧Ｖｖｆのデフォルト値は、例えば、メモリ装置１００のレジスタ１２１に予め格納されていてもよいし、または、メモリ装置１００の記憶部１１ａから読み出されてレジスタ１２１に保持されることで、メモリ装置１００が参照可能であってもよい。

まず、メモリコントローラ２００は、選択メモリ装置１００に差ΔＶｐｇｍＬの使用を指示する（Ｓ１０１）。次に、メモリコントローラ２００は、図６に示すＤＱ信号を選択メモリ装置１００に送ることで、選択メモリ装置１００に調整値ΔＶｖｆを使用した書き込みを指示する（Ｓ１０２）。これにより、選択メモリ装置１００は、差ΔＶｐｇｍＬを使用してプログラムを行い、調整値ΔＶｖｆを使用してベリファイを行う（Ｓ１０３）。すなわち、選択メモリ装置１００は、ベリファイ電圧Ｖｖｆのデフォルト値と、各ワード線ＷＬに対応する調整値ΔＶｖｆとに基づき、調整後のベリファイ電圧ＶｖｆＳ（ＡＶＳ，ＢＶＳ，ＣＶＳ）の値を導出する。そして、選択メモリ装置１００は、調整後のベリファイ電圧ＶｖｆＳを用いてベリファイを行う。なお、メモリコントローラ２００の上記制御は、例えば、全体制御部２６によって実行される。また、選択メモリ装置１００の上記制御は、例えば、シーケンサ１２によって実行される。

＜１．３．利点＞
本実施形態によれば、メモリシステム１の書き込みの高速化と、書き込みの好適化による読み出しエラーの低減の両方が実現される。詳細は以下の通りである。

書き込み後のセルトランジスタＭＴの閾値電圧の各レベルについての分布の形状（幅）は、より狭いことが望ましい。各分布がより狭ければ、隣り合う分布の重なりがより抑制され、読み出しエラーが抑制されるからである。書き込み後の分布幅をより小さくするためには、プログラム電圧Ｖｐｇｍの大きさはより小さい方が望ましい。大きな値のプログラム電圧Ｖｐｇｍが印加されると、閾値電圧が大きく上昇するからである。例えば、あと１回のプログラム電圧Ｖｐｇｍの印加でベリファイ電圧Ｖｖｆを超える閾値電圧を有するセルトランジスタＭＴは、次に印加されるプログラム電圧Ｖｐｇｍの値が大きい場合、過剰に大きな閾値電圧を有する状態に至るためである。また、差ΔＶｐｇｍに着目して考えると、書き込み後の分布幅をより小さくするためには、差ΔＶｐｇｍの大きさはより小さい方が望ましい。大きな値の差ΔＶｐｇｍを伴う１回のプログラム電圧Ｖｐｇｍの印加により、閾値電圧が大きく上昇するからである。例えば、あと１回のプログラム電圧Ｖｐｇｍの印加でベリファイ電圧Ｖｖｆを超える閾値電圧を有するセルトランジスタＭＴは、大きな値の差ΔＶｐｇｍを付加されたプログラム電圧Ｖｐｇｍの印加により、過剰に大きな閾値電圧を有する状態に至る。一方で、差ΔＶｐｇｍの値がより小さいと、書き込みの時間がより長い。このトレードオフを考慮して、差ΔＶｐｇｍのデフォルトの値が決定されている。

しかしながら、デフォルト値の差ΔＶｐｇｍの使用では、メモリシステム１に要求される性能を満たせない場合がある。すなわち、メモリシステム１に要求される性能は非常に高く、メモリ装置１００の性能向上のみでは、メモリシステム１に要求される性能を満たすことができない場合がある。この課題に対処するために、メモリコントローラ２００によるメモリ装置１００の制御を通じて、メモリシステム１の動作の速度が上げられる場合がある。具体的には、図５を参照して記述されたように、メモリコントローラ２００は、差ΔＶｐｇｍＬの使用をメモリ装置１００に指示して、メモリ装置１００での書き込みの速度を上げている。こうすることによってメモリシステム１の書き込み速度が向上されることが可能である。

一方で、上記のように、差ΔＶｐｇｍの値がより大きいと、書き込み後の各レベルでの閾値電圧の分布の幅は広く（特に、高電位側の裾が広く）、ひいては、読み出しエラーが生じる可能性もより高い。ここで、分布の幅が広くなる程度は、ワード線ＷＬの位置に依存する場合がある。具体的には、書き込み対象のセルトランジスタＭＴの周囲により多くの別のセルトランジスタＭＴ（例えば、多くのＥｒレベルのセルトランジスタＭＴ）が有ると、書き込み対象のセルトランジスタＭＴは、より多くの影響を受けて、書き込まれにくい（隣接セル効果、Ｙｕｐｉｎ効果）。一方、ストリングＳＴＲのより端に位置するセルトランジスタＭＴは、相対的に書き込まれやすく、ストリングＳＴＲのなかで最端に位置するセルトランジスタＭＴは特に書き込まれやすい。

書き込まれ易さの違いにより、全てのセルトランジスタＭＴが共通のベリファイ電圧Ｖｖｆを使用して書き込まれると、より書き込まれ易いセルトランジスタＭＴは、ある同じレベルへと書き込まれたとしても、通常の書き込まれやすさのセルトランジスタＭＴよりも高い閾値電圧を有し得る。このことが、図１２の上段に示される。図１２の上段は、閾値電圧の１つの分布を示しており、端のワード線ＷＬ（例えば第１端ワード線ＷＬＥ１）と接続されたセルトランジスタＭＴに関する閾値電圧の分布（実線）と、中央のワード線ＷＬ（例えば中央ワード線ＷＬＣ）と接続されたセルトランジスタＭＴに関する閾値電圧の分布（破線）を示す。図１２の上段に示されるように、端のワード線ＷＬについての閾値電圧の分布は、中央のワード線ＷＬの閾値電圧の分布よりも大きな閾値電圧（例えば、高電位側に膨らんだ閾値電圧）を有する。この結果、閾値電圧の分布の平均的な形状は幅広くなり（例えば、高電位側の裾が広くなり）、ひいては、読み出しエラーの増加に繋がる。よって、推定されたより良い読み出し電圧Ｖｃｇｒが使用されても、読み出しエラーは十分に改善されない場合がある。より良い読み出し電圧Ｖｃｇｒの推定は、分布の平均的な形状に依存するからである。

一方で、本実施形態によれば、メモリコントローラ２００は、複数の調整値ΔＶｖｆを用いて、ワード線ＷＬ毎にベリファイ電圧Ｖｖｆの電圧レベルを調整する。これにより、ストリングＳＴＲにおいて端のワード線ＷＬ（および端に近いワード線ＷＬ）に印加されるベリファイ電圧Ｖｖｆの値は小さくなる。このため、端に近いワード線ＷＬ（および端に近いワード線ＷＬ）についての閾値電圧の分布は、中央のワード線ＷＬの閾値電圧の分布により近い閾値電圧を有する。この結果、分布の平均的形状の幅は狭くなり（特に、高電位側の裾が狭くなり）、読み出しエラーが減少する。しかも、これは、差ΔＶｐｇｍＬの使用によるメモリシステム１の書き込みの高速化と両立する。読み出しエラーが低減すると、メモリシステム１の寿命および歩留まりが上昇する。

以上を纏めると、本実施形態のメモリコントローラ２００は、第１セルトランジスタＭＴに第１データ値の書き込みが完了したかを判定する場合に、複数の調整値から選択された第１調整値（例えば、ΔＶｖｆ０）をメモリ装置１００に送ることで、第１ベリファイ電圧を第１ワード線ＷＬ（例えば、ワード線ＷＬ０）に印加することをメモリ装置１００に指示する。また、メモリコントローラ２００は、第２セルトランジスタＭＴに前記第１データ値の書き込みが完了したかを判定する場合に、前記複数の調整値から選択された第２調整値（例えば、ΔＶｖｆ７）をメモリ装置１００に送ることで、前記第１ベリファイ電圧とは電圧レベルが異なる第２ベリファイ電圧を第２ワード線ＷＬ（例えば、ワード線ＷＬ７）に印加することをメモリ装置１００に指示する。ここで「電圧レベル」とは、ベリファイ電圧として印加される電圧の大きさ（電圧値）を意味し、セルトランジスタＭＴの閾値電圧の分布のレベル（Ｅｒレベル、Ａレベル、Ｂレベル、およびＣレベル）とは異なる意味で用いられている。例えば、ベリファイ電圧の「電圧レベル」は、セルトランジスタＭＴの閾値電圧の分布のレベル（Ａレベル、Ｂレベル、およびＣレベル）の各々に対して複数設定される。すなわち、例えばベリファイ電圧ＡＶの電圧レベルは、閾値電圧のＡレベルの分布に対して複数設定される。また、「電圧レベルが異なる」とは、例えば電圧レベルを定めるために用いられるパラメータが異なることで、ワード線ＷＬに印加される電位として電位生成回路１３によって生成される電位が異なること、またはドライバ１４によって選択される電位が異なることを意味する。また、「第Ｎセルトランジスタに第Ｍデータ値の書き込みが完了したかを判定する場合（Ｎ，Ｍは自然数）」とは、「ベリファイ」という動作と、セルトランジスタＭＴの電荷蓄積層に電子を注入する動作（上述のプログラム）とを区別するために表現されたものである。このため、「第Ｎセルトランジスタに第Ｍデータ値の書き込みが完了したかを判定する場合（Ｎ，Ｍは自然数）」とは、「セルトランジスタＭＴの電荷蓄積層に注入された電子の量を判定する場合」、「セルトランジスタＭＴの閾値電圧を判定する場合」、「セルトランジスタＭＴの電荷蓄積層に電子を注入する動作と同じプログラムループのなかでワード線ＷＬに電圧が印加される場合」などと読み替えられてもよい。

本実施形態では、メモリコントローラ２００は、第１セルトランジスタＭＴに前記第１データ値の書き込みが完了したかを判定する場合に、前記第１調整値と第１共通基準値（例えば、ベリファイ電圧ＡＶのデフォルト値）とに基づいて電圧レベルが調整された前記第１ベリファイ電圧を第１ワード線ＷＬに印加することをメモリ装置１００に指示する。また、メモリコントローラ２００は、第２セルトランジスタＭＴに前記第１データ値の書き込みが完了したかを判定する場合に、前記第２調整値と前記第１共通基準値とに基づいて電圧レベルが調整された前記第２ベリファイ電圧を第２ワード線ＷＬに印加することをメモリ装置１００に指示する。なお本願でいう「調整値と共通基準値とに基づいて電圧レベルが調整されたベリファイ電圧をワード線に印加することをメモリ装置に指示する」とは、調整値と共通基準値とに基づいて電圧レベルが調整されたベリファイ電圧の値がメモリコントローラ２００からメモリ装置１００に送られることで上記指示が成される場合に限定されず、第１の実施形態で説明したように、ベリファイ電圧Ｖｖｆの調整値ΔＶｖｆがメモリコントローラ２００からメモリ装置１００に送られることで上記指示が成される場合も含む。

なお、互いに異なる第１ベリファイ電圧および第２ベリファイ電圧を第１ワード線および第２ワードに印加することは、メモリコントローラ２００が１つまたは複数の調整値をメモリ装置１００に送ることで、第１ベリファイ電圧および第２ベリファイ電圧を第１ワード線および第２ワードに印加することを指示することによって実現される場合に限定されない。例えば、コントローラ２００は、各調整値とベリファイ電圧Ｖｖｆのデフォルト値とに基づき、調整後の各ベリファイ電圧ＶｖｆＳの値（調整値を用いて得られた値）を導出し、導出された各ベリファイ電圧ＶｖｆＳの値をメモリ装置１００に送ることで、前記第１ベリファイ電圧および前記第２ベリファイ電圧を前記第１ワード線および前記第２ワードに印加することをメモリ装置１００に指示してもよい。

また、第１の実施形態の構成は、複数のワード線ＷＬが平面状に並べられたメモリ装置１００（いわゆる二次元ＮＡＮＤメモリ）に限定されない。第１の実施形態の構成は、第２の実施形態で記述されるような、複数のワード線ＷＬが立体状に積層されたメモリ装置１００（いわゆる三次元ＮＡＮＤメモリ）に適用されてもよい。

（第２の実施形態）
次に、第２の実施形態について説明する。本実施形態では、セルトランジスタＭＴの寸法に応じてベリファイ電圧Ｖｖｆの調整値ΔＶｖｆが設定される点で第１の実施形態とは異なる。なお、以下に説明する以外の構成は、第１の実施形態と同様である。

＜２．１．構成（構造）＞
＜２．１．１．セルアレイ＞
図１３は、本実施形態のメモリセルアレイ１１の要素および接続の例を示し、ブロックＢＬＫ０の要素および接続、ならびに関連する要素を示す図である。本実施形態のメモリセルアレイ１１は、複数のワード線ＷＬが立体状に積層されたメモリ装置１００（いわゆる三次元ＮＡＮＤ）である。

図１３に示すように、各ブロックＢＬＫは複数の（例えば４つの）ストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。ｍ（ｍは自然数）本のビット線ＢＬ０〜ＢＬｍ−１の各々は、各ブロックＢＬＫにおいて、４つのストリングユニットＳＵ０〜ＳＵ３の各々からの１つのストリングＳＴＲと接続されている。各ストリングＳＴＲは、１つの第１選択ゲートトランジスタＳＴ、複数（例えば８つ）のセルトランジスタＭＴ、および１つの第２選択ゲートトランジスタＤＴ（ＤＴ０〜ＤＴ３）を含む。第１選択ゲートトランジスタＳＴ、セルトランジスタＭＴ、および第２選択ゲートトランジスタＤＴは、この順で、ソース線ＣＥＬＳＲＣと１つのビット線ＢＬとの間に直列に接続されている。

相違する複数のビット線ＢＬとそれぞれ接続された複数のストリングＳＴＲは１つのストリングユニットＳＵを構成する。各ストリングユニットＳＵにおいて、セルトランジスタＭＴ０〜ＭＴ７の制御ゲート電極は、ワード線ＷＬ０〜ＷＬ７とそれぞれ接続されている。さらに、各ブロックＢＬＫにおいて、相違するストリングユニットＳＴＲ中の同じアドレスのワード線ＷＬも相互に接続されている。

選択ゲートトランジスタＤＴ０〜ＤＴ３はストリングユニットＳＵ０〜ＳＵ３にそれぞれ属する。各α（αは０または３以下の自然数）について、ストリングユニットＳＵαの複数のストリングＳＴＲの各々の選択ゲートトランジスタＤＴαの制御ゲート電極は、選択ゲート線ＳＧＤＬαに接続されている。選択ゲートトランジスタＳＴの制御ゲート電極は、選択ゲート線ＳＧＳＬに接続されている。

＜２．１．２．セルアレイの物理的構造＞
図１４は、本実施形態のメモリセルアレイ１１の一部の要素を示す斜視断面図である。図１４に示すように、メモリセルアレイ１１は、半導体基板１１１と、半導体基板１１１上に積層された積層体１１２と、複数のピラー（メモリピラー）１１３とを含む。

半導体基板１１１は、「基板」の一例である。半導体基板１１１は、積層体１１２が積層されるベースとなる部材を意味する。半導体基板１１１は、第１の実施形態と同様に、「ベース」または「支持体」などと称されてもよい。

積層体１１２は、複数の導電層１１２ａと、複数の絶縁層１１２ｂとを含む。複数の導電層１１２ａと、複数の絶縁層１１２ｂとは、半導体基板１１１の厚さ方向に交互に積層されている。各導電層１１２ａは、ワード線ＷＬ、第１選択ゲート線ＳＧＳＬ、または第２選択ゲート線ＳＧＤＬとして機能する。ここで、「第１方向Ｚ」と、「第２方向Ｘ」とについて定義する。第１方向Ｚは、複数の導電層１１２ａと複数の絶縁層１１２ｂとが交互に積層された方向である。第２方向Ｘは、第１方向Ｚとは略直交する方向である。

複数のピラー１１３は、積層体１１２の内部を第１方向Ｚに延びている。ピラー１１３は、コア絶縁層と、コア絶縁層の外周側に設けられた半導体層とを有する。本実施形態では、セルトランジスタＭＴは、ピラー１１３とワード線ＷＬとの交差部に設けられている。また、第１選択ゲートトランジスタＳＴは、ピラー１１３と第１選択ゲート線ＳＧＳＬとの交差部に設けられている。第２選択ゲートトランジスタＤＴは、ピラー１１３と第２選択ゲート線ＳＧＤＬとの交差部に設けられている。

図１５は、本実施形態のメモリセルアレイ１１を示す断面図である。図１５では、説明の便宜上、絶縁層１１２ｂの図示は省略している。図１５に示すように、ピラー１１３は、例えば製造上の理由により、第１方向Ｚに沿って進むに従い徐々に細くなる。例えば、ピラー１１３は、半導体基板１１１に近付くに従い徐々に細くなる。このため、複数のセルトランジスタＭＴの第２方向Ｘの寸法（以下、単に「寸法」と称する）は、ピラー１１３の直径に応じて異なる。例えば、セルトランジスタＭＴの寸法は、当該セルトランジスタＭＴが隣接するピラー１１３の直径が細いほど、小さい。セルトランジスタＭＴの寸法が小さいと、対応するワード線ＷＬに同じ電圧が印加された場合でも、セルトランジスタＭＴに生じる電界は大きくなる。

＜２．２．動作＞
＜２．２．１．ベリファイ電圧の調整＞
本実施形態では、ベリファイ電圧Ｖｖｆに関する調整値ΔＶｖｆは、ワード線ＷＬが接続されたセルトランジスタＭＴの第２方向Ｘの寸法に応じて設定されている。言い換えると、ベリファイ電圧Ｖｖｆに関する調整値ΔＶｖｆは、第１方向Ｚに関する基準位置（例えば、半導体基板１１１のある表面）と各ワード線ＷＬとの間の第１方向Ｚの距離に応じて設定されている。

図１６は、複数のワード線ＷＬのアドレスと、各ワード線ＷＬに対応する調整値ΔＶｖｆとを示す。なお、複数のワード線ＷＬは、１ストリングＳＴＲに対応する複数のワード線でもよく、複数のストリングＳＴＲに対応する複数のワード線でもよい。複数のワード線ＷＬは、第１方向Ｚに並んでいる。図１６は、１６のワード線ＷＬを含む例を示す。ただし、ワード線ＷＬの数は、上記例に限定されない。本実施形態では、ワード線ＷＬ０〜ＷＬ１５は、ワード線ＷＬＮ（Ｎは自然数）のＮの値が大きくなるほど、半導体基板１１１から離れている。ワード線ＷＬ０〜ＷＬ１５は、ワード線ＷＬＮ（Ｎは自然数）のＮの値が大きくなるほど、ワード線ＷＬが接続されたセルトランジスタＭＴの寸法が徐々に大きくなる。なお、ワード線ＷＬのアドレス（ワード線ＷＬ０〜ＷＬ１５）の付け方は、上記例に限定されず、逆の順に付けられてもよい。すなわち、ワード線ＷＬ０〜ＷＬ１５は、ワード線ＷＬＮ（Ｎは自然数）のＮの値が大きくなるほど、半導体基板１１１の近くに位置してもよい。この場合は、ワード線ＷＬ０〜ＷＬ１５は、ワード線ＷＬＮ（Ｎは自然数）のＮの値が大きくなるほど、ワード線ＷＬが接続されたセルトランジスタＭＴの寸法が徐々に小さくなる。

本実施形態では、ワード線ＷＬ０〜ＷＬ１５に接続された複数のセルトランジスタＭＴのなかでは、ワード線ＷＬ０に接続されたセルトランジスタＭＴの寸法が最も小さい。また、ワード線ＷＬ０〜ＷＬ１５に接続された複数のセルトランジスタＭＴのなかでは、ワード線ＷＬ１５に接続されたセルトランジスタＭＴの寸法が最も大きい。本実施形態では、ワード線ＷＬ０は、「第１ワード線」の一例である。また、ワード線ＷＬ０に接続されたセルトランジスタＭＴは、「第１セルトランジスタ」の一例である。一方で、ワード線ＷＬ１５は、「第２ワード線」の一例である。また、ワード線ＷＬ１５に接続されたセルトランジスタＭＴは、「第２セルトランジスタ」の一例である。ただし、第１ワード線および第２ワード線は、ワード線ＷＬ０〜ＷＬ１５のいずれでもよい。

図１６に示すように、本実施形態では、調整値ΔＶｖｆ０〜ΔＶｖｆ１５のなかで、最も寸法が小さいセルトランジスタＭＴに接続されたワード線ＷＬ０のための調整値ΔＶｖｆ０が最も大きい。一方で、調整値ΔＶｖｆ０〜ΔＶｖｆ１５のなかで、最も寸法が大きいセルトランジスタＭＴに接続されたワード線ＷＬ１５のための調整値ΔＶｖｆ１５が最も小さい。本実施形態では、ΔＶｖｆ０〜ΔＶｖｆ１５の値（例えば絶対値）は、ΔＶｖｆＮ（Ｎは自然数）のＮの値が大きくなるほど（すなわち、対応するワード線ＷＬの位置が半導体基板１１１から遠くなるほど）、小さくなる。これら調整値ΔＶｖｆ０〜ΔＶｖｆ１５は、調整値管理テーブルＴ２に登録されている。

以上のような調整値ΔＶｖｆが設定される場合、調整後のベリファイ電圧ＶｖｆＳとして複数のワード線ＷＬのなかで最も寸法が小さいセルトランジスタＭＴに接続されたワード線ＷＬ０に印加されるベリファイ電圧Ｖｖｆ０は、ベリファイ電圧Ｖｖｆ０〜Ｖｖｆ１５のなかで最小である。一方、調整後のベリファイ電圧ＶｖｆＳとして複数のワード線ＷＬのなかで最も寸法が大きいセルトランジスタＭＴに接続されたワード線ＷＬ１５に印加されるベリファイ電圧Ｖｖｆ１５は、ベリファイ電圧Ｖｖｆ０〜Ｖｖｆ１５のなかで最大である。また、調整後のベリファイ電圧ＶｖｆＳであるベリファイ電圧Ｖｖｆ０〜Ｖｖｆ１５は、ＶｖｆＮ（Ｎは自然数）のＮの値が大きくなるほど（すなわち、対応するワード線ＷＬの位置が半導体基板１１１から遠くなるほど）、高くなる。

＜２．３．利点＞
本実施形態のように、ピラー１１３の直径が一定でなく、複数のセルトランジスタＭＴの寸法が互いに異なる場合、対応するワード線ＷＬに同じ電圧が印加されると、セルトランジスタＭＴに生じる電界が異なる。例えば、寸法が小さなセルトランジスタＭＴは、相対的に電界が生じやすく、相対的に書き込まれやすい。一方で、寸法が大きなセルトランジスタＭＴは、相対的に電界が生じにくく、相対的に書き込まれにくい。このため、全てのセルトランジスタＭＴが共通のベリファイ電圧Ｖｖｆを使用して書き込まれると、より書き込まれやすいセルトランジスタＭＴは、ある同じレベルへと書き込まれたとしても、通常の書き込まれやすさのセルトランジスタＭＴよりも高い閾値電圧を有し得る。

そこで、本実施形態では、より寸法が小さなセルトランジスタＭＴに接続されたワード線ＷＬに印加されるベリファイ電圧Ｖｖｆの値がより小さくなるようにベリファイ電圧Ｖｖｆの値が調整される。このため、寸法が小さなセルトランジスタＭＴに接続されたワード線ＷＬについての閾値電圧の分布は、寸法が大きなセルトランジスタＭＴに接続されたワード線ＷＬの閾値電圧の分布により近い閾値電圧を有する。この結果、分布の平均的形状の幅は狭くなり（特に、高電位側の裾が狭くなり）、読み出しエラーが減少する。これにより、第１の実施形態と同様に、メモリシステム１の寿命および歩留まりが上昇する。

（第２の実施形態の変形例）
次に、第２の実施形態の一つの変形例について説明する。本変形例では、メモリピラー１１３に複数段の傾斜部が設けられている点で第２の実施形態とは異なる。なお、以下に説明する以外の構成は、第２の実施形態と同様である。

図１７は、本実施形態のメモリセルアレイ１１を示す断面図である。図１７では、説明の便宜上、絶縁層１１２ｂの図示は省略している。本実施形態では、メモリピラー１１３は、複数段の傾斜部を有する。例えば、メモリピラー１１３は、複数段の傾斜部として、第１部分１１３ａと、第２部分１１３ｂとを有する。第１部分１１３ａおよび第２部分１１３ｂは、第１方向Ｚで互いに重なり、互いに接続されている。なお、第１部分１１３ａおよび第２部分１１３ｂは、互いに接続されていなくてもよい。

メモリピラー１１３は、積層体１１２に対する穴形成が複数回に分けて行われることで第１部分１１３ａおよび第２部分１１３ｂを有する。すなわち、第１部分１１３ａは、積導体１１２が途中まで積層された状態で積層体１１２に穴が設けられ、その穴の内部にメモリピラー１１３の材料が与えられることで形成されている。一方で、第２部分１１３ｂは、メモリピラー１１３の第１部分１１３ａが積層体１１２に形成された後に積層体１１２の残りの部分の積層が行われた状態で積層体１１２に穴が設けられ、その穴の内部にメモリピラー１１３の材料が与えられることで形成されている。

以上のような構成のメモリピラー１１３では、第１部分１１３ａおよび第２部分１１３ｂの各々は、第１方向Ｚに沿って進むに従い徐々に細くなる。例えば、第１部分１１３ａおよび第２部分１１３ｂの各々は、半導体基板１１１に近付くに従い徐々に細くなる。この場合、第１部分１１３ａと第２部分１１３ｂとの間（境界部、接続部）では、メモリピラー１１３の直径が大きくなる部分が存在する。

本実施形態では、複数のワード線ＷＬは、第１ワード線セットＷＬＳ１と、第２ワード線セットＷＬＳ２とを有する。第１ワード線セットＷＬＳ１に属するワード線ＷＬ（ＷＬ０〜ＷＬ１５）は、メモリピラー１１３の第１部分１１３ａに対応して配置されている。すなわち、第１ワード線セットＷＬＳ１に属するワード線ＷＬ（ＷＬ０〜ＷＬ１５）は、これらワード線ＷＬとメモリピラー１１３の第１部分１１３ａとの間にセルトランジスタＭＴを形成している。一方で、第２ワード線セットＷＬＳ２に属するワード線ＷＬ（ＷＬ１６〜ＷＬ３１）は、メモリピラー１１３の第１部分１１３ｂに対応して配置されている。すなわち、第２ワード線セットＷＬＳ２に属するワード線ＷＬ（ＷＬ１６〜ＷＬ３１）は、これらワード線ＷＬとメモリピラー１１３の第１部分１１３ｂとの間にセルトランジスタＭＴを形成している。ワード線ＷＬ０〜ＷＬ１５は、ワード線ＷＬＮ（Ｎは自然数）のＮの値が大きくなるほど、ワード線ＷＬが接続されたセルトランジスタＭＴの寸法が徐々に大きくなる。同様に、ワード線ＷＬ１６〜ＷＬ３１は、ワード線ＷＬＮ（Ｎは自然数）のＮの値が大きくなるほど、ワード線ＷＬが接続されたセルトランジスタＭＴの寸法が徐々に大きくなる。ただし、ワード線ＷＬの数は、上記例に限定されない。なお、ワード線ＷＬのアドレス（ワード線ＷＬ０〜ＷＬ３１）の付け方は、上記例に限定されず、逆の順（半導体基板１１１に近付くほど、ワード線ＷＬＮ（Ｎは自然数）のＮが大きくなる順）に付けられていてもよい。また、第１ワード線セットＷＬＳ１におけるワード線ＷＬのアドレス（ワード線ＷＬ０〜ＷＬ１５）を付ける順序と、第１ワード線セットＷＬＳ２におけるワード線ＷＬのアドレス（ワード線ＷＬ１６〜ＷＬ３１）を付ける順序は、逆の方向でもよい。

図１８に示すように、本実施形態では、調整値ΔＶｖｆ０〜ΔＶｖｆ１５が、第２の実施形態の調整値ΔＶｖｆ０〜ΔＶｖｆ１５と略同じ傾向で設定されている。同様に、調整値ΔＶｖｆ１６〜ΔＶｖｆ３１が、第２の実施形態の調整値ΔＶｖｆ０〜ΔＶｖｆ１５と略同じ傾向で設定されている。

このような構成によれば、メモリピラー１１３が複数段の傾斜部を有する場合であっても、第２の実施形態と同様に、複数のセルトランジスタＭＴの寸法差による影響を抑制することができ、メモリシステム１の寿命および歩留まりを上昇させることができる。また、複数段の傾斜部を有するメモリピラー１１３毎の書き込み特性ばらつきを軽減することができる。

（第３の実施形態）
次に、第３の実施形態について説明する。本実施形態では、セルトランジスタＭＴの疲弊度に応じてベリファイ電圧Ｖｖｆの調整値ΔＶｖｆが動的に変更される点で第１の実施形態とは異なる。なお、以下に説明する以外の構成は、第１の実施形態と同様である。

＜３．１．構成（構造）＞
本実施形態のメモリシステム１の構成は、第１の実施形態または第２の実施形態のメモリシステム１の構成と同様である。ただし、本実施形態のメモリシステム１の構成は、第１の実施形態および第２の実施形態のメモリシステム１の構成とは異なってもよい。

＜３．２．動作＞
＜３．２．１．疲弊度の判定＞
本実施形態では、メモリコントローラ２００（例えば、メモリコントローラ２００の全体制御部２６）は、各ブロックＢＬＫの疲弊度を判定する。例えば、メモリコントローラ２００は、各ブロックＢＬＫの疲弊度として、各ブロックＢＬＫに含まれる複数のセルトランジスタＭＴの平均疲弊度を判定する。「平均疲弊度」とは、複数のセルトランジスタＭＴの疲弊度の平均値を意味する。

疲弊度は、例えば、書き込み回数であるが、これに代えて、読み出し回数でもよく、消去回数でもよく、メモリ装置１００の温度（またはメモリ装置１００の内部の任意の要素の温度、メモリコントローラ２００が実装される基板の温度などでもよい）でもよく、その他の指標でもよい。セルトランジスタＭＴに関する書き込み回数、読み出し回数、消去回数などは、メモリ装置１００の動作ログの一部としてメモリ装置１００の記憶部１１ａに記憶されている。メモリコントローラ２００は、メモリ装置１００の記憶部１１ａに記憶された動作ログを参照することで、セルトランジスタＭＴに関する書き込み回数、読み出し回数、消去回数などの情報を取得することができる。

なお、平均疲弊度の算出対象となるセルトランジスタＭＴは、ブロックＢＬＫに含まれる一部のセルトランジスタＭＴでもよく、全てのセルトランジスタでもよい。なお、メモリコントローラ２００は、ブロックＢＬＫ毎の疲弊度に代えて、メモリセルアレイ１１毎の疲弊度、または選択メモリ装置１００毎の疲弊度を判定してもよい。以下では、メモリコントローラ２００が選択ブロックＢＬＫの疲弊度を判定する例を代表として説明する。

＜３．２．２．ベリファイ電圧の調整＞
本実施形態では、ベリファイ電圧Ｖｖｆに関する調整値ΔＶｖｆは、選択ブロックＢＬＫの疲弊度（複数のセルトランジスタＭＴの平均疲弊度）毎に、異なる値が設定されている。

図１９は、本実施形態の調整値管理テーブルＴ２では、複数の疲弊度範囲（第１疲弊度範囲、第２疲弊度範囲、…）と、複数の疲弊度範囲に対してそれぞれ設定されたΔＶｖｆの組とが対応付けられて管理されている。例えば、第１疲弊度範囲については、複数のワード線ＷＬ（ＷＬ０，ＷＬ１，…）に対して、調整値ΔＶｖｆ（ΔＶｖｆ０，ΔＶｖｆ１，…）が設定されている。同様に、第２疲弊度範囲については、複数のワード線ＷＬ（ＷＬ０，ＷＬ１，…）に対して、調整値ΔＶｖｆ’（ΔＶｖｆ０’，ΔＶｖｆ１’，…）が設定されている。第３疲弊度範囲については、複数のワード線ＷＬ（ＷＬ０，ＷＬ１，…）に対して、調整値ΔＶｖｆ’ ’（ΔＶｖｆ０’ ’，ΔＶｖｆ１’ ’，…）が設定されている。

本実施形態では、第２疲弊度範囲は、第１疲弊度範囲と比べて、選択ブロックＢＬＫの疲弊度（複数のセルトランジスタＭＴの平均疲弊度）が高い。また、第３疲弊度範囲は、第２疲弊度範囲と比べて、選択ブロックＢＬＫの疲弊度（複数のセルトランジスタＭＴの平均疲弊度）がさらに高い。

そして、第２疲弊度範囲についての調整値ΔＶｖｆ’（ΔＶｖｆ０’，ΔＶｖｆ１’，…）は、第１疲弊度範囲についての調整値ΔＶｖｆ（ΔＶｖｆ０，ΔＶｖｆ１，…）と比べて小さい。すなわち、第２疲弊度範囲において選択ワード線ＷＬに印加される調整後のベリファイ電圧ＶｖｆＳは、第１疲弊度範囲において選択ワード線ＷＬに印加される調整後のベリファイ電圧ＶｖｆＳと比べて高い。

この場合、例えば、ベリファイ電圧ＡＶのデフォルト値と、調整値ΔＶｖｆ０とに基づいて導出されたベリファイ電圧ＡＶＳは、「第１ベリファイ電圧」の一例である。一方で、ベリファイ電圧ＡＶのデフォルト値と、調整値ΔＶｖｆ０’とに基づいて導出されたベリファイ電圧ＡＶＳは、「第５ベリファイ電圧」の一例である。

同様に、第３疲弊度範囲についての調整値ΔＶｖｆ’ ’（ΔＶｖｆ０’ ’，ΔＶｖｆ１’ ’，…）は、第２疲弊度範囲についての調整値ΔＶｖｆ’（ΔＶｖｆ０’，ΔＶｖｆ１’，…）と比べて小さい。すなわち、第３疲弊度範囲において選択ワード線ＷＬに印加される調整後のベリファイ電圧ＶｖｆＳは、第２疲弊度範囲において選択ワード線ＷＬに印加される調整後のベリファイ電圧ＶｖｆＳと比べて高い。

なお、第１疲弊度範囲についての複数の調整値ΔＶｖｆ（ΔＶｖｆ０，ΔＶｖｆ１，…）は、互いに同じでもよく相違してもよい。同様に、第２疲弊度範囲についての複数の調整値ΔＶｖｆ’（ΔＶｖｆ０’，ΔＶｖｆ１’，…）は、互いに同じでもよく相違してもよい。第３疲弊度範囲についての複数の調整値ΔＶｖｆ’ ’（ΔＶｖｆ０’ ’，ΔＶｖｆ１’ ’，…）は、互いに同じでもよく相違してもよい。

本実施形態では、メモリコントローラ２００は、選択ブロックＢＬＫの疲弊度（複数のセルトランジスタＭＴの平均疲弊度）が第１疲弊度範囲に含まれると判定した場合、第１疲弊度範囲に対応して設定された調整値ΔＶｖｆ（ΔＶｖｆ０，ΔＶｖｆ１，…）を用いてベリファイ電圧Ｖｖｆを調整することを選択メモリ装置１００に指示する。同様に、メモリコントローラ２００は、選択ブロックＢＬＫの疲弊度（複数のセルトランジスタＭＴの平均疲弊度）が第２疲弊度範囲に含まれると判定した場合、第２疲弊度範囲に対応して設定された調整値ΔＶｖｆ’（ΔＶｖｆ０’，ΔＶｖｆ１’，…）を用いてベリファイ電圧Ｖｖｆを調整することを選択メモリ装置１００に指示する。メモリコントローラ２００は、選択ブロックＢＬＫの疲弊度（複数のセルトランジスタＭＴの平均疲弊度）が第３疲弊度範囲に含まれると判定した場合、第３疲弊度範囲に対応して設定された調整値ΔＶｖｆ’ ’（ΔＶｖｆ０’ ’，ΔＶｖｆ１’ ’，…）を用いてベリファイ電圧Ｖｖｆを調整することを選択メモリ装置１００に指示する。

＜３．３．作用＞
セルトランジスタＭＴは、疲弊が進んでいない状態では、ベリファイ電圧Ｖｖｆの電圧レベルを下げて、疲弊が進みにくいようにすることが好ましい。一方で、セルトランジスタＭＴは、疲弊が進んだ場合、書き込まれたデータが失われやすくなる。そのため、セルトランジスタＭＴは、疲弊が進んだ状態では、ベリファイ電圧Ｖｖｆの電圧レベルを上げる（電圧レベルをデフォルト値に近付ける）ことで、セルトランジスタＭＴの閾値電圧を上げることが好ましい場合がある。

そこで、本実施形態では、疲弊が小さな状態において選択ワード線ＷＬに印加されるベリファイ電圧Ｖｖｆの値を小さくするようにベリファイ電圧Ｖｖｆが調整される。これにより、セルトランジスタＭＴの疲弊を進みにくくすることができる。一方で、本実施形態では、疲弊が進んだ状態において選択ワード線ＷＬに印加されるベリファイ電圧Ｖｖｆの値をより大きくするようにベリファイ電圧Ｖｖｆが調整される。これにより、セルトランジスタＭＴにおけるデータの消失を抑制し、メモリシステム１の信頼性を高めることができる。

（第４の実施形態）
次に、第４の実施形態について説明する。本実施形態では、第１から第３の実施形態のメモリコントローラ２００による動作がホスト装置２により行われる点で、第１から第３の実施形態とは異なる。なお、以下に説明する以外の構成は、第１の実施形態と同様である。

＜４．１．構成＞
図２０は、第４の実施形態の情報処理システム４の機能ブロックを示す。図２０に示すように、情報処理システム４は、ホスト装置２および１または複数のメモリシステム１を含む。図２０は１つのメモリシステム１の例を示し、以下の記述は１つのメモリシステム１の例に関する。

ホスト装置２は、ＣＰＵ４１、ＲＡＭ４２、およびコントローラ４３を含む。ＲＡＭ２２は、情報処理システム４が電源を供給されてオンしている間、種々のプログラム（ファームウェア）および種々のデータを保持する。保持されるプログラムの例は、オペレーティングシステム（ＯＳ）、ファイルシステム、アプリケーションソフトウェアレイヤなどを含む。本実施形態では、第１の実施形態で記述した動作管理テーブルＴ１の一部または全部、および調整値管理テーブルＴ２は、ＲＡＭ４２に保持される。

ＣＰＵ４１は、ＲＡＭ４２上のプログラムを実行することにより、種々の処理を行う。ＣＰＵ４１はまた、ＰＣＩｅ等の通信規格に則ったバスを介してコントローラ４３に接続されている。ＣＰＵ４１は、ＰＣＩｅに則ってコントローラ４３と通信し、ＰＣＩｅに則ってコントローラ４３を制御する。

コントローラ４３はまた、ＡＴＡ、ＳＡＴＡ、およびＳＡＳ等の通信規格に則ったバスを介して各メモリシステム１と接続されている。コントローラ４３は、ＣＰＵが則るインターフェイスと、メモリシステム１がその外部との通信のために則るインターフェイスが相違する場合に、２つのインターフェイスの一方に則った信号を他方に則った信号に変換する。

ホスト装置２は、第１の実施形態と同様に、メモリシステム１にデータを書き込んだり、メモリシステム１からデータを読み出したり、メモリシステム１中のデータを消去したりすることをメモリシステム１に指示できる。さらに、ホスト装置２は、データの書き込み、読み出し、および消去以外の指示をメモリシステム１に送信することができる。そのような指示は、例えば、メモリ装置１００の状態を示す信号の出力、ホスト装置２によって開始および管理されるガベージコレクション、種々の条件を指定した上でのデータの書き込み、読み出し、および消去を含む。これらの処理のメモリシステム１への指示の実行は、ＯＳ、アプリケーションソフトウェアレイヤ、ファイルシステムなどにより決定される。

＜４．２．動作＞
本実施形態では、差ΔＶｐｇｍＬの使用および調整値ΔＶｖｆの付加されたベリファイ電圧Ｖｖｆの使用がホスト装置２により決定される。そして、ホスト装置２は、決定された書き込みをメモリシステム１に指示する。すなわち、ホスト装置２は、第１から第３の実施形態におけるメモリコントローラ２００からメモリ装置１００への指示と同様に、調整値により調整されたベリファイ電圧ＶｖｆＳを用いてベリファイを行うことをメモリシステム１に指示する。そして、メモリコントローラ２００は、ホスト装置２から指示された書き込みをメモリ装置１００に対して行う。

＜４．３．利点＞
本実施形態によれば、ホスト装置２によって、第１から第３の実施形態と同じく、ベリファイ電圧Ｖｖｆの調整が行われる。これにより、第１から第３の実施形態と同じ利点が得られる。

以上、第１から第４の実施形態について説明したが、実施形態の構成は、上記例に限定されない。例えば、メモリセルアレイ１１は、第２の実施形態で記述された積層体１１２および複数のピラー１１３のセットを、第１方向Ｚに複数段有していてもよい。

また、先にプログラムされたワード線ＷＬ（先に書き込みが行われたセルトランジスタＭＴに接続されたワード線）は、その後にプログラムされる多数のワード線ＷＬからのパス電圧（Ｖｐａｓｓ）を受ける。このため、先にプログラムされたワード線ＷＬについての閾値電圧分布は、広くなりやすい（特に、高電位側の裾が広くなりやすい）。そのため、メモリコントローラ２００は、第１から第４の実施形態と同様に、ベリファイ電圧Ｖｖｆの調整値ΔＶｖｆを用いることで、複数のワード線ＷＬのなかで先にプログラムされる第１ワード線ＷＬに印加される第１ベリファイ電圧を、第１ワード線ＷＬよりも後にプログラムされる第２ワード線ＷＬに印加される第２ベリファイ電圧よりも小さくする。なお、第１ベリファイ電圧は、例えば、第１ワード線ＷＬに接続された第１セルトランジスタに第１データ値の書き込みが完了したかを判定する場合に、第１ワード線ＷＬに印加されるベリファイ電圧である。また、第２ベリファイ電圧は、例えば、第２ワード線ＷＬに接続された第２セルトランジスタに第１データ値の書き込みが完了したかを判定する場合に、第２ワード線ＷＬに印加されるベリファイ電圧である。

以上説明した第１から第４の実施形態では、差ΔＶｐｇｍＬの使用およびベリファイ電圧Ｖｖｆの調整に関する機能は、メモリコントローラ２００またはホスト装置２のプロセッサがプログラムを実行することで実現される場合（ソフトウェア機能部により実現される場合）について説明した。ただし、差ΔＶｐｇｍＬの使用およびベリファイ電圧Ｖｖｆの調整に関する機能の一部または全部は、ＬＳＩ（Large Scale Integration）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field-Programmable Gate Array）などのハードウェアによって実現されてもよいし、ソフトウェア機能部とハードウェアとが協働することで実現されてもよい。

また、第１から第４の実施形態で記述された差ΔＶｐｇｍＬの使用およびベリファイ電圧Ｖｖｆの調整に関する機能は、各メモリ装置１００によって実現されてもよい。この場合、差ΔＶｐｇｍＬの使用およびベリファイ電圧Ｖｖｆの調整に関する機能は、例えば、シーケンサ１２によって実現されてもよい。この場合、動作管理テーブルＴ１の一部または全部、および調整値管理テーブルＴ２は、メモリ装置１００の記憶部１１ａまたはレジスタ１２１に保持される。

第１から第４の実施形態で記述された各機能ブロックは、実施形態のなかで述べた例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。また、実施形態の方法のフローにおけるいずれのステップも、例示の順序に限定されず、そうでないと示されない限り、例示の順序とは異なる順序でおよび（または）別のステップと並行して起こることが可能である。

以上説明した少なくともひとつの実施形態によれば、第１セルトランジスタに第１データ値の書き込みが完了したかを判定する場合に、第１ベリファイ電圧を第１ワード線に印加することを前記メモリ装置に指示し、第２セルトランジスタに前記第１データ値の書き込みが完了したかを判定する場合に、前記第１ベリファイ電圧とは電圧レベルが異なる第２ベリファイ電圧を第２ワード線に印加する。これにより、メモリ装置のより良い制御を行うことができるメモリシステムおよびメモリ装置の制御方法を提供することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…メモリシステム、２…ホスト装置、１００…メモリ装置、１１２ａ…導電層、１１２ｂ…絶縁層、２００…メモリコントローラ、ＭＴ…セルトランジスタ、ＷＬ…ワード線。

Claims (6)

1. 基板と、
   選択トランジスタに接続されたビット線と、
   前記基板上で第１方向に積層され、前記基板から離れたセルトランジスタであるほど前記第１方向とは交差した第２方向の寸法が大きい第１群の複数のセルトランジスタと、
   前記第１群の複数のセルトランジスタに対して前記基板とは反対側に位置し前記第１方向に積層され、前記基板から離れたセルトランジスタであるほど前記第２方向の寸法が大きい第２群の複数のセルトランジスタと、
   前記第１群の複数のセルトランジスタのなかで、前記第２群の複数のセルトランジスタに最も近い第１セルトランジスタに接続された第１ワード線と、
   前記第２群の複数のセルトランジスタのなかで、前記第１群の複数のセルトランジスタに最も近いとともに、前記第１セルトランジスタと比べて前記第２方向の寸法が小さい第２セルトランジスタに接続された第２ワード線とを含み、
   前記第１セルトランジスタと前記第２セルトランジスタは前記ビット線に接続され、かつ、前記選択トランジスタにより共通して選択され、
   前記第１セルトランジスタおよび前記第２セルトランジスタの各々は、２以上のデータ値のいずれか１つが書き込まれ得る、メモリ装置と、
   前記第１セルトランジスタに前記２以上のデータ値のなかの１つである第１データ値の書き込みが完了したかを判定する場合に、第１ベリファイ電圧を前記第１ワード線に印加することを前記メモリ装置に指示し、前記第２セルトランジスタに前記第１データ値の書き込みが完了したかを判定する場合に、前記第１ベリファイ電圧よりも電圧レベルが第１差分電圧低い第２ベリファイ電圧を前記第２ワード線に印加することを前記メモリ装置に指示し、
   前記第１セルトランジスタに前記２以上のデータ値のなかの１つであり前記第１データ値とは異なる第２データ値の書き込みが完了したかを判定する場合に、前記第１ベリファイ電圧とは異なる第３ベリファイ電圧を前記第１ワード線に印加することを前記メモリ装置に指示し、前記第２セルトランジスタに前記第２データ値の書き込みが完了したかを判定する場合に、前記第３ベリファイ電圧よりも電圧レベルが第２差分電圧低い第４ベリファイ電圧を前記第２ワード線に印加することを前記メモリ装置に指示するコントローラと、
   を備え、
   前記第２差分電圧は前記第１差分電圧とは異なるメモリシステム。
2. 前記コントローラは、少なくとも１つの調整値に基づき、前記第１ベリファイ電圧を前記第１ワード線に印加することを前記メモリ装置に指示する、
   請求項１に記載のメモリシステム。
3. 前記コントローラは、第１調整値に基づいて第１基準値から電圧レベルが調整された前記第１ベリファイ電圧を前記第１ワード線に印加することを前記メモリ装置に指示し、前記第１調整値とは異なる第２調整値に基づいて前記第１基準値から電圧レベルが調整された前記第２ベリファイ電圧を前記第２ワード線に印加することを前記メモリ装置に指示する、
   請求項１または請求項２に記載のメモリシステム。
4. 前記第１ワード線は、前記第１ワード線が延びた方向に並ぶ前記第１セルトランジスタを含む複数のセルトランジスタに接続され、
   前記第２ワード線は、前記第２ワード線が延びた方向に並ぶ前記第２セルトランジスタを含む複数のセルトランジスタに接続され、
   前記第１ワード線に接続された前記複数のセルトランジスタに前記第１データ値がそれぞれ書き込まれた場合における前記第１ワード線に接続された前記複数のセルトランジスタの閾値電圧の分布と、前記第２ワード線に接続された前記複数のセルトランジスタに前記第１データ値がそれぞれ書き込まれた場合における前記第２ワード線に接続された前記複数のセルトランジスタの閾値電圧の分布とが、前記第１ベリファイ電圧を前記第２ワード線に印加した場合よりも近付くように、前記第１差分電圧が設定されている、
   請求項１から請求項３のうちいずれか１項に記載のメモリシステム。
5. メモリ装置を制御可能なメモリコントローラであって、
   前記メモリ装置は、
   基板と、
   選択トランジスタに接続されたビット線と、
   前記基板上で第１方向に積層され、前記基板から離れたセルトランジスタであるほど前記第１方向とは交差した第２方向の寸法が大きい第１群の複数のセルトランジスタと、
   前記第１群の複数のセルトランジスタに対して前記基板とは反対側に位置し前記第１方向に積層され、前記基板から離れたセルトランジスタであるほど前記第２方向の寸法が大きい第２群の複数のセルトランジスタと、
   前記第１群の複数のセルトランジスタのなかで、前記第２群の複数のセルトランジスタに最も近い第１セルトランジスタに接続された第１ワード線と、
   前記第２群の複数のセルトランジスタのなかで、前記第１群の複数のセルトランジスタに最も近いとともに、前記第１セルトランジスタと比べて前記第２方向の寸法が小さい第２セルトランジスタに接続された第２ワード線とを含み、
   前記第１セルトランジスタと前記第２セルトランジスタは前記ビット線に接続され、かつ、前記選択トランジスタにより共通して選択され、
   前記第１セルトランジスタおよび前記第２セルトランジスタの各々は、２以上のデータ値のいずれか１つが書き込まれ得るものであり、
   前記メモリコントローラは、
   前記第１セルトランジスタに前記２以上のデータ値のなかの１つである第１データ値の書き込みが完了したかを判定する場合に、第１ベリファイ電圧を前記第１ワード線に印加することを前記メモリ装置に指示し、前記第２セルトランジスタに前記第１データ値の書き込みが完了したかを判定する場合に、前記第１ベリファイ電圧よりも電圧レベルが第１差分電圧低い第２ベリファイ電圧を前記第２ワード線に印加することを前記メモリ装置に指示し、
   前記第１セルトランジスタに前記２以上のデータ値のなかの１つであり前記第１データ値とは異なる第２データ値の書き込みが完了したかを判定する場合に、前記第１ベリファイ電圧とは異なる第３ベリファイ電圧を前記第１ワード線に印加することを前記メモリ装置に指示し、前記第２セルトランジスタに前記第２データ値の書き込みが完了したかを判定する場合に、前記第３ベリファイ電圧よりも電圧レベルが第２差分電圧低い第４ベリファイ電圧を前記第２ワード線に印加することを前記メモリ装置に指示し、
   前記第２差分電圧は前記第１差分電圧とは異なるメモリコントローラ。
6. 選択トランジスタに接続されたビット線と、基板上で第１方向に積層され、前記基板から離れたセルトランジスタであるほど前記第１方向とは交差した第２方向の寸法が大きい第１群の複数のセルトランジスタと、前記第１群の複数のセルトランジスタに対して前記基板とは反対側に位置して前記第１方向に積層され、前記基板から離れたセルトランジスタであるほど前記第２方向の寸法が大きい第２群の複数のセルトランジスタと、前記第１群の複数のセルトランジスタのなかで、前記第２群の複数のセルトランジスタに最も近い第１セルトランジスタに接続された第１ワード線と、前記第２群の複数のセルトランジスタのなかで、前記第１群の複数のセルトランジスタに最も近いとともに、前記第１セルトランジスタと比べて前記第２方向の寸法が小さい第２セルトランジスタに接続された第２ワード線とを含み、
   前記第１セルトランジスタと前記第２セルトランジスタは前記ビット線に接続され、かつ、前記選択トランジスタにより共通して選択され、
   前記第１セルトランジスタおよび前記第２セルトランジスタの各々は、２以上のデータ値のいずれか１つが書き込まれ得る、メモリ装置の制御方法であって、
   前記第１セルトランジスタに、前記２以上のデータ値のなかの１つである第１データ値の書き込みが完了したかを判定する場合に、前記第１ワード線に第１ベリファイ電圧を印加し、
   前記第２セルトランジスタに、前記第１データ値の書き込みが完了したかを判定する場合に、前記第２ワード線に、前記第１ベリファイ電圧よりも電圧レベルが第１差分電圧低い第２ベリファイ電圧を印加し、
   前記第１セルトランジスタに、前記２以上のデータ値のなかの１つであり前記第１データ値とは異なる第２データ値の書き込みが完了したかを判定する場合に、前記第１ベリファイ電圧とは異なる第３ベリファイ電圧を前記第１ワード線に印加し、
   前記第２セルトランジスタに前記第２データ値の書き込みが完了したかを判定する場合に、前記第３ベリファイ電圧よりも電圧レベルが第２差分電圧低い第４ベリファイ電圧を前記第２ワード線に印加し、
   前記第２差分電圧は前記第１差分電圧とは異なるメモリ装置の制御方法。

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