KR20210086990A - 패리티를 사용한 메모리 액세스 병렬성 증가 - Google Patents

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KR20210086990A
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Abstract

일부 실시예에서는 메모리 디바이스의 호스트 동작의 병렬성을 증가시키는 메모리 메모리 디바이스가 개시된다. 제1 메모리 다이 내의 제1 스트라이프로부터의 데이터의 제1 블록이 판독되는 동안, 제1 메모리 다이와는 다른 메모리 다이에 저장된 제2 스트라이프에 속하는 데이터의 블록이 동시에 판독된다. 이것은 제2 스트라이프의 패리티 값을 판독하는 것을 포함한다. 그 후, 패리티 데이터는, 제1 다이와는 다른 다이의 제2 스트라이프로부터의 데이터의 블록과 함께, 제1 메모리 다이 내의 블록으로부터의 값을 실제로 판독하지 않고 제1 메모리 다이에 저장된 제2 스트라이프의 데이터의 블록을 결정하는 데 사용된다. 이 재구성은 제1 다이에서 수행되는 다른 데이터에 대한 추가 판독 동작과 병렬로 수행될 수 있다.

Description

패리티를 사용한 메모리 액세스 병렬성 증가{INCREASED MEMORY ACCESS PARALLELISM USING PARITY}
본 명세서에서 설명된 실시형태는 일반적으로 보다 빠른 메모리 판독 동작을 위해 메모리 액세스 병렬성을 증가시키기 위한 시스템 및 방법에 관한 것이다.
메모리 디바이스는 일반적으로 컴퓨터 또는 다른 전자 디바이스의 내부 디바이스, 반도체 디바이스, 집적 회로 디바이스로서 제공된다. 휘발성 및 비휘발성 메모리를 포함한 다양한 유형의 메모리가 있다. 휘발성 메모리는 데이터를 유지하기 위해 전력을 필요로 하며, 그 중에서도 동적 랜덤 액세스 메모리(dynamic random-access memory)(DRAM) 및 동기식 동적 랜덤 액세스 메모리(synchronous dynamic random-access memory)(SDRAM)와 같은 다양한 형태의 랜덤 액세스 메모리(random-access memory)(RAM)를 포함한다. 비휘발성 메모리는 전력이 공급되지 않을 때 저장된 데이터를 유지할 수 있고(일부 경우에 판독 전용 메모리(Read Only Memory)(ROM)로서 구현될 수 있고), 그 중에서도 플래시 메모리(예를 들어, NAND 또는 NOR 플래시), 전기적 소거가능 프로그램가능 ROM(electrically erasable programmable ROM)(EEPROM), 정적 RAM(SRAM), 강유전성 RAM( Ferroelectric RAM)(FeRAM), 소거가능 프로그램가능 ROM(erasable programmable ROM)(EPROM), 저항 가변 메모리(resistance variable memory), 이를 테면 위상 변화 랜덤 액세스 메모리(phase-change random-access memory)(PCRAM), 저항 랜덤 액세스 메모리(resistive random-access memory)(RRAM), 자기저항 랜덤 액세스 메모리(magnetoresistive random-access memory)(MRAM), 또는 3D XPoint™ 메모리와 같은 하나 이상의 저장 기술을 포함할 수 있다. 메모리를 포함하는 시스템은 다수의 저장 기술을 구현하는 다수의 메모리 디바이스 또는 메모리 시스템을 포함할 수 있다.
플래시 메모리는 광범위한 전자 애플리케이션을 위한 비휘발성 메모리로서 이용된다. 플래시 메모리 디바이스는 일반적으로 높은 메모리 밀도, 높은 신뢰성, 및 낮은 전력 소비를 허용하는 하나의 트랜지스터(one-transistor), 플로팅 게이트 또는 전하 트랩 메모리 셀 중 하나 이상의 그룹을 포함한다. 2개의 일반적인 유형의 플래시 메모리 어레이 아키텍처는 각각의 기본 메모리 셀 구성이 배열된 소위 논리 형태라고 명명된 NAND 및 NOR 아키텍처를 포함한다. 메모리 어레이의 메모리 셀은 일반적으로 매트릭스로 배열된다. 일례에서, 어레이의 행(row)의 각 플로팅 게이트 메모리 셀의 게이트는 액세스 라인(예를 들어, 워드 라인)에 결합된다. NOR 아키텍처에서, 어레이의 열(column)의 각 메모리 셀의 드레인은 데이터 라인(예를 들어, 비트 라인)에 결합된다. NAND 아키텍처에서, 어레이의 스트링(string) 내의 각 메모리 셀의 드레인은 소스 라인과 비트 라인 사이에서 소스로부터 드레인에 직렬로 함께 결합된다.
관리형 NAND(MNAND) 디바이스(예를 들어, UFS™(Universal Flash Storage) 디바이스, 임베디드 MMC 디바이스(eMMC™) 등)용 플래시 메모리 컨트롤러는 일반적으로 메모리 액세스 중에 가상 메모리 어드레스를 물리 메모리 어드레스로 변환하기 위한 L2P(logical to physical) 변환 테이블(페이지 테이블이라고도 알려짐)을 보유하기 위한 정적 랜덤 액세스 메모리(SRAM)를 구현한다. 그러나, SRAM은 일반적으로 전체 L2P(logical to physical) 변환 테이블을 보유할 수 없는 제한된 크기이다. 예를 들어, 일반적인 SRAM은 2MB 정도의 데이터를 보유할 수 있는 반면, 전체 L2P 변환 테이블은 128MB의 데이터를 보유할 수 있다. 일부 실시형태에서, 플래시 메모리 컨트롤러는 단지 전체 L2P 변환 테이블의 작은 파티션인 빈번하게 액세스되는 L2P 노드의 어드레스를 보유하기 위해 128kB 정도를 보유하는 L2P 캐시를 구현할 수 있다. 임의의 이러한 구성에서, 메모리 판독 동작의 효율성을 개선하기 위해 저장된 데이터에 대한 빠른 액세스가 요망된다.
반드시 실제 축척대로 도시되지 않은 도면에서, 동일한 참조 번호는 다른 도면에서 유사한 구성요소를 설명할 수 있다. 다른 문자 접미사를 갖는 동일한 참조 번호는 유사한 구성요소의 다른 경우를 나타낼 수 있다. 도면은 일반적으로 본 명세서에서 설명된 다양한 실시형태를 한정이 아니라 예로서 도시하는 것이다.
도 1은 본 개시의 일부 실시예에 따른 메모리 디바이스를 포함하는 환경의 일 실시예를 도시한다.
도 2 내지 도 3은 본 개시의 일부 실시예에 따른 NAND 아키텍처 반도체 메모리 어레이의 실시예를 도시하는 개략도이다.
도 4는 본 개시의 일부 실시예에 따른 메모리 모듈의 일례를 도시하는 블록도이다.
도 5는 본 개시의 일부 실시예에 따른 호스트 디바이스로부터 NAND 메모리 디바이스로 전송되는 판독 커맨드의 논리 흐름도를 도시한다.
도 6은 본 개시의 일부 실시예에 따른 저장된 데이터의 무결성을 보호하기 위해 패리티를 구현한 메모리 어레이에서의 데이터의 저장을 도시한다.
도 7 및 도 8은 본 개시의 일부 실시예에 따른 병렬로 데이터에 액세스하기 위한 타이밍도를 도시한다.
도 9 및 도 10은 본 개시의 일부 실시예에 따른 메모리 디바이스로부터 데이터를 판독하기 위한 방법을 나타내는 흐름도를 도시한다.
도 11은 본 명세서에 개시된 하나 이상의 실시형태가 구현될 수 있는 머신의 일례를 도시하는 블록도이다.
플래시 메모리 디바이스는 디바이스의 메모리 셀을 복수의 다이로 편성할 수 있으며, 각 다이는 하나 이상의 플레인을 갖고 각 플레인은 하나 이상의 페이지를 갖는다. 메모리 디바이스는 다수의 다이에 걸쳐 스트라이핑된 데이터를 저장할 수 있다. 예를 들어, 데이터의 제1 부분은 제1 다이에 저장될 수 있고, 데이터의 제2 부분은 제2 다이에 저장될 수 있다. 또한, 패리티 값은 제3 다이에 저장될 수 있다. 예를 들어, 패리티 값이 제1 및 제2 부분의 XOR 값인 경우에는, 제1 및 제2 부분 중 어느 하나(둘 다는 아님)의 손실이 손실되지 않은 부분 및 패리티 데이터를 사용하여 복구 가능하다. 이 저장 방식은 단일 다이의 손실이 그 안에 저장된 데이터를 복구 불가능하게 하지 않기 때문에 데이터에 대한 리던던시(redundancy)를 증가시킬 수 있다. 이러한 증가된 리던던시는 L2P 변환 테이블과 같은 중요한 데이터에 유용할 수 있다. 본 명세서에서 사용된 바와 같이 스트라이프(stripe)는 다수의 데이터 값으로 구성되며, 여기서 각 데이터 값은 (예를 들어, 다른 다이에 걸쳐) 메모리 디바이스의 다른 부분에 기록된다. 스트라이프는 다른 데이터 값과 패리티 값이 주어지면 데이터 값 중 하나에 대한 재구성을 허용하는 대응하는 패리티 값을 가질 수 있다.
플래시 메모리 디바이스는 동일한 다이로부터 한 번에 하나의 데이터 부분(예를 들어, 페이지)을 판독하는 것으로 한정될 수 있지만, 동시에 다른 다이로부터의 데이터 부분을 판독할 수 있다. 즉, 메모리 디바이스는 제2 다이 내의 제2 값과 동시에 제1 다이 내의 제1 값을 판독할 수 있다. 일부 실시예에서는 스트라이핑 및 패리티 둘 다를 이용함으로써 메모리 디바이스에서 판독 동작의 병렬성을 증가시키는 방법, 시스템, 머신 판독가능 매체 및 메모리 디바이스가 개시된다. 제1 메모리 다이 내의 제1 스트라이프로부터의 데이터의 제1 블록이 판독되는 동안, 제1 메모리 다이와는 다른 메모리 다이에 저장된 제2 스트라이프에 속하는 데이터의 블록이 동시에 판독된다. 이것은 제2 스트라이프의 패리티 값을 판독하는 것을 포함한다. 그 후, 패리티 데이터는, 제1 다이와는 다른 다이의 제2 스트라이프로부터의 데이터의 블록과 함께, 제1 메모리 다이 내의 블록으로부터의 값을 실제로 판독하지 않고 제1 메모리 다이에 저장된 제2 스트라이프의 데이터의 블록을 결정하는 데 사용된다. 이 재구성은 제1 다이에서 수행되는 다른 데이터에 대한 추가 판독 동작과 병렬로 수행될 수 있으므로, 2개의 판독이 정상적으로 수행되는 대략적인 기간에서 3개의 판독이 제1 다이에서 수행될 수 있다. 이러한 방식으로, 데이터 판독 대역폭은 반드시 메모리 어레이의 판독/기록 속도를 변경하지 않고도 증가될 수 있다.
메모리 디바이스
본 명세서에서 설명된 실시형태에서, 메모리 디바이스는, 예를 들어 하나 (또는 그 이상)의 선택된 스토리지 기술을 구현하는 하나 이상의 메모리 셀 어레이를 구비하는 저장 영역을 포함할 수 있는 개별 메모리 다이를 포함한다. 이러한 메모리 다이는 종종 메모리 어레이(들)를 동작시키기 위한 지원 회로를 포함할 것이다. 이전에 일반적으로 "관리형 메모리 디바이스(managed memory devices)"라고 알려진 다른 예는 하나 이상의 메모리 다이의 동작을 제어하도록 구성된 컨트롤러 기능과 관련된 하나 이상의 메모리 다이의 어셈블리를 포함한다. 이러한 컨트롤러 기능은 본 명세서에서 후술하는 "호스트"와 같은 외부 디바이스와의 상호 운용성(interoperability)을 단순화할 수 있다. 이러한 관리형 메모리 디바이스에서, 컨트롤러 기능은 메모리 어레이도 포함하는 하나 이상의 다이 또는 별도의 다이에서 구현될 수 있다. 다른 실시예에서, 하나 이상의 메모리 디바이스는 SSD(solid-state drive) 저장 볼륨을 형성하기 위해 컨트롤러 기능과 조합될 수 있다. 용어 "메모리 시스템"은 본 명세서에서 하나 이상의 메모리 다이, 및 존재하는 경우, 이러한 메모리 다이에 대한 임의의 컨트롤러 기능을 포함하는 것으로서 사용되므로, 개별 메모리 디바이스, 관리형 메모리 디바이스 및 SSD를 포함한다.
본 개시의 실시형태는 "관리형 NAND" 디바이스라고 하는 NAND 플래시 메모리 셀을 구현하는 관리형 메모리 디바이스의 예로 설명된다. 그러나, 이들 예는 다른 형태의 메모리 디바이스 및/또는 다른 형태의 저장 기술로 구현될 수 있는 본 개시의 범위를 제한하지 않는다.
NAND 플래시 아키텍처 반도체 메모리 어레이는, 게이트에 결합된 워드 라인을 선택함으로써 특정 메모리 셀을 활성화하는 디코더를 통해 액세스된다. 이러한 NAND 메모리 어레이에서는, 드레인측 선택 게이트(SGD) 라인에 높은 바이어스 전압이 인가된다. 각 그룹의 선택되지 않은 메모리 셀의 게이트에 결합된 워드 라인은 각 그룹의 선택되지 않은 메모리 셀을 패스 트랜지스터로서 동작시키기 위해(예를 들어, 자신의 저장된 데이터 값에 의해 제한되지 않는 방식으로 전류를 전달하기 위해) 특정 패스 전압(예를 들어, Vpass)에서 구동된다. 그 후, 전류는 각 그룹의 선택된 메모리 셀에 의해서만 제한되는 각각의 직렬 결합된 그룹을 통해 소스 라인으로부터 비트 라인으로 흘러서, 선택된 메모리 셀의 현재 인코딩된 데이터 값을 비트 라인에 배치시킨다.
각 NAND 플래시 메모리 셀은 하나 또는 다수의 프로그램된 상태로 개별적으로 또는 집합적으로 프로그램될 수 있다. 예를 들어, 싱글레벨 셀(single-level cell)(SLC)은 1비트의 데이터를 나타내는 2개의 프로그램된 상태(예를 들어, 1 또는 0) 중 하나를 나타낼 수 있다. 플래시 메모리 셀은 또한 3개 이상의 프로그램된 상태 중 하나를 나타낼 수 있으며, 각 셀이 둘 이상의 이진수(예를 들어, 둘 이상의 비트)를 나타낼 수 있기 때문에, 메모리 셀의 수를 증가시키지 않고 더 높은 밀도의 메모리를 제조하는 것을 가능하게 한다. 이러한 셀은 멀티스테이트 메모리 셀, 멀티디지트 셀, 또는 멀티레벨 셀(MLC)이라고 지칭될 수 있다. 특정 실시예에서, MLC는 셀당 2비트의 데이터(예를 들어, 4개의 프로그램된 상태 중 하나)를 저장할 수 있는 메모리 셀을 지칭할 수 있고, 트리플레벨 셀(TLC)은 셀당 3비트의 데이터(예를 들어, 8개의 프로그램된 상태 중 하나)를 저장할 수 있는 메모리 셀을 지칭할 수 있으며, 쿼드레벨 셀(QLC)은 셀당 4비트의 데이터를 저장할 수 있다. MLC는 셀당 둘 이상의 비트의 데이터를 저장할 수 있는(즉, 3개 이상의 프로그램된 상태를 나타낼 수 있는) 임의의 메모리 셀(들)을 지칭하기 위해 본 명세서에서 더 넓은 맥락으로 사용된다.
관리형 메모리 디바이스는 인정된 산업 표준에 따라 구성 및 동작될 수 있다. 예를 들어, 관리형 NAND 디바이스는 (비한정적인 예로서), UFS(Universal Flash Storage) 디바이스, 임베디드 MMC 디바이스(eMMC™) 등일 수 있다. 예를 들어, 상기 실시예의 경우에, UFS 디바이스는 JEDEC(Joint Electron Device Engineering Council) 표준(예를 들어, "JEDEC UFS Flash Storage 3.0"이라는 제목의 JEDEC 표준 JESD223D), 및/또는 이러한 표준에 대한 업데이트 또는 후속 버전에 따라 구성될 수 있다. 마찬가지로, 식별된 eMMC 디바이스는 "JEDEC eMMC 표준 5.1"이라는 제목의 JEDEC 표준 JESD84-A51, 및/또는 이러한 표준에 대한 업데이트 또는 후속 버전에 따라 구성될 수 있다. 식별된 표준은 설명된 방법 및 구조가 활용될 수 있는 예시적인 환경으로만 제공된다. 이러한 방법 및 구조는 본 명세서에서 명시적으로 표시된 경우를 제외하고는 식별된 표준(또는 임의의 다른 실제 또는 제안된 표준)을 벗어난 다양한 환경에서 활용될 수 있다.
SSD는 특히, 예를 들어 성능, 크기, 무게, 견고성, 작동 온도 범위 및 전력 소비와 관련하여 이동식 부품을 구비한 기존의 하드 드라이브에 비해 장점을 갖는 컴퓨터의 주 저장 디바이스로서 사용될 수 있다. 예를 들어, SSD는 자기 디스크 드라이브(예를 들어, 전기기계 등)와 관련된 탐색 시간, 레이턴시, 또는 다른 지연을 감소시킬 수 있다. SSD는 플래시 메모리 셀과 같은 비휘발성 메모리 셀을 사용하여 내부 배터리 공급 요구 사항을 제거하므로, 드라이브를 더욱 다양하고 컴팩트하게 할 수 있다.
SSD 및 관리형 메모리 디바이스 둘 다는 다수의 다이 또는 논리 유닛(예를 들어, 논리 유닛 번호(logical unit number) 또는 LUN)을 포함한 다수의 메모리 디바이스를 포함할 수 있고, 메모리 디바이스를 동작시키거나 외부 시스템과 인터페이싱하기 위해 필요한 논리 기능을 수행하는 하나 이상의 프로세서 또는 다른 컨트롤러를 포함할 수 있다. 이러한 SSD 및 관리형 메모리 디바이스는 다수의 메모리 어레이 및 그 위의 주변 회로를 포함하는 하나 이상의 플래시 메모리 다이를 포함할 수 있다. 플래시 메모리 어레이는 다수의 물리 페이지(physical page)로 편성된 다수의 메모리 셀 블록을 포함할 수 있다. 일부 실시예에서, SSD는 또한 DRAM 또는 SRAM(또는 다른 형태의 메모리 다이 또는 다른 메모리 구조)을 포함할 수 있다. 마찬가지로, 관리형 NAND 디바이스는 NAND 스토리지 어레이와 분리되고, 컨트롤러 내부에 있거나 또는 그로부터 분리된 하나 이상의 휘발성 및/또는 비휘발성 메모리 어레이를 포함할 수 있다. SSD와 관리형 NAND 디바이스 둘 다는 메모리 디바이스와 호스트 사이에서 데이터(예를 들어, 사용자 데이터 및 에러 데이터 및 어드레스 데이터 등과 같은 관련된 무결성 데이터)를 전송하기 위한 판독 또는 기록 동작, 또는 메모리 디바이스로부터 데이터를 소거하기 위한 소거 동작과 같은 메모리 동작과 관련하여 호스트로부터 커맨드를 수신할 수 있다.
다음의 상세한 설명에서는, 본 명세서의 일부를 구성하고, 특정 실시형태를 예시적으로 나타내는 첨부 도면을 참조한다. 도면에서, 동일한 참조 번호는 여러 도면에 걸쳐 실질적으로 유사한 구성 요소를 나타낸다. 본 개시의 범위를 벗어나지 않고 다른 실시형태들이 이용될 수 있고, 구조적, 논리적 및 전기적 변화가 이루어질 수 있다. 따라서, 다음의 상세한 설명은 본 발명을 제한하는 의미로 받아들여서는 안 된다.
실시형태가 NAND 매체를 참조하여 본 명세서에서 설명되지만, 실시형태는 NAND 매체에 한정되지 않고 NOR 매체에 적용될 수도 있다. 또한, 실시형태가 주로 관리형 NAND 디바이스를 참조하여 설명되지만, 설명된 실시형태는 대안적으로 나노와이어 메모리, 강유전성 랜덤 액세스 메모리(FeRAM), 자기저항 랜덤 액세스 메모리(MRAM), 플래시 메모리, 스핀 토크 트랜스퍼 랜덤 액세스 메모리(Spin Torque Transfer Random Access Memory)(STTRAM), 저항 랜덤 액세스 메모리(RRAM), 바이트 어드레스가능 3차원 교차점 메모리(3D X-Point), PCM(Phase Change Memory) 등과 같은 다른 유형의 비휘발성 저장 기술로 구현될 수 있다.
도 1은, 사물 인터넷(IoT) 디바이스(예를 들어, 냉장고 또는 다른 가전기기, 센서, 모터 또는 액추에이터, 이동 통신 디바이스, 자동차, 드론 등)와 같은 다양한 제품에 포함되어, 제품의 처리, 통신, 또는 제어를 지원할 수 있는 메모리 디바이스(110)의 일례를 도시한다. 메모리 디바이스(110)는 메모리 컨트롤러(115) 및 메모리 어레이(120)를 포함한다. 메모리 어레이(120)는 다수의 개별 메모리 다이(예를 들어, 2차원(2D) NAND 다이, 또는 3차원(3D) NAND 다이의 스택)를 포함할 수 있다. 메모리 어레이(120)는 반도체 기판의 표면 상에 배열된 2D 구조일 수 있다. 제공된 영역의 메모리 용량을 증가시키고 비용을 감소시키기 위해서, 개별 메모리 셀의 크기가 감소되었다. 대안적으로, 메모리 어레이(120)는 메모리 밀도를 더욱 증가시키고 메모리 비용을 낮출 수 있는 3D NAND 메모리 디바이스와 같은 3D 구조일 수 있다.
이러한 3D NAND 디바이스는 종종 소스에 근접한 하나 이상의 소스측 선택 게이트(SGS)와 비트 라인에 근접한 하나 이상의 드레인측 선택 게이트(SGD) 사이에 (예를 들어, 드레인으로부터 소스에) 직렬로 결합된 저장 셀의 스트링을 포함한다. 일 실시예에서, SGS 또는 SGD는 하나 이상의 전계 효과 트랜지스터(FET) 또는 금속 산화물 반도체(MOS) 구조 디바이스 등을 포함할 수 있다. 일부 실시예에서, 스트링은 각각의 워드 라인을 포함하는 다수의 수직으로 이격된 티어(tier)를 통해 수직으로 연장될 것이다. 반도체 구조는 저장 셀의 스트링에 인접하여 연장되어 스트링의 저장 셀을 위한 채널을 형성할 수 있다. 수직 스트링의 실시예에서, 폴리실리콘 구조는 수직으로 연장하는 필러(vertically extending pillar)의 형태일 수 있다. 일부 실시예에서, 스트링은 "절첩(folded)"될 수 있어, U자형 필러에 대해 배열될 수 있다. 다른 실시예에서는, 다수의 수직 구조가 서로 적층되어 저장 셀 스트링의 적층된 어레이를 형성할 수 있다.
3D 아키텍처 반도체 메모리 기술에서, 수직 구조가 적층되어, 티어의 수, 물리 페이지, 및 이에 따라 메모리 디바이스(예를 들어, 저장 디바이스)의 밀도를 증가시킨다. 일 실시예에서, 메모리 디바이스(110)는 호스트 디바이스의 이산 메모리 또는 저장 디바이스 구성요소일 수 있다. 다른 실시예에서, 메모리 디바이스(110)는 집적 회로(예를 들어, 시스템 온 칩(SOC) 등)의 일부일 수 있거나, 호스트 디바이스의 하나 이상의 다른 구성요소와 함께 적층되거나 또는 다른 방식으로 포함될 수 있다.
메모리 컨트롤러(115)는 호스트(105)로부터 명령어를 수신할 수 있고, 예를 들어 메모리 어레이의 메모리 셀, 플레인, 서브블록, 블록 또는 페이지 중 하나 이상에 데이터를 전송(예를 들어, 기록 또는 소거)하거나 또는 그로부터 데이터를 전송(예를 들어, 판독)하기 위해 메모리 어레이(120)와 통신할 수 있다. 메모리 컨트롤러(115)는, 존재하는 경우 메모리 디바이스에 저장된 명령어를 실행하도록 동작하는 하나 이상의 프로세서를 포함할 수 있는 처리 회로를 포함한다. 본 실시예의 목적을 위해, 명령어는 소프트웨어로도 존재할 수 있지만, 명령어는 펌웨어로 설명될 것이고, 설명된 기능의 전부 또는 일부도 하나 이상의 구성요소 또는 집적 회로를 포함하는 회로로 구현될 수 있다. 일부 실시예에서, 메모리 컨트롤러(115)의 기능은 일부 실시예에서 메모리 컨트롤러(115) 내에 저장될 펌웨어의 명령어를 실행하는 프로세서에 의해 구현된다. 다른 실시예에서, 메모리 컨트롤러(115) 내의 하나 이상의 프로세서는 메모리 어레이(120)에 저장된 명령어를 실행할 수 있다. 마찬가지로, 관리 테이블(130)은 메모리 컨트롤러(115) 또는 메모리 어레이(120)에 저장될 수 있다. 이러한 실시예에서, 명령어 및/또는 관리 테이블(130)은 메모리 어레이(120)의 NAND 다이의 특정 블록에 저장될 수 있고, 동작 동안 메모리 컨트롤러(115)의 작업 메모리 내로 로딩될 수 있다.
메모리 컨트롤러(115)는 도 5 내지 도 9를 참조하여 후술하는 예시적인 방법을 포함한, 본 명세서에서 설명된 방법을 수행하도록 구성(예를 들어, 하드웨어 및/또는 소프트웨어 구현)될 수 있다. 예를 들어, 메모리 컨트롤러(115)는 본 명세서에서 설명된 메모리 판독 및 어드레스 변환 방법을 수행하기 위한 명령어를 저장할 수 있다. 샘플 실시형태에서, 명령어는 메모리 컨트롤러(115)의 프로세서에 의해 구현되는 펌웨어 또는 소프트웨어에 포함될 수 있다. 예를 들어, 메모리 컨트롤러(115)는 메모리 어레이(120)에 걸친 액세스를 제어하고 호스트와 메모리 디바이스(110) 사이에 변환 계층(translation layer)을 제공하도록 구성된 하나 이상의 메모리 제어 유닛, 회로, 또는 구성요소를 포함할 수 있다. 메모리 컨트롤러(115)는 메모리 어레이(120)에 데이터를 전송하거나 또는 그로부터 데이터를 전송하기 위해 하나 이상의 입력/출력(I/O) 회로, 라인, 또는 인터페이스를 포함할 수 있다. 메모리 컨트롤러(115)는 또한 메모리 매니저(125) 및 어레이 컨트롤러(135)를 포함할 수 있다.
메모리 매니저(125)는 특히 다양한 메모리 관리 기능과 관련된 다수의 구성요소 또는 집적 회로와 같은 회로 또는 펌웨어를 포함할 수 있다. 본 설명을 위해, 예시적인 메모리 동작 및 관리 기능이 NAND 메모리의 맥락에서 설명될 것이다. 당업자는 다른 형태의 비휘발성 메모리가 유사한 메모리 동작 또는 관리 기능을 가질 수 있음을 인식할 것이다. 이러한 NAND 관리 기능은 마모 레벨링(wear leveling)(예를 들어, 가비지 수집(garbage collection) 또는 매립(reclamation)), 에러 검출 또는 정정, 블록 폐기, 또는 하나 이상의 다른 메모리 관리 기능을 포함한다. 메모리 매니저(125)는 호스트 커맨드(예를 들어, 호스트로부터 수신된 커맨드)를 디바이스 커맨드(예를 들어, 메모리 어레이의 동작과 관련된 커맨드 등)로 파싱(parse) 또는 포맷하거나, 또는 어레이 컨트롤러(135) 또는 메모리 디바이스(110)의 하나 이상의 다른 구성요소를 위한 (예를 들어, 다양한 메모리 관리 기능을 달성하기 위한) 디바이스 커맨드를 생성할 수 있다.
메모리 매니저(125)는 메모리 디바이스(110)의 하나 이상의 구성요소와 관련된 다양한 정보(예를 들어, 메모리 컨트롤러(115)에 결합된 메모리 어레이 또는 하나 이상의 메모리 셀과 관련된 다양한 정보)를 유지하도록 구성된 한 세트의 관리 테이블(130)을 포함할 수 있다. 예를 들어, 관리 테이블(130)은 메모리 컨트롤러(115)에 결합된 메모리 셀의 하나 이상의 블록에 대한 블록 에이지(blok age), 블록 소거 카운트, 에러 이력, 또는 하나 이상의 에러 카운트(예를 들어, 기록 동작 에러 카운트, 판독 비트 에러 카운트, 판독 동작 에러 카운트, 소거 에러 카운트 등)에 관한 정보를 포함할 수 있다. 특정 실시예에서, 하나 이상의 에러 카운트에 대한 검출된 에러의 수가 임계값을 초과하는 경우, 비트 에러는 정정 불가능한 비트 에러라고 지칭될 수 있다. 관리 테이블(130)은 특히 정정 가능한 또는 정정 불가능한 비트 에러의 카운트를 유지할 수 있다.
어레이 컨트롤러(135)는 특히 메모리 컨트롤러(115)에 결합된 메모리 디바이스(110)의 하나 이상의 메모리 셀에 데이터를 기록하거나, 그로부터 데이터를 판독하거나, 또는 그를 소거하는 것과 관련된 메모리 동작을 제어하도록 구성된 회로 또는 구성요소를 포함할 수 있다. 어레이 컨트롤러(135)는 에러 정정 코드(ECC) 구성요소(140)를 포함할 수 있고, 이는 특히 메모리 컨트롤러(115)에 결합된 메모리 디바이스(110)의 하나 이상의 메모리 셀에 데이터를 기록하는 것 또는 그로부터 데이터를 판독하는 것과 관련된 에러를 검출 또는 정정하도록 구성된 ECC 엔진 또는 다른 회로를 포함할 수 있다. 메모리 컨트롤러(115)는 호스트와 메모리 디바이스(110) 사이에서 전송되는 데이터의 무결성을 유지하거나, 또는 (예를 들어, 여분의 RAID 스토리지 등을 사용하여) 저장된 데이터의 무결정을 유지하면서, 다양한 동작 또는 데이터의 저장과 관련된 에러 발생(예를 들어, 비트 에러, 동작 에러 등)을 능동적으로 검출 및 복구하도록 구성될 수 있으며, 고장난 메모리 리소스(예를 들어, 메모리 셀, 메모리 어레이, 페이지, 블록 등)를 제거(예를 들어, 폐기)하여 미래의 에러를 방지할 수 있다.
일부 실시예에서, 메모리 어레이는 다수의 NAND 다이를 포함할 수 있고, 특정 NAND 다이에 대한 메모리 컨트롤러(115)의 하나 이상의 기능은 해당 특정 다이 상의 온다이(on-die) 컨트롤러에 의해 구현될 수 있다. 각 다이, 플레인, 수퍼블록, 블록, 페이지 등에 대한 컨트롤러와 같은 제어 기능의 다른 편성 및 묘사도 활용될 수 있다.
메모리 어레이(120)는, 예를 들어 다수의 디바이스, 반도체 다이, 플레인, 서브블록, 블록, 또는 페이지로 배열된 수개의 메모리 셀을 포함할 수 있다. 동작 시, 데이터는 일반적으로 페이지 단위로 NAND 메모리 디바이스(110)에 기록되거나 그로부터 판독되며, 블록 단위로 소거된다. 그러나, 하나 이상의 메모리 동작(예를 들어, 판독, 기록, 소거 등)은 원하는 대로 더 크거나 더 작은 메모리 셀 그룹에서 수행될 수 있다. NAND 메모리 디바이스(110)의 데이터 전송 크기는 일반적으로 페이지라고 지칭되고; 반면에 호스트의 데이터 전송 크기는 일반적으로 섹터라고 지칭된다.
데이터의 페이지는 다수의 바이트의 사용자 데이터(예를 들어, 다수의 데이터 섹터를 포함하는 데이터 페이로드) 및 그의 대응하는 메타데이터(metadata)를 포함할 수 있지만, 페이지의 크기는 종종 사용자 데이터를 저장하는 데 사용되는 바이트의 수만을 지칭한다. 일례로서, 4kB의 페이지 크기를 갖는 데이터의 페이지는 4kB의 사용자 데이터(예를 들어, 512B의 섹터 크기를 가정하는 8개의 섹터)뿐만 아니라, 무결성 데이터(예를 들어, 에러 검출 또는 정정 코드 데이터), 어드레스 데이터(예를 들어, 논리 어드레스 데이터 등), 또는 사용자 데이터와 관련된 다른 메타데이터와 같은, 사용자 데이터에 대응하는 다수의 바이트(32B, 54B, 224B 등)의 메타데이터를 포함할 수 있다.
상이한 유형의 메모리 셀 또는 메모리 어레이(120)는 상이한 페이지 크기를 제공할 수 있거나, 또는 그와 관련된 상이한 양의 메타데이터를 필요로 할 수 있다. 예를 들어, 상이한 메모리 디바이스 유형은, 데이터의 페이지의 무결성을 보장하는 데 필요한 상이한 양의 메타데이터를 유발할 수 있는 상이한 비트 에러율을 가질 수 있다(예를 들어, 비트 에러율이 높은 메모리 디바이스는 비트 에러율이 낮은 메모리 디바이스보다 더 많은 바이트의 에러 정정 코드 데이터를 필요로 할 수 있다). 일례로서, 멀티레벨 셀(MLC) NAND 플래시 디바이스는 대응하는 싱글레벨 셀(SLC) NAND 플래시 디바이스보다 더 높은 비트 에러율을 가질 수 있다. 이와 같이, MLC 디바이스는 대응하는 SLC 디바이스보다 에러 데이터에 대해 더 많은 메타데이터 바이트를 필요로 할 수 있다.
도 2는, 블록(예를 들어, 블록 A(201A), 블록 B(201B) 등) 및 서브블록(예를 들어, 서브블록 A0(201A0), 서브블록 An(201An), 서브블록 B0(201B0), 서브블록 Bn(201Bn) 등)으로 편성된 다수의 메모리 셀 스트링(예를 들어, 제1 내지 제3 A0 메모리 스트링(205A0-207A0), 제1 내지 제3 An 메모리 스트링(205An-207An), 제1 내지 제3 B0 메모리 스트링(205B0-207B0), 제1 내지 제3 Bn 메모리 스트링(205Bn-207Bn) 등)을 포함하는, 도 1에 도시된 유형의 NAND 메모리 디바이스(110)의 3D NAND 아키텍처 반도체 메모리 어레이(200)의 일례를 도시하는 개략도이다. 메모리 어레이(200)는 블록, 디바이스, 또는 메모리 디바이스(110)의 다른 유닛에서 일반적으로 발견되는 더 많은 수의 유사한 구조의 일부를 나타낸다.
메모리 셀의 각 스트링은, 소스 라인(SRC)(235) 또는 소스측 선택 게이트(SGS)(예를 들어, 제1 내지 제3 A0 SGS(231A0-233A0), 제1 내지 제3 An SGS(231An-233An), 제1 내지 제3 B0 SGS(231B0-233B0), 제1 내지 제3 Bn SGS(231Bn-233Bn) 등)와 드레인측 선택 게이트(SGD)(예를 들어, 제1 내지 제3 A0 SGD(226A0-228A0), 제1 내지 제3 An SGD(226An-228An), 제1 내지 제3 B0 SGD(226B0-228B0), 제1 내지 제3 Bn SGD(226Bn-228Bn) 등) 사이에서 소스로부터 드레인에 Z 방향으로 적층된 전하 저장 트랜지스터(예를 들어, 플로팅 게이트, 트랜지스터, 전하 트랩핑 구조체 등)의 다수의 티어를 포함한다. 3D 메모리 어레이 내의 메모리 셀의 각 스트링은 데이터 라인(예를 들어, 비트 라인(BL) BL0-BL2(220-222))으로서 X 방향을 따라, 그리고 물리 페이지로서 Y 방향을 따라 배열될 수 있다.
물리 페이지 내에서, 각 티어는 메모리 셀의 행을 나타내고, 메모리 셀의 각 스트링은 열을 나타낸다. 서브블록은 하나 이상의 물리 페이지를 포함할 수 있다. 블록은 다수의 서브블록(또는 물리 페이지)(예를 들어, 128, 256, 384 등)을 포함할 수 있다. 본 명세서에서는 2개의 블록을 갖고, 각 블록이 2개의 서브블록을 갖고, 각 서브블록이 단일의 물리 페이지를 갖고, 각 물리 페이지가 메모리 셀의 3개의 스트링을 갖고, 각 스트링이 메모리 셀의 8개의 티어를 갖는 것으로 도시되어 있지만, 다른 실시예에서, 메모리 어레이(200)는 더 많거나 더 적은 블록, 서브블록, 물리 페이지, 메모리 셀의 스트링, 메모리 셀, 또는 티어를 포함할 수 있다. 예를 들어, 메모리 셀의 각 스트링은 더 많거나 더 적은 티어(예를 들어, 16, 32, 64, 128 등)뿐만 아니라, 원하는 대로 전하 저장 트랜지스터(예를 들어, 게이트, 데이터 라인 등) 위 또는 아래에 반도체 재료의 하나 이상의 추가 티어를 포함할 수 있다. 일례로서, 48GB TLC NAND 메모리 디바이스는 페이지당 18,592 바이트(B)의 데이터(16,384 + 2208 바이트), 블록당 1536 페이지, 플레인당 548 블록, 및 디바이스당 4개 이상의 플레인을 포함할 수 있다.
메모리 어레이(200) 내의 각 메모리 셀은, 원하는 대로 특정 티어, 또는 티어의 일부에 걸쳐 제어 게이트(CG)를 집합적으로 결합하는, 액세스 라인(예를 들어, 워드 라인(WL) WL00-WL70(210A-217A), WL01-WL71(210B-217B))에 결합된(예를 들어, 전기적으로 또는 달리 동작 가능하게 연결된) 제어 게이트(CG)를 포함한다. 3D 메모리 어레이 내의 특정 티어, 및 이에 따라 스트링 내의 특정 메모리 셀은 각각의 액세스 라인을 사용하여 액세스되거나 제어될 수 있다. 선택 게이트의 그룹은 다양한 선택 라인을 사용하여 액세스될 수 있다. 예를 들어, 제1 내지 제3 A0 SGD(226A0-228A0)는 A0 SGD 라인 SGDA0(225A0)을 사용하여 액세스될 수 있고, 제1 내지 제3 An SGD(226An-228An)는 An SGD 라인 SGDAn(225An)을 사용하여 액세스될 수 있으며, 제1 내지 제3 B0 SGD(226B0-228B0)는 B0 SGD 라인 SGDB0(225B0)을 사용하여 액세스될 수 있고, 제1 내지 제3 Bn SGD(226Bn-228Bn)는 Bn SGD 라인 SGDBn(225Bn)을 사용하여 액세스될 수 있다. 제1 내지 제3 A0 SGS(231A0-233A0) 및 제1 내지 제3 An SGS(231An-233An)는 게이트 선택 라인 SGS0(230A)을 사용하여 액세스될 수 있고, 제1 내지 제3 B0 SGS(231B0-233B0) 및 제1 내지 제3 Bn SGS(231Bn-233Bn)는 게이트 선택 라인 SGS1(230B)을 사용하여 액세스될 수 있다.
일 실시예에서, 메모리 어레이(200)는 각 메모리 셀의 제어 게이트(CG) 또는 어레이의 각각의 티어의 선택 게이트(또는 CG 또는 선택 게이트의 일부)를 결합하도록 구성된 다수의 레벨의 반도체 재료(예를 들어, 폴리 실리콘 등)를 포함할 수 있다. 어레이 내의 메모리 셀의 특정 스트링은 비트 라인(BL)과 선택 게이트의 조합 등을 사용하여 액세스, 선택 또는 제어될 수 있고, 특정 스트링 내의 하나 이상의 티어에서의 특정 메모리 셀은 하나 이상의 액세스 라인(예를 들어, WL)을 사용하여 액세스, 선택 또는 제어될 수 있다.
도 3은 스트링(예를 들어, 제1 내지 제3 스트링(305-307)) 및 티어(예를 들어, 각각의 워드 라인(WL)(WL0-WL7(310-317)), 드레인측 선택 게이트(SGD) 라인(325), 소스측 선택 게이트(SGS) 라인(330) 등으로서 도시됨)의 2차원 어레이로 배열된 복수의 메모리 셀(302), 및 센스 증폭기 또는 디바이스(360)를 포함하는 NAND 아키텍처 반도체 메모리 어레이(300)의 일부의 예시적인 개략도를 도시한다. 예를 들어, 메모리 어레이(300)는 도 2에 도시된 바와 같은 3D NAND 아키텍처 반도체 메모리 디바이스(200)의 메모리 셀의 하나의 물리 페이지의 일부의 예시적인 개략도를 도시할 수 있다.
메모리 셀의 각 스트링은 각각의 소스측 선택 게이트(SGS)(예를 들어, 제1 내지 제3 SGS(331-333))를 사용하여 소스 라인(SRC)에 결합되고, 각각의 드레인측 선택 게이트(SGD)(예를 들어, 제1 내지 제3 SGD(326-328))를 사용하여 각각의 데이터 라인(예를 들어, 제1 내지 제3 비트 라인(BL) BL0-BL2(320-322))에 결합된다. 도 3의 실시예에서는 (예를 들어, 워드 라인(WL) WL0-WL7(310-317) 사용하는) 8개의 티어 및 3개의 데이터 라인(BL0-BL2(326-328))으로 도시되었지만, 다른 실시예는 원하는 대로 더 많거나 더 적은 티어 또는 데이터 라인을 갖는 메모리 셀의 스트링을 포함할 수 있다.
예시적인 메모리 어레이(300)와 같은 NAND 아키텍처 반도체 메모리 어레이에서, 선택된 메모리 셀(302)의 상태는 선택된 메모리 셀을 포함하는 특정 데이터 라인과 관련된 전류 또는 전압 변동을 감지함으로써 액세스될 수 있다. 메모리 어레이(300)는 하나 이상의 드라이버를 사용하여 (예를 들어, 제어 회로, 하나 이상의 프로세서, 디지털 로직 등에 의해) 액세스될 수 있다. 일 실시예에서, 하나 이상의 드라이버는 특정 메모리 셀 또는 메모리 셀 세트에서 수행될 원하는 동작의 유형에 따라 하나 이상의 데이터 라인(예를 들어, 비트 라인 BL0-BL2), 액세스 라인(예를 들어, 워드 라인 WL0-WL7), 또는 선택 게이트에 특정 전위를 구동함으로써 특정 메모리 셀, 또는 메모리 셀 세트를 활성화할 수 있다.
데이터를 메모리 셀에 프로그래밍 또는 기록하기 위해, 프로그래밍 전압(Vpgm)(예를 들어, 하나 이상의 프로그래밍 펄스 등)이 선택된 워드 라인(예를 들어, WL4)에, 그리고 이에 따라 선택된 워드 라인에 결합된 각 메모리 셀의 제어 게이트(예를 들어, WL4에 결합된 메모리 셀의 제1 내지 제3 제어 게이트(CG)(341-343))에 인가될 수 있다. 프로그래밍 펄스는, 예를 들어 15V 또는 그 근처에서 개시할 수 있으며, 특정 예에서는 각 프로그래밍 펄스 인가 중에 크기가 증가할 수 있다. 프로그램 전압이 선택된 워드 라인에 인가되는 동안, 접지 전위(예를 들어, Vss)와 같은 전위가 프로그래밍 대상인 메모리 셀의 데이터 라인(예를 들어, 비트 라인) 및 기판(및 이에 따라 소스와 드레인 사이의 채널)에 인가될 수 있어, 채널로부터 대상 메모리 셀의 플로팅 게이트로 전하를 전송(예를 들어, 직접 주입 또는 FN(Fowler-Nordheim) 터널링 등)할 수 있게 한다.
대조적으로, 패스 전압(Vpass)이 프로그래밍 대상이 아닌 메모리 셀을 갖는 하나 이상의 워드 라인에 인가될 수 있거나, 또는 금지 전압(예를 들어, Vcc)이 프로그래밍 대상이 아닌 메모리 셀을 갖는 데이터 라인(예컨대, 비트 라인)에 인가될 수 있어, 예를 들어 채널로부터 이러한 대상이 아닌 메모리 셀의 플로팅 게이트로 전하가 전송되는 것을 금지한다. 패스 전압은, 예를 들어 프로그래밍 대상인 워드 라인에 인가된 패스 전압의 근접성에 따라 가변적일 수 있다. 금지 전압은 접지 전위(예를 들어, Vss)에 대해 외부 공급원 또는 공급부(예를 들어, 배터리, AC-DC 컨버터 등)로부터의 전압과 같은 공급 전압(Vcc)을 포함할 수 있다.
일례로서, 프로그래밍 전압(예를 들어, 15V 이상)이 WL4와 같은 특정 워드 라인에 인가되는 경우, 10V의 패스 전압이 WL3, WL5 등과 같은 하나 이상의 다른 워드 라인에 인가되어, 대상이 아닌 메모리 셀의 프로그래밍을 금지하거나, 또는 프로그래밍 대상이 아닌 이러한 메모리 셀에 저장된 값을 유지할 수 있다. 인가된 프로그램 전압과 대상이 아닌 메모리 셀 사이의 거리가 증가함에 따라, 대상이 아닌 메모리 셀의 프로그래밍을 억제하는 데 필요한 패스 전압이 감소할 수 있다. 예를 들어, 15V의 프로그래밍 전압이 WL4에 인가되는 경우, 10V의 패스 전압이 WL3 및 WL5에 인가될 수 있고, 8V의 패스 전압이 WL2 및 WL6에 인가될 수 있으며, 7V의 패스 전압이 WL1 및 WL7 등에 인가될 수 있다. 다른 실시예에서는, 패스 전압, 또는 워드 라인의 수 등이 더 높거나 더 낮거나, 또는 더 많거나 더 적을 수 있다.
하나 이상의 데이터 라인(예를 들어, 제1, 제2 또는 제3 비트 라인 BL0-BL2(320-322))에 결합된 센스 증폭기(360)는 특정 데이터 라인 상의 전압 또는 전류를 감지함으로써 각각의 데이터 라인에서 각 메모리 셀의 상태를 검출할 수 있다.
하나 이상의 프로그래밍 펄스(예를 들어, Vpgm)의 인가 사이에, 선택된 메모리 셀이 의도된 프로그래밍 상태에 도달했는지를 결정하기 위해 검증 동작이 수행될 수 있다. 선택된 메모리 셀이 의도한 프로그램된 상태에 도달한 경우, 추가 프로그래밍이 금지될 수 있다. 선택된 메모리 셀이 의도한 프로그램된 상태에 도달하지 않은 경우, 추가 프로그래밍 펄스가 인가될 수 있다. 선택된 메모리 셀이 프로그래밍 펄스의 특정 수(예를 들어, 최대 수) 후에 의도한 프로그램된 상태에 도달하지 않은 경우, 선택된 메모리 셀, 또는 이러한 선택된 메모리 셀과 관련된 스트링, 블록 또는 페이지가 불량(defective)으로서 마킹될 수 있다.
메모리 셀 또는 메모리 셀의 그룹을 소거하기 위해(예를 들어, 소거는 일반적으로 블록 또는 서브블록 단위로 수행됨), 소거 전압(Vers)(예를 들어, 일반적으로 Vpgm)이 (예를 들어, 하나 이상의 비트 라인, 선택 게이트 등을 사용하여) 소거 대상인 메모리 셀의 기판(및 이에 따라 소스와 드레인 사이의 채널)에 인가될 수 있는 한편, 대상 메모리 셀의 워드 라인은 접지(Vss)와 같은 전위로 유지되어, 대상 메모리 셀의 플로팅 게이트로부터 채널로 전하를 전송(예를 들어, 직접 주입 또는 FN(Fowler-Nordheim) 터널링 등)하게 한다.
도 4는 복수의 메모리 셀(404)을 갖는 메모리 어레이(402), 및 메모리 어레이(402)와의 통신을 제공하거나, 메모리 어레이(402)에서 하나 이상의 메모리 동작을 수행하기 위한 하나 이상의 회로 또는 구성요소를 포함하는, 도 1에 도시된 유형의 메모리 디바이스(400)의 일례를 도시하는 블록도이다. 메모리 디바이스(400)는 행 디코더(412), 열 디코더(414), 센스 증폭기(420), 페이지 버퍼(422), 선택기(424), 입력/출력(I/O) 회로(426), 및 메모리 제어 유닛(430)을 포함할 수 있다.
메모리 어레이(402)의 메모리 셀(404)은 제1 및 제2 블록(402A, 402B)과 같은 블록으로 배열될 수 있다. 각 블록은 서브블록을 포함할 수 있다. 예를 들어, 제1 블록(402A)은 제1 및 제2 서브블록(402A0, 402An)을 포함할 수 있고, 제2 블록(402B)은 제1 및 제2 서브블록(402B0, 402Bn)을 포함할 수 있다. 각 서브블록은 다수의 물리 페이지를 포함할 수 있으며, 각 페이지는 다수의 메모리 셀(404)을 포함한다. 본 명세서에서는 2개의 블록을 갖고, 각 블록은 2개의 서브블록을 갖고, 각 서브블록은 다수의 메모리 셀(404)을 갖는 것으로 도시되어 있지만, 다른 실시예에서 메모리 어레이(402)는 더 많거나 더 적은 블록, 서브블록, 메모리 셀 등을 포함할 수 있다. 다른 실시예에서, 메모리 셀(404)은 다수의 행, 열, 페이지, 서브블록, 블록 등으로 배열될 수 있고, 예를 들어 액세스 라인(406), 제1 데이터 라인(410), 또는 하나 이상의 선택 게이트, 소스 라인 등을 사용하여 액세스될 수 있다.
메모리 제어 유닛(430)은, 예를 들어 원하는 동작(예를 들어, 기록, 판독, 소거 등)을 나타내는 하나 이상의 클록 신호 또는 제어 신호를 포함한, 제어 라인(432) 상에서 수신된 하나 이상의 신호 또는 명령어, 또는 하나 이상의 어드레스 라인(416) 상에서 수신된 어드레스 신호(A0-AX)에 따라 메모리 디바이스(400)의 메모리 동작을 제어할 수 있다. 메모리 디바이스(400) 외부의 하나 이상의 디바이스는 제어 라인(432) 상의 제어 신호, 또는 어드레스 라인(416) 상의 어드레스 신호의 값을 제어할 수 있다. 메모리 디바이스(400) 외부의 디바이스의 예는 호스트, 메모리 컨트롤러, 프로세서, 또는 도 4에 도시되지 않은 하나 이상의 회로 또는 구성요소를 포함할 수 있지만, 이에 한정되지 않는다.
메모리 디바이스(400)는 액세스 라인(406) 및 제1 데이터 라인(410)을 사용하여 데이터를 하나 이상의 메모리 셀(404)에 전송(예를 들어, 기록 또는 소거)하거나 또는 그로부터 전송(예를 들어, 판독)할 수 있다. 메모리 제어 유닛(430)은 행 디코더(412), 열 디코더(414) 및 I/O 회로(426)에 결합된 상태 머신(431)을 포함할 수 있다. 상태 머신(413)은 또한 READY/BUSY 또는 PASS/FAIL과 같은 플래시 메모리의 상태 데이터를 출력할 수 있다. 일부 설계에서, 상태 머신(431)은 프로그래밍 프로세스를 관리하도록 구성될 수 있다. 행 디코더(412) 및 열 디코더(414)는 어드레스 라인(416)으로부터 어드레스 신호(A0-AX)를 수신 및 디코딩하고, 메모리 셀(404) 중 어느 것이 액세스될 것인지를 결정할 수 있으며, 신호를 전술한 바와 같은 액세스 라인(406)(예를 들어, 복수의 워드 라인(WL0-WLm) 중 하나 이상) 또는 제1 데이터 라인(410)(예를 들어, 복수의 비트 라인(BL0-BLn) 중 하나 이상) 중 하나 이상에 제공할 수 있다.
메모리 디바이스(400)는, 제1 데이터 라인(410)을 사용하여 메모리 셀(404) 상의 데이터의 값을 결정(예를 들어, 판독)하거나, 또는 그에 기록될 데이터의 값을 결정하도록 구성된 센스 증폭기(420)와 같은 센스 회로를 포함할 수 있다. 예를 들어, 메모리 셀(404)의 선택된 스트링에서, 센스 증폭기(420) 중 하나 이상은 선택된 스트링을 통해 데이터 라인(410)으로 메모리 어레이(402) 내로 흐르는 판독 전류에 응답하여 선택된 메모리 셀(404) 내의 논리 레벨을 판독할 수 있다.
메모리 디바이스(400) 외부의 하나 이상의 디바이스는 I/O 라인(DQ0-DQN)(408), 어드레스 라인(416)(A0-AX), 또는 제어 라인(432)을 사용하여 메모리 디바이스(400)와 통신할 수 있다. 입력/출력(I/O) 회로(426)는, 예를 들어 제어 라인(432) 및 어드레스 라인(416)에 따라 I/O 라인(408)을 사용하여 페이지 버퍼(422) 또는 메모리 어레이(402)의 내부 또는 외부와 같은 메모리 디바이스(400)의 내부 또는 외부로 데이터의 값을 전송할 수 있다. 페이지 버퍼(422)는 데이터가 메모리 어레이(402)의 관련 부분 내에 프로그램되기 전에 메모리 디바이스(400) 외부의 하나 이상의 디바이스로부터 수신된 데이터를 저장할 수 있거나, 또는 데이터가 메모리 디바이스(400) 외부의 하나 이상의 디바이스에 송신되기 전에 메모리 어레이(402)로부터 판독된 데이터를 저장할 수 있다.
열 디코더(414)는 어드레스 신호(A0-AX)를 수신하여 하나 이상의 열 선택 신호(CSEL1-CSELn)로 디코딩할 수 있다. 선택기(424)(예를 들어, 선택 회로)는 열 선택 신호(CSEL1-CSELn)를 수신하고 메모리 셀(404)로부터 판독되거나 그에 프로그램될 데이터의 값을 나타내는 페이지 버퍼(422) 내의 데이터를 선택할 수 있다. 선택된 데이터는 제2 데이터 라인(418)을 사용하여 페이지 버퍼(422)와 I/O 회로(426) 사이에서 전송될 수 있다. 일부 실시예에서, 플래시 변환 계층(미도시)은 메모리 어레이(402) 내의 데이터를 판독하기 위해 호스트에 의해 제공된 어드레스를 행 디코더(412) 및 열 디코더(414)에 의해 사용되는 물리 메모리 어드레스에 매핑할 수 있다.
메모리 제어 유닛(430)은 외부 공급원 또는 공급부(예를 들어, 내부 또는 외부 배터리, AC-DC 컨버터 등)로부터 공급 전압(Vcc)(434) 및 접지 전위(Vss)(436)와 같은 양 및 음의 공급 신호를 수신할 수 있다. 특정 실시예에서, 메모리 제어 유닛(430)은 양 또는 음의 공급 신호를 내부적으로 제공하기 위한 레귤레이터(428)를 포함할 수 있다.
본 명세서는 관리형 NAND 디바이스의 판독 커맨드의 대역폭을 증가시키기 위해 패리티 데이터 및 스트라이핑을 사용하는 방법, 시스템, 메모리 디바이스 및 머신 판독가능 매체의 실시예를 설명한다. 전술한 바와 같이, 일부 실시예에서, 제1 메모리 다이 내의 제1 스트라이프로부터의 데이터의 제1 블록이 판독되고 있는 동안, 패리티 부분을 포함한, 다른 메모리 다이에 저장된 제2 스트라이프로부터의 데이터 부분이 병렬로 판독된다. 그 후, 패리티 데이터는 제1 다이를 판독하지 않고 제1 메모리 다이에 저장된 제2 스트라이프의 부분을 재구성하는 데 사용된다. 이 재구성은 제1 다이의 다른 판독과 병렬로 발생할 수 있다. 따라서, 이 프로세스는 메모리 어레이의 판독/기록 속도를 반드시 변경하지 않고도 데이터 판독 대역폭을 증가시킨다.
도 5는 본 개시의 일부 실시예에 따른 호스트 디바이스로부터 도 1에 도시된 유형의 NAND 메모리 디바이스로의 판독 커맨드의 프로세스를 도시한다. UFS 컨트롤러(120)를 통해 관리형 NAND 디바이스(110)와 통신하는 UFS 호스트 시스템(100)과 관련하여 설명되었지만, UFC 디바이스는 단지 예시적인 목적으로만 사용된다는 것을 이해할 것이다. 당업자는, 본 명세서에서 설명된 기술이 다른 유형의 관리형 메모리 디바이스와 함께 사용될 수 있다는 것을 이해할 것이다.
도 5에 도시된 바와 같이, 호스트 시스템(500)은 호스트 시스템의 I/O 유닛(520)을 통해 판독 커맨드(Read command)를 발행함으로써 관리형 NAND 디바이스(510)로부터 판독을 개시한다. 샘플 실시형태에서, 판독 커맨드는 관리형 NAND 디바이스(510)의 메모리 컨트롤러(530)에 의해 NAND 메모리(540)의 물리 메모리 어드레스로 변환될 가상(논리) 메모리 어드레스를 참조한다. 메모리 컨트롤러(530)의 I/O 유닛(550)에 의해 논리 메모리 어드레스를 갖는 판독 커맨드를 수신하면, 판독 커맨드는 프로세서(560)에 의해 (1)에서 처리되어 제공된 논리 어드레스로부터 논리 블록 어드레스(LBA)를 디코딩하여 L2P(logical to physical) 변환 테이블을 사용하여 NAND(540)에 저장된 대상 호스트 데이터의 물리 어드레스를 식별한다.
L2P 변환 테이블은 SRAM(570)에 저장되거나, 또는 부분적으로 저장될 수 있다. 당업자는 메모리 디바이스의 메모리 컨트롤러(530)가 논리 어드레스를 물리 어드레스로 변환하기 위한 전체 L2P 변환 테이블을 보유 가능하지 않을 수 있는 제한된 크기의 SRAM(570)을 가질 수 있다는 것을 이해할 것이다. 예를 들어, SRAM(570)은 2MB 정도를 보유할 수 있는 반면, 전체 L2P 변환 테이블은 128MB 정도일 수 있다. 이 문제를 해결하기 위해, 메모리 컨트롤러(530)는 단지 전체 L2P 변환 테이블의 작은 부분인 L2P 변환 테이블의 일부를 보유하는 128KB 정도의 L2P 캐시를 구현할 수 있다. 또한, 큰 SRAM(570)이 고가이기 때문에, 전체 L2P 변환 테이블은 NAND 어레이(540)의 일부에 저장될 수 있다. 판독 커맨드의 수신 시, 논리 어드레스가 L2P 캐시에 없는 경우에는, (2)에서, 프로세서(560)는 식별된 논리 어드레스를 커버하는 NAND(540)로부터 L2P 변환 테이블의 일부를 얻기 위해 NAND 판독 커맨드를 디스패치한다. 요청된 L2P 데이터가 (3)에서 NAND(540)로부터 SRAM(570)으로 전송된다. (4)에서 프로세서(560)는 SRAM(570)의 L2P 변환 테이블의 전송된 부분을 이용하여 판독 커맨드의 논리 어드레스에 대응하는 물리 어드레스를 결정할 수 있다. 일부 실시예에서, L2P 변환 테이블의 전송된 부분은 SRAM(570) 내의 L2P 캐시에 추가될 수 있다. 최근에 액세스되지 않은 L2P 변환 테이블의 이전 부분은 전송된 부분을 위한 공간을 만들기 위해 캐시로부터 축출될 수 있다.
그 후, 프로세서(560)는 NAND(540)의 식별된 물리 어드레스에 배치된 호스트 데이터를 얻기 위해 (5)에서 NAND 판독 커맨드를 디스패치한다. 그 후, NAND(540) 내의 식별된 물리 어드레스에서의 데이터 페이로드가 요청 호스트 시스템(500)의 I/O 유닛(520)으로 전송하기 위해 (6)에서 NAND(540)로부터 메모리 컨트롤러(530)의 I/O 유닛(550)으로 전송된다.
일부 실시예에서, NAND(540)에 저장된 L2P 변환 테이블은 패리티 비트와 함께 전술한 다이 스트라이핑 방법을 사용하여 NAND(540)에 저장될 수 있다. 이것은 L2P 테이블이 메모리 디바이스의 기능에 중요하기 때문에 L2P 테이블이 다이 장애로부터 보호되도록 보장할 수 있다.
도 6은 본 개시의 일부 실시예에 따른 NAND 어레이(600)에서의 데이터의 저장을 도시한다. 도시된 바와 같이, 각 페이지 0-3에 대한 데이터는 각각의 2-플레인 다이 0-2에 걸쳐 블록에 저장된다. 패리티 데이터는 다이 0-2 중 하나에 장애가 발생하는 경우에 다이 0-2에 저장된 데이터의 무결성을 보호하기 위해 다이 3에 저장된다. 물론, 4-다이/2-플레인 NAND 메모리 플레인(600)은 단지 일례이며, 다른 수의 다이 또는 플레인을 갖는 NAND 메모리 플레인(예를 들어, 2, 4 또는 8개의 다이가 모바일 디바이스에서 일반적으로 사용됨)이 본 명세서에서 설명된 기술을 구현하는 데 사용될 수도 있다. 또한, 본 명세서에서 설명된 기술은 패리티 데이터가 또한 다이에 걸쳐 분산되는 임의의 RAID 구성과 함께 사용될 수 있다. 데이터는 다수의 다이에 걸쳐 "스트라이핑"되는 것으로 나타낸다. 각 스트라이프마다의 데이터는 동일한 형상 내에 있는 것으로 나타낸다. 즉, 데이터 부분 1, 3, 5는 원 안에 있는 것으로 나타내어 동일한 스트라이프임을 표기한다. 각 스트라이프마다의 패리티는 다이 3에 저장된다. 다이 3의 플레인 0에 저장된 패리티는 각 다이의 플레인 0에 저장된 스트라이프에 대응하고, 다이 3의 플레인 1에 저장된 패리티는 각 다이의 플레인 1에 저장된 스트라이프에 대응한다. 따라서. 패리티 00은 데이터 부분 1, 3, 5를 갖는 스트라이프용이고, 패리티 01은 데이터 부분 2, 4 및 6을 갖는 스트라이프용이다.
나타낸 바와 같이, NAND 메모리 플레인(600)의 페이지 0 내의 데이터는 제1 스트라이프의 데이터 1, 3 및 5의 각각의 블록 및 제2 스트라이프의 데이터 2, 4 및 6의 각각의 블록을 다이 1의 플레인 0 및 1에, 다이 2의 플레인 0 및 1에, 그리고 다이 2의 플레인 0 및 1에 각각 저장함으로써 다이 0-2에 걸쳐 "스프라이핑된다". 다이 0-2의 플레인 0 내의 데이터 블록 [1], [3] 및 [5]에 대한 패리티 데이터 [00]은 다이 3의 플레인 0에 저장된다. 마찬가지로, 다이 0-2의 플레인 1 내의 데이터 블록 [2], [4] 및 [6]에 대한 패리티 데이터 [01]은 다이 3의 플레인 1에 저장된다. 또한, 데이터의 제3 스트라이프는 데이터 7, 9 및 11의 각각의 블록을 다이 0, 다이 1 및 다이 2의 플레인 0에 각각 저장함으로써 다이 0-2에 걸쳐 데이터를 "스트라이핑"함으로써 페이지 1에 저장된다. 마찬가지로, 데이터의 제4 스트라이프는 다이 0, 플레인 1, 다이 1, 플레인 1, 다이 2, 플레인 1 내의 페이지 1에 저장된다. 다이 0-2의 플레인 0 내의 데이터 블록 [7], [9] 및 [11]에 대한 패리티 데이터 [10]은 다이 3의 플레인 0에 저장된다. 마찬가지로, 다이 0-2의 플레인 1 내의 데이터 블록 [8], [10] 및 [12]에 대한 패리티 데이터 [11]은 다이 3의 플레인 1에 저장된다. 페이지 2 및 3은 마찬가지로 스트라이핑된 데이터 부분 13-24 및 다이 3 내의 대응하는 패리티 값을 갖는다.
도 6에서는, 데이터 블록 [1]에 대한 판독 요청이 다이 0에 의해 서비스될 것임을 이해할 것이다. 그러나, 데이터 블록 [7]에 대한 동시 판독 요청은 다이 0이 데이터 블록 [1]을 판독하는 중이므로 대기해야 할 것이다. 그러나, 데이터 블록 [3] 또는 데이터 블록 [9]에 대한 판독 요청은 다이 1에 의해 동시에 서비스될 수 있다. 동작 시, L2P 변환 테이블의 일부에 대한 다수의 판독 요청이 동일한 플레인의 동일한 다이에 배치될 수 있어, L2P 판독의 병렬성을 차단하여 성능에 상당한 영향을 미칠 가능성이 있다. 예를 들어, 도 6의 NAND 메모리 플레인(600)에서, 데이터 블록 [1], 데이터 블록 [7], 데이터 블록 [13] 및 데이터 블록 [19]에 대해 각각 동시 L2P 판독 요청이 이루어진 경우, NAND 판독의 4개의 사이클이 다이 0에서 판독 충돌으로 인해 요구될 것이다. 이 제한은 NAND 메모리 플레인(600)으로부터 최적으로 데이터를 판독하는 능력에 악영향을 미친다. 이 제한은 다이 3 내의 패리티 데이터 및 동일한 스트라이프의 다른 부분에 저장된 데이터의 이점을 취함으로써 샘플 실시형태에서 해결된다.
상기한 바와 같이, 패리티 데이터는 리던던시를 달성하는 데 사용될 수 있다. 메모리 어레이 내의 다이가 실패하면, 다른 다이의 나머지 데이터가 (Boolean XOR 함수를 사용하여) 패리티 데이터와 조합되어 누락 데이터를 재구성할 수 있다. 예를 들어, 3개 다이 어레이 내의 2개의 다이에 다음 데이터가 포함되어 있다고 가정한다:
다이 1: 01101101
다이 2: 11010100
2개의 다이에 대한 패리티 데이터를 계산하기 위해서, 그들의 데이터에 대해 XOR이 수행된다:
01101101
XOR 11010100
10111001
그 후, 결과적인 패리티 데이터 10111001이 다이 3에 저장된다. 3개의 다이 중 임의의 것이 실패하면, 실패한 다이의 콘텐츠는 나머지 다이로부터의 데이터를 동일한 XOR 연산에 적용하여 교체 다이에서 재구성될 수 있다. 예를 들어, 다이 2가 실패한 경우, 그의 데이터는 나머지 2개의 다이, 즉 다이 1 및 다이 3의 콘텐츠의 XOR 결과를 사용하여 재건될 수 있다.
다이 1: 01101101
다이 3: 10111001
다음과 같다:
10111001
XOR 01101101
11010100
해당 XOR 계산의 결과는 다이 2의 콘텐츠를 계산한다. 그 후, 11010100이 다이 2에 저장되어, 어레이를 완전히 수리한다. 이러한 동일한 XOR 개념은 임의 수의 다이를 사용하여 더 큰 어레이에 마찬가지로 적용된다. 예를 들어, 12개의 다이의 어레이의 경우, 11개의 다이가 상기에 나타낸 XOR 계산에 참여하여, 추후에 전용 패리티 드라이브에 저장되는 값을 산출한다.
상기한 바와 같이, 메모리 다이는 한 번에 한 부분만 판독할 수 있다. 따라서, 동일한 메모리 다이에 대한 다수의 동시 판독 요청은 최적이 아닌 성능으로 이어질 수 있다. 그러나, 본 발명자는 메모리 충돌을 최소화하는 시퀀스로 메모리 다이로부터 데이터를 판독함으로써 판독 대역폭이 최대화될 수 있음을 인식하였다.
예를 들어, 도 6을 참조하면, 데이터 블록 [1], 데이터 블록 [7], 데이터 블록 [13], 및 데이터 블록 [19] 내의 데이터에 대한 판독 요청이 동시에 수신되는 경우, 대역폭은 다음의 시퀀스로 데이터를 판독함으로써 최대화될 수 있다. 먼저, 다이 0, 플레인 0, 페이지 0을 판독하여 데이터 부분 [1]을 얻는다. 동시에, 페이지 1의 다이 1, 2 및 3으로부터 데이터 부분 [9], 데이터 부분 [11] 및 패리티 [10]을 판독한다. 그 후, 데이터 부분 [1]이 NAND(540)로부터 SRAM(570)으로 전송될 수 있다. 다음의 사이클에서, 데이터 부분 [9], [11] 및 패리티 [10]이 데이터 부분 [7]을 재구성하도록 데이터 부분 [9], 데이터 부분 [11] 및 패리티 [10]에 대한 XOR 연산을 수행하기 위해 NAND 다이 1, 2 및 3으로부터 SRAM(570)으로 전송될 수 있다. 프로세서(560)가 데이터 부분 [7]을 재구성하는 동작을 수행하는 동안, 페이지 2의 데이터 부분 [13]은 NAND 다이 0으로부터 판독될 수 있다. 동시에, 데이터 부분 [21], 데이터 부분 [23] 및 패리티 [30]이 페이지 3의 다이 1, 2 및 3으로부터 판독될 수 있다. 그 후, 데이터 부분 [13]이 NAND(540)로부터 SRAM(570)으로 전송될 수 있다. 다음의 사이클에서, 데이터 부분 [21], 데이터 부분 [23] 및 패리티 [30]이 전송을 위한 부분 [19]을 재구성하도록 데이터 부분 [21], 데이터 부분 [23] 및 패리티 [30]에 대한 XOR 연산을 수행하기 위해 SRAM(570)으로 전송될 수 있다. 이전과 같이, 프로세서(560)가 데이터 부분 [19]을 재구성하는 동작을 수행하는 동안, 데이터가 NAND 다이 0으로부터 판독될 수 있다.
도 7은 도 7과 관련하여 설명된 패리티 데이터를 사용하여 병렬로 데이터에 액세스하기 위한 타이밍도를 도시한다. 도시된 바와 같이, 샘플 실시형태에서, 33μsec가 각 다이마다 판독된 데이터 블록에 할당된다. 물론, 판독 시간은 메모리 디바이스마다 다를 것이다. 제1 데이터 판독 사이클에서, 데이터 부분 [1]은 NAND 다이 0으로부터 판독되고, 데이터 부분 [9]는 NAND 다이 1로부터 판독되며, 데이터 부분 [11]은 NAND 다이 2로부터 준비되고, 패리티 [10]은 NAND 다이 3으로부터 판독된다. NAND 다이 0으로부터의 판독 데이터 부분 [1]은 700에서 전송되어 데이터 부분 #1을 완료한다. 이제 도 8을 참조하면, 도 7의 타이밍도가 계속된다. 제2 데이터 판독 사이클 동안, 페이지 2의 데이터 부분 [13]은 NAND 다이 0으로부터 판독된다. 동시에, 데이터 부분 [21]은 NAND 다이 1로부터 판독되고, 데이터 부분 [23]은 NAND 다이 2로부터 판독되며, 패리티 [30]은 NAND 다이 3으로부터 판독된다. 이 시간 동안, 이전 데이터 판독 사이클 동안 판독된 데이터 부분 [9], 데이터 부분 [11] 및 패리티 [10]이 데이터 부분 [7]을 재구성하도록 데이터 부분 [9], 데이터 부분 [11] 및 패리티 [10]에 대한 XOR 연산을 수행하기 위해 SRAM(570)으로 전송된다. 도시된 바와 같이,이 프로세스는 다이 0-3의 데이터 판독 사이클보다 시간이 덜 걸리고, 다른 판독 동작과 병렬로 수행된다. NAND 다이 0으로부터의 데이터 부분 [13]이 810에서 SRAM(570)으로 전송된다. 제3 데이터 판독 동안, 이전 데이터 판독 사이클 동안 판독된 데이터 부분 [21], 데이터 부분 [23] 및 패리티 [30]이 데이터 부분 [19]을 재구성하도록 데이터 부분 [21], 데이터 부분 [23] 및 패리티 [30]에 대한 XOR 연산을 수행하기 위해 SRAM(570)으로 전송된다.
이 실시예에서, 데이터 부분 [1], [7], [13] 및 [19]는 데이터 부분 [1], [7], [13] 및 [19]가 순차적으로 판독될 때 필요한 132μsec(33μsec x 4) 대신에 85μsec(33μsec + 33μsec + 19μsec)에서 판독될 것임을 이해할 것이다. 동일한 기술을 사용하여 데이터의 다른 플레인이 동시에 판독될 수 있다. 이 프로세스는 동일한 NAND 플레인에 액세스하는 판독 요청에 대한 판독 대역폭을 증가시킴으로써 데이터 판독 속도를 높인다는 것도 이해할 것이다. 예를 들어, L2P 변환 테이블의 부분에 대한 요청을 판독한다. 추가 데이터 판독 사이클을 수행하는 것보다 XOR 함수를 사용하여 다이에서 데이터를 재생성하는 것이 더 빠르기 때문에 이 프로세스가 더 효율적이다.
상기 방법이 L2P 변환 테이블 데이터를 참조하여 설명되어 있지만, 설명된 방법은 일반적으로 설명된 패리티로 설명된 바와 같이 저장된 임의의 데이터에 적용 가능하다는 것을 본 개시의 이점을 가진 당업자에 의해 이해될 것이다. 보다 일반적으로, 이 방법은 메모리 디바이스가 나머지 데이터 및 패리티 비트로부터 스킵된 데이터를 재구성함으로써 실제 메모리 판독 동작을 스킵할 수 있게 한다. 이 메모리 판독 작업을 스킵함으로써, 데이터의 다른 블록이 해당 다이로부터 판독될 수 있어, 병렬성을 증가시킨다.
도 9는 본 개시의 일부 실시예에 따른 메모리 디바이스로부터 데이터를 판독하기 위한 방법을 도시하는 방법(900)의 흐름도이다. 샘플 실시형태에서, 도 8에 도시된 흐름도는 호스트 시스템(500)으로부터 수신된 판독 커맨드를 실행하기 위해 도 5의 메모리 컨트롤러(530)의 프로세서(560)에 의해 구현된다. 동작 910에서, 컨트롤러는 가상 어드레스를 갖는 판독 커맨드를 수신할 수 있다. 동작 915에서, 컨트롤러는 논리 블록 어드레스(LBA)를 디코딩하여 논리 블록 어드레스를 메모리 어레이의 물리 어드레스로 변환하는 데 필요한 LBA 변환 테이블의 부분을 식별할 수 있다. 필요한 LBA 변환 테이블의 부분이 L2P 캐시에 있는 경우에는, 컨트롤러가 캐시(명확성을 위해 나타내지 않음)로부터의 물리 어드레스로 판독을 서비스한다. 한편, LBA 변환 테이블의 부분이 L2P 캐시에 없는 경우에는, 컨트롤러가 NAND 메모리 어레이로부터 그 부분을 판독한다.
동작 920 및 925는 동시에 또는 거의 동시에 수행되게 된다. 동작 920에서, L2P 변환 테이블의 페이지 X의 부분 A가 다이 Y로부터 판독되게 된다. 동시에 또는 함께, 925에서, 다이 Y+1 내지 Y+N으로부터 페이지 X+1의 부분 A+1 내지 A+N(패리티 데이터 포함)이 판독된다. 페이지 X+1의 예가 일례로서 사용되지만, 동시 판독이 페이지 X와 순차적이지 않고 다른 페이지의 것일 수 있다. 본 실시예를 위해, 부분 A 및 페이지 X가 멀티다이 어레이 내의 다수의 다이에 걸친 제1 스트라이프의 일부일 것이고; 페이지 X+1(또는 페이지 X 외의 다른 페이지)로부터의 동시 판독 부분이 멀티다이 어레이 내의 다수의 다이에 걸친 제2 스트라이프의 일부일 것이다. 본 명세서에서 상기한 바와 같이, 멀티다이 어레이 내의 다수의 다이는 멀티플레인 다이일 수 있다. 전술한 바와 같이, 도 6에 관하여 멀티다이 어레이 내의 개별 다이의 상이한 플래인 내의 부분은 상이한 데이터 스트라이프에 포함될 수 있다.
동작 930에서 부분 A는 SRAM으로 전송된다. 동작 940에서, 시스템은 부분 A+1 내지 A+N을 SRAM으로 전송하고, 동작 950에서 L2P 테이블의 세그먼트를 형성하는데 사용하기 위해 부분 A+1 내지 A+N으로부터의 페이지 X+1의 부분 A를 계산한다. 동시에, 시스템은 모든 부분이 판독되었는지 결정한다. 그렇다면, 동작 955에서 컨트롤러는 판독 커맨드를 서비스하기 위해 상기 부분에 의해 표현된 L2P 테이블의 세그먼트를 이용한다. 추가 데이터 부분이 있는 경우, 모든 L2P 데이터 부분이 판독될 때까지 920, 925, 930, 935, 940 및 950의 동작이 추가 데이터에 대해 반복될 수 있다.
본 명세서에서 사용된 부분은 페이지, 블록 등과 같은 메모리 디바이스 내의 데이터 저장의 임의의 단위이다. 개시된 방법은 예를 들어 부분 1을 판독하는 한편, 동시에 (예를 들어, 도 6에서) 부분 9, 11 및 패리티 10을 판독하고, 부분 9, 11 및 패리티 10이 부분 7을 재구성하는 데 사용될 수 있으며, 다른 실시예에서는, 다른 순서가 사용될 수 있음이 본 개시의 이점을 가진 당업자에 의해 이해될 것이다. 예를 들어, 부분 3이 판독될 수 있고 동시에 부분 7, 11 및 패리티 10이 판독되어 부분 9를 재구성할 수 있다.
이제 도 10을 참조하면, 방법(1000)의 흐름도는 본 개시의 일부 실시예에 따른 메모리 디바이스로부터 데이터를 판독하기 위한 방법을 도시한다. 동작에서, 시스템은 동시에 데이터의 제1 부분이 제1 메모리 다이로부터 판독되고 데이터의 제2 부분이 제2 메모리 다이로부터 판독되며 데이터의 제3 부분이 제3 메모리 다이로부터 판독되게 할 수 있고, 데이터의 제3 부분은 패리티 데이터를 포함한다. 동작 1010에서, 시스템은 제1 메모리 다이로부터 판독되는 데이터의 제5 부분과 병렬로 데이터의 제2 부분 및 패리티 데이터를 사용하여 제1 메모리 다이에 저장된 데이터의 제4 부분을 결정할 수 있다. 일부 실시예에서, 제2 및 제3 다이로부터의 제6 및 제7 부분은 동작(1010)과 동시에 판독될 수 있고, 제6 및 제7 부분은 제1 메모리 다이를 판독하지 않고 제1 메모리 다이에 저장된 제8 부분을 재구성하는 데 사용될 수 있다. 도 10은 3개의 메모리 다이를 갖는 구성을 도시하지만, 전술한 바와 같이, 추가 메모리 다이가 포함될 수 있다.
상기한 바와 같이, 이 프로세스는 NAND(540)의 동일한 NAND 플레인에 액세스하는 모든 L2P 요청의 조건에 대해 L2P 판독 대역폭을 효과적으로 두 배로 한다. 또한, NAND로부터 SRAM으로 L2P 데이터를 판독하는 맥락에서 설명되었지만, 본 명세서에서 설명된 기술은 RAID를 구현하는 메모리를 위한 모든 유형의 데이터 전송에 사용될 수 있음을 이해할 것이다.
도 11은 예시적인 머신(1100)의 블록도를 도시한다. 머신(1100)은 UFS 호스트(500)와 같은 호스트 디바이스이거나 그 일부일 수 있다. 일부 실시예에서, 머신(1100), 또는 머신(1100)의 하나 이상의 구성요소는 MNAND(510)와 같은 메모리 디바이스이거나 그에 포함될 수 있다. 머신(1100)은 도 1 내지 도 10을 포함하여 본 명세서에서 설명된 하나 이상의 실시형태를 수행하거나 구현할 수 있다. 대체 실시형태에서, 머신(1100)은 독립형 디바이스로서 작동할 수 있거나, 또는 다른 머신에 연결(예를 들어, 네트워킹)될 수 있다. 네트워크형 배치에서, 머신(1100)은 서버-클라이언트 네트워크 환경에서 서버 머신, 클라이언트 머신, 또는 둘 다의 용량으로 작동할 수 있다. 일례에서, 머신(1100)은 피어-투-피어(peer-to-peer)(P2P)(또는 다른 분산된) 네트워크 환경에서 피어 머신으로서 작용할 수 있다. 머신(1100)은 퍼스널 컴퓨터(PC), 태블릿 PC, 셋톱 박스(STB), 퍼스널 디지털 어시스턴트(PDA), 이동 전화, 웹 어플라이언스, IoT 디바이스, 자동차 시스템, 또는 해당 머신이 수행할 조치를 지정하는 (순차적 또는 다른 방식의) 명령어를 실행할 수 있는 임의의 머신일 수 있다. 또한, 단일 머신만이 도시되어 있지만, 용어 "머신"은 또한 클라우드 컴퓨팅, SaaS(Software as a Service), 다른 컴퓨터 클러스터 구성과 같은, 본 명세서에서 설명된 방법론 중 임의의 하나 이상을 수행하기 위한 한 세트(또는 다수 세트)의 명령어를 개별적으로 또는 공동으로 실행하는 머신들의 임의의 집합을 포함하는 것으로 간주되어야 한다.
본 명세서에서 설명된 바와 같이, 예는 로직, 구성요소, 디바이스, 패키지, 또는 메커니즘을 포함할 수 있거나, 또는 이들에 의해 동작할 수 있다. 회로는 하드웨어(예를 들어, 단순 회로, 게이트, 로직 등)를 포함하는 유형의(tangible) 엔티티로 구현된 회로들의 집합(예를 들어, 세트)이다. 회로 멤버쉽은 시간 경과에 따라 유연할 수 있고 기본 하드웨어 가변성이 있을 수 있다. 회로는 작동할 때 단독으로 또는 조합하여 특정 작업을 수행할 수 있는 멤버를 포함한다. 일례에서, 회로의 하드웨어는 특정 동작(예를 들어, 하드와이어드(hardwired))을 수행하도록 불변으로 설계될 수 있다. 일례에서, 회로의 하드웨어는 특정 동작의 명령어를 인코딩하기 위해 물리적으로 변형된 컴퓨터 판독가능 매체(예를 들어, 불변의 대량 입자(massed particle)의 자기적으로, 전기적으로, 이동 가능한 배치)를 포함하는 가변적으로 연결된 물리적 구성요소(예를 들어, 실행 유닛, 트랜지스터, 단순 회로 등)를 포함할 수 있다. 물리적 구성요소의 연결 시, 하드웨어 구성 성분의 기본 전기 특성은, 예를 들어 절연체로부터 도체로 또는 그 반대로 변경된다. 명령어는 참여 하드웨어(예를 들어, 실행 유닛 또는 로딩 메커니즘)가 동작 중에 특정 작업의 일부를 수행하기 위해 가변 연결을 통해 하드웨어 내에 회로의 멤버를 생성할 수 있게 한다. 따라서, 컴퓨터 판독가능 매체는 디바이스가 동작할 때에 회로의 다른 구성요소에 통신 가능하게 결합된다. 일례에서, 물리적 구성요소 중 임의의 것이 둘 이상의 회로의 둘 이상의 멤버에서 사용될 수 있다. 예를 들어, 동작 하에서, 실행 유닛은 한 시점에서 제1 회로망의 제1 회로에서 사용되고 제1 회로망의 제2 회로에 의해, 또는 다른 시간에 제2 회로망의 제3 회로에 의해 재사용될 수 있다.
머신(예를 들어, 컴퓨터 시스템)(1100)은 하드웨어 프로세서(1102)(예를 들어, 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU), 하드웨어 프로세서 코어, 또는 메모리 컨트롤러(115) 등과 같은 이들의 임의의 조합), 메인 메모리(1104) 및 정적 메모리(1106)를 포함할 수 있고, 이들 중 일부 또는 전부는 인터링크(예를 들어, 버스)(1108)를 통해 서로 통신할 수 있다. 머신(1100)은 디스플레이 유닛(1110), 영숫자 입력 디바이스(1112)(예를 들어, 키보드), 및 사용자 인터페이스(UI) 내비게이션 디바이스(1114)(예를 들어, 마우스)를 더 포함할 수 있다. 일례에서, 디스플레이 유닛(1110), 입력 디바이스(1112) 및 UI 내비게이션 디바이스(1114)는 터치 스크린 디스플레이일 수 있다. 머신(1100)은 신호 생성 디바이스(1118)(예를 들어, 스피커), 네트워크 인터페이스 디바이스(1120), 및 GPS(global positioning system) 센서, 나침반, 가속도계, 또는 다른 센서와 같은 하나 이상의 센서(1116)를 추가로 포함할 수 있다. 머신(1100)은 하나 이상의 주변 디바이스(예를 들어, 프린터, 카드 리더기 등)와 통신하거나 이들을 제어하기 위해 직렬(예를 들어, USB(universal serial bus)), 병렬, 또는 다른 유선 또는 무선(예를 들어, 적외선(IR), 근거리 통신(NFC) 등) 연결과 같은 출력 컨트롤러(1128)를 포함할 수 있다.
저장 디바이스(1100)는 본 명세서에서 설명된 기술 또는 기능 중 임의의 하나 이상에 의해 구현되거나 이용되는 하나 이상의 데이터 구조 또는 명령어(1124) 세트(예를 들어, 소프트웨어)가 저장되는 머신 판독가능 매체(1122)를 포함할 수 있다. 명령어(1124)는 또한 머신(1100)에 의해 그의 실행 중에 메인 메모리(1104) 내에, 정적 메모리(1106) 내에, 또는 하드웨어 프로세서(1102) 내에 완전히 또는 적어도 부분적으로 상주할 수 있다. 일례에서, 하드웨어 프로세서(1102), 메인 메모리(1104), 또는 정적 메모리(1106) 중 하나 또는 임의의 조합은 머신 판독가능 매체(1122)를 구성할 수 있다.
머신 판독가능 매체(1122)가 단일 매체로서 도시되어 있지만, 용어 "머신 판독가능 매체"는 하나 이상의 명령어(1124)를 저장하도록 구성된 단일 매체 또는 다수의 매체(예를 들어, 중앙 집중식 또는 분산형 데이터베이스, 또는 관련된 캐시 및 서버)를 포함할 수 있다.
용어 "머신 판독가능 매체"는, 머신(1100)에 의한 실행을 위한 명령어를 저장 또는 인코딩할 수 있고 머신(1100)이 본 개시의 기술 중 임의의 하나 이상을 수행하게 하거나, 또는 이러한 명령어에 의해 사용되거나 이와 관련된 데이터 구조를 저장, 인코딩 또는 반송할 수 있는 임의의 매체를 포함할 수 있다. 비한정적인 머신 판독가능 매체의 예는 솔리드-스테이트 메모리, 및 광학 및 자기 매체를 포함한다. 일례에서, 대량의 머신 판독가능 매체(massed machine readable medium)는 불변(예를 들어, 휴지)의 질량을 갖는 복수의 입자를 갖는 머신 판독가능 매체를 포함한다. 따라서, 대량의 머신 판독가능 매체는 일시적인 전파 신호가 아니다. 대량의 머신 판독가능 매체의 특정 예는 반도체 메모리 디바이스(예를 들어, EPROM(Electrically Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory)) 및 플래시 메모리 디바이스와 같은 비휘발성 메모리; 내부 하드 디스크 및 착탈식 디스크와 같은 자기 디스크; 광-자기 디스크; 및 CD-ROM 및 DVD-ROM 디스크를 포함할 수 있다.
명령어(1124)(예를 들어, 소프트웨어, 프로그램, 운영 체제(OS) 등) 또는 다른 데이터는 저장 디바이스(1121)에 저장되고, 프로세서(1102)에 의한 사용을 위해 메모리(1104)에 의해 액세스될 수 있다. 메모리(1104)(예를 들어, DRAM)는 일반적으로 고속이지만 휘발성이며, 이에 따라 "오프" 상태에 있는 동안을 포함한, 장기간 저장에 적합한 저장 디바이스(1121)(예를 들어, SSD)와는 다른 유형의 스토리지이다. 사용자 또는 머신(1100)에 의해 사용되는 명령어(1124) 또는 데이터는 일반적으로 프로세서(1102)에 의한 사용을 위해 메모리(1104)에 로딩된다. 메모리(1104)가 가득 찬 경우, 저장 디바이스(1121)로부터의 가상 공간은 메모리(1104)를 보충하도록 할당될 수 있고; 그러나, 저장 디바이스(1121)가 일반적으로 메모리(1104)보다 느리고, 기록 속도가 일반적으로 판독 속도보다 적어도 2배 느리기 때문에, 가상 메모리의 사용은 (메모리(1104), 예를 들어 DRAM과 대조적으로) 저장 디바이스 레이턴시로 인해 사용자 경험을 크게 감소시킬 수 있다. 또한, 가상 메모리를 위한 저장 디바이스(1121)의 사용은 저장 디바이스(1121)의 사용 가능한 수명을 크게 감소시킬 수 있다.
가상 메모리와 대조적으로, 가상 메모리 압축(예를 들어, Linux® 커널 피처 "ZRAM")은 메모리의 일부를 압축된 블록 스토리지로서 사용하여 저장 디바이스(1121)로의 페이징(paging)을 회피한다. 페이징은 이러한 데이터를 저장 디바이스(1121)에 기록할 필요가 있을 때까지 압축된 블록에서 발생한다. 가상 메모리 압축은 메모리(1104)의 사용 가능한 크기를 증가시키면서, 저장 디바이스(1121)의 마모를 감소시킨다.
모바일 전자 디바이스, 또는 모바일 스토리지에 최적화된 저장 디바이스는 전통적으로 MMC 솔리드-스테이트 저장 디바이스(예를 들어, 마이크로 시큐어 디지털(microSD™) 카드 등)를 포함한다. MMC 디바이스는 호스트 디바이스와의 다수의 병렬 인터페이스(예를 들어, 8비트 병렬 인터페이스)를 포함하며, 종종 호스트 디바이스로부터 착탈 가능하고 별개인 구성요소이다. 대조적으로, eMMC™ 디바이스는 회로 기판에 부착되고 호스트 디바이스의 구성요소로 간주되며, 그의 판독 속도는 직렬 ATA™(Serial AT(Advanced Technology) Attachment, 또는 SATA) 기반 SSD 디바이스에 필적한다. 그러나, 가상 또는 증강 현실 디바이스를 완전히 활성화하고, 네트워크 속도의 향상을 이용하는 것 등, 모바일 디바이스 성능에 대한 수요가 계속해서 증가하고 있다. 이러한 수요에 부응하여, 저장 디바이스는 병렬로부터 직렬 통신 인터페이스로 이행되었다. 컨트롤러 및 펌웨어를 포함한 UFS(Universal Flash Storage) 디바이스는 전용 판독/기록 경로를 갖는 저전압 차동 신호(LVDS) 직렬 인터페이스를 사용하여 호스트 디바이스와 통신하여, 더 빠른 판독/기록 속도를 더욱 향상시킨다.
명령어(1124)는 또한 다수의 전송 프로토콜(예를 들어, 프레임 릴레이, 인터넷 프로토콜(IP), 전송 제어 프로토콜(TCP), 사용자 데이터그램 프로토콜(UDP), 하이퍼텍스트 전송 프로토콜(HTTP) 등) 중 임의의 하나를 이용하는 네트워크 인터페이스 디바이스(1120)를 통해 전송 매체를 사용하여 통신 네트워크(1126)를 통해 송신 또는 수신될 수 있다. 예시적인 통신 네트워크는 특히 근거리 통신 네트워크(LAN), 광역 통신 네트워크(WAN), 패킷 데이터 네트워크(예를 들어, 인터넷), 이동 전화 네트워크(예를 들어, 셀룰러 네트워크), POTS(Plain Old Telephone) 네트워크, 무선 데이터 네트워크(예를 들어, Wi-Fi®로 알려진 IEEE(Institute of Electrical and Electronics Engineers) 802.11 표준 계열, WiMax®로 알려진 IEEE 802.16 표준 계열), IEEE 802.15.4 표준 계열, 피어-투-피어(P2P) 네트워크를 포함할 수 있다. 일례에서, 네트워크 인터페이스 디바이스(1120)는 통신 네트워크(1126)에 연결하기 위한 하나 이상의 물리 잭(예를 들어, 이더넷, 동축, 또는 전화 잭) 또는 하나 이상의 안테나를 포함할 수 있다. 일례에서, 네트워크 인터페이스 디바이스(1120)는 단일-입력 다중-출력(SIMO), 다중-입력 다중-출력(MIMO), 또는 다중-입력 단일-출력(MISO) 기술 중 적어도 하나를 사용하여 무선으로 통신하기 위한 복수의 안테나를 포함할 수 있다. 용어 "전송 매체"는 머신(1100)에 의한 실행을 위한 명령어를 저장, 인코딩 또는 반송할 수 있는 임의의 무형(intangible) 매체를 포함하는 것으로 이해되어야 하며, 이러한 소프트웨어의 통신을 용이하게 하기 위해 디지털 또는 아날로그 통신 신호 또는 다른 무형 매체를 포함한다.
상기 상세한 설명은 상세한 설명의 일부를 형성하는 첨부 도면에 대한 참조를 포함한다. 도면은 예시로서 본 발명이 실시될 수 있는 특정 실시형태를 나타낸다. 이들 실시형태는 본 명세서에서 "실시예"라고도 지칭된다. 이러한 실시예는 나타내거나 설명된 것 이외에 요소를 포함할 수 있다. 그러나, 본 발명자는 또한 나타내거나 설명된 해당 요소만이 제공되는 실시예도 고려한다. 또한, 본 발명자는 특정 실시예(또는 그의 하나 이상의 양태)와 관련하여, 또는 본 명세서에 나타내거나 설명된 다른 실시예(또는 그의 하나 이상의 양태)와 관련하여, 나타내거나 설명된 해당 요소의 임의의 조합 또는 순열을 사용하는 실시예도 고려한다.
본 명세서에서, 용어 "a" 또는 "an"은, 특허 문헌에서 일반적인 바와 같이, "적어도 하나" 또는 "하나 이상"의 임의의 다른 경우 또는 사용과 무관하게, 하나 또는 둘 이상을 포함하는 것으로 사용된다. "본 명세서에서, 용어 "또는"은 비배타적인 것을 지칭하거나, 또는 "A 또는 B"가 "A이지만 B가 아닌", "B이지만 A가 아닌", 및 "A와 B"를 포함할 수 있도록 사용된다. 첨부된 청구범위에서, 용어 "포함하는(including)" 및 "여기서(in which)"는 각각의 용어 "포함하는(comprising)" 및 "여기서(wherein)"의 영어와 동등한 의미로 사용된다. 또한, 이하의 청구범위에서, 용어 "포함하는(including)" 및 "포함하는(comprising)"은 개방형이며, 즉 청구범위에서 이러한 용어 뒤에 열거된 것 이외의 요소를 포함하는 시스템, 디바이스, 물품, 또는 프로세스는 여전히 해당 청구항의 범위에 속하는 것으로 간주된다. 또한, 이하의 청구범위에서, 용어 "제1", "제2" 및 "제3" 등은 단지 라벨로서 사용되며, 그들 대상에 대해 수치적 요구 사항을 부여하는 것을 의도하고 있지 않다.
다양한 실시예에서, 본 명세서에 설명된 구성요소, 컨트롤러, 프로세서, 유닛, 엔진, 또는 테이블은 특히 물리 디바이스에 저장된 물리 회로 또는 펌웨어를 포함할 수 있다. 본 명세서에서 사용된 바와 같이, "프로세서"는 프로세서 또는 멀티코어 디바이스의 그룹을 포함한, 마이크로프로세서, 마이크로컨트롤러, 그래픽 프로세서, 디지털 신호 프로세서(DSP), 또는 임의의 다른 유형의 프로세서 또는 처리 회로와 같은 임의의 유형의 연산 회로를 의미한다.
본 개시에 따라 본 명세서에서 설명된 다양한 실시형태는 메모리 셀의 수직 구조(예를 들어, 메모리 셀의 NAND 스트링)를 이용하는 메모리를 포함한다. 본 명세서에서 사용된 바와 같이, 방향 형용사는 메모리 셀이 형성되는 기판의 표면에 대해 취해질 것이다(즉, 수직 구조는 기판 표면으로부터 멀리 연장되는 것으로서 간주될 것이고, 수직 구조의 하단은 기판 표면에 가장 가까운 단부로서 간주될 것이며, 수직 구조의 상단은 기판 표면으로부터 가장 먼 단부로서 간주될 것이다).
본 명세서에서 사용된 바와 같이, 메모리 셀을 동작시키는 것은 메모리 셀로부터 판독하는 것, 그에 기록하는 것, 또는 그를 소거하는 것을 포함한다. 의도된 상태로 메모리 셀을 배치하는 동작은 본 명세서에서 "프로그래밍"이라고 지칭되며, 메모리 셀에 기록하는 것 또는 그로부터 소거하는 것을 포함할 수 있다(예를 들어, 메모리 셀은 소거된 상태로 프로그램될 수 있다).
본 개시의 하나 이상의 실시형태에 따르면, 메모리 디바이스의 내부 또는 외부에 배치된 메모리 컨트롤러(예를 들어, 프로세서, 컨트롤러, 펌웨어 등)는 본 명세서에서 설명된 바와 같이 RAID를 사용하여 구현될 때 메모리 디바이스로부터의 데이터 판독을 제어할 수 있다.
요소가 다른 요소의 "위(on)", "에 연결되는", 또는 "에 결합되는"이라고 지칭될 때, 그것은 다른 요소의 위에 직접 있거나, 연결되거나 또는 결합될 수 있거나, 또는 개재하는 요소가 존재할 수도 있음이 이해될 것이다. 대조적으로, 요소가 다른 요소의 "위에 직접", "에 직접 연결되는", 또는 "에 직접 결합되는"이라고 지칭될 때, 개재하는 요소 또는 층은 존재하지 않는다. 2개의 요소가 도면에 이들을 연결하는 선으로 나타나 있는 경우, 달리 표시되지 않는 한, 2개의 요소는 결합되거나, 또는 직접 결합될 수 있다.
본 명세서에서 설명된 방법 실시예는 적어도 부분적으로 머신 또는 컴퓨터로 구현될 수 있다. 일부 실시예는 상기 실시예에서 설명된 바와 같은 방법을 수행하기 위한 전자 디바이스를 구성하도록 동작 가능한 명령어로 인코딩된 컴퓨터 판독가능 매체 또는 머신 판독가능 매체를 포함할 수 있다. 이러한 방법의 구현은 마이크로코드, 어셈블리 언어 코드, 고급 언어 코드 등과 같은 코드를 포함할 수 있다. 이러한 코드는 다양한 방법을 수행하기 위한 컴퓨터 판독가능 명령어를 포함할 수 있다. 코드는 컴퓨터 프로그램 제품의 일부를 형성할 수 있다. 또한, 코드는, 예를 들어 실행 중 또는 다른 시간에 하나 이상의 휘발성 또는 비휘발성의 유형의 컴퓨터 판독가능 매체에 유형으로 저장될 수 있다. 이러한 유형의 컴퓨터 판독가능 매체의 예는 하드 디스크, 착탈식 자기 디스크, 착탈식 광 디스크(예를 들어, 컴팩트 디스크 및 디지털 비디오 디스크), 자기 카세트, 메모리 카드 또는 스틱, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 솔리드 스테이트 드라이브(SSD), UFS(Universal Flash Storage) 디바이스, 임베디드 MMC(eMMC) 디바이스 등을 포함할 수 있지만, 이에 한정되지 않는다.
상기 설명은 제한적인 것이 아니라 예시적인 것으로 의도되어 있다. 예를 들어, 전술한 실시예(또는 그의 하나 이상의 양태)는 서로 조합하여 사용될 수 있다. 상기 설명을 검토할 때 예를 들어 당업자에게는 다른 실시형태가 사용될 수 있다. 이는 청구범위의 범위 또는 의미를 해석하거나 제한하는 데 사용되지 않을 것이라는 이해와 함께 제출된다. 또한, 상기 상세한 설명에서, 다양한 특징이 함께 그룹화되어 본 개시를 간소화할 수 있다. 이것은 청구되지 않은 개시된 특징이 임의의 청구항에 필수적인 것임을 의도하는 것으로 해석되지 않아야 한다. 오히려, 본 발명의 주제는 특정의 개시된 실시형태의 모든 특징보다 적을 수 있다. 따라서, 이하의 청구범위는 상세한 설명에 포함되며, 각 청구항은 그 자체가 별개의 실시형태로서 독립하고 있으며, 이러한 실시형태는 다양한 조합 또는 순열로 서로 조합될 수 있다는 것이 고려된다. 본 발명의 범위는 첨부된 청구범위를 참조하여, 이러한 청구범위가 부여되는 균등물의 전체 범위와 함께 결정되어야 한다.
다른 노트 및 실시예
실시예 1은 메모리 디바이스로부터 데이터를 판독하는 방법으로서, 동시에 데이터의 제1 부분이 제1 메모리 다이로부터 판독되고 데이터의 제2 부분이 제2 메모리 다이로부터 판독되며 데이터의 제3 부분이 제3 메모리 다이로부터 판독되게 하는 단계 - 데이터의 제3 부분이 데이터의 제2 부분 및 제1 메모리 다이에 저장된 데이터의 제4 부분을 포함하는 데이터에 대한 패리티 데이터를 포함함 -; 및 선택된 메모리 다이로부터 데이터의 제5 부분을 판독하는 것과 병렬로 데이터의 제2 부분 및 패리티 데이터를 사용하여 제1 메모리 다이에 저장된 데이터의 제4 부분을 재구성하는 단계를 포함한다.
실시예 2에서는, 실시예 1의 주제에 있어서, 데이터의 제1 부분은 메모리 디바이스의 멀티다이 어레이에 저장된 데이터의 제1 스트라이프의 일부이고; 데이터의 제2, 제3 및 제4 부분은 메모리 디바이스의 멀티다이 어레이에 저장된 데이터의 제2 스트라이프의 일부이며; 데이터의 제5 부분은 메모리 디바이스의 멀티다이 어레이에 저장된 데이터의 제3 스트라이프의 일부이다.
실시예 3에서는, 실시예 2의 주제에 있어서, 데이터의 제5 부분은 제1 메모리 디바이스로부터 판독된다.
실시예 4에서는, 실시예 2 내지 3 중 어느 하나 이상의 주제에 있어서, 멀티다이 어레이의 메모리 다이는 멀티플레인 다이이고, 데이터의 제1, 제2, 제3, 제4 및 제5 부분 각각은 각각의 다이의 각각의 플레인 내에 있다.
실시예 5에서는, 실시예 1 내지 4 중 어느 하나 이상의 주제에 있어서, 선택적으로 P) 변환 테이블 엔트리를 포함한다.
실시예 6에서는, 실시예 5의 주제에 있어서, 선택적으로 호스트 커맨드를 수신하는 단계; 메모리 디바이스의 휘발성 메모리 내의 L2P 캐시가 호스트 커맨드에 포함된 논리 어드레스에 대한 엔트리를 갖지 않는 것을 결정하는 단계를 포함하고; 제1 부분, 제2 부분, 제3 부분 및 제5 부분이 판독되게 하는 것은 메모리 디바이스의 휘발성 메모리 내의 L2P 캐시가 호스트 커맨드에 포함된 논리 어드레스에 대한 엔트리를 갖지 않는 것을 결정하는 것에 응답하여 수행된다.
실시예 7에서는, 실시예 6의 주제에 있어서, 선택적으로 호스트 커맨드에 포함된 논리 어드레스를 제1 부분, 제2 부분, 제3 부분, 제4 부분 또는 제5 부분의 적어도 일부를 사용하여 물리 어드레스로 변환하는 단계; 및 물리 어드레스에서 호스트 커맨드를 실행하게 하는 단계를 포함한다.
실시예 8에서는, 실시예 5 내지 7 중 어느 하나 이상의 주제에 있어서, 선택적으로 호스트 커맨드를 수신하는 단계; 메모리 디바이스의 휘발성 메모리 내의 L2P 캐시가 호스트 커맨드에 포함된 논리 어드레스에 대한 엔트리를 갖지 않는 것을 결정하는 단계; 호스트 커맨드에 포함된 논리 어드레스에 대한 엔트리를 판독하는 것이 동일한 다이에 저장된 데이터의 적어도 2개의 부분을 판독하는 것을 포함하는 것을 결정하는 단계를 포함하고; 제1 부분, 제2 부분, 제3 부분 및 제5 부분을 판독하게 하는 단계, 및 제4 부분을 재구성하는 단계는 호스트 커맨드에 포함된 논리 어드레스에 대한 엔트리를 판독하는 것이 동일한 다이에 저장된 데이터의 적어도 2개의 부분을 판독하는 것을 포함하는 것을 결정하는 것에 응답하여 수행된다.
실시예 9에서는, 실시예 1 내지 8 중 어느 하나 이상의 주제에 있어서, 데이터의 제4 부분을 재구성하는 단계는 데이터의 제2 부분 및 데이터의 제3 부분의 값에 대한 XOR 연산을 수행하여 데이터의 제4 부분을 생성하는 단계를 포함한다.
실시예 10에서는, 실시예 1 내지 9 중 어느 하나 이상의 주제에 있어서, 메모리 디바이스는 NAND 메모리 디바이스이다.
실시예 11은 메모리 디바이스로서, 멀티다이 메모리 어레이; 메모리 컨트롤러를 포함하며, 상기 메모리 컨트롤러는, 동시에 데이터의 제1 부분이 제1 메모리 다이로부터 판독되고 데이터의 제2 부분이 제2 메모리 다이로부터 판독되며 데이터의 제3 부분이 제3 메모리 다이로부터 판독되게 하는 것 - 데이터의 제3 부분이 데이터의 제2 부분 및 제1 메모리 다이에 저장된 데이터의 제4 부분을 포함하는 데이터에 대한 패리티 데이터를 포함함 -; 및 선택된 메모리 다이로부터 판독되는 데이터의 제5 부분을 판독하는 것과 병렬로 데이터의 제2 부분 및 패리티 데이터를 사용하여 제1 메모리 다이에 저장된 데이터의 제4 부분을 재구성하는 것을 포함하는 동작을 수행하도록 구성된다.
실시예 12에서는, 실시예 12의 주제에 있어서, 데이터의 제1 부분은 메모리 디바이스의 멀티다이 메모리 어레이에 저장된 데이터의 제1 스트라이프의 일부이고; 데이터의 제2, 제3 및 제4 부분은 메모리 디바이스의 멀티다이 어레이에 저장된 데이터의 제2 스트라이프의 일부이며; 데이터의 제5 부분은 메모리 디바이스의 멀티다이 어레이에 저장된 데이터의 제3 스트라이프의 일부이다.
실시예 13에서는, 실시예 12의 주제에 있어서, 데이터의 제5 부분은 제1 메모리 디바이스로부터 판독된다.
실시예 14에서는, 실시예 12 내지 13 중 어느 하나 이상의 주제에 있어서, 멀티다이 어레이의 메모리 다이는 멀티플레인 메모리 다이이고, 데이터의 제1, 제2, 제3, 제4 및 제5 부분 각각은 각각의 다이의 각각의 플레인 내에 있다.
실시예 15에서는, 실시예 11 내지 14 중 어느 하나 이상의 주제에 있어서, 선택적으로 P) 변환 테이블 엔트리를 포함한다.
실시예 16에서는, 실시예 15의 주제에 있어서, 상기 동작은 호스트 커맨드를 수신하는 것; 메모리 디바이스의 휘발성 메모리 내의 L2P 캐시가 호스트 커맨드에 포함된 논리 어드레스에 대한 엔트리를 갖지 않는 것을 결정하는 것을 더 포함하고; 제1 부분, 제2 부분, 제3 부분 및 제5 부분이 판독되게 하는 것은 메모리 디바이스의 휘발성 메모리 내의 L2P 캐시가 호스트 커맨드에 포함된 논리 어드레스에 대한 엔트리를 갖지 않는 것을 결정하는 것에 응답하여 수행된다.
실시예 17에서는, 실시예 16의 주제에 있어서, 상기 동작은 호스트 커맨드에 포함된 논리 어드레스를 제1 부분, 제2 부분, 제3 부분, 제4 부분 또는 제5 부분의 적어도 일부를 사용하여 물리 어드레스로 변환하는 것; 및 물리 어드레스에서 호스트 커맨드를 실행하게 하는 것을 더 포함한다.
실시예 18에서는, 실시예 15 내지 17 중 어느 하나 이상의 주제에 있어서, 상기 동작은 호스트 커맨드를 수신하는 것; 메모리 디바이스의 휘발성 메모리 내의 L2P 캐시가 호스트 커맨드에 포함된 논리 어드레스에 대한 엔트리를 갖지 않는 것을 결정하는 것; 호스트 커맨드에 포함된 논리 어드레스에 대한 엔트리를 판독하는 것이 동일한 다이에 저장된 데이터의 적어도 2개의 부분을 판독하는 것을 포함하는 것을 결정하는 것을 더 포함하고; 제1 부분, 제2 부분, 제3 부분 및 제5 부분을 판독하게 하는 것, 및 제4 부분을 재구성하는 것은 호스트 커맨드에 포함된 논리 어드레스에 대한 엔트리를 판독하는 것이 동일한 다이에 저장된 데이터의 적어도 2개의 부분을 판독하는 것을 포함하는 것을 결정하는 것에 응답하여 수행된다.
실시예 19에서는, 실시예 11 내지 18 중 어느 하나 이상의 주제에 있어서, 데이터의 제4 부분을 재구성하는 동작은 데이터의 제2 부분 및 데이터의 제3 부분의 값에 대한 XOR 연산을 수행하여 데이터의 제4 부분을 생성하는 것을 포함한다.
실시예 20에서는, 실시예 11 내지 19 중 어느 하나 이상의 주제에 있어서, 메모리 디바이스는 NAND 메모리 디바이스이다.
실시예 21은 머신 판독가능 매체로서, 메모리 디바이스의 컨트롤러에 의해 실행될 때, 상기 컨트롤러가, 동시에 데이터의 제1 부분이 제1 메모리 다이로부터 판독되고 데이터의 제2 부분이 제2 메모리 다이로부터 판독되며 데이터의 제3 부분이 제3 메모리 다이로부터 판독되게 하는 것 - 데이터의 제3 부분이 패리티 데이터를 포함함 -; 및 제1 메모리 다이로부터 데이터의 제5 부분을 판독하는 것과 병렬로 데이터의 제2 부분 및 패리티 데이터를 사용하여 제1 메모리 다이에 저장된 데이터의 제4 부분을 재구성하는 것을 포함하는 동작을 수행하게 하는 명령어를 저장한다.
실시예 22에서는, 실시예 21의 주제에 있어서, 선택적으로 P) 변환 테이블 엔트리를 포함한다.
실시예 23에서는, 실시예 22의 주제에 있어서, 상기 동작은 호스트 커맨드를 수신하는 것; 메모리 디바이스의 휘발성 메모리 내의 L2P 캐시가 호스트 커맨드에 포함된 논리 어드레스에 대한 엔트리를 갖지 않는 것을 결정하는 것을 더 포함하고; 제1 부분, 제2 부분, 제3 부분 및 제5 부분이 판독되게 하는 것은 메모리 디바이스의 휘발성 메모리 내의 L2P 캐시가 호스트 커맨드에 포함된 논리 어드레스에 대한 엔트리를 갖지 않는 것을 결정하는 것에 응답하여 수행된다.
실시예 24에서는, 실시예 23의 주제에 있어서, 상기 동작은 호스트 커맨드에 포함된 논리 어드레스를 제1 부분, 제2 부분, 제3 부분, 제4 부분 또는 제5 부분의 적어도 일부를 사용하여 물리 어드레스로 변환하는 것; 및 물리 어드레스에서 호스트 커맨드를 실행하게 하는 것을 더 포함한다.
실시예 25에서는, 실시예 22 내지 24 중 어느 하나 이상의 주제에 있어서, 상기 동작은 호스트 커맨드를 수신하는 것; 메모리 디바이스의 휘발성 메모리 내의 L2P 캐시가 호스트 커맨드에 포함된 논리 어드레스에 대한 엔트리를 갖지 않는 것을 결정하는 것; 호스트 커맨드에 포함된 논리 어드레스에 대한 엔트리를 판독하는 것이 동일한 다이에 저장된 데이터의 적어도 2개의 부분을 판독하는 것을 포함하는 것을 결정하는 것을 더 포함하고; 제1 부분, 제2 부분, 제3 부분 및 제5 부분을 판독하게 하는 것, 및 제4 부분을 재구성하는 것은 호스트 커맨드에 포함된 논리 어드레스에 대한 엔트리를 판독하는 것이 동일한 다이에 저장된 데이터의 적어도 2개의 부분을 판독하는 것을 포함하는 것을 결정하는 것에 응답하여 수행된다.
실시예 26에서는, 실시예 21 내지 25 중 어느 하나 이상의 주제에 있어서, 데이터의 제4 부분을 재구성하는 동작은 데이터의 제2 부분 및 데이터의 제3 부분의 값에 대한 XOR 연산을 수행하여 데이터의 제4 부분을 생성하는 것을 포함한다.
실시예 27은, 처리 회로에 의해 실행될 때, 상기 처리 회로가 실시예 1 내지 10의 방법 중 어느 것을 구현하는 동작을 수행하게 하는 명령어를 포함하는 적어도 하나의 머신 판독가능 매체이다.
실시예 28은, 실시예 1 내지 10의 방법 중 어느 것을 구현하도록 구조화되고 구성된 장치이다.
실시예 29는, 실시예 1 내지 20 중 어느 것의 방법 또는 장치 중 어느 것을 구현하도록 구조화되고 구성된 시스템이다.
실시예 30은, 실시예 11 내지 20의 메모리 디바이스 중 어느 것에 의해 수행되는 동작 중 어느 것을 구현하는 방법이다.

Claims (18)

  1. 메모리 디바이스로서,
    멀티다이 메모리 어레이;
    하나 이상의 프로세서를 포함하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는,
    동시에 데이터의 제1 부분이 제1 메모리 다이로부터 판독되고 데이터의 제2 부분이 제2 메모리 다이로부터 판독되며 데이터의 제3 부분이 제3 메모리 다이로부터 판독되게 하는 것 - 상기 데이터의 제3 부분은 상기 데이터의 제2 부분 및 상기 제1 메모리 다이에 저장된 데이터의 제4 부분을 포함하는 데이터에 대한 패리티 데이터를 포함함 -; 및
    선택된 메모리 다이로부터 판독되는 데이터의 제5 부분을 판독하는 것과 병렬로 상기 데이터의 제2 부분 및 상기 제3 부분의 상기 패리티 데이터를 사용하여 상기 제1 메모리 다이에 저장된 상기 데이터의 제4 부분을 재구성하는 것을 포함하는 동작을 수행하도록 구성되는, 메모리 디바이스.
  2. 제1항에 있어서,
    상기 데이터의 제1 부분은 상기 메모리 디바이스의 상기 멀티다이 메모리 어레이에 저장된 데이터의 제1 스트라이프의 일부이고;
    상기 데이터의 제2, 제3 및 제4 부분은 상기 메모리 디바이스의 상기 멀티다이 어레이에 저장된 데이터의 제2 스트라이프의 일부이며;
    상기 데이터의 제5 부분은 상기 메모리 디바이스의 상기 멀티다이 어레이에 저장된 데이터의 제3 스트라이프의 일부인, 메모리 디바이스.
  3. 제2항에 있어서, 상기 데이터의 제5 부분은 상기 제1 메모리 디바이스로부터 판독되는, 메모리 디바이스.
  4. 제2항에 있어서, 상기 멀티다이 어레이의 상기 메모리 다이는 멀티플레인 메모리 다이이고, 상기 데이터의 제1, 제2, 제3, 제4 및 제5 부분 각각은 각각의 메모리 다이의 각각의 플레인 내에 있는, 메모리 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 데이터의 제1, 제2, 제3, 제4 및 제5 부분은 L2P(Logical to Physical) 변환 테이블 엔트리인, 메모리 디바이스.
  6. 제5항에 있어서, 상기 동작은,
    호스트 커맨드를 수신하는 것;
    상기 메모리 디바이스의 휘발성 메모리 내의 L2P 캐시가 상기 호스트 커맨드에 포함된 논리 어드레스에 대한 엔트리를 갖지 않는 것을 결정하는 것을 더 포함하고;
    상기 제1 부분, 제2 부분, 제3 부분 및 제5 부분이 판독되게 하는 것은 상기 메모리 디바이스의 상기 휘발성 메모리 내의 상기 L2P 캐시가 상기 호스트 커맨드에 포함된 상기 논리 어드레스에 대한 엔트리를 갖지 않는 것을 결정하는 것에 응답하여 수행되는, 메모리 디바이스.
  7. 제6항에 있어서, 상기 동작은,
    상기 호스트 커맨드에 포함된 상기 논리 어드레스를 상기 제1 부분, 제2 부분, 제3 부분, 제4 부분 또는 제5 부분의 적어도 일부를 사용하여 물리 어드레스로 변환하는 것; 및
    상기 물리 어드레스에서 상기 호스트 커맨드를 실행하게 하는 것을 더 포함하는, 메모리 디바이스.
  8. 제5항에 있어서, 상기 동작은,
    호스트 커맨드를 수신하는 것;
    상기 메모리 디바이스의 휘발성 메모리 내의 L2P 캐시가 상기 호스트 커맨드에 포함된 논리 어드레스에 대한 엔트리를 갖지 않는 것을 결정하는 것;
    상기 호스트 커맨드에 포함된 상기 논리 어드레스에 대한 상기 엔트리를 포함하는 것이 동일한 다이에 저장된 데이터의 적어도 2개의 부분을 판독하는 것을 포함하는 것을 결정하는 것을 더 포함하고;
    상기 제1 부분, 제2 부분, 제3 부분 및 제5 부분이 판독되게 하는 것, 및 상기 제4 부분을 재구성하는 것은 상기 호스트 커맨드에 포함된 상기 논리 어드레스에 대한 상기 엔트리를 판독하는 것이 상기 동일한 다이에 저장된 데이터의 적어도 2개의 부분을 판독하는 것을 포함하는 것을 결정하는 것에 응답하여 수행되는, 메모리 디바이스.
  9. 제8항에 있어서, 데이터의 제 4 부분을 재구성하는 상기 동작은 상기 데이터의 제2 부분 및 상기 데이터의 제3 부분의 값에 대한 XOR 연산을 수행하여 상기 데이터의 제4 부분을 생성하는 것을 포함하는, 메모리 디바이스.
  10. NAND 메모리 디바이스로부터 데이터를 판독하는 방법으로서,
    동시에 데이터의 제1 부분이 제1 메모리 다이로부터 판독되고 데이터의 제2 부분이 제2 메모리 다이로부터 판독되며 데이터의 제3 부분이 제3 메모리 다이로부터 판독되게 하는 단계 - 상기 데이터의 제3 부분은 상기 데이터의 제2 부분 및 상기 제1 메모리 다이에 저장된 데이터의 제4 부분을 포함하는 데이터에 대한 패리티 데이터를 포함함 -; 및
    선택된 메모리 다이로부터 데이터의 제5 부분을 판독하는 것과 병렬로 상기 데이터의 제2 부분 및 상기 패리티 데이터를 사용하여 상기 제1 메모리 다이에 저장된 상기 데이터의 제4 부분을 재구성하는 단계를 포함하는, 방법.
  11. 제10항에 있어서,
    상기 데이터의 제1 부분은 상기 메모리 디바이스의 멀티다이 어레이에 저장된 데이터의 제1 스트라이프의 일부이고;
    상기 데이터의 제2, 제3 및 제4 부분은 상기 메모리 디바이스의 상기 멀티다이 어레이에 저장된 데이터의 제2 스트라이프의 일부이며;
    데이터의 상기 제5 부분은 상기 메모리 디바이스의 상기 멀티다이 어레이에 저장된 데이터의 제3 스트라이프의 일부인, 방법.
  12. 제11항에 있어서, 데이터의 상기 제5 부분은 상기 제1 메모리 디바이스로부터 판독되는, 방법.
  13. 제11항 또는 제12항에 있어서, 상기 멀티다이 어레이의 상기 메모리 다이는 멀티플레인 메모리 다이이고, 상기 데이터의 제1, 제2, 제3, 제4 및 제5 부분 각각은 각각의 다이의 각각의 플레인 내에 있는, 방법.
  14. 제11항에 있어서, 상기 데이터의 제1, 제2, 제3, 제4 및 제5 부분은 L2P(Logical to Physical) 변환 테이블 엔트리인, 방법.
  15. 제14항에 있어서,
    호스트 커맨드를 수신하는 단계;
    상기 메모리 디바이스의 휘발성 메모리 내의 L2P 캐시가 상기 호스트 커맨드에 포함된 논리 어드레스에 대한 엔트리를 갖지 않는 것을 결정하는 단계를 더 포함하고;
    상기 제1 부분, 제2 부분, 제3 부분 및 제5 부분이 판독되게 하는 것은 상기 메모리 디바이스의 상기 휘발성 메모리 내의 상기 L2P 캐시가 상기 호스트 커맨드에 포함된 상기 논리 어드레스에 대한 엔트리를 갖지 않는 것을 결정하는 것에 응답하여 수행되는, 방법.
  16. 머신 판독가능 매체로서, 메모리 디바이스의 컨트롤러에 의해 실행될 때, 상기 컨트롤러가,
    동시에 데이터의 제1 부분이 제1 메모리 다이로부터 판독되고 데이터의 제2 부분이 제2 메모리 다이로부터 판독되며 데이터의 제3 부분이 제3 메모리 다이로부터 판독되게 하는 것 - 데이터의 상기 제3 부분이 패리티 데이터를 포함함 -; 및
    상기 제1 메모리 다이로부터 데이터의 제5 부분을 판독하는 것과 병렬로 상기 데이터의 제2 부분 및 상기 패리티 데이터를 사용하여 상기 제1 메모리 다이에 저장된 데이터의 제4 부분을 재구성하는 것을 포함하는 동작을 수행하게 하는 명령어를 저장하는, 머신 판독가능 매체.
  17. 제16항에 있어서, 상기 데이터의 제1, 제2, 제3, 제4 및 제5 부분은 L2P(Logical to Physical) 변환 테이블 엔트리인, 머신 판독가능 매체.
  18. 제17항에 있어서, 상기 동작은,
    호스트 커맨드를 수신하는 것;
    상기 메모리 디바이스의 휘발성 메모리 내의 L2P 캐시가 상기 호스트 커맨드에 포함된 논리 어드레스에 대한 엔트리를 갖지 않는 것을 결정하는 것을 더 포함하고;
    상기 제1 부분, 제2 부분, 제3 부분 및 제5 부분이 판독되게 하는 것은 상기 메모리 디바이스의 상기 휘발성 메모리 내의 상기 L2P 캐시가 상기 호스트 커맨드에 포함된 상기 논리 어드레스에 대한 엔트리를 갖지 않는 것을 결정하는 것에 응답하여 수행되는, 머신 판독가능 매체.
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