JP6652472B2 - メモリシステムおよび制御方法 - Google Patents

Description

実施形態は、概してメモリシステムおよび制御方法に関する。

半導体記憶媒体（半導体メモリ）および半導体記憶媒体を制御するメモリコントローラを含んだメモリシステムが知られている。メモリシステムは、外部からの電源供給を受けて動作する。メモリシステムは、外部からの電源供給が絶たれた後に、まだ不揮発化されていない必要なデータを不揮発化するために補助電源を備えることがある。すなわち、メモリシステムは、この補助電源を利用して、まだ不揮発化されていない必要なデータを不揮発化する。メモリシステムが補助電源によって動作できる時間には制限がある。

米国特許第９２５１０６４号明細書

外部からの電源供給を停止された際に未書き込みのデータを不揮発性記憶媒体に効率的に書き込むことが可能なメモリシステムを提供しようとするものである。

一実施形態によるメモリシステムは、第１セルトランジスタを含む記憶媒体と、前記記憶媒体を制御するコントローラと、外部からの電源の供給が絶たれている場合に前記記憶媒体および前記コントローラに電源を供給するバックアップ電源と、を備える。前記コントローラは、前記メモリシステムの外部から電源を供給されている場合、少なくとも１ビットの第１データを前記記憶媒体に送信し、少なくとも１つの第１パラメータに対応する第１値を用いて前記第１セルトランジスタに前記第１データを書き込み、前記バックアップ電源から電源を供給されている場合、前記バックアップ電源から電源を供給され始めた後に少なくとも１ビットの第２データを前記記憶媒体に送信し、前記第１値と異なり前記第１パラメータに対応する第２値を用いて前記第１セルトランジスタに前記第２データを書き込む、ように構成されている。

電源供給を突然停止された際に記憶媒体に未書き込みのデータを記憶媒体に効率的に書き込むことが可能なメモリシステムを提供できる。

第１実施形態のメモリシステムの機能ブロックを示す。 第１実施形態の記憶媒体の機能ブロックを示す。 第１実施形態の１つのブロックの要素および接続を示す。 第１実施形態のブロックの構造の例の断面を示す。 第１実施形態でのセルユニットのアドレスの割り当ての例を示す。 第１実施形態でのセルユニットのアドレスの割り当ての別の例を示す。 第１実施形態の記憶媒体でのデータの保持の第１例を示す。 第１実施形態の記憶媒体でのデータの保持の第２例を示す。 第１実施形態のメモリシステムの全体的な動作のフローを示す。 第１実施形態のメモリシステムの通常の期間でのデータ書き込みの概要を示す。 第１実施形態での通常書き込みの指示の送信のための信号ＤＱの例を示す。 第１実施形態での通常書き込みでの信号の流れを示す。 第１実施形態での通常書き込みの間にワード線に印加される電圧を示す。 第１実施形態での通常書き込みでの計数を示す。 第１実施形態での通常単レベル書き込みの指示の送信のための信号ＤＱの例を示す。 第１実施形態での通常単レベル書き込みでの信号の流れを示す。 第１実施形態での通常単レベル書き込みの間にワード線に印加される電圧を示す。 第１実施形態での緊急書き込みの指示の送信のための信号ＤＱの例を示す。 第１実施形態での緊急書き込みでの信号の流れを示す。 第１実施形態での緊急書き込みの間にワード線に印加される電圧を示す。 第１実施形態での緊急書き込みでの計数を示す。 第１実施形態での緊急書き込みの間にワード線に印加される電圧を示す。 第１実施形態での緊急書き込みでのダーティーデータの書き込みを示す。 第１実施形態での緊急書き込みでのダーティーデータの書き込みを示す。 第１実施形態での特定のパラメータの変更のための信号の流れを示す。 第１実施形態での緊急書き込みでの信号の流れを示す。 第１実施形態でのパラメータの変更のための信号の流れを示す。 第１実施形態での緊急書き込みでの信号の流れを示す。 第１実施形態での緊急書き込みの間にワード線に印加される電圧の別の例を示す。 第２実施形態での緊急書き込みの間にワード線に印加される電圧を示す。 第２実施形態での緊急書き込みの間にワード線に印加される電圧の別の例を示す。 第３実施形態での緊急書き込みの間にワード線に印加される電圧を示す。 第３実施形態での緊急書き込みの間にワード線に印加される電圧を示す。 第３実施形態での通常単レベル書き込みの指示の送信のための信号ＤＱの例を示す。 第４実施形態での緊急書き込みでのデータの書き込みを示す。 第４実施形態での緊急書き込みでのデータの書き込み先の第１例を示す。 第４実施形態での緊急書き込みでのデータの書き込み先の第３例を示す。 第４実施形態での緊急書き込みの間にワード線に印加される電圧を示す。 第５実施形態のメモリシステムでの再起動のフローを示す。 第５実施形態での再起動において非選択ワード線に印加される電圧を示す。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。また、ある実施形態についての記述はすべて、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。

各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現されることが可能である。各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。

また、実施形態の方法のフローにおけるいずれのステップも、例示の順序に限定されず、そうでないと示されない限り、例示の順序とは異なる順序でおよび（または）別のステップと並行して起こることが可能である。

明細書および特許請求の範囲において、「接続」とは、直接的な接続および導電性の要素を介在した接続を含む。

（第１実施形態）
＜１．１．構成（構造）＞
＜１．１．１．メモリシステム＞
図１は、第１実施形態のメモリシステム１の機能ブロックを示す。メモリシステム１は、例えばsolid state device（ＳＳＤ）、またはＳＤ^ＴＭカードのようなメモリカードであり得る。

図１に示されるように、メモリシステム１は、ホスト装置２と接続されることが可能であり、ホスト装置２と通信する。ホスト装置２は電源２１を含む。電源２１は、電源電圧をメモリシステム１に供給する。電源２１は、ホスト装置２とは別にメモリシステム１の外部に設けられていてもよい。

メモリシステム１は、半導体記憶媒体１００、メモリコントローラ２００、および電源制御回路３００を含む。メモリシステム１は、２以上の記憶媒体１００を含んでいてもよい。電源制御回路３００は、電源２１から電源電圧を受け、バックアップ電源３１０を含み、電源２１またはバックアップ電源３１０からの電源電圧をメモリコントローラ２００および記憶媒体１００に供給する。バックアップ電源３１０は、電池および／またはキャパシタを含む。

メモリコントローラ２００は、ホスト装置２から命令を受け取り、受け取られた命令に基づいて記憶媒体１００を制御する。具体的には、メモリコントローラ２００は、ホスト装置２から書き込み（プログラム）を指示されたデータ（ホスト書き込みデータ）を記憶媒体１００に書き込み、ホスト装置２から読み出しを指示されたデータ（ホスト読み出しデータ）を記憶媒体１００から読み出してホスト装置２に送信する。記憶媒体１００は、不揮発性の半導体記憶媒体であり、例えばＮＡＮＤ型フラッシュメモリである。

メモリコントローラ２００は、ホストインターフェイス２１０、全体制御部２２０、ＲＡＭ２３０、メモリインターフェイス２４０、およびＥＣＣ回路２５０を含む。メモリコントローラ２００は、例えば、ハードウェアとして、ＣＰＵ（central processing unit）等のプロセッサ、ＲＯＭ（read only memory）、およびＲＡＭ（random access memory）を含み、ＲＯＭに保持されているファームウェア（プログラム）がプロセッサによって実行されることによって、ホストインターフェイス２１０、全体制御部２２０、メモリインターフェイス２４０、およびＥＣＣ回路２５０の各々の機能の一部または全部を実行する。さらに、全体制御部２２０、メモリインターフェイス２４０、ＥＣＣ回路２５０の各々の機能の一部または全体がハードウェアにより実現されてもよい。

ホストインターフェイス２１０は、バスを介してホスト装置２と接続され、メモリコントローラ２００とホスト装置２との間の通信を司る。ホストインターフェイス２１０としては、SATA、SAS、PCI express等があるが、これに限定されない。全体制御部２２０は、例えば、プロセッサおよびＲＡＭの機能の一部により実現される。全体制御部２２０は、メモリコントローラ２００の全体の制御を司り、メモリインターフェイス２４０を制御し、ＲＡＭ２３０およびメモリインターフェイス２４０の連携を制御する。

ＲＡＭ２３０は、データを一時的に保持し、バッファとしての機能を有する。データは、ホスト書き込みデータ、記憶媒体１００に書き込まれるデータ（書き込みデータ）、記憶媒体１００から読み出されたデータ（メモリ読み出しデータ）、記憶媒体１００の状態を示し且つ記憶媒体１００の制御のために全体制御部２２０によって参照される管理データを含む。ＲＡＭ２３０によるバッファは、ライトバッファ２３０Ａおよびデータバッファ２３０Ｂを含む。ライトバッファ２３０Ａは、ホスト書き込みデータを保持する。データバッファ２３０Ｂは、書き込みデータを保持する。

メモリインターフェイス２４０は、全体制御部２２０の制御に従って、記憶媒体１００を制御し、また、記憶媒体１００の状態を知る。メモリインターフェイス２４０は、例えば、プロセッサおよびＲＡＭの機能の一部により実現される。

メモリインターフェイス２４０は、コマンド生成部２４１を含む。コマンド生成部２４１は、全体制御部２２０の制御に従い、全体制御部２２０からの要求を実現するための種々のコマンドを生成する。

ＥＣＣ回路２５０は、ホスト書き込みデータおよび管理データを含め記憶媒体１００に書き込まれる実体的データを誤り訂正符号（ＥＣＣ）に変換する。誤り訂正符号は既知の任意の方法で生成されることが可能である。誤り訂正符号は、一般に、記憶媒体１００に書き込まれるデータと誤り訂正のためのデータを含む。誤り訂正のためのデータは、例えばパリティデータを含む。ＥＣＣ回路２５０はまた、メモリ読み出しデータに対して演算を行って、メモリ読み出しデータに含まれる正しい（誤りを訂正された）データ（例えばホスト読み出しデータ）を取得することを試みる。ＥＣＣ回路２５０の誤り訂正符号生成のための技術によって定まる訂正能力以下の誤りであれば、正しいホスト読み出しデータが得られる。メモリ読み出しデータがＥＣＣ回路２５０の訂正能力を超える誤りを含んでいる場合、ＥＣＣ回路２５０は正しいホスト読み出しデータが得らなかった旨を全体制御部２２０に通知する。ＥＣＣ回路２５０は、メモリ読み出しデータ中の基準値ＴＮ３以下の数の誤りを訂正できる。なお、ＥＣＣ回路２５０による誤り訂正能力は、コードレートの設定によって可変である。

ＥＣＣ回路２５０は、積符号を生成することもできる。積符号の生成は、例えば、複数の別々の書き込みデータの各々のビット列から別の独立したパリティデータを生成することを含む。生成された積符号も、独立した書き込みデータとして記憶媒体１００に書き込まれる。積符号を使用することにより、ある書き込みデータの誤りが、当該書き込みデータを使用して訂正不能である場合に、別の書き込みデータおよび独立したパリティデータから誤りが訂正されることが可能な場合がある。

メモリインターフェイス２４０は、バスを介して記憶媒体１００と接続される。バスは、記憶媒体１００がＮＡＮＤ型フラッシュメモリである場合、ＮＡＮＤバスであり、以下の記述および図はＮＡＮＤバスの例に基づく。ＮＡＮＤバスは、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＷＰｎ、ＲＹ／ＢＹｎ、ＤＱ、ＤＱＳ、およびＤＱＳｎを伝送する。本明細書において、信号の名称の末尾のｎは、末尾のｎのない名称の信号の反転論理を示し、信号がローレベルの場合にアサートされていることを意味する。

信号ＤＱ（ＤＱ０〜ＤＱ７）は、例えば８ビットの幅を有し、データの実体であり、コマンド（ＣＭＤ）、書き込みデータまたはメモリ読み出しデータ（ＤＡＴ）、アドレス信号（ＡＤＤ）、ステータスデータ（ＳＴＡ）等を含む。メモリ読み出しデータは、単に読み出しデータと称される場合がある。

アサートされている信号ＣＥｎは、記憶媒体１００をイネーブルにする。アサートされている信号ＣＬＥは、この信号ＣＬＥと並行して記憶媒体１００に入力される。信号ＤＱがコマンドＣＭＤであることを記憶媒体１００に通知する。アサートされている信号ＡＬＥは、この信号ＡＬＥと並行して記憶媒体１００に入力される信号ＤＱがアドレス信号ＡＤＤであることを記憶媒体１００に通知する。アサートされている信号ＷＥｎは、この信号ＷＥｎと並行して記憶媒体１００に入力される信号ＤＱを記憶媒体１００に記憶させることを指示する。アサートされている信号ＲＥｎは、記憶媒体１００に信号ＤＱを出力することを指示する。アサートされている信号ＷＰｎは、データ書き込みおよび消去の禁止を記憶媒体１００に指示する。信号ＲＹ／ＢＹｎは、記憶媒体１００がレディー状態であるか、ビジー状態であるかを示し、ローレベルによってビジー状態を示す。記憶媒体１００は、レディー状態においてメモリコントローラ２からの命令を受け付け、ビジー状態においてメモリコントローラ２からの命令を受け付けない。

メモリコントローラ２００から記憶媒体１００に向かう信号ＤＱＳおよびＤＱＳｎは、信号ＤＱを出力するタイミングを記憶媒体１００に指示する。記憶媒体１００からメモリコントローラ２００に向かう信号ＤＱＳおよびＤＱＳｎは、信号ＤＱを出力するタイミングをメモリコントローラ２００に通知する。

メモリシステム１が複数の記憶媒体１００を含む場合、信号ＤＱは複数の記憶媒体１００で共用される。そして、例えば、メモリコントローラ２００は、ある第１の記憶媒体１００への信号ＤＱの送信後、第１の記憶媒体１００が信号ＤＱに基づく動作を行っている間に、別の第２の記憶媒体１００に信号ＤＱを送信する。第１および第２の記憶媒体１００は、例えば、指示された動作を並列で実行する。このような１つの記憶媒体１００への排他的な指示の送信と、複数の記憶媒体１００の並列動作が、３つ以上の記憶媒体１００に関して行われる。

＜１．１．２．記憶媒体＞
図２は、第１実施形態の記憶媒体１００の機能ブロックを示す。図２に示されるように、記憶媒体１００は、メモリセルアレイ（セルアレイ）１１、入出力回路１２、入出力制御回路１３、シーケンサ（制御回路）１４、電位生成回路１５、ドライバ１６、センスアンプ１７、カラムデコーダ１８、データラッチ１９、およびロウデコーダ２０等の要素を含む。

セルアレイ１１は複数のメモリブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。ブロックＢＬＫは、例えばデータの消去単位であり、各ブロックＢＬＫ中のデータは一括して消去される。１つのブロックＢＬＫより小さい単位（例えばブロックＢＬＫの半分）でデータが消去されてもよい。

各ブロックＢＬＫは複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）の集合である。各ストリングユニットＳＵは複数のＮＡＮＤストリングＳＴＲ（ＳＴＲ０、ＳＴＲ１、…）の集合である。ストリングＳＴＲは、複数のメモリセルトランジスタＭＴを含む。セルアレイ１１にはさらにワード線ＷＬ、ビット線ＢＬ、セルソース線ＣＥＬＳＲＣ、および選択ゲート線ＳＧＤＬならびにＳＧＳＬ等の配線が設けられている。

入出力回路１２は、信号ＤＱを受け取り、信号ＤＱを送信する。入出力回路１２は、また、データストローブ信号ＤＱＳならびにＤＱＳｎを送信する。

入出力制御回路１３は、メモリコントローラ２００から種々の制御信号を受け取り、制御信号に基づいて、入出力回路１２を制御する。制御信号は、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＷＰｎ、およびデータストローブ信号ＤＱＳならびにＤＱＳｎを含む。

シーケンサ１４は、入出力回路１２からコマンドＣＭＤおよびアドレス信号ＡＤＤを受け取り、コマンドＣＭＤおよびアドレス信号ＡＤＤに基づいて、電位生成回路１５、ドライバ１６、センスアンプ１７、カラムデコーダ１８を制御する。シーケンサ１４は、レジスタ１４ａを含み、レジスタ１４ａ中の種々のパラメータの値に基づいて制御を行う。

電位生成回路１５は、記憶媒体１００の外部から電源電位を受け、電源電位から種々の電位（電圧）を生成する。生成された電位は、ドライバ１６およびセンスアンプ１７等の要素に供給される。電位生成回路１５によって生成される電位は、例えば、ワード線ＷＬ、選択ゲート線ＳＧＤＬおよびＳＧＳＬ、ならびにソース線ＣＥＬＳＲＣに印加される電位を含む。種々の電位の印加により、種々の要素に電圧が印加される。ドライバ１６は、電位生成回路１５によって生成された電位を受け、シーケンサ１４の制御に従って、受けた電位のうちの選択されたものをロウデコーダ２０に供給する。

ロウデコーダ２０は、ドライバ１６から種々の電位を受け、入出力回路１２からアドレス信号ＡＤＤを受け、受けたアドレス信号ＡＤＤに基づいて１つのブロックＢＬＫを選択し、選択されたブロックＢＬＫにドライバ１６からの電位を転送する。

センスアンプ１７は、セルトランジスタＭＴの状態をセンスし、センスされた状態に基づいてメモリ読み出しデータを生成し、また、書き込みデータをセルトランジスタＭＴに転送する。

データラッチ１９は、入出力回路１２からの書き込みデータＤＡＴを保持し、書き込みデータＤＡＴをセンスアンプ１７に供給する。また、データラッチ１９は、センスアンプ１７からメモリ読み出しデータＤＡＴを受け取り、カラムデコーダ１８の制御に従って、メモリ読み出しデータＤＡＴを入出力回路１２に供給する。カラムデコーダ１８は、アドレス信号ＡＤＤに基づいて、データラッチ１９を制御する。

＜１．１．３．セルアレイ＞
図３は、セルアレイ１１の一部の要素および接続の例を示し、１つのブロックＢＬＫ０の要素および接続、ならびに関連する要素を示す。複数の（例えば全ての）ブロックＢＬＫは、みな図３に示される要素および接続を含む。

１ブロックＢＬＫは、ストリングユニットＳＵ０〜ＳＵ３を含む。１ブロックＢＬＫが１つのストリングユニットＳＵのみを含んでいてもよい。

ｍ（ｍは自然数）本のビット線ＢＬ０〜ＢＬｍ−１の各々は、各ブロックＢＬＫにおいて、４つのストリングユニットＳＵ０〜ＳＵ３の各々からの１つのストリングＳＴＲと接続されている。

各ストリングＳＴＲは、１つの選択ゲートトランジスタＳＴ、ｎ個（ｎは自然数）のメモリセルトランジスタＭＴ、および１つの選択ゲートトランジスタＤＴ（ＤＴ０〜ＤＴ３）を含む。トランジスタＳＴ、ＭＴ、およびＤＴは、この順で、ソース線ＣＥＬＳＲＣと１つのビット線ＢＬとの間に直列に接続されている。図３は、８つのセルトランジスタＭＴ０〜ＭＴ７の例を示す。セルトランジスタＭＴは、制御ゲート電極（ワード線ＷＬ）、および周囲から絶縁された電荷蓄積層を含み、電荷蓄積層中の電荷の量に基づいてデータを不揮発に保持することができる。セルトランジスタＭＴは、書き込みにより電荷蓄積層に電子を注入される。

相違する複数のビット線ＢＬとそれぞれ接続された複数のストリングＳＴＲは１つのストリングユニットＳＵを構成する。各ストリングユニットＳＵにおいて、セルトランジスタＭＴ０〜ＭＴ７の制御ゲート電極（ゲート）は、ワード線ＷＬ０〜ＷＬ７とそれぞれ接続されている。さらに、各ブロックＢＬＫにおいて、相違するストリングユニットＳＵ中の同じアドレスのワード線ＷＬも相互に接続されている。１つのストリングユニットＳＵ中でワード線ＷＬを共有するセルトランジスタＭＴの組は、セルユニットＣＵと称される。

トランジスタＤＴ０〜ＤＴ３はストリングユニットＳＵ０〜ＳＵ３にそれぞれ属する。各α（αは０または３以下の自然数）について、ストリングユニットＳＵαの複数のストリングＳＴＲの各々のトランジスタＤＴαのゲートは選択ゲート線ＳＧＤＬαに接続されている。トランジスタＳＴのゲートは、選択ゲート線ＳＧＳＬに接続されている。

各ブロックＢＬＫは、図４に示される構造を有することが可能である。図４に示されるように、ストリングユニットＳＵは基板ｓｕｂ上に設けられている。基板ｓｕｂは、ｘｙ面に沿って広がり、表面の領域においてｐ型のウェルｐｗを含む。各ストリングユニットＳＵは、ｘ軸に沿って並ぶ複数のストリングＳＴＲを含む。各ストリングＳＴＲは、半導体の柱（ピラー）ＰＬを含む。柱ＰＬは、ｚ軸に沿って延び、下端においてウェルｐｗと接し、トランジスタＭＴ、ＤＴ、およびＳＴのチャネルが形成されるチャネル領域およびボディとして機能する。柱ＰＬの上端は、導電性のプラグＣＰＰを介して導電体ＣＴと接続されている。導電体ＣＴはｙ軸に沿って延び、１つのビット線ＢＬとして機能し、ｘ軸上で別の座標に位置する導電体ＣＴと間隔を有する。柱ＰＬの側面はトンネル絶縁体（層）ＩＴにより覆われている。トンネル絶縁体ＩＴは、ウェルｐｗ上にも位置する。トンネル絶縁体ＩＴの側面は、電荷蓄積層ＣＡにより覆われている。電荷蓄積層ＣＡは、絶縁性または導電性であり、側面をブロック絶縁体（層）ＩＢにより覆われている。

各ストリングユニットＳＵにおいて、ウェルｐｗの上方に、１つの導電体ＣＳ、複数（例えば８つ）の導電体ＣＷ、および３つの導電体ＣＤが設けられている。複数の導電体ＣＳが設けられていてもよい。導電体ＣＳ、ＣＷ、およびＣＤは、この順で間隔を有してｚ軸に沿って並び、ｘ軸に沿って延び、ブロック絶縁体ＩＢと接している。導電体ＣＳは、また、ウェルｐｗの表面とともにトンネル絶縁体ＩＴを挟む。導電体ＣＳ、ＣＷ、およびＣＤは、それぞれ、選択ゲート線ＳＧＳＬ、ワード線ＷＬ０〜ＷＬ７、および選択ゲート線ＳＧＤＬとして機能する。各ストリングユニットＳＵにおいて、導電体ＣＳ、ＣＷ、およびＣＤは、このストリングユニットＳＵ中の全ての半導体柱ＰＬの側面上のブロック絶縁体ＩＢと内部において接している。

柱ＰＬ、トンネル絶縁体ＩＴ、電荷蓄積層ＣＡ、およびブロック絶縁体ＩＢのうちの導電体ＣＳ、ＣＷ、およびＣＤと交わる部分は、それぞれ選択ゲートトランジスタＳＴ、セルトランジスタＭＴ、および選択ゲートトランジスタＤＴとして機能する。柱ＰＬを共有しかつｚ軸に沿って並ぶトランジスタＳＴ、ＭＴ、およびＤＴは、１つのストリングＳＴＲを構成する。

ウェルｐｗの表面内の領域には、ｐ^＋型不純物の拡散層ＤＰが設けられている。拡散層ＤＰは、導電性のプラグ（コンタクトプラグ）ＣＰＷを介して、導電体ＣＣＷと接続されている。プラグＣＰＷは、ｘｚ面に沿って広がる。

ウェルｐｗの表面の領域内には、ｎ^＋型不純物の拡散層ＤＮがさらに設けられている。拡散層ＤＮは、導電性のプラグＣＰＳを介して、導電体ＣＣＳと接続されている。導電体ＣＣＷは、セルソース線ＣＥＬＳＲＣとして機能する。

基板ｓｕｂ上で、導電体ＣＳ、ＣＷ、ＣＤ、ＣＣＳ、およびＣＣＷ、ならびにプラグＣＰＳおよびＣＰＷが設けられていない領域は、絶縁体ＩＩＬ１を設けられている。

各セルユニットＣＵは、１つの記憶媒体１００において固有の（物理）アドレスを割り当てられている。図５は、１ブロックＢＬＫ、特にブロックＢＬＫ０でのアドレスの割り当ての例を示す。図５に示されるように、ワード線ＷＬ０と接続されたストリングユニットＳＵ０のセルユニットＣＵは、ブロックＢＬＫ中で最小のアドレス（例えば０）を割り当てられている。また、ワード線ＷＬ７と接続されたストリングユニットＳＵ３のセルユニットＣＵは、ブロックＢＬＫ中で最大のアドレス（例えば３１）を割り当てられている。さらに、ワード線ＷＬ０のストリングユニットＳＵ１、ＳＵ２、およびＳＵ３のセルユニットＣＵは、それぞれ、アドレス１、２、および３を割り当てられている。ワード線ＷＬ１と接続されたストリングユニットＳＵ０、ＳＵ１、ＳＵ２、およびＳＵ３のセルユニットＣＵは、それぞれ、アドレス４、５、６、および７を割り当てられている。同様に、あるワード線ＷＬと接続された４つのセルユニットＣＵは、ストリングユニットＳＵの昇順にアドレスを割り当てられており、さらに、ワード線ＷＬのアドレスの昇順にアドレスが並ぶ。さらに、次のアドレスのブロックＢＬＫにおいて、同様のアドレスが、１つ少ないアドレスのブロックＢＬＫのセルユニットＣＵの最大のアドレスに後続する。図６は、１ブロックＢＬＫがｋのストリングユニットＳＵを含みかつ１ストリングＳＴＲがｎのセルトランジスタＭＴを含む場合の割り当ての例を示す。アドレスは、図５および図６とは異なった形で割り当てられることが可能である。

メモリコントローラ２００は、記憶媒体１００への書き込みデータの書き込みまたは記憶媒体１００からのメモリ読み出しデータの読み出しの際に、書き込みおよび読み出し対象のセルユニットＣＵをアドレス信号ＡＤＤにおいて物理アドレスによって特定する。

＜１．１．４．セルトランジスタ＞
記憶媒体１００は、１つのセルトランジスタＭＴにおいて１ビット以上のデータを保持することができる。図７は、書き込みの結果、１セルトランジスタ当たり１ビットのデータを保持するセルトランジスタＭＴの閾値電圧の分布を示す。各セルトランジスタＭＴの閾値電圧は、保持される１ビットデータに応じた値を有する。各セルトランジスタＭＴは、２つの閾値電圧のうちのいずれかを有し得る。

ある同じ１ビットデータを保持する複数のセルトランジスタＭＴであっても、セルトランジスタＭＴの特性のばらつき等に起因して、互いに相違する閾値電圧を有し得る。このため、ある同じデータを保持する複数のセルトランジスタＭＴの閾値電圧は１つの分布を形成する。２つの閾値電圧のうち、低い方の分布に属するセルトランジスタＭＴはＥｒレベルにあり、高い方の分布に属するセルトランジスタＭＴはＰレベルにある。Ｅｒレベルは、消去状態に相当する。一般に、データは、消去状態のセルトランジスタＭＴに書き込まれる。ＥｒレベルおよびＰレベルは、例えば、それぞれ“１”データおよび“０”データを保持する状態として扱われる。状態と保持されるデータとの別の対応が用いられてもよい。

Ｐ状態のセルトランジスタＭＴの閾値電圧は、Ｅｒ状態のセルトランジスタＭＴの閾値電圧より高い。読み出し電圧ＶＰ以上の閾値電圧を有するセルトランジスタＭＴは、Ｐ状態にあると判断され、制御ゲート電極において読み出し電圧ＶＰを受けてもオフを維持する。一方、読み出し電圧ＶＰ未満の閾値電圧を有するセルトランジスタＭＴは、制御ゲート電極において読み出し電圧ＶＰを受けていると、オンしている。電圧Ｖｒｅａｄ１は、非読み出し対象のセルトランジスタＭＴの制御ゲート電極に印加され、いずれのセルトランジスタＭＴの閾値電圧よりも高い。

書き込みの際、書き込みの完了の確認（ベリファイ）のために、ベリファイ電圧ＰＶが使用される。ベリファイは、書き込まれるセルトランジスタＭＴの書き込みが完了したかの確認を指す。書き込まれるセルトランジスタ（選択セルトランジスタ）ＭＴが電圧ＰＶ以上の大きさの閾値電圧を有していれば、当該セルトランジスタＭＴへの書き込みが完了したと判断される。

図８は、書き込みの結果、１セルトランジスタ当たり２ビットのデータを保持するセルトランジスタＭＴの閾値電圧の分布を示す。各セルトランジスタＭＴは、４つの閾値電圧のうちのいずれかを有し得る。最も低い分布から順に４つの分布のそれぞれに属するセルトランジスタＭＴは、それぞれ、Ｅｒレベル、Ａレベル、Ｂレベル、およびＣレベルにある。Ｅｒレベル、Ａレベル、Ｂレベル、およびＣレベルは、例えば、それぞれ“１１”データ、“０１”データ、“００”データ、および“１０”データを保持する状態として扱われる。状態と保持されるデータとの別の対応が用いられてもよい。

Ａレベル、Ｂレベル、およびＣレベルのセルトランジスタの閾値電圧は、それぞれＥｒ、Ａレベル、およびＢレベルのセルトランジスタの閾値電圧より高い。読み出し電圧ＶＡ未満の閾値電圧を有するセルトランジスタＭＴはＥｒレベルにあると判断される。読み出し電圧ＶＡ以上読み出し電圧ＶＢ未満の閾値電圧を有するセルトランジスタＭＴはＡレベルにあると判断される。読み出し電圧ＶＢ以上読み出し電圧ＶＣ未満の閾値電圧を有するセルトランジスタＭＴはＢレベルにあると判断される。読み出し電圧ＶＣ以上の閾値電圧を有するセルトランジスタＭＴはＣレベルにあると判断される。読み出し電圧ＶＡ、ＶＢ、およびＶＣ以上の閾値電圧を有するセルトランジスタＭＴは、それぞれ、制御ゲート電極において読み出し電圧ＶＡ、ＶＢ、およびＶＣを受けてもオフを維持する。一方、読み出し電圧ＶＡ、ＶＢ、およびＶＣ未満の閾値電圧を有するセルトランジスタＭＴは、それぞれ、制御ゲート電極において読み出し電圧ＶＡ、ＶＢ、およびＶＣを受けていると、オンしている。電圧Ｖｒｅａｄ２は、非読み出し対象のセルトランジスタＭＴの制御ゲート電極に印加され、いずれのセルトランジスタＭＴの閾値電圧よりも高い。

１セルトランジスタＭＴ当たり複数ビットのデータの保持の場合、１つのセルユニットＣＵのセルトランジスタＭＴのある同じ位置のビットのデータの組は、１つのページを構成する。１セルトランジスタＭＴ当たり２ビットのデータの保持の場合、１つのセルユニットＣＵのセルトランジスタＭＴの上位ビットのデータの組は、アッパーページを構成する。１つのセルユニットＣＵのセルトランジスタＭＴの下位ビットのデータの組は、ロワーページを構成する。

Ａレベル、Ｂレベル、およびＣレベルへの書き込みのベリファイのために、ベリファイ電圧ＡＶ、ＢＶ、およびＣＶが使用される。Ａレベル、Ｂレベル、およびＣレベルへと書き込まれる選択セルトランジスタＭＴがそれぞれベリファイ電圧ＡＶ、ＢＶ、およびＣＶ以上の大きさの閾値電圧を有していれば、当該レベルへとプログラムされるセルトランジスタＭＴへのプログラムが完了したと判断される。ベリファイ電圧ＢＶおよびＣＶは、それぞれベリファイ電圧ＡＶおよびＢＶより高い。

３ビット以上のデータも、ここまで記述された原理の拡張により１つのセルトランジスタＭＴよって保持されることが可能である。

＜１．２．動作）＞
＜１．２．１．全体の動作＞
図９は、メモリシステム１の全体的な動作のフローを示す。フローにおけるいくつかのステップは後に詳述される。図９に示されるように、メモリシステム１は外部、例えば電源２１から、電源電圧を受け始めて起動する（ステップＳ１）。次いで、メモリコントローラ２００は、前回のメモリシステム１の外部からの電源電圧供給の停止が、ホスト装置２からの事前通知無しに行われたかを判断する（ステップＳ２）。電源電圧供給の停止は、例えば、ホスト装置２のユーザにより行われ、特段の通知なしに行われ得る。よって、ホスト装置２からメモリシステム１への電源電圧供給の停止も通知されないことがある。メモリコントローラ２００は、外部からの電源電圧供給の停止の際、事前通知があったかなかったかを示す情報を、記憶媒体１００のブロックＢＬＫに保持しておく。そして、ステップＳ２において、この事前通知の有無についての情報を読み出す。

事前通知があった場合（ステップＳ２のＹｅｓ分岐）、メモリシステム１は通常モードで動作する（ステップＳ３）。通常モードでは、メモリシステム１は通常の状態にある。本明細書において、通常とは、メモリシステム１が外部から（例えばホスト装置２から）電源電圧を受けている期間を指す。通常モードにおいて、メモリシステム１は、ホスト装置２の指示に従って、種々の動作を行う。通常モードでは、メモリコントローラ２００は、ホスト装置２からの書き込みの指示に応答して、ブロックＢＬＫに書き込みデータを書き込む。

ホスト装置２は、メモリシステム１への電源電圧供給を停止する（ステップＳ４）。電源電圧供給の停止は、上記のように例えばホスト装置２のユーザにより行われ得、特段の通知なしに行われる場合がある。

電源制御回路３００は、ホスト装置２から電源電圧が供給されているかを監視しており、電源電圧の供給が停止すると、これを知得する。ホスト装置２からの電源電圧供給の停止を知ると、電源制御回路３００は、バックアップ電源３１０からメモリコントローラ２００および記憶媒体１００に電源電圧を供給し始める（ステップＳ５）。これにより、メモリシステム１は、バックアップ電源３１０からの電源電圧で動作し始める。

メモリコントローラ２００は、バックアップ電源３１０からの電源電圧により動作している間、緊急モードで動作する。緊急モードでは、記憶媒体１００は、１または複数のパラメータについて、通常モードでのものと異なる値を使用し得る。緊急モードで動作するための方法については後述される。メモリコントローラ２００は、緊急モードにおいて、緊急書き込みを行う（ステップＳ６）。緊急書き込みは、普通、緊急モードにおいて行われ、ＲＡＭ２３０中の記憶媒体１００にまだ書き込まれていない特定のデータを記憶媒体１００に書き込むことを含む。バックアップ電源３１０は、有限の容量を有し、有限の時間に亘ってのみメモリコントローラ２００および記憶媒体１００に電源電圧を供給できる。よって、緊急書き込みは、有限の時間の中で完了する必要がある。メモリシステム１は、バックアップ電源３１０によって電源電圧が供給されている間に緊急書き込みが完了するように構成されている。その詳細については後述される。

メモリコントローラ２００は、緊急書き込みに備えるために、一定の数以上の消去状態のブロックＢＬＫを確保しておく。すなわち、メモリコントローラ２００は、通常モードにおいて、一定数数以上のブロックＢＬＫにはデータを書き込まず、消去状態に維持しておく。そして、このようなブロックＢＬＫに緊急書き込みを行う。緊急書き込みされるブロックが予め固定されている必要はない。

緊急書き込みの後、メモリコントローラ２００は、記憶媒体１００の緊急書き込みの結果に関するステータスを記憶媒体１００から読み出すステップ（Ｓ８）を行わない。このため、メモリコントローラ２００は、緊急書き込みの結果を知らず、よってリトライ書き込みを行わない。リトライ書き込みは、緊急書き込みを含めあるセルユニットＣＵへの書き込みが失敗の場合に行われ得、書込みが失敗したデータに含まれる実体的データと同じ実体的データ（およびパリティ）を別のセルユニットＣＵへ書き込むことを含む。メモリコントローラ２００は、ステップＳ８を行ってもよい。

また、緊急書き込みの間、メモリコントローラ２００は、ホスト装置２からの電源電圧供給の停止がホスト装置２からの通知の後に行われたか通知無しに行われたかを示すデータを、ブロックＢＬＫに書き込む。

バックアップ電源３１０による電源電圧の供給が可能な時間が過ぎると、メモリシステム１はオフする（ステップＳ７）。その後、メモリシステム１は、外部、例えば電源２１から、電源電圧を受け始めて起動する（ステップＳ１）。

前回の電源電圧供給の停止が事前の通知無しに行われた場合（ステップＳ２のＮｏ分岐）、フローはステップＳ９に移行する。ステップＳ９において、メモリコントローラ２００は、緊急書き込みされたブロックＢＬＫからメモリ読み出しデータを読み出し、得られたメモリ読み出しデータに対して誤り訂正を行い、誤り訂正されたメモリ読み出しデータを別のブロックＢＬＫに書き込む。その後、メモリシステム１は、ステップＳ３に移行する。以下、緊急書き込みされたブロックは緊急ブロックＢＬＫｂと称される。別のブロックＢＬＫに書き込まれたデータを保持していた緊急ブロックＢＬＫｂ中のデータは、適当なタイミングで消去される。

緊急書き込みは、特定のブロックＢＬＫに書き込まれてもよい。例えば、メモリコントローラ２００が使用可能な全てのブロックＢＬＫのうち、予め定められた特定のブロックＢＬＫが緊急書き込み先として使用され、残りのブロックは通常モードにおいて使用される。

＜１．２．２．通常モードでの書き込み＞
図１０は、通常モード、すなわち通常の期間でのデータ書き込みの概要を示す。通常の期間での書き込みは、以下、通常書き込みと称される。

メモリシステム１は、ホスト装置２から、書き込み指示およびホスト書き込みデータを受け取る。メモリコントローラ２００は、ホスト書き込みデータを受け取ると、完了応答をホスト装置２に送信する。しかし、実際には、ホスト書き込みデータは、記憶媒体１００には、まだ書き込まれていない。メモリコントローラ２００は、すぐには、ホスト書き込みデータを記憶媒体１００には書き込まず、ある程度の量のホスト書き込みデータがライトバッファ２３０Ａにおいて貯まってから、貯まったホスト書き込みデータをブロックＢＬＫに書き込む。具体的には、例えば予め定められた量のホスト書き込みデータがＲＡＭ２３０に貯まると、メモリコントローラ２００は、ホスト書き込みデータにパリティを付して書き込みデータを生成し、生成された書き込みデータを記憶媒体１００に書き込む。以下、完了応答の対象のホスト書き込みデータはダーティーデータと称される。

図１１は、通常書き込みの指示の送信のために、メモリコントローラ２００から記憶媒体１００に入力される信号ＤＱの例を示す。図１１は、また、信号ＲＹ／ＢＹｎを示す。記憶媒体１００は、図１１に示される通常書き込み指示を認識する。

通常書き込み指示は、コマンドＸ１ｈ、コマンド８０ｈ、５サイクルに亘るアドレス信号Ａ１〜Ａ５、書き込みデータＤ０〜Ｄｐ（ｐは自然数）、および保留コマンドＵＵｈを含む。

書き込みコマンド８０ｈは、１セルトランジスタＭＴ当たり複数ビットの書き込みを指示する。コマンドＸ１ｈは、セルトランジスタＭＵ複数ビットのうちの最初のビットのためのデータが後続することを示し、１セルトランジスタＭＴ当たり２ビットの記憶の場合、ロワーページのデータが後続することを示す。

アドレス信号Ａ１〜Ａ５は、記憶媒体１００の記憶領域のうちの、あるブロックＢＬＫ中の書き込み対象の領域を指定し、書き込み対象のページ（選択ページ）の記憶空間を提供するセルトランジスタＭＴを含んだセルユニット（選択セルユニット）ＣＵと接続されたワード線（選択ワード線）ＷＬのアドレスを含む。選択セルユニットＣＵ中のセルトランジスタＭＴは、選択セルトランジスタＭＴと称される。選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと称される。

書き込みデータ（Ｄ０〜Ｄｐ）は、ページと同じ大きさを有する。保留コマンドＵＵｈは、選択セルユニットＣＵへの別ページ（別の位のビットの組）のデータの書き込み指示が後続することを示す。

さらに、選択セルユニットＣＵの別のページのデータについての書き込み指示および書き込みデータがメモリコントローラ２００から記憶媒体１００に送信される。相違するページのためのデータの送信を示すために、書き込みコマンド８０ｈに、相違するコマンド（Ｘ２ｈおよびＸｎｈ等）が先行する。選択セルユニットＣＵに書き込まれる全てのページのための書き込み指示および書き込みデータが記憶媒体１００に送信されると、保留コマンドＵＵｈに代えて実行コマンド１０ｈが送信される。記憶媒体１００は実行コマンド１０ｈを受け取ると、選択セルユニットＣＵに指示された書き込みデータを書き込む。書き込みの間、記憶媒体１００は、ビジーを示す（ローレベルの）信号ＲＹ／ＢＹｎを出力し続ける。

通常書き込み指示に応答して、記憶媒体１００は、図１２に示されるように、選択セルユニットＣＵに、複数ページのデータ（この例では、ロワーページデータおよびアッパーページデータ）を一括して書き込む。

通常書き込みは図１３に示されるように、複数のプログラムループを含む。図１３は、第１実施形態の記憶媒体１００での書き込みの間に選択ワード線ＷＬおよび非選択ワード線ＷＬに印加される電圧を時間に沿って示す。

各プログラムループは、プログラム、ベリファイ、計数を含む。プログラムは、選択ワード線ＷＬにプログラム電圧Ｖｐｇｍを印加することを含む。プログラムでは、複数の選択セルトランジスタＭＴのうち、いくつかはその閾値電圧を上昇させられるために、選択ワード線ＷＬへのプログラム電圧Ｖｐｇｍの印加によってそのチャネルとワード線ＷＬとの間にプログラム電圧Ｖｐｇｍと同等の（実質的に等しい）電位差を形成される。一方、複数の選択セルトランジスタＭＴのうちの残りのものは選択ワード線ＷＬへのプログラム電圧Ｖｐｇｍの印加によってもそのチャネルと選択ワード線ＷＬとの間にプログラム電圧Ｖｐｇｍほどの大きな電位差を形成されない。ある選択セルトランジスタＭＴが、そのチャネルと選択ワード線ＷＬとの間にプログラム電圧Ｖｐｇｍと同等の電位差を生成されるか生成されないかは書き込みデータに基づく。以下、プログラム電圧Ｖｐｇｍ程度の電位差を生成される選択セルトランジスタＭＴを含むストリングＳＴＲは、プログラム可能ストリングＳＴＲと称される。一方、プログラム電圧Ｖｐｇｍと同等の電位差を生成されない選択セルトランジスタＭＴを含むストリングＳＴＲは、プログラム禁止ストリングＳＴＲと称される。プログラムの間、シーケンサ１４は、プログラム可能ストリングＳＴＲと接続されたビット線ＢＬに電圧Ｖｓｓを印加し続け、プログラム禁止ストリングＳＴＲと接続されたビット線ＢＬに電圧Ｖｉｎｈを印加し続ける。電圧Ｖｓｓは例えば０Ｖであり、電圧Ｖｉｎｈは電圧Ｖｓｓより高く、例えば電源電圧Ｖｄｄである。

プログラムの間、シーケンサ１４は、さらに、選択セルユニットＣＵを含んだストリングユニット（選択ストリングユニット）ＳＵの選択ゲート線ＳＧＤＬに電圧Ｖｓｇｄを印加し続け、選択ゲート線ＳＧＳＬに電圧Ｖｓｓを印加し続ける。電圧Ｖｓｇｄは、プログラム可能ストリングＳＴＲ中の選択ゲートトランジスタＤＴをオンし、かつプログラム禁止ストリングＳＴＲ中の選択ゲートトランジスタＤＴをオフに維持する大きさを有する。

ビット線ＢＬ、および選択ゲート線ＳＧＤＬならびにＳＧＳＬに上記の電圧が印加されている間に、プログラム電圧印加時間Ｔｖｐｇｍに亘って、シーケンサ１４は、選択ワード線ＷＬに電圧Ｖｐｇｍを印加し、非選択ワード線ＷＬに電圧Ｖｐａｓｓを印加する。電圧Ｖｐａｓｓは、プログラム可能ストリングＳＴＲでは非選択セルトランジスタＭＴの閾値電圧上昇を抑制しつつ、プログラム禁止ストリングＳＴＲでは選択セルトランジスタＭＴでの閾値上昇を抑制できる程度にカップリングによりチャネルを上昇させることのできる大きさを有する。電圧ＶｐｇｍおよびＶｐａｓｓの印加の結果、選択セルトランジスタＭＴのうちのプログラム可能ストリングＳＴＲに含まれているものでのみ、選択ワード線ＷＬにプログラム電圧Ｖｐｇｍが印加されて、その電荷蓄積層に電子を注入される。プログラム禁止ストリングＳＴＲの選択セルトランジスタＭＴには、電子は注入されないか、ほとんど注入されない。

相違するプログラムループでは、プログラム電圧Ｖｐｇｍの値は相違する。各プログラムループでのプログラム電圧Ｖｐｇｍは、前回のプログラムループでのプログラム電圧Ｖｐｇｍより増分ΔＶｐｇｍ１高い。最初のプログラムループでは、開始プログラム電圧Ｖｐｇｍｓが選択ワード線ＷＬに印加される。

ベリファイにおいて、シーケンサ１４は、選択セルユニットＣＵを含んだ選択ストリングユニットＳＵの選択ゲート線ＳＧＤＬ、および選択ゲート線ＳＧＳＬに電圧Ｖｓｇを印加する。電圧Ｖｓｇは、選択ゲートトランジスタＳＤＴおよびＳＳＴをオンさせる大きさを有する。さらに、シーケンサ１４は、非選択ワード線ＷＬに電圧Ｖｒｅａｄ２を印加し、選択ワード線ＷＬにベリファイ電圧ＡＶ、ＢＶ、またはＣＶを印加し、あるいはベリファイ電圧ＡＶ、ＢＶ、およびＣＶの２つ以上を続けて印加する。あるプログラムループにおいてベリファイにパスした選択セルトランジスタＭＴを含むストリングＳＴＲは、次のプログラムループおよびそれ以降において、プログラム禁止ストリングＳＴＲとして扱われる。

計数において、図１４に示されるように、シーケンサ１４は、あるＸ（Ｘは、Ａ、Ｂ、またはＣ）レベルへとプログラムされる（Ｘレベルを目標とする）全選択セルトランジスタＭＴのうちベリファイ電圧ＸＶ以上の閾値電圧を有しない（ベリファイフェイルの）選択セルトランジスタＭＴ（文字Ｆを含んだもの）を計数する。シーケンサ１４は、Ｘレベルへとプログラムされる全選択セルトランジスタＭＴのうちのベリファイフェイルの選択セルトランジスタＭＴ（フェイルビット）を計数する。シーケンサ１４は、計数された数が、基準値ＴＮ１（≦ＴＮ３）以下である場合、Ｘレベルへのプログラムは完了したと判断する。基準値ＴＮ１は、例えばＥＣＣ回路２５０によるデータの誤り訂正能力に基づいて決定され、例えばＥＣＣ回路２５０による誤り訂正の単位（ＥＣＣワード）に基づいて決定される。プログラムが未完了のレベルがある限り、既定の最大プログラムループ数以下の範囲でプログラムループは繰り返され、全てのレベルについてプログラムが完了したと判断されると書き込みは終了する。書き込みが終了すると、記憶媒体１００は、信号ＲＹ／ＢＹｎをハイレベルにして、レディー状態を示す。最大プログラムループ数の範囲で書き込みが完了しない場合、ステータスフェイルとなる。

メモリコントローラ２００は、書き込みコマンド８０ｈに先行して、あるコマンドを送信することにより、記憶媒体１００に１セルトランジスタＭＴ当たり１ビットのデータの書き込みを指示することができる。以下、通常の期間での１セルトランジスタＭＴ当たり１ビットのデータの書き込みは、通常単レベル書き込みと称される。他方、図１１〜図１２に示される通常の期間での１セルトランジスタＭＴ当たり複数ビットのデータの書き込みは、以下、単に通常書き込みまたは通常複数レベル書き込みと称される。

図１５は、通常単レベル書き込みの指示の送信のために、メモリコントローラ２００から記憶媒体１００に入力される信号ＤＱの例を示す。記憶媒体１００は、図１５に示される通常単レベル書き込み指示を認識する。

通常単レベル書き込み指示は、コマンドＸＸｈ、書き込みコマンド８０ｈ、アドレス信号Ａ１〜Ａ５、書き込みデータＤ０〜Ｄｐ、実行コマンド１５ｈを含む。アドレス信号Ａ１〜Ａ５は、選択ワード線ＷＬのアドレスを含む。記憶媒体１００はコマンド１５ｈを受け取ると、選択セルユニットＣＵに書き込みデータを書き込む。

通常単レベル書き込み指示に応答して、記憶媒体１００は、図１６に示されるように、選択セルユニットＣＵに、１ページのデータを書き込む。

通常単レベル書き込みも、図１７に示されるように、複数のプログラムループを含む。図１７は、第１実施形態の記憶媒体１００での通常単レベル書き込みの間に選択ワード線ＷＬおよび非選択ワード線ＷＬに印加される電圧を時間に沿って示す。通常単レベル書き込みは、通常複数レベル書き込みと、各プログラムループでのベリファイ電圧の印加の回数において相違する。通常単レベル書き込みでは、各ベリファイは、１つのベリファイ電圧ＰＶの印加のみを含む。また、ベリファイでは、非選択ワード線ＷＬに電圧Ｖｒｅａｄ１が印加される。

各プログラムループでのプログラム電圧Ｖｐｇｍは、前回のプログラムループでのプログラム電圧Ｖｐｇｍより増分ΔＶｐｇｍ２高い。増分ΔＶｐｇｍ２は、通常複数レベル書き込み用の増分ΔＶｐｇｍ１と同じであってもよいし、異なっていてもよい。

計数についても、通常複数レベル書き込み（図１４を参照されたい）でのものと同じである。ただし、Ｅｒレベル以外に１レベルのみ存在することに基づいて、計数は１レベルについてのみ行われる。また、通常複数レベル書き込みの場合と同じく、計数された数は基準値ＴＮ１と比較される。

＜１．２．３．緊急書き込みで書き込まれるデータについて＞
図９のステップＳ９における記憶媒体１００への緊急書き込みの間、メモリコントローラ２００は、ダーティーデータにパリティデータを付して書き込みデータを生成する。このとき、メモリコントローラ２００の全体制御部２２０は、ＥＣＣ回路２５０を使用して、生成された複数の書き込みデータから積符号を生成することができる。積符号は、書き込みデータとして、記憶媒体１００に書き込まれる。代替的にまたは加えて、メモリコントローラ２００は、記憶媒体１００に書き込まれる、ある同じデータ（例えばホスト書き込みデータ）に基づく書き込みデータ（複製データ）を、同じまたは別のブロックＢＬＫの複数のセルユニットＣＵに書き込むことができる。緊急書き込みで書き込まれた積符号および／または複製データは、緊急書き込みされたダーティーデータが別のブロックＢＬＫに書き込む処理（ステップＳ９）の完了後の通常モードの間の適当なタイミングで消去される。

＜１．２．４．緊急書き込み＞
緊急書き込みは、１セルトランジスタ当たり１ビットで書き込みを行い、１または複数のパラメータについて通常の間の書き込みでの値と異なる値が使用される。より具体的には、緊急書き込みは、通常単レベル書き込みでのものと異なる値のパラメータを用いる。緊急書き込みの指示は、複数の方法により行われることが可能である。複数の方法は、専用のコマンドの使用、複数の書き込みに亘るパラメータの変更を含む。

＜１．２．４．１．専用コマンドによる緊急書き込み＞
メモリコントローラ２００は、緊急書き込みのために、緊急書き込み指示を記憶媒体１００に送信する。図１８は、緊急書き込みの指示の送信のために、メモリコントローラ２００から記憶媒体１００に入力される信号ＤＱの例を示す。記憶媒体１００は、図１８に示される緊急書き込み指示を認識する。

緊急書き込み指示は、コマンドＹＹｈ、書き込みコマンド８０ｈ、アドレス信号Ａ１〜Ａ５、書き込みデータＤ０、…Ｄｐ、コマンド１５ｈを含む。記憶媒体１００は、緊急書き込み指示を受け取ると、図１９に示されるように、ブロックＢＬＫ中の選択セルユニットＣＵに、１ページのデータを書き込む。緊急書き込みは、通常単レベル書き込みと同じく、選択セルユニットＣＵに１ページのデータを書き込む。

緊急書き込みは他にも通常単レベル書き込みと同じ特徴を有する。同じ特徴の１つとして、緊急書き込みも、図２０に示されるように、複数のプログラムループを含む。図２０は、第１実施形態の記憶媒体１００での緊急書き込みの間に選択ワード線ＷＬおよび非選択ワード線ＷＬに印加される電圧を時間に沿って示す。

一方、緊急書き込みは、以下に記述されるように、通常単レベルと１または複数の点で異なる。第１に、図２０に示されるように、シーケンサ１４は、緊急書き込みでの最初のプログラムループにおいて、開始プログラム電圧ＶｐｇｍｓＬを選択ワード線ＷＬに印加することができる。開始プログラム電圧ＶｐｇｍｓＬは、通常単レベル書き込みでの開始プログラム電圧Ｖｐｇｍｓより大きい。

第２に、図２０に示されるように、シーケンサ１４は、緊急書き込みにおいて、プログラムループ数の増加の度、プログラム電圧Ｖｐｇｍの値を増分ΔＶｐｇｍＬ増やすことができる。増分ΔＶｐｇｍＬは、通常単レベル書き込みでの増分ΔＶｐｇｍ２より大きい。

第３に、図２１に示されるように、シーケンサ１４は、緊急書き込みにおいて、基準値ＴＮ１に代えて、基準値ＴＮ２（≦ＴＮ３）を使用することができる。緊急書き込みでの基準値ＴＮ２は、通常単レベル書き込みでの基準値ＴＮ１より大きい。すなわち、緊急書き込みでは、シーケンサ１４は、通常単レベル書き込みでの場合よりも多くのベリファイフェイルの選択セルトランジスタＭＴが残っていても、書き込みが完了したと判断する。また、緊急書込みでのＥＣＣ回路２５０による誤り訂正能力は、例えばコードレートを低くすることによって、通常単レベル書き込みでの誤り訂正能力より高く設定することが可能である。

シーケンサ１４は、緊急書き込み用の開始プログラム電圧ＶｐｇｍｓＬ、増分ΔＶｐｇｍＬ、および基準値ＴＮ２の１つ、または２つ、または全てを使用することができる。いずれが使用されるかは予めシーケンサ１４により定められていて、静的であることが可能である。緊急書き込み用でない値が使用されるパラメータについては、通常単レベル書き込み用の値が使用される。

さらに、シーケンサ１４は、緊急書き込み用の開始プログラム電圧ＶｐｇｍｓＬおよび増分ΔＶｐｇｍＬの一方または両方が使用される場合、図２２に示されるように、通常単レベル書き込みでのプログラム電圧印加時間Ｔｖｐｇｍに代えて、プログラム電圧印加時間ＴｖｐｇｍＳを使用することができる。緊急書き込みでのプログラム電圧印加時間ＴｖｐｇｍＳは、通常書き込みでのプログラム電圧印加時間Ｔｖｐｇｍより短い。

メモリコントローラ２００は、ＲＡＭ２３０中のダーティーデータを書き込むための緊急書き込みを、全ての不揮発化すべきダーティーデータが記憶媒体１００に書き込まれるまで繰り返す。メモリコントローラ２００は、図２３に示されるように、ブロックＢＬＫの複数のセルユニットＣＵに、各セルユニットＣＵのアドレスの昇順に、何れかのセルユニットＣＵをスキップすることなく、ダーティーデータを書き込む。または、メモリコントローラ２００は、ブロックＢＬＫのいくつかのセルユニットＣＵにダーティーデータを書き込み、残りのセルユニットＣＵにはダーティーデータを書き込まない。例えば、図２４に示されるように、メモリコントローラ２００は、各セルユニットＣＵのアドレスの昇順に、１つおきにセルユニットＣＵにダーティーデータを書き込む。具体的には、メモリコントローラ２００は、セルユニットＣＵ０にダーティーデータを書き込み、次いで、１つおきのセルユニットＣＵ２、ＣＵ４、ＣＵ６、…、にダーティーデータを書き込む。または、メモリコントローラ２００は、セルユニットＣＵ１にダーティーデータを書き込み、次いで、１つおきのセルユニットＣＵ３、ＣＵ５、ＣＵ７、…、にダーティーデータを書き込む。２つのセルユニットＣＵ毎、または３つ以上のセルユニットＣＵ毎に、１つのセルユニットＣＵが使用されてもよい。

＜１．２．４．２．特定パラメータの設定による緊急書き込み＞
記憶媒体１００は、種々の動作において、動作に関連するパラメータ（電圧等）について予め定められた標準的な値を使用する。具体的には、シーケンサ１４は、複数レベル書き込みにおいて、デフォルトの値の開始プログラム電圧Ｖｐｇｍｓ、増分ΔＶｐｇｍ１、電圧Ｖｒｅａｄ２、プログラム電圧印加時間Ｔｖｐｇｍを使用する。一方、シーケンサ１４は、パラメータについての値を変更することができる。

図２５は、パラメータの設定の指示の送信のために、メモリコントローラ２００から記憶媒体１００に入力される信号ＤＱの例を示す。記憶媒体１００は、図２５に示される特定パラメータ設定指示を認識する。メモリコントローラ２００は、特定パラメータ設定指示を使用して、特定のパラメータの値を設定する。

特定パラメータ設定指示は、コマンドＥＦｈ、５サイクルに亘るアドレス信号Ａ１〜Ａ５、データＷＢ（ＷＢ０、ＷＢ１、…、ＷＢｑ（ｑは自然数））を含む。アドレス信号Ａ１〜Ａ５は、パラメータの組を指定する。データＷＢは、設定される値を含む。あるアドレス信号はＩＤ＝０を指定し、ＩＤ＝０はあるパラメータの組を指定する。別のＩＤ＝１は、別のパラメータの組を指定する。

記憶媒体１００は、データＷＢｑを受け取ると、指定されたパラメータの組について指定された値を設定する。コマンドＥｆｈによって設定された値は、再設定されるまで、または記憶媒体１００がオフするまで維持される。

緊急書き込みのために、メモリコントローラ２００は、図２６に示されるように、特定パラメータ設定指示を記憶媒体１００に送信して関連するパラメータを設定し、続けて、通常単レベル書き込み指示を記憶媒体１００に送信する。設定され得るパラメータは、図２０〜図２２を参照して記述されたのと同じであり、開始プログラム電圧Ｖｐｇｍｓ、増分ΔＶｐｇｍ１、および／またはプログラム電圧印加時間Ｔｖｐｇｍを含む。通常単レベル書き込み指示は、ダーティーデータをブロックＢＬＫ中のセルユニットＣＵに書き込むことを指示する。

＜１．２．４．３．任意パラメータの設定による緊急書き込み＞
記憶媒体１００の任意のパラメータの値が、任意パラメータの設定指示によって変更されることが可能である。変更されることが可能なパラメータは、特定パラメータ設定指示により設定されることが可能なパラメータ、および設定されることが不能なパラメータを含む。

図２７は、パラメータの設定の指示の送信のために、メモリコントローラ２００から記憶媒体１００に入力される信号ＤＱの別の例を示す。記憶媒体１００は、図２７に示される任意パラメータ設定指示を認識する。メモリコントローラ２００は、任意パラメータ設定指示を使用して、任意のパラメータの値を設定する。

任意パラメータ設定指示は、例えば複数の連続するコマンド（ＡＡｈ、ＢＢｈ、…ＭＭｈ）、およびデータＷＢ（ＷＢ０、ＷＢ１、…ＷＢｑ）を含む。連続する特定のコマンドの組は、１つのパラメータを指定する。記憶媒体１００は、データＷＢｑを受け取ると、指定されたパラメータについて指定された値を設定する。任意パラメータの設定は、ある特定の期間だけ維持され、例えば、後続の特定の処理（例えば一連の書き込み）についてのみ維持される。

緊急書き込みのために、メモリコントローラ２００は、図２８に示されるように、任意パラメータ設定指示を記憶媒体１００に送信して関連するパラメータを設定し、続けて、通常単レベル書き込み指示を記憶媒体１００に送信する。設定され得るパラメータは、図２０〜図２２を参照して記述されたのと同じであり、開始プログラム電圧Ｖｐｇｍｓ、増分ΔＶｐｇｍ１、および／またはプログラム電圧印加時間Ｔｖｐｇｍを含む。通常単レベル書き込み指示は、ダーティーデータをブロックＢＬＫ中のセルユニットＣＵに書き込むことを指示する。

＜１．２．４．４．その他のパラメータ＞
緊急書き込みにおいて、開始プログラム電圧ＶｐｇｍｓＬ、増分ΔＶｐｇｍＬ、および基準値ＴＮ２以外のパラメータの値が、通常単レベル書き込みでの値と違っていてもよい。特に、シーケンサ１４は、図２９に示されるように、少なくとも増分ΔＶｐｇｍＬの使用に加えて、緊急書き込みのベリファイにおいて非選択ワード線ＷＬに電圧Ｖｒｅａｄ１Ｌを印加することができる。電圧Ｖｒｅａｄ１Ｌは、電圧Ｖｒｅａｄ１より大きい。また、電圧Ｖｒｅａｄ１Ｌは、緊急書き込みによって書き込まれたいずれのセルトランジスタＭＴの閾値電圧より大きい。電圧Ｖｒｅａｄ１Ｌは、緊急書き込みによって書き込まれたセルトランジスタＭＴの閾値電圧の分布を、例えば実験および／またはシミュレーションによって割り出すことを通じて、予め決定されることが可能である。電圧Ｖｒｅａｄ１Ｌの使用は、緊急書き込み指示、またはパラメータの設定とその後の通常単レベル書き込みの組により行われることが可能である。

＜１．３．利点（効果）＞
第１実施形態によれば、より短い時間で緊急書き込みを完了することが可能である。詳細は以下の通りである。

緊急書き込みは、通常単レベル書き込み指示を使用して行われることが可能である。通常単レベル書き込みでは、選択セルトランジスタＭＴへの電圧の印加を最小限にするために小さな増分ΔＶｐｇｍ１が使用される。こうして、選択セルトランジスタＭＴの疲弊が抑制されている。一方、このような小さな増分ΔＶｐｇｍ１の使用により、通常単レベル書き込みは時間を要する。このため、通常単レベル書き込み指示を用いた緊急書き込みは、バックアップ電源３１０による電源電圧の供給が可能な時間の間に完了しない可能性がある。

通常単レベル書き込み指示を用いた緊急書き込みがバックアップ電源３１０による電源電圧の供給可能な時間の間に完了するように、バックアップ電源３１０の容量が増加されることが考えられる。しかしながら、そのような大容量のバックアップ電源３１０は、実装面積において大きなサイズを有し、および／または高コストを要する。低容量のバックアップ電源が緊急書き込みに要する電力量を供給できるためには、緊急書き込みで要する電力量が削減される必要がある。

緊急書き込みにおいてメモリシステム１において消費される電力量は、メモリコントローラ２００によって消費される電力量、および記憶媒体１００によって消費される電力量を含む。メモリコントローラ２００によって消費される電力量は、記憶媒体１００が緊急書き込みの完了に必要なメモリコントローラ２００の消費電力と、緊急書き込みの完了に要する時間との積である。一方、記憶媒体１００のよって消費される電力量は、緊急書き込みのための処理によって記憶媒体１００によって消費される電力と、緊急書き込みの完了に要する時間との積である。このように、いずれの消費電力量も緊急書き込み時間に依存し、よって緊急書き込みの短縮はバックアップ電源３１０の低容量化を可能にする。

一方、緊急書き込みは頻繁には生じない。このため、緊急書き込みは、セルトランジスタＭＴの疲弊が進むような条件の書き込みであっても、記憶媒体１００の寿命を大きく縮める可能性は低い。

以上に鑑みて、第１実施形態によれば、緊急書き込みは、単レベル書き込みで行われ、かついくつかのパラメータについて通常単レベル書き込み指示で使用される値と異なる値を使用して行われる。より具体的には、緊急書き込みでは、開始プログラム電圧ＶｐｇｍｓＬ、増分ΔＶｐｇｍＬ、基準値ＴＮ２、および／または印加時間ＴｖｐｇｍＳが使用される。開始プログラム電圧ＶｐｇｍｓＬ、増分ΔＶｐｇｍＬ、および基準値ＴＮ２は、開始プログラム電圧Ｖｐｇｍｓ、増分ΔＶｐｇｍ、および基準値ＴＮ１よりそれぞれ大きい。開始プログラム電圧ＶｐｇｍＳの使用は、１回目のプログラムループにおいて選択セルトランジスタＭＴの閾値電圧を開始プログラム電圧Ｖｐｇｍの使用の場合よりも大きく上昇させる。増分ΔＶｐｇｍＬの使用は、プログラム電圧の値をプログラムループの増加の度に増分ΔＶｐｇｍの使用の場合よりも大きく増加させる。基準値ＴＮ２の使用は、プログラムの完了の基準を基準値ＴＮ１の使用の場合よりも低くする。このため、開始プログラム電圧ＶｐｇｍＳ、増分ΔＶｐｇｍＬ、および／または基準値ＴＮ２の使用により、緊急書き込みは、通常単レベル書き込みよりも少ないループ数で完了する。このため、緊急書き込みが、通常単レベル書き込みの完了に要するプログラムループ数よりも少ないプログラムループ数で完了し、ひいては通常単レベル書き込みより短い時間で完了する。このため、緊急書き込みの完了に要する電力量は通常単レベル書き込みの場合よりも短く、ひいては、バックアップ電源３１０の必要な容量は通常単レベル書き込みの場合よりも小さい。

さらに、開始プログラム電圧ＶｐｇｍｓＬおよび増分ΔＶｐｇｍＬの使用に加えて、プログラム電圧印加時間ＴｖｐｇｍＳが使用されることが可能である。プログラム電圧印加時間ＴｖｐｇｍＳは、プログラム電圧印加時間Ｔｖｐｇｍより短い。このため、プログラム電圧印加時間ＴｖｐｇｍＳの使用は、プログラムの時間を通常単レベル書き込みでの場合よりも短くし、ひいては緊急書き込みの完了に要する時間は通常単レベル書き込みでの場合よりもさらに短い。

なお、開始プログラム電圧ＶｐｇｍｓＬおよび／または増分ΔＶｐｇｍＬが使用された場合も含め、１つのプログラムループで記憶媒体１００において消費される電力はほぼ一定である。このため、開始プログラム電圧ＶｐｇｍｓＬおよび／または増分ΔＶｐｇｍＬの使用が、緊急書き込みに必要なプログラムループ数を減じるが、その代償として１回のプログラムループの消費電力量を増加させることにはならない。

また、緊急書き込みがより少ないプログラムループ数で完了することは、複数の記憶媒体１００が設けられる場合のメモリシステム１のピーク電力を削減できる。メモリシステム１のピーク電力は、複数の記憶媒体１００が並列に動作している間の各記憶媒体１００の消費電力の和に依存し、緊急書き込みにおいて生じやすい。一般に、ピーク電力は低い方が望ましい。複数の記憶媒体１００の動作を時間的にずらすことによって並列に動作する記憶媒体１００の数を減じることができる。しかしながら、緊急書き込みに要する時間がより長いと、記憶媒体１００の動作のタイミングを制御されることがより難しい。第１実施形態によるより短い緊急書き込み時間は、複数の記憶媒体１００の動作を時間的にずらすことをより容易にし、並列で動作する記憶媒体１００の数をより容易に減ることができる。

また、ピーク電力の削減は、ホスト装置２の通常の期間での電源中のＤＣ−ＤＣコンバータの変換効率を改善できる。一般に、高い負荷の駆動を想定される電源は大きな容量を有する。一方、大容量の電源（特に、そのＤＣ−ＤＣコンバータ）が低い負荷を駆動すると、変換効率が悪く、よって、ピーク時の負荷が通常の期間の負荷と大きく異ならないことが望ましい。記憶媒体１００の消費電力は、緊急書き込みの間にピークに達しやすい。第１実施形態によれば、プログラム時間を短縮することで複数の記憶媒体１００の動作を時間的にずらすことにより、並列動作する記憶媒体１００の数を減らせる。この結果、ピーク電力が減少し、緊急書き込み以外、すなわち通常の期間のＤＣ−ＤＣコンバータの変換効率を改善できる。

また、第１実施形態では、メモリコントローラ２００は、緊急書き込みの後、緊急書き込みの結果に関するステータスを読み出さない。必要によりメモリコントローラ２００が緊急書き込みの後のステータスの読み出しを行うように構成されている場合、ステータスの読み出しに必要な電力量の確保のためにバックアップ電源３１０は大きな容量を有する必要がある。しかし、ステータスが緊急書き込みの失敗を示していたとしても、バックアップ電源３１０の容量の制限から、一般に、リトライ書き込みは省略される。よって、ステータスの読み出しはその後の処理に役立たず、このため、ステータスの読み出しは省略されることが可能である。このことは、ステータス読み出し有りの場合よりも少ないバックアップ電源３１０の必要容量を可能にする。

また、メモリコントローラ２００は、複数のセルユニットＣＵ毎に１つのセルユニットＣＵにダーティーデータを書き込む。このことは、あるセルユニットＣＵに緊急書き込みされたデータが隣または両隣のセルユニットＣＵの上昇された閾値電圧によって影響されることを緩和し、緊急書き込みされたデータが高められた信頼性で保持されることを可能にする。特に、この書き込みが緊急書き込みに適用されることは有用である。緊急書き込みされたデータは、いくつかのパラメータについて通常単レベル書き込みの値と異なる値で書き込まれ、よって、通常単レベル書き込みで書き込まれたデータより低い信頼性を有し得るからである。

また、緊急書き込みに要する時間の削減を使用してバックアップ電源３１０の必要な容量を減じる代わりに、第１実施形態の短縮された緊急書き込みと容量を維持されたバックアップ電源３１０とが使用されることが可能である。こうすることによって、ＲＡＭ２３０は、容量を維持されたバックアップ電源３１０であっても、より大きい量のダーティーデータを保持できる。メモリコントローラ２００は、書き込み倍率（write amplification factor）低減のために、書き込みデータを複数のストリームと呼ばれる単位へとグループ化し、ストリームの単位で管理および書き込みを行う場合がある。このような処理が行われる場合にＲＡＭ２３０がより大きい量のダーティーデータを保持できることは、より多くのストリームがサポートされることを可能にする。

また、電圧Ｖｒｅａｄ１Ｌ１の使用により、以下の利点を得られる。一般に、より大きな読み出しのマージンのためには、書き込み直後のセルトランジスタの閾値電圧分布（レベル）はより細いことが望ましく、そのためにはプログラムループの度の閾値電圧の上昇は小さい方が好ましい。よって、セルトランジスタＭＴの閾値電圧は、プログラムループの度のワード線ＷＬへの電圧の印加により上昇し得る。よって、ベリファイのときに非選択ワード線ＷＬに印加される電圧によるそのセルトランジスタＭＴの閾値の上昇（セルトランジスタＭＴへのディスターブ）の抑制のために、非選択ワード線ＷＬに印加される電圧はできるだけ小さい値を有する。しかしながら、緊急書き込みでは、増分ΔＶｐｇｍＬの使用が、プログラムループごとに選択セルトランジスタＭＴの閾値電圧を通常単レベル書き込みでの増分ΔＶｐｇｍの使用の場合よりも大きく上昇させ得る。このため、そもそも緊急書き込みは、短期間での完了が優先され、通常単レベル書き込みの場合のような細い分布の生成は強く意図されていない。よって、緊急書き込みでは、通常単レベル書き込みのベリファイでのような低い電圧Ｖｒｅａｄ１Ｌ１が使用される利点は小さい。そこで、電圧Ｖｒｅａｄ１Ｌ１の使用により、緊急書き込みにより書き込まれたセルトランジスタＭＴからの読み出しのマージンを大きくすることが可能である。Ｐレベルと電圧Ｖｒｅａｄ１Ｌ１の間隔を十分に大きくすることができるからである。電圧Ｖｒｅａｄ１Ｌ１の使用は、特段のデメリットをもたらさない。電圧Ｖｒｅａｄ１Ｌ１の印加は、通常単レベル書き込みでの電圧Ｖｒｅａｄ１の印加の場合よりも大きなディスターブを引き起こし得るが、緊急書き込みされたデータの読み出しが起動時に１回生じるのみであり、電圧Ｖｒｅａｄ１Ｌ１ｇの印加によって、読み出しデータが変化するほどの大きなディスターブは抑制されるからである。

（第２実施形態）
第２実施形態は、緊急書き込みの詳細に関する。

第２実施形態のメモリシステム１、メモリコントローラ２００、および記憶媒体１００は、第１実施形態のものと同じ構成である。第２実施形態では、メモリコントローラ２００および記憶媒体１００は、以下に記述される動作を行えるように構成されている。

＜２．１．動作＞
記憶媒体１００は、図１８に示される緊急書き込み指示を受け取ると、以下に示される動作を行う。または、メモリコントローラ２００は、図１８とは別の指示により、以下に示される緊急書き込みを指示してもよい。この場合の指示は、例えば書き込みコマンドに先行するコマンドにおいて図１８の指示と相違する。メモリコントローラ２００は、例えばコマンドＹＹｈに代えて、コマンドＺＺｈを送信する。

第２実施形態の緊急書き込みでは、通常単レベル書き込みと異なり、シーケンサ１４は、図３０に示されるように、各プログラムループにおいてフェイルビットの計数を行わない。さらに、シーケンサ１４は、１回の緊急書き込み、すなわち１つの緊急書き込み指示に対して、固定の回数のプログラムループを行う。

フェイルビットが計数されないため、書き込みがフェイルすることなく完了したかは判断されない。このため、次のプログラムループの実行の判断に必要なフェイルビットの計数の結果が得らない。従って、次のプログラムループの実行の判断も行われず、結果として、ある固定の回数のプログラムループが行われる。固定のプログラムループの回数は、例えば、通常単レベル書き込みが完了するまでの平均的または最大のプログラムループの回数として、実験および／またはシミュレーションにより予め割り出されることが可能である。シーケンサ１４は、複数の緊急書き込みに亘って、特に全ての緊急書き込みに亘って、固定の回数を使用する。

シーケンサ１４は、第１実施形態の緊急書き込みでのいくつかの特徴を付加的に使用することができる。すなわち、シーケンサ１４は、開始プログラム電圧ＶｐｇｍｓＬおよび／または増分ΔＶｐｇｍＬを使用することができる。

さらに、シーケンサ１４は、図３１に示されるように、緊急書き込みのベリファイにおいて、特に増分ΔＶｐｇｍＬの使用とともに、選択ワード線ＷＬに電圧ＰＶに代えて電圧ＰＶＬを印加することができる。電圧ＰＶＬは、電圧ＰＶより高い。

緊急書き込みは、第１実施形態と同じく、パラメータの設定と、その後の通常単レベル書き込みの組により行われることも可能である。すなわち、シーケンサ１４は、特定パラメータ設定指示または任意パラメータ設定指示を記憶媒体１００に送信して、フェイルビットの計数を非実施に設定し、１つの緊急書き込みでのある固定の回数のプログラムループの実行を設定する。

＜２．２．効果＞
第２実施形態の緊急書き込みは、フェイルビット計数を含まない。このため、緊急書き込みは通常単レベル書き込みより短い時間で完了する。よって、第１実施形態と同じく、バックアップ電源３１０の必要な容量は標準の値のパラメータを使用した通常単レベル書き込みの場合よりも小さい。

また、電圧ＰＶＬが使用されることにより、緊急書き込みによるＰレベルは、Ｅｒレベルと、電圧ＰＶの使用の場合よりも大きな間隔を有する。このことは、緊急書き込みにより書き込まれたセルトランジスタＭＴからの読み出しの高いマージンを実現できる。

（第３実施形態）
第３実施形態は、緊急書き込みの詳細に関する。

第３実施形態のメモリシステム１、メモリコントローラ２００、および記憶媒体１００は、第１実施形態のものと同じ要素および接続を有する。一方、第３実施形態では、メモリコントローラ２００および記憶媒体１００は、以下に記述される動作を行えるように構成されている。

＜３．１．動作＞
記憶媒体１００は、図１８に示される緊急書き込み指示を受け取ると、以下に示される動作を行う。または、メモリコントローラ２００は、図１８とは別の指示により、以下に示される緊急書き込みを指示してもよい。この場合の指示は、例えば書き込みコマンドに先行するコマンドにおいて図１８の指示と相違する。メモリコントローラ２００は、例えばコマンドＹＹｈに代えて、コマンドＴＴｈを送信する。

第３実施形態の緊急書き込みでは、通常単レベル書き込みと異なり、シーケンサ１４は、図３２に示されるように、緊急書き込み指示に応答して１回のプログラムのみ行う。シーケンサ１４は、ベリファイもフェイルビット計数も行わず、２回目およびそれ以降のプログラムループも行わない。または、図３３に示されるように、１回のプログラム電圧の印加のみでプログラムが完了するように、シーケンサ１４は開始プログラム電圧ＶｐｇｍｓＬを使用し、かつ／またはプログラム電圧印加時間Ｔｖｐｇｍに代えてプログラム電圧印加時間ＴｖｐｇｍＬを使用することができる。緊急書き込みでのプログラム電圧印加時間ＴｖｐｇｍＬは、通常単レベル書き込みでのプログラム電圧印加時間Ｔｖｐｇｍより長い。

緊急書き込みは、第１実施形態と同じく、パラメータの設定と、その後の通常単レベル書き込みの組により行われることも可能である。すなわち、シーケンサ１４は、特定パラメータ設定指示または任意パラメータ設定指示を記憶媒体１００に送信して、ベリファイおよびフェイルビットの計数を非実施に設定し、１回のプログラムループの実行を設定する。

さらに、緊急書き込みは、プログラム電圧Ｖｐｇｍの印加を指示するコマンドとリセットコマンドの併用により行われることが可能である。メモリコントローラ２００は、緊急書き込みのために、図３４に示されるようにコマンドを送信する。図３４は、緊急書き込み指示の送信のために、メモリコントローラ２００から記憶媒体１００に入力される信号ＤＱの例を示す。

図３４に示されるように、メモリコントローラ２００は、マニュアル書き込み指示を使用して、プログラムを行う。マニュアル書き込み指示は、マニュアル書き込みコマンドＮＮｈ、アドレス信号Ａ１〜Ａ５、書き込みデータＤ０〜Ｄｐ、実行コマンド１５ｈを含む。記憶媒体１００は、マニュアル書き込み指示を認識し、マニュアル書き込み指示を受け取ると、プログラムを行って選択ワード線ＷＬにプログラム電圧（ＶｐｇｍｓまたはＶｐｇｍｓＬ）を印加し続ける。マニュアル書き込み指示によるプログラム電圧の継続時間は定められておらず、何らかの形で中断されるまで継続する。

その後、メモリコントローラ２００は、リセットコマンドＦＦｈを記憶媒体１００に送信する。リセットコマンドＦＦｈを受け取ると、記憶媒体１００は、進行中の処理、すなわち現行の例ではプログラムを終了する。プログラムの継続の時間は、コマンド１５ｈの受信から、リセットコマンドＦＦｈの受信により決定される。メモリコントローラ２００は、例えば予め定められた時間に亘ってプログラムが行われるように選択されたタイミングでリセットコマンドＦＦｈを送信する。

＜３．２．効果＞
第３実施形態の緊急書き込みは、１回のプログラムのみを含む。このため、緊急書き込みは通常単レベル書き込みより短い時間で完了する。よって、第１実施形態と同じく、バックアップ電源３１０の必要な容量は標準の値のパラメータを使用した通常単レベル書き込みの場合よりも小さい。

（第４実施形態）
第４実施形態は、緊急書き込みの詳細に関し、第１〜第３実施形態、特に第２または第３実施形態に付加して使用される。

第４実施形態のメモリシステム１、メモリコントローラ２００、および記憶媒体１００は、第１実施形態のものと同じ要素および接続を有する。一方、第４実施形態では、メモリコントローラ２００および記憶媒体１００は、以下に記述される動作を行えるように構成されている。

＜４．１．動作＞
図３５に示されるように、メモリコントローラ２００は、緊急書き込みにおいて、１ページの大きさのダーティーデータの各々を、１つのブロックＢＬＫ中の１つのストリングユニットＳＵ中の１つのセルユニットＣＵに書き込むように記憶媒体１００に指示する。メモリコントローラ２００は、ダーティーデータを書き込まれたセルユニットＣＵを含むストリングユニットＳＵでは、残りのセルユニットＣＵを後続の緊急書き込みの際のダーティーデータの書き込み先として指定しない。１つのストリングユニットＳＵにおいて、どの１つのセルユニットＣＵが選択されてもよい。

または、メモリコントローラ２００は、緊急書き込みにおいて、１つのブロックＢＬＫ中の１つのストリングユニットＳＵのみに、ダーティーデータを書き込んでもよい。特に、各ブロックＢＬＫが１つのストリングユニットＳＵのみを含む場合に、１ブロックＢＬＫ当たり１セルユニットＣＵのみの書き込みが使用されることが可能である。

また、メモリコントローラ２００は、１つのブロックＢＬＫの相違する複数のストリングユニットＳＵの同じアドレスのワード線ＷＬと接続された複数のセルユニットＣＵに、ダーティーデータを書き込むことができる。図３６は、そのような例を示す。なお、図３６は、図４の例と異なり、６４個の導電体ＣＷ（ワード線ＷＬ）が設けられている例を示す。図３６は、例として、ワード線ＷＬ０と接続されたセルユニットＣＵへの書き込みを示す。他のワード線ＷＬと接続されたＣＵに書き込まれてもよい。

または、メモリコントローラ２００は、１つのブロックＢＬＫの相違する複数のストリングユニットＳＵの相違するアドレスのワード線ＷＬと接続された複数のセルユニットＣＵに、ダーティーデータを書き込むことができる。図３７は、そのような例を示す。なお、図３７は、図４の例と異なり、６４個の導電体ＣＷ（ワード線ＷＬ）が設けられている例を示す。図３７は、例として、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、およびＳＵ３において、それぞれワード線ＷＬ１、ＷＬ３１、ＷＬ３３、およびＷＬ６３と接続されたセルユニットＣＵへの書き込みを示す。他の組み合わせのセルユニットＣＵに書き込まれてもよい。

ダーティーデータが書き込まれるセルユニットＣＵは、例えば、セルユニットＣＵのデータの保持特性に基づいて選択されることが可能である。図４の構造のセルアレイ１１では、ｚ軸上で相違する座標（すなわち基板ｓｕｂからの高さ）に位置するセルトランジスタＭＴは、相違する特性を有し得る。このことに基づいて、データの高い保持特性を有す高さのセルユニットＣＵにダーティーデータが書き込まれることが可能である。

さらに、シーケンサ１４は、図３８に示されるように、緊急書き込みのプログラムにおいて、非選択ワード線ＷＬに電圧Ｖｐａｓｓに代えて電圧ＶｐａｓｓＬを印加することができる。電圧ＶｐａｓｓＬは、電圧Ｖｐａｓｓより高い。図３８は、第２実施形態との組み合わせの場合を示す。

＜４．２．利点＞
第２および第３実施形態では、緊急書き込みは、１または複数の固定の回数のプログラム電圧の印加を含み、かつベリファイの結果に基づいて次のプログラムループへと進行するかの判断を含まないかベリファイを含まない。このため、緊急書き込みにより閾値電圧を上昇された選択トランジスタＭＴは、過大な閾値電圧を有することになる場合がある。特に、書き込まれた選択セルトランジスタＭＴが、電圧Ｖｒｅａｄ１を超える大きさの閾値電圧を有するに至ると、この選択トランジスタＭＴと同じストリングＳＴＲに含まれる別のセルトランジスタＭＴは書き込まれたデータを読み出されることができない。電圧Ｖｒｅａｄ１超の閾値電圧を有するセルトランジスタＭＴが、接続されたワード線ＷＬにおいて電圧Ｖｒｅａｄ１を受けてもオンせず、よって、残りのセルトランジスタＭＴの状態が判断されることができないからである。

第４実施形態によれば、メモリコントローラ２００は、緊急書き込みにおいて、１つのストリングユニットＳＵ当たり１つのセルユニットＣＵにのみダーティーデータを書き込む。よって、ダーティーデータを書き込まれたセルユニットＣＵを含むストリングユニットＳＵ中の他のセルユニットＣＵからデータが読み出される状況は生じない。よって、書き込まれたセルユニットＣＵが電圧Ｖｒｅａｄ１超の閾値電圧を有するセルトランジスタＭＴを含んでいても、記憶媒体１００におけるデータの読み出しは阻害されない。

第４実施形態の使用は、ブロックＢＬＫの使用可能な容量を制限し得る。一方、緊急書き込みの後は、図９のステップＳ９のように、次のメモリシステム１の起動の際、緊急ブロックＢＬＫｂからデータが読み出され、読み出されたデータは別のブロックＢＬＫに書き込まれる。そして、データを別のブロックＢＬＫへと移動された緊急ブロックＢＬＫｂは、再度、書き込みデータを受け入れ可能になる。このため、第４実施形態の緊急書き込みによってブロックＢＬＫの容量が不足することは無い。

また、例えば図３７のように物理的に隣り合うストリングユニットＳＵにおいて、相違するアドレスのセルユニットＣＵにダーティーデータが書き込まれることにより、隣合うセルユニットＣＵにデータは書き込まれない。こうすることにより、書き込まれたセルユニットＣＵが相互に影響することを回避できる。具体的には、緊急書き込みでＰレベルへと書き込まれたセルトランジスタＭＴは、通常時にＰレベルへと書き込まれたセルトランジスタＭＴより大きな閾値電圧を有し得る。このため、ＥｒレベルのセルトランジスタＭＴの閾値電圧は、緊急書き込みの結果Ｐレベルに属するセルトランジスタＭＴの閾値電圧と大きく異なり得る。よって、書き込まれた２つのセルユニットＣＵにおいて、ＥｒレベルのセルトランジスタＭＴが緊急書き込みによりＰレベルに属するセルトランジスタＭＴと隣り合うと、ＥｒレベルのセルトランジスタＭＴの閾値電圧は、隣のＰレベルのセルトランジスタＭＴによって上昇し得る。このような状態の発生は、図３７のような書き込みによって回避されることが可能である。

また、電圧ＶｐａｓｓＬの使用により、以下の利点を得られる。上記のように、電圧Ｖｐａｓｓは、プログラム可能ストリングＳＴＲでは非選択セルトランジスタＭＴの閾値電圧上昇を抑制しつつ、プログラム禁止ストリングＳＴＲでは選択セルトランジスタＭＴでの閾値上昇を抑制できる程度にカップリングによりチャネルを上昇させることのできる大きさを有する。プログラム禁止ストリングＳＴＲでの選択セルトランジスタＭＴでの閾値上昇の抑制のためには、電圧Ｖｐａｓｓは、高い方が好ましい。一方、プログラム可能ストリングＳＴＲの非選択セルトランジスタＭＴの閾値電圧上昇抑制のためには、電圧Ｖｐａｓｓは、低い方が好ましい。これに対して、第４実施形態では、１つのストリングユニットＳＵ当たり１つのセルユニットＣＵにのみダーティーデータが書き込まれ、よって残りのセルユニットＣＵは読み出されることがない。このため、残りのセルユニットＣＵのセルトランジスタＭＴの閾値電圧の上昇は抑制される必要がない。そこで、電圧ＶｐａｓｓＬの使用が、プログラム禁止ストリングＳＴＲでの選択セルトランジスタＭＴでの閾値上昇を、電圧Ｖｐａｓｓの使用の場合よりも強く抑制することができる。すなわち、プログラム禁止ストリングＳＴＲでの選択セルトランジスタＭＴへの誤書き込みがより抑制されることが可能である。

（第５実施形態）
第５実施形態は、緊急ブロックからのデータの読み出しにおける、図９のステップＳ９の詳細に関し、第１〜第３実施形態、特に第２または第３実施形態に付加して使用される。

第５実施形態のメモリシステム１、メモリコントローラ２００、および記憶媒体１００は、第１実施形態のものと同じ要素および接続を有する。一方、第５実施形態では、メモリコントローラ２００、および記憶媒体１００は、以下に記述される動作を行えるように構成されている。

＜５．１．動作＞
図３９は、第５実施形態のメモリシステムのフローを示し、図９のステップＳ９の詳細のフローを示す。図３９に示されるように、メモリコントローラ２００は、ステップＳ２でのＮｏとの判断の後、電圧Ｖｒｅａｄ１の使用に代えて電圧Ｖｒｅａｄ１Ｌ２を使用することを記憶媒体１００に指示する（ステップＳ９１）。電圧Ｖｒｅａｄ１Ｌ２は、電圧Ｖｒｅａｄ１より大きく、固定値であり、図４０に示されるように、緊急書き込みによって書き込まれたいずれのセルトランジスタＭＴの閾値電圧より十分に大きい。電圧Ｖｒｅａｄ１Ｌ２は、書き込まれたセルトランジスタＭＴの閾値電圧の分布を、例えば実験および／またはシミュレーションによって割り出すことを通じて、予め決定されることが可能である。電圧Ｖｒｅａｄ１Ｌ２は、電圧Ｖｒｅａｄ１Ｌ１と同じであっても良い。

電圧Ｖｒｅａｄ１Ｌ２の使用の記憶媒体１００への指示は、特定パラメータ設定指示（図２５を参照されたい）および／または任意パラメータ設定指示（図２７を参照されたい）を使用して行われることが可能である。

図３９に戻る。メモリコントローラ２００は、通常の読み出し指示を記憶媒体１００に送信して、緊急ブロックＢＬＫｂからデータを読み出す（ステップＳ９２）。読み出し指示は、緊急書き込みされたデータを保持するセルユニットＣＵの指定を含む。読み出し指示に応答して、記憶媒体１００は、指定された読み出し対象のセルユニット（選択セルユニット）ＣＵからデータを読み出す。読み出しにおいて、シーケンサ１４は、選択セルユニットＣＵを含んだ選択ストリングユニットＳＵの選択ゲート線ＳＧＤＬおよびＳＧＳＬに電圧Ｖｓｇを印加すること、選択ワード線ＷＬに読み出し電圧ＶＰを印加すること、非選択ワード線ＷＬに電圧Ｖｒｅａｄ１Ｌ２を印加することを含む。

メモリコントローラ２００は、記憶媒体１００から、指定されたメモリ読み出しデータを受け取り、受け取られたメモリ読み出しデータ中のパリティデータを使用して誤りの訂正を試みる。メモリコントローラ２００は、ある１つの選択セルユニットＣＵからのメモリ読み出しデータの誤りを訂正できなかった場合、積符号を用いて再度の誤り訂正を試みる。すなわち、誤り訂正不能であったメモリ読み出しデータとともに積符号が生成された別のメモリ読み出しデータを使用して、誤り訂正不能であったメモリ読み出しデータの誤り訂正を試みる。または、メモリコントローラ２００は、第１実施形態に記述されているように、ある同じ書き込みデータを複数のセルユニットＣＵに書き込んでいた場合、誤り訂正に失敗したデータと同じデータを保持している別のセルユニットＣＵからメモリ読み出しデータを読み出し、誤り訂正を試みる。

メモリコントローラ２００は、誤り訂正されたメモリ読み出しデータを、通常書き込みによって別のブロックＢＬＫに書き込む（ステップＳ９３）。メモリコントローラ２００は、全ての緊急書き込みされたデータ、すなわち緊急ブロックＢＬＫｂ中の全てのデータが、ステップＳ８２およびＳ８３の実行を通じて別のブロックＢＬＫに書き込まれたかを判断する（ステップＳ９４）。

緊急ブロックＢＬＫｂが、別のブロックＢＬＫに書き込まれていないデータを含む場合（Ｎｏ分岐）、フローはステップＳ９２に戻る。緊急ブロックＢＬＫｂが、別のブロックに書き込まれていないデータを含まない場合（Ｙｅｓ分岐）、フローはステップＳ９５に移行する。ステップＳ９５において、メモリコントローラ２００は、電圧Ｖｒｅａｄ１Ｌ２の使用に代えて電圧Ｖｒｅａｄ１を使用することを記憶媒体１００に指示する。ステップＳ９５は、ステップＳ３に継続する。

＜５．２．利点＞
第４実施形態において記述されたように、特に第２または第３実施形態において緊急書き込みの対象のセルトランジスタＭＴは、電圧Ｖｒｅａｄ１超の閾値電圧を有することになる場合がある。このことは、電圧Ｖｒｅａｄ１超の閾値電圧を有するセルトランジスタＭＴと同じストリングＳＴＲに含まれる別のセルトランジスタＭＴからのデータの読み出しを阻害し得る。

第５実施形態によれば、メモリシステム１の再起動の後、メモリコントローラ２００は、非選択ワード線ＷＬへの電圧Ｖｒｅａｄ１の使用に代えて電圧Ｖｒｅａｄ１Ｌ２の使用を記憶媒体１００に指示する。メモリコントローラ２００は、電圧Ｖｒｅａｄ１Ｌ２の使用が指定されているモードにおいて、緊急ブロックＢＬＫｂ中のデータを別のブロックＢＬＫにコピーする。電圧Ｖｒｅａｄ１Ｌ２は緊急書き込みの対象のいずれのセルトランジスタＭＴの閾値電圧より大きい。よって、たとえ、あるセルトランジスタＭＴが電圧Ｖｒｅａｄ１超の閾値電圧を有していても、このセルトランジスタＭＴはゲートにおいて電圧Ｖｒｅａｄ１Ｌ２を受けと、オンする。このことは、電圧Ｖｒｅａｄ１超の閾値電圧を有するセルトランジスタＭＴを含んだストリングＳＴＲからの読み出しを可能にする。

なお、非選択ワード線ＷＬへの電圧Ｖｒｅａｄ１Ｌ２の印加は、電圧Ｖｒｅａｄ１の印加の場合よりも大きなディスターブを生じ得、ディスターブは、これらセルトランジスタＭＴにより保持されているデータを変化させ得る。しかしながら、緊急書き込みされたデータの読み出しは低頻度でしか生じない。このため、電圧Ｖｒｅａｄ１Ｌ２の印加によって、読み出しデータが変化するほどの大きなディスターブは抑制される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…メモリシステム、２…ホスト装置、１００…記憶媒体、２００…メモリコントローラ、２１０…ホストインターフェイス、２２０…全体制御部、２３０…ＲＡＭ、２４０…メモリインターフェイス、２５０…ＥＣＣ回路、３００…電源制御回路、３１０…バックアップ電源、１１…メモリセルアレイ（セルアレイ）、１２…入出力回路、１３…入出力制御回路、１４…シーケンサ、１５…電位生成回路、１６…ドライバ、１７…センスアンプ、１８…カラムデコーダ、１９…データラッチ、２０…ロウデコーダ、２１…電源、ＢＬＫ…メモリブロック、ＳＵ…ストリングユニット、ＳＴＲ…ストリング、ＣＵ…セルユニット。

Claims (20)

1. 第１セルトランジスタを含む記憶媒体と、
   前記記憶媒体を制御するコントローラと、
   外部からの電源の供給が絶たれている場合に前記記憶媒体および前記コントローラに電源を供給するバックアップ電源と、
   を備えるメモリシステムであって、
   前記コントローラは、
   前記メモリシステムの外部から電源を供給されている場合、少なくとも１ビットの第１データを前記記憶媒体に送信し、少なくとも１つの第１パラメータに対応する第１値を用いて前記第１セルトランジスタに前記第１データを書き込み、
   前記バックアップ電源から電源を供給されている場合、前記バックアップ電源から電源を供給され始めた後に少なくとも１ビットの第２データを前記記憶媒体に送信し、前記第１値と異なり前記第１パラメータに対応する第２値を用いて前記第１セルトランジスタに前記第２データを書き込む、
   ように構成されている、ことを特徴とするメモリシステム。
2. 前記記憶媒体は、前記第１セルトランジスタと接続されたワード線をさらに備え、
   前記第１パラメータは、書き込みにおいて前記ワード線に最初に印加される第１電圧の値、前記第１電圧の印加の後に前記ワード線に印加される第２電圧の値と前記第１電圧の値との差、または前記ワード線に前記第１電圧あるいは前記第２電圧が印加される時間であり、
   前記第１電圧及び前記第２電圧は前記第１セルトランジスタに前記第１データ及び前記第２データを書き込むための電圧であり、
   前記第２電圧の値は前記第１電圧の値よりも高い、
   ことを特徴とする請求項１に記載のメモリシステム。
3. 前記記憶媒体は、ｎ（ｎは２以上の自然数）個のセルトランジスタをさらに備え、
   前記第１パラメータは、書き込みのベリファイ後の計数において前記ｎ個のセルトランジスタのうち第３値以上の閾値電圧を有するセルトランジスタの数または割合と比較される値である、
   ことを特徴とする請求項１に記載のメモリシステム。
4. 前記第１パラメータは、前記書き込みの完了までに行われるプログラムループの数である、
   ことを特徴とする請求項１に記載のメモリシステム。
5. 前記記憶媒体は、
   ワード線と、前記ワード線と接続されたｎ（ｎは２以上の自然数）個のセルトランジスタと、をさらに備え、
   前記バックアップ電源から電源を供給されている場合、ベリファイの後、前記ｎ個のセルトランジスタのうちの前記書き込みが完了したセルトランジスタを計数することなく前記ワード線に電圧を印加するように構成されている、
   ことを特徴とする請求項１に記載のメモリシステム。
6. 前記第１パラメータは、前記書き込みの完了までに行われるプログラムループの数、ベリファイの実行の有無、および前記書き込みが完了したセルトランジスタの計数の実行の有無の少なくとも１つを含む、
   ことを特徴とする請求項１に記載のメモリシステム。
7. 前記第２値は、１回のプログラムループを指定しかつベリファイの非実施および書き込み完了したセルトランジスタの計数の非実施を指定する、
   ことを特徴とする請求項６に記載のメモリシステム。
8. 前記コントローラは、前記バックアップ電源から電源を供給されている場合、前記記憶媒体に対して、第１指示を送信し、前記第１指示の送信の後に第２指示を送信するように構成されており、
   前記記憶媒体は、前記第１セルトランジスタと接続されたワード線をさらに備え、
   前記記憶媒体は、
   前記第１指示を受け取ると、前記ワード線に第１電圧を印加し続け、
   前記第２指示を受け取ると、前記ワード線への前記第１電圧の印加を停止する、
   ように構成されている、
   ことを特徴とする請求項１に記載のメモリシステム。
9. 前記コントローラは、前記メモリシステムの外部からの電源供給が停止してから前記バックアップ電源からの電源供給が停止するまでの間、第３データを前記第１セルトランジスタに書き込み、前記書き込みに失敗したことに応じて、第４データを第２セルトランジスタへ書き込まないように構成されており、
   前記第３データおよび前記第４データは共に第５データを誤り訂正のための情報を含んだ状態に変換したデータである、
   ことを特徴とする請求項１に記載のメモリシステム。
10. 前記記憶媒体は、複数の第２セルトランジスタおよび複数の第３セルトランジスタをさらに含み、
    前記コントローラは、
    前記バックアップ電源から電源を供給されている場合、前記複数の第２セルトランジスタの組と前記複数の第３セルトランジスタの組に同じデータを書き込み、
    前記メモリシステムの外部から電源供給が開始した後、前記複数の第２セルトランジスタのデータまたは前記複数の第３セルトランジスタのデータを別のセルトランジスタに移動し、
    前記別のセルトランジスタへの移動の後、前記複数の第２セルトランジスタのデータおよび前記複数の第３セルトランジスタのデータを消去する、
    ように構成されている、
    ことを特徴とする請求項１に記載のメモリシステム。
11. 前記記憶媒体は、複数の第２セルトランジスタ、複数の第３セルトランジスタ、および複数の第４セルトランジスタをさらに含み、
    前記コントローラは、前記バックアップ電源から電源を供給されている場合、前記複数の第２セルトランジスタに書き込まれるデータと前記複数の第３セルトランジスタに書き込まれるデータの誤り訂正のためのデータを前記複数の第４セルトランジスタに書き込み、
    前記メモリシステムの外部から電源供給が開始した後、前記複数の第２セルトランジスタのデータおよび前記複数の第３セルトランジスタのデータを別のセルトランジスタに移動し、
    前記別のセルトランジスタへの移動の後、前記複数の第２セルトランジスタのデータ、前記複数の第３セルトランジスタのデータ、および前記複数の第４セルトランジスタのデータを消去する、
    ように構成されている、
    ことを特徴とする請求項１に記載のメモリシステム。
12. 前記記憶媒体は、前記第１セルトランジスタと直列に接続された複数の第２セルトランジスタをさらに含み、
    前記コントローラは、前記バックアップ電源から電源を供給されている場合、前記第１セルトランジスタと前記複数の第２セルトランジスタのうち、前記第１セルトランジスタにのみデータを書き込むように構成されている、
    ことを特徴とする請求項１に記載のメモリシステム。
13. 前記記憶媒体は、
    前記第１セルトランジスタと接続された第１ワード線と、
    前記第１セルトランジスタと直列に接続された第２セルトランジスタと、
    第３セルトランジスタと、
    前記第３セルトランジスタと接続された第２ワード線と、
    前記第３セルトランジスタと直列に接続された第４セルトランジスタと、
    をさらに備え、
    前記第２セルトランジスタは、前記バックアップ電源から電源を供給されている間に書き込まれたデータを保持し、
    前記コントローラは、
    前記第４セルトランジスタからデータを読み出す間に前記第２ワード線に第１電圧を印加し、
    前記第２セルトランジスタからデータを読み出す間に前記第１ワード線に前記第１電圧より高い第２電圧を印加する、
    ように構成されている、
    ことを特徴とする請求項１に記載のメモリシステム。
14. 前記コントローラは、前記記憶媒体による後続の読み出し指示の受信に応答して前記第１パラメータに対応する前記第２値を用いることを指示する第１指示を送信するように構成されている、
    ことを特徴とする請求項１３に記載のメモリシステム。
15. 前記記憶媒体は、前記第１セルトランジスタと直列に接続された第２セルトランジスタと、前記第２セルトランジスタと直列に接続された第３セルトランジスタをさらに含み、
    前記コントローラは、前記バックアップ電源から電源を供給されている場合、前記第１セルトランジスタへのデータの書き込みの後、前記第２セルトランジスタにデータを書き込むことなく、前記第３セルトランジスタにデータを書き込むように構成されている、
    ことを特徴とする請求項１に記載のメモリシステム。
16. 前記記憶媒体は、第１指示を受け取ると、前記第１パラメータに対応する前記第２値を用いて前記第１セルトランジスタに１ビットのデータを書き込むように構成されている、
    ことを特徴とする請求項１に記載のメモリシステム。
17. 前記コントローラは、前記記憶媒体による後続の書き込み指示の受信に応答して前記第１パラメータに対応する前記第２値を用いることを指示する第１指示を送信するように構成されている、
    ことを特徴とする請求項１に記載のメモリシステム。
18. 記憶媒体と、バックアップ電源と、コントローラと、を備えるメモリシステムにおいて前記記憶媒体の制御方法であって、前記記憶媒体は複数ビットのデータを書き込み可能に構成された第１セルトランジスタを含み、前記バックアップ電源は前記メモリシステムの外部からの電源の供給が絶たれている場合に前記記憶媒体および前記コントローラに電源を供給し、前記制御方法は、
    前記メモリシステムが外部から電源の供給を受けている場合、少なくとも１ビットの第１データを前記記憶媒体に送信し、少なくとも１つの第１パラメータに対応する第１値を用いて前記第１セルトランジスタに前記第１データを書き込むことと、
    前記バックアップ電源から電源を供給されている場合、前記バックアップ電源から電源を供給され始めた後に少なくとも１ビットの第２データを前記記憶媒体に送信し、前記第１値と異なり前記第１パラメータに対応する第２値を用いて前記第１セルトランジスタに前記第２データを書き込むことと、
    を備える制御方法。
19. 前記記憶媒体は、前記第１セルトランジスタと接続されたワード線をさらに備え、
    前記第１パラメータは、書き込みにおいて前記ワード線に最初に印加される第１電圧の値、前記第１電圧の印加の後に前記ワード線に印加される第２電圧の値と前記第１電圧の値との差、または前記ワード線に前記第１電圧あるいは前記第２電圧が印加される時間であり、
    前記第１電圧及び前記第２電圧は前記第１セルトランジスタに前記第１データ及び前記第２データを書き込むための電圧であり、
    前記第２電圧の値は前記第１電圧の値よりも高い、
    ことを特徴とする請求項１８に記載の制御方法。
20. 前記記憶媒体は、ワード線と、前記ワード線と接続されたｎ（ｎは２以上の自然数）個のセルトランジスタと、をさらに備え、
    前記制御方法は、前記バックアップ電源から電源を供給されている場合、ベリファイの後、前記ｎ個のセルトランジスタのうちの前記書き込みが完了したセルトランジスタを計数することなく前記ワード線に電圧を印加することをさらに備える、
    ことを特徴とする請求項１８に記載の制御方法。