TWI738440B - 記憶體系統 - Google Patents

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TWI738440B
TWI738440B TW109125561A TW109125561A TWI738440B TW I738440 B TWI738440 B TW I738440B TW 109125561 A TW109125561 A TW 109125561A TW 109125561 A TW109125561 A TW 109125561A TW I738440 B TWI738440 B TW I738440B
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鈴木慎二
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日商鎧俠股份有限公司
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Abstract

實施方式提供一種高性能之記憶體系統。 實施方式之記憶體系統具備包含記憶胞電晶體之記憶裝置、及控制器。控制器構成為，設為不將記憶胞電晶體中之第1資料抹除則無法自記憶體系統之外部參考第1資料之狀態，於決定對記憶胞電晶體寫入資料之前，使記憶胞電晶體之閾值電壓上升。控制器構成為，於決定對記憶胞電晶體寫入第2資料之後，降低記憶胞電晶體之閾值電壓而設為抹除狀態，於將記憶胞電晶體設為抹除狀態之後，對記憶胞電晶體寫入第2資料。

Description

記憶體系統
本實施方式總體而言係關於一種記憶體系統。
已知有包含記憶裝置與控制記憶裝置之控制器之記憶體系統。
本發明欲解決之課題在於提供一種高性能之記憶體系統。
實施方式之記憶體系統具備包含記憶胞電晶體之記憶裝置、及控制器。控制器構成為，設為不將記憶胞電晶體中之第1資料抹除則無法自記憶體系統之外部參考第1資料之狀態。控制器構成為，於決定對記憶胞電晶體寫入資料之前，使記憶胞電晶體之閾值電壓上升。控制器構成為，於決定對記憶胞電晶體寫入第2資料之後，降低來自記憶胞電晶體之閾值電壓而設為抹除狀態。控制器構成為，於使記憶胞電晶體為抹除狀態之後，對記憶胞電晶體寫入第2資料。
以下，參考圖式來描述實施方式。於以下描述中，存在具有大致相同之功能及構成之構成要素標註相同符號，並省略重複之說明之情況。或者，關於某實施方式之描述只要未全部明示地或者自明地排除，則亦作為其他實施方式之描述應用。
各功能區塊能夠將硬體、電腦軟體之任一者或者兩者組合來實現。因此，以明確各功能區塊亦為該等任一者之方式，大概地自其等之功能之觀點來描述。或者，並非必須將各功能區塊如以下之示例般加以區分。例如，一部分之功能亦可由與例示之功能區塊不同之功能區塊來執行。
或者，實施方式之方法之流程中之任一步驟均不限定於例示之順序，只要未表示為並非如此，則能夠按照與例示之順序不同之順序進行及(或)與其他步驟並行地進行。
於本說明書及申請專利範圍中，所謂某第1要素「連接」於其他第2要素，包含第1要素直接地或者始終或選擇性地經由導電性要素連接於第2要素。
1.第1實施方式
1.1.構造(構成)
圖1表示第1實施方式之記憶體系統中之要素及連接、以及關聯之要素。如圖1所示，記憶體系統5由主機裝置3控制，包含記憶裝置1及記憶體控制器2。記憶體系統5例如能夠為SSD(solid state drive，固態驅動器)或者SDTM 卡等。
記憶裝置1由記憶體控制器2控制。記憶體控制器2自主機裝置3接收命令，基於所接收到之命令控制記憶裝置1。
1.1.1.記憶體控制器
記憶體控制器2包含主機介面21、CPU(central processing unit，中央處理單元)22、RAM(random access memory，隨機存取記憶體)23、ROM(read only memory，唯讀記憶體)24、記憶體介面25、以及ECC(error correction code，錯誤校正碼)電路26。藉由將儲存在ROM24且載入至RAM23上之韌體(程式)由CPU22執行，記憶體控制器2執行各種動作、及主機介面21以及記憶體介面25之功能之一部分。RAM23進而暫時保存資料，作為緩衝記憶體及高速緩衝記憶體發揮功能。RAM23還保存位址轉換表、及區塊狀態管理表。關於位址轉換表、及預編程管理表將於下文敍述。
主機介面21經由匯流排而與主機裝置3連接，掌管記憶體控制器2與主機裝置3之通信。記憶體介面25與記憶裝置1連接，掌管記憶體控制器2與記憶裝置1之通信。
ECC電路26對寫入至記憶裝置1之資料及自記憶裝置1讀取之資料，進行錯誤之檢測及訂正所需要之處理。具體而言，ECC電路26對寫入至記憶裝置1之資料(實際寫入資料)進行錯誤訂正編碼處理。包含錯誤訂正編碼後之冗長資料之資料作為寫入資料寫入至記憶裝置1。又，ECC電路26檢測自記憶裝置1讀取之資料之中之錯誤，於存在錯誤之情形時嘗試訂正錯誤。
1.1.2.記憶裝置
記憶裝置1經由NAND(Not And，與非)匯流排而與記憶體控制器2連接。NAND匯流排傳送複數個控制信號及8位元之寬度之輸入輸出信號DQ。控制信號包含信號￣CE、CLE、ALE、￣WE、￣RE、￣WP、資料選通信號DQS及￣DQS、以及就緒/忙碌信號RB。符號「￣」表示反轉邏輯。
記憶裝置1接收輸入輸出信號DQ，發送輸入輸出信號DQ。輸入輸出信號DQ包含命令(CMD)、寫入資料或者讀取資料(DAT)、位址資訊(ADD)、及狀態(STA)。
信號￣CE使記憶裝置1賦能。信號CLE通知記憶裝置1利用輸入輸出信號DQ發送命令。信號ALE通知記憶裝置1利用輸入輸出信號DQ發送位址信號。信號￣WE指示記憶裝置1獲取輸入輸出信號DQ。信號￣RE指示記憶裝置1輸出輸入輸出信號DQ。就緒/忙碌信號RB表示記憶裝置1為就緒狀態還是忙碌狀態，利用低位準表示忙碌狀態。記憶裝置1若處於就緒狀態，會受理命令，若處於忙碌狀態，不會受理命令。
記憶裝置1包含記憶胞陣列10、命令暫存器11、位址暫存器12、定序器13、驅動器14、列解碼器15、及感測放大器16等要素。
記憶胞陣列10包含複數個記憶體區塊(區塊)BLK(BLK0、BLK1、…)。各區塊BLK為複數個串單元SU(SU0、SU1、…)之集合。各串單元SU為複數個NAND串(串)NS(未圖示)之集合。各串NS包含複數個記憶胞電晶體MT。
命令暫存器11保存由記憶體控制器2接收之命令CMD。命令CMD對定序器13指示包含資料讀取、資料寫入、及資料抹除之各種動作。
位址暫存器12保存由記憶體控制器2接收之位址資訊ADD。位址資訊ADD例如包含區塊位址BAd、頁位址PAd、及行位址CAd。區塊位址BAd、頁位址PAd、及行位址CAd分別用於選擇區塊BLK、字元線WL、及位元線BL。
定序器13控制記憶裝置1整體之動作。定序器13基於自命令暫存器11接收之命令CMD控制驅動器14、列解碼器15、及感測放大器16，執行包含資料讀取、資料寫入、資料抹除等之各種動作。
驅動器14產生記憶裝置1之動作所需要之各種電位，將複數個電位中之所選擇之電位供給至列解碼器15。
列解碼器15基於自位址暫存器12接收到之區塊位址BAd對所選擇之1個區塊BLK傳輸自驅動器14供給之電位。
感測放大器16感測記憶胞電晶體MT之狀態，基於感測之狀態產生讀取資料，或者，將寫入資料傳輸至記憶胞電晶體MT。
1.1.3.記憶胞陣列
圖2表示第1實施方式之記憶胞陣列10中之若干要素及連接之示例，表示1個區塊BLK0之要素及連接、以及關聯之要素。複數個區塊BLK，例如所有區塊BLK包含圖2所示之要素及連接。
1個區塊BLK包含複數個(例如4個)串單元SU0～SU3。
m(m為自然數)根位元線BL0～BL(m－1)分別於各區塊BLK中，與分別來自串單元SU0～SU3之1個NAND串NS連接。
各串NS包含1個選擇閘極電晶體ST、複數個(例如8個)記憶胞電晶體MT(MT0～MT7)、及1個選擇閘極電晶體DT(DT0、DT1、DT2、或者DT3)。電晶體ST、MT、及DT按照該順序串聯地連接於源極線CELSRC與1條位元線BL之間。
記憶胞電晶體MT包含控制閘極電極(字元線WL)、及與周圍絕緣之電荷儲存層，能夠基於電荷儲存層中之電荷之量非揮發地保存資料。各串NS亦可包含未用於保存資料之虛設電晶體。與虛設電晶體連接之字元線WL被稱為虛設字元線DWL，與字元線WL加以區分。
與不同之複數條位元線BL分別連接之複數個串NS構成1個串單元SU。於各串單元SU中，記憶胞電晶體MT0～MT7之控制閘極電極與字元線WL0～WL7分別連接。於1個串單元SU中共有字元線WL之記憶胞電晶體MT之組被稱為胞單元CU。
電晶體DT0～DT3(於圖2中，DT2、DT3未圖示)分別屬於串單元SU0～SU3。串單元SU0之複數個串NS之各自之電晶體DT0之閘極連接於選擇閘極線SGDL0。同樣地，串單元SU1、SU2、及SU3之各自之複數個串NS之各自之電晶體DT1、DT2、及DT3之閘極連接於選擇閘極線SGDL1、SGDL2、及SGDL3。
各區塊BLK可具有圖3所示之構造。圖3概略性地表示第1實施方式之記憶胞陣列之一部分之構造。如圖3所示，基板sub沿著xy面擴展。於基板sub之上方設置有導電體CC。導電體CC作為源極CELSRC發揮功能。於導電體CC之上方，設置有複數個串NS。
各串NS包含記憶體柱MP。記憶體柱MP包含半導體之柱(柱)PL、隧道絕緣體(層)IT、電荷儲存層CA、及阻擋絕緣體(層)IB。
柱PL沿著z軸延伸，於下端與導電體CC相接，作為供電晶體MT、DT、及ST之通道形成之通道區域以及主體發揮功能。隧道絕緣體IT覆蓋柱PL之側面。電荷儲存層CA為絕緣性或導電性，覆蓋隧道絕緣體IT之側面。阻擋絕緣體IB覆蓋隧道絕緣體IT之側面。若干柱PL之上端經由導電性之插塞CP而與導電體CT連接。導電體CT沿著x軸延伸，作為1條位元線BL發揮功能，與於y軸上位於其他座標之導電體CT具有間隔。
於導電體CC之上方，設置有1個導電體CS、複數個(例如8個)導電體CW、及導電體CD。導電體CS、CW、及CD按照該順序具有間隔且沿著z軸排列，沿著y軸延伸。導電體CS、CW、及CD分別作為各串NS之選擇閘極線SGSL、字元線WL0～WL7、及選擇閘極線SGDL發揮功能。導電體CW於yz面中分斷，包含被分斷之各部分之區域相當於1個區塊BLK。於各區塊BLK中，導電體CD於yz面中分斷，包含被分斷之各部分之區域相當於1個串單元SU。
柱PL、隧道絕緣體IT、電荷儲存層CA、及阻擋絕緣體IB中之與導電體CS、CW、及CD相交之部分分別作為選擇閘極電晶體ST、記憶胞電晶體MT、及選擇閘極電晶體DT發揮功能。
導電體CC上之區域中未設置圖示之要素之部分設置有層間絕緣體。
1.1.4.單元電晶體
記憶裝置1於1個記憶胞電晶體MT中能夠保存2位元以上之資料。圖4表示第1實施方式之記憶體系統之每1個記憶胞電晶體MT保存3位元之資料之記憶胞電晶體MT之閾值電壓之分佈與資料之映射，作為示例。各記憶胞電晶體MT之閾值電壓具有與所保存之資料對應之值。於每個記憶胞電晶體MT記憶3位元之情形時，各記憶胞電晶體MT能夠處於8個狀態中之與閾值電壓對應之1個狀態。8個狀態被稱為“Er”狀態、“A”狀態、“B”狀態、“C”狀態、“D”狀態、“E”狀態、“F”狀態、及“G”狀態。處於“Er”、“A”、“B”、“C”、“D”、“E”、“F”、及“G”狀態之記憶胞電晶體MT按照該順序具有更高之閾值電壓。“Er”狀態相當於抹除狀態。處於若干狀態之記憶胞電晶體MT具有負閾值電壓。作為示例，處於“Er”狀態或者“A”狀態之記憶胞電晶體MT具有負閾值電壓。
藉由資料寫入，寫入對象之記憶胞電晶體MT基於寫入之資料，維持為“Er”狀態，或移至“A”狀態、“B”狀態、“C”狀態、“D”狀態、“E”狀態、“F”狀態、及“G”狀態之任一者。
能夠對各狀態以任意之形式分配3位元之資料。各狀態例如作為具有以下之3位元資料之狀態處理。以下描述之“ABC”表示A、B、及C分別為上、中、及低之位元之值。
“Er”狀態：“111”
“A”狀態：“110”
“B”狀態：“100”
“C”狀態：“000”
“D”狀態：“010”
“E”狀態：“011”
“F”狀態：“001”
“G”狀態：“101”
即便為保存某相同之3位元資料之複數個記憶胞電晶體MT，亦會起因於記憶胞電晶體MT之特性之不均等，而具有相互不同之閾值電壓。
為了調出由資料讀取對象之記憶胞電晶體(選擇記憶胞電晶體)MT保存之資料，而判斷選擇記憶胞電晶體MT之狀態。將選擇記憶胞電晶體MT之閾值電壓處於哪種範圍用於該選擇記憶胞電晶體MT之狀態之調出。為了調出選擇記憶胞電晶體MT之閾值電壓之範圍，而使用讀取電壓VA、VB、VC、VD、VE、VF、及VG。
1個胞單元CU之記憶胞電晶體MT之相同之位置(位數)之位元之資料之組構成1個頁。各胞單元CU之記憶胞電晶體MT之最上位(第1位數)之位元之資料之組被稱為上頁。自各胞單元CU之記憶胞電晶體MT之最上位起第2位數之位元之資料之組被稱為中頁。各胞單元CU之記憶胞電晶體MT之最下位(第3位數)之位元之資料之組被稱為低頁。
藉由資料抹除，降低抹除對象之單元電晶體之閾值電壓，向“Er”狀態移。
1.2.動作
1.2.1.利用RAM之表之保存
記憶體控制器2使用任意之構造，管理利用記憶裝置1保存資料之狀態。管理至少包含將標註有由主機裝置3分配之第1類型之位址之資料保存在記憶裝置1之哪裡之管理。
主機裝置3將由記憶體系統5提供之記憶空間分割為複數個邏輯區域，對各邏輯區域標註固有之第1類型位址，使用第1類型位址管理記憶體系統5之記憶空間。存在第1類型位址被稱為邏輯位址之情況。主機裝置3當決定為將寫入對象之資料保存在某邏輯區域時，將所決定之邏輯位址分配至寫入對象資料。而且，主機裝置3將寫入對象資料向由邏輯位址特定之邏輯區域之寫入指示給記憶體控制器2。
記憶體控制器2當自主機裝置3請求寫入標註有某邏輯位址之資料時，將寫入請求對象之資料寫入至記憶裝置1。另一方面，記憶體控制器2使用與邏輯位址不同之位址體系來管理記憶裝置1之記憶空間。記憶體控制器2利用任意之方法管理於記憶裝置1中寫入了寫入請求對象之資料之區域與寫入請求對象資料之邏輯位址之關係。
關於來自主機裝置3之資料讀取請求與資料抹除請求亦相同。記憶體控制器2當自主機裝置3接收標註有某邏輯位址之資料之讀取請求時，自於記憶裝置1中保存有讀取請求對象資料之區域讀取資料。記憶體控制器2當接收資料抹除請求時，將抹除請求對象之資料自記憶裝置1中抹除。惟記憶裝置1中之資料抹除並不限於響應來自主機裝置3之資料抹除請求而即時進行。即，記憶體控制器2不將抹除請求對象之資料實際自記憶裝置1抹除，而將抹除請求對象資料之邏輯位址設為未分配。藉由如此處理，主機裝置3將該邏輯位址之資料識別為不存在。因此，該邏輯位址之資料無法自記憶體系統5之外部參考。以下，將此種對主機裝置3而言、即於記憶體系統5中不存在(被抹除)但保存於記憶裝置1中之資料，以下稱為無效資料。另一方面，將對主機裝置3而言、即存在(保存)於記憶體系統5中且標註有有效邏輯位址之資料，稱為有效資料。
如以上般之管理例如能夠使用圖5所示之表而實現。圖5表示由第1實施方式之記憶體控制器2保存之位址轉換表31之示例。位址轉換表31如圖5所示包含相互建立關聯之資料之組。
位址轉換表31具有複數個條目。各條目包含邏輯位址、及與該邏輯位址建立關聯之第2類型之位址。有時將第2類型之位址稱為實體位址。記憶體控制器2當自主機裝置3接收標註有某邏輯位址之資料的寫入請求時，記憶體控制器2自記憶裝置1中未寫入資料之區域之中，決定要將寫入請求資料寫入之區域。而且，記憶體控制器2製成請求寫入之資料之邏輯位址用之條目，對所製成之條目，寫入表示所決定之寫入目的地之實體位址。實體位址為記憶裝置1中之位址。1個實體位址特定1個區塊BLK、1個串單元SU、1個胞單元CU、及1個頁。於位址轉換表31中，能夠使用區塊BLK之位址，作為實體位址。以下基於該例進行敘述。
記憶體控制器2當收到標註有某邏輯位址之資料的讀取請求時，參考位址轉換表，得知與該邏輯位址建立關聯之實體位址，自該實體位址之區塊BLK讀出資料。
記憶體控制器2當請求抹除標註有某邏輯位址之資料時，將位址轉換表中之包含請求抹除之資料之邏輯位址之條目抹除。其結果，請求抹除之資料之邏輯位址與保存有該邏輯位址之資料之實體位址之關聯被解除。而且，自主機裝置3請求抹除之資料成為無效資料。
記憶體控制器2於RAM23中，進而保存圖6所示之表。圖6表示由第1實施方式之記憶體控制器2保存之區塊狀態管理表32之示例。
區塊狀態管理表32包含保存僅無效資料之(不保存有效資料之)區塊(無效資料區塊)BLK之位址。如上所述，存在如下情況：並不限定於自主機裝置3請求抹除之資料馬上自記憶裝置1實際抹除，而作為無效資料於記憶裝置1中繼續保存。無效資料必須於資料向保存無效資料之區塊BLK寫入之前實際抹除。基於該情況，記憶體控制器2使用區塊狀態管理表32，管理保存僅無效資料之區塊BLK。記憶體控制器2當產生成為保存僅無效資料之狀態之區塊BLK時，將該區塊BLK之條目重新設置於區塊狀態管理表32。另一方面，記憶體控制器2當將區塊狀態管理表32中之某區塊BLK中之資料實際抹除時，將該區塊BLK自區塊狀態管理表32抹除。
各條目包含表示是否執行預編程之資訊(預編程旗標)。預編程旗標表示關於該旗標所屬之條目之無效資料區塊BLK之資訊。於第1實施方式中，對僅包含無效資料之區塊BLK執行預編程。預編程係指對於對象之區塊BLK中之所有胞單元CU執行與資料之保存無關之編程，將於下文敍述。預編程亦並不限定於對來自主機裝置3之資料抹除請求馬上執行。
記憶體控制器2使用區塊狀態管理表32，管理僅保存無效資料之區塊BLK中未預編程之區塊BLK。記憶體控制器2利用區塊狀態管理表32中之各條目，管理該條目之區塊BLK是否預編程之資訊。因此，區塊狀態管理表32包含預編程旗標。記憶體控制器2若對區塊狀態管理表32追加條目，則利用該條目保存表示未執行之值之預編程旗標。若對區塊狀態管理表32中所包含之區塊BLK中某區塊BLK執行預編程，則記憶體控制器2將關於該區塊BLK之預編程旗標更新為表示已經執行之值。
1.2.2.資料抹除及資料寫入
圖7表示第1實施方式之記憶體控制器2之動作之流程。圖7表示與某1個區塊BLKs相關之流程。於圖7之流程之開始之時間點，區塊BLKs中之各胞單元CU處於寫入了資料之狀態。
藉由區塊BLKs轉為僅保存無效資料之狀態(不保存有效資料之狀態)之處理開始，而開始流程。於步驟ST1中，記憶體控制器2進行用以使區塊BLKs中之資料為無效資料之處理。步驟ST1會因各種原因產生，根據區塊BLKs因什麼樣之理由成為無效資料之詳細情況，第1實施方式並不限定。具體而言，步驟ST1會基於來自主機裝置3之特定之請求而產生。更具體而言，當記憶體控制器2自主機裝置3接收抹除保存在區塊BLKs中之資料之請求時則產生步驟ST1。步驟ST1亦會根據無用單元收集而產生。無用單元收集例如係指根據來自主機裝置3之請求開始，用以消除記憶裝置1中之片段化之處理。即，於某第1區塊BLK包含有效資料與無效資料之情形時，藉由僅將有效資料複製至其他第2區塊BLK，會於連續之區域保存有效資料，而消除有效資料之片段化。與有效資料對應之邏輯位址於位址管理表中以與第2區塊BLK建立關聯之方式被更新，其結果，第1區塊BLK成為僅保存無效資料之狀態。
或者，步驟ST1會不基於來自主機裝置3之請求產生。此種示例包含所謂巡檢。巡檢係指由記憶體控制器2執行，用以改善記憶裝置1中之資料之保存狀態之資料之移動。即，由於製造工序之不均等而於記憶體系統5之使用開始時間點特定之胞單元CU之特性已經較低，或因由特定之胞單元CU之使用所致之特性之劣化等為原因，而某胞單元CU具有較低之資料保存特性。藉由檢測此種胞單元CU，將資料移至資料保存特性更高之其他胞單元CU，能夠提高記憶體系統5中之資料保存特性。隨著資料之移動，位址轉換表31被更新。即，於將某第1邏輯位址之資料由某第1區塊BLK保存時表示於位址轉換表31之情形時，藉由巡檢，將第1邏輯位址之資料保存在移動目的地之第2區塊BLK，位址轉換表被更新。其結果，根據巡檢亦會產生保存無效資料之區塊BLKs。
於步驟ST2中，記憶體控制器2將區塊狀態管理表32以包含區塊BLKs之方式更新。即，記憶體控制器2於區塊狀態管理表32製成區塊BLKs之條目，於該條目中，將預編程執行旗標設定為表示未執行之值。
於步驟ST3中，記憶體控制器2對區塊BLKs執行預編程。記憶體控制器2以產生步驟ST1為契機執行步驟ST3。記憶體控制器2只要於對區塊BLKs寫入資料之決定(下述步驟ST4)之前進行，則能夠將步驟ST3於步驟ST2以後之任意時序進行。例如，記憶體控制器2能夠於無自主機裝置3請求之未完成之處理之期間執行步驟ST3。例如，記憶體控制器2能夠於步驟ST2之後即刻，即，於區塊BLKs成為僅保存無效資料之狀態之後迅速，例如，之後即刻，執行步驟ST3。記憶體控制器2能夠於步驟ST2與步驟ST3之間執行任意之處理。
步驟ST3與來自主機裝置3之某些請求無關地進行。即，步驟ST3利用記憶體控制器2自發地開始。為了執行步驟ST3，記憶體控制器2參考區塊狀態管理表32。區塊狀態管理表32應於區塊BLKs用之條目中，包含未執行之值之預編程旗標。基於該情況，記憶體控制器2對區塊BLKs執行預編程。記憶體控制器2當對於區塊狀態管理表32中之某區塊BLK之預編程完成時，將關於該區塊BLK之預編程執行旗標更新為表示已經執行之值。為了執行區塊BLKs之預編程，記憶體控制器2對記憶裝置1指示預編程。預編程之指示包含預編程用之命令與對預編程對象之區塊BLKs進行特定之位址之發送。
於步驟ST4中，記憶體控制器2決定對區塊BLKs寫入資料。資料向區塊BLKs之寫入之決定會因各種理由而產生。根據步驟ST4因什麼樣之理由產生，第1實施方式並不限定。具體而言，步驟ST4根據來自主機裝置3之資料寫入之請求而產生。更具體而言，當記憶體控制器2接收來自主機裝置3之資料寫入請求時，記憶體控制器2決定將該寫入請求對象資料寫入至未分配之區塊BLKs。作為其他示例，記憶體控制器2為了執行無用單元收集或巡檢，決定對區塊BLKs寫入資料。後續步驟ST5及步驟ST6以執行步驟ST4為契機而產生。
於步驟ST5中，記憶體控制器2抹除區塊BLKs中之資料。因此，記憶體控制器2對記憶裝置1指示區塊BLKs之資料抹除。資料抹除之指示包含資料抹除用之命令與對區塊BLKs進行特定之位址之發送。當資料抹除完成時，記憶體控制器2抹除區塊狀態管理表32中之區塊BLKs之條目。
於步驟ST6中，記憶體控制器2執行向於步驟ST4中決定之區塊BLKs寫入資料。因此，記憶體控制器2對記憶裝置1指示將於步驟ST4中決定寫入至區塊BLKs之資料(寫入資料)寫入至區塊BLKs。資料寫入之指示包含資料寫入用之命令、對區塊BLKs進行特定之位址、對區塊BLKs中之胞單元及頁進行特定之位址之發送。記憶體控制器2還於位址轉換表中製成寫入資料之邏輯位址之條目，將區塊BLKs之位址記入至所製成之條目。由於步驟ST5作為執行步驟ST6之準備進行，故而步驟ST6於執行步驟ST5之後迅速地執行，而不會經過長時間。例如，步驟ST6於步驟ST5之後即刻進行。
當步驟ST6完成時，流程結束。
1.2.3.預編程
圖8表示第1實施方式之預編程之指示之間之輸入輸出信號DQ之示例。如圖8所示，記憶體控制器2發送命令XXh、位址信號dd、及命令YYh。命令XXh表示預編程之指示與位址後續。位址資訊ADD表示預編程對象之區塊BLKs之位址，可遍及複數個循環發送。圖8表示3個循環中之發送作為示例。命令YYh指示預編程之執行。
記憶體控制器2當接收命令YYh時，以就緒/忙碌信號RY/BY表示忙碌狀態，並且對區塊BLKs執行預編程。預編程類似於資料寫入(編程)。資料寫入包含複數個編程迴路之重複，各編程迴路包含進行編程之階段與進行驗證之階段。編程包含藉由對編程對象之記憶胞電晶體MT之電荷儲存層CA注入電子來使編程對象之記憶胞電晶體MT之閾值電壓上升，及藉由禁止注入電子來維持閾值電壓。驗證包含來自編程對象之記憶胞電晶體MT之資料讀取，及判斷編程對象之記憶胞電晶體MT是否達到目標之狀態。
圖9表示施加至第1實施方式之編程之間之若干要素之電壓。編程僅以包含資料寫入對象之胞單元(選擇胞單元)CU之1個串單元(選擇串單元)SU為對象。因此，如圖9所示，僅選擇串單元SU之選擇閘極線SGDL施加選擇用之電壓Vsgd。另一方面，選擇串單元SU以外之串單元SU之選擇閘極線SGDL持續施加電壓Vss(例如，0 V)。
又，與選擇胞單元CU中使閾值電壓上升之記憶胞電晶體MT連接之位元線BL施加編程執行用之低電壓(例如，電壓Vss)，與未使閾值電壓上升之記憶胞電晶體MT連接之位元線BL則施加編程禁止用之高電壓(例如，電位Vdd)。對源極線CELSRC之電壓及選擇閘極線SGSL持續施加電壓Vss。
對與選擇胞單元CU連接之字元線(選擇字元線)WL施加編程電壓Vpgm。對選擇字元線WL以外之字元線WL施加較編程電壓Vpgm低之編程通路電壓Vpass。為了避免記憶胞電晶體MT之閾值電壓過剩地上升，而使用最初之編程迴路中之編程電壓Vpgm較低，每次編程迴路時較上次之編程迴路中之編程電壓Vpgm稍微高之編程電壓Vpgm。如此一來，選擇胞單元CU中之閾值電壓上升之對象之記憶胞電晶體MT之閾值電壓當每次編程迴路時逐漸上升至目標之狀態。
圖10表示施加至第1實施方式之預編程之間之若干要素之電壓。預編程例如僅包含1個編程階段，及(或)不包含驗證階段。於預編程中，將對象之區塊BLKs之所有串單元SU之所有胞單元CU設為對象。因此，對所有選擇閘極線SGDL施加選擇用之電壓Vsgd，對所有位元線BL施加編程用之電壓Vss。進而，對所有字元線WL施加編程電壓Vpgm。預編程中之編程Vpgm例如能夠使用編程中之第1迴路中之編程電壓Vpgm。與編程之情況不同，預編程中之編程電壓Vpgm例如遍及較編程中之時間更長之時間施加。編程電壓Vpgm例如具有使負閾值電壓上升至0 V附近之大小，及(或)遍及使負閾值電壓上升至0 V附近之程度之期間而施加。該期間例如較於編程階段中之1個迴路中施加電壓Vpgm之期間更長。
圖11表示第1實施方式之區塊BLKs中之記憶胞電晶體MT之2個時間點之閾值電壓之分佈之示例。圖11於上部表示預編程前之狀態，於下部表示預編程後之狀態。上部表示圖7之流程之步驟ST1或者ST2中之狀態。下部表示圖7之流程之步驟ST3完成之後至步驟ST5開始之前之狀態。
如上部所示，區塊BLKs中之各記憶胞電晶體MT處於“Er”、“A”、“B”、“C”、“D”、“E”、“F”、及“G”狀態之任一者。
如下部所示，若干記憶胞電晶體MT之閾值電壓自預編程前之狀態上升。尤其，預編程前為負之閾值電壓上升。因此，處於“Er”狀態或者“A”狀態之記憶胞電晶體MT過渡至其他狀態。以下，將該狀態稱為中性狀態。於預編程中，編程電壓Vpgm遍及將處於較中性狀態靠下之狀態之記憶胞電晶體MT移至中性狀態之程度之期間而施加。藉由預編程處於“Er”或者“A”狀態之記憶胞電晶體MT、及處於“B”、“C”、或者“D”狀態之記憶胞電晶體MT之閾值電壓上升。其結果，處於“Er”、“A”、“B”、“C”、或者“D”狀態之記憶胞電晶體MT之閾值電壓形成中性狀態之分佈。例如，處於中性狀態之記憶胞電晶體MT之閾值電壓自“B”狀態遍及“D”狀態分佈。
另一方面，於預編程前處於“E”、“F”、或者“G”狀態之記憶胞電晶體MT之閾值電壓幾乎或者完全不上升。因此，預編程後之“E”、“F”、及“G”狀態之閾值電壓分佈與預編程前之“E”、“F”、及“G”狀態之閾值電壓分佈大致相同。
1.3.優點(效果)
根據第1實施方式，能夠提供具有較高之資料保存性能之記憶體系統5。一面使用參考用之示例一面描述該情況。
圖12表示參考用之記憶體控制器100之動作之流程。如圖12所示，步驟ST2繼續於步驟ST4，步驟ST4繼續於步驟ST11。於步驟ST11中，記憶體控制器100與圖7之步驟ST3同樣地，對區塊BLKs進行預編程。但是，與記憶體控制器2不同，步驟ST11之預編程如先行之步驟ST4般以向區塊BLKs之資料寫入之決定為契機進行。換言之，只要不產生步驟ST4，則記憶體控制器100不對區塊BLKs進行預編程。利用如圖12般之流程，於處於某種狀態之記憶胞電晶體MT中，會產生如參考圖13所描述般之現象。
圖13將藉由圖12之流程於記憶胞電晶體MT會產生之若干狀態按照時間依次表示。圖13之狀態11對僅包含無效資料之某區塊BLKa中之某記憶胞電晶體MTa表示。記憶胞電晶體MTa處於“Er”狀態，基於該情況，記憶胞電晶體MTa於電荷儲存層CA中包含電洞。
狀態12表示自狀態11隨著時間經過之後之記憶胞電晶體MTa。於閒置之期間利用電荷儲存層CA中之電洞吸引電子，將電子捕獲至隧道絕緣體IT中。狀態11及狀態12遍及圖12之流程之步驟ST1至步驟ST4之前之期間而產生。
記憶體控制器100於步驟ST4中，決定向區塊BLKa寫入資料，作為其準備，進行步驟ST11之對區塊BLKa之預編程。預編程之結果，記憶胞電晶體MTa成為具有狀態13。於狀態13中，記憶胞電晶體MTa於電荷儲存層CA中包含電子。於狀態13中，所捕獲之電子維持不變。
狀態14表示進行步驟ST5(資料抹除)之後之記憶胞電晶體MTa。藉由資料抹除，記憶胞電晶體MTa於電荷儲存層CA中會包含電洞。於狀態14中，所捕獲之電子亦維持不變。
狀態15表示進行步驟ST6(資料寫入)之後之記憶胞電晶體MTa。藉由資料寫入，記憶胞電晶體MTa向目標狀態遷移，於電荷儲存層CA中包含電子。於狀態15中，所捕獲之電子亦維持不變。記憶胞電晶體MTa之驗證於電子被捕獲之狀態下通過。因此，記憶胞電晶體MTa停留在目標狀態，故而隧道絕緣體IT必須包含電子。
狀態16表示自完成步驟ST6之後之狀態(狀態15)維持閒置之後之記憶胞電晶體MTa。隨著步驟ST6完成後之時間經過，受到來自電荷儲存層CA中之電子之斥力，被捕獲之電子自隧道絕緣體IT脫離(電子脫離捕獲)。於是，存在記憶胞電晶體MTa之閾值電壓降低，而不停留於目標狀態之情況。該情況係指圖12之流程可能會意外地抑制記憶胞電晶體MTa之資料保存特性。
至此為止之敘述係關於記憶胞電晶體MTa以“Er”狀態閒置之示例，但於記憶胞電晶體MTa以於電荷儲存層中包含電洞之其他狀態閒置之情形時，雖然所捕獲之電子之數量不同，但仍會產生相同現象。
根據第1實施方式，記憶體控制器2無論是否對僅包含無效資料之某區塊BLK決定向該區塊BLK寫入資料，均對該區塊BLK進行預編程。根據此種流程，記憶胞電晶體MT之資料保存特性較高。此點將參考圖14予以描述。
圖14將藉由第1實施方式之圖7之流程會於記憶胞電晶體MT中產生之若干狀態按照時間依次表示。狀態1及狀態2與圖13之狀態11及狀態12分別相同。
狀態3表示進行了步驟ST3(預編程)之後之記憶胞電晶體MTa。藉由預編程，記憶胞電晶體MTa於電荷儲存層CA中包含電子。於狀態3中，所捕獲之電子維持不變。
狀態4表示自步驟ST3完成之後之狀態(狀態3)直接閒置之後之記憶胞電晶體MTa。隨著步驟ST3完成之後之時間經過，受到來自電荷儲存層CA中之電子之斥力，隧道絕緣體IT中之電子脫捕獲。
狀態5表示進行了步驟ST5(資料抹除)之後之記憶胞電晶體MTa。藉由資料抹除，記憶胞電晶體MTa於電荷儲存層CA中包含電洞。
狀態6表示進行了步驟ST6(資料寫入)之後之記憶胞電晶體MTa。藉由資料寫入，記憶胞電晶體MTa向目標狀態移，於電荷儲存層CA中包含電子。另一方面，由於步驟ST5及ST6繼續(不經過長時間之閒置)進行，故而電子幾乎或完全不被隧道絕緣體IT捕獲。記憶胞電晶體MTa之驗證於電荷儲存層CA不包含電子之狀態下進行。因此，記憶胞電晶體MTa之目標狀態主要由電荷儲存層CA中之電子之數量維持。
即便將記憶胞電晶體MTa自步驟ST6完成之後閒置，電子之脫捕獲亦幾乎或完全不產生。因此，能夠抑制起因於脫捕獲之記憶胞電晶體MTa之閾值電壓之未意料之降低。因此，根據第1實施方式，能夠提供具有較高之資料保存性能之記憶體系統5。
1.4.變化例
至此為止之描述與複數個記憶胞電晶體MT共有電荷儲存層CA之示例有關。第1實施方式並不限定於該例。各記憶胞電晶體MT亦可具有獨立之電荷儲存層CA。於該例中，電荷儲存層CA可為導電體(所謂浮游閘極電極)。
至此為止之描述與為資料抹除之單位並且由位址轉換表管理之單位為區塊BLK之示例有關。第1實施方式並不限定於該例，亦可僅對1個記憶胞電晶體MT執行如圖7般之流程。即，記憶體控制器2於步驟ST1中，能夠設為最低1個某記憶胞電晶體MTs具有無效資料之狀態。記憶體控制器2於步驟ST3中，能夠對記憶胞電晶體MTs執行預編程。記憶體控制器2於步驟ST4中，能夠決定對記憶胞電晶體MTs寫入資料。記憶體控制器2於步驟ST5中，能夠抹除記憶胞電晶體MTs之資料。記憶體控制器2於步驟ST6中，能夠對記憶胞電晶體MTs寫入資料。
對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出者，並不意圖限定發明之範圍。該等實施方式能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，能夠進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，同樣地包含於申請專利範圍中所記載之發明及其均等之範圍內。  [相關申請案]
本申請案享有以日本專利申請案2019-170691號(申請日：2019年9月19日)為基礎申請案之優先權。本申請案藉由參考該基礎申請案而包含基礎申請案之所有內容。
1:記憶裝置 2:記憶體控制器 3:主機裝置 5:記憶體系統 10:記憶胞陣列 11:命令暫存器 12:位址暫存器 13:定序器 14:驅動器 15:列解碼器 16:感測放大器 21:主機介面 22:CPU 23:RAM 24:ROM 25:記憶體介面 26:ECC電路 31:位址轉換表 32:區塊狀態管理表
圖1係表示第1實施方式之記憶體系統中之要素及連接、以及關聯之要素之方塊圖。 圖2表示第1實施方式之區塊之要素及連接之示例。 圖3表示第1實施方式之區塊之一部分之構造。 圖4表示第1實施方式之記憶胞電晶體之閾值電壓之分佈與資料之映射。 圖5表示第1實施方式之位址轉換表之示例。 圖6表示第1實施方式之區塊狀態管理表之示例。 圖7表示第1實施方式之記憶體控制器之動作之流程。 圖8表示第1實施方式之預編程之指示之間之輸入輸出信號之示例。 圖9表示施加至第1實施方式之編程之間之若干要素之電壓。 圖10表示施加至第1實施方式之預編程之間之若干要素之電壓。 圖11表示第1實施方式之區塊中之記憶胞電晶體之2個時間點之閾值電壓之分佈之示例。 圖12表示參考用之記憶體控制器之動作之流程。 圖13將藉由參考用之動作之流程於記憶胞電晶體會產生之若干狀態按照時間依次表示。 圖14將藉由第1實施方式之動作之流程於記憶胞電晶體中會產生之若干狀態按照時間依次表示。

Claims (10)

  1. 一種記憶體系統，其具備包含記憶胞電晶體之記憶裝置、及控制器， 上述控制器構成為， 設為不將上述記憶胞電晶體中之第1資料抹除則無法自上述記憶體系統之外部參考上述第1資料之狀態， 於決定對上述記憶胞電晶體寫入資料之前，使上述記憶胞電晶體之閾值電壓上升， 於決定對上述記憶胞電晶體寫入第2資料之後，降低上述記憶胞電晶體之閾值電壓而設為抹除狀態， 於將上述記憶胞電晶體設為上述抹除狀態之後，對上述記憶胞電晶體寫入上述第2資料。
  2. 如請求項1之記憶體系統，其中 設為無法自上述記憶體系統之外部參考上述第1資料之狀態，包含：將分配至上述第1資料之第1類型位址與上述記憶胞電晶體之關聯解除。
  3. 如請求項1之記憶體系統，其中 上述控制器進而構成為，設為當自外部接收上述第1資料之抹除請求時，無法自上述記憶體系統之外部參考上述第1資料之狀態。
  4. 如請求項1之記憶體系統，其中 上述控制器進而構成為，當自外部接收上述第2資料之寫入請求時，決定對上述記憶胞電晶體寫入上述第2資料。
  5. 如請求項1之記憶體系統，其中 上述記憶裝置含有包含上述記憶胞電晶體之第1記憶區域， 上述記憶裝置進而構成為， 將保存在上述第1記憶區域之資料一次抹除， 當決定將保存在上述第1記憶區域之資料抹除時，將保存在上述第1記憶區域之資料抹除，將上述記憶胞電晶體設為上述抹除狀態。
  6. 如請求項5之記憶體系統，其中 上述記憶裝置於上述第1記憶區域中包含第1字元線及第2字元線， 上述第1字元線與上述記憶胞電晶體連接， 使上述記憶胞電晶體之閾值電壓上升，包含：對上述第1字元線及上述第2字元線施加第1電壓。
  7. 如請求項6之記憶體系統，其中 對上述第1記憶胞電晶體寫入上述第2資料，包含：於對上述第2字元線施加第2電壓之期間施加第3電壓， 上述第2電壓較上述第1電壓及上述第3電壓低。
  8. 如請求項5之記憶體系統，其中 使上述記憶胞電晶體之閾值電壓上升，包含：對上述第1記憶區域中之所有字元線施加第1電壓。
  9. 如請求項1之記憶體系統，其中 上述控制器進而構成為，於使上述記憶胞電晶體之閾值電壓上升之後、自上述記憶胞電晶體讀取資料之前，降低上述記憶胞電晶體之閾值電壓。
  10. 一種記憶體系統，其具備包含記憶胞電晶體之記憶裝置、及控制器， 上述控制器構成為， 設為無法自上述記憶體系統之外部參考上述記憶胞電晶體中之第1資料之狀態， 於決定對上述記憶胞電晶體寫入資料之前，使上述記憶胞電晶體之閾值電壓上升， 於決定對上述記憶胞電晶體寫入第2資料之後，降低上述記憶胞電晶體之閾值電壓， 於降低上述記憶胞電晶體之閾值電壓之後，對上述記憶胞電晶體寫入上述第2資料。
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