TW202141500A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種可抑制寫入動作之性能劣化且執行插入動作之半導體記憶裝置。 一實施形態之半導體記憶裝置具備：記憶胞，其連接於字元線；以及控制電路，其構成為執行反覆進行程式化循環之寫入動作，上述程式化循環包括將程式化電壓施加於字元線之程式化動作、及接續程式化動作之後而進行之驗證動作。控制電路構成為，於寫入動作中，每次反覆進行程式化循環，便使程式化電壓上升第1量；若要使寫入動作中斷之情形時，於重新開始寫入動作起至第n次(n為1以上之整數)之程式化動作中，將第1量變更為第2量，上述第2量係小於第1量之正數。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
已知有NAND(Not And，反及)型快閃記憶體作為可非揮發地記憶資料之半導體記憶裝置。
實施形態提供一種可抑制寫入動作之性能劣化且執行插入動作之半導體記憶裝置。
實施形態之半導體記憶裝置具備：記憶胞，其連接於字元線；以及控制電路，其構成為執行反覆進行程式化循環之寫入動作，上述程式化循環包括將程式化電壓施加於上述字元線之程式化動作、及接續上述程式化動作之後而進行之驗證動作。上述控制電路構成為，於上述寫入動作中，每次反覆進行上述程式化循環，便使上述程式化電壓上升第1量；若要使上述寫入動作中斷之情形時，於重新開始上述寫入動作起至第n次(n為1以上之整數)為止之程式化動作中，將上述第1量變更為第2量，上述第2量係小於上述第1量之正數。
以下，參照圖式對實施形態進行說明。再者，於以下說明中，對於具有同一功能及構成之構成要素標註共通之參照符號。又，於對具有共通之參照符號之複數個構成要素進行區分之情形時，對該共通之參照符號標註下標來進行區分。再者，於無需對複數個構成要素特別進行區分之情形時，僅對該複數個構成要素標註共通之參照符號，而不標註下標。
1.第1實施形態
對第1實施形態進行說明。以下，例舉作為非揮發性記憶體之NAND快閃記憶體及具備該NAND快閃記憶體之記憶體系統進行說明。
1.1構成 對第1實施形態之記憶體系統之構成進行說明。
1.1.1記憶體系統 首先，使用圖1，對包含第1實施形態之記憶體系統之構成之概要進行說明。
如圖1所示，記憶體系統1具備半導體記憶裝置(NAND快閃記憶體)100及記憶體控制器200。NAND快閃記憶體100與記憶體控制器200例如可藉由其等之組合構成一個半導體裝置，可列舉如SDTM 卡之記憶卡、或SSD(solid state drive，固體狀態驅動機)等作為其示例。
NAND快閃記憶體100具備複數個記憶胞，非揮發地記憶資料。記憶體控制器200藉由NAND匯流排連接於NAND快閃記憶體100，並藉由主機匯流排連接於主機裝置300。而且，記憶體控制器200控制NAND快閃記憶體100，並且響應從主機裝置300接收之命令，對NAND快閃記憶體100進行存取。主機裝置300例如為數位相機或個人電腦等，主機匯流排例如係依照SDTM 介面、SAS(Serial attached SCSI(small computer system interface，小型電腦系統介面)，串列連接SCSI)、SATA(Serial ATA(advanced technology attachment，先進技術附件)，串列ATA)、PCIe(Peripheral component interconnect express，快捷周邊組件互連介面)之匯流排。NAND匯流排依照NAND介面進行信號收發。
NAND介面之信號之具體例為晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、就緒/忙碌信號RBn、及輸入輸出信號I/O。
信號CEn係用以啟用NAND快閃記憶體100之信號，由“L(低(Low))”位準斷定。信號CLE及ALE係通知NAND快閃記憶體100輸入至NAND快閃記憶體100之輸入信號I/O分別為指令及位址之信號。信號REn係用以從NAND快閃記憶體100讀出輸出信號I/O之信號，由“L”位準斷定。信號WEn係用以將輸入信號I/O擷取至NAND快閃記憶體100之信號，亦由“L”位準斷定。就緒/忙碌信號RBn係表示NAND快閃記憶體100處於就緒狀態(可從記憶體控制器200接收命令之狀態)抑或忙碌狀態(無法從記憶體控制器200接收命令之狀態)之信號，“L”位準表示忙碌狀態。輸入輸出信號I/O係例如8位元之信號。而且，輸入輸出信號I/O係於NAND快閃記憶體100與記憶體控制器200之間收發之資料之實體，亦即指令CMD、位址ADD、以及寫入資料及讀出資料等資料DAT。
1.1.2記憶體控制器 繼續使用圖1，對記憶體控制器200之構成之詳情進行說明。
記憶體控制器200例如為SoC(System on a chip，單晶片系統)，具備主機介面電路210、RAM(Random access memory，隨機存取記憶體)220、CPU(Central processing unit，中央處理單元)230、緩衝記憶體240、NAND介面電路250、及ECC(Error check and correction，錯誤檢查及校正)電路260。再者，以下所說明之記憶體控制器200之各部210～260之功能藉由硬體構成、或硬體資源與韌體之組合構成之任意構成均可實現。
主機介面電路210經由主機匯流排而與主機裝置300連接，將從主機裝置300接收之命令及資料分別傳送至CPU230及緩衝記憶體240。又，響應CPU230之命令，將緩衝記憶體240內之資料傳送至主機裝置300。
RAM220例如為DRAM(Dynamic random access memory，動態隨機存取記憶體)等半導體記憶體，用作CPU230之作業區域。而且，RAM220保存用以管理NAND快閃記憶體100之韌體或各種管理表等。
CPU230控制記憶體控制器200整體之動作。例如，CPU230從主機裝置300接收到寫入命令時，響應該寫入命令，對NAND介面電路250發佈寫入命令。進行讀出動作及抹除動作時亦相同。又，CPU230執行用以管理NAND快閃記憶體100之各種處理。
緩衝記憶體240暫時保存寫入資料或讀出資料。
NAND介面電路250經由NAND匯流排而與NAND快閃記憶體100連接，負責與NAND快閃記憶體100進行通信。而且，基於從CPU230接收之命令，將信號CEn、ALE、CLE、WEn及REn輸出至NAND快閃記憶體100。又，於寫入動作時，將由CPU230發佈之寫入指令及緩衝記憶體240內之寫入資料作為輸入輸出信號I/O傳送至NAND快閃記憶體100。進而，於讀出動作時，將由CPU230發佈之讀出指令作為輸入輸出信號I/O傳送至NAND快閃記憶體100，進而，接收作為輸入輸出信號I/O之從NAND快閃記憶體100讀出之資料，並將該資料傳送至緩衝記憶體240。
ECC電路260進行與NAND快閃記憶體100中所記憶之資料相關之錯誤檢測及錯誤校正處理。亦即，ECC電路260於寫入資料時生成錯誤校正碼，並對寫入資料賦予該錯誤校正碼，於讀出資料時對其解碼，檢測有無錯誤位元。而且，當檢測到錯誤位元時，特定出該錯誤位元之位置，並校正錯誤。錯誤校正方法例如包括硬判定解碼(Hard bit decoding，硬位元解碼)處理及軟判定解碼(Soft bit decoding，軟位元解碼)處理。作為硬判定解碼處理中所使用之硬判定解碼編碼，例如可使用BCH(Bose-Chaudhuri-Hocquenghem，波士-喬赫里-胡昆罕)碼或RS(Reed-Solomon，里德-所羅門)碼等，作為軟判定解碼處理中所使用之軟判定解碼編碼，例如可使用LDPC(Low Density Parity Check，低密度同位檢查)碼等。
1.1.3 NAND快閃記憶體 其次，對NAND快閃記憶體100之構成進行說明。如圖1所示，NAND快閃記憶體100具備記憶胞陣列110、列解碼器120、驅動器130、感測放大器140、位址暫存器150、指令暫存器160、定序器170及溫度感測器180。
記憶胞陣列110具備複數個區塊BLK，上述複數個區塊BLK包含與列及行建立對應之複數個非揮發性記憶胞。圖1中圖示出4個區塊BLK0～BLK3作為一例。而且，記憶胞陣列110記憶從記憶體控制器200獲取之資料。
列解碼器120基於位址暫存器150內之區塊位址BA選擇區塊BLK0～BLK3中之任一區塊，進而於所選擇之區塊BLK中選擇字元線。
驅動器130基於位址暫存器150內之頁位址PA，對所選擇之區塊BLK經由列解碼器120供給電壓。
感測放大器140於資料之讀出動作時，感測記憶胞陣列110內之記憶胞電晶體之閾值電壓，並讀出資料。繼而，將該資料DAT輸出至記憶體控制器200。於資料之寫入動作時，將從記憶體控制器200接收之寫入資料DAT傳送至記憶胞陣列110。
位址暫存器150保存從記憶體控制器200接收之位址ADD。該位址ADD中包含上述區塊位址BA及頁位址PA。指令暫存器160保存從記憶體控制器200接收之指令CMD。
溫度感測器180計測NAND快閃記憶體100之溫度，並將與該所計測出之溫度對應之溫度資訊發送至定序器170。溫度感測器180可配置於NAND快閃記憶體100內之任意位置，較佳為主要可生成與記憶胞陣列110之溫度對應之溫度資訊。
定序器170基於指令暫存器160中所保存之指令CMD，控制NAND快閃記憶體100整體之動作。又，定序器170包含計數器171。計數器171構成為，可根據來自定序器170之指示於任意時點開始或結束計測，且具有如下功能，即，基於計數所得之值計測各種處理所需時間。定序器170可基於由計數器171計測出之時間，控制NAND快閃記憶體100之動作。又，定序器170可基於從溫度感測器180獲取之溫度資訊，控制NAND快閃記憶體100之動作。
1.1.4記憶胞陣列 圖2係用以說明第1實施形態之記憶胞陣列之構成之電路圖。圖2中，示出記憶胞陣列110所包含之複數個區塊BLK中之1個區塊BLK。
如圖2所示，區塊BLK例如包含4個串單元SU(SU0～SU3)。各串單元SU包含分別與位元線BL0～BLm(m為1以上之整數)建立關聯之複數個NAND串NS。各NAND串NS例如包含8個記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2。記憶胞電晶體MT包含控制閘極及電荷儲存層，非揮發地記憶與資料對應之電荷(電子)。選擇電晶體ST1及ST2分別用於各種動作時之串單元SU之選擇。
於各NAND串NS中，記憶胞電晶體MT0～MT7串聯連接。選擇電晶體ST1之汲極連接於與其建立關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0～MT7之一端。選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0～MT7之另一端。選擇電晶體ST2之源極連接於源極線SL。
於同一區塊BLK中，記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。串單元SU0～SU3內之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
亦即，區塊BLK係共用同一字元線WL0～WL7之複數個串單元SU之集合體。區塊BLK例如為資料之抹除單位。亦即，同一區塊BLK內包含之記憶胞電晶體MT中所保存之資料被一次抹除。
串單元SU係各自連接於不同位元線BL且連接於同一選擇閘極線SGD之複數個NAND串NS之集合體。亦將串單元SU中共通連接於同一字元線WL之記憶胞電晶體MT之集合體稱為胞單元CU。例如，將胞單元CU內之複數個記憶胞電晶體MT內所記憶之同位位元之集合定義為「1頁」。胞單元CU根據記憶胞電晶體MT記憶之資料之位元數，可具有2頁資料以上之記憶容量。
再者，以上所說明之記憶胞陣列110之電路構成並不限定於以上所說明之構成。例如，各NAND串NS包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數可分別設計為任意個數。各區塊BLK包含之串單元SU之個數可設計為任意個數。
1.1.5記憶胞電晶體之閾值電壓分佈 其次，對記憶胞電晶體MT之閾值電壓分佈進行說明。
於本實施形態中，1個記憶胞電晶體MT可保存例如2位元資料。將該2位元資料從下位位元起分別稱為下位(Lower)位元及上位(Upper)位元。而且，將屬於同一胞單元CU之記憶胞保存之下位位元之集合稱為下位頁，將上位位元之集合稱為上位頁。亦即，對1個串單元SU內之1條字元線WL(1個胞單元CU)分配2頁，包含8條字元線WL之串單元SU具有16頁之容量。或者，換言之，「頁」亦可定義為胞單元CU中所形成之記憶空間之一部分。資料抹除以區塊BLK為單位進行，另一方面，資料之寫入動作及讀出動作亦可針對該每一頁或每胞單元CU進行。
圖3係表示各記憶胞電晶體MT所獲取之資料與閾值電壓分佈之關係之圖。
如上所述，記憶胞電晶體MT可保存2位元資料。亦即，記憶胞電晶體MT根據閾值電壓可獲取4個狀態。將該4個狀態按照閾值電壓從低到高依序稱為“Er”狀態(state)、“A”狀態、“B”狀態及“C”狀態。
“Er”狀態之記憶胞電晶體MT之閾值電壓未達電壓AR，相當於資料之抹除狀態。“A”狀態之記憶胞電晶體MT之閾值電壓為電壓AR以上且未達電壓BR(＞AR)。“B”狀態之記憶胞電晶體MT之閾值電壓為電壓BR以上且未達電壓CR(＞BR)。“C”狀態之記憶胞電晶體MT之閾值電壓為電壓CR以上且未達電壓VREAD(＞CR)。以此方式分佈之4個狀態中，“C”狀態為閾值電壓最高之狀態。電壓AR～CR亦稱為讀出電壓VCGR，於讀出動作中使用。電壓VREAD例如係讀出動作時施加於並非讀出對象之字元線WL之電壓，且係無論保存資料如何均使記憶胞電晶體MT接通之電壓。
閾值電壓分佈藉由寫入由上述下位位元及上位位元構成之2位元(2頁)資料而實現。亦即，上述“Er”狀態至“C”狀態與下位位元及上位位元之關係如下。
“Er”狀態：“11”(以“上位/下位”之順序表示)
“A”狀態：“01”
“B”狀態：“00”
“C”狀態：“10”
如此，於與閾值電壓分佈中相鄰之2個狀態對應之資料間，2位元中僅1位元發生變化。
因此，於讀出下位位元時，只要使用相當於下位位元值(“0”或“1”)發生變化之邊界之電壓即可，對於上位位元亦同樣如此。
亦即，如圖3所示，於讀出下位頁資料之情形時，使用區別“A”狀態與“B”狀態之電壓BR作為讀出電壓，藉此，判定記憶胞電晶體MT之閾值電壓是否未達電壓BR(即電壓BR以上)。
於讀出上位頁資料之情形時，使用區別“Er”狀態與“A”狀態之電壓AR、及區別“B”狀態與“C”狀態之電壓CR作為讀出電壓。藉此，判定記憶胞電晶體MT之閾值電壓是否未達電壓AR或為電壓CR以上(即AR以上、未達電壓CR)。
再者，將與“A”狀態對應之電壓AV設定於電壓AR及電壓BR之間，將與“B”狀態對應之電壓BV設定於電壓BR及電壓CR之間，將與“C”狀態對應之電壓CV設定於電壓CR及電壓VREAD之間。電壓AV～CV亦稱為驗證電壓VCGV，於驗證動作中使用。於寫入動作中，半導體記憶裝置100使處於“A”狀態～“C”狀態之記憶胞電晶體MT之閾值電壓分別上升至超過驗證電壓AV～CV。藉此，可使處於“A”狀態～“C”狀態之記憶胞電晶體MT之閾值電壓分別分佈於高於讀出電壓AR～CR之區域中。
1.2動作 其次，對第1實施形態之記憶體系統之動作進行說明。
以下說明中，將連接於作為資料寫入對象之記憶胞電晶體MT之字元線WL稱為選擇字元線WL。
1.2.1寫入動作之概要 圖4係用以說明第1實施形態之記憶體系統中之寫入動作之概要的指令序列及時序圖。圖4中，以時間序列表示寫入動作時與記憶體控制器200之間進行通信之信號I/O及RBn、以及根據該通信執行之寫入動作中施加於選擇字元線WL之電壓。如圖4所示，於寫入動作前之狀態下，例如信號RBn為“H”位準，對選擇字元線WL施加電壓VSS。電壓VSS係接地電壓，例如為0 V。
首先，記憶體控制器200將指令集CS1及CS2作為指示寫入動作之指令集WCS依序發送至半導體記憶裝置100。指令集CS1包含指示下位頁之寫入動作之指令CMD及位址ADD、以及下位頁資料DAT。指令集CS2包含指示上位頁之寫入動作之指令CMD及位址ADD、以及上位頁資料DAT。
半導體記憶裝置100當接收到指令集CS1時，暫時從就緒狀態轉變為忙碌狀態，並將下位頁資料DAT記憶於感測放大器140內之鎖存電路(未圖示)中。
當接收到指令集CS2時，半導體記憶裝置100從就緒狀態轉變為忙碌狀態，並將上位頁資料DAT與下位頁資料DAT分開地記憶於感測放大器140內另一鎖存電路(未圖示)中。繼而，半導體記憶裝置100基於指令集CS1及CS2內之位址ADD、以及下位頁資料及上位頁資料(以下簡稱為寫入資料DAT)開始寫入動作。於寫入動作中，定序器170反覆執行程式化動作及驗證動作組。以下說明中，亦將反覆進行之程式化動作及繼該程式化動作之後繼續執行之驗證動作組稱為程式化循環。
程式化動作係使記憶胞電晶體MT之閾值電壓上升之動作。於程式化動作中，連接於選擇字元線WL之胞單元CU內之複數個記憶胞電晶體MT根據各自閾值電壓之高低，容許或禁止閾值電壓上升。亦即，定序器170將閾值電壓未達與寫入資料DAT對應之狀態之驗證電壓之記憶胞電晶體MT設定為程式化對象，將達到該驗證電壓之記憶胞電晶體MT設定為禁止程式化。
於程式化動作中，將程式化電壓VPGM施加於選擇字元線WL。電壓VPGM係可使記憶胞電晶體MT之閾值電壓上升之程度之高電壓。當程式化電壓VPGM被施加於選擇字元線WL時，連接於選擇字元線WL且被設定為程式化對象之記憶胞電晶體MT之閾值電壓上升。另一方面，對於連接於選擇字元線WL且被設定為禁止程式化之記憶胞電晶體MT，例如藉由將包含該記憶胞電晶體MT之NAND串NS控制為浮動狀態，而抑制閾值電壓上升。當程式化動作結束時，定序器170接著移行至驗證動作。
驗證動作係判定寫入對象之記憶胞電晶體MT之閾值電壓是否達到與寫入資料DAT對應之狀態之驗證電壓VCGV的處理。於驗證動作中，可根據因程式化動作引起之閾值電壓之上升，而適當變更所要使用之驗證電壓VCGV。例如，於第1次程式化循環中之驗證動作中，使用驗證電壓AV，判定被寫入為“A”狀態之記憶胞電晶體MT之閾值電壓是否達到驗證電壓AV。又，於第2次以後之程式化循環中之驗證動作中，可依序施加複數個驗證電壓(例如AV及BV)。
被判定為達到與寫入資料DAT對應之狀態之驗證電壓VCGV的記憶胞電晶體MT，被判定為通過驗證動作。定序器170針對“A”狀態～“C”狀態之每個狀態，對未通過驗證動作(失敗)之記憶胞電晶體MT之數量進行計數，從而判定各狀態之寫入動作是否完成。
以上所說明之程式化動作及驗證動作之組與1次程式化循環對應。每次反覆進行程式化循環，程式化電壓VPGM便上升特定上升量DVPGM1。亦即，施加於選擇字元線WL之程式化電壓VPGM根據已執行之程式化循環之次數而升高。
每當反覆進行程式化循環時，定序器170便判定例如未通過驗證動作之記憶胞電晶體MT之數量是否低於特定數量。若檢測到未通過驗證動作之記憶胞電晶體MT之數量低於特定數量，定序器170便結束寫入動作，使半導體記憶裝置100從忙碌狀態轉變為就緒狀態。當寫入動作結束時，對連接於選擇字元線WL之胞單元CU寫入2頁之資料。圖示之期間tProg與執行寫入動作之期間對應。期間tProg係表示寫入動作完成速度之指標，短則較佳。
1.2.2插入動作 第1實施形態之半導體記憶裝置可中斷正在執行之寫入動作並插入執行另一處理。以下說明中，將該另一處理稱為「插入動作」。插入動作例如包括讀出動作、及將1位元資料寫入至記憶胞電晶體MT之寫入動作等。
圖5係用以說明第1實施形態之插入動作之時序圖。圖5中，以時間序列表示於寫入動作中執行插入動作之情形時之信號I/O及RBn之一例。再者，圖5所示之狀態STS模式性地表示於該時點正在執行之動作。例如，於圖5中，正在執行程式化動作之狀態STS表示為“P”，正在執行驗證動作之狀態STS表示為“V”。
如圖5所示，記憶體控制器200將指令集WCS發送至半導體記憶裝置100。當接收到指令集WCS時，半導體記憶裝置100從就緒狀態轉變為忙碌狀態，開始寫入動作。
繼而，記憶體控制器200對正在執行寫入動作而處於忙碌狀態之半導體記憶裝置100發送暫停指令xxh。暫停指令xxh係指示暫時中斷正在執行之處理之指令，可於任意時點發送至半導體記憶裝置100。當接收到暫停指令xxh時，半導體記憶裝置100中斷寫入動作，從忙碌狀態轉變為就緒狀態。圖5所示之期間tSTOPRST對應於半導體記憶裝置100接收到暫停指令xxh後使寫入動作中斷而轉變為就緒狀態為止之期間。期間tSTOPRST係表示使半導體記憶裝置100成為可執行插入動作之狀態之速度之指標，較佳為較短。
當檢測到半導體記憶裝置100已轉變為就緒狀態時，記憶體控制器200將插入動作之指令集ICS發送至半導體記憶裝置100。指令集ICS例如包含具體指示插入至寫入動作中之處理之指令CMD及位址ADD。又，於插入動作為寫入動作之情形時，包含寫入資料DAT。當接收到指令集ICS時，半導體記憶裝置100從就緒狀態轉變為忙碌狀態，開始插入動作。當插入動作結束時，半導體記憶裝置100從忙碌狀態轉變為就緒狀態，並通知記憶體控制器200插入動作結束。
當檢測到半導體記憶裝置100已轉變為就緒狀態時，記憶體控制器200對半導體記憶裝置100發送恢復指令yyh。恢復指令yyh係指示正在中斷之處理開始之指令。當接收到恢復指令yyh時，半導體記憶裝置100從就緒狀態轉變為忙碌狀態，重新開始寫入動作。寫入動作例如從本應於中斷前完成之處理之後立刻執行之處理重新開始。於圖5之示例中，寫入動作於驗證動作中途中斷，故而於重新開始後，執行該程式化循環中本應執行之驗證動作中之中斷前未執行部分。有時會省略恢復指令yyh。
再者，於圖5之示例中，示出將暫停指令xxh與指令集ICS分開發送至半導體記憶裝置100之情形，但並不限於此。例如，指令集ICS亦可包含暫停指令xxh(指示插入動作之指令亦可兼作暫停指令xxh)。於此情形時，記憶體控制器200可對忙碌狀態之半導體記憶裝置100發送包含暫停指令xxh之指令集ICS。半導體記憶裝置100亦可當接收到包含暫停指令xxh之指令集ICS時，中斷寫入動作，執行插入動作。
又，於圖5之示例中，示出針對1次暫停指令xxh執行1次插入動作之情形，但並不限於此。例如，記憶體控制器200亦可於第1次插入動作結束後，發送用以執行另一插入動作之指令集ICS而並非恢復指令yyh。
1.2.3將中斷考慮在內之寫入動作 於第1實施形態之半導體記憶裝置中之寫入動作中，根據有無因上述插入動作引起之中斷，將重新開始後之寫入動作之程式化動作中之電壓VPGM之上升量從DVPGM1變更。以下，對於將因插入動作引起之中斷考慮在內之寫入動作進行說明。
圖6係用以說明第1實施形態之記憶體系統中將中斷考慮在內之寫入動作之流程圖。
如圖6所示，於步驟ST10中，定序器170判定於寫入動作中是否接收到暫停指令。如上所述，暫停指令可為用以使正在執行之動作中斷之固有指令xxh，亦可為同時可中斷正在執行之動作之讀出指令之類之通用指令。於判定為接收到暫停指令之情形時(步驟ST10；是(yes))，處理進入步驟ST30，於判定為未接收到暫停指令之情形時(步驟ST10；否(no))，處理繼續執行寫入動作。
於步驟ST30中，定序器170根據暫停指令，使寫入動作中斷。半導體記憶裝置100轉變為就緒狀態，處於可執行插入動作之狀態。
於步驟ST50中，定序器170執行插入動作。
於步驟ST70中，定序器170於插入動作結束後，重新開始寫入動作。
於步驟ST90中，定序器170將寫入動作重新開始後第n次為止之程式化動作中之程式化電壓VPGM之上升量從DVPGM1變更為DVPGM2(數n為1以上之整數)。上升量DVPGM2係小於上升量DVPGM1之正量(0＜DVPGM2＜DVPGM1)。伴隨於此，列解碼器120於步驟ST70中之寫入動作重新開始後所執行之程式化動作中最初之第n次為止之程式化動作中，將上升量變更為DVPGM2所得之程式化電壓VPGM施加於選擇字元線WL。
於重新開始寫入動作後第(n＋1)次以後之程式化動作中，上述上升量之變更設定解除，上升量變成DVPGM1。再者，數n亦可設定為寫入動作中之程式化循環之上限值。於此情形時，一旦將上升量變更為DVPGM2，便維持該值直至寫入動作結束為止。
由上，將中斷考慮在內之寫入動作結束。
圖7係用以說明第1實施形態之記憶體系統中將中斷考慮在內之寫入動作之時序圖，與圖6對應。圖7中，示出於圖中之第2次程式化循環之驗證動作中途(更具體而言，施加驗證電壓AV之期間與施加驗證電壓BV之期間之間)執行插入動作之情形。又，圖7中，示出於圖6之步驟ST90中設定n＝1之情形。再者，於以下說明中，為了便於說明，將「圖中之第X次程式化循環」簡單記載為「第X次程式化循環」。
如圖7所示，於寫入動作中斷前最後之程式化動作中，程式化電壓VPGM從寫入動作中斷前最後第2個程式化動作之程式化電壓VPGM以上升量DVPGM1上升。繼而，當寫入動作中斷並執行插入動作時，定序器170將寫入動作重新開始後最初之程式化動作中之程式化電壓VPGM之上升量變更為DVPGM2。藉此，寫入動作重新開始後最初之程式化動作之程式化電壓VPGM從寫入動作中斷前最後之程式化動作之程式化電壓VPGM以上升量DVPGM2上升。其後，寫入動作重新開始後最初第2個程式化動作之程式化電壓VPGM從寫入動作重新開始後最初之程式化動作之程式化電壓VPGM以上升量DVPGM1上升。
藉由以如上方式動作，於重新開始後立刻進行之程式化動作中，可將程式化電壓VPGM之上升量抑制得低於通常之上升量DVPGM1。
1.3本實施形態之效果 根據第1實施形態，定序器170於寫入動作中斷之情形時，於重新開始後之程式化動作中，將最初之第n次為止之程式化電壓之上升量從DVPGM1變更為DVPGM2，上述DVPGM2係小於DVPGM1之正數。藉此，可抑制寫入動作劣化且執行插入動作。
又，記憶胞電晶體MT之閾值電壓因程式化動作上升之後，存在經過某一段時間後下降之情況。
圖8係用以說明比較例之寫入動作中之記憶胞電晶體之閾值電壓變化的模式圖。圖9係用以說明第1實施形態之寫入動作中之記憶胞電晶體之閾值電壓變化的模式圖。於圖8及圖9之示例中，示出被寫入“A”狀態之預定之一群記憶胞電晶體MT之閾值電壓分佈。於圖8之示例中，示出無論寫入動作有無中斷，程式化電壓VPGM均以上升量DVPGM1升高之情形，於此方面與圖9不同。
如圖8(A)所示，藉由某程式化循環中之程式化動作，對選擇字元線WL施加基於上升量DVPGM1之程式化電壓VPGM。藉此，該一群記憶胞電晶體MT之閾值電壓上升至超過驗證電壓AV之程度。
然而，定序器170若於繼該程式化動作之後繼續執行之預定之驗證動作開始前接收到暫停指令，便中斷寫入動作，執行插入動作。藉此，執行驗證動作之前會經過某一段時間，從而該一群記憶胞電晶體MT之閾值電壓會下降。因此，該一群記憶胞電晶體MT中閾值電壓相對較低部分之閾值電壓會變得低於驗證電壓AV。
因此，如圖8(B)所示，於插入動作結束後重新開始之寫入動作中之驗證動作中，將閾值電壓處於低於驗證電壓AV之閾值電壓分佈α中之記憶胞電晶體MT判定為驗證動作失敗。
伴隨於此，如圖8(C)所示，於上述驗證動作之後繼續之程式化動作中，處於該閾值電壓分佈α中之記憶胞電晶體MT被設定為程式化對象。因此，處於閾值電壓分佈α中之記憶胞電晶體MT使閾值電壓基於上升量DVPGM1上升，形成新的閾值電壓分佈β。根據上升量DVPGM1之大小，閾值電壓之上升量有可能變得過大，故而存在形成分散範圍較窄之閾值電壓分佈之方面欠佳之情形。
根據第1實施形態，如圖9(A)及圖9(B)所示，因伴隨著插入動作之寫入動作中斷導致閾值電壓下降，從而產生驗證動作失敗之記憶胞電晶體MT，於此方面與比較例相同。然而，如圖9(C)所示，於重新開始後之程式化動作中，將程式化電壓VPGM之上升量變更為小於DVPGM1之DVPGM2。
藉此，處於閾值電壓分佈α中之記憶胞電晶體MT之閾值電壓之上升量較程式化電壓VPGM之上升量為DVPGM1之情形小。因此，由基於上升量DVPGM2之程式化電壓VPGM形成之新的閾值電壓分佈γ不會使閾值電壓分佈整體之分散範圍增加。因此，可形成分散範圍更窄之閾值電壓分佈，從而可降低之後要執行之讀出動作中誤讀出之可能性。
又，基於上升量DVPGM2之程式化動作雖與基於上升量DVPGM1之程式化動作相比閾值電壓之上升量較小，但可與上升量為0之程式化動作相比使閾值電壓上升。藉此，可與使閾值電壓完全不上升之情況相比，縮短寫入動作完成為止之時間(期間tProg)。
2.第2實施形態 其次，對第2實施形態進行說明。於第1實施形態中，對如下情形進行了說明：基於寫入動作是否中斷，判定是否需要執行針對程式化動作後之閾值電壓下降之應對方法。於第2實施形態中，對於如下情形進行說明：進一步基於中斷中所執行之插入動作是否滿足條件之判定結果，判定是否需要執行針對程式化動作後之閾值電壓下降之應對方法。以下，對於與第1實施形態同等之構成及動作省略其說明，主要對於與第1實施形態不同之構成及動作進行說明。
2.1將中斷考慮在內之寫入動作 圖10係用以說明第2實施形態之記憶體系統中將中斷考慮在內之寫入動作之流程圖，與第1實施形態中之圖6對應。圖10中，於圖6中之步驟ST70與步驟ST90之間追加步驟ST80。
如圖10所示，步驟ST10～步驟ST70中之處理與圖6中之處理同等，故而省略說明。
於步驟ST80中，定序器170判定插入動作是否滿足條件。於判定插入動作滿足條件之情形時(步驟ST80；是)，處理進入步驟ST90。於判定插入動作不滿足條件之情形時(步驟ST80；否)，處理繼續進行寫入動作而不使程式化動作之上升量從DVPGM1變更。
於步驟ST90中，定序器170使寫入動作重新開始後第n次為止之程式化動作中之程式化電壓VPGM之上升量從DVPGM1變更為DVPGM2。
由上，將中斷考慮在內之寫入動作結束。
再者，對於步驟ST80中所判定之與插入動作相關之條件可適用各種條件。以下，對其具體例進行敍述。
2.1.1插入動作之實施時點 首先，參照圖11所示之流程圖，對於作為第1例之將插入動作之實施時點作為條件之情形進行說明。於圖11之示例中，示出步驟ST81作為具體表示圖10中之步驟ST80之第1例。
如步驟ST81所示，定序器170判定插入動作是否於某程式化循環中從程式化動作結束至繼該程式化動作之後繼續進行之驗證動作結束為止之期間D內中斷。於寫入動作於期間D內中斷之情形時(步驟ST81；是)，處理進入步驟ST90。於寫入動作於期間D內未中斷之情形時(步驟ST81；否)，處理繼續執行寫入動作而不使程式化動作之上升量從DVPGM1變更。
圖12係用以說明第2實施形態之第1例之記憶體系統中將中斷考慮在內之寫入動作的時序圖。
於圖12(A)之示例中，插入動作於第2次程式化循環中之所有驗證動作結束後且第3次程式化循環中之程式化動作開始之前執行。亦即，於圖12(A)之示例中，於期間D外之期間內中斷寫入動作。於此情形時，第2次程式化循環中之驗證動作於緊鄰之上一程式化動作結束後，迅速執行。因此，因第2次程式化循環中之程式化動作上升之閾值電壓下降之現象不會對繼該程式化動作之後繼續進行之驗證動作產生影響。亦即，第2次程式化循環中之驗證動作中應通過之記憶胞電晶體MT不會發生隨著時間之經過被判定為失敗之現象。因此，第3次程式化循環中之程式化動作之程式化電壓VPGM之上升量不從DVPGM1變更。
另一方面，圖12(B)之示例中，於第2次程式化循環之驗證動作中，於施加驗證電壓AV之期間與施加驗證電壓BV之期間之間執行插入動作。亦即，於圖12(B)之示例中，於期間D內中斷寫入動作。於此情形時，第2次程式化循環中之驗證動作於緊鄰之上一程式化動作結束後至插入動作結束為止不會執行。因此，因第2次程式化循環中之程式化動作上升之閾值電壓下降之現象會對繼該程式化動作之後繼續進行之驗證動作產生影響。亦即，第2次程式化循環中之驗證動作中應通過之記憶胞電晶體MT會發生隨著時間之經過被判定為失敗之現象。因此，第3次程式化循環中之程式化動作之程式化電壓VPGM之上升量從DVPGM1變更為DVPGM2。
藉由以如上方式動作，於寫入動作伴隨著插入動作之產生而中斷之情形時，將執行該插入動作之時點作為條件，可判定是否應變更程式化電壓VPGM之上升量。
2.1.2插入動作之期間長度 其次，參照圖13所示之流程圖，對於作為第2例之將執行插入動作之期間長度作為條件之情形進行說明。於圖13之示例中，示出步驟ST81及ST82作為具體表示圖10中之步驟ST80之第2例。
步驟ST81與圖11中之該步驟同等，故而省略說明。
如步驟ST82所示，定序器170判定期間D(即，從插入動作緊鄰之上一程式化動作結束至插入動作緊鄰之下一程式化動作之前所執行之驗證動作結束為止的期間)是否因包含插入動作而為閾值Dth以上。具體而言，例如定序器170內之計數器171針對每個程式化循環，對從程式化動作結束至驗證動作結束為止之期間D進行計數。定序器170將計數器171之計數值與特定閾值Dth進行比較，藉此判定期間D之長度是否為閾值Dth以上。閾值Dth例如相當於因程式化動作上升之記憶胞電晶體MT之閾值電壓隨著時間之經過下降為止之期間。
於期間D為閾值Dth以上之情形時(步驟ST82；是)，處理進入步驟ST90。於期間D未達閾值Dth之情形時(步驟ST82；否)，處理繼續執行寫入動作而不使程式化動作之上升量從DVPGM1變更。
圖14係用以說明第2實施形態之第2例之記憶體系統中將中斷考慮在內之寫入動作的時序圖。
於圖14(A)之示例中，於第2次程式化循環中之驗證動作中施加電壓AV之期間結束後且施加電壓BV之期間開始前，執行1次插入動作。亦即，於圖14(A)之示例中，於期間D內，中斷寫入動作執行1次插入動作。於此情形時，期間D之長度未達閾值Dth，從而判定因第2次程式化循環中之程式化動作上升之閾值電壓下降之現象不會對繼該程式化動作之後繼續進行之驗證動作(於施加電壓BV之期間內亦如此)產生影響。亦即，第2次程式化循環中之驗證動作中應通過之記憶胞電晶體MT不會發生隨著時間之經過被判定為失敗之現象。因此，第3次程式化循環中之程式化動作之程式化電壓VPGM之上升量不從DVPGM1變更。
另一方面，圖14(B)之示例中，於第2次程式化循環之程式化動作結束後至驗證動作開始前，執行1次插入動作。進而，於第2次程式化循環之驗證動作中施加電壓AV之期間結束後且施加電壓BV之期間開始前，再執行1次插入動作。亦即，於期間D內執行2次插入動作。於此情形時，期間D之長度成為閾值Dth以上，從而判定因第2次程式化循環中之程式化動作上升之閾值電壓下降之現象會對繼該程式化動作之後繼續進行之驗證動作(特別是施加電壓BV之期間中)產生影響。亦即，第2次程式化循環中之驗證動作中應通過之記憶胞電晶體MT會發生隨著時間之經過被判定為失敗之現象。因此，第3次程式化循環中之程式化動作之程式化電壓VPGM之上升量從DVPGM1變更為DVPGM2。
藉由以如上方式動作，將會對驗證動作之結果產生影響之期間中所執行之插入動作之長度作為條件，可判定是否應變更程式化電壓VPGM之上升量。
再者，於上述示例中，對於藉由計數器171之計數值計測期間D之長度之情形進行了敍述，但並不限於此。例如，期間D之長度亦可藉由插入動作於期間D內執行之次數來進行計測。於將該情況適用於圖14之示例之情形時，閾值Dth變成「2次」。
2.1.3插入動作之種類 其次，參照圖15所示之流程圖，對作為第3例之將插入動作之種類作為條件之情形進行說明。於圖15之示例中，示出步驟ST81及ST83作為具體表示圖10中之步驟ST80之第3例。
步驟ST81與圖11中之該步驟同等，故而省略說明。
如步驟ST83所示，定序器170判定是否基於從記憶體控制器200發送之指令中之特定指令執行插入動作。於基於特定指令執行插入動作之情形時(步驟ST83；是)，處理進入步驟ST90。於基於特定指令以外之指令執行插入動作之情形時(步驟ST83；否)，處理繼續執行寫入動作而不使程式化動作之上升量從DVPGM1變更。
特定指令例如包括指示執行新的寫入動作來作為插入動作之指令、指示執行抹除動作來作為插入動作之指令、及指示執行複數個使用讀出電壓之讀出動作來作為插入動作之指令。作為複數次使用讀出電壓之讀出動作之示例，例如列舉：對記憶有2位元資料之記憶胞電晶體MT之上位頁讀出動作、或用以掌握胞單元CU中之閾值電壓分佈之跟蹤動作、基於第1次讀出動作之結果決定第2次讀出動作中之讀出電壓之讀出動作等。再者，無需將複數個使用讀出電壓之讀出動作全部設定為上述特定指令，可將與該等讀出動作中之任意動作對應之指令設定為特定指令。
藉由以如上方式動作，於執行需要相對較長時間之插入動作，例如假定期間D為閾值Dth以上之情形時，可將程式化電壓VPGM之上升量變更為DVPGM2。又，於執行僅需要相對較短時間之插入動作，例如假定期間D未達閾值Dth之情形時，可不使程式化電壓VPGM之上升量從DVPGM1變更。
2.1.4插入動作執行過程中之溫度 其次，參照圖16所示之流程圖，對於作為第4例之將執行插入動作過程中之半導體記憶裝置100之溫度作為條件之情形進行說明。於圖16之示例中，示出步驟ST81及ST84作為具體表示圖10中之步驟ST80之第4例。
步驟ST81與圖11中之該步驟同等，故而省略說明。
如步驟ST84所示，定序器170判定插入動作時半導體記憶裝置100之溫度T是否為閾值Tth以上。具體而言，例如溫度感測器180計測執行插入動作過程中之半導體記憶裝置100之溫度T，並將與該溫度T對應之溫度資訊傳輸至定序器170。定序器170基於該溫度資訊，判定溫度T是否為特定閾值Tth以上。閾值Tth例如與因程式化動作上升之記憶胞電晶體MT之閾值電壓下降為止之期間顯著縮短之溫度對應。於判定溫度T為閾值Tth以上之情形時(步驟ST84；是)，處理進入步驟ST90。於判定溫度T未達閾值Tth之情形時(步驟ST84；否)，處理繼續執行寫入動作而不使程式化動作之上升量從DVPGM1變更。
藉由以如上方式動作，可考慮閾值電壓下降之時間依存於溫度T之情形。亦即，於執行插入動作過程中之溫度T為容易發生閾值電壓下降之閾值Tth以上之情形時，可將程式化電壓VPGM之上升量變更為DVPGM2。又，於執行插入動作過程中於溫度T未達不易發生閾值電壓下降之閾值Tth之情形時，可不使程式化電壓VPGM之上升量從DVPGM1變更。
2.2本實施形態之效果 根據第2實施形態，定序器170基於插入動作是否滿足條件，判定是否將程式化電壓VPGM之上升量從DVPGM1變更為DVPGM2。藉此，可更詳細地判定閾值電壓下降之影響對重新開始後立刻進行之驗證動作產生影響之情形及不產生影響之情形。因此，可抑制步驟ST90所執行之實例(即，程式化電壓VPGM之上升量變小之實例)增加。因而，可抑制因程式化動作產生之閾值電壓之上升量下降，從而可縮短程式化動作之執行期間tProg。
3.第3實施形態 其次，對第3實施形態進行說明。於第2實施形態中，對於如下情形進行了說明，即，考慮伴隨著滿足條件之插入動作之寫入動作之中斷所造成之影響，使重新開始後至少最初之程式化動作中之程式化電壓VPGM以更小之上升量上升，但並不限於此。於第3實施形態中，對於如下情形進行說明，即，考慮伴隨著滿足條件之插入動作之寫入動作之中斷所造成之影響，不使重新開始後最初之程式化動作中之程式化電壓VPGM上升。以下，對於與第2實施形態同等之構成及動作省略其說明，主要對於與第2實施形態不同之構成及動作進行說明。
3.1將中斷考慮在內之寫入動作 圖17係用以說明第3實施形態之記憶體系統中將中斷考慮在內之寫入動作之流程圖，與第2實施形態中之圖10對應。圖17中，執行步驟ST91代替圖10中之步驟ST90。
如圖17所示，步驟ST10～步驟ST80中之處理與圖10中之處理同等，故而省略說明。再者，對於步驟ST80中所判定之適用於插入動作之條件，同樣可適用第2實施形態中所示之各種條件。
於步驟ST91中，定序器170不使寫入動作重新開始後最初之程式化動作中之程式化電壓VPGM從寫入動作即將中斷之前之程式化動作中之程式化電壓VPGM上升。亦即，定序器170將寫入動作重新開始後最初之程式化動作中之程式化電壓VPGM之上升量設為0。
再者，定序器170對於寫入動作重新開始後第2次以後之程式化動作中之程式化電壓VPGM，例如於每一程式化循環中使上升量DVPGM1逐次上升。
由上，將中斷考慮在內之寫入動作結束。
圖18係用以說明第3實施形態之記憶體系統中將中斷考慮在內之寫入動作之時序圖，與圖17對應。於圖18中，示出於第2次程式化循環之驗證動作中途執行滿足條件之插入動作之情形。
如圖18所示，於寫入動作中斷前，定序器170設定上升量DVPGM1作為程式化電壓VPGM之上升量。當寫入動作中斷並執行滿足條件之插入動作時，定序器170不使寫入動作重新開始後最初之程式化動作中之程式化電壓VPGM從即將中斷之前之程式化動作之程式化電壓VPGM起上升。藉此，於第3次程式化循環中之程式化動作中，將與第2次程式化循環中之程式化動作相同高低之程式化電壓VPGM施加於選擇字元線WL。其後，於第4次以後之程式化循環中之程式化動作中，從第2次及第3次程式化循環中之程式化動作起，對選擇字元線WL施加以上升量DVPGM1上升之程式化電壓VPGM。
3.2本實施形態之效果 根據第3實施形態，定序器170基於插入動作是否滿足條件，判定是否使重新開始後立刻進行之程式化動作之程式化電壓VPGM上升。定序器170於預想到因寫入動作中斷導致記憶胞電晶體MT之閾值電壓下降之情形時，不使重新開始後立刻進行之程式化動作之程式化電壓VPGM上升。藉此，於重新開始後立刻進行之最初之程式化動作中，可使記憶胞電晶體MT之閾值電壓僅上升至與即將中斷前之程式化動作相同之程度。亦即，定序器170可將重新開始後立刻進行之最初之程式化動作，執行作為用以使閾值電壓恢復至即將中斷前之程式化動作執行後之狀態的程式化動作。因此，藉由重新開始後立刻進行之最初之程式化動作，可抑制閾值電壓下降之記憶胞電晶體MT之閾值電壓過度上升。因此，可抑制寫入動作之性能劣化。
又，於插入動作不滿足條件之情形時，定序器170於重新開始後立刻進行之最初之程式化動作中，使程式化電壓VPGM以上升量DVPGM1上升。藉此，於預想到插入動作無助於記憶胞電晶體MT之閾值電壓下降之情形時，可使記憶胞電晶體MT之閾值電壓從重新開始後立刻進行之最初之程式化動作迅速上升。因此，可抑制期間tProg之增加。
4.第4實施形態 其次，對第4實施形態進行說明。於第2實施形態及第3實施形態中，對於如下情形進行了說明，即，考慮伴隨著滿足條件之插入動作之寫入動作之中斷所造成之影響，使重新開始後至少最初之程式化動作中之程式化電壓VPGM之上升量從DVPGM1變更，但並不限於此。於第4實施形態中，對於如下情形進行說明，即，考慮伴隨著滿足條件之插入動作之寫入動作之中斷所造成之影響，使重新開始後最初之驗證動作中之驗證電壓VCGV下降。以下，對於與第2實施形態同等之構成及動作省略其說明，主要對於與第2實施形態不同之構成及動作進行說明。
4.1將中斷考慮在內之寫入動作 圖19係用以說明第4實施形態之記憶體系統中將中斷考慮在內之寫入動作之流程圖，與第2實施形態中之圖10對應。於圖19中，執行步驟ST92代替圖10中之步驟ST90。
如圖19所示，步驟ST10～步驟ST80中之處理與圖10中之處理同等，故而省略說明。再者，對於步驟ST80中所判定之適用於插入動作之條件，同樣可適用第2實施形態中所示之各種條件。
於步驟ST92中，列解碼器120於寫入動作重新開始後最初之驗證動作中，將低於驗證電壓VCGV之驗證電壓VCGVm施加於選擇字元線WL(VCGVm＜VCGV)。驗證電壓VCGVm係相對於驗證電壓AV～CV之各電壓設定。亦即，驗證電壓AVm低於驗證電壓AV。驗證電壓BVm低於驗證電壓BV且高於驗證電壓AV(AV＜BVm＜BV)。驗證電壓CVm低於驗證電壓CV且高於驗證電壓BV(BV＜CVm＜CV)。
再者，列解碼器120於寫入動作重新開始後第2次以後之驗證動作中，對選擇字元線WL施加驗證電壓VCGV。
由上，將中斷考慮在內之寫入動作結束。
圖20係用以說明第4實施形態之記憶體系統中將中斷考慮在內之寫入動作之時序圖，與圖19對應。圖20中，於圖中之所有程式化循環中，判定被寫入“A”狀態及“B”狀態之記憶胞電晶體MT是否通過驗證動作。又，於圖20中，示出於第2次程式化循環之驗證動作中途執行滿足條件之插入動作之情形。
如圖20所示，於圖中之第2次程式化循環之驗證動作中，於寫入動作中斷前，對選擇字元線WL施加電壓AV。藉此，感測放大器140使用電壓AV(VCGV)判定被寫入“A”狀態之記憶胞電晶體MT是否通過驗證動作。
另一方面，當寫入動作中斷並執行滿足條件之插入動作時，對選擇字元線WL施加電壓BVm。藉此，感測放大器140使用電壓BVm(VCGVm)判定被寫入“B”狀態之記憶胞電晶體MT是否通過驗證動作。
如此，於同一程式化循環中之驗證動作中途寫入動作中斷之情形時，當插入動作滿足條件時，於重新開始後立刻進行之驗證動作中，亦對選擇字元線WL施加驗證電壓VCGVm。
繼而，於重新開始後第2次以後之驗證動作中，對選擇字元線WL施加驗證電壓VCGV。
4.2本實施形態之效果 根據第4實施形態，定序器170基於插入動作是否滿足條件，判定是否使重新開始後立刻進行之驗證動作之驗證電壓從VCGV下降。列解碼器120於預想到因寫入動作中斷導致記憶胞電晶體MT之閾值電壓下降之情形時，於重新開始後立刻進行之最初之驗證動作中，施加低於驗證電壓VCGV之VCGVm。藉此，感測放大器140可判定閾值電壓下降之記憶胞電晶體MT亦通過驗證動作。因此，定序器170可判定為，無需使於寫入動作即將中斷前閾值電壓上升至通過驗證動作之程度且至執行驗證電壓之前閾值電壓下降之記憶胞電晶體MT之閾值電壓於重新開始後立刻進行之程式化動作中進一步上升。因此，可抑制因重新開始後立刻進行之最初之程式化動作，使閾值電壓下降之記憶胞電晶體MT之閾值電壓過度上升。因此，可抑制寫入動作之性能劣化。
又，於插入動作不滿足條件之情形時，定序器170於重新開始後立刻進行之最初之驗證動作中，將驗證電壓VCGV施加於選擇字元線WL。藉此，於預想到插入動作無助於記憶胞電晶體MT之閾值電壓下降之情形時，藉由通常之驗證電壓VCGV，即可判定記憶胞電晶體MT之閾值電壓是否達到所需狀態。
5.變化例等 再者，上述第1實施形態至第4實施形態可進行各種變化。
例如，於上述第2實施形態及第3實施形態中，對於如下情形進行了說明，即，基於是否滿足1個條件，判定是否將程式化電壓VPGM之上升量從DVPGM1變更為另一上升量(DVPGM2或0)，但並不限於此。例如，程式化電壓VPGM之上升量亦可基於複數個條件，從DVPGM1變更為複數個上升量中之任一個。具體而言，例如定序器170亦可於插入動作滿足第1個條件及第2個條件中之任一條件之情形時，判定將程式化電壓VPGM之上升量從DVPGM1變更為0，於插入動作滿足第1個條件且不滿足第2個條件之情形時，判定將程式化電壓VPGM之上升量從DVPGM1變更為DVPGM2，於插入動作既不滿足第1個條件又不滿足第2個條件之情形時，判定不將程式化電壓VPGM之上升量從DVPGM1變更。對於第4實施形態中之驗證電壓VCGV之下降量，亦可適用與上述程式化電壓VPGM之上升量同等之變化。藉此，可根據記憶胞電晶體MT之閾值電壓下降之程度，更精密地控制閾值電壓分佈之形狀。
於此情形時，第2個條件亦可為第1個條件所包含之更嚴格之條件。例如，定序器170亦可適用「期間D為閾值Dth以上」作為第1個條件，適用「期間D為閾值Dth2(＞Dth)以上」作為第2個條件。又，例如定序器170亦可適用「溫度T為閾值Tth以上」作為第1個條件，適用「溫度T為閾值Tth2(＞Tth)以上」作為第2個條件。
又，於上述第2實施形態中，對於預先規定了重新開始後將程式化電壓VGPM之上升量從DVPGM1變更為DVPGM2之程式化動作之次數n之情形進行了說明，但並不限於此。例如，次數n亦可根據複數個條件階段性地決定。
例如，定序器170亦可於滿足「期間D為閾值Dth以上且未達閾值Dth2(＞Dth)」之情形時，適用次數n1，於滿足「期間D為閾值Dth2以上」之情形時，適用次數n2(＞n1)。又，例如定序器170亦可於滿足「溫度T為閾值Tth以上且未達閾值Tth2(＞Tth)」之情形時，適用次數n1，於滿足「溫度T為閾值Tth2以上」之情形時，適用次數n2。
再者，上述實施形態之一部分例如可如以下附記般記載，但並不限於以下。
[附記1] 一種半導體記憶裝置，其具備： 記憶胞，其連接於字元線；以及 控制電路，其構成為執行反覆進行程式化循環之寫入動作，上述程式化循環包括程式化動作、及接續上述程式化動作之後而進行之驗證動作；且 上述控制電路構成為，於上述寫入動作中， 若要使上述寫入動作中斷時執行第1動作且上述第1動作不滿足條件之情形時，於使上述寫入動作重新開始後立刻進行之驗證動作中，對上述字元線施加第1電壓， 於上述第1動作滿足上述條件之情形時，於使上述寫入動作重新開始後立刻進行之驗證動作中，對上述字元線施加低於上述第1電壓之第2電壓。
[附記2] 如附記1所記載之半導體記憶裝置，其中所謂上述第1動作滿足上述條件，包括於上述程式化循環中從上述程式化動作結束至上述驗證動作結束為止之第1期間內執行上述第1動作。
[附記3] 如附記2所記載之半導體記憶裝置，其中所謂上述第1動作滿足上述條件，包括上述第1期間之長度超過第1閾值。
[附記4] 如附記1所記載之半導體記憶裝置，其中所謂上述第1動作滿足上述條件，包括執行上述第1動作之第2期間之長度超過第2閾值。
[附記5] 如附記1所記載之半導體記憶裝置，其中所謂上述第1動作滿足上述條件，包括於上述程式化循環中從上述程式化動作結束至上述驗證動作結束為止之第1期間內執行上述第1動作之次數超過第3閾值。
[附記6] 如附記1所記載之半導體記憶裝置，其中所謂上述第1動作滿足上述條件，包括基於來自記憶體控制器之特定指令執行上述第1動作。
[附記7] 如附記1所記載之半導體記憶裝置，其中所謂上述第1動作滿足上述條件，包括執行上述第1動作期間之溫度超過第4閾值。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例提出，並非意欲限定發明範圍。該等實施形態可以其他各種形態實施，可於不脫離發明主旨之範圍內，進行各種省略、置換、變更。該等實施形態或其變化包含於發明範圍或主旨中，且同樣包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請]
本申請享有以日本專利申請2020-77416號(申請日：2020年4月24日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:記憶體系統 100:NAND型快閃記憶體 110:記憶胞陣列 120:列解碼器 130:驅動器 140:感測放大器 150:位址暫存器 160:指令暫存器 170:定序器 171:計數器 180:溫度感測器 200:記憶體控制器 210:主機介面電路 220:RAM 230:CPU 240:緩衝記憶體 250:NAND介面電路 260:ECC電路 300:主機裝置 BL0～BLm:位元線 BLK:區塊 BLK0～BLK3:區塊 CU:胞單元 MT0～MT7:記憶胞電晶體 NS:NAND串 SGD0～SGD3:選擇閘極線 SGS:選擇閘極線 SL:源極線 ST1:選擇電晶體 ST2:選擇電晶體 SU0～SU3:串單元 WL0～WL7:字元線
圖1係用以說明第1實施形態之記憶體系統之構成之方塊圖。 圖2係用以說明第1實施形態之記憶胞陣列之構成之電路圖。 圖3係用以說明第1實施形態之記憶胞電晶體之閾值電壓分佈之模式圖。 圖4係用以說明第1實施形態之記憶體系統中之寫入動作之指令序列及時序圖。 圖5係用以說明第1實施形態之記憶體系統中之插入動作之指令序列及時序圖。 圖6係用以說明第1實施形態之記憶體系統中將中斷考慮在內之寫入動作之流程圖。 圖7係用以說明第1實施形態之記憶體系統中將中斷考慮在內之寫入動作之時序圖。 圖8(A)～(C)係用以說明比較例之寫入動作中之閾值電壓分佈變化之模式圖。 圖9(A)～(C)係用以說明第1實施形態之寫入動作中之閾值電壓分佈變化之模式圖。 圖10係用以說明第2實施形態之記憶體系統中將中斷考慮在內之寫入動作之流程圖。 圖11係用以說明第2實施形態之第1例之記憶體系統中將中斷考慮在內之寫入動作的流程圖。 圖12(A)、(B)係用以說明第2實施形態之第1例之記憶體系統中將中斷考慮在內之寫入動作的時序圖。 圖13係用以說明第2實施形態之第2例之記憶體系統中將中斷考慮在內之寫入動作的流程圖。 圖14(A)、(B)係用以說明第2實施形態之第2例之記憶體系統中將中斷考慮在內之寫入動作的時序圖。 圖15係用以說明第2實施形態之第3例之記憶體系統中將中斷考慮在內之寫入動作的流程圖。 圖16係用以說明第2實施形態之第4例之記憶體系統中將中斷考慮在內之寫入動作的流程圖。 圖17係用以說明第3實施形態之記憶體系統中將中斷考慮在內之寫入動作之流程圖。 圖18係用以說明第3實施形態之記憶體系統中將中斷考慮在內之寫入動作之時序圖。 圖19係用以說明第4實施形態之記憶體系統中將中斷考慮在內之寫入動作之流程圖。 圖20係用以說明第4實施形態之記憶體系統中將中斷考慮在內之寫入動作之時序圖。

Claims (13)

  1. 一種半導體記憶裝置，其具備： 記憶胞，其連接於字元線；以及 控制電路，其構成為執行反覆進行程式化循環之寫入動作，上述程式化循環包括將程式化電壓施加於上述字元線之程式化動作、及接續上述程式化動作之後而進行之驗證動作；且 上述控制電路構成為，於上述寫入動作中， 每次反覆進行上述程式化循環，便使上述程式化電壓上升第1量， 若要使上述寫入動作中斷之情形時，於重新開始上述寫入動作起至第n次(n為1以上之整數)為止之程式化動作中，將上述第1量變更為第2量，上述第2量係小於上述第1量之正數。
  2. 如請求項1之半導體記憶裝置，其中 上述控制電路構成為， 若要使上述寫入動作於上述程式化循環中從上述程式化動作結束至上述驗證動作結束為止之第1期間內中斷之情形時，於使上述寫入動作之中斷重新開始至第n次為止之程式化動作中，將上述第1量變更為上述第2量。
  3. 如請求項1之半導體記憶裝置，其中 上述控制電路構成為， 若要使上述寫入動作中斷之情形時，於使上述寫入動作之中斷重新開始以後之所有程式化動作中，將上述第1量變更為上述第2量。
  4. 一種半導體記憶裝置，其具備： 記憶胞，其連接於字元線；以及 控制電路，其構成為執行反覆進行程式化循環之寫入動作，上述程式化循環包括將程式化電壓施加於上述字元線之程式化動作、及接續上述程式化動作之後而進行之驗證動作；且 上述控制電路構成為，於上述寫入動作中， 每次進行上述程式化循環，便使上述程式化電壓上升第1量， 於使上述寫入動作中斷時執行第1動作，且當上述第1動作滿足條件之情形時，於使上述寫入動作重新開始至第n次(n為1以上之整數)為止之程式化動作中，將上述第1量變更為小於上述第1量之第2量。
  5. 如請求項4之半導體記憶裝置，其中上述第2量為正數。
  6. 如請求項4之半導體記憶裝置，其中上述第2量為0。
  7. 如請求項5之半導體記憶裝置，其中 上述控制電路構成為， 若要使上述寫入動作中斷之情形時，於使上述寫入動作之中斷重新開始以後之所有程式化動作中，將上述第1量變更為上述第2量。
  8. 如請求項4之半導體記憶裝置，其中所謂上述第1動作滿足上述條件，包括於上述程式化循環中從上述程式化動作結束至上述驗證動作結束為止之第1期間內執行上述第1動作。
  9. 如請求項8之半導體記憶裝置，其中所謂上述第1動作滿足上述條件，包括上述第1期間之長度超過第1閾值。
  10. 如請求項4之半導體記憶裝置，其中所謂上述第1動作滿足上述條件，包括執行上述第1動作之第2期間之長度超過第2閾值。
  11. 如請求項4之半導體記憶裝置，其中所謂上述第1動作滿足上述條件，包括於上述程式化循環中從上述程式化動作結束至上述驗證動作結束為止之第1期間內執行上述第1動作之次數超過第3閾值。
  12. 如請求項4之半導體記憶裝置，其中所謂上述第1動作滿足上述條件，包括將上述第1動作與來自記憶體控制器之特定指令建立關聯。
  13. 如請求項4之半導體記憶裝置，其中所謂上述第1動作滿足上述條件，包括執行上述第1動作期間之溫度超過第4閾值。
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