CN112099730B - 存储器件及其访问方法 - Google Patents

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Abstract

一种访问包括存储器块的非易失性存储器件的方法，该存储器块中堆叠了包括字线的半导体层，所述方法包括：接收对存储器块的写入请求；确定该写入请求是否对应于一个或多个引导字线；响应于写入请求被确定为与引导字线相对应，在第一编程模式下对连接到所述一个或多个引导字线的存储器单元进行编程；当该写入请求被确定为对应于与引导字线不同的后续字线时，在第二编程模式下对连接到后续字线的存储器单元进行编程。利用第二编程参数执行第二编程模式，该第二编程参数包括编程脉冲的数量、编程验证脉冲的数量、编程开始电压和编程结束电压中的至少一个，该第二编程参数不同于第一编程模式的对应的第一参数。

Description

存储器件及其访问方法
相关申请的交叉引用
本申请要求于2019年6月18日向韩国知识产权局提交的韩国专利申请第10-2019-0072403号的优先权，其全部内容通过引用合并于此。
技术领域
本发明构思的实施例涉及一种半导体存储器件，并且具体地，涉及一种储存器件及其访问方法。
背景技术
闪存器件被用作诸如计算机、智能电话、个人数字助理(PDA)、数字照相机、便携式摄像机、录音机、MP3播放器以及掌上电脑的信息器件的语音和图像数据储存介质。闪存器件作为储存器件的应用正在增加。如今，正在应用具有三维阵列结构的半导体存储器件以改善闪存器件的集成度。
具有三维阵列结构的闪存器件的单元串在垂直于基板的方向上形成。即，存储器单元以行和列的形式设置在基板上，并在垂直于基板的方向上堆叠以形成三维结构。然而，已知存储器单元的编程、读取或擦除特性取决于三维结构中存储器单元位于的位置而变化。
发明内容
本发明构思的实施例提供一种考虑到存储器块的堆叠结构的特性来访问非易失性存储器件的储存器件及其访问方法。
根据示例性实施例，一种访问包括存储器块的非易失性存储器件的方法，其中该存储器块中堆叠了包括多个字线的多个半导体层，所述方法包括：接收对存储器块的写入请求；确定写入请求是否对应于多个字线中的一个或多个引导字线；当写入请求被确定为对应于一个或多个引导字线时，在第一编程模式下对连接至该一个或多个引导字线的存储器单元进行编程；以及当写入请求被确定为对应于不同于一个或多个引导字线的后续字线时，在第二编程模式下对连接到后续字线的存储器单元进行编程。利用第二编程参数执行第二编程模式，该第二编程参数包括编程脉冲的数量、编程验证脉冲的数量、编程开始电压和编程结束电压中的至少一个，该第二编程参数不同于第一编程模式的对应的第一参数。
根据示例性实施例，一种储存器件包括：非易失性存储器件，其包括其中堆叠有多个半导体层的存储器块；以及储存控制器，其将形成在多个半导体层中的多个字线分类和管理成为一个或多个引导字线以及一个或多个引导字线中的每一个的后续字线。储存控制器在第一编程模式下对连接到引导字线的存储器单元进行编程，根据从在第一编程模式下对连接到引导字线的存储器单元进行的编程而获得的编程结果信息生成第二编程参数，并利用第二编程参数在第二编程模式下对连接到后续字线的存储器单元进行编程。第二编程参数包括通过基于编程结果信息调整在第一编程模式下使用的第一编程参数的编程脉冲的数量、编程验证脉冲的数量、编程开始电压和编程结束电压中的至少一个而获得的值。
根据示例性实施例，一种储存器件包括：非易失性存储器件，其包括具有彼此堆叠的多个半导体层的存储器块；以及储存控制器，其包括：字线监视器，其控制非易失性存储器件，使得对于对存储器块的一个或多个引导字线的访问请求，在第一编程模式下对与一个或多个引导字线连接的存储器单元进行编程，以及对于对一个或多个引导字线中的每一个的后续字线的访问请求，在第二编程模式下对与后续字线连接的存储器单元进行编程；以及第二参数管理器，根据作为运行第一编程模式的结果而提供的编程结果信息生成用于第二编程模式的第二编程参数。
附图说明
通过参考附图详细描述其示例性实施例，本发明构思的上述和其他目的以及特征将变得显而易见。
图1是示出根据本发明构思的实施例的储存器件的框图。
图2是示出图1的储存控制器的配置的框图。
图3是示出根据本发明构思的实施例的闪存转换层的结构的框图。
图4是示出根据本发明构思的实施例的非易失性存储器件的框图。
图5是包括在图4的单元阵列中的存储器块的透视图。
图6示出了图5的存储器块的电路图。
图7是示出图6的存储器块的形状的电路图，其是沿X方向观察的。
图8是示出根据本发明构思的实施例的储存控制器的操作的流程图。
图9是示出了根据图8的编程过程在储存控制器和非易失性存储器件之间交换的命令或数据的示图。
图10是示出根据本发明构思的实施例的在引导字线被选择时性能如何被改善的示图。
图11是示出默认编程模式和最优编程模式的示例的时序图。
图12是示出根据本发明构思的另一实施例的在引导字线被选择时性能如何被改善的示图。
图13是示出图12的引导字线结构中的编程方法的流程图。
图14A和图14B是用于描述存储器块的垂直层可变性的示图。
图15是示出根据本发明构思的另一实施例的当引导字线被选择时性能能够如何被改善的示图
图16是示出图15的引导字线结构中的编程方法的流程图。
图17是示出根据另一实施例的闪存转换层的结构的框图。
图18是示出利用图17的扩展的映射表的非易失性存储器件的读取方法的示图。
图19是示出在图18的读取操作中设置参数的方法的流程图。
图20是示出根据本发明构思的另一实施例的闪存转换层的结构的框图。
图21是示出取决于写入缓冲器的状态将数据刷新到存储器块的方法的示图。
具体实施方式
应该理解的是，以上概述和以下详细描述均作为示例提供。附图标记将在本发明构思的实施例中详细表示，其示例在附图中示出。在可能的情况下，在附图和说明中使用相同的附图标记表示相同或相似的部分。
下面，将举例说明使用闪存器件的储存器件，以描述本发明构思的特征和功能。然而，根据这里公开的内容，本领域技术人员可以容易地理解本发明构思的其他优点和性能。可以通过其他实施例来实现或应用本发明构思。另外，在不脱离本发明构思的权利要求、范围和精神以及任何其他目的的情况下，可以根据本发明构思和应用来改变或修改详细描述。
图1是示出根据本发明构思的实施例的储存器件的框图。参考图1，储存器件100包括储存控制器110和非易失性存储器件(NVM)120。在一个实施例中，可以用一个芯片、一个封装或一个模块来实现储存控制器110和非易失性存储器件120中的每一个。可替代地，储存控制器110和非易失性存储器件120可以用一个芯片、一个封装或一个模块来实现，以构成诸如存储器卡、存储器棒或固态驱动器(SSD)的存储器系统。
储存控制器110可以被配置为控制非易失性存储器件120。例如，取决于主机的请求，储存控制器110可以将数据写入非易失性存储器件120或者可以读取存储在非易失性存储器件120中的数据。为了访问非易失性存储器件120，储存控制器110可以向非易失性存储器件120提供命令、地址和控制信号。
具体地，储存控制器110包括最优参数管理器(OPM)114。最优参数管理器114可以以非易失性存储器件120的存储器块为单位来优化程序或读取参数以设置最优参数。最优参数管理器114可以取决于在三维存储器结构内的每个层(即，半导体层)的特性来管理程序或读取参数，其中在该三维存储器结构中单元串在垂直于基板的方向上形成。另外，最优参数管理器114可以参考温度或编程/擦除计数来调整和管理每个层的参数。最优参数可以被称为第二参数，最优参数管理器114可以被称为第二参数管理器。
通常，在三维存储器结构中，形成在相同层上的存储器单元具有相似的编程或读取特性。在下文中，这种趋势称为“水平层相似性”。另外，在三维存储器结构中，垂直方向上堆叠的层的特性具有可预测的可变性。在下文中，这种趋势称为“垂直层可变性”。即使取决于工艺变化、温度或编程/擦除计数而存在差异，垂直层可变性也可以根据例如存储器单元在垂直于基板的方向上围绕其堆叠的垂直串的形状而以足够的精度被预测。垂直串可以对应于单元串的单位。在示例实施例中，垂直串可以具有远离基板增加的宽度。
最优参数管理器114可以以存在于非易失性存储器件120的一层(即，一个层级(level))中的字线为单位来测量存储器单元的特性。一层包括距基板定位于相同层级的多个字线。在示例实施例中，层可以通过多个字线切口(cut)被分离成多层。从相同层形成的多层可以距基板定位于相同的层级，并且也可以称为一层或相同层。最优参数管理器114可以通过使用关于访问相同层中的一个字线的结果的信息来确定相同层中包括的所有字线的存储器单元的最优访问参数。在这种情况下，考虑水平层相似性。最优参数管理器114可以通过使用关于访问一个字线的结果的信息来确定包括在另一层中的字线的存储器单元的最优访问参数。在这种情况下，考虑垂直层可变性。
通过使用关于在一层的字线的存储器单元的访问结果信息，可以改进执行对其余存储器单元的访问的速度。例如，关于其余的存储器单元，在使用水平层相似性的编程操作中跳过编程验证脉冲或减少最大循环数是可能的。另外，可以通过使用垂直层可变性来优化所有层的存储器单元的访问参数。最优参数管理器114如何检测和调整参数将参考下面的附图更全面地描述。
在储存控制器110的控制下，非易失性存储器件120可以存储从储存控制器110接收的数据，或者可以将存储在其中的数据发送到储存控制器110。非易失性存储器件120可以包括多个存储器块BLK1到BLKi。多个存储器块BLK1至BLKi中的每个可以包括三维存储器结构，其中字线层在垂直于基板的方向上堆叠。可以由储存控制器110通过使用诸如编程/擦除计数的损耗均衡信息来管理多个存储器块BLK1至BLKi。非易失性存储器件120可以取决于储存控制器110的请求来提供所选存储器块中的字线的存储器单元的访问参数。
如上所述，根据本发明构思的实施例，储存器件100可以通过使用取决于三维存储器结构中的每一层的特性确定的访问参数来访问存储器单元。即，储存器件100可以通过访问一个字线的存储器单元来获得最优访问参数，并且可以取决于最优访问参数来执行对其余存储器单元的访问。在这种情况下，可以在不降低存储器单元的可靠性的情况下减少编程时间或读取时间。因此，根据本发明构思的储存器件100，可以在不降低存储数据的可靠性的情况下改善储存性能。
图2是示出图1的储存控制器的配置的框图。参考图2，根据本发明构思的实施例的储存控制器110包括处理单元111、工作存储器113、主机接口(I/F)115、纠错码电路(ECC)117和存储器接口119。然而，本发明构思不限于上述组件。例如，储存控制器110可以进一步包括只读存储器(ROM)，该只读存储器(ROM)存储初始引导操作所需的代码数据。
处理单元111可以包括中央处理单元(CPU)或微处理器。处理单元111可以管理储存控制器110的整体操作。处理单元111可以驱动用于操作储存控制器110的固件。
用于控制储存控制器110的软件(或固件)或数据可以被加载到工作存储器113上。所存储的软件和数据可以由处理单元111驱动或处理。根据本发明构思的实施例，最优参数管理器114可以被加载到工作存储器113上。虽然未在图2中示出，但最优参数管理器114可以被实现为闪存转换层(FTL)的一部分。
可以从非易失性存储器件120向最优参数管理器114提供至少一个字线(以下称为“引导字线”)的访问结果信息。考虑水平层相似性或垂直层可变性，最优参数管理器114可以从访问结果信息生成最优访问参数。之后，可以使用最优访问参数来访问与所选存储器块的其余字线(以下称为“后续字线”)相对应的存储器单元。
主机接口115可以在主机和储存控制器110之间提供接口。主机和储存控制器110可以通过各种标准化接口中的一个进行连接。在这里，标准化接口可以包括高级技术附件(ATA)接口、串行ATA(SATA)接口、外部SATA(e-SATA)接口、小型计算机小型接口(SCSI)、串行连接的SCSI(SAS)、外围组件互连(PCI)接口、PCI Express(PCI-E)接口、通用串行总线(USB)接口、IEEE 1394接口、通用闪存(UFS)接口、卡接口等。
纠错码电路117可以纠正由于各种原因而损坏的数据的错误。例如，纠错码电路117可以执行用于检测和纠正从非易失性存储器件120读取的数据的错误的操作。具体地，纠错码电路117可以取决于最优参数管理器114的请求检测从字线的存储器单元读取的数据的误码数或误码率。可以将检测到的误码率BER提供给最优参数管理器114。
存储器接口119可以在储存控制器110和非易失性存储器件120之间提供接口。例如，可以将由处理单元111处理的数据通过存储器接口119存储在非易失性存储器件120中。作为另一示例，可以通过存储器接口119将存储在非易失性存储器件120中的数据提供给处理单元111。
上面描述了储存控制器110的组件。考虑水平层相似性或垂直层可变性，可以通过本发明构思的储存控制器110来调整每个存储器块的访问参数。因此，可以在不降低数据可靠性的情况下改善储存器件100的编程速度或读取速度。
图3是示出根据本发明构思的实施例的闪存转换层(FTL)的结构的框图。参考图3，储存控制器110的闪存转换层112可以响应于来自主机的访问请求而生成用于访问非易失性存储器件120的编程命令/读取命令。驱动储存控制器110的闪存转换层112可以包括字线监视器210和扩展的映射表220。可以将参考图1和图2描述的最优参数管理器114实现为扩展的映射表220的一部分。
闪存转换层112可以是加载到工作存储器113上的固件，并且可以由处理单元111调用和驱动。闪存转换层112可以在主机的文件系统和非易失性存储器件120之间提供接口用于隐藏非易失性存储器件120的擦除操作。
通常，闪存转换层112可以执行诸如地址映射功能、垃圾收集功能和损耗均衡功能的功能。地址映射功能是指将从主机提供的逻辑地址映射到非易失性存储器件120的物理地址上的功能。对于地址映射，闪存转换层112可以生成并更新映射表222。垃圾收集功能是指用于确保取决于写入请求要提供的空闲块(或活动块)的功能。损耗均衡功能是指用于通过均匀地管理存储器块的编程/擦除计数来延长非易失性存储器件120的寿命的功能。
本发明构思的闪存转换层112可以通过使用字线监视器210和包括最优参数管理器114的扩展的映射表220来改善储存器件100的性能。
字线监视器210可以监视来自主机的访问请求。字线监视器210可以确定访问请求的存储器单元是否与所选存储器块的引导字线或后续字线相关联。例如，字线监视器210可以标识与访问请求一起提供的地址是对应于非易失性存储器件120的存储器块的引导字线212还是对应于其后续字线214。引导字线212指示存储器块的字线，其取决于定义的访问顺序被首先访问。例如，引导字线212可以是由第一串选择线SSL1选择的字线，并且被放置在所选存储器块的最低层。相反，后续字线214可以对应于除放置在最低层的引导字线212以外的其余字线。
扩展的映射表220可以包括映射表222、参数表224、程序脉冲电平(PPL)表226和程序验证电平(PVL)表228。映射表222可以提供作为闪存转换层112的独特功能的地址管理功能。映射表222可以将由主机的文件系统生成的逻辑地址映射到非易失性存储器件120的物理地址上。
参数表224、PPL表226和PVL表228被包括在本发明构思的最优参数管理器114中。在参数表224中存储与引导字线212或后续字线214相对应的存储器单元的最优访问参数。可以从通过访问对应于引导字线212的存储器单元而获得的访问结果信息中生成相同层中的其余存储器单元的最优访问参数或另一层中的存储器单元的最优访问参数。最优访问参数可以存储在参数表224中，并在对于后续字线214的下一次访问操作中使用。
与对应于引导字线212或后续字线214的存储器单元的程序脉冲电平相关联的最优访问参数可以存储在PPL表226中。通过对引导字线212的访问来获得访问结果信息。可以通过使用访问结果信息来确定连接到后续字线的存储器单元的程序脉冲电平的最优值。可以通过使用层偏移来设置存在于与引导字线212不同的层中的后续字线214的存储器单元的最优访问参数。层偏移是对其应用了垂直层变化性的设置值。在示例实施例中，可以基于图5的垂直串PL的形状(例如，宽度)的变化来确定层偏移。
与对应于引导字线212或后续字线214的存储器单元的程序验证电平相关联的最优访问参数可以存储在PVL表228中。可以通过对引导字线212的访问来获得访问结果信息。可以从获得的访问结果信息中生成与后续字线214的程序验证电平相关联的最优访问参数。
上面将本发明构思的闪存转换层112的功能描述为功能模块。可以用各种软件模块、硬件组件或其组合来实现作为功能模块的闪存转换层112。
图4是示出根据本发明构思的实施例的非易失性存储器件的框图。参考图4，非易失性存储器件120包括存储器单元阵列121、解码器122、页缓冲器123、输入/输出(I/O)缓冲器124和控制逻辑电路125。
存储器单元阵列121通过字线WL以及选择线SSL和GSL连接到解码器122。存储器单元阵列121通过位线BL连接到页缓冲器123。存储器单元阵列121包括多个存储器块BLK1至BLKi。存储器块BLK1至BLKi中的每一个包括多个NAND单元串。可以以页为单位将数据写入存储器单元阵列121中。可以以存储器块为单位执行擦除操作。
根据本发明构思的实施例，可以用三维(3D)存储器阵列来实现存储器单元阵列121。三维存储器阵列可以单片地形成在具有排列在与硅基板和存储器单元的操作相关的电路上的有源区域的存储器单元阵列的一个或多个物理层级中。
在本发明构思的实施例中，3D存储器阵列可以包括垂直取向的垂直NAND串，使得至少一个存储器单元位于另一存储器单元上方。至少一个存储器单元可以包括电荷陷阱层。每个垂直NAND串可以包括位于存储器单元上方的至少一个选择晶体管。至少一个选择晶体管可以具有与存储器单元相同的结构，并且可以与存储器单元一起单片地形成。
解码器122可以响应于地址ADD而选择存储器单元阵列121的存储器块BLK1至BLKi中的一个。解码器122可以向所选存储器块的字线提供与操作模式相对应的字线电压。解码器122可以将选择信号提供给选择线SSL和GSL以选择存储器块。在读取操作中，可以将读取电压应用到所选存储器块的所选字线。在读取操作中，可以将通过读取电压应用到所选存储器块的非所选字线。
页缓冲器123可以基于操作模式而作为写入驱动器或感测放大器来操作。在编程操作中，页缓冲器123可以将与要编程的数据相对应的位线电压供应给存储器单元阵列121的位线。在读取操作中，页缓冲器123可以通过位线感测存储在所选存储器单元中的数据。页缓冲器123可以锁存感测到的数据并且将锁存的数据输出到外部。
输入/输出缓冲器124可以将在编程操作中接收到的写入数据提供给页缓冲器123。输入/输出缓冲器124可以在读取操作中将从页缓冲器123提供的数据输出到外部。输入/输出缓冲器124可以将接收到的地址或接收到的命令发送到控制逻辑电路125或解码器122。
控制逻辑电路125可以响应于命令CMD或控制信号CTRL来控制解码器122和页缓冲器123。控制逻辑电路125可以控制解码器122，使得取决于编程命令来生成各种偏置电压。具体地，控制逻辑电路125可以取决于来自储存控制器110的请求输出编程结果信息。例如，在对与引导字线212相对应的存储器单元执行编程操作之后，控制逻辑电路125可以响应于来自储存控制器110的取得特征请求输出编程结果信息。
图5是包括在图4的存储器单元阵列中的存储器块BLKi的透视图。将参考图5，在假设存储器块BLKi包括形成在基板SUB和位线BL1至BL3之间的6层的情况下给出描述。位线BL1至BL3可以分别对应于在Y方向上延伸的导电材料。
存储器块BLKi包括其中选择线GSL、字线WL和串选择线SSL1至SSL4形成在基板SUB和位线BL1至BL3之间的层。由串选择线SSL1至SSL4中的每个选择的存储器单元可以被称为“子块”。在图5的示例中，存储器块BLKi可以包括4个子块。
通过堆叠至少一个地选择线GSL、在字线切口之间呈板状的多个字线WL、以及在串选择线(SSL)切口之间呈板状的至少一个串选择线SSL而在基板SUB上形成每个子块。同时，存储器块BLKi可以包括用于分离串选择线SSL的SSL切口。然而，本发明构思不限于存储器块BLKi的以上结构。在示例实施例中，可以将本发明构思的存储器块BLKi形成为包括多个串选择线，而没有SSL切口。
在图5所示的结构中，在一层中形成多个字线。例如，多个字线WL11、WL12、WL13和WL14在地选择线GSL上或上方。由存在于相同层(即，距离基板SUB存在于相同的层级)上的多个字线WL11、WL12、WL13和WL14形成的存储器单元具有实质上相似的单元特性。可以由使用字线切口分离成四层的半导体层形成字线WL11、WL12、WL13和WL14。字线WL11、WL12、WL13和WL14可以被称为处于相同层级或位于相同半导体层中。以下，具有实质上相似的小区特性可以被称为上述的“水平层相似性”。由串选择线SSL1从多个字线WL11、WL12、WL13和WL14之中选择的字线WL11可以是引导字线。在字线WL11是引导字线的情况下，字线WL12、WL13和WL14可以是后续字线。可以从通过与对应于字线WL11的存储器单元相关联的编程操作获得的特性参数来生成字线WL12、WL13和WL14的最优参数。最优参数可以被称为第二参数。
多个垂直串PL可以穿透多个字线、串选择线SSL和地选择线GSL。每个垂直串PL可以对应于单元串。每个垂直串可以包括有源区以与串选择线SSL或地选择线GSL形成晶体管，或者包括有源区以与字线形成存储器单元。在示例实施例中，每个垂直串PL可以具有预定的纵横比，并且从基板SUB起在更高的层级具有增加的宽度。
在实施例中，可以根据通过与对应于引导字线WL11的存储器单元相关联的编程操作获得的编程结果信息，计算存在于不同于引导字线形成于其中的层的其他层中的存储器单元的最优参数。在示例实施例中，其他层可以位于与引导字线WL11的层级不同的层级处。例如，其他层可以定位成比引导字线WL11的层更高。该特性可能来自三维存储器单元阵列的垂直层可变性。
图6示出了图5的存储器块BLKi的电路图。参考图5和图6，在位线BL1、BL2和BL3与公共源极线CSL之间形成单元串。
在第一位线BLl和公共源极线CSL之间形成第一单元串CS11。在第二位线BL2和公共源极线CSL之间形成第二单元串CS12。在第三位线BL3和公共源极线CSL之间形成第三单元串CS13。
在每个单元串中，串选择晶体管SST与对应的位线连接。在每个单元串中，地选择晶体管GST与公共源极线CSL连接。在每个单元串中，存储器单元设置在串选择晶体管SST和地选择晶体管GST之间。
连接到一个串选择线的单元串可以构成一个子块。例如，连接到第一串选择线SSL1的单元串CS11至CS13可以构成第一子块。连接到第二串选择线SSL2的单元串可以构成第二子块。连接到第三串选择线SSL3的单元串可以构成第三子块。连接到第四串选择线SSL4的单元串可以构成第四子块。
每个单元串包括地选择晶体管GST。单元串的地选择晶体管GST可以由一个地选择线GSL控制。替代地，尽管未在图6中示出，但是可以通过不同的地选择线来控制与每一行相对应的单元串。
上面简要描述了包括在一个存储器块BLKi中的存储器单元的电路结构。然而，为了便于描述，图6中所示的电路结构仅是示意性示出的。本发明构思不限于图6所示的示例。在示例实施例中，一个存储器块BLKi可以包括更多的半导体层、更多的位线和更多的串选择线SSL。
图7是示出图6的存储器块的形状的电路图，其是沿X方向观察的。参考图7，构成存储器块BLKi的字符串或存储器单元可以取决于串选择线SSLj(j为1、2、3和4)而划分为多个组。
引导组121a包括由串选择线SSL1选择的存储器单元。在由串选择线SSL1首先为每层选择其中的存储器单元的假设下定义引导组121a。即，在编程序列中，假设首先选择各层的字线的字线WL11、WL21、WL31和WL41。在这种情况下，当在各个层的存储器单元中存在连接到字线WL11、WL21、WL31和WL41的编程存储器单元时，可以提取编程结果信息。基于编程结果信息生成的最优编程参数可以应用于与其余字线相关联的编程操作。因此，可以相对改善后续组121b的存储器单元被编程的速度。
这里，取决于实施例，可以不同地改变选择引导组121a的方式。例如，在一个存储器块BLKi中，仅一个字线WL11可以被指定为引导组121a，而其余字线可以被指定为后续组121b。
图8是示出根据本发明构思的实施例的储存控制器的操作的流程图。参考图8，储存控制器110可以取决于写入请求是否与所选存储器块的引导字线相关联而不同地执行写入操作。
当从主机生成写入请求时，在操作S110中，储存制器110接收与写入请求相关联的地址和数据。这里，从主机提供写入请求。然而，本发明构思不限于从主机生成写入请求的情况。可以通过储存控制器110的内部操作(例如，垃圾收集操作或元数据更新操作)来生成写入请求。
在操作S120中，储存控制器110取决于接收到的地址选择要在其中写入数据的存储器块。储存控制器110选择所选存储器块的字线。在这种情况下，储存控制器110确定取决于写入请求而选择的字线是引导字线212(参考图3)还是后续字线214。该确定可由包括在储存控制器110的闪存转换层112中的字线监视器210进行。当所选字线是引导字线212时(是)，过程进行到操作S130。当所选字线不是引导字线212时(否)，过程进行到操作S160。
在操作S130中，储存控制器110将编程(PGM)命令发送到非易失性存储器件120，使得在连接到所选引导字线212的存储器单元中对写入请求的数据进行编程。在这种情况下，储存控制器110可以控制非易失性存储器件120，使得取决于默认编程模式的默认编程参数来对所选存储器单元进行编程。默认编程参数可以被称为第一编程参数，默认编程模式可以被称为第一编程模式。
在操作S140中，储存控制器110可以从非易失性存储器件120接收存储器单元的编程结果信息。例如，储存控制器110可以通过使用取得特征命令来接收与引导字线212相对应的存储器单元的编程结果信息。编程结果信息可以包括关于用于每个编程循环的编程存储器单元(其阈值电压是验证电压或更大)的数量的信息。可替代地，编程结果信息可以包括关于编程循环的数量的信息，在该编程循环中，阈值电压为验证电压或更大的编程存储器单元的数量超过阈值TH。另外，编程结果信息可以包括针对每个目标状态的通过的程序循环的数量。然而，本发明构思的编程结果信息不限于以上示例。
在操作S150中，储存控制器110基于所获得的编程结果信息，确定连接到后续字线214的存储器单元的最优参数。最优参数可以由包括在闪存转换层112中的最优参数管理器114来确定。最优参数管理器114可以调整默认参数(或第一参数)，诸如验证电压电平、编程开始电压或编程结束电压以设置最优参数(或第二参数)，其是对连接到后续字线214的存储器单元进行编程所必需的。这里，后续字线214可以包括与引导字线212相同层的字线或可以包括另一层的字线。在后续字线214包括与引导字线212不同的层的字线的情况下，可以应用层偏移。
在操作S160中，储存控制器110将编程命令发送到非易失性存储器件120，使得在连接到所选后续字线214的存储器单元中对写入请求的数据进行编程。假设在参数表224(参考图3)中已经更新了用于对连接到后续字线214的存储器单元进行编程的最优编程参数。因此，储存控制器110可以控制非易失性存储器件120，使得取决于最优编程参数来对所选存储器单元进行编程。为了将最优编程参数设置到非易失性存储器件120，例如，可以使用设置特征命令。
在操作S170中，确定已经编程的存储器单元是否是所选存储器块的最后存储器单元。当要被编程的存储器单元存在于所选存储器块中时(否)，过程进行到操作S180以选择新的存储器单元。相反，当所选存储器块中不存在要被编程的存储器单元时(是)，与所选存储器块相关联的编程过程终止。
上面简要地描述了对连接到引导字线212或后续字线214的存储器单元进行编程的方法。可以考虑存储器块的编程序列来选择引导字线212或后续字线214。
图9是示出了按照图8的编程过程在储存控制器和非易失性存储器件之间交换的命令或数据的示图。参考图9，储存控制器110和非易失性存储器件120取决于所选字线的种类，通过使用不同的编程参数来执行编程操作。
在操作S10中，储存控制器110确定所选存储器单元是否包括在引导字线中。当确定所选存储器单元包括在引导字线中时，过程进行到操作S20。当确定所选存储器单元不包括在引导字线中时，过程进行到操作S60。
在操作S20中，储存控制器110将编程命令发送到非易失性存储器件120，使得取决于默认编程参数对所选存储器单元进行编程。非易失性存储器件120可以取决于预先确定的默认编程参数来对所选存储器单元进行编程。当编程操作完成时，非易失性存储器件120可以通知储存控制器110完成命令。
在操作S30中，出于获得编程结果信息的目的，储存控制器110将取得特征命令发送到非易失性存储器件120。
在操作S40中，非易失性存储器件120可以响应于取得特征命令将编程结果信息发送到储存控制器110。
在操作S50中，储存控制器110可以参考编程结果信息来确定用于对与后续字线相对应的存储器单元进行编程的最优编程参数。可以由包括在闪存转换层112中的最优参数管理器114来确定和更新最优编程参数。
在操作S60中，储存控制器110将编程命令发送到非易失性存储器件120，使得基于设置的最优编程参数对所选存储器单元进行编程。为了将最优编程参数设置到非易失性存储器件120，例如，可以使用设置特征命令。在这种情况下，所选存储器单元是连接到后续字线的存储器单元。
图10是示出根据本发明构思的实施例的在引导字线被选择时性能如何被改善的示图。在图10中示出了与为每个半导体层指定引导字线的情况相对应的编程时间。
对于字线WL1j(j为1、2、3和4)，与第一串选择线SSL1相对应的字线WL11可以被指定为引导字线。对于字线WL2j，可以将字线WL21指定为引导字线；对于字线WL3j，可以将字线WL31指定为引导字线；对于字线WL4j，可以将字线WL41指定为引导字线。
在为编程操作提供的地址对应于字线WL11的情况下，储存控制器110可以将字线WL11确定为引导字线。储存控制器110可以控制非易失性存储器件120，使得以默认编程模式PGM_D对所选存储器单元进行编程。在默认编程模式PGM_D中，可以将存储器单元编程为具有允许的最大裕度。因此，在默认编程模式PGM_D中，编程循环的数量不减少，或者不跳过验证电压脉冲。当应用默认编程模式PGM_D时，可以采用编程时间tPROG_D。另外，在默认编程模式PGM_D中，可以向储存控制器110提供来自非易失性存储器件120的编程结果信息。例如，通过使用编程结果信息，储存控制器110可以更新图3的参数表224。
然后，在为编程操作提供的下一地址对应于字线WL12的情况下，储存控制器110可以将字线WL12确定为后续字线。储存控制器110可以控制非易失性存储器件120，使得以最优编程模式PGM_O对所选存储器单元进行编程。在最优编程模式PGM_O中，可以取决于在参数表224中更新的最优编程参数来对存储器单元进行编程。也就是说，在最优编程模式PGM_O中，可以在存储器单元的可靠性保持在给定级别的范围内使编程循环的数量最小化。可替代地，在最优编程模式PGM_O中，在存储器单元的可靠性保持在给定级别的范围内，可以跳过被确定为不必要的编程验证脉冲的应用。另外，在最优编程模式PGM_O中，在将存储器单元的可靠性维持在给定级别的范围内，编程脉冲的开始电压电平可以增加，或者其结束电压电平可以减小。因此，当应用最优编程模式PGM_O时，存储器单元的最优编程时间tPROG_O可以短于默认编程时间tPROG_D。
应用到后续字线WL12的最优编程模式PGM_O可以相同地应用到与引导字线WL11位于相同层中的其余的后续字线WL13和WL14。
对于字线WL2j(j为1、2、3和4)，可以取决于默认编程模式PGM_D对与字线WL21相对应的存储器单元进行编程。当默认编程模式PGM_D的程序操作完成时，编程结果信息可以被提供给储存控制器110。储存控制器110可以取决于编程结果信息来确定最优编程参数。然后，储存控制器110可以以最优编程模式PGM_O对连接到后续字线WL22、WL23和WL24的存储器单元进行编程。
对于字线WL3j(j为1、2、3和4)，可以以默认编程模式PGM_D对与字线WL31相对应的存储器单元进行编程。储存控制器110可以取决于编程结果信息来生成最优编程参数。然后，储存控制器110可以以最优编程模式PGM_O对连接到后续字线WL32、WL33和WL34的存储器单元进行编程。
对于字线WL4j(j为1、2、3和4)，可以以默认编程模式PGM_D对与字线WL41相对应的存储器单元进行编程。储存控制器110可以取决于编程结果信息来生成最优编程参数。然后，储存控制器110可以以最优编程模式PGM_O对连接到后续字线WL42、WL43和WL44的存储器单元进行编程。
上面参考其中为每一层指定一个引导字线的实施例描述了本发明构思的优点。
图11是示出默认编程模式和最优编程模式的示例的时序图。在图11中示出了最优编程模式PGM_O，其中跳过了一些验证电压脉冲的应用。
在默认编程模式PGM_D中，可以不加跳过地应用为每个编程循环分配的验证电压脉冲。在与1、2和3的每个循环计数相对应的编程循环中，可以应用验证电压脉冲Vfy1、Vfy2和Vfy3。如上所述，可以不加跳过地顺序应用分配给每个编程循环的验证电压脉冲。在对应于最后循环计数Max的编程循环中，可以应用验证电压脉冲Vfy4、Vfy5和Vfy6。可以采用默认编程时间tPROG_D来以默认编程模式PGM_D对存储器单元进行编程。
相反，在最优编程模式PGM_O中，可以在某些编程循环中跳过验证电压脉冲。例如，在大多数存储器单元可能没有被编程为目标状态的初始编程循环中，用于确定编程通过的验证操作可以被跳过并在某个编程循环之后开始。在一个实施例中，在与循环计数1和2中的每个循环计数相对应的编程循环中，可以跳过验证电压脉冲Vfy1，Vfy2和Vfy3的应用。验证电压脉冲Vfy1、Vfy2和Vfy3可以从与循环计数3相对应的编程循环中被应用。虽然未在图11中示出，但是这种应用验证电压脉冲的方式可以被应用到各个目标状态。因此，在最优编程模式PGM_O下对存储器单元进行编程所花费的最优编程时间tPROG_O比默认编程时间tPROG_D更短。
上面描述了跳过验证电压脉冲的应用的最优编程模式PGM_O，但是本发明构思不限于此。例如，在最优编程模式PGM_O中使用的开始编程脉冲Vpgm1的电平可以比在默认编程模式PGM_D中的高。可替代地，在最优编程模式PGM_O中使用的结束编程脉冲VpgmM的电平可以比在默认编程模式PGM_D中的低。然而，可以在允许的裕度或可靠性内应用以最优编程模式PGM_O设置参数的这种方式。
图12是示出根据本发明构思的另一实施例的在引导字线被选择时性能如何被改善的示图。参考图6和图12，可以仅在存储器块中包括的一层中指定引导字线。
在实施例中，存在于最低层中的字线WLlj(j为1、2、3和4)中的字线WL11可以被指定为引导字线。与引导字线WL11位于相同层中的其余字线WL12、WL13和WL14被指定为后续字线。另外，存在于其余层中的字线WL2j、WL3j和WL4j可以被指定为后续字线。
当在编程操作中选择引导字线WL11时，储存控制器110可以控制非易失性存储器件120，使得以默认编程模式PGM_D对所选存储器单元进行编程。当应用默认编程模式PGM_D时，可以花费编程时间tPROG_D。另外，在默认编程模式PGM_D下，储存控制器110可以从非易失性存储器件120获得编程结果信息，并且可以通过使用获得的编程结果信息来更新参数表224(参考图3)。
可以以最优编程模式PGM_O对连接到与引导字线WL11位于相同层中的后续字线WL12、WL13和WL14的存储器单元进行编程。例如，在最优编程模式PGM_O中，取决于在图3的参数表224中更新的最优编程参数来对存储器单元进行编程。因此，连接到后续字线WL12、WL13和WL14的存储器单元的最优编程时间tPROG_O可以比默认编程时间tPROG_D短。因此，用于对包括在后续字线WL12、WL13和WL14中的每一个中的存储器单元进行编程所需的时间可以比用于对字线WL11进行编程所需的时间短ΔtPROG。
可以将应用了层偏移的最优编程参数设置到存在于与引导字线WL11不同的层中的后续字线WL2j、WL3j和WL4j(j为1、2、3和4)。可以通过使用层偏移以及当针对引导字线WL11运行默认编程模式PGM_D时获得的编程结果信息来确定与后续字线WL2j、WL3j和WL4j相对应的最优编程参数。这里，层偏移是考虑到三维存储器结构的垂直层变化性而获得的值。对于每个层，可以不同地应用层偏移。
上面参考实施例描述了本发明构思的优点，在该实施例中，为每个存储器块指定一个引导字线。
图13是示出图12的引导字线结构中的编程方法的流程图。将参照图12和图13描述储存器件100的操作，该操作设置应用了层偏移的最优参数。
在操作S210中，储存控制器110可以允许非易失性存储器件120对连接到所选引导字线WL11的存储器单元(以下称为“引导存储器单元”)进行编程。在这种情况下，储存控制器110可以控制非易失性存储器件120，使得取决于默认编程参数来对引导存储器单元进行编程。
在操作S220中，储存控制器110可以从非易失性存储器件120接收关于引导存储器单元的编程结果信息。例如，储存控制器110可以通过使用取得特征命令接收与引导字线WL11相对应的引导存储器单元的编程结果信息。如上所述，编程结果信息可以包括用于每个编程循环的编程单元(其阈值电压为验证电压电平或更高)的数量、其中编程单元(其阈值电压为验证电压电平或更高)的数量超过阈值TH的编程循环的数量以及针对每个目标状态的通过的编程循环的数量中的至少一个。然而，本发明构思的编程结果信息不限于以上示例。
在操作S230中，储存控制器110可以基于所获得的编程结果信息来确定与后续字线WL12、WL13、WL14、WL2j、WL3j和WL4j(j为1、2、3和4)相对应的最优编程参数。最优编程参数可以由包括在闪存转换层112中的最优参数管理器114确定。具体地，可以基于层偏移设置存在于与引导字线WL11不同的层中的后续字线WL2j、WL3j和WL4j的最优编程参数。
在操作S240中，储存控制器110可以对连接到后续字线WL12、WL13、WL14、WL2j、WL3j和WL4j的存储器单元进行编程。在这种情况下，可以使用最优编程参数。
图14A和图14B是用于描述存储器块的垂直层可变性的示图。图14A示出了当编程/擦除(P/E)计数为“0”时用于每一层的存储器单元的误码率BER。图14B示出了当编程/擦除计数为“2000”时用于每一层的存储器单元的误码率BER。
参考图14A，示出了当非易失性存储器件120的编程/擦除计数为“0”时，指示用于存储器单元的每一层的可靠性的指数的归一化误码率BER_norm。在这种情况下，与地选择线GSL相邻的字线层WL1中的存储器单元的归一化误码率BER_norm被示为超过1.5。相反，在地选择线GSL与串选择线SSL之间的中间位置处的字线层WLi中的存储器单元的归一化误码率BER_norm被示为1.0。从图14A可以看出，归一化误码率BER_norm随着距离串选择线SSL的距离的减小而增大。用于每层的归一化误码率BER_norm的变化可以是均匀的。
参考图14B，示出了当非易失性存储器件120的编程/擦除计数为“2000”时，指示用于存储器单元的每一层的可靠性的指数的归一化误码率BER_norm。与地选择线GSL相邻的字线层WL1中的存储器单元的归一化误码率BER_norm被示为超过4.0。此外，在地选择线GSL与串选择线SSL之间的中间位置处的字线层WLi中的存储器单元的归一化误码率BER_norm被示为超过2.5。而且，存在这样的层，其中归一化误码率BER_norm随着距离串选择线SSL的距离减小而增大并超过4.0。比特误码率随着编程/擦除计数的增加而增加，但是可以充分地推断出指示每个层的特性改变的垂直层变化性。可以理解，可以取决于编程/擦除计数、操作温度或工艺变化来调整垂直层变化性。
图15是示出根据本发明构思的另一实施例的当引导字线被选择时性能能够如何被改善的示图。参考图6和15，可以为存储器块中包括的每一层指定引导字线。然而，可以将默认编程模式应用于首先被编程的引导字线。
在一个实施例中，可以为每一层指定至少一个引导字线。然而，关于存在于最低层中的引导字线WL11的存储器单元的编程结果信息可以用于设置不同层以及最低层的后续字线WL12、WL13、WL14、WL2j、WL3j和WL4j的最优编程参数。即，可以通过使用关于引导字线WL11的存储器单元的编程结果信息和层偏移来确定不同层的所有存储器单元的最优编程参数。
然而，图15的实施例可以与图12的实施例不同，在于，可以取决于由最低层中的引导字线WL11的编程结果信息确定的最优编程参数，对连接到除最低层以外的其余层的引导字线WL21、WL31和WL41的存储器单元进行编程。另外，可以从后续字线WL12、WL13和WL14中的每一个这样编程的存储器单元获得编程结果信息。即，可以取决于由最低层中的引导字线WL11的编程结果信息确定的最优编程参数来编程与存在于最低层的上方的引导字线WL21、WL31和WL41连接的存储器单元，但是，也从后续每个字线WL21、WL31和WL41中读取编程结果信息。该编程模式可以被称为“混合编程模式PGM_M”。在混合编程模式PGM_M中，可以通过使用被更精细地调整的最优编程参数来编程对应层的后续字线的存储器单元。
图16是示出图15的引导字线结构中的编程方法的流程图。将参考图15和16描述设置应用了层偏移的最优参数的储存器件100的操作。
在操作S310中，储存控制器110可以允许非易失性存储器件120对连接到所选引导字线WL11的存储器单元(以下称为“引导存储器单元”)进行编程。在这种情况下，储存控制器110可以控制非易失性存储器件120，使得取决于默认编程参数来对引导存储器单元进行编程。
在操作S320中，储存控制器110可以从非易失性存储器件120接收关于引导存储器单元的编程结果信息。
在操作S330中，储存控制器110可以基于所获得的编程结果信息来确定用于后续字线WL12、WL13、WL14、WL2j、WL3j和WL4j(j为1、2、3和4)的最优编程参数。具体地，可以基于层偏移来设置存在于与引导字线WL11不同的层中的后续字线WL2j、WL3j和WL4j的最优编程参数。
在操作S340中，可以选择在连接到引导字线WL11的存储器单元之后要被编程的下一存储器单元。
在操作S350中，储存控制器110可以确定所选存储器单元是否与引导字线WL11属于相同层。当确定所选存储器单元与引导字线WL11属于相同层时(是)，过程进行到操作S360。相反，当确定为下一编程操作选择的存储器单元属于与引导字线WL11不同的层时(否)，过程进行到操作S355。
在操作S360中，储存控制器110可以基于预先设置的最优编程参数，对与引导字线WL11属于相同层的存储器单元进行编程。
在操作S355中，储存控制器110可以确定为下一编程操作选择的存储器单元是否对应于引导字线。当确定为下一编程操作选择的存储器单元对应于引导字线时(是)，过程进行到操作S370。相反，当确定为下一编程操作选择的存储器单元不对应于引导字线(否)时，过程进行到操作S360。
在操作S370中，储存控制器110可以允许非易失性存储器件120取决于先前设置的最优编程参数来编程连接到所选引导字线的存储器单元(以下称为“引导存储器单元”)。
在操作S380中，储存控制器110可以从非易失性存储器件120接收与引导存储器单元有关的编程结果信息。
在操作S390中，储存控制器110可以基于获得的编程结果信息，确定对应于与在操作S370中编程的存储器单元属于相同的层的后续字线的最优编程参数。
图17是示出根据实施例的闪存转换层(FTL)的结构的框图。参考图17，驱动储存控制器110的闪存转换层112包括访问管理器310和扩展的映射表320。
访问管理器310从主机接收读取请求，并出于处理接收到的读取请求的目的来选择存储器单元。当从自所选存储器单元读取的数据中检测到不可纠正的错误时，访问管理器310可以执行使用调整后的读取参数的读取重试操作。当没有从通过读取重试操作读取的数据中检测到错误或者从该数据中检测到可纠正的错误时，访问管理器310可以确定读取重试操作成功。访问管理器310可以在扩展的映射表320中包括的缓冲的读取偏移表322中存储与读取重试操作成功的时间相对应的读取参数。在示例性实施例中，调整后的读取参数可以是用于读取重试操作的起始参数，更改直到确定读取重试操作成功为止。在这种情况下，访问管理器310可以将当被确定为成功时的读取重试操作的改变的参数存储在缓冲的读取偏移表322中。
在对半导体层的所选存储器单元执行读取重试操作之后，当针对相同半导体层的其他存储器单元请求读取操作时，访问管理器310可以基于存储在缓冲的读取偏移表322中的调整后的读取参数访问其他存储器单元。在执行读取重试操作之后，可以针对与发生读取重试操作的层不同的层的存储器单元来请求读取操作。在这种情况下，访问管理器310可以额外地将层读取偏移表324应用于存储在缓冲的读取偏移表322中的读取参数，并且可以访问不同层的存储器单元。
图18是示出利用图17的扩展的映射表的非易失性存储器件的读取方法的示图。参考图18，假设在与字线WL23的存储器单元相关联的读取操作中发生读取重试操作。
当在与对应于字线WL23的存储器单元相关联的读取操作中发生不可纠正的错误时，访问管理器310可以将调整后的读取参数应用于对应于字线WL23的存储器单元，并且可以使用调整后的读取参数执行读取重试操作。在读取重试操作成功的情况下，与读取重试操作成功的时间相对应的读取参数被存储在缓冲的读取偏移表322中。该处理由箭头①表示。在示例性实施例中，调整后的读取参数可以是用于读取重试操作的起始读取参数，改变直到确定读取重试操作成功为止。在这种情况下，访问管理器310可以将当被确定为成功时的读取重试操作的改变的读取参数存储在缓冲的读取偏移表322中。例如，读取参数可以包括读取(RD)电平，并且在这种情况下，起始读取参数可以包括起始读取电平，并且改变后的读取参数包括改变后的读取电平。
然后，当针对与字线WL24相对应的存储器单元请求读取操作时，访问管理器310可以确定所请求的读取操作是否对应于与执行读取重试操作的层相同的层。在图18的示例中，字线WL24被包括在与对其执行读取重试操作的字线WL23相同的层中。因此，可以通过使用存储在缓冲的读取偏移表322中的改变的读取电平作为最优读取电平来执行与对应于字线WL24的存储器单元相关联的读取操作。该过程用箭头②表示。
另外，可以针对对应于与对其执行读取重试操作的层不同的层的字线WL32的存储器单元来请求读取操作。在这种情况下，访问管理器310可以考虑存储在缓冲的读取偏移表322中的改变的读取参数和存储在层读取偏移表324中的层偏移两者来设置最优读取参数。该过程用箭头③表示。
图19是示出在图18的读取操作中设置参数的方法的流程图。参考图19，当对某个字线执行读取重试操作时，可以通过使用通过读取重试操作新设置的读取参数来进行对相同存储器块的以下访问。
在操作S410中，储存控制器110可以接收读取请求。在这种情况下，假设读取请求的存储器单元被包括在连接到字线WL23的存储器单元中。储存控制器110可以响应于读取请求而从连接到字线WL23的读取请求的存储器单元读取数据。
在操作S420中，储存控制器110可以检测所读取的数据的错误。可以通过纠错码电路117(参考图2)检测所读取的数据的错误。
在操作S430中，储存控制器110可以确定是否从读取的数据中未检测到错误，或者确定是否检测到错误并且该错误是可纠正的。当未检测到错误或检测到可纠正错误时(是)，过程进行到操作S435。然而，当从读取的数据中检测到不可纠正的错误时(否)，过程进行到操作S440。
在操作S435中，储存控制器110可以纠正读取的数据的错误。纠错后的数据可以被发送到主机。
在操作S440中，储存控制器110可以执行读取重试操作。即，储存控制器110可以基于改变的读取电平对连接到字线WL23的存储器单元执行读取操作。
在操作S450中，储存控制器110可以检测通过读取重试操作读取的数据的错误。储存控制器110可以确定是否未检测到错误或者是否检测到错误并且该错误是可纠正的。当没有检测到错误或检测到可纠正的错误时(是)，过程进行到操作S460。相反，当检测到不可纠正的错误时(否)，过程进行到操作S455。
在操作S455中，储存控制器110可以调整(或修改)读取参数。之后，过程进行到操作S440，以基于调整后的读取参数执行读取重试操作。
在操作S460中，储存控制器110可以在缓冲的读取偏移表322中存储(或保存)与读取重试操作成功的时间相对应的读取电平(最优读取电平)。
在操作S470中，储存控制器110接收下一读取请求。
在操作S480中，储存控制器110确定读取请求的存储器单元是否与对其执行读取重试操作的字线WL23属于相同层。当确定读取请求的存储器单元与对其执行读取重试操作的字线WL23属于相同层时(是)，过程进行到操作S490。当确定读取请求的存储器单元与对其执行读取重试操作的字线WL23属于不同的半导体层时(否)，过程进行到操作S495。
在操作S490中，可以基于存储在缓冲的读取偏移表322中的更新的读取电平来读取所选存储器单元。
在操作S495中，可以使用基于存储在缓冲的读取偏移表322中的缓冲的读取偏移和层读取偏移两者来设置的最优读取电平来读取所选存储器单元。
在执行读取重试操作的情况下，上面描述了防止在相同块中进行额外的读取重试操作的方法。
图20是示出根据本发明构思的实施例的闪存转换层(FTL)的结构的框图。参考图20，闪存转换层112包括字线分配管理器(WAM)410和扩展的映射表430。
字线分配管理器410包括写入缓冲器412和空闲块管理器414。空闲块是指非易失性存储器件120的存储器块，其能够立即存储从写入缓冲器412提供的数据。当存储器块(即，空闲块)的数量不足时，字线分配管理器410将垃圾收集请求发送到垃圾收集(GC)管理器420。响应于垃圾收集请求，垃圾收集管理器420执行垃圾收集操作以确保空闲块。
如上所述，本发明构思的存储器块包括其中与引导字线相对应的编程速度相对较低(即，低速访问模式)的区域以及其中与后续字线相对应的编程速度相对较高(即，高速访问模式)的区域。
当请求大带宽(BW)的写入操作时，空闲块管理器414可以执行高速访问模式，其中空闲块管理器414将写入缓冲器412的数据写入与非易失性存储器件120的后续字线相对应的区域中。当请求小带宽的写入操作时，空闲块管理器414可以执行低速访问模式，其中空闲块管理器414将写入缓冲器412的数据写入与非易失性存储器件120的引导字线相对应的区域中。
图21示出了取决于写入缓冲器的状态将数据刷新到存储器块的方法。参考图21，可以取决于利用率“μ”来确定要向其刷新缓冲数据的空闲块的区域。
首先，对于其利用率“μ”小于参考值μTH的写入缓冲器412a，将缓冲数据刷新到普通带宽区域(①)。普通带宽区域包括连接到引导字线的存储器单元。相反，对于其利用率“μ”为参考值μTH或更大的写入缓冲器412b，将缓冲数据刷新到空闲块的高带宽区域(②)。高带宽区域包括连接到后续字线的存储器单元。
另外，取决于从应用级别提供的数据是热数据还是冷数据，可以将数据选择性地存储在存储器块的高带宽区域或普通带宽区域中。
根据本发明构思的实施例，由于能够取决于半导体层在存储器块中的位置来调整一个存储器块中的存储器单元的编程或读取参数，因此可以改善访问速度，同时非易失性存储器件的可靠性降低被最小化。
尽管已经参考本发明构思的示例性实施例描述了本发明构思，但是对于本领域的普通技术人员而言显而易见的是，在不脱离在以下权利要求书中提出的本发明的精神和范围的前提下，可以对其进行各种改变和修改。

Claims (20)

1.一种访问包括存储器块的非易失性存储器件的方法，在存储器块中堆叠包括多个字线的多个半导体层，所述方法包括：
接收对存储器块的写入请求；
确定写入请求是否对应于存储器块中的一个或多个引导字线；
响应于写入请求被确定为与所述一个或多个引导字线相对应，在第一编程模式下对连接到所述一个或多个引导字线的存储器单元进行编程；以及
响应于写入请求被确定为与所述多个字线中的后续字线相对应，在第二编程模式下对连接到后续字线的存储器单元进行编程，
其中，利用第二编程参数执行第二编程模式，第二编程参数包括编程脉冲的数量、编程验证脉冲的数量、编程开始电压和编程结束电压中的至少一个，并且第二编程参数不同于第一编程模式的对应的第一参数。
2.根据权利要求1所述的方法，还包括：
读取对连接到所述一个或多个引导字线的存储器单元运行第一编程模式的编程结果信息，
其中，基于编程结果信息调整第一编程模式的对应的第一参数，以设置第二编程参数。
3.根据权利要求1所述的方法，
其中，存储器块的所述多个半导体层中的每个的字线被指定为所述一个或多个引导字线中的对应的一个。
4.根据权利要求3所述的方法，
其中，在所述多个半导体层的每个中首先访问所述多个半导体层的每个的所述字线。
5.根据权利要求1所述的方法，
其中，存储器块中包括的所述多个字线中仅有一个被指定为所述一个引导字线。
6.根据权利要求5所述的方法，
其中，所述一个引导字线对应于在存储器块中首先被访问的字线。
7.根据权利要求2所述的方法，
其中，后续字线与所述一个或多个引导字线中的一个存在于相同的半导体层中，以及
基于水平层相似性进一步调整第一编程模式的对应的第一参数，以设置第二编程参数。
8.根据权利要求2所述的方法，
其中，后续字线存在于与所述一个或多个引导字线中的一个的半导体层不同的半导体层中，以及
基于垂直层可变性进一步调整第一编程模式的对应的第一参数，以设置第二编程参数。
9.根据权利要求2所述的方法，
其中，编程结果信息包括用于每个编程循环的来自连接到所述一个或多个引导字线的存储器单元当中的、其阈值电压为验证电压或更高的编程单元的数量、其中其阈值电压为验证电压或更高的编程单元的数量超过参考值(TH)的编程循环的数量、以及针对每个目标状态的通过的编程循环的数量中的至少一个。
10.一种储存器件，包括：
非易失性存储器件，包括其中堆叠多个半导体层的存储器块；以及
储存控制器，被配置为：
将形成在所述多个半导体层中的多个字线分类并管理为一个或多个引导字线和所述一个或多个引导字线中的每个的后续字线，
在第一编程模式下对连接到所述一个或多个引导字线的存储器单元进行编程，
根据从在第一编程模式下对连接到所述一个或多个引导字线的存储器单元进行的编程获得的编程结果信息来生成第二编程参数，以及
利用第二编程参数在第二编程模式下对连接到后续字线的存储器单元进行编程，
其中，第二编程参数包括通过基于编程结果信息调整在第一编程模式中使用的第一编程参数的编程脉冲的数量、编程验证脉冲的数量、编程开始电压和编程结束电压中的至少一个而获得的值。
11.根据权利要求10所述的储存器件，
其中，所述储存控制器被配置为从非易失性存储器件获得编程结果信息。
12.根据权利要求11所述的储存器件，
其中，储存控制器被配置为将第二编程参数提供给非易失性存储器件。
13.根据权利要求10所述的储存器件，
其中，存储器块的每个半导体层的字线被指定为所述一个或多个引导字线的对应的一个。
14.根据权利要求10所述的储存器件，
其中，存储器块中包括的所述多个字线中仅有一个被指定为所述一个引导字线。
15.根据权利要求14所述的储存器件，
其中，当后续字线存在于与所述一个或多个引导字线中的一个的半导体层不同的半导体层中时，储存控制器被配置为基于垂直层相似性进一步调整第一编程参数的编程脉冲的数量、编程验证脉冲的数量、编程开始电压和编程结束电压中的所述至少一个，以设置后续字线的第二编程参数，以及
其中，当后续字线与所述一个或多个引导字线中的一个的半导体层存在于相同的半导体层中时，储存控制器被配置为基于水平层变化性进一步调整第一编程参数的编程脉冲的数量、编程验证脉冲的数量、编程开始电压和编程结束电压中的所述至少一个，以设置后续字线的第二编程参数。
16.一种储存器件，包括：
非易失性存储器件，包括具有彼此堆叠的多个半导体层的存储器块；以及
储存控制器，包括：
字线监视器，被配置为控制非易失性存储器件，使得对于对存储器块的一个或多个引导字线的访问请求，在第一编程模式下对与所述一个或多个引导字线连接的存储器单元进行编程，并且对于对所述一个或多个引导字线中的每一个的后续字线的访问请求，在第二编程模式下对与后续字线连接的存储器单元进行编程；以及
第二参数管理器，被配置为根据作为运行第一编程模式的结果而提供的编程结果信息生成用于第二编程模式的第二编程参数。
17.根据权利要求16所述的储存器件，
其中，字线监视器被配置为将在存储器块中首先选择的字线指定为所述一个引导字线。
18.根据权利要求16所述的储存器件，
其中，字线监视器被配置为将存储器块的所述多个半导体层中的每一个的字线指定为所述一个或多个引导字线中的对应的一个。
19.根据权利要求18所述的储存器件，
其中，储存控制器配置为：
响应于对应于低于参考访问速度的低速访问模式的访问请求而选择所述一个或多个引导字线；以及
响应于对应于等于或高于参考访问速度的高速访问模式的访问请求而选择后续字线。
20.根据权利要求19所述的储存器件，
其中，储存控制器还包括写入缓冲器，
其中，字线监视器被配置为取决于写入缓冲器的利用率来执行刷新操作，其中，在该刷新操作中将存储在写入缓冲器中的数据编程在存储器块中；以及
其中，当利用率低于参考值时，字线监视器被配置为选择所述一个或多个引导字线用于刷新操作。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355200B2 (en) 2020-08-18 2022-06-07 Micron Technology, Inc. Hybrid routine for a memory device
KR20230009988A (ko) * 2021-01-19 2023-01-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 반도체 메모리 디바이스
IT202200008348A1 (it) * 2022-04-27 2023-10-27 Sk Hynix Inc Dispositivo di memoria 3d
CN115686379B (zh) * 2022-12-14 2024-02-20 江苏华存电子科技有限公司 一种优化闪存中空白数据区管理的方法及系统

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102592668A (zh) * 2011-01-04 2012-07-18 三星电子株式会社 非易失性存储设备和系统及编程非易失性存储设备的方法
CN103325417A (zh) * 2012-03-23 2013-09-25 三星电子株式会社 非易失性存储器件、非易失性存储系统、及其编程方法
CN107045892A (zh) * 2015-11-26 2017-08-15 三星电子株式会社 非易失性存储器和包括非易失性存储器的存储装置
CN107369470A (zh) * 2016-02-26 2017-11-21 三星电子株式会社 存储设备的编程方法和使用其的存储系统
CN109003641A (zh) * 2017-06-07 2018-12-14 三星电子株式会社 存储设备及其操作方法
CN109712664A (zh) * 2017-10-26 2019-05-03 三星电子株式会社 包括用于检测字线缺陷的电路的存储装置及其操作方法
CN109785887A (zh) * 2017-11-14 2019-05-21 三星电子株式会社 非易失性存储器设备及其操作方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101633018B1 (ko) 2009-12-28 2016-06-24 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
JP5542737B2 (ja) 2011-05-12 2014-07-09 株式会社東芝 不揮発性半導体記憶装置
KR101938659B1 (ko) 2012-02-29 2019-01-15 삼성전자주식회사 불 휘발성 메모리 장치 및 그것을 포함한 메모리 시스템
US9142298B2 (en) 2013-02-11 2015-09-22 Sandisk Technologies Inc. Efficient smart verify method for programming 3D non-volatile memory
KR102068342B1 (ko) * 2013-03-07 2020-01-20 삼성전자주식회사 메모리 제어기 및 그것을 포함하는 메모리 시스템
KR102233810B1 (ko) * 2014-02-03 2021-03-30 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 워드라인 구동 방법
US8891303B1 (en) 2014-05-30 2014-11-18 Sandisk Technologies Inc. Method and system for dynamic word line based configuration of a three-dimensional memory device
US9343156B1 (en) 2015-06-25 2016-05-17 Sandisk Technologies Inc. Balancing programming speeds of memory cells in a 3D stacked memory
KR102387956B1 (ko) * 2015-09-09 2022-04-19 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템
US9548124B1 (en) 2015-10-14 2017-01-17 Sandisk Technologies Llc Word line dependent programming in a memory device
US10014063B2 (en) 2015-10-30 2018-07-03 Sandisk Technologies Llc Smart skip verify mode for programming a memory device
KR102420588B1 (ko) 2015-12-04 2022-07-13 삼성전자주식회사 비휘발성 메모리 장치, 메모리 시스템, 비휘발성 메모리 장치의 동작 방법 및 메모리 시스템의 동작 방법
US9691478B1 (en) * 2016-04-22 2017-06-27 Macronix International Co., Ltd. ReRAM array configuration for bipolar operation
US10158380B2 (en) * 2016-12-06 2018-12-18 Sandisk Technologies Llc ECC and read adjustment based on dynamic memory error model estimation
US9940232B1 (en) * 2017-02-08 2018-04-10 Seagate Technology Llc Post-program conditioning of stacked memory cells prior to an initial read operation

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102592668A (zh) * 2011-01-04 2012-07-18 三星电子株式会社 非易失性存储设备和系统及编程非易失性存储设备的方法
CN103325417A (zh) * 2012-03-23 2013-09-25 三星电子株式会社 非易失性存储器件、非易失性存储系统、及其编程方法
CN107045892A (zh) * 2015-11-26 2017-08-15 三星电子株式会社 非易失性存储器和包括非易失性存储器的存储装置
CN107369470A (zh) * 2016-02-26 2017-11-21 三星电子株式会社 存储设备的编程方法和使用其的存储系统
CN109003641A (zh) * 2017-06-07 2018-12-14 三星电子株式会社 存储设备及其操作方法
CN109712664A (zh) * 2017-10-26 2019-05-03 三星电子株式会社 包括用于检测字线缺陷的电路的存储装置及其操作方法
CN109785887A (zh) * 2017-11-14 2019-05-21 三星电子株式会社 非易失性存储器设备及其操作方法

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