CN109712664A - 包括用于检测字线缺陷的电路的存储装置及其操作方法 - Google Patents

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Abstract

提供了一种包括用于检测字线缺陷的电路的存储装置及其操作方法。所述存储装置包括：存储单元阵列，其包括设置在衬底上的第一存储单元和位于第一存储单元上方的第二存储单元；连接到第一存储单元的第一字线和连接到第二存储单元的第二字线，第二字线设置在第一字线上方；以及字线缺陷检测电路，其被配置为在将第一电压施加到第一字线时监测泵激时钟信号的脉冲的数目以检测第一字线的缺陷。电压发生器被配置为当泵激时钟信号的脉冲的数目小于基准值时，将与第一电压不同的第二电压施加到第二字线以对第二存储单元进行编程。

Description

包括用于检测字线缺陷的电路的存储装置及其操作方法
相关申请的交叉引用
本申请要求于2017年10月26日在韩国知识产权局提交的韩国专利申请No.10-2017-0140000的优先权，其公开内容通过引用整体并入本文。
技术领域
本公开涉及一种包括用于检测字线缺陷的电路的存储装置及其操作方法。
背景技术
存储装置是可以存储数据并且可以在需要时读取数据的贮存装置。存储装置可以粗略地分类为非易失性存储器(NVM)和易失性存储器(VM)，在非易失性存储器中，即使在未被供电时，所存储的数据也不消失，在易失性存储器中，当未被供电时，所存储的数据消失。
为了控制在存储装置中设置的多个存储单元，可以在存储装置内部设置并使用各种布线。这些布线的示例可以包括与存储单元连接的位线和字线。
随着存储装置的尺寸越来越小型化，在其中布置的布线之间的间隔也变窄。因此，可能发生各种缺陷，比如将彼此绝缘的布线发生电连接的桥接缺陷。由于这些缺陷导致存储装置的操作性能劣化，因此需要进行改善缺陷的研究。
发明内容
本公开的一方面提供了一种具有改善的数据存储可靠性和操作性能的存储装置。
本公开的另一方面提供了一种用于操作具有改善的数据存储可靠性和操作性能的存储装置的方法。
根据本公开的一些方面，提供了一种存储装置。所述存储装置包括：存储单元阵列，所述存储单元阵列包括设置在衬底上的第一存储单元和在第一存储单元上方的第二存储单元；连接到所述第一存储单元的第一字线和连接到所述第二存储单元的第二字线，所述第二字线设置在所述第一字线上方；时钟发生器，所述时钟发生器被配置为当泵激电压低于基准泵激电压时生成泵激时钟信号；电压发生器，所述电压发生器被配置为响应于所述泵激时钟信号生成所述泵激电压，并基于泵激电压生成第一电压和与所述第一电压不同的第二电压；以及字线缺陷检测电路，所述字线缺陷检测电路被配置为在将所述第一电压施加到所述第一字线时监测所述泵激时钟信号的脉冲的数目以检测第一字线的缺陷。所述电压发生器被配置为当所述泵激时钟信号的脉冲的数目小于基准值时将所述第二电压施加到所述第二字线以对所述第二存储单元进行编程。
根据本公开的一些方面，提供了一种用于操作存储装置的方法。用于操作存储装置的所述方法包括：提供存储单元阵列，所述存储单元阵列包括设置在衬底上的第一存储单元、连接到所述第一存储单元的第一字线、设置在所述第一存储单元上方的第二存储单元、以及设置在所述第一字线上方并连接到所述第二存储单元的第二字线；当泵激电压低于基准泵激电压时生成泵激时钟信号；响应于所述泵激时钟信号生成泵激电压，基于所述泵激电压生成第一电压且生成与所述第一电压不同的第二电压；通过在将所述第一电压施加到所述第一字线时监测所述泵激时钟信号的脉冲的第一数目来检测第一字线的缺陷；当所述泵激时钟信号的脉冲的第一数目小于第一基准值时，通过将所述第二电压施加到所述第二字线来对第二存储单元进行编程。
根据本公开的一些方面，提供了一种存储装置。所述存储装置包括：存储单元阵列，所述存储单元阵列包括设置在衬底上的第一存储单元、设置在所述第一存储单元上方的第二存储单元、以及设置在所述第二存储单元上方的第三存储单元；连接到所述第一存储单元的第一字线、连接到所述第二存储单元的第二字线和连接到所述第三存储单元的第三字线，所述第二字线设置在所述第一字线上方，所述第三字线设置在所述第二字线上方；时钟发生器，所述时钟发生器被配置为当泵激电压低于基准泵激电压时生成泵激时钟信号；电压发生器，所述电压发生器被配置为响应于所述泵激时钟信号生成所述泵激电压，并基于所述泵激电压生成第一编程电压和与所述第一编程电压不同的第二编程电压；字线缺陷检测电路，所述字线缺陷检测电路被配置为在将所述第一编程电压施加到所述第一字线时监测所述泵激时钟信号的脉冲的第一数目以检测所述第一字线的缺陷。当所述泵激时钟信号的脉冲的第一数目小于第一基准值时，所述字线缺陷检测电路被配置为在将所述第一编程电压施加到所述第二字线时监测所述泵激时钟信号的脉冲的第二数目以检测所述第二字线的缺陷。所述电压发生器被配置为当所述泵激时钟信号的脉冲的第二数目小于第一基准值时，将所述第二编程电压施加到所述第三字线以对所述第三存储单元进行编程。
附图说明
通过参考附图详细描述本公开的示例性实施例，本公开的上述和其他方面及特征将变得更加明显，其中：
图1是示出了根据一些实施例的非易失性存储系统的框图；
图2是用于说明根据一些实施例的图1的非易失性存储装置的框图；
图3是用于说明根据一些实施例的图2的电压发生器的框图；
图4是用于说明根据一些实施例的图2和图3的泵激时钟信号的图；
图5是用于说明根据一些实施例的图2的通过-失败判定电路的框图；
图6和图7是用于说明图2的存储单元阵列的图；
图8和图9是用于说明根据一些实施例的非易失性存储装置的字线缺陷检测操作的图；
图10是示出了根据一些实施例的非易失性存储装置的操作的流程图；
图11和图12是用于具体说明根据一些实施例的在图10中示出的非易失性存储装置的操作的图；
图13是用于说明根据一些实施例的非易失性存储装置的操作的流程图；
图14和图15是用于具体说明根据一些实施例的在图13中示出的非易失性存储装置的操作的图；
图16是用于说明根据一些实施例的非易失性存储装置的操作的流程图；
图17和图18是用于具体说明根据一些实施例的在图16中示出的非易失性存储装置的操作的图；
图19是用于说明根据特定实施例的在图16中示出的非易失性存储装置的操作的效果的图。
具体实施方式
通过参考以下对优选实施例的详细描述和附图，可以更容易理解本公开的优点和特征以及实现它们的方法。然而，本公开可以以许多不同的形式实施，并且不应该被解释为限于这里阐述的实施例。在附图中，为了清楚起见，放大了层和区域的厚度。
图1是示出了根据一些实施例的非易失性存储系统的框图。
参考图1，非易失性存储系统包括存储器控制器200和非易失性存储装置100。图1所示的非易失性存储系统的示例可以包括基于闪存的数据存储介质，例如存储卡、USB存储器和SSD(固态硬盘)，但不限于这些示例。
存储器控制器200可以连接到主机(HOST)和非易失性存储装置100。如图所示的，存储器控制器200可以被配置为响应于来自主机(HOST)的请求来访问非易失性存储装置100。存储器控制器200可以被配置为在非易失性存储装置100和主机(HOST)之间提供接口。此外，存储器控制器200可以被配置为驱动用于控制非易失性存储装置100的固件。
存储器控制器200可以控制非易失性存储装置100的操作。具体地，存储器控制器200可以沿着连接到非易失性存储装置100的输入/输出线提供命令(CMD)、地址(ADDR)、控制信号(CTRL)和数据(DATA)。
由存储器控制器200提供给非易失性存储装置100的控制信号(CTRL)可以包括例如但不限于芯片使能(chip enable)(CE)、光使能(light enable)(WE)、读取使能(readenable)(RE)等。
存储器控制器200还可以包括校正非易失性存储装置100的错误位的纠错码(ECC)电路。ECC电路可以校正数据中包括的错误位。然而，本公开不限于此，ECC电路可以根据需要被提供为非易失性存储装置100的一部分。
存储器控制器200和非易失性存储装置100中的每个可以被提供为一个芯片、一个封装件、一个模块等。例如，存储器控制器200和非易失性存储装置100可以使用如下封装来安装：诸如堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料带布线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、叠片内裸片封装(die in waffle pack)、晶片内裸片形式(die in waferform)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四边扁平封装(MQFP)、薄型四边扁平封装(TQFP)、小外形封装(SOIC)、缩小型小外形集成封装(SSOP)、薄型小外形封装(TSOP)、薄型四边扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)和晶片级处理堆叠封装(WSP)。
在下文中，将参考图2更具体地描述非易失性存储装置100的配置。
图2是用于说明根据一些实施例的图1的非易失性存储装置的框图。
参考图2，非易失性存储装置100包括字线缺陷检测电路120、地址译码器130、输入/输出电路140、控制逻辑150、存储单元阵列160和电压产生单元170。
非易失性存储装置100可以包括但不限于例如NAND闪存、垂直型NAND(VNAND)、NOR闪存、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁电阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移矩随机存取存储器(STT-RAM)等。在下文中，将通过非易失性存储装置100是垂直NAND闪存(VNAND)的示例来描述本公开的技术构思。然而，根据本公开的技术构思的范围不限于这些示例。也就是说，根据本公开的技术构思的实施例能够应用于上述非易失性存储器。
字线缺陷检测电路120可以检测设置在存储单元阵列160中的布线的缺陷。具体地，字线缺陷检测电路120可以例如使用泵激(pumping)时钟信号(CLK_P)检测在设置在存储单元阵列160中的位线和字线中存在的缺陷。以这种方式，当字线缺陷检测电路120检测到缺陷时，字线缺陷检测电路300可以将缺陷信息提供给控制逻辑150。
电压产生单元170可以包括电压发生器110和时钟发生器111。
电压发生器110可以生成用于运行非易失性存储装置100所需的工作电压(Vg)。工作电压(Vg)的示例包括但不限于编程电压、通过电压(passvoltage)、读取电压、读取通过电压、验证电压、擦除电压、公共源极线电压、阱偏置电压等。电压发生器110可以生成对布置在存储单元阵列160中的存储单元中的新数据进行编程、读取存储在存储单元中的数据、或者擦除存储在存储单元中的数据所需的字线电压。在下文中，将参考图3更具体地描述电压发生器110。
存储单元阵列160的多个存储单元可以设置在衬底中的p型阱区(例如，袋状p阱)中。
时钟发生器111可以基于在编程操作或擦除操作期间从非易失性存储装置100的外部接收的系统时钟信号(CLK)(或外部时钟信号)和从电压发生器110接收的判定信号(DET)来生成一个或更多个泵激时钟信号(CLK_P)。输入到时钟发生器111的系统时钟(CLK)可以用于向非易失性存储装置100的其他电路提供定时，并且可以基于输入到非易失性存储装置100的时钟信号来生成。作为示例，当电压发生器110的泵激电压信号(或泵激电压)(Vp)低于基准泵激电压(Vpump_REF)时，时钟发生器111可以生成泵激时钟信号(CLK_P)。在这种情况下，泵激电压(Vp)的电平和基准泵激电压(Vpump_REF)的电平可以是正值。作为另一示例，当电压发生器110的负泵激电压(-Vp)高于负基准泵激电压(-Vpump_REF)时，时钟发生器111可以生成泵激时钟信号(CLK_P)。在这种情况下，负泵激电压(-Vp)的电平和负基准泵激电压(-Vpump_REF)的电平可以是负值。泵激时钟信号(CLK_P)可以包括多个脉冲，并且可以通过如下方式来生成：将提供系统时钟信号(CLK)的输入端连接到提供泵激时钟信号(CLK_P)的输出端以响应于判定信号DET来选择性地将系统时钟信号(CLK)传递到该输出端。稍后将给出其具体示例。
图3是用于说明根据一些实施例的图2的电压发生器的框图。
参考图3，电压发生器110可以包括电荷泵112、判定信号发生器113和调节器114。
电荷泵112可以包括多个电荷泵电路和控制电路。多个电荷泵电路中的每个电荷泵电路可以由控制电路启用或禁用，并且可以通过利用从时钟发生器111提供的泵激时钟信号(CLK_P)以及电源电压(Vcc)来执行电荷泵激操作。例如，电荷泵112可以通过使用一个或更多个泵激时钟信号(CLK_P)来生成多个泵激电压信号(Vp)。
调节器114调节从电荷泵112输出的泵激电压信号(Vp)，以生成工作电压(Vg)，并且可以通过地址译码器(图2的130)将所生成的工作电压(Vg)提供给存储单元阵列(图2的160)。
判定信号发生器113可以通过比较从电荷泵112输出的泵激电压信号(Vp)与基准泵激电压(Vpump_REF)来生成判定信号(DET)。所生成的判定信号(DET)被提供给时钟发生器111，并且可以用于生成泵激时钟信号(CLK_P)。例如，泵激电压信号(Vp)可以包括多个泵激电压信号(Vp)，基准泵激电压(Vpump_REF)可以包括多个基准泵激电压(Vpump_REF)。
在下文中，将参考图4一起更具体地描述生成泵激时钟信号(CLK_P)的过程。
图4是用于说明根据一些实施例的图2和图3的泵激时钟信号的图。
参考图3和图4，判定信号发生器113可以将从电荷泵112输出的泵激电压信号(Vp)与基准泵激电压(Vpump_REF)进行比较，来生成判定信号(DET)。例如，如图4中所示，判定信号(DET)可以在泵激电压信号(Vp)上升和/或下降的部分之中的泵激电压信号(Vp)低于基准泵激电压(Vpump_REF)的部分中保持高电平(即，逻辑高电平)，并且可以在其他部分中保持低电平(即，逻辑低电平)。
由判定信号发生器113生成的判定信号(DET)被提供给时钟发生器111，时钟发生器111可以计算(例如，AND计算)系统时钟信号(CLK)和判定信号(DET)以生成泵激时钟信号(CLK_P)。因此，如图4所示，在泵激时钟信号(CLK_P)中，在电荷泵112生成用于产生工作电压(Vg)的泵激电压信号(Vp)的部分(即，其中工作电压(Vg)被施加到存储单元阵列(图2的160)的部分)中，存在脉冲形式的信号。
虽然上面已经使用图3和图4描述了生成运行非易失性存储装置100所需的工作电压(Vg)并生成用于生成泵激时钟信号(CLK_P)的判定信号(DET)的电压发生器110的示例配置，但是实施例不限于此。可以根据需要不同地修改和提供电压发生器110的配置。
再次参考图2，通过-失败判定电路120可以从电压发生器110接收泵激时钟信号(CLK_P)并监测泵激时钟信号(CLK_P)，以判定包括在存储单元阵列160中的布线存在缺陷。具体地，通过-失败判定电路120从时钟发生器111接收泵激时钟信号(CLK_P)，在一段时间内将所接收的泵激时钟信号(CLK_P)的脉冲数目与基准值(REF_C)进行比较(例如，在将编程电压施加到相应的字线的同时，在将擦除电压施加到衬底中的阱区的同时，或者在将通过电压施加到与执行编程操作的字线相邻的字线的同时)，并且可以判定正在被施加工作电压(Vg)的存储单元阵列160中的布线的缺陷。更具体地，通过-失败判定电路120将包括在泵激时钟信号(CLK_P)中的脉冲的数目与基准值(REF_C)进行比较，以判定正在被施加工作电压(Vg)的存储单元阵列160中的字线(图7中的WL1至WL8)的缺陷。例如，基准值(REF_C)可以存储在非易失性存储装置100或存储器控制器200中包括的寄存器中。
如果判定出在特定字线(图7的WL1至WL8)中存在缺陷，则通过-失败判定电路120可以以通过-失败结果信号(pass-fail result signal)(P/F)的形式向控制逻辑150提供表示在特定字线(图7的WL1至WL8)中存在缺陷的信号或者表示需要将包括缺陷字线(图7的WL1至WL8)的存储块(BLK1至BLKz)作为不良产品进行处理的信号。
在下文中，将参考图5更详细地描述通过-失败判定电路120。
图5是用于说明根据一些实施例的图2的通过-失败判定电路的框图。
参考图5，通过-失败判定电路120可以包括计数器121和比较器122。
计数器121接收泵激时钟信号(CLK_P)，对包括在泵激时钟信号(CLK_P)中的脉冲的数目(C1)进行计数，并且可以输出其结果。具体地，计数器121接收泵激时钟信号(CLK_P)，对包括在泵激时钟信号(CLK_P)的每个周期中的脉冲的数目(C1)进行计数，并且可以输出其结果。
比较器122可以对基准值(REF_C)和从计数器121提供的泵激时钟信号(CLK_P)中包括的脉冲的数目(C1)进行比较，从而生成并输出通过-失败结果信号(P/F)。在一些实施例中，当包括在泵激时钟信号(CLK_P)中的脉冲的数目(C1)大于或等于基准值(REF_C)时，比较器122可以生成并输出通过-失败结果信号(P/F)形式的表示一条或更多条特定字线(图7的WL1至WL8)存在缺陷的信号，或者表示包括缺陷字线(图7的WL1至WL8)的一个或更多个存储块(BLK1至BLKz)作为缺陷块的信号。稍后将给出其更具体的描述。
已经参考图5描述了监测泵激时钟信号(CLK_P)以判定包括在存储单元阵列160中的布线的缺陷的通过-失败判定电路120的示例性配置。然而，实施例不限于此。可以根据需要不同地修改和提供通过-失败判定电路120的配置。
再次参考图2，地址译码器130可以响应于地址(ADDR)选择多个存储块(BLK1至BLKz)中的一个存储块。这里，地址(ADDR)可以包括多个地址。另外，地址译码器130可以通过多条字线(WL)、至少一条串选择线(SSL)和至少一条接地选择线(GSL)连接到存储单元阵列160。地址译码器130可以使用译码后的行地址来选择字线(WL)、串选择线(SSL)和接地选择线(GSL)中的一个。此外，地址译码器130可以对地址(ADDR)中的列地址进行译码。这里，译码后的列地址可以被发送到输入/输出电路140。在一些实施例中，地址译码器130可以包括行译码器、列译码器、地址缓冲器等。
输入/输出电路140可以经由位线(BL)连接到存储单元阵列160。可以提供输入/输出电路140以从地址译码器130接收译码后的列地址。输入/输出电路140可以使用译码后的列地址来选择位线(BL)。
输入/输出电路140可以包括多个页面缓冲器，该多个页面缓冲器在非易失性存储装置100执行编程操作时存储要被编程的数据，或者在执行读取操作时存储多个读取数据。这里，多个页面缓冲器中的每个可以包括多个锁存器。在编程操作期间，存储在多个页面缓冲器中的数据可以被编程到与经由位线(BL)选择的存储块相对应的页面(例如，一组存储单元)。在读取操作时，从与所选的存储块相对应的页面读取的数据可以经由位线(BL)存储在页面缓冲器中。此外，输入/输出电路140可以从存储单元阵列160的第一区域读取数据，并且可以将读取的数据存储在存储单元阵列160的第二区域中。例如，可以提供输入/输出电路140来执行回拷贝(copy-back)。
控制逻辑150可以控制非易失性存储装置100的整体操作(编程、读取、擦除等)。具体地，控制逻辑150可以在非易失性存储装置100的操作期间控制电压发生器110、通过-失败判定电路120、地址译码器130和输入/输出电路140。控制逻辑150可以响应于外部输入的控制信号(CTRL)或命令(CMD)来操作。
存储单元阵列160可以被提供为例如三维存储阵列结构。三维存储阵列可以具有垂直方向性，并且可以包括多个垂直NAND串，在垂直NAND串中，至少一个存储单元位于另一个存储单元上。至少一个存储单元可以包括例如电荷俘获层。每个垂直NAND串可以包括位于存储单元上方的至少一个选择晶体管。至少一个选择晶体管具有与存储单元相同的结构，并且可以与存储单元一起单片地形成。术语单片指三维阵列的每个层级的层直接沉积在三维阵列的较低层级的层上。
三维存储阵列包括多个层级，并且可以布置在层级之间共享的字线或位线。非易失性存储装置100可以是其中电荷存储层是由导电浮置栅极构成的闪存装置，或者其中电荷存储层是由绝缘膜构成的电荷俘获闪存(CTF)存储装置。在下文中，将基于非易失性存储装置100是垂直型NAND闪存装置的假设作为示例来进行描述。
存储单元阵列160可以包括多个存储块(BLK1至BLKz)。存储块(BLK1至BLKz)中的每个存储块通过多条字线(WL)、至少一条串选择线(SSL)和至少一条接地选择线(GSL)连接到地址译码器130，并且可以通过多条位线(BL)连接到输入/输出电路140。在一些实施例中，多条字线(WL)可以具有堆叠的板状结构。
多个存储块(BLK1至BLKz)中的每个存储块可以具有多个三维结构的串，该三维结构沿着第一方向和与第一方向不同的第二方向布置在衬底上并且沿垂直于由第一方向和第二方向形成的平面的第三方向布置。这里，多个串中的每个串可以包括串联连接在位线与公共源极线(CSL)之间的至少一个串选择晶体管、多个存储单元和至少一个接地选择晶体管。这里，多个存储单元中的每个可以存储至少一个位。在一些实施例中，至少一个虚拟单元可以被包括在至少一个串选择晶体管和多个存储单元之间。在一些实施例中，至少一个虚拟单元可以被包括在多个存储单元和至少一个接地选择晶体管之间。在下文中，将参考图6和图7更详细地描述存储单元阵列160的存储块(BLK1至BLKz)。
图6和图7是用于说明图2的存储单元阵列的图。
参考图6，存储块(BLK1)可以沿垂直于衬底(SUB)的方向形成。例如，可以在衬底(SUB)中形成包含杂质的n+掺杂区。
栅电极165和绝缘膜164可以交替地堆叠在衬底(SUB)上。数据存储膜161可以形成在栅电极165和绝缘膜164之间。
柱可以在垂直方向上穿透栅电极165和绝缘膜164。如图所示的，柱可以形成为V形。柱可以通过栅电极165和绝缘膜164连接到衬底(SUB)。柱的内部是填充电介质图案163，并且可以由诸如氧化硅的绝缘材料制成。柱的外部是竖直有源图案162，并且可以由沟道半导体制成。
存储块(BLK1)的栅电极165可以连接到接地选择线(GSL)、多条字线(WL1到WL8)和串选择线(SSL)。形成在存储块(BLK1)的柱外部的竖直有源图案162可以连接到多条位线(BL1至BL3)。虽然图6示出了一个存储块(BLK1)具有两条选择线(GSL和SSL)、八条字线(WL1至WL8)和三条位线(BL1至BL3)的配置，但是实施例不限于此。如果需要，可以不同地修改和提供布线的数目。
图7是存储块(BLK1)的示例性等效电路图。参考图7，单元串(NS11至NS33)可以设置在位线(BL1至BL3)和公共源极线(CSL)之间。每个单元串(例如，NS11)可以包括接地选择晶体管(GST)、多个存储单元(MC1至MC8)和串选择晶体管(SST)。
串选择晶体管(SST)可以连接到串选择线(SSL)。串选择线(SSL)可以分为第一串选择线至第三串选择线(SSL1至SSL3)。接地选择晶体管(GST)可以连接到第一接地选择线至第三接地选择线(GSL1至GSL3)。在一些实施例中，第一接地选择线至第三接地选择线(GSL1至GSL3)可以彼此连接。串选择晶体管(SST)可以连接到位线(BL)，接地选择晶体管(GST)可以连接到公共源极线(CSL)。
多个存储单元(MC1至MC8)可以分别连接到对应的字线(WL1至WL8)。连接到一条字线并且被同时编程的一组存储单元可以称为页面(page)。如图所示的，存储块(BLK1)可以包括多个页面。另外，多个页面可以连接到一条字线。参考图7，与公共源极线(CSL)相距相同高度的字线(例如，WL4)可以共同连接到三个页面。
这些页面可以是数据编程和读取的单位(unit)，并且存储块(BLK1)可以是数据擦除的单位。也就是说，当非易失性存储装置执行编程或读取操作时，可以编程或读取以页为单位的数据，并且当非易失性存储装置执行擦除操作时，可以以存储块为单位擦除数据。例如，可以一次性擦除在一个存储块中包括的所有存储单元(MC1至MC8)中存储的数据。
存储单元(MC1至MC8)中的每个存储单元可以存储一位数据或两位或更多位数据。能够在一个存储单元(MC1到MC8)中存储一位数据的存储单元可以被称为单层单元(SLC)或单一位单元。能够在一个存储单元中存储两个或更多个位的数据的存储单元可以被称为多层单元(MLC)或多位单元。在2位MLC的情况下，两个页面数据可以存储在一个物理页面中。因此，六个页面数据可以存储在连接到字线(WL4)的存储单元(MC4)中。
这里，下面将参考图3、图8和图9具体描述非易失性存储装置100的字线缺陷检测操作。
图8和图9是用于说明根据一些实施例的非易失性存储装置的字线缺陷检测操作的图。
首先，参考图2、图3和图8，当存储块(BLK)中包括的字线(WL(n-1)、WLn和WL(n+1))中没有缺陷时，电荷泵112输出正常泵激电压信号(Vp_n)，并且判定信号发生器113将从电荷泵112输出的正常泵激电压信号(Vp_n)与基准泵激电压(Vpump_REF)进行比较，以生成判定信号(DET)。时钟发生器111可以使用从判定信号发生器113输出的判定信号(DET)，根据系统时钟信号(CLK)生成泵激时钟信号(CLK_P)。由于这已经在上面参考图4进行了描述，所以将不提供更具体的描述。
参考图2、图3和图9，如果在如图所示的存储块(BLK)中包括的字线(WL(n-1)、WLn和WL(n+1))中存在桥接(B)缺陷，则电荷泵112可以输出桥接泵激电压信号(Vp_b)。与正常泵激电压信号(Vp_n)相比，桥接泵激电压信号(Vp_b)可能要花费时间来达到目标电压，但这可能是因为字线(WL(n-1)、WLn和WL(n+1))通过桥接(B)彼此相互连接，而导致发生电流泄露。例如，由于在至少一条相邻字线(WL(n-1)、WLn和WL(n+1))之间产生的桥接(B)，所以电荷泵112可能花费更多时间来生成目标电平电压。
当发生这种现象时，电荷泵112可能花费更多时间来达到基准泵激电压(Vpump_REF)。因此，与在相邻字线(WL(n-1)、WLn和WL(n+1))之间没有缺陷的正常情况(图8)相比，判定信号(DET)的周期可能变得更长。因此，与在相邻字线(WL(n-1)、WLn和WL(n+1))之间没有缺陷的正常情况(图8)相比，包括在泵激时钟信号(CLK_P)中的脉冲的数目变得更多。例如，在图8和图9的示例中，包括在泵激时钟信号(CLK_P)中的脉冲的数目从1增加到3。
根据本实施例的非易失性存储装置100可以使用此原理来检测存储块(BLK)中的字线(WL(n-1)、WLn和WL(n+1))的缺陷。例如，当基准值(图5的REF_C)被预设为2时，如果如图8所示的，包括在泵激时钟信号(CLK_P)中的脉冲的数目是1，则非易失性存储装置100可以确定存储块(BLK)中的字线(WL(n-1)、WLn和WL(n+1))为正常。此外，如果如图9所示的，包括在泵激时钟信号(CLK_P)中的脉冲的数目是3，则非易失性存储装置100可以确定存储块(BLK)中的字线(WL(n-1)、WLn和WL(n+1))中存在缺陷。例如，通过将包括在泵激时钟信号(CLK_P)中的脉冲的数目(图5的C1)与基准值(图5的REF_C)进行比较，能够检测出存储块(BLK)中的字线(WL(n-1)、WLn和WL(n+1))中是否存在缺陷。
尽管为了方便理解，在图9中清楚区分地示出了正常泵激电压信号(Vp_n)和桥接泵激电压信号(Vp_b)，但是电荷泵112的实际输出可以被提供为与图示的情况不同。例如，电荷泵112的输出可以被修改并且被提供给其中包括在泵激时钟信号(CLK_P)中的脉冲的数目增多的任何其他配置。
在下文中，将以非易失性存储装置100通过与主机(HOST)通信来编程数据、读取数据和擦除数据的用户模式，描述检测存储块(BLK)中的字线(WL(n-1)、WLn和WL(n+1))中是否存在缺陷的操作。
首先，将参考图10至图12描述在执行擦除操作期间检测存储块(BLK)中的字线(WL(n-1)、WLn和WL(n+1))中是否存在缺陷的操作。接下来，将参考图13至图15描述在执行编程操作期间检测存储块(BLK)中的字线(WL(n-1)、WLn和WL(n+1))中是否存在缺陷的操作。
图10是示出了根据一些实施例的非易失性存储装置100的操作的流程图。图11和图12是用于具体说明根据一些实施例的在图10中示出的非易失性存储装置100的操作的图。
参考图10，计数器被重置(S100)。例如，参考图5，通过-失败判定电路120可以重置计数器121以执行新的缺陷检测操作。
接下来，参考图10，执行擦除操作，同时对包括在泵激时钟信号(CLK_P)中的脉冲的数目进行计数(S110)。例如，参考图2和图6，为了擦除存储单元阵列160中包括的存储块(例如，BLK1)，电压发生器110生成提供给p阱区的第一擦除电压(Vpwell)以及提供给存储块(BLK1)中的字线(例如，WL8至WL1)的比第一擦除电压小的第二擦除电压。此时，通过-失败判定电路120可以对包括在泵激时钟信号(CLK_P)中的脉冲的数目进行计数，同时将第一擦除电压和第二擦除电压分别施加到p阱区和存储块(BLK1)中的字线(WL1到WL8)。
接下来，参考图10，判定包括在泵激时钟信号(CLK_P)中的脉冲的数目是否大于或等于基准值(REF_C)(S120)。
因此，当包括在泵激时钟信号(CLK_P)中的脉冲的数目大于或等于基准值(REF_C)时，由于在至少一条字线中存在缺陷的可能性高，所以在将包括字线(WL2)的存储块(BLK1)指定为坏块(S130)之后，终止擦除操作。
相反地，当包括在泵激时钟信号(CLK_P)中的脉冲的数目小于基准值(REF_C)时，由于判定出字线(WL8至WL1)中没有缺陷，所以验证是否完成了对存储块(BLK1)的字线(WL8至WL1)的擦除操作(S140)。当验证的结果是对字线(WL8至WL1)的擦除操作失败(S150-失败)时，通过向p阱区施加比先前施加的第一擦除电压大的擦除电压来再次重复上述擦除操作。当验证的结果是特定擦除电压被施加到p阱区且对字线(WL8到WL1)的擦除操作仍然失败(S150-失败)时，可以不再重复上述擦除操作，并且可以停止擦除操作。当对存储块(BLK1)中的字线(WL8至WL1)的擦除操作已通过(S150-通过)时，终止擦除操作(S150-通过)。
例如，参考图2，通过-失败判定电路120可以判定包括在泵激时钟信号(CLK_P)中的脉冲的数目是否大于或等于基准值(REF_C)。
当包括在泵激时钟信号(CLK_P)中的脉冲的数目大于或等于基准值(REF_C)时，通过-失败判定电路120可以以通过-失败结果信号(P/F)的形式将如下通知提供给控制逻辑150，即需要将包括被施加第二擦除电压的缺陷字线(WL2)的存储块(BLK1)指定为坏块。
相反地，当包括在泵激时钟信号(CLK_P)中的脉冲的数目小于基准值(REF_C)时，控制逻辑150验证存储块(BLK1)的擦除操作是否已经完成，并且可以重复擦除操作，直到在特定擦除电压下完成擦除操作为止。
在下文中，参考图11和图12，将对字线中不存在缺陷的情况和存在缺陷的情况进行比较。
首先，图11是存储块(BLK1)中的字线(WL8至WL1)中不存在缺陷的情况下的时序图。
参考图11，在第一部分(E1)中启用用户模式信号(RnBx)，并且可以将第一擦除电压施加到衬底(例如，衬底的p阱区)，用于擦除存储块(BLK1)中的存储单元的数据。此时，可以将比第一擦除电压小的第二擦除电压施加到存储块(BLK1)中的字线(WL8至WL1)。
在第二部分(E2)中，当第二擦除电压达到目标电压时，启用时钟计数信号(CLKCNT)，并且可以开始对泵激时钟信号(CLK_P)进行计数。由于字线(WL8至WL1)中没有缺陷，所以可以连续执行擦除操作直到第三部分(E3)。在一些实施例中，可以通过多次向存储单元阵列(例如，向p阱区和字线)重复施加预定的擦除电压来执行这些擦除操作。
当完成存储块(BLK1)的擦除操作时，可以通过在第四部分(E4)中停止施加擦除电压之后禁用用户模式信号(RnBx)来完成擦除操作。在第四部分(E4)中，非易失性存储装置100可以被验证是否可以执行已经完成的擦除操作。在执行此操作时，由于在字线中没有发现缺陷，所以通过-失败结果信号(P/F)可以保持禁用状态。
接下来，图12是当在至少一条字线(例如，WL2)中存在缺陷时的时序图。
参考图12，在第一部分(E1)中启用用户模式信号(RnBx)，并且可以将第一擦除电压(Vpwell)施加到p阱区以用于存储块(BLK1)的擦除操作。此时，可以将比第一擦除电压小的第二擦除电压施加到存储块(BLK1)中的字线(WL8至WL1)。
在第二部分(E2)中，启用时钟计数信号(CLK CNT)并且可以开始对泵激时钟信号(CLK_P)进行计数。在这种情况下，由于泵激时钟信号(CLK_P)的脉冲数目大于或等于基准值(REF_C)，因此可以判定出在字线(WL2)中存在缺陷。
因此，与上面参考图11描述的情况不同，可以在第三部分(E3)中直接停止擦除操作。例如，停止向p阱区施加第一擦除电压(Vpwell)，并且也可以停止向字线(WL8至WL1)施加第二擦除电压。此外，可以启用通过-失败结果信号(P/F)，并且可以将存储块(BLK1)指定为坏块。然后，由于立即禁用用户模式信号(RnBx)，所以可以停止存储块(BLK1)的擦除操作。如上所述，当在执行擦除操作期间发现字线缺陷时，通过立即停止施加擦除电压，能够阻止不必要的功耗。
图13是用于说明根据一些实施例的非易失性存储装置的操作的流程图。图14和图15是用于具体说明根据一些实施例的在图13中示出的非易失性存储装置的操作的图。
参考图13，计数器被重置(S200)。例如，参考图5，通过-失败判定电路120可以重置计数器121以执行新的缺陷检测操作。
接下来，参考图13，执行编程操作，同时对包括在泵激时钟信号(CLK_P)中的脉冲的数目进行计数(S210)。例如，参考图2和图7，电压发生器110可以生成要提供给字线(WL1至WL8)中的字线(例如，WL2)的编程电压，以对连接到字线(WL2)的存储单元(MC2)或包括存储单元(MC2)的存储单元的页面进行编程。此时，通过-失败判定电路120可以对包括在泵激时钟信号(CLK_P)中的脉冲的数目进行计数，同时将编程电压施加到字线(WL1至WL8)中的字线(WL2)。
接下来，参考图13，判定包括在泵激时钟信号(CLK_P)中的脉冲的数目是否大于或等于基准值(REF_C)(S220)。
因此，当包括在泵激时钟信号(CLK_P)中的脉冲的数目大于或等于基准值(REF_C)时(S220-是)，因为字线(WL2)中存在缺陷的可能性高，所以在将包括字线(WL2)的存储块指定为坏块(S230)之后，终止编程操作。
相反地，当包括在泵激时钟信号(CLK_P)中的脉冲的数目小于基准值(REF_C)时(S220-否)，因为判定出字线(WL2)中没有缺陷，所以验证字线(WL2)或页面的存储单元的编程操作是否已经完成(S240)。这可以包括执行字线WL2的存储单元页面的读取验证，以判定在该编程步骤中要编程的那些存储单元已经充分增加了它们的阈值电压。当验证的结果是对字线(WL2)的编程操作还未完成(S250-失败)时，通过将比先前施加的编程电压大的编程电压施加到字线(WL2)，来再次重复上述编程操作。当验证的结果是特定编程电压被施加到字线(WL2)且对字线(WL2)的编程操作还未完成(S250-失败)时，不再重复上述编程操作并且可以停止对字线(WL2)的编程操作。当完成对字线(WL2)的编程操作时(S250-通过)，终止编程操作。接下来，可以执行对其余字线(例如，除WL2之外的字线)的编程操作。
例如，参考图2，通过-失败判定电路120可以判定包括在泵激时钟信号(CLK_P)中的脉冲的数目是否大于或等于基准值(REF_C)。
当包括在泵激时钟信号(CLK_P)中的脉冲的数目大于或等于基准值(REF_C)时，通过-失败判定电路120(P/F)可以以通过-失败结果信号(P/F)的形式将如下通知提供给控制逻辑150，即需要将包括被施加编程电压的缺陷字线(WL2)的存储块(BLK1)指定为坏块。
相反地，当包括在泵激时钟信号(CLK_P)中的脉冲的数目小于基准值(REF_C)时，控制逻辑150可以验证字线(WL2)或页面的编程操作是否已经完成，并且可以重复编程操作，直到对字线(WL2)的编程操作完成为止。
在下文中，参考图14和图15，将通过比较字线中不存在缺陷的情况和存在缺陷的情况来进行描述。
首先，图14是在字线中不存在缺陷的情况的时序图。
参考图14，在启用用户模式信号(RnBx)之后，可以将预定编程电压(Vpgm)施加到字线(例如，WL2)。
如图所示的，各编程电压(Vpgm)在各时间点(T1、T2、...、Tn-1和Tn，n是自然数)被施加到字线(WL2)，当包括在泵激时钟信号(CLK_P)中的脉冲的数目小于基准值(REF_C)时，因为字线(WL2)中没有缺陷，所以可以连续地执行对字线(WL2)的编程操作。在一些实施例中，可以通过多次将预定编程电压(例如，如示出的具有逐渐增大的电平的编程电压)重复施加到存储单元阵列的字线(WL2)来执行编程操作。
在一些示例中，基准值(REF_C)可以在各个编程循环中具有不同的值(例如，随着编程电压Vpgm增大，基准值(REF_C)可以增大)。
在一些示例中，基准值(REF_C)可以在每个编程循环中具有相同的值。
当字线(WL2)或页面的编程操作完成时，在停止施加编程电压之后，可以通过禁用用户模式信号(RnBx)来完成编程操作。
接下来，图15是在字线中存在缺陷的情况的时序图。
参考图15，在启用用户模式信号(RnBx)之后，可以将预定的编程电压施加到字线(WL2)。
由于字线(WL2)中存在缺陷，所以会存在这样的情况，即，包括在泵激时钟信号(CLK_P)中的脉冲的数目大于或等于基准值(REF_C)，同时例如在时间点(Tn-1)将特定编程电压施加到字线(WL2)。
以该方式，当存在包括在泵激时钟信号(CLK_P)中的脉冲的数目大于或等于基准值(REF_C)的情况时，可以立即停止编程操作。例如，可以立即停止向字线(WL2)施加相应的编程电压。此外，通过禁用用户模式信号(RnBx)，即使可能已经应用了额外的编程循环，也可以停止编程操作，以完成对存储单元页面的编程。例如，当在执行编程操作期间发现字线缺陷时，通过立即停止施加编程电压，可以防止不必要的功耗。
图16是用于说明根据一些实施例的非易失性存储装置的操作的流程图。图17和图18是用于具体说明根据一些实施例的在图16中示出的非易失性存储装置的操作的图。
参考图16，执行存储块(BLK1)的擦除操作(S300)。擦除操作可以与上面例如参考图10描述的擦除操作相同。然而，根据本公开的技术构思的实施例不限于此，并且可以简单地执行存储块的擦除操作，同时在参考图10描述的擦除操作中省略了判定是否存在字线缺陷的过程。
此后，检查存储块(BLK1)的擦除操作是否完成(S310)。
如果检查结果是存储块(BLK1)的擦除操作已失败(S310-失败)，则将存储块(BLK1)指定为坏块(S350)。由于上面已经具体描述了将存储块(BLK1)指定为坏块的操作，所以将不再提供重复说明。
相反地，当检查的结果是存储块(BLK1)的擦除操作已通过(S310-通过)时，执行计数器重置(S320)。由于上面也已具体描述了计数器重置操作，所以将不再提供重复说明。
此后，在将第一编程电压(V1)施加到字线(例如，WL4)期间，执行对字线(WL4)的第一编程操作，同时对包括在泵激时钟信号(CLK_P)中的脉冲的数目进行计数(S330)。
例如，参考图2和图17，电压发生器110可以生成第一编程电压(V1)，第一编程电压(V1)将提供给包括在存储单元阵列160中的下部字线组(G2)，例如，字线WL4至WL1。此外，所生成的第一编程电压(V1)可以顺序地提供给包括在下部字线组(G2)中的字线(WL4)至字线(WL1)。此时，第一编程电压(V1)可以不提供给下部字线组(G1)，例如，包括在存储单元阵列160中的字线WL8至WL5。
在将第一编程电压(V1)顺序地施加到字线(WL4)至字线(WL1)的同时，通过-失败判定电路120可以对包括在泵激时钟信号(CLK_P)中的脉冲的数目进行计数。
接下来，参考图16，判定包括在泵激时钟信号(CLK_P)中的脉冲的数目是否大于或等于基准值(REF_C)(S340)。
因此，当包括在泵激时钟信号(CLK_P)中的脉冲的数目大于或等于基准值(REF_C)时(S340-是)，由于在包括在下部字线组(G2)中的至少一条字线(例如，WL4)中存在缺陷，所以在将包括字线(WL4至WL1)的存储块(BLK1)指定为坏块(S350)之后，终止编程操作。
相反地，当包括在泵激时钟信号(CLK_P)中的脉冲的数目小于基准值(REF_C)时(S340-否)，因为在包括在下部字线组(G2)中的字线(例如，WL4)中不存在缺陷，所以可以重复对其余字线(WL3至WL1)的第一编程操作，直到对字线(WL4至WL1)的第一编程操作完成为止(S360)，并且以第二编程电压(V2)对字线(WL8至WL1)或页面的存储单元(MC1至MC8)进行编程(S370)。例如，第二编程电压(V2)的电压电平可以与图14中的时间点T1处的编程电压(Vpgm)的电压电平相同。
在一个实施例中，第一编程电压(V1)的电压电平可以与第二编程电压(V2)的电压电平相同或比第二编程电压(V2)的电压电平低。
在操作S370中，以第二编程电压(V2)执行对字线(例如，WL8)的编程操作，并且可以以如图14所示的具有逐渐增大的电平的编程电压重复对字线(例如，WL8)的编程操作，直到对字线(WL8)的编程操作完成为止。当对字线(WL8)的编程操作完成时，可以以相同的方式执行对其余字线(WL7至WL1)的编程操作。对字线WL8至WL5的编程操作可以与例如上面参考图3描述的编程操作相同。在这种情况下，用于在将第二编程电压(V2)施加到每条字线(例如，WL8至WL5)时监测泵激时钟信号(CLK_P)的脉冲的数目的基准值(REF_C)可以与用于在将第一编程电压(V1)施加到每条字线(例如，WL4至WL1)时监测泵激时钟信号(CLK_P)的脉冲的数目的基准值(REF_C)不同。在示例实施例中，可以简单地执行对字线WL8至WL5的编程操作，同时在参考图13描述的对字线WL8至WL5的编程操作中省略了判定是否存在字线缺陷的过程。
在示例实施例中，在完成了对包括连接到字线(例如，WL4)的存储单元的存储块的擦除操作之后，可以将数据“1”存储在连接到字线(WL4)的存储单元中。在将第一编程电压(V1)施加到字线(WL4)时，连接到字线(WL4)的存储单元的阈值电压会偏移。因此，在将擦除模式编程到连接到字线(WL4)的存储单元的同时，字线缺陷检测电路可以监测泵激时钟信号的脉冲的数目。例如，在对擦除模式进行编程期间，相应存储单元中的数据状态可以不从擦除数据的状态发生改变。
例如，参考图2和图18，电压发生器110可以生成第二编程电压(V2)，第二编程电压(V2)将提供给包括在存储单元阵列160中的字线(WL8至WL1)。这里，第二编程电压(V2)是用于将从主机(HOST)提供的数据编程到存储单元(MC1到MC8)的电压，并且可以大于上述第一编程电压(V1)。通过将所生成的第二编程电压(V2)顺序地提供给字线(WL8)至字线(WL1)，可以对字线(WL8至WL1)或页面的存储单元(MC1至MC8)进行编程。
总之，在根据本实施例的非易失性存储装置的操作中，在施加第二编程电压(V2)以将数据存储在存储单元(MC1至MC8)中之前，首先以不影响字线(WL4至WL1)的耐久性的低电平的第一编程电压(V1)检查下部字线组(G2)中是否存在缺陷。下面将参考图19描述非易失性存储装置的操作的效果。
图19是用于说明根据特定实施例的在图16中示出的非易失性存储装置的操作的效果的图。
参考图19，在垂直型NAND闪存器件中，存储块(BLK)可以具有如图所示的形状，其中下部的宽度窄并且上部的宽度宽。根据此种形状，设置在下部中的下部字线(WLB)的两条相邻字线之间的间隔(d2)会小于设置在上部中的上部字线(WLU)的两条相邻字线之间的间隔(d1)。
以这种方式，当间隔(d2)窄时，在设置在下部中的下部字线(WLB)中可能相对频繁地发生桥接缺陷。
例如，为了改善编程数据的扩展特性，可以使用从设置在存储块(BLK)的上部中的上部字线(WLU)到设置在下部中的字线(WLB)的顺序执行编程的方法(编程顺序)。
以这种方式，当按照从上部字线(WLU)到设置在下部中的下部字线(WLB)的顺序执行编程时，同时执行编程操作和字线缺陷检测操作。由于在设置在下部中的下部字线(WLB)中相对更频繁地发生桥接缺陷，所以在将编程电压施加到设置在下部中的下部字线(WLB)的过程中，在设置在下部中的下部字线(WLB)中发生的桥接缺陷影响上部，并且很可能在已编程的上部中损坏存储单元的数据。
因此，在根据本实施例的非易失性存储装置的操作中，在按照从设置在存储块(BLK)的上部中的上部字线(WLU)到设置在下部中的下部字线(WLB)的顺序对从主机(HOST)接收的数据进行编程之前，预先检查易受缺陷影响的下部字线(WLB)的桥接缺陷是否存在。由于在检查这种缺陷的过程中下部字线(WLB)的耐久性应该不成问题，所以使用远小于用于编程数据的第二编程电压(V2)的第一编程电压(V1)来检查下部字线(WLB)上是否存在桥接缺陷。
当以这种方式执行编程时，能够改进存储在存储单元中的数据的存储可靠性，并且由于如果检测到字线缺陷则立即停止编程操作，所以也能够改善非易失性存储装置的操作性能。
总结详细描述，本领域技术人员将理解，在基本上不脱离本公开的原理的情况下，能够对优选实施例进行许多变型和修改。因此，所公开的本发明的优选实施例仅以一般性的和描述性的意义使用，而不是出于限制的目的。

Claims (20)

1.一种存储装置，所述存储装置包括：
存储单元阵列，所述存储单元阵列包括设置在衬底上的第一存储单元和位于所述第一存储单元上方的第二存储单元；
连接到所述第一存储单元的第一字线和连接到所述第二存储单元的第二字线，所述第二字线设置在所述第一字线上方；
时钟发生器，所述时钟发生器被配置为当泵激电压低于基准泵激电压时生成泵激时钟信号；
电压发生器，所述电压发生器被配置为响应于所述泵激时钟信号生成所述泵激电压，并基于所述泵激电压生成第一电压和与所述第一电压不同的第二电压；以及
字线缺陷检测电路，所述字线缺陷检测电路被配置为在将所述第一电压施加到所述第一字线时监测所述泵激时钟信号的脉冲的数目，以检测所述第一字线的缺陷，
其中，所述电压发生器被配置为当所述泵激时钟信号的脉冲的数目小于基准值时将所述第二电压施加到所述第二字线以对所述第二存储单元进行编程。
2.根据权利要求1所述的存储装置，其中，所述电压发生器被配置为在完成了对所述第二存储单元的编程之后将所述第二电压施加到所述第一字线以对所述第一存储单元进行编程。
3.根据权利要求1所述的存储装置，其中，所述第一电压小于所述第二电压。
4.根据权利要求1所述的存储装置，其中，所述第一字线包括第三字线和设置在所述第三字线上方的第四字线，
其中，所述第二字线包括第五字线和设置在所述第五字线上方的第六字线，
其中，所述第三字线和所述第四字线之间的第一间隔与所述第五字线和所述第六字线之间的第二间隔不同。
5.根据权利要求4所述的存储装置，其中，所述第一间隔小于所述第二间隔。
6.根据权利要求1所述的存储装置，其中，所述字线缺陷检测电路包括：
计数器，所述计数器被配置为对所述泵激时钟信号的脉冲的数目进行计数；以及
比较器，所述比较器被配置为将所述泵激时钟信号的脉冲的数目与所述基准值进行比较，以判定所述第一字线是否存在缺陷。
7.根据权利要求1所述的存储装置，其中，所述电压发生器包括：
判定信号发生器，所述判定信号发生器被配置为将所述泵激电压与基准泵激电压进行比较以输出判定信号，
其中，所述时钟发生器被配置为基于所述判定信号和系统时钟信号生成所述泵激时钟信号。
8.根据权利要求1所述的存储装置，其中，所述字线缺陷检测电路被配置为在完成了对包括所述第一存储单元和所述第二存储单元的存储块的擦除操作之后监测所述泵激时钟信号的脉冲的数目。
9.一种用于操作存储装置的方法，所述方法包括：
提供存储单元阵列，所述存储单元阵列包括设置在衬底上的第一存储单元、连接到所述第一存储单元的第一字线、设置在所述第一存储单元上方的第二存储单元以及设置在所述第一字线上方并连接到所述第二存储单元的第二字线；
当泵激电压低于基准泵激电压时生成泵激时钟信号；
响应于所述泵激时钟信号生成所述泵激电压，并基于所述泵激电压生成第一电压和与所述第一电压不同的第二电压；
通过在将所述第一电压施加到所述第一字线时监测所述泵激时钟信号的脉冲的第一数目来检测所述第一字线的缺陷；以及
当所述泵激时钟信号的脉冲的第一数目小于第一基准值时，通过将所述第二电压施加到所述第二字线来对所述第二存储单元进行编程。
10.根据权利要求9所述的方法，所述方法还包括：
在完成了对所述第二存储单元的编程之后，通过将所述第二电压施加到所述第一字线来对所述第一存储单元进行编程。
11.根据权利要求9所述的方法，所述方法还包括：
在检测所述第一字线的缺陷之前，执行对包括所述第一存储单元和所述第二存储单元的存储块的擦除操作，
其中，当对所述存储块的擦除操作失败时，不执行检测所述第一字线的缺陷的操作，当对所述存储块的擦除操作通过时，执行检测所述第一字线的缺陷的操作。
12.根据权利要求9所述的方法，其中，所述第二电压大于所述第一电压。
13.根据权利要求9所述的方法，其中，对所述第二存储单元进行编程包括：
在将所述第二电压施加到所述第二字线时监测所述泵激时钟信号的脉冲的第二数目以检测所述第二字线的缺陷。
14.根据权利要求13所述的方法，其中，对所述第二存储单元进行编程还包括：
当所述泵激时钟信号的脉冲的第二数目大于或等于第二基准值时，停止对所述第二存储单元的编程操作。
15.一种存储装置，所述存储装置包括：
存储单元阵列，所述存储单元阵列包括设置在衬底上的第一存储单元、设置在所述第一存储单元上方的第二存储单元以及设置在所述第二存储单元上方的第三存储单元；
连接到所述第一存储单元的第一字线、连接到所述第二存储单元的第二字线以及连接到所述第三存储单元的第三字线，所述第二字线设置在所述第一字线上方，所述第三字线设置在所述第二字线上方；
时钟发生器，所述时钟发生器被配置为当泵激电压低于基准泵激电压时生成泵激时钟信号；
电压发生器，所述电压发生器被配置为响应于所述泵激时钟信号生成所述泵激电压，并基于所述泵激电压生成第一编程电压和与所述第一编程电压不同的第二编程电压；以及
字线缺陷检测电路，所述字线缺陷检测电路被配置为在将所述第一编程电压施加到所述第一字线时监测所述泵激时钟信号的脉冲的第一数目以检测所述第一字线的缺陷，
其中，当所述泵激时钟信号的脉冲的第一数目小于第一基准值时，所述字线缺陷检测电路被配置为在将所述第一编程电压施加到所述第二字线时监测所述泵激时钟信号的脉冲的第二数目以检测所述第二字线的缺陷，
其中，所述电压发生器被配置为当所述泵激时钟信号的脉冲的第二数目小于所述第一基准值时，将所述第二编程电压施加到所述第三字线以对所述第三存储单元进行编程。
16.根据权利要求15所述的存储装置，其中，所述电压发生器被配置为在完成了对所述第三存储单元的编程之后将所述第二编程电压施加到所述第二字线以对所述第二存储单元进行编程。
17.根据权利要求15所述的存储装置，其中，当所述泵激时钟信号的脉冲的第一数目大于或等于所述第一基准值时，所述存储装置被配置为使得包括所述第一存储单元到第三存储单元的存储块被指定为坏块。
18.根据权利要求15所述的存储装置，其中，所述字线缺陷检测电路被配置为在将所述第二编程电压施加到所述第三字线时监测所述泵激时钟信号的脉冲的第三数目以检测所述第三字线的缺陷。
19.根据权利要求15所述的存储装置，其中，所述第一编程电压小于所述第二编程电压。
20.根据权利要求15所述的存储装置，其中，所述存储装置被配置为使得在所述字线缺陷检测电路检测所述第一字线的缺陷之前完成对包括所述第一存储单元到第三存储单元的存储块的擦除操作。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112099730A (zh) * 2019-06-18 2020-12-18 三星电子株式会社 存储器件及其访问方法
CN113096714A (zh) * 2019-12-23 2021-07-09 爱思开海力士有限公司 存储器装置及其操作方法
CN113270134A (zh) * 2020-02-17 2021-08-17 爱思开海力士有限公司 半导体器件
CN113744790A (zh) * 2020-05-29 2021-12-03 美光科技公司 通过泵时钟监测进行装置现场降级和工厂缺陷检测

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11823739B2 (en) 2020-04-06 2023-11-21 Crossbar, Inc. Physically unclonable function (PUF) generation involving high side programming of bits
CN114730794A (zh) * 2020-04-06 2022-07-08 科洛斯巴股份有限公司 利用芯片上电阻存储器阵列的不可克隆特性的独特芯片标识符
KR20220039908A (ko) 2020-09-21 2022-03-30 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
KR20220130504A (ko) * 2021-03-18 2022-09-27 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 데이터 입출력 속도를 개선하기 위한 장치 및 방법
KR20230015043A (ko) 2021-07-22 2023-01-31 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 워드라인 결함 검출 방법
KR102570528B1 (ko) 2022-04-11 2023-08-25 김영재 이종의 센서 데이터를 융합하는 스마트 배전반

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003123495A (ja) * 2001-10-17 2003-04-25 Denso Corp 半導体記憶装置の昇圧電圧生成回路および昇圧電圧生成方法ならびに半導体記憶装置
US20050265073A1 (en) * 2004-05-31 2005-12-01 Dong-Hyuk Chae Non-volatile memory device capable of changing increment of program voltage according to mode of operation
CN102195475A (zh) * 2010-02-25 2011-09-21 美格纳半导体有限公司 半导体设备
US20140032821A1 (en) * 2012-07-24 2014-01-30 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of operating the same
CN103886907A (zh) * 2012-12-20 2014-06-25 爱思开海力士有限公司 操作电路控制器件、半导体存储器件及其操作方法
US20160203049A1 (en) * 2015-01-13 2016-07-14 Samsung Electronics Co., Ltd. Program and operating methods of nonvolatile memory device
CN106157999A (zh) * 2015-05-15 2016-11-23 爱思开海力士有限公司 包括虚设存储单元的半导体存储器件及其操作方法
US20160343450A1 (en) * 2015-05-21 2016-11-24 Changhyun LEE 3-dimensional semiconductor memory device and operating method thereof
CN106548804A (zh) * 2015-09-21 2017-03-29 爱思开海力士有限公司 电压调节器、具有其的存储系统及其操作方法
CN106558340A (zh) * 2015-09-24 2017-04-05 意法半导体(鲁塞)公司 用于管理eeprom的写入周期的方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100290474B1 (ko) 1998-06-11 2001-06-01 박종섭 다단계 펄스 발생 회로 및 이를 이용한 플래쉬 메모리 셀의소거 방법
KR100385226B1 (ko) 2000-11-22 2003-05-27 삼성전자주식회사 프로그램 디스터브를 방지할 수 있는 플래시 메모리 장치및 그것을 프로그램하는 방법
US7177189B2 (en) * 2004-03-01 2007-02-13 Intel Corporation Memory defect detection and self-repair technique
KR100729359B1 (ko) 2005-09-23 2007-06-15 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
KR101347287B1 (ko) 2008-02-20 2014-01-03 삼성전자주식회사 프로그램 전압을 가변적으로 제어할 수 있는 플래쉬 메모리장치 및 그 프로그래밍 방법
JP2011222081A (ja) 2010-04-09 2011-11-04 Toshiba Corp 半導体記憶装置
US8295095B2 (en) 2010-04-20 2012-10-23 Micron Technology, Inc. Programming methods for a memory device
US8379454B2 (en) 2011-05-05 2013-02-19 Sandisk Technologies Inc. Detection of broken word-lines in memory arrays
JP2013157050A (ja) 2012-01-30 2013-08-15 Toshiba Corp 不揮発性半導体記憶装置
US8730722B2 (en) * 2012-03-02 2014-05-20 Sandisk Technologies Inc. Saving of data in cases of word-line to word-line short in memory arrays
KR20130102396A (ko) 2012-03-07 2013-09-17 삼성전자주식회사 반도체 메모리의 불량 스크린 장치
US8902657B2 (en) * 2012-09-07 2014-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device and controller
JP2014053061A (ja) * 2012-09-07 2014-03-20 Toshiba Corp 半導体記憶装置及びそのコントローラ
US8879330B1 (en) 2013-04-30 2014-11-04 Freescale Semiconductor, Inc. Non-volatile memory (NVM) with variable verify operations
US10032524B2 (en) 2015-02-09 2018-07-24 Sandisk Technologies Llc Techniques for determining local interconnect defects
KR102292642B1 (ko) * 2015-03-13 2021-08-23 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US9842655B2 (en) 2015-12-08 2017-12-12 Intel Corporation Reducing verification checks when programming a memory device
US9529663B1 (en) 2015-12-20 2016-12-27 Apple Inc. Detection and localization of failures in 3D NAND flash memory
KR102486308B1 (ko) 2016-06-10 2023-01-10 삼성전자주식회사 디스플레이 모듈 및 이에 대한 코팅방법
KR20180135662A (ko) * 2017-06-13 2018-12-21 삼성전자주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003123495A (ja) * 2001-10-17 2003-04-25 Denso Corp 半導体記憶装置の昇圧電圧生成回路および昇圧電圧生成方法ならびに半導体記憶装置
US20050265073A1 (en) * 2004-05-31 2005-12-01 Dong-Hyuk Chae Non-volatile memory device capable of changing increment of program voltage according to mode of operation
CN102195475A (zh) * 2010-02-25 2011-09-21 美格纳半导体有限公司 半导体设备
US20140032821A1 (en) * 2012-07-24 2014-01-30 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of operating the same
CN103886907A (zh) * 2012-12-20 2014-06-25 爱思开海力士有限公司 操作电路控制器件、半导体存储器件及其操作方法
US20160203049A1 (en) * 2015-01-13 2016-07-14 Samsung Electronics Co., Ltd. Program and operating methods of nonvolatile memory device
CN106157999A (zh) * 2015-05-15 2016-11-23 爱思开海力士有限公司 包括虚设存储单元的半导体存储器件及其操作方法
US20160343450A1 (en) * 2015-05-21 2016-11-24 Changhyun LEE 3-dimensional semiconductor memory device and operating method thereof
CN106548804A (zh) * 2015-09-21 2017-03-29 爱思开海力士有限公司 电压调节器、具有其的存储系统及其操作方法
CN106558340A (zh) * 2015-09-24 2017-04-05 意法半导体(鲁塞)公司 用于管理eeprom的写入周期的方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112099730A (zh) * 2019-06-18 2020-12-18 三星电子株式会社 存储器件及其访问方法
CN112099730B (zh) * 2019-06-18 2024-03-12 三星电子株式会社 存储器件及其访问方法
CN113096714A (zh) * 2019-12-23 2021-07-09 爱思开海力士有限公司 存储器装置及其操作方法
CN113270134A (zh) * 2020-02-17 2021-08-17 爱思开海力士有限公司 半导体器件
CN113270134B (zh) * 2020-02-17 2024-03-29 爱思开海力士有限公司 半导体器件
CN113744790A (zh) * 2020-05-29 2021-12-03 美光科技公司 通过泵时钟监测进行装置现场降级和工厂缺陷检测

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