CN104021814A - 半导体存储装置 - Google Patents

Abstract

本发明提供能正常工作的半导体存储装置。半导体存储装置包括串联连接的存储器单元晶体管列。第一选择晶体管连接于存储器单元晶体管列的第一端与源线及位线中的一个之间。第一线有选择地与第一选择晶体管的栅电极连接、与驱动器连接，或与供给非选择电压的第一节点连接，或者浮置。

Description

半导体存储装置

相关申请

本申请以日本特许出愿2013-40741号（申请日：2013年3月1日）为在先申请而享受其优先权。本申请通过参照该在先申请而包含其全部内容。

技术领域

本发明的实施方式涉及半导体存储装置

背景技术

已知有使用BiCS技术的制造工艺制造出的三维结构的NAND型闪存。

发明内容

本发明提供能正常工作的半导体存储装置。

一个实施方式涉及的半导体存储装置包括串联连接的存储器单元晶体管列。第一选择晶体管连接于存储器单元晶体管列的第一端与源线及位线中的一个之间。第一线有选择地与第一选择晶体管的栅电极连接、与驱动器连接，或与供给非选择电压的第一节点连接，或者浮置。

附图说明

图1是第一实施方式涉及的半导体存储装置的方框图。

图2是第一实施方式涉及的存储器单元阵列的一部分的立体图。

图3是第一实施方式涉及的存储器单元阵列的一部分的电路图。

图4是第一实施方式涉及的存储器单元晶体管的剖视图。

图5是表示第一实施方式涉及的单元晶体管的状态和对应的数据之间关系的图。

图6是表示第一实施方式涉及的读出时的偏压状态的图。

图7是参考用的半导体存储装置的电路图。

图8是参考用的块解码器的电路图。

图9是第一实施方式涉及的半导体存储装置的电路图。

图10是表示第一实施方式涉及的半导体存储装置的一个状态的图。

图11是第一实施方式涉及的块解码器的电路图。

图12是第一实施方式涉及的锁存器的复位用的定时图。

图13是第一实施方式涉及的锁存器的置位（设置）用的定时图。

图14是第一实施方式涉及的块解码器的一个状态的图。

图15是第一实施方式涉及的块解码器的一个状态的图。

图16是第一实施方式涉及的块解码器的一个状态的图。

图17是表示第一实施方式涉及的半导体存储装置的一个状态的图。

图18是第一实施方式的第二例涉及的块解码器的电路图。

图19是第一实施方式的第二例涉及的块解码器的一个状态的图。

图20是第一实施方式的第二例涉及的块解码器的一个状态的图。

图21是第二实施方式涉及的块解码器的电路图。

图22是第二实施方式涉及的块解码器的一个状态的图。

图23是第二实施方式涉及的块解码器的一个状态的图。

图24是第二实施方式涉及的块解码器的一个状态的图。

图25是第二实施方式涉及的块解码器的一个状态的图。

图26是第三实施方式涉及的块解码器的电路图。

图27是表示第三实施方式涉及的信号的组合的图。

图28是第三实施方式涉及的锁存器的复位用的定时图。

图29是第三实施方式涉及的锁存器的置位用的定时图。

图30是第四实施方式涉及的块解码器的电路图。

图31是表示第四实施方式涉及的信号的组合的图。

图32是表示第四实施方式涉及的漏电流检测的方法的图。

附图标记说明：

1  存储器单元阵列；    2  行解码器；    3  数据电路·页缓冲；

4  列解码器；    5  控制电路；    6  输入输出电路；

7  地址·指令寄存器；    8  电压发生电路；    9  磁芯驱动器；

10  半导体存储装置；    11  漏电检测电路；    3a  读出放大器；

3b  数据缓存；    BL  位线；    WL  字线；    SL  源线；

MB  块；    MU  存储器单元；    MS  存储器字符串；

SDTr、SSTr  选择栅晶体管；    MTr  存储器单元晶体管；

SGDL、SGSL  选择栅线；    2a  块解码器；

2b  传输晶体管组；    WDTr～WL  传输晶体管；

SDDTr～SGDL  传输晶体管；    SSDTr～SGSL    传输晶体管；

UDTr、USTr  晶体管；    SGD线  SGD；    SGS线  SGS。

具体实施方式

（第一实施方式）

图1是第一实施方式涉及的半导体存储装置的方框图。各功能块能由硬件、计算机软件中的任一个或两者的组合来实现。因此，为了明确各块是这些内容中的任一个，下面大致从这些功能的角度进行说明。此外，各功能块不必一定如下面例子那样加以区分。例如，一部分功能也可由与例示的功能块不同的其他功能块来执行。再有，例示的功能块也可分割为更细的子功能块。

如图1所示，半导体存储装置10包含：存储器单元阵列1；行解码器2；数据电路·页缓冲3；列解码器4；控制电路5；输入输出电路6；地址·指令寄存器7；电压发生电路8；磁芯驱动器9；及漏电检测电路11。

半导体存储装置10包含多个存储器单元阵列（例示了两个存储器单元阵列）1。存储器单元阵列1有时被称为平板（plain）。存储器单元阵列1包含多个块（存储块）。各块包含多个存储器单元、字线WL和位线BL等。多个存储器单元的存储空间构成一页或多个页。数据以页为单位被读出或被写入。存储器单元阵列1的详情在后面描述。

行解码器2、数据电路·页缓冲3、列解码器4的组相对于每个存储器单元阵列1而设置。行解码器2从地址·指令寄存器7接收块地址信号等，并从磁芯驱动器9接收字线控制信号和/或选择栅线控制信号。行解码器2基于接收的块地址信号、字线控制信号及选择栅线控制信号来选择块、字线等。

数据电路·页缓冲3临时保存从存储器单元阵列1读出的数据，并从半导体存储装置10的外部接收写入数据，并向所选择的存储器单元写入接收的数据。数据电路·页缓冲3包含读出放大器3a。读出放大器3a包含分别与多条位线BL连接的多个读出放大器，并对位线BL上的电位进行放大。半导体存储装置10能在一个存储器单元中保存2位以上的数据。因此，数据电路·页缓冲3包含例如三个数据缓存3b。第一数据缓存3b保存下级（lower）页数据和上级（upper）页数据中的一个，第二数据缓存3b保存下级页数据和上级页数据中的另一个。下级页数据包含关联的多个存储器单元的各2位数据中的下级位的组。上级页数据包含关联的多个存储器单元的各2位数据中的上级位的组。第三数据缓存3b保存例如基于校验读出的结果而向存储器单元再次写入的临时数据。

列解码器4从地址·指令寄存器7接收列地址信号，并对接收的列地址信号进行解码。基于列解码器4解码后的地址信号，来控制数据电路·页缓冲3的数据的输入输出。

控制电路5从地址·指令寄存器7接收指示读出、写入、删除等的指令。控制电路5基于指令的指示按照预定时序对电压发生电路8及磁芯驱动器9进行控制。电压发生电路8根据控制电路5的指示发生各种电压。磁芯驱动器9根据控制电路5的指示为了控制字线WL及位线BL而控制行解码器2及数据电路·页缓冲3。输入输出电路6控制对从半导体存储装置10外部输入指令、地址、数据或向半导体存储装置10外部输出指令、地址、数据进行控制。漏电检测电路11检测存储器单元阵列1中的某一部位有无漏电，关于详情在后面叙述。

存储器单元阵列1具有图2、图3所示的结构。图2是第一实施方式涉及的存储器单元阵列的一部分的立体图。图3是第一实施方式涉及的存储器单元阵列的一部分的电路图。如图2、图3所示，存储器单元阵列1具有多条位线BL、多条源（单元源）线SL和多个块MB。源线SL在行方向上延伸。位线BL在列方向上延伸。列方向与行方向垂直。多个块MB隔着预定间距沿列方向排列。各块MB具有沿行方向及列方向按矩阵状配置的多个存储器MU。在各块MB中，在一条位线BL上连接有多个存储器单元MU。

存储器单元MU具有存储器字符串MS、源侧选择栅晶体管SSTr及漏侧选择栅晶体管SDTr。存储器字符串MS沿基板sub的层叠方向位于上方。存储器字符串MS包含串联连接的n＋1个（n例如为15）存储器单元晶体管MTr0～MTr15及反向栅晶体管BTr。在不需要将末尾带有数字的附图标记（例如单元晶体管MTr）互相区别开的情况下，使用省略了末尾数字的记载，该记载指所有带数字的参照标记。单元晶体管MTr0～MTr7以该顺序沿层叠方向在接近基板sub的方向上排列。单元晶体管MTr8～MTr15以该顺序沿层叠方向在从基板sub远离的方向上排列。单元晶体管MTr如后述那样分别包含半导体柱SP、半导体柱SP表面的绝缘膜和字线（控制栅）WL。反向栅晶体管BTr连接于最靠下的单元晶体管MTr7与MTr8之间。

选择栅晶体管SSTr、SDTr分别位于最上的单元晶体管MTr0、MTr15的沿层叠方向的上方。晶体管SSTr的漏与单元晶体管MTr0的源连接。晶体管SDTr的源与单元晶体管MTr15的漏连接。晶体管SSTr的源与源线SL连接。晶体管SDTr的漏与位线BL连接。

各块MB中的沿行方向排列的多个存储器单元MU的各单元晶体管MTr0的栅共同与字线WL0连接。同样地，各块MB中的沿行方向排列的多个存储器单元MU的各单元晶体管MTr1～MTr15的各栅分别共同与字线WL1～WL15连接。字线WL在行方向上延伸。反向栅晶体管BTr的栅共同与反向栅线BG连接。

各块MB中的沿行方向排列的多个存储器单元MU的各晶体管SDTr的栅共同与漏侧选择栅线SGDL连接。沿列方向排列的多个存储器单元MU的各晶体管SDTr的栅与相一位线BL连接。选择栅线SGDL在行方向上延伸。

各块MB中的沿行方向排列的多个存储器单元MU的各晶体管SSTr的栅共同与源侧选择栅线SGSL连接。沿列方向排列的两个存储器单元MU的晶体管SSTr的源与同一源线SL连接。一个块MB中的沿列方向排列的多个存储器单元MU的各晶体管SSTr的源与同一源线SL连接。选择栅线SGSL及源线SL在行方向上延伸。

单元晶体管MTr具有图4所示的结构。图4是第一实施方式涉及的单元晶体管的剖视图。字线（栅）WL由例如多晶硅（polysilicon）或多晶硅硅化物（polycide）制成。形成了贯穿多条字线WL及该多条字线之间的绝缘膜的孔。在孔的表面形成有绝缘膜IN2，在孔中形成有半导体柱SP。半导体柱SP在层叠方向上延伸，并包含沿含行方向及列方向的平面矩阵状地排列且导入了例如杂质的半导体（例如硅）。

绝缘膜IN2包含沟道绝缘膜IN2a、电荷积蓄膜IN2b和电极间绝缘膜IN2c。沟道绝缘膜IN2a包含例如氧化硅（SiO2）。电荷积蓄膜IN2b形成于沟道绝缘膜IN2a上。电荷积蓄膜IN2b积蓄电荷，且包含例如氮化硅（SiN）。电极间绝缘膜IN2c形成于电荷积蓄膜IN2b上。电极间绝缘膜IN2c包含例如氧化硅。在半导体柱SP流动的单元电流根据字线WL的电位及电荷积蓄膜IN2b中的载流子的个数而变化，单元晶体管MTr利用该变化非易失地存储数据。

沿行方向排列且共有字线WL、选择栅线SGDL、SGSL的多个存储器单元MU（存储器字符串MS和选择栅晶体管SSTr、SDTr）构成一个单位，并将该单位称为字符串。

图5是表示第一实施方式涉及的单元晶体管的状态与相对应的数据之间关系的图。特别地，图5表示一个单元晶体管MTr保存2位数据的例子。为了存储2位/单元的数据，单元晶体管MTr可具有四个可变的阈值电压。通过对单元晶体管MTr的电荷积蓄膜IN2b中的载流子的量的控制，使单元晶体管MTr具有期望的阈值电压Vt。实际上，由于单元晶体管MTr相互间的特性的偏差，即使是被施加了相同阈值电压Vt的多个单元晶体管MTr，其阈值电压Vt也会有偏差会具有图5所示那样的分布。最低的电压的分布E能通过对于单元晶体管MTr的删除而得到。分布A～C能通过对于单元晶体管MTr的写入而得到。

为了存储2位/单元的数据，而使2位分别与两个页地址相对应。即、下级页的数据和上级页的数据由一个存储器单元保存。如图5所示，例如，下级页的数据“1”与分布E和分布A相对应，下级页的数据“0”与分布B和分布C相对应。上级页的数据“1”与分布E和分布C相对应，上级页的数据“0”与分布A和分布B相对应。

通过该对应，对于下级页的位，通过将电压VBR向字线WL施加所进行的读出，能判断出所保存的是“1”及“0”中的哪一个数据。即、具有分布E或分布A所含的阈值电压的单元晶体管MTr若在字线WL中取得电压VBR则导通。其结果，单元电流经单元晶体管MTr从位线BL流向源线SL。另一方面，具有分布B或分布C所含的阈值电压的单元晶体管MTr即使在字线WL中取得电压VBR也不会导通、没有单元电流流动。该单元电流的差异由读出放大器3a检测，读出对象的单元晶体管MTr判断在下级位中保存“0”数据还是保存“1”数据。

对于上级页的位，通过在数据电路·页缓冲3中对通过将电压VAR和VCR向字线WL施加而流动的单元电流进行预定的运算，来识别数据。即、具有电压VAR和VCR之间的阈值电压的单元晶体管MTr被判断为在上级位中保存数据“0”，具有比电压VAR低或比电压VCR高的阈值电压的单元晶体管MTr被判断为在上级页中保存数据“1”。电压VREAD是不管单元晶体管MTr保存的数据如何都使其导通的电压。

其次，对半导体存储装置10的读出时的偏压进行说明。在读出时，产生图6所示的3种偏压状态。第一栏表示包含被选择的存储器单元（选择单元）的字符串、即被选择的块（选择块）中的被选择的字符串（选择字符串）上的偏压。向被选择的字线（选择字线）WL施加读出电压VCGRV，并向选择字线以外的字线（非选择字线）施加读出通路（path）电压VREAD。读出电压VCGRV是根据被读出图5的VAR、VBR及VCR的单元晶体管所保存数据而确定的任一电压。对选择栅线SGDL、SGSL施加使晶体管SDTr、SSTr充分导通的电压VSG。对位线BL及源线SL分别施加读出用的电压VBL及VSL（例如分别为1.5V及1V）。

第二栏表示选择块中的选择字符串以外的字符串（非选择字符串）中的偏压。在一个块中共用字线WL，因此即使是在非选择字符串中，字线WL也为电压VCGRV或VREAD。另一方面，向选择栅线SGDL、SGSL施加例如0V，晶体管SDTr、SSTr截止（off）。

第三栏表示非选择块中的偏压。一个块中的一个选择块以外的全部块皆为该状态。字线WL没有被施加偏压而成为浮置。此外，对选择栅线SGDL、SGSL施加使晶体管SDTr、SSTr充分地切断（cut off）的电压、例如0V。这是为了使从位线BL不流出漏电流。

其次，对用于实现具有图1～图6的性质的半导体存储装置10的电路进行说明。首先，为了参考，参照图7来说明能实现半导体存储装置10的电路。

各存储器单元阵列包含k个块MB。在图中，表示了两个块。位线BL0～BLm（m为例如64K－1）遍及相一平面中的全部块MB。各位线BL与数据电路·页缓冲3、特别是其中的相对应的一个读出放大器3a连接。

如上所述，在各块MB中，与位线BL0～BLm连接的（沿行方向排列的）多个存储器字符串MS共用字线WL0～WLn。在各块MB中设有i＋1个字符串。在图中表示了两个字符串。供字符串0～字符串使用，分别设有漏侧选择栅线SGDL0～SGDLi，并分别设有源侧选择栅线SGSL0～SGSLi。在沿行方向排列且与位线BL0～BLm分别连接的字符串中的单元晶体管MTr中共用字线的单元晶体管MTr的存储空间构成一个或多个页。页也可以是在沿行方向排列且与位线BL0～BLm分别连接的字符串中的单元晶体管MTr中的共用字线的单元晶体管MTr的一部分存储空间。

行解码器2包含多个块解码器2a及多个传输晶体管组2b。对于各块MB，设有一个块解码器2a及一个传输晶体管组2b。传输晶体管组2b包含n个WL传输晶体管WDTr、i＋1个SGDL传输晶体管SDDTr和i＋1个SGSL传输晶体管SSDTr。字线WL0～WLn分别经相对应的一个晶体管WDTr而与CG线CG0～CGn。字符串X（X为0～i的整数）用的选择栅线SGDLX、SGSLX，分别经相对应的晶体管SDDTr和SSDTr而与SGD线SGDX及SGS线SGSX连接。块MBY（Y为0～k的整数）中的全部晶体管WDTr、SDDTr、SSDTr的栅均从块Y用的块解码器2aY接收块选择信号BLKSELY。分别将来自磁芯驱动器9的电压经晶体管SDDTr、SSDTr、WDTr传输到被选择的块MB的选择栅线SGDL、SGSL、字线WL。CG线、SG线SGD、SGS从磁芯驱动器9接收电压。字符串的选择、非选择的区别，如上述那样通过使用向选择字符串中的选择栅线SGDL、SGSL施加的电压VSG和向非选择字符串中的选择栅线SGDL、SGSL施加的电压VSS（＝0V）来进行。因此，磁芯驱动器9构成为能向各字符串施加独立的电压。

选择栅线SGDL经各个晶体管UDTr接收非选择电压SGDS（例如VSS）。选择栅线SGDL经各个晶体管SUTr接收电压SGDS。块MBY中的全部晶体管UTr的栅均从块解码器2aY接收块选择信号/BLKSELY。记号“/”意指“或”。

块解码器2a从地址·指令寄存器7接收块地址信号。基于块地址信号而选择的块解码器2a输出信号BLKSEL，并选择接收了信号BLKSEL的块MB。选择块MB中的晶体管UDTr、USTr为截止。另一方面，在非选择块MB中，晶体管UDTr、USTr接收信号/BLKSEL而导通，并向选择栅线SGDL、SGSL、字线WL施加电压SGDS。非选择电压传输用的晶体管UDTr、USTr可独立地被控制。

图8中表示参考用的块解码器2。如图8所示，P型的MOSFET晶体管（金属氧化物半导体场效晶体管）T1、N型的MOSFET T2～T7在电源电位（VDD）与接地电位（VSS）之间串联连接。晶体管T1、T2的连接节点引用为节点n0。晶体管T1、T7在栅处接收信号RDEC。信号RDEC是块地址解码器的启用（enable）信号，从例如控制电路5、磁芯驱动器9被供给。信号RDEC在将块解码器2a设为禁用（disable）期间为低电平，在启用块解码器2a时设定为高电平（有效）。

晶体管T2～T6分别在栅处从地址·指令寄存器7接收块地址信号ARA～ARE。在图中，晶体管T2～T6实际上连接成若这些晶体管是被选择的块中的晶体管则全部为导通状态。晶体管T8在栅处接收信号FLGDIS。信号FLGDIS通常是低电平，因此晶体管T8通常为截止。从例如控制电路5、磁芯驱动器9供给信号FLGDIS。信号FLGDIS在能与关于后述不良块（badblock）的控制无关地选择解码器时设定为高电平。

晶体管T9如后述那样根据与该块解码器2a相对应的块MB是否是不良块或导通或截止。晶体管T9的栅用作节点/BBF、接收信号/BBF并与时钟控制式倒相器（inverter）l1的输入及时钟控制式倒相器l2的输出连接。时钟控制式倒相器l1、l2交叉连接并构成不良块锁存器（第一锁存器）。在节点/BBF与接地电位之间，串联连接有n型MOSFET T10、T11。在倒相器l2的输入（节点/BBF）与接地电位之间，串联连接有n型MOSFET T12、T13。晶体管T10、T12的栅与节点n1连接。晶体管T11、T13分别在栅处接收信号BBSET、BBRST。信号BBSET和BBRST分别置位和复位不良块锁存器。置位、复位了的不良块锁存器（第一锁存器）在节点/BBF处分别保持低电平、高电平。若节点n1为高电平且信号BBSET为高电平，则节点BBF为低电平，第一锁存器被复位（节点/BBF为高电平），晶体管T9导通。另一方面，若节点n1为高电平且信号BBRST为高电平，则第一锁存器被复位（节点/BBF为低电平），晶体管T9截止。在选择块中，在解码时，在晶体管T1～T6、T9的路径中流动电流。

节点n0经晶体管T15而与电源电位连接，并经倒相器13而与节点n1连接。节点n1与晶体管T15的栅连接，且与电平转换器LS连接。电平转换器LS转换节点n1的电平而生成信号BBRST。再有，节点n1经倒相器l4提供信号/BLKSEL。向相对应的块中的全部晶体管SDDTr、SSDTr输入信号BLKSEL。向相对应的块中的全部晶体管UDTr、USTr输入信号/BLKSEL。在图中，仅示出了与一个选择栅线SGDL连接的一对晶体管SDDTr、UDTr。

通常，信号RDEC是低电平，因此，晶体管T1、T2分别导通、截止。因而，将节点n0预充电到电源电位。晶体管T15也由于节点n0的高电平及节点n1的低电平而导通。

在进行解码时，首先，施加预定的块地址信号ARA～ARE。然后，信号RDEC变为高电平。信号RDEC在解码期间维持高电平，从而晶体管T6在此间维持导通。

在块地址命中（hit）的解码器（选择解码器）2a中，晶体管ARA～ARE全部导通。此外，在正常（不是不良块）的块中晶体管T9也导通。因此，节点n0的电位经晶体管T2～T6、T9而被放电。晶体管T15设计成具有不妨碍该放电的尺寸，因此节点n0的电位充分下降，成了高电平的节点n1使晶体管T15截止。即、节点n0为低电平且节点n1为高电平是块地址匹配而选择了块的状态。

另一方面，在没有置位不良块锁存器（倒相器l1、l2）的情况下，晶体管T9维持截止。因此，即使块地址匹配，节点n0也维持高电平。即、块维持非选择状态。再有，在例如半导体存储装置10的电源接通时置位不良块锁存器。

在非选择块中，节点n1为低电平。因此，信号BLKSEL、/BLKSEL分别为低电平、高电平，晶体管SDDTr、SSDTr分别截止、导通。如上所述，在读出时，信号SGDS为例如VSS，因此选择栅线SGDL被放电而变为VSS。

在选择块中，信号/BLKSEL为低电平，晶体管UDTr截止。另一方面，信号BLKSEL成为由电平转换器LS转换为预定电压的高电平，使晶体管SDDTr导通。其结果，选择栅线SGDL接收SGD线SGD的电压。

随着半导体存储装置的微型化的发展，各元件密集，可产生短路。在各种部位会能够产生短路。例如，字线WL间的短路、字线WL和选择栅线SGDL、SGSL的短路、存储器字符串MS和位线BL的非导通、位线BL间的短路、选择栅线SGDL和位线BL的短路、选择栅线SGSL和源线SL的短路。其中，对于例如字线WL间的短路，进行控制使得不选择包含其的块MB，或者由备用块来替换。位线BL间的短路通常以包含其的预定位线组（例如列）为单位来由备用列替换。

对于选择栅线SGDL和位线BL的短路、选择栅线SGSL和源线SL的短路，也将包含其的块MB作为不良块来处理。这是因为，由该选择栅线SGDL、SGSL选择的存储器单元晶体管MTrMC不正常工作。对于这点，使用图7来说明。

图7中，表示了位线BL1和块MB0的选择栅线SGDL0的短路及源线SL和块MB1的选择栅线SGSLi的短路。将包含选择栅线SGDL和位线BL的短路的块作为不良块来处理。即、该块不总是被选择，与非选择块同样地受控制。具体地，经晶体管UDTr向选择栅线SGDL0施加非选择电压SGDS（VSS）。因此，若选择栅线SGDL和位线BL短路，则该位线BL经短路部位而被放电到0V。并不知道位线BL和选择栅线SGDL的短路地点是在在位线BL的某处产生还是在选择栅线SGDL的某处产生。此外，与位线BL和选择栅线SGDL的短路相比，源线SL和选择栅线SGSL的短路的估算漏电流值较大。因此，源线SL和选择栅线SGSL的短路有可能由于源线SL的电位下降而对其他正常块中的工作产生影响，危害较大。此外，对于与位线BL相关的短路，通过读出放大器3a的控制能消除短路的位线BL对于存储器单元阵列1的影响，但是，源线SL在存储器单元阵列1内共用，因此对不良部位不能采取独立的对策。因此，需要寻求对源线SL和选择栅线SGSL的短路的对策。

下面，参照图9来说明第一实施方式涉及的半导体存储装置10的电路。图9是第一实施方式涉及的半导体存储装置的电路图。如图9所示，各块解码器2a分别向具有作为解码器而该块解码器2a的块MB中的晶体管UDTr、USTr的栅供给信号/BLKSEL、/BLKSELS。

作为检测选择栅线SGSL和源线SL的短路的方法，最可靠的是直接对从选择栅线SGSL泄漏的电流进行检测的方法。在存在短路的情况下，由于其周围电压的相互关系，应该有漏电流流动。因此，漏电检测电路11构成为能经磁芯驱动器9施加预定的电压，并对漏电流进行检测。漏电检测电路11向磁芯驱动器指示施加用于漏电流检测用的预定电压，并对漏电流进行检测。漏电流的检测通过例如选择任意块MB及字符串来进行。在对全部的块MB的选择栅线SGSL进行测试的情况下，一边依次改变块地址及字符串地址一边进行。

图10表示在第一实施方式中块MB1的选择栅线SGSLi成为评价对象的状态。对选择栅线SGSLi施加例如1.5V来作为漏电检测用的电压，对同一块MB1中的全部字线WL和/或其他全部选择栅线SGDL、SGSL也施加1.5V。若该电压比1.5V低，则能够发现从评价对象的选择栅线SGSLi流向同一块中的字线WL及选择栅线SGSL的漏电。因此，同一块中的字线WL及选择栅线SGDL、SGSL的电压需要与选择栅线SGSLi相同。

另一方面，对源线SL施加比对选择栅线SGSLi施加的1.5V低的电压、例如1V。如果在选择栅线SGSLi和源线SL之间存在短路，则电流从选择栅线SGSLi流向源线SL。漏电检测电路11将设定的任意值例如0.5μA以上的电流作为阈值来检测有无漏电流。

漏电检测电路11，若判断为在选择栅线SGSLi和源线SL之间存在短路则将包含该选择栅线SGSL的块MB的地址信息存储于检测器（tester）或半导体存储装置10中的存储器20。该存储器20能由非易失地存储地址信息且在例如存储器单元阵列内准备的ROM区域来实现。ROM保存半导体存储装置10的控制用的数据、参数等。

图11是第一实施方式涉及的块解码器的电路图。如图11所示，块解码器2a除了图8中的元件及连接外还包含时钟控制式倒相器l11、l12、n型MOSFET T21～T24和或非门（NOR gate）NR1。在图8的例子中，晶体管SDDTr、晶体管SSDTr皆由信号BLKSEL控制，晶体管UDTr、USTr皆由信号/BLKSEL控制。另一方面，在图11中，晶体管UDTr、USTr分别由信号/BLKSELD、信号/BLKSELS控制。晶体管SDDTr、SSDTr由信号BLKSEL控制。

倒相器IV11、IV12交叉连接，并构成浮置控制锁存器（第二锁存器）。在由包含该锁存器的解码器2a解码的块MB的后述节点必需是浮置的的情况下，置位浮置控制锁存器。在被置位了浮置控制锁存器的倒相器IV11的输入与接地电位之间，串联连接有晶体管T21、T22。在倒相器IV12的输入节点FLTF与接地电位之间，串联连接有晶体管T23、T24。晶体管T21、T23的栅与节点n1连接。晶体管T22、T24分别在栅处接收信号FLTSET、FLTRST。信号FLTSET和FLTRST分别置位和复位浮置控制锁存器（第二锁存器）。被置位和复位了的浮置控制锁存器（第二锁存器）分别在节点FLTF处保持高电平、低电平。节点n1还与或非门NR1的第一输入连接。或非门NR1的第二输入与节点FLTF连接。或非门NR1输出信号/BLKSELS。图11中仅代表性地描绘了由解码器2a解码的块MB中的i＋1条选择栅线SGDL中的一条以及i＋1条选择栅线SGSL中的一条。与此相呼应地，仅表示了对于一条选择栅线SGDL的一对晶体管SDDTr、UDTr及对于一条选择栅线SSDL的一对晶体管SSDTr、USTr。实际上，信号BLKSEL被供给到块MB中的全部晶体管SDDTr、SSDTr，信号/BLKSELD被供给到块MB中的全部晶体管UDTr，信号/BLKSELS被供给到块MB中的全部晶体管USTr。而且，基于信号BLKSEL的电平，全部的晶体管SDDTr、SSDTr同样地工作（振舞い），基于信号/BLKSELD的电平，全部的晶体管UDTr同样地工作，基于信号/BLKSELS的电平，晶体管USTr同样地工作。

其次，参照图12、图13来说明不良块锁存器及浮置控制锁存器的控制。图12是第一实施方式涉及的不良块锁存器及浮置控制锁存器的复位用的定时图。图13是第一实施方式涉及的不良块锁存器及浮置控制锁存器的置位用的定时图。如图12所示，例如控制电路5经磁芯驱动器9在时刻t0将包含被复位的锁存器在内的块MB的地址信号ARA～ARE（AR）供给到解码器2a。在要将全部块MB的锁存器复位的情况下，控制电路5进行控制使得在全部块MB中地址信号ARA～ARE为高电平。图12表示了全部块MB中的复位的例子。接着，控制电路5在时刻t1使信号RDEC为高电平而将解码器2a启动。接着，控制电路5在从时刻t2到时刻T3的期间为了将不良块锁存器复位而使信号BBRST为高电平，并且为了将浮置控制锁存器复位而使FLTRST为高电平。在期望两个锁存器中仅一个复位的情况下，仅使对应方的信号BBRST或FLTRST为高电平。接着，控制电路5在时刻t4使信号RDEC为低电平而使解码器2a禁用（disable），接着，地址信号AR为低电平。图12那样的锁存器的复位，在预定的定时例如半导体存储装置10能使用前的初始设定动作（通电读出（power on lead）时）前后等时间进行。

如图13所示，在要置位锁存器的情况下，控制电路5在从时刻t2到t3的期间使与被置位的锁存器相对应的信号BBSET或（和）FLTSET为高电平以代替图12中的信号BBRST及FLTRST。两个锁存器根据块MB的状态而被置位或复位。即、控制电路5取得各块MB是否是不良块以及是否期望选择栅线SGSL是浮置的的信息。这些信息在存储器20中非易失地存储。对于正常的块MB，控制电路5使信号BBSET、FLTSET皆为低电平。对于虽然是不良块但却不是浮置的对象的块MB，控制电路5使信号BBSET、FLTSET分为高电平、低电平。对于既是不良块又是浮置的对象的块MB，控制电路5使信号BBSET、FLTSET皆为高电平。这样，不良块锁存器在由包含其的解码器2a所解码的块MB是不良块的情况下保持高电平，在不是的情况下保持低电平。此外，浮置控制锁存器，在由包含其的解码器2a所解码的块MB是浮置对象的情况下保持高电平，在不是的情况下保持低电平。如上所述，浮置控制锁存器，在其锁存器处于包含由漏电检测电路11检测到的源线SL和选择栅线SGSL的短路的块MB用的解码器2a的情况下，被置位。图13那样的锁存器的置位在预定的定时例如通电读出时进行。

接下来，参照图14～图16来说明图11的电路的工作。图14表示第一实施方式涉及的、正常的块的选择时的解码器的状态。此外，如上所述，图14中所示，在正常块中，不良块锁存器和浮置控制锁存器皆被复位。即、节点/BBF、FLTF分别是高电平、低电平。由于节点/BBF是高电平，能进行地址解码。因此，当供给命中（hit）的行地址信号ARA～ARE时，节点n0为低电平。其结果，信号BLKSEL为高电平，信号/BLKSELD为低电平，向选择栅线SGDL传输经晶体管SDDTr连接的SGD线SGD的电位。此外，除了信号BLKSEL为高电平之外，信号/BLKSELD为低电平，向选择栅线SGSL传输经晶体管SSDTr连接的SGS线SGS的电位。

图15表示第一实施方式涉及的、是不良块但不是浮置对象的块的选择时的解码器的状态。如图15所示，在此类块中，不良块锁存器和浮置控制锁存器分别被置位和复位。即、节点/BBF、FLTF皆为低电平。由于节点/BBF为低电平，使节点n0维持高电平，且不能进行地址解码。因此，信号BLKSEL维持低电平，信号/BLKSELD、/BLKSELS维持高电平，向选择栅线SGDL、SGSL传输选择电压SGDS。

图16表示第一实施方式涉及的、既是不良块也是浮置对象的块的选择时的解码器的状态。如图16所示，在此类块中，不良块锁存器和浮置控制锁存器皆被置位。即、节点/BBF、FLTF分别是低电平、高电平。由于节点/BBF是低电平，使节点n0维持高电平，且不能进行地址解码。因此，信号BLKSEL维持低电平，信号/BLKSELD维持高电平，向选择栅线SGDL传输非选择电压SGDS。另一方面，除了信号BLKSEL为低电平之外，信号/BLKSELS为低电平，从而选择栅线SGSL浮置。该状态在图17中对块MB1进行表示。这样，在包含源线SL和选择栅线SGSL的短路的块MB中，选择栅线SGSL浮置。因此，可防止源线SL经与其短路的选择栅线SGSL而被非选择电压（VSS）吸住。

包含源线SL和选择栅线SGSL的短路的块MB原则上为不良块。然而，某一块也可虽然为浮置对象但却没有被分类为不良块。在此类块中，不良块锁存器和浮置控制锁存器分别被复位和置位。即、节点/BBF、FLTF皆为高电平。在此类块中，各存储器字符串MS处于仅在源线侧及位线侧中的位线侧切断（cut off）的状态。此类设定在例如由源线SL和选择栅线SGSL的短路所导致的漏电流小且不需要被分类为不良块的块的补救中有效。

块解码器2a也可以是图18那样。图18是第一实施方式的第二例涉及的块解码器的电路图。如图18所示，块解码器2a包含或非门NR2以代替图11的倒相器l11、l12、晶体管T21～T24。或非门NR2接收信号BBBIAS、/BBF。将或非门NR2的输出向或非门NR1供给。从例如磁芯驱动器9供给信号BBBIAS。信号BBBIAS在使不良块中的选择栅线SGSL与通常的非选择块同样地偏压的情况下被设定为高电平，且在使不良块的选择栅线SGSL为浮置的情况下被设定为低电平。例如，在使不良块的选择栅线SGSL在读出和写入中浮置、在删除中不浮置这一实施方式中使用。

图18也表示正常块的选择时的解码器的状态。在正常块中，节点n1为高电平。因此，与信号BBBIAS、/BBF的逻辑无关地，信号/BLKSELS为低电平。其结果，其他节点的电位与图14相同，并向选择栅线SGSL传输经晶体管SSDT而连接的SGS线SGS的电位。

图19表示第一实施方式的第二例涉及的、是不良块但却不是浮置对象的块的选择时的解码器的状态。如上所述，在此类块中，信号BBBIAS为高电平。因此，或非门NR2的输出为低电平。因而，或非门NR1的两个输入皆为低电平，或非门NR1的输出为高电平。其结果，其他的节点与图15相同，向选择栅线SGSL传输非选择电压SGDS。

图20表示第一实施方式的第二例涉及的、既是不良块也是浮置对象的块的选择时的解码器的状态。如上所述，在此类块中，信号BBBIAS为低电平。因此，或非门NR1的两个输入皆为低电平，或非门NR1输出高电平。因而或非门NR1的输出为低电平。其结果，其他的节点与图16相同，选择栅线SGSL为浮置。

如上所述，根据第一实施方式涉及的半导体存储装置，在包含源线SL和选择栅线SGSL的短路的块中，选择栅线SGSL浮置。因此，可防止源线SL经与其短路的选择栅线SGSL而被非选择电压SGDS吸引。其结果，可提供能进行正常工作的半导体存储装置。

至此，作为对于选择栅线SGSL短路的对策，对能够使选择栅线SGSL浮置的例子进行了说明。但是，第一实施方式也可以构成为能使选择栅线SGDL浮置以代替使选择栅线SGSL浮置。这在例如选择栅线SGDL的短路在很多部位发生的情况下有用。因此，将倒相器l4的输出作为信号/BLKSELS向晶体管USTr的栅供给以代替向晶体管UDTr的栅供给。再有，将或非门NR1的输出作为信号/BLKSELD向晶体管UDTr的栅供给以代替向晶体管USTr的栅供给。

（第二实施方式）

第二实施方式的块解码器的结构与第一实施方式的块解码器不同。图21是第二实施方式涉及的块解码器的电路图。第二实施方式涉及的半导体存储装置中，关于除了以下记述的点之外的要素、连接、特征，都与第一实施方式相同。

如图21所示，晶体管T9的源经n型MOSFET T31接地以代替第一实施方式（图11）的接地。晶体管T31的栅（称为节点/SSF）与倒相器l11的输入及倒相器l12的输出连接。在第二实施方式中，倒相器l11的输出作为SSF被引用以代替第一实施方式中的FLTF。

图22表示第二实施方式涉及的、正常的块的选择时的解码器的状态。在正常的块中，不良块锁存器、浮置控制锁存器皆被复位了。即、节点/BBF、/SSF皆为高电平。因此，晶体管T9、T31导通、能进行地址解码。其结果，信号BLKSEL、/BLKSELD、/BLKSELS与第一实施方式（图14）相同，分别为高电平、低电平、低电平。

图23表示第二实施方式涉及的、是不良块但却不是浮置对象的块的选择时的解码器的状态。在此类块中，不良块锁存器和浮置控制锁存器分别被置位和复位。即、节点/BBF、/SSF分别为低电平、高电平。由于节点/BBF为低电平且晶体管T9截止，所以即使晶体管T31导通也不能进行地址解码。其结果，信号BLKSEL、/BLKSELD、/BLKSELS与第一实施方式（图15）相同，分别为低电平、高电平、高电平。

图24表示第二实施方式涉及的、是不良块也是浮置对象的块的选择时的解码器的状态。在此类块中，不良块锁存器和浮置控制锁存器皆被置位。即、节点/BBF、/SSF皆为低电平。因此，晶体管T9、T31截止，且不能进行地址解码。其结果，信号BLKSEL、/BLKSELD、/BLKSELS与第一实施方式（图16）相同，分别为低电平、高电平、低电平。

图25表示第二实施方式涉及的、不是不良块但却进行浮置控制的块选择时的解码器的状态。在第二实施方式中，由于晶体管T31的添加，而在以下方面与第一实施方式不同。在半导体存储装置10的测试工序中，可考虑以下面那样的步骤进行评价。首先，如关于第一实施方式说明那样，进行对选择栅线SGSL和源线SL之间的短路所形成的漏电流的检测。当检测到漏电流时，包含该短路的块MB的地址被保存于存储器20中。而且，在预定的定时例如通电读出时，基于存储器20的信息来置位特定的块MB用的块解码器2a中的浮置控制锁存器。接着，进行删除测试或写入测试，且不良块的地址同样被保存于存储器20中。接着，在预定的定时，基于该地址来置位特定的块MB用的块解码器2a中的不良块锁存器。

在第一实施方式（图11）中，当仅置位浮置控制锁存器时，块地址的解码不被禁止、能够进行。因此，在期望禁止作为浮置对象的块的解码的情况下，需要将该块作为不良块进行登记。因为这样一来块地址的解码变为不能进行。如与第一实施方式相关的说明那样，在虽然作为浮置对象但却不期望作为不良块被处理的形式中也有优点。但是，在不期望此类控制的情况下，根据第二实施方式，如图25所示，仅进行浮置控制锁存器的置位，而不能进行包含该被置位了的锁存器的块解码器2a中的地址解码。图25表示第二实施方式涉及的、不是不良块但却是浮置对象的块的选择时的解码器的状态。在此类块中，节点/BBF、/SSF分别为高电平、低电平。由于节点/SSF为低电平且晶体管T31截止，所有即使晶体管T9导通，也不能进行地址解码。其结果，信号BLKSEL、/BLKSELD、/BLKSELS与图24同样地分别为低电平、高电平、低电平。

如上所述，根据第二实施方式涉及的半导体存储装置，与第一实施方式同样地，在包含源线SL和选择栅线SGSL的短路的块中，选择栅线SGSL浮置。因此，可得到与第一实施方式相同的优点。此外，根据第二实施方式，仅进行浮置控制锁存器的置位，而不能进行包含该锁存器的块解码器2a中的地址解码。因此，不需要不良块锁存器的置位，能以更少的步骤与作为不良块登记的情况同样地禁止浮置控制对象的块中的地址解码。

第二实施方式也与第一实施方式同样地，可构成为能使选择栅线SGDL浮置以代替使选择栅线SGSL浮置。

（第三实施方式）

第三实施方式的块解码器的结构与第一实施方式的块解码器不同。图26是第三实施方式涉及的块解码器的电路图。在第三实施方式涉及的半导体存储装置中，关于除了以下记述的点之外的要素、连接、特征，都与第一实施方式相同。

如图26所示，在第三实施方式中，第一实施方式的节点BBF、/BBF、FLTF分别被引用为节点L0、/L0、L1。此外，第一实施方式的信号BBSET、BBRST、FLTSET、FLTRST分别替换为L0SET、L0RST、L1SET、L1RST。

晶体管T9的栅和倒相器l2的输出与第一实施方式不同，被分离。晶体管T9的栅与或非门NR3的输出连接。或非门NR3接收节点L0、L1上的信号（信号L0、L1）。信号L0、L1取得基于对于相对应的块的控制而确定的电平，这在后面描述。此外，将信号L0、L1向与非门ND1输入。将与非门ND1的输出向倒相器21输入。倒相器l21输出信号SGDFLT。设有或非门NR4来代替第一实施方式的倒相器l4。或非门NR4与节点n1连接，且接收信号SGDFLT。或非门NR4输出信号/BLKSELD。

信号L0、L1取得图27所示的电平的组合。图27表示第三实施方式涉及的信号的组合。在块是正常的情况下，信号L0、L1皆为低电平。在虽然是不良块但却不是浮置对象的块中，信号L0、L1分别为高电平、低电平。在是不良块且选择栅线SGSL也是浮置对象的块中，信号L0、L1分别为低电平、高电平。在是不良块且选择栅线SGSL、SGDL两者也都是浮置对象的块中，信号L0、L1皆为高电平。

信号L0、L1的电平根据图28、图29所示的定时图来控制。图28是第三实施方式涉及的锁存器的复位用的定时图。图29是第三实施方式涉及的锁存器的置位用的定时图。图28除了信号BBSET、BBRST、FLTSET、FLTRST分别替换为信号L0SET、L0RST、L1SET、L1RST之外都与图12相同。同样地，图29除了信号BBSET、BBRST、FLTSET、FLTRST分别替换为L0SET、L0RST、L1SET、L1RST之外都与图13相同。例如，控制电路5基于某一块是否是不良块以及仅选择栅线SGSL应为浮置还是选择栅线SGSL、SGDL两者都应为浮置来设定节点L0SET、L0RST、L1SET、L1RST的电平。关于某一块是否是不良块以及仅选择栅线SGSL为浮置还是选择栅线SGSL、SGDL两者都为浮置的信息由存储器20非易失性地保存。

回到图26。在正常块中，第一、第二锁存器皆被复位了。即、节点L0、L1皆为低电平。因此，晶体管T9导通，能进行地址解码。此外，虽然节点n1为高电平，但是，由于信号SGDFLT是低电平，因此信号/BLKSELD是低电平。其结果，信号BLKSEL为高电平，信号/BLKSELD为低电平，向选择栅线SGDL传输经晶体管SDDTr连接的SGD线SGD的电位。此外，除了信号BLKSEL为高电平之外，信号/BLKSELS为低电平，向选择栅线SGSL传输经晶体管SSDTr连接的SGS线SGS的电位。

在不良块中，第一和第二锁存器分别被置位和复位。节点L0、L1分别为高电平、低电平。因此，晶体管T9截止，不能进行地址解码。此外，节点n1、信号SGDFLT皆为低电平，因此信号BLKSEL、/BLKSELD、/BLKSELS分别为低电平、高电平、高电平。其结果，向选择栅线SGDL、SGSL传输非选择电压SGDS。

在为不良块且仅选择栅线SGSL为浮置对象的块中，第一和第二锁存器分别被置位和复位。即、节点L0、L1分别为低电平、高电平。因此，晶体管T9截止，不能进行地址解码。此外，节点n1、信号SGDFLT皆为低电平，因此信号BLKSEL、/BLKSELD分别为低电平、高电平。其结果，向选择栅线SGDL传输非选择电压SGDS。另一方面，除了信号BLKSEL为低电平之外，信号/BLKSELS为低电平，因此选择栅线SGSL浮置。

在为不良块且选择栅线SGSL、SGDL两者都为浮置对象的块中，第一和第二锁存器都被置位。即、节点L0、L1皆为高电平。因此，晶体管T9截止，不能进行地址解码。此外，节点n1、信号SGDFLT分别为低电平、高电平，因此信号BLKSEL、/BLKSELD、/BLKSELS皆为低电平。因此，选择栅线SGSL、SGDL皆浮置。

如上所述，根据第三实施方式涉及的半导体存储装置，与第一实施方式同样地，在包含源线SL和选择栅线SGSL的短路的块中，选择栅线SGSL浮置。因此，可得到与第一实施方式相同的优点。此外，根据第三实施方式，在选择的块中，除了选择栅线SGSL之外，选择栅线SGDL也能浮置。

第三实施方式也与第一实施方式同样地，可构成为使选择栅线SGDL浮置以代替使选择栅线SGSL浮置的作法。因此，首先，将图26的或非门4的输出作为信号/BLKSELS向晶体管USTr的栅供给以代替向晶体管UDTr的栅供给。再有，将或非门NR1的输出作为信号/BLKSELD向晶体管UDTr的栅供给以代替向晶体管USTr的栅供给。通过该改变，在第三实施方式中，在节点L0、L1分别为低电平、高电平时，对象的块为不良块且其选择栅线SGDL浮置。

（第四实施方式）

第四实施方式的块解码器的结构与第一实施方式的块解码器不同。图30是第四实施方式涉及的块解码器的电路图。关于第四实施方式涉及的半导体存储装置中的块解码器之外的要素、连接、特征，都与第一实施方式相同。

如图30所示，块解码器2a除了第三实施方式的要素和连接之外还包括或非门NR6。或非门NR6接收信号L0、/L1，并输出信号SGSFLT。信号SGSFLT被变为第三实施方式中的节点n1上的信号并向或非门NR1输入。

信号L0、L1取得图31所示的电平的组合。图31表示第四实施方式涉及的信号的组合。在块为正常的情况下，信号L0、L1皆为低电平。在虽然块是不良块但却不是浮置对象的情况下，信号L0、L1分别为高电平、低电平。在块是不良块且选择栅线SGSL也是浮置对象的情况下，信号L0、L1分别为低电平、高电平。在块是不良块且选择栅线SGDL也是浮置对象的情况下，信号L0、L1皆为高电平。

在正常块中，第一和第二锁存器皆被复位。即、节点L0、L1皆为低电平。因此，晶体管T9导通，能进行地址解码。此外，节点n1、信号SGDFLT分别为高电平、低电平，因此信号BLKSEL、/BLKSELD分别为高电平、低电平。其结果，向选择栅线SGDL传输经晶体管SDDTr连接的SGD线SGD的电位。此外，节点n1、信号SGDFLT分别为高电平、低电平，因此信号/BLKSELS为低电平。其结果，向选择栅线SGSL传输经晶体管SSDTr连接的SGS线SGS的电位。

在不良块中，第一和第二锁存器分别被置位和复位。即、节点L0、L1分别为高电平、低电平。因此，晶体管T9截止，不能进行地址解码。此外，节点n1、信号SGDFLT、SGSFLT皆为低电平，因此信号BLKSEL、/BLKSELD、/BLKSELS分别为低电平、高电平、高电平。其结果，向选择栅线SGDL、SGSL传输非选择电压SGDS。

在为不良块且仅选择栅线SGSL为浮置对象的块中，第一和第二锁存器分别被置位和复位。即、节点L0、L1分别为低电平、高电平。因此，晶体管T9截止，不能进行地址解码。此外，节点n1、信号SGDFLT皆为低电平，因此信号BLKSEL、/BLKSELD分别为低电平、高电平。其结果，向选择栅线SGDL传输非选择电压SGDS。另一方面，节点n1、信号SGDFLT分别为低电平、高电平，因此信号BLKSEL、/BLKSELD皆为低电平。其结果，选择栅线SGSL浮置。

在为不良块且仅选择栅线SGDL为浮置对象的块中，第一和第二锁存器都被置位了。即、节点L0、L1皆为高电平。因此，晶体管T9截止，不能进行地址解码。此外，节点n1、信号SGDFLT分别为低电平、高电平，因此信号BLKSEL、/BLKSELD皆为低电平。其结果，选择栅线SGDL浮置。另一方面，由于节点n1、信号SGDFLT皆为低电平，因此信号BLKSEL、/BLKSELS分别为低电平、高电平。其结果，向选择栅线SGDL传输非选择电压SGDS。

在日本特许公开公报2013-4139号中，记载了通过在位线为浮置后使非选择块的漏侧选择栅线按预定的电位上升从而使位线的电位耦合（coupling）地上升的构思。此时，在位线和漏侧选择栅线短路时，有可能出现位线电位下降或者抬起位线的能力不足的情况。同样地，即使在与漏侧选择栅线相邻的字线短路的情况下，该位线升压（boost）也能变得不充分。于是，在图32所示的方法中，进行经漏侧选择栅线SGDL的漏电流的检测。图32表示第四实施方式涉及的漏电流检测的方法。特别地，图32表示了用于检测选择块MB1中的选择栅线SGDL（例如SGDL0）和其周围的元件之间的短路的状态。漏电检测电路11构成为与图32所示一同进行以下描述的工作。

首先，漏电检测电路11经磁芯驱动器9向评价对象的选择栅线SGDL0施加例如1.5V，并向选择块MB1中的剩余的选择栅线SGDL、SGSL及全部的字线WL施加电压VSS。通过该电压的施加，能由漏电检测电路11来检测有无经评价对象的选择栅线SGDL0的漏电流（短路）。

在这样检测出的包含与其他元件短路的选择栅线SGDL的块MB用的块解码器2a中，节点L0、L1皆被置位为高电平。其结果，首先，块作为不良块来工作，不能进行解码。此外，位线升压时，选择栅线SGDL浮置，能为了位线升压而从与非选择块的选择栅线SGDL连接的布线及驱动器电分离。这样，能执行期望的位线升压。

如上所述，根据第四实施方式涉及的半导体存储装置，与第一实施方式同样地，在包含源线SL和选择栅线SGSL的短路（short）的块中，选择栅线SGSL浮置。因此，能得到与第一实施方式相同的优点。此外，根据第四实施方式，在包含与其他元件短路的选择栅线SGDL的块中，选择栅线SGDL浮置。因此，能执行期望的位线升压。

此外，各实施方式不限于内容，在实施阶段在不脱离其主旨的范围内能进行各种变形。再有，上述实施方式包含各种阶段，通过公开的多个构成元件的适当组合能得到各种实施方式。例如，即使从上述各实施方式所示的全部构成要素中删除几个构成要素，该删除了构成要素的构成也能作为实施方式而被提出。

Claims (9)

1.一种半导体存储装置，其特征在于，具备：

串联连接的存储器单元晶体管列；

第一选择晶体管，其连接于所述存储器单元晶体管列的第一端与源线及位线中的一个之间；

第一线，其与所述第一选择晶体管的栅电极连接，并经第一传输晶体管与驱动器连接，且经第二传输晶体管与供给非选择电压的第一节点连接；

第一锁存器，当其被置位时即使输入选择所述第一线的地址也保存指示所述第一线的非选择的信息；

第二节点，当所述第一锁存器被置位及复位了时，该第二节点分别为第一及第二逻辑且与所述第一传输晶体管的栅电极连接；

第一或非门，其接收第一信号和所述第一锁存器的输出；和

第二或非门，其接收所述第二节点及所述第一或非门的输出，并将输出与所述第二传输晶体管的栅电极连接，

所述第一线有选择地与所述驱动器连接或与所述第一节点连接，或者浮置，

当所述第一锁存器被置位了且所述第一信号为第一逻辑时，所述第一线与所述第一节点连接，

当所述第一锁存器被置位了且所述第一信号为第二逻辑时，通过将所述第一及第二传输晶体管截止，从而使所述第一线浮置。

2.一种半导体存储装置，其特征在于，具备：

串联连接的存储器单元晶体管列；

第一选择晶体管，其连接于所述存储器单元晶体管列的第一端与源线及位线中的一个之间；和

第一线，其与所述第一选择晶体管的栅电极连接，

所述第一线有选择地与驱动器连接或与供给非选择电压的第一节点连接，或者浮置。

3.根据权利要求2所述的半导体存储装置，其特征在于，

所述第一线经第一传输晶体管与所述驱动器连接，并经第二传输晶体管与所述第一节点连接，

通过将所述第一及第二传输晶体管截止，从而使所述第一线浮置。

4.根据权利要求3所述的半导体存储装置，其特征在于，

还具备第一锁存器，当被置位了时该第一锁存器保存指示使所述第一线浮置的信息，

当所述第一锁存器被置位了时，所述第一及第二传输晶体管截止。

5.根据权利要求4所述的半导体存储装置，其特征在于，

还具备第二锁存器，当其被置位了时，即使输入选择所述第一线的地址也保存指示所述第一线的非选择的信息，

当所述第二锁存器被置位了时，与所述第一锁存器无关地，所述第一线从所述驱动器断开而与所述第一节点连接。

6.根据权利要求5所述的半导体存储装置，其特征在于，

当所述第一锁存器被置位了时，与所述第二锁存器无关地，所述第一线浮置。

7.根据权利要求6所述的半导体存储装置，其特征在于，

还具备：第二选择晶体管，其连接于所述存储器单元晶体管列的第二端与源线及位线中的另一个之间；和第二线，其与所述第二选择晶体管的栅电极连接并有选择地与第二驱动器连接，

当所述第二锁存器被置位了时，所述第二线与所述第一节点连接，

当所述第一及第二锁存器都被置位了时，所述第一及第二线浮置、或者所述第一线不浮置地与所述第一节点连接且所述第二线浮置。

8.根据权利要求3所述的半导体存储装置，其特征在于，

还具备第一锁存器，当该第一锁存器被置位了时即使输入选择所述第一线的地址也保存指示所述第一线的非选择的信息，

所述第一线有选择地与所述驱动器连接或与所述第一节点连接，或者浮置，

当所述第一锁存器被置位了且所述第一信号为第一逻辑时，所述第一线与所述第一节点连接，

当所述第一锁存器被置位了且所述第一信号为第二逻辑时，通过将所述第一及第二传输晶体管截止，从而使所述第一线浮置。

9.根据权利要求8所述的半导体存储装置，其特征在于，还具备：

第二节点，当所述第一锁存器被置位了及复位了时，该第二节点分别为第一及第二逻辑且与所述第一传输晶体管的栅电极连接；

第一或非门，其接收第一信号和所述第一锁存器的输出；和

第二或非门，其接收所述第二节点及所述第一或非门的输出，并将输出与所述第二传输晶体管的栅电极连接。