TW201435877A - 半導體記憶裝置 - Google Patents

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TW201435877A
TW201435877A TW102126733A TW102126733A TW201435877A TW 201435877 A TW201435877 A TW 201435877A TW 102126733 A TW102126733 A TW 102126733A TW 102126733 A TW102126733 A TW 102126733A TW 201435877 A TW201435877 A TW 201435877A
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Inventor
Koji Hosono
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Toshiba Kk
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Abstract

本發明之課題在於提供一種可進行正常動作之半導體記憶裝置。本發明之半導體記憶裝置包含串聯連接之記憶胞電晶體行。第1選擇電晶體係連接於記憶胞電晶體行之第1端與源極線及位元線之一者之間。第1線係選擇性地連接於第1選擇電晶體之閘極電極且連接於驅動器、或連接於供給非選擇電壓之第1節點、或被設為浮動。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
已知有使用BiCS技術之製造製程而製造之三維構造之NAND(Not-AND，與非)型快閃記憶體。
本發明欲提供一種可進行正常動作之半導體記憶裝置。
本發明之一實施形態之半導體記憶裝置包含串聯連接之記憶胞(memory cell)電晶體行。第1選擇電晶體係連接於記憶胞電晶體行之第1端與源極線及位元線之一者之間。第1線係選擇性地連接於第1選擇電晶體之閘極電極且連接於驅動器、或連接於供給非選擇電壓之第1節點、或設為浮動。
1‧‧‧記憶胞陣列
2‧‧‧列解碼器
2a‧‧‧區塊解碼器
2a0‧‧‧區塊解碼器
2b‧‧‧傳輸電晶體群
2b0‧‧‧傳輸電晶體群
3‧‧‧資料電路．頁面緩衝器
3a‧‧‧感測放大器
3b‧‧‧資料快取記憶區
4‧‧‧行解碼器
5‧‧‧控制電路
6‧‧‧輸入輸出電路
7‧‧‧位址/指令暫存器
8‧‧‧電壓產生電路
9‧‧‧磁芯驅動器
10‧‧‧半導體記憶裝置
11‧‧‧洩漏檢測電路
20‧‧‧記憶體
/BBF‧‧‧訊號
/BLKSEL‧‧‧訊號
/BLKSELD‧‧‧訊號
/BLKSELS‧‧‧訊號
/BLKSELY‧‧‧訊號
/L0‧‧‧節點
/L1‧‧‧訊號
/SSF‧‧‧節點
A‧‧‧分佈
ARA‧‧‧區塊位址訊號
ARB‧‧‧區塊位址訊號
ARC‧‧‧區塊位址訊號
ARE‧‧‧區塊位址訊號
B‧‧‧分佈
BBBIAS‧‧‧訊號
BBF‧‧‧節點
BBRST‧‧‧訊號
BBSET‧‧‧訊號
BG‧‧‧後閘極線
BL‧‧‧位元線
BLKSEL‧‧‧區塊選擇訊號
BTr‧‧‧後閘極電晶體
C‧‧‧分佈
CG‧‧‧CG線
E‧‧‧分佈
FLGDIS‧‧‧訊號
FLTF‧‧‧輸入節點
FLTRST‧‧‧訊號
FLTSET‧‧‧訊號
I1‧‧‧時鐘反相器
I11‧‧‧時鐘反相器
I12‧‧‧時鐘反相器
I2‧‧‧時鐘反相器
I21‧‧‧反相器
I3‧‧‧反相器
I4‧‧‧反相器
IN2‧‧‧絕緣膜
IN2a‧‧‧穿隧絕緣膜
IN2b‧‧‧電荷儲存膜
IN2c‧‧‧電極間絕緣膜
IV11‧‧‧反相器
IV12‧‧‧反相器
L0‧‧‧節點
L0RST‧‧‧訊號
L0SET‧‧‧訊號
L1‧‧‧節點
L1RST‧‧‧訊號
L1SET‧‧‧訊號
LS‧‧‧位準偏移器
MB‧‧‧區塊
MS‧‧‧記憶體串
MTr‧‧‧記憶胞電晶體
MTr0~MTr15‧‧‧記憶胞電晶體
MU‧‧‧記憶單元
n0‧‧‧節點
n1‧‧‧節點
ND1‧‧‧反及閘
NR1‧‧‧非或閘
NR2‧‧‧非或閘
NR3‧‧‧非或閘
NR4‧‧‧非或閘
NR6‧‧‧非或閘
RDEC‧‧‧訊號
RFRST‧‧‧訊號
SDDTr‧‧‧SGDL傳輸電晶體
SDTr‧‧‧汲極側選擇閘極電晶體
SG‧‧‧SGS線
SGDFLT‧‧‧訊號
SGDL‧‧‧選擇閘極線
SGDS‧‧‧電壓
SGD線‧‧‧SGD
SGSL‧‧‧選擇閘極線
SGS線‧‧‧SGS
SL‧‧‧源極線
SP‧‧‧半導體柱
SSDTr‧‧‧SGSL傳輸電晶體
SSF‧‧‧反相器I11之輸出
SSTr‧‧‧源極側選擇閘極電晶體
sub‧‧‧基板
T1‧‧‧P型MOSFET電晶體
T10‧‧‧電晶體
T11‧‧‧電晶體
T12‧‧‧電晶體
T13‧‧‧電晶體
T15‧‧‧電晶體
T2‧‧‧N型之MOSFET電晶體
T21‧‧‧n型MOSFET
T22‧‧‧n型MOSFET
T23‧‧‧n型MOSFET
T24‧‧‧n型MOSFET
T3‧‧‧N型之MOSFET電晶體
T31‧‧‧n型MOSFET
T4‧‧‧N型之MOSFET電晶體
T5‧‧‧N型之MOSFET電晶體
T6‧‧‧N型之MOSFET電晶體
T7‧‧‧N型之MOSFET電晶體
T8‧‧‧電晶體
T9‧‧‧電晶體
UDTr‧‧‧電晶體
USTr‧‧‧電晶體
UTr‧‧‧電晶體
VAR‧‧‧電壓
VBL‧‧‧電壓
VBR‧‧‧電壓
VCGRV‧‧‧讀出電壓
VCR‧‧‧電壓
VDD‧‧‧電源電位
VREAD‧‧‧讀出通路電壓
VSG‧‧‧電壓
VSL‧‧‧電壓
VSS‧‧‧接地電位
Vt‧‧‧閾值電壓
WDTr‧‧‧WL傳輸電晶體
WL‧‧‧字元線
WL0‧‧‧字元線
WL10‧‧‧字元線
WL15‧‧‧字元線
WL5‧‧‧字元線
WL6‧‧‧字元線
WL7‧‧‧字元線
WL8‧‧‧字元線
WL9‧‧‧字元線
WLn‧‧‧字元線
圖1係第1實施形態之半導體記憶裝置之方塊圖。
圖2係第1實施形態之記憶胞陣列之一部分之立體圖。
圖3係第1實施形態之記憶胞陣列之一部分之電路圖。
圖4係第1實施形態之記憶胞電晶體之剖面圖。
圖5係表示第1實施形態之單元電晶體之狀態與對應之資料之關係之圖。
圖6係表示第1實施形態之讀出時之偏壓狀態之圖。
圖7係參考用之半導體記憶裝置之電路圖。
圖8係參考用之區塊解碼器之電路圖。
圖9係第1實施形態之半導體記憶裝置之電路圖。
圖10係表示第1實施形態之半導體記憶裝置中之一狀態之圖。
圖11係第1實施形態之區塊解碼器之電路圖。
圖12係第1實施形態之用以重設鎖存器之時序圖。
圖13係第1實施形態之用以設置鎖存器之時序圖。
圖14係表示第1實施形態之區塊解碼器中之一狀態之圖。
圖15係表示第1實施形態之區塊解碼器中之一狀態之圖。
圖16係表示第1實施形態之區塊解碼器中之一狀態之圖。
圖17係表示第1實施形態之半導體記憶裝置中之一狀態之圖。
圖18係第1實施形態之第2例之區塊解碼器之電路圖。
圖19係表示第1實施形態之第2例之區塊解碼器中之一狀態之圖。
圖20係表示第1實施形態之第2例之區塊解碼器中之一狀態之圖。
圖21係第2實施形態之區塊解碼器之電路圖。
圖22係表示第2實施形態之區塊解碼器中之一狀態之圖。
圖23係表示第2實施形態之區塊解碼器中之一狀態之圖。
圖24係表示第2實施形態之區塊解碼器中之一狀態之圖。
圖25係表示第2實施形態之區塊解碼器中之一狀態之圖。
圖26係第3實施形態之區塊解碼器之電路圖。
圖27係表示第3實施形態之訊號之組合之圖。
圖28係第3實施形態之用以重設鎖存器之時序圖。
圖29係第3實施形態之用以設置鎖存器之時序圖。
圖30係第4實施形態之區塊解碼器之電路圖。
圖31係表示第4實施形態之訊號之組合之圖。
圖32係表示第4實施形態之漏電流檢測之方法之圖。
(第1實施形態)
圖1係第1實施形態之半導體記憶裝置10之方塊圖。各功能區塊能以硬體、電腦軟體之任一者或組合兩者而成者之形式實現。因此，為了使各區塊為該等中之任一者之情況明確，以下大體上就該等之功能之觀點而言進行說明。又，各功能區塊並非必須如以下之例所示般加以區別。例如，亦可藉由與所例示之功能區塊不同之功能區塊執行一部分功能。進而，例示之功能區塊亦可進而被分割成細小之功能子區塊。
如圖1所示，半導體記憶裝置10包含記憶胞陣列1、列解碼器(row decoder)2、資料電路．頁面緩衝器3、行解碼器(column decoder)4、控制電路5、輸入輸出電路6、位址/指令暫存器7、電壓產生電路8、磁芯驅動器9、及洩漏檢測電路11。
半導體記憶裝置10包含複數個記憶胞陣列(例示2個記憶胞陣列)1。記憶胞陣列1存在被稱為平面之情形。記憶胞陣列1包含複數個區塊(記憶體區塊)。各區塊包含複數個記憶胞、字元線WL、及位元線BL等。某複數個記憶胞之記憶空間構成1或複數個頁面。資料係以頁面為單位被讀出或寫入。記憶胞陣列1之詳細情況將於下文敍述。
列解碼器2、資料電路．頁面緩衝器3、行解碼器4之組係針對每個記憶胞陣列1而設置。列解碼器2自位址/指令暫存器7接收區塊位址訊號等，又，自磁芯驅動器9接收字元線控制訊號或選擇閘極線控制訊號。列解碼器2基於接收之區塊位址訊號、字元線控制訊號、及選擇閘極線控制訊號，選擇區塊、字元線等。
資料電路．頁面緩衝器3暫時保持自記憶胞陣列1讀出之資料，又，自半導體記憶裝置10之外部接收寫入資料，並將接收之資料寫入至所選擇之記憶胞。資料電路．頁面緩衝器3包含感測放大器(sense amplifier)3a。感測放大器3a包含分別與複數根位元線BL連接之複數個感測放大器，放大位元線BL上之電位。半導體記憶裝置10可於1個記憶胞中保持2位元以上之資料。為此，資料電路．頁面緩衝器3包含例如3個資料快取記憶區(data cache)3b。第1資料快取記憶區3b保持下位(lower)頁面資料及上位(upper)頁面資料之一者，第2資料快取記憶區3b保持下位頁面資料及上位頁面資料之另一者。下位頁面資料包含相關之複數記憶胞之各2位元資料中之下位位元之組。上位頁面資料包含相關之複數記憶胞之各2位元資料中之上位位元之組。第3資料快取記憶區3b例如保持基於驗證讀出之結果而重新寫入至記憶胞之暫時性資料。
行解碼器4自位址/指令暫存器7接收行位址訊號，且對接收之行位址訊號進行解碼。行解碼器4基於解碼後之位址訊號，控制資料電路．頁面緩衝器3之資料之輸入輸出。
控制電路5自位址/指令暫存器7接收指示讀出、寫入、刪除等之指令。控制電路5基於指令之指示，按照特定之序列控制電壓產生電路8及磁芯驅動器9。電壓產生電路8按照控制電路5之指示，產生各種電壓。磁芯驅動器9按照控制電路5之指示，為了控制字元線WL及位元線BL而控制列解碼器2及資料電路．頁面緩衝器3。輸入輸出電路6控制指令、位址、資料自半導體記憶裝置10之外部之輸入或向半導體記憶裝置10之外部之輸出。洩漏檢測電路11檢測記憶胞陣列1中某個部位有無洩漏，關於詳細情況將於下文敍述。
記憶胞陣列1具有圖2、圖3所示之構造。圖2係第1實施形態之記憶胞陣列之局部立體圖。圖3係第1實施形態之記憶胞陣列1之局部電 路圖。如圖2、圖3所示，記憶胞陣列1包含複數根位元線BL、複數根源極(單元源極)線SL、及複數個區塊MB。源極線SL沿列方向延伸。位元線BL沿行方向延伸。行方向與列方向正交。複數個區塊MB係具有特定之間距而沿行方向排列。各區塊MB具有沿著列方向及行方向呈矩陣狀排列之複數個記憶體單元MU。於各區塊MB中，1根位元線BL上連接有複數個記憶體單元MU。
記憶體單元MU包含記憶體串MS、源極側選擇閘極電晶體SSTr、及汲極側選擇閘極電晶體SDTr。記憶體串MS係沿著基板sub之積層方向而位於上方。記憶體串MS包含串聯連接之n+1個(n例如為15)記憶胞電晶體MTr0~MTr15及後閘極電晶體BTr。於末尾附有數字之參照符號(例如胞電晶體MTr)不必相互予以區別之情形時，使用省略末尾數字之記述，且該記述意指所有附有數字之參照符號。胞電晶體MTr0~MTr7係依序沿著積層方向朝靠近基板sub之方向排列。胞電晶體MTr8~MTr15係依序沿著積層方向朝遠離基板sub之方向排列。胞電晶體MTr係如下所詳述般，分別包含半導體柱SP、半導體柱SP之表面之絕緣膜、及字元線(控制閘極)WL。後閘極電晶體BTr係連接於最下方之胞電晶體MTr7、MTr8之間。
選擇閘極電晶體SSTr、SDTr係分別位於沿最上方之胞電晶體MTr0、MTr15之積層方向之上方。電晶體SSTr之汲極連接於胞電晶體MTr0之源極。電晶體SDTr之源極連接於胞電晶體MTr15之汲極。電晶體SSTr之源極連接於源極線SL。電晶體SDTr之汲極連接於位元線BL。
各區塊MB中之沿著列方向排列之複數個記憶體單元MU之各胞電晶體MTr0之閘極係共通地連接於字元線WL0。同樣地，各區塊MB中之沿著列方向排列之複數個記憶體單元MU之各胞電晶體MTr1~MTr15之各閘極係分別共通地連接於字元線WL1~WL15。字元線WL 係沿列方向延伸。後閘極電晶體BTr之閘極係共通地連接於後閘極線BG。
各區塊MB中之沿著列方向排列之複數個記憶體單元MU之各電晶體SDTr之閘極係共通地連接於汲極側選擇閘極線SGDL。沿著行方向排列之複數個記憶體單元MU之各電晶體SDTr之汲極係連接於相同之位元線BL。選擇閘極線SGDL係沿列方向延伸。
各區塊MB中之沿著列方向排列之複數個記憶體單元MU之各電晶體SSTr之閘極係共通地連接於源極側選擇閘極線SGSL。沿著行方向排列之2個記憶體單元MU之電晶體SSTr之源極係連接於相同之源極線SL。1個區塊MB中之沿著列方向排列之複數個記憶體單元MU之各電晶體SSTr之源極係連接於相同之源極線SL。選擇閘極線SGSL及源極線SL係沿列方向延伸。
胞電晶體MTr具有圖4所示之構造。圖4係第1實施形態之胞電晶體之剖面圖。字元線(閘極)WL包含例如多晶矽或多晶矽化物。形成有貫通複數根字元線WL及其等間之絕緣膜之孔。於孔表面形成有絕緣膜IN2，且於孔中形成有半導體柱SP。半導體柱SP係沿積層方向延伸，且沿著包含列方向及行方向之平面呈矩陣狀排列，並包含例如導入有雜質之半導體(例如矽)。
絕緣膜IN2包含穿隧絕緣膜IN2a、電荷儲存膜IN2b、及電極間絕緣膜IN2c。穿隧絕緣膜IN2a例如包含氧化矽(SiO2)。電荷儲存膜IN2b形成於穿隧絕緣膜IN2a上。電荷絕緣膜IN2b儲存電荷，例如包含氮化矽(SiN)。電極間絕緣膜IN2c形成於電荷儲存膜IN2b上。電極間絕緣膜IN2c例如包含氧化矽。使於半導體柱SP中流通之胞電流根據字元線WL之電位及電荷儲存膜IN2b中之載子之個數而產生變化，利用此使胞電晶體MTr非揮發性地記憶資料。
沿著列方向排列且共享字元線WL、選擇閘極線SGDL、SGSL之 複數個記憶體單元MU(記憶體串MS與選擇閘極電晶體SSTr、SDTr)構成1個單位，將該單位稱為串。
圖5表示第1實施形態之胞電晶體之狀態與對應之資料之關係之例。尤其，圖5表示1個胞電晶體MTr保持2位元資料之例。為了記憶2位元/胞之資料，胞電晶體MTr可具有4個可變之閾值電壓。胞電晶體MTr係以通過控制其電荷儲存膜IN2b中之載子之量而具有所期望之閾值電壓Vt之方式予以控制。實際上，因胞電晶體MTr相互間之特性差異而導致即便為賦予有相同之閾值電壓Vt之複數個胞電晶體MTr，閾值電壓Vt亦存在差異，而具有如圖5所示之分佈。最低電壓之分佈E係藉由針對胞電晶體MTr之刪除而獲得。分佈A~C係藉由針對胞電晶體MTr之寫入而獲得。
為了記憶2位元/胞之資料，而使2位元分別與2個頁面位址建立對應。即，由1個記憶胞保持下位頁面之資料與上位頁面之資料。如圖5所示，例如下位頁面之資料「1」係對應於分佈E與分佈A，下位頁面之資料「0」係對應於分佈B與分佈C。上位頁面之資料「1」係對應於分佈E與分佈C，上位頁面之資料「0」係對應於分佈A與分佈B。
藉由建立此種對應，關於下位頁面之位元，可藉由通過將電壓VBR施加至字元線WL之讀出動作，而判定保持有「1」及「0」中之哪一者之資料。即，具有分佈E或分佈A中所包含之閾值電壓之胞電晶體MTr係若字元線WL中接收電壓VBR，則接通。其結果，胞電流自位元線BL經由胞電晶體MTr流向源極線SL。另一方面，具有分佈B或分佈C中所包含之閾值電壓之胞電晶體MTr係即便字元線WL中接收電壓VBR，亦不會接通，因而不流通胞電流。此種胞電流之差異係由感測放大器3a檢測出，從而判定讀出對象之胞電晶體MTr於下位位元中保持有「0」資料抑或是「1」資料。
關於上位頁面之位元，藉由針對通過將電壓VAR與VCR施加至字 元線WL而流通之胞電流，於資料電路．頁面緩衝器3中進行特定之運算，而識別資料。即，判定為具有電壓VAR與VCR之間之閾值電壓之胞電晶體MTr在上位位元中保持「0」資料，且判定為具有低於電壓VAR或高於電壓VCR之閾值電壓之胞電晶體MTr在上位位元中保持「1」資料。電壓VREAD係不論其保持資料為何均使胞電晶體MTr接通之電壓。
其次，對半導體記憶裝置10之讀出時之偏壓進行說明。於讀出時，產生圖6所示之3種偏壓狀態。第一段表示包含所選擇之記憶胞(選擇胞)之串、即所選擇之區塊(選擇區塊)中之所選擇之串(選擇串)中之偏壓。對所選擇之字元線(選擇字元線)WL施加讀出電壓VCGRV，對選擇字元線以外之字元線(非選擇字元線)施加讀出通路電壓VREAD。讀出電壓VCGRV係圖5之VAR、VBR、及VCR之根據所讀出之胞電晶體之保持資料而決定之任一者。對選擇閘極線SGDL、SGSL施加使電晶體SDTr、SSTr充分接通之電壓VSG。對位元線BL及源極線SL分別施加讀出用之電壓VBL及VSL(例如分別為1.5V及1V)。
第2段表示選擇區塊中之選擇串以外之串(非選擇串)中之偏壓。由於在1區塊中共用字元線WL，故於非選擇串中，字元線WL上亦施加電壓VCGRV或VREAD。另一方面，對選擇閘極線SGDL、SGSL施加例如0V，而使電晶體SDTr、SSTr斷開。
第3段表示非選擇區塊中之偏壓。1個平面中之1個選擇區塊以外之所有區塊成為該狀態。字元線WL係未被施加偏壓而成為浮動狀態。又，選擇閘極線SGDL、SGSL中，對電晶體SDTr、SSTr施加足夠截斷該等之電壓、例如0V。其原因在於：避免漏電流自位元線BL流出。
其次，對用以實現具有圖1~圖6之性質之半導體記憶裝置10之電 路進行說明。首先，為了便於參考，而參照圖7對可實現半導體記憶裝置10之電路進行說明。
各記憶胞陣列包含k個區塊MB。圖中表示有2個區塊。位元線BL0~BLm(m例如為64K-1)係遍及相同平面中之所有區塊MB。各位元線BL係與資料電路．頁面緩衝器3、尤其是其中之對應之1個感測放大器3a連接。
如上所述，於各區塊MB中，連接於位元線BL0~BLm(沿著列方向排列)之複數個記憶體串MS共享字元線WL0~WLn。於各區塊MB中設置有i+1個串。圖中表示有2個串。為了用於串0~串i，而分別設置有汲極側選擇閘極線SGDL0~SGDLi，且分別設置有源極側選擇閘極線SGSL0~SGSLi。沿著列方向排列且分別連接於位元線BL0~BLm之串中之胞電晶體MTr中，共享字元線之胞電晶體MTr之記憶空間構成1或複數個頁面。頁面亦可為沿著列方向排列且分別連接於位元線BL0~BLm之串中之胞電晶體MTr中共享字元線之胞電晶體MTr之一部分記憶空間。
列解碼器2包含複數個區塊解碼器2a及複數個傳輸電晶體群2b。對各區塊MB設置有1個區塊解碼器2a及1個傳輸電晶體群2b。傳輸電晶體群2b包含n個WL傳輸電晶體WDTr、i+1個SGDL傳輸電晶體SDDTr、及i+1個SGSL傳輸電晶體SSDTr。字元線WL0~WLn分別經由對應之1個電晶體WDTr而與CG線CG0~CGn連接。串X(X為0~i之整數)用之選擇閘極線SGDLX、SGSLX係經由各自對應之電晶體SDDTr及SSDTr而連接於SGD線SGDX及SGS線SGSX。區塊MBY(Y為0~k之整數)中之所有電晶體WDTr、SDDTr、SSDTr之閘極自區塊Y用之區塊解碼器2aY接收區塊選擇訊號BLKSELY。對所選擇之區塊MB之選擇閘極線SGDL、SGSL、字元線WL分別經由電晶體SDDTr、SSDTr、WDTr而傳輸來自磁芯驅動器9之電壓。CG線、SG線SGD、 SGS自磁芯驅動器9接收電壓。串之選擇、非選擇之區別係如上所述般，藉由使用施加至選擇串中之選擇閘極線SGDL、SGSL之電壓VSG、及施加至非選擇串中之選擇閘極線SGDL、SGSL之電壓VSS(=0V)而進行。因此，磁芯驅動器9係以可對各串施加獨立電壓之方式構成。
選擇閘極線SGDL經由各自之電晶體UDTr接收非選擇電壓SGDS(例如VSS)。選擇閘極線SGSL經由各自之電晶體USTr接收電壓SGDS。區塊MBY中之所有電晶體UTr之閘極係自區塊解碼器2aY接收區塊選擇訊號/BLKSELY。符號「/」意指否定邏輯。
區塊解碼器2a自位址/指令暫存器7接收區塊位址訊號。基於區塊位址訊號而選擇之區塊解碼器2a輸出訊號BLKSEL，且選擇接收到訊號BLKSEL之區塊MB。選擇區塊MB中之電晶體UDTr、USTr設為斷開。另一方面，於非選擇區塊MB中，接收訊號/BLKSEL而使電晶體UDTr、USTr接通，並對選擇閘極線SGDL、SGSL、字元線WL施加電壓SGDS。非選擇電壓傳輸用之電晶體UDTr、USTr亦可獨立地予以控制。
於圖8中表示參考用之區塊解碼器2。如圖8所示，P型之MOSFET(metal oxide semiconductor field effect transistor，金氧半場效電晶體)電晶體T1、N型之MOSFET T2~T7係串聯連接於電源電位(VDD)與接地電位(VSS)之間。電晶體T1、T2之連接節點係引用為節點n0。電晶體T1、T7於閘極接收訊號RDEC。訊號RDEC係區塊位址解碼之啟動訊號，例如自控制電路5、磁芯驅動器9供給。訊號RDEC係於停用驅動解碼器2a期間設定為低位準，於啟動區塊解碼器2a時設定為高位準(有效邏輯)。
電晶體T2~T6於閘極分別自位址/指令暫存器7接收區塊位址訊號ARA~ARE。電晶體T2~T6於圖中實際上若為經選擇該等電晶體之區 塊中者，則以全部成為接通狀態之方式連接。電晶體T8於閘極中接收訊號FLGDIS。訊號FLGDIS通常為低位準，由此，電晶體T8通常為斷開。訊號FLGDIS係例如自控制電路5、磁芯驅動器9供給。訊號FLGDIS係在可與關於下述之不良區塊之控制無關地選擇解碼器時，設定成低位準。
電晶體T9係如下所述般，根據與該區塊解碼器2a相對應之區塊MB是否為不良區塊之情況而予以接通或斷開。電晶體T9之閘極係引用為節點/BBF，接收訊號/BBF，並連接於時鐘反相器(clocked inverter)I1之輸入及時鐘反相器I2之輸出。時鐘反相器I1、I2係交叉連接，且構成不良區塊鎖存器(第1鎖存器)。在節點/BBF與接地電位之間串聯連接有n型MOSFET T10、T11。在反相器I2之輸入(節點BBF)與接地電位之間串聯連接有n型MOSFET T12、T13。電晶體T10、T12之閘極係連接於節點n1。電晶體T11、T13分別於閘極中接收訊號BBSET、BBRST。訊號BBSET、BBRST分別設置、重設不良區塊鎖存器。被設置、重設之不良區塊鎖存器(第1鎖存器)於節點/BBF中分別保持低位準、高位準。若節點n1為高位準且訊號RFRST為高位準，則節點BBF成為低位準，且第1鎖存器被重設(節點/BBF成為高位準)，電晶體T9接通。另一方面，若節點n1為高位準且訊號BBRST為高位準，則設置第1鎖存器(節點/BBF成為低位準)，電晶體T9斷開。選擇區塊中，於解碼時，使電流以電晶體T1~T6、T9之路徑流通。
節點n0係經由電晶體T15而連接於電源電位，且經由反相器I3而連接於節點n1。節點n1連接於電晶體T15之閘極，又，連接於位準偏移器(level shifter)LS。位準偏移器LS使節點n1之位準偏移而產生訊號BLKSEL。進而，節點n1經由反相器I4提供訊號/BLKSEL。訊號BLKSEL係輸入至對應之區塊中之所有電晶體SDDTr、SSDTr。訊號/BLKSEL係輸入至對應之區塊中之所有電晶體UDTr、USTr。圖中， 僅表示有與1根選擇閘極線SGDL連接之1對電晶體SDDTr、UDTr。
通常，訊號RDEC為低位準，因此，電晶體T1、T2分別接通、斷開。因此，節點n0被預充電至電源電位。電晶體T15亦藉由節點n0之高位準及節點n1之低位準而接通。
於進行解碼時，首先，施加特定之區塊位址訊號ARA~ARE。其後，時訊號RDEC為高位準。訊號RDEC於解碼期間中維持高位準，由此，電晶體T6在其間維持接通。
於搜索出區塊位址之解碼器(選擇解碼器)2a中，電晶體ARA~ARE全部接通。又，正常(非不良區塊)區塊中，亦接通電晶體T9。由此，節點n0之電位係經由電晶體T2~T6、T9而放電。由於電晶體T15係以具有不妨礙該放電之尺寸之方式設計，故節點n0之電位充分降低，成為高位準之節點n1使電晶體T15斷開。即，節點n0成為低位準、節點n1成為高位準係匹配區塊位址而選擇區塊之狀態。
另一方面，於設置有不良區塊鎖存器(反相器I1、I2)之情形時，電晶體T9維持斷開。由此，即便區塊位址匹配，節點n0亦維持高位準。即，區塊維持非選擇狀態。再者，不良區塊鎖存器係於例如半導體記憶裝置10之電源接通時予以設置。
於非選擇區塊中，節點n1為低位準。由此，訊號BLKSEL、/BLKSEL分別為低位準、高位準，電晶體SDDTr、UDTr分別斷開、接通。如上所述，由於在讀出時訊號SGDS被設為例如VSS，故選擇閘極線SGDL係向VSS放電。
於選擇區塊中，訊號/BLKSEL變為低位準，電晶體UDTr斷開。另一方面，訊號BLKSEL係藉由位準偏移器LS而成為轉換成特定電壓之高位準，且使電晶體SDDTr接通。其結果，選擇閘極線SGDL接收SGD線SGD之電壓。
隨著半導體記憶裝置之微細化之發展，各要素密集化，而有可 能產生短路。可能存在各個部位上之短路。例如，字元線WL間之短路、字元線WL與選擇閘極線SGDL、SGSL之短路、記憶體串MS與位元線BL之非導通，位元線BL間之短路、選擇閘極線SGDL與位元線BL之短路、及選擇閘極線SGSL與源極線SL之短路等。該等之中，例如關於字元線WL間之短路，控制包含該等之區塊MB使其不被選擇，或利用區塊冗餘度(block redundancy)進行置換。位元線BL間之短路係通常以包含該等之特定位元線組(例如行)之單位利用行冗餘度進行置換。
關於選擇閘極線SGDL與位元線BL之短路、及選擇閘極線SGSL與源極線SL之短路，亦將包含該等之區塊MB作為不良區塊進行處理。其原因在於，藉由此種選擇閘極線SGDL、SGSL而選擇之記憶胞電晶體MTrMC未正常地進行動作。關於該方面，使用圖7進行說明。
圖7中，表示有位元線BL1與區塊MB0之選擇閘極線SGDL0之短路、及源極線SL與區塊MB1之選擇閘極線SGSLi之短路。包含選擇閘極線SGDL與位元線BL之短路之區塊係被作為不良區塊進行處理。即，該區塊通常不被選擇，以與非選擇區塊相同之方式加以控制。具體而言，對選擇閘極線SGDL0經由電晶體UDTr施加非選擇電壓SGDS(VSS)。因此，若選擇閘極線SGDL與位元線BL發生短路，則該位元線BL會經由短路部位而放電至0V。位元線BL與選擇閘極線SGDL之發生短路之位置係產生在位元線BL之何處抑或是選擇閘極線SGDL之何處則無從得知。又，相較於位元線BL與選擇閘極線SGDL之短路，源極線SL與選擇閘極線SGSL之短路所預估之漏電流值更大。因此，源極線SL與選擇閘極線SGSL之短路更有可能會對通過降低源極線SL之電位而進行之其他正常區塊中之動作造成影響，從而顧慮較大。又，關於位元線BL所參與之短路，雖可藉由控制感測放大器3a而消除發生短路之位元線BL對記憶胞陣列1造成之影響，但由 於源極線SL於記憶胞陣列1內共通，故無法針對不良部位進行個別之對策。因此，謀求解決源極線SL與選擇閘極線SGSL之短路之對策。
以下，參照圖9，對第1實施形態之半導體記憶裝置10之電路進行說明。圖9係第1實施形態之半導體記憶裝置之電路圖。如圖9所示，各區塊解碼器2a對該區塊解碼器2a負責解碼之區塊MB中之電晶體UDTr、USTr之閘極分別供給訊號/BLKSELD、/BLKSELS。
作為檢測選擇閘極線SGSL與源極線SL之短路之方法，最為確實之方法係直接檢測出自選擇閘極線SGSL洩漏之電流。於發生短路之情形時，根據其周圍電壓之相互關係，應有漏電流流出。因此，洩漏檢測電路11係以可經由磁芯驅動器9施加特定之電壓而檢測出漏電流之方式構成。洩漏檢測電路11係對磁芯驅動器指示施加用以檢測漏電流之特定之電壓，從而檢測出漏電流。漏電流之檢測例如係選擇任意區塊MB及串而進行。於對所有區塊MB之選擇閘極線SGSL進行測試之情形時，一面依序變更區塊位址及串位址一面進行。
圖10表示於第1實施形態中區塊MB1之選擇閘極線SGSLi變為評估對象之狀態。對選擇閘極線SGSLi施加例如1.5V作為洩漏檢測用之電壓，且亦對相同區塊MB1中之所有字元線WL或其他所有選擇閘極線SGDL、SGSL施加1.5V電壓。若該電壓低於1.5V，則發現有漏電流自評估對象之選擇閘極線SGSLi流向該等同區塊中之字元線WL及選擇閘極線SGSL。因此，同區塊中之字元線WL及選擇閘極線SGDL、SGSL之電壓必須與選擇閘極線SGSLi相同。
另一方面，對源極線SL施加較施加至選擇閘極線SGSLi之1.5V低之電壓、例如1V。若選擇閘極線SGSLi與源極線SL之間發生短路，則電流自選擇閘極線SGSLi流向源極線SL。洩漏檢測電路11係將所設定之任意值、例如0.5μA以上之電流作為閾值，而檢測有無漏電流。
洩漏檢測電路11若判定為選擇閘極線SGSL與源極線SL之間存在短路，則將包含該選擇閘極線SGSL之區塊MB之位址資訊記憶於測試機或半導體記憶裝置10中之記憶體20中。該記憶體20係非揮發性地記憶位址資訊，例如可藉由備設於記憶胞陣列內之ROM區域而實現。ROM區域保持半導體記憶裝置10之控制用資料、參數等。
圖11係第1實施形態之區塊解碼器之電路圖。如圖11所示，區塊解碼器2a除包含圖8之要素及連接以外，亦包含時鐘反相器I11、I12、n型MOSFET T21~T24、及非或閘NR1。於圖8之例中，電晶體SDDTr、電晶體SSDTr均係藉由訊號BLKSEL予以控制，電晶體UDTr、USTr均係藉由訊號/BLKSEL予以控制。另一方面，於圖11中，電晶體UDTr、USTr係分別藉由訊號/BLKSELD、/BLKSELS予以控制。電晶體SDDTr、SSDTr係藉由訊號BLKSEL予以控制。
反相器IV11、IV12係交叉連接，構成浮動控制鎖存器(第2鎖存器)。浮動控制鎖存器係於必須使由包含該鎖存器之解碼器2a解碼之區塊MB之下述節點浮動之情形時設置。在所設置之反相器IV11之輸入與接地電位之間串聯連接有電晶體T21、T22。在反相器IV12之輸入節點FLTF與接地電位之間串聯連接有電晶體T23、T24。電晶體T21、T23之閘極係連接於節點n1。電晶體T22、T24分別於閘極中接收訊號FLTSET、FLTRST。訊號FLTSET、FLTRST分別對浮動控制鎖存器(第2鎖存器)進行設置、重設。被設置、重設之浮動控制鎖存器(第2鎖存器)於節點FLTF中分別保持高位準、低位準。節點n1進而連接於非或閘NR1之第1輸入。非或閘NR1之第2輸入係連接於節點FLTF。非或閘NR1輸出訊號/BLKSELS。圖11僅代表性地描繪有由解碼器2a解碼之區塊MB中之i+1根選擇閘極線SGDL中之1根、及i+1根選擇閘極線SGSL中之1根。與之呼應，僅表示有對於一根選擇閘極線SGDL之1對電晶體SDDTr，UDTr、及對於一根選擇閘極線SSDL之1對 電晶體SSDTr，USTr。實際上，訊號BLKSEL係供給至區塊MB中之所有電晶體SDDTr、SSDTr，訊號/BLKSELD係供給至區塊MB中之所有電晶體UDTr，且訊號/BLKSELS係供給至區塊MB中之所有電晶體USTr。繼而，所有電晶體SDDTr、SSDTr基於訊號BLKSEL之位準以相同方式進行動作，所有電晶體UDTr基於訊號/BLKSELD之位準以相同方式進行動作，且電晶體USTr基於訊號/BLKSELS之位準以相同方式進行動作。
其次，參照圖12、圖13，對不良區塊鎖存器及浮動控制鎖存器之控制進行說明。圖12係第1實施形態之用以重設不良區塊鎖存器及浮動控制鎖存器之時序圖。圖13係第1實施形態之用以設置不良區塊鎖存器及浮動控制鎖存器之時序圖。如圖12所示，例如控制電路5經由磁芯驅動器9，於時刻t0時將包含被重設之鎖存器之區塊MB之位址訊號ARA~ARE(AR)供給至解碼器2a。控制電路5於對所有區塊MB之鎖存器進行重設之情形時，以於所有區塊MB中使位址訊號ARA~ARE變為高位準之方式進行控制。圖12表示所有區塊MB中之重設之例。其次，控制電路5於時刻t1時，將訊號RDEC設為高位準並啟動解碼器2a。繼而，控制電路5於時刻t2至時刻t3期間，為了重設不良區塊鎖存器而使訊號BBRST為高位準，且為了重設浮動控制鎖存器而使FLTRST為高位準。於僅期望重設2個鎖存器中之一者之情形時，僅使對應者之訊號BBRST或FLTRST為高位準。接著，控制電路5於時刻t4時將訊號RDEC設為低位準而停用解碼器2a，接著，使位址訊號AR為低位準。如圖12所示之鎖存器之重設係在特定之時間點、例如於可使用半導體記憶裝置10前之初始設定動作(電源接通讀取時)之前後等進行。
於設置鎖存器之情形時，如圖13所示，控制電路5於時刻t2至時刻t3期間，將與所設置之鎖存器相對應之訊號BBSET或(及)FLTSET設 為高位準來取代圖12中之訊號BBRST及FLTRST。兩個鎖存器係根據區塊MB之狀態而被設置或重設。即，控制電路5取得各區塊MB是否為不良區塊、及是否期望選擇閘極線SGSL浮動之資訊。該等資訊係非揮發性地記憶於記憶體20中。關於正常之區塊MB，控制電路5使訊號BBSET、FLTSET任一者均為低位準。關於雖為不良區塊但並非浮動之對象之區塊MB，控制電路5使訊號BBSET、FLTSET分別為高位準、低位準。關於為不良區塊且為浮動之對象之區塊MB，控制電路5使訊號BBSET、FLTSET之任一者均為高位準。如此，不良區塊鎖存器於由包含其之解碼器2a解碼之區塊MB為不良區塊之情形時，保持高位準，於並非如此之情形時，保持低位準。又，浮動控制鎖存器於由包含其之解碼器2a解碼之區塊MB為浮動之對象之情形時，保持高位準，於並非如此之情形時，保持低位準。浮動控制鎖存器係如上所述般，於該鎖存器位於用以對包含藉由洩漏檢測電路11而檢測出之源極線SL與選擇閘極線SGSL之短路之區塊MB進行解碼之解碼器2a中之情形時，予以設置。如圖13所示之鎖存器之設置係於特定之時間點、例如電源接通讀取時進行。
其次，參照圖14~圖16說明圖11之電路之動作。圖14表示第1實施形態之正常之區塊之選擇時之解碼器之狀態。如圖14所示，又，如上所述，於正常區塊中，不良區塊鎖存器、浮動控制鎖存器之任一者均被重設。即，節點/BBF、FLTF分別為高位準、低位準。藉由使節點/BBF為高位準，而可進行位址解碼。由此，若供給搜索出之列位址訊號ARA~ARE，則節點n0變為低位準。結果，訊號BLKSEL成為高位準，訊號/BLKSELD成為低位準，對選擇閘極線SGDL傳輸經由電晶體SDDTr而連接之SGD線SGD之電位。又，除訊號BLKSEL為高位準以外，訊號/BLKSELS成為低位準，對選擇閘極線SGSL傳輸經由電晶體SSDT而連接之SGS線SGS之電位。
圖15表示第1實施形態之雖為不良區塊但並非浮動之對象之區塊之選擇時之解碼器之狀態。如圖15所示，於此種區塊中，不良區塊鎖存器、浮動控制鎖存器分別被設置、重設。即，節點/BBF、FLTF之任一者均為低位準。藉由使節點/BBF為低位準，而節點n0維持高位準，且無法進行位址解碼。因此，訊號BLKSEL維持低位準，訊號/BLKSELD、/BLKSELS維持高位準，且對選擇閘極線SGDL、SGSL傳輸非選擇電壓SGDS。
圖16表示第1實施形態之為不良區塊且為浮動之對象之區塊之選擇時之解碼器之狀態。如圖16所示，於此種區塊中，不良區塊鎖存器、浮動控制鎖存器之任一者均被設置。即，節點/BBF、FLTF分別為低位準、高位準。藉由使節點/BBF為低位準，而節點n0維持高位準，且無法進行位址解碼。因此，訊號BLKSEL維持低位準，訊號/BLKSELD維持高位準，且對選擇閘極線SGDL傳輸非選擇電壓SGDS。另一方面，除訊號BLKSEL為低位準以外，訊號/BLKSELS亦為低位準，藉此，選擇閘極線SGSL變為浮動。關於該狀態，於圖17中對區塊MB1進行表示。如此，在包含源極線SL與選擇閘極線SGSL之短路之區塊MB中，選擇閘極線SGSL係設為浮動。因此，防止源極線SL經由與其短路之選擇閘極線SGSL而受非選擇電壓(VSS)牽引。
包含源極線SL與選擇閘極線SGSL之短路之區塊原則上係設為不良區塊。然而，亦可能存在某種區塊雖被設為浮動之對象但不歸類為不良區塊之情況。此種區塊中，不良區塊鎖存器、浮動控制鎖存器係分別被重設、設置。即，節點/BBF、FLTF均為高位準。於此種區塊中，各記憶體串MS係僅於源極線側及位元線側中之位元線側處於截斷之狀態。此種設定例如於對因源極線SL與選擇閘極線SGSL之短路而引起之漏電流較少從而不必歸類為不良區塊之區塊進行改善方面較為有效。
區塊解碼器2a亦可如圖18所示。圖18係第1實施形態之第2例之區塊解碼器之電路圖。如圖18所示，區塊解碼器2a包含非或閘NR2來取代圖11之反相器I11、I12、及電晶體T21~T24。非或閘NR2接收訊號BBBIAS、/BBF。非或閘NR2之輸出係供給至非或閘NR1。訊號BBBIAS係例如自磁芯驅動器9供給。訊號BBBIAS係於與通常之非選擇區塊同樣地對不良區塊中之選擇閘極線SGSL進行偏壓之情形時設定為高位準，於使不良區塊之選擇閘極線SGSL浮動之情形時設定為低位準。例如，在使不良區塊之選擇閘極線SGSL於讀出及寫入時浮動，於刪除時不浮動之實施形態中予以使用。
圖18亦表示正常區塊之選擇時之解碼器之狀態。於正常區塊中，節點n1為高位準。因此，無論訊號BBBIAS、/BBF之邏輯為何，訊號/BLKSELS均為低位準。其結果，其他節點之電位係與圖14相同，對選擇閘極線SGSL傳輸經由電晶體SSDT而連接之SGS線SGS之電位。
圖19表示第1實施形態之第2例之雖為不良區塊但並非浮動之對象之區塊之選擇時的解碼器之狀態。如上所述，此種區塊中，訊號BBBIAS為高位準。因此，非或閘NR2之輸出為低位準。因此，非或閘NR1之2個輸入均為低位準，非或閘NR1之輸出為高位準。其結果，其他節點係與圖15相同，對選擇閘極線SGSL傳輸非選擇電壓SGDS。
圖20表示第1實施形態之第2例之為不良區塊且為浮動之對象之區塊之選擇時的解碼器之狀態。如上所述，此種區塊中，訊號BBBIAS為低位準。因此，非或閘NR1之2個輸入均為低位準，非或閘NR1輸出高位準。由此，非或閘NR1之輸出為低位準。其結果，其他節點係與圖16相同，選擇閘極線SGSL被設為浮動。
如以上所說明般，根據第1實施形態之半導體記憶裝置，於包含 源極線SL與選擇閘極線SGSL之短路之區塊中，選擇閘極線SGSL係設為浮動。因此，防止源極線SL經由與其短路之選擇閘極線SGSL而受非選擇電壓SGDS牽引。結果，可提供能正常動作之半導體記憶裝置。
以上，對為了解決選擇閘極線SGSL之短路而可將選擇閘極線SGSL設為浮動之例進行了說明。然而，第1實施形態亦能夠以將選擇閘極線SGDL設為浮動來取代使選擇閘極線SGSL浮動之方式構成。其於例如在多個部位發生選擇閘極線SGDL之短路之情形時有用。因此，反相器I4之輸出係作為訊號/BLKSELS被供給至電晶體USTr之閘極，而非電晶體UDTr之閘極。進而，非或閘NR1之輸出係作為訊號/BLKSELD被供給至電晶體UDTr之閘極，而非電晶體USTr之閘極。
(第2實施形態)
第2實施形態中，區塊解碼器之構造與第1實施形態者不同。圖21係第2實施形態之區塊解碼器之電路圖。第2實施形態之半導體記憶裝置中，以下記述之方面以外之要素、連接、特徵係與第1實施形態中者相同。
如圖21所示，電晶體T9之源極係取代第1實施形態(圖11)中之接地方式，而經由n型MOSFET T31予以接地。電晶體T31之閘極(稱為節點/SSF)係連接於反相器I11之輸入及反相器I12之輸出。於第2實施形態中，反相器I11之輸出係取代第1實施形態中之FLTF，而作為SSF被引用。
圖22表示第2實施形態之正常區塊之選擇時之解碼器之狀態。正常區塊中，不良區塊鎖存器、浮動控制鎖存器任一者均被重設。即，節點/BBF、/SSF之任一者均為高位準。因此，電晶體T9、T31接通，可進行位址解碼。其結果，訊號BLKSEL、/BLKSELD、/BLKSELS與第1實施形態(圖14)相同，分別為高位準、低位準、低位準。
圖23表示第2實施形態之雖為不良區塊但並非浮動之對象之區塊之選擇時之解碼器之狀態。於此種區塊中，不良區塊鎖存器、浮動控制鎖存器係分別進行設置、重設。即，節點/BBF、/SSF分別為低位準、高位準。藉由使節點/BBF為低位準，且電晶體T9斷開，而即便電晶體T31接通，亦無法進行位址解碼。其結果，訊號BLKSEL、/BLKSELD、/BLKSELS與第1實施形態(圖15)相同，分別為低位準、高位準、高位準。
圖24表示第2實施形態之為不良區塊且為浮動之對象之區塊之選擇時之解碼器之狀態。此種區塊中，不良區塊鎖存器、浮動控制鎖存器之任一者均被設置。即，節點/BBF、/SSF均為低位準。由此，電晶體T9、T31斷開，而無法進行位址解碼。其結果，訊號BLKSEL、/BLKSELD、/BLKSELS與第1實施形態(圖16)相同，分別為低位準、高位準、低位準。
圖25表示第2實施形態之雖並非不良區塊但被浮動控制之區塊選擇時之解碼器之狀態。於第2實施形態中，藉由追加電晶體T31，而以下方面與第1實施形態不同。於半導體記憶裝置10之測試步驟中，考慮以如下順序進行評估。首先，如關於第1實施形態所進行之說明般，進行選擇閘極線SGSL與源極線SL間之短路所引起之漏電流之檢測。若檢測出漏電流，則將包含該短路之區塊MB之位址保持於記憶體20。繼而，於特定之時間點，例如於電源接通讀取時，基於記憶體20之資訊，設置用於經特定之區塊MB之區塊解碼器2a中之浮動控制鎖存器。繼而，進行刪除測試或寫入測試，不良區塊之位址係同樣地保持於記憶體20。其次，於特定之時間點，基於該位址，設置用於經特定之區塊MB之區塊解碼器2a中之不良區塊鎖存器。
於第1實施形態(圖11)中，若僅設置浮動控制鎖存器，則區塊位址之解碼不被禁止而可進行。因此，於期望禁止作為浮動對象之區塊 之解碼之情形時，該區塊必須亦作為不良區塊予以登錄。其原因在於，藉此，變得無法進行區塊位址之解碼。如與第1實施形態之關聯說明般，雖為浮動之對象但不期望被視為不良區塊之形態亦具有優點。然而，於不期望此種控制之情形時，根據第2實施形態，如圖25所示，藉由僅設置浮動控制鎖存器，而無法進行包含該所設置之鎖存器之區塊解碼器2a中之位址解碼。圖25表示第2實施形態之雖並非不良區塊但為浮動之對象之區塊之選擇時之解碼器之狀態。此種區塊中，節點/BBF、/SSF分別為高位準、低位準。藉由使節點/SSF為低位準，且電晶體T31斷開，而即便電晶體T9接通，亦無法進行位址解碼。其結果，訊號BLKSEL、/BLKSELD、/BLKSELS與圖24相同，分別為低位準、高位準、低位準。
如亦上所說明般，根據第2實施形態之半導體記憶裝置，與第1實施形態相同，於包含源極線SL與選擇閘極線SGSL之短路之區塊中，選擇閘極線SGSL係設為浮動。因此，可獲得與第1實施形態相同之優點。又，根據第2實施形態，藉由僅設置浮動控制鎖存器，而無法進行包含該鎖存器之區塊解碼器2a中之位址解碼。因此，無需設置不良區塊鎖存器，而能以更少之步驟，與作為不良區塊予以登錄之情形同樣地禁止浮動控制對象之區塊中之位址解碼。
第2實施形態與第1實施形態相同，亦能夠以可使選擇閘極線SGDL浮動來取代使選擇閘極線SGSL浮動之方式構成。為此所需之變更係與第1實施形態相同。
(第3實施形態)
第3實施形態中，區塊解碼器之構成與第1實施形態中者不同。圖26係第3實施形態之區塊解碼器之電路圖。第3實施形態之半導體記憶裝置中，以下記述之方面以外之要素、連接、特徵係與第1實施形態中者相同。
如圖26所示，於第3實施形態中，第1實施形態之節點BBF、/BBF、FLTF係分別作為節點L0、/L0、L1被引用。又，第1實施形態之訊號BBSET、BBRST、FLTSET、FLTRST係分別置換為L0SET、L0RST、L1SET、L1RST。
電晶體T9之閘極與反相器I2之輸出與第1實施形態不同，且被分離。電晶體T9之閘極係與非或閘NR3之輸出連接。非或閘NR3接收節點L0、L1上之訊號(訊號L0、L1)。訊號L0、L1取得基於對相對應之區塊之控制而決定之位準，並於下文進行敍述。又，訊號L0、L1被輸入至反及閘(NAND gate)ND1。反及閘ND1之輸出係輸入至反相器I21。反相器I21輸出訊號SGDFLT。取代第1實施形態之反相器I4，而設置非或閘NR4。非或閘NR4係與節點n1連接，又，接收訊號SGDFLT。非或閘NR4輸出訊號/BLKSELD。
訊號L0、L1取得圖27所示之位準之組合。圖27表示第3實施形態之訊號之組合。於區塊正常之情形時，訊號L0、L1均為低位準。於雖為不良區塊但並非浮動之對象之區塊中，訊號L0、L1分別為高位準、低位準。於為不良區塊且選擇閘極線SGSL為浮動之對象之區塊中，訊號L0、L1分別為低位準、高位準。於為不良區塊且選擇閘極線SGSL、SGDL之兩者為浮動之對象之區塊中，訊號L0、L1均為高位準。
訊號L0、L1之位準係按照圖28、圖29所示之時序圖進行控制。圖28係第3實施形態之用以重設鎖存器之時序圖。圖29係第3實施形態之用以設置鎖存器之時序圖。圖28係除了將訊號BBSET、BBRST、FLTSET、FLTRST分別置換為L0SET、L0RST、L1SET、L1RST以外，與圖12相同。同樣地，圖29係除了將訊號BBSET、BBRST、FLTSET、FLTRST分別置換為L0SET、L0RST、L1SET、L1RST以外，與圖13相同。例如，控制電路5係基於某區塊是否為不良區塊、 及應僅使選擇閘極線SGSL浮動抑或應使選擇閘極線SGSL、SGDL之兩者浮動之情況，設定節點L0SET、L0RST、L1SET、L1RST之位準。關於某區塊是否為不良區塊、及應僅使選擇閘極線SGSL浮動抑或應使選擇閘極線SGSL、SGDL之兩者浮動之資訊係由記憶體20非揮發性地保持。
返回至圖26。於正常區塊中，第1、第2鎖存器之任一者均被重設。即，節點L0、L1均為低位準。因此，電晶體T9接通，而可進行位址解碼。又，由於節點n1為高位準，但訊號SGDFLT為低位準，故訊號/BLKSELD為低位準。其結果，訊號BLKSEL成為高位準，訊號/BLKSELD成為低位準，對選擇閘極線SGDL傳輸經由電晶體SDDTr而連接之SGD線SGD之電位。又，訊號BLKSEL為高位準，此外訊號/BLKSELS成為低位準，而對選擇閘極線SGSL傳輸經由電晶體SSDTr而連接之SGS線SGS之電位。
於不良區塊中，第1、第2鎖存器係分別被設置、重設。即，節點L0、L1分別為高位準、低位準。因此，電晶體T9斷開，而無法進行位址解碼。又，由於節點n1、訊號SGDFLT均為低位準，故訊號BLKSEL、/BLKSELD、/BLKSELS分別為低位準、高位準、高位準。其結果，對選擇閘極線SGDL、SGSL傳輸非選擇電壓SGDS。
於為不良區塊且僅選擇閘極線SGSL為浮動之對象之區塊中，第1、第2鎖存器係分別被重設、設置。即，節點L0、L1分別為低位準、高位準。因此，電晶體T9斷開，而無法進行位址解碼。又，由於節點n1、訊號SGDFLT均為低位準，故訊號BLKSEL、/BLKSELD分別為低位準、高位準。其結果，對選擇閘極線SGDL傳輸非選擇電壓SGDS。另一方面，由於除訊號BLKSEL為低位準以外，訊號/BLKSELS亦為低位準，故選擇閘極線SGSL變為浮動。
於為不良區塊且選擇閘極線SGSL、SGDL之兩者為浮動之對象之 區塊中，第1、第2鎖存器之任一者均被設置。即，節點L0、L1均為高位準。因此，電晶體T9斷開，而無法進行位址解碼。又，由於節點n1、訊號SGDFLT分別為低位準、高位準，故訊號BLKSEL、/BLKSELD、/BLKSELS全部為低位準。因此，選擇閘極線SGDL、SGSL均變為浮動。
如以上所說明般，根據第3實施形態之半導體記憶裝置，與第1實施形態相同，在包含源極線SL與選擇閘極線SGSL之短路之區塊中，選擇閘極線SGSL係設為浮動。因此，可獲得與第1實施形態相同之優點。又，根據第3實施形態，在所選擇之區塊中，除了使選擇閘極線SGSL浮動以外，亦可使選擇閘極線SGDL浮動。
第3實施形態亦與第1實施形態相同，亦能夠以可使選擇閘極線SGDL浮動來取代使選擇閘極線SGSL浮動之方式構成。為此，首先，將圖26之非或閘NR4之輸出作為訊號/BLKSELS供給至電晶體USTr之閘極而非電晶體UDTr之閘極。進而，將非或閘NR1之輸出作為訊號/BLKSELD供給至電晶體UDTr之閘極而非電晶體USTr之閘極。藉由該變更，於第3實施形態中，若訊號L0、L1分別為低位準、高位準，則對象區塊為不良區塊且其選擇閘極線SGDL係設為浮動。
(第4實施形態)
第4實施形態中，區塊解碼器之構成與第1實施形態不同。圖30係第4實施形態之區塊解碼器之電路圖。第4實施形態之半導體記憶裝置之區塊解碼器以外之要素、連接、特徵係與第1實施形態者相同。
如圖30所示，區塊解碼器2a除包含第3實施形態之要素及連接以外，亦包含非或閘NR6。非或閘NR6接受訊號L0、/L1，且輸出訊號SGSFLT。訊號SGSFLT係變為第3實施形態之節點n1上之訊號而輸入至非或閘NR1。
訊號L0、L1取得圖31所示之位準之組合。圖31表示第4實施形態 之訊號之組合。於區塊正常之情形時，訊號L0、L1均為低位準。於區塊為不良區塊但並非浮動之對象之情形時，訊號L0、L1分別為高位準、低位準。於區塊為不良區塊且選擇閘極線SGSL為浮動對象之情形時，訊號L0、L1分別為低位準、高位準。於區塊為不良區塊且選擇閘極線SGDL為浮動對象之情形時，訊號L0、L1均為高位準。
於正常區塊中，第1、第2鎖存器之任一者均被重設。即，節點L0、L1均為低位準。因此，電晶體T9接通，而可進行位址解碼。又，由於節點n1、訊號SGDFLT分別為高位準、低位準，故訊號BLKSEL、/BLKSELD分別為高位準、低位準。其結果，對選擇閘極線SGDL傳輸經由電晶體SDDTr而連接之SGD線SGD之電位。又，由於節點n1、訊號SGSFLT分別為高位準、低位準，故訊號/BLKSELS為低位準。其結果，對選擇閘極線SGSL傳輸經由電晶體SSDTr而連接之SGS線SGS之電位。
於不良區塊中，第1、第2鎖存器係分別被設置、重設。即，節點L0、L1分別為高位準、低位準。因此，電晶體T9斷開，而無法進行位址解碼。又，由於節點n1、訊號SGDFLT、SGSFLT全部為低位準，故訊號BLKSEL、/BLKSELD、/BLKSELS分別為低位準、高位準、高位準。其結果，對選擇閘極線SGDL、SGSL傳輸非選擇電壓SGDS。
於為不良區塊且僅選擇閘極線SGSL為浮動對象之區塊中，第1、第2鎖存器係分別被重設、設置。即，節點L0、L1分別為低位準、高位準。因此，電晶體T9斷開，而無法進行位址解碼。又，由於節點n1、訊號SGDFLT均為低位準，故訊號BLKSEL、/BLKSELD分別為低位準、高位準。其結果，對選擇閘極線SGDL傳輸非選擇電壓SGDS。另一方面，由於節點n1、訊號SGSFLT分別為低位準、高位準，故訊號BLKSEL、/BLKSELD均為低位準。其結果，選擇閘極線SGSL變為 浮動。
於為不良區塊且僅選擇閘極線SGDL為浮動對象之區塊中，第1、第2鎖存器之任一者均被設置。即，節點L0、L1均為高位準。因此，電晶體T9斷開，而無法進行位址解碼。又，由於節點n1、訊號SGDFLT分別為低位準、高位準，故訊號BLKSEL、/BLKSELD均為低位準。其結果，選擇閘極線SGDL變為浮動。另一方面，由於節點n1、訊號SGSFLT均為低位準，故訊號BLKSEL、/BLKSELS分別為低位準、高位準。其結果，對選擇閘極線SGDL傳輸非選擇電壓SGDS。
於日本專利公開公報2013-4139號中，記述有如下想法：於使位元線浮動後，使非選擇區塊之汲極側選擇閘極線僅上升特定電位，藉此欲藉由耦合使位元線之電位上升。此時，若位元線與汲極側選擇閘極線發生短路，則有可能位元線電位會下降，或提昇位元線之能力不足。同樣地，於汲極側選擇閘極與鄰接之字元線發生短路之情形時，該位元線提昇亦可能不充分。因此，利用圖32所示之方法，進行經由汲極側選擇閘極線SGDL之漏電流之檢測。圖32表示第4實施形態之漏電流檢測之方法。尤其，圖32表示用以檢測選擇區塊MB1中之選擇閘極線SGDL(例如SGDL0)與其周圍之要素之間之短路之狀態。洩漏檢測電路11係以可進行圖32所示且以下記述之動作之方式構成。
首先，洩漏檢測電路11經由磁芯驅動器9，對評估對象之選擇閘極線SGDL0施加例如1.5V，且對選擇區塊MB1中剩餘之選擇閘極線SGDL、SGSL、及所有字元線WL施加電壓VSS。藉由施加此種電壓，可藉由洩漏檢測電路11檢測出有無經由評估對象之選擇閘極線SGDL0之漏電流(短路)。
在用於包含以此方式檢測出之與其他要素發生短路之選擇閘極線SGDL之區塊MB之區塊解碼器2a中，節點L0、L1均被設為高位準。其結果，首先，區塊係作為不良區塊進行動作，而無法進行解 碼。又，於位元線提昇時，選擇閘極線SGDL成為浮動，為了提昇位元線，可自連接於非選擇區塊之選擇閘極線SGDL之配線及驅動器電性切斷。以此方式，可執行期望之位元線提昇。
如以上所說明般，根據第4實施形態之半導體記憶裝置，與第1實施形態相同，在包含源極線SL與選擇閘極線SGSL之短路之區塊中，選擇閘極線SGSL係設為浮動。因此，可獲得與第1實施形態相同之優點。又，根據第4實施形態，於包含與其他要素發生短路之選擇閘極線SGDL之區塊中，選擇閘極線SGDL係設為浮動。因此，可執行期望之位元線提昇。
此外，各實施形態並不限定於上述者，可於實施階段中在未脫離其主旨之範圍內進行各種變形。進而，上述實施形態中包含各種階段，藉由所揭示之複數個構成要件中之適當組合可抽出各種實施形態。例如，即便自上述各實施形態所示之所有構成要件中刪除若干個構成要件，刪除該構成要件後之構成亦可作為實施形態而予以抽出。
2‧‧‧列解碼器
2a0‧‧‧區塊解碼器
2a1‧‧‧區塊解碼器
2b0‧‧‧傳輸電晶體群
3‧‧‧資料電路．頁面緩衝器
9‧‧‧磁芯驅動器
11‧‧‧洩漏檢測電路
/BLKSELD‧‧‧訊號
/BLKSELS‧‧‧訊號
BL0‧‧‧位元線
BL1‧‧‧位元線
BLKSEL‧‧‧區塊選擇訊號
BLm‧‧‧位元線
MB0‧‧‧區塊
MB1‧‧‧區塊
MTr0‧‧‧記憶胞電晶體
MTrn‧‧‧記憶胞電晶體
SDDTr0‧‧‧SGDL傳輸電晶體
SDDTri‧‧‧SGDL傳輸電晶體
SDTr0‧‧‧汲極側選擇閘極電晶體
SGDL0‧‧‧汲極側選擇閘極線
SGDLi‧‧‧汲極側選擇閘極線
SGDS‧‧‧電壓
SGSL0‧‧‧源極側選擇閘極線
SGSLi‧‧‧源極側選擇閘極線
SL‧‧‧源極線
SSDTr0‧‧‧SGSL傳輸電晶體
SSDTri‧‧‧SGSL傳輸電晶體
SSTr0‧‧‧源極側選擇閘極電晶體
UDTr‧‧‧電晶體
USTr‧‧‧電晶體
VSS‧‧‧接地電位
WDTr0‧‧‧WL傳輸電晶體
WDTrn‧‧‧WL傳輸電晶體
WL0‧‧‧字元線
WLn‧‧‧字元線
WLnv‧‧‧字元線

Claims (9)

  1. 一種半導體記憶裝置，其特徵在於包括：串聯連接之記憶胞電晶體行；第1選擇電晶體，其連接於上述記憶胞電晶體行之第1端與源極線及位元線之一者之間；第1線，其連接於上述第1選擇電晶體之閘極電極，且經由第1傳輸電晶體與驅動器連接，並經由第2傳輸電晶體與供給非選擇電壓之第1節點連接；第1鎖存器，其若被設置，則即便被輸入選擇上述第1線之位址，亦保持指示上述第1線之非選擇之資訊；第2節點，其若上述第1鎖存器被設置及重設，則分別被設為第1及第2邏輯，且與上述第1傳輸電晶體之閘極電極連接；第1非或閘，其接收第1訊號與上述第1鎖存器之輸出；及第2非或閘，其接收上述第2節點及上述第1非或閘之輸出，且將輸出與上述第2傳輸電晶體之閘極電極連接；且上述第1線選擇性地連接於上述驅動器、或連接於上述第1節點、或設為浮動；若上述第1鎖存器被設置且上述第1訊號為第1邏輯，則上述第1線連接於上述第1節點；若上述第1鎖存器被設置且上述第1訊號為第2邏輯，則藉由上述第1及第2傳輸電晶體斷開，使上述第1線設為浮動。
  2. 一種半導體記憶裝置，其特徵在於包括：串聯連接之記憶胞電晶體行；第1選擇電晶體，其連接於上述記憶胞電晶體行之第1端與源極線及位元線之一者之間；及 第1線，其連接於上述第1選擇電晶體之閘極電極；且上述第1線係選擇性地連接於驅動器、或連接於供給非選擇電壓之第1節點、或設為浮動。
  3. 如請求項2之半導體記憶裝置，其中上述第1線經由第1傳輸電晶體與上述驅動器連接，且經由第2傳輸電晶體與上述第1節點連接；且藉由上述第1及第2傳輸電晶體斷開，而使上述第1線設為浮動。
  4. 如請求項3之半導體記憶裝置，其進而包括：第1鎖存器，其若被設置，則保持指示將上述第1線設為浮動之資訊；且若上述第1鎖存器被設置，則上述第1及第2傳輸電晶體斷開。
  5. 如請求項4之半導體記憶裝置，其進而包括：第2鎖存器，其若被設置，則即便被輸入選擇上述第1線之位址，亦保持指示上述第1線為非選擇之資訊；且若上述第2鎖存器被設置，則與上述第1鎖存器無關，將上述第1線自上述驅動器切斷而連接於上述第1節點。
  6. 如請求項5之半導體記憶裝置，其中若上述第1鎖存器被設置，則與上述第2鎖存器無關，使上述第1線設為浮動。
  7. 如請求項6之半導體記憶裝置，其進而包括：第2選擇電晶體，其連接於上述記憶胞電晶體行之第2端與源極線及位元線之另一者之間；及第2線，其連接於上述第2選擇電晶體之閘極電極，且選擇性地連接於第2驅動器；且若上述第2鎖存器被設置，則上述第2線連接於上述第1節點； 若上述第1及第2鎖存器被設置，則上述第1及第2線設為浮動、或上述第1線未設為浮動而連接於上述第1節點且上述第2線設為浮動。
  8. 如請求項3之半導體記憶裝置，其進而包括：第1鎖存器，其若被設置，則即便被輸入選擇上述第1線之位址，亦保持指示上述第1線為非選擇之資訊；且上述第1線係選擇性地連接於上述驅動器、或連接於上述第1節點、或設為浮動；若上述第1鎖存器被設置且第1訊號為第1邏輯，則上述第1線連接於上述第1節點；若上述第1鎖存器被設置且上述第1訊號為第2邏輯，則藉由上述第1及第2傳輸電晶體斷開，而使上述第1線設為浮動。
  9. 如請求項8之半導體記憶裝置，其進而包括：第2節點，其若上述第1鎖存器被設置及重設，則分別被設為第1及第2邏輯，且與上述第1傳輸電晶體之閘極電極連接；第1非或閘，其接收上述第1訊號、及上述第1鎖存器之輸出；及第2非或閘，其接收上述第2節點及上述第1非或閘之輸出，且將輸出與上述第2傳輸電晶體之閘極電極連接。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102293136B1 (ko) * 2014-10-22 2021-08-26 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
JP2016170834A (ja) * 2015-03-12 2016-09-23 株式会社東芝 半導体記憶装置
US9881687B2 (en) * 2015-12-18 2018-01-30 Texas Instruments Incorporated Self-latch sense timing in a one-time-programmable memory architecture
US10096366B2 (en) * 2016-01-28 2018-10-09 Toshiba Memory Corporation Memory system including multi-plane flash memory and controller
JP6559590B2 (ja) * 2016-02-03 2019-08-14 東芝メモリ株式会社 半導体記憶装置
JP6581019B2 (ja) * 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
US9824738B2 (en) 2016-03-11 2017-11-21 Toshiba Memory Corporation Semiconductor storage device
JP6416141B2 (ja) 2016-03-11 2018-10-31 東芝メモリ株式会社 メモリデバイス
US9905307B1 (en) * 2016-08-24 2018-02-27 Sandisk Technologies Llc Leakage current detection in 3D memory
JP2018156708A (ja) 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶装置およびメモリコントローラ
JP6682471B2 (ja) * 2017-03-24 2020-04-15 キオクシア株式会社 半導体記憶装置
JP2019079885A (ja) 2017-10-23 2019-05-23 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US10832790B1 (en) * 2019-09-26 2020-11-10 Western Digital Technologies, Inc. Performance of non data word line maintenance in sub block mode
KR20220059039A (ko) * 2020-11-02 2022-05-10 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
EP4195209A1 (en) * 2021-12-07 2023-06-14 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of operating nonvolatile memory

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910007434B1 (ko) * 1988-12-15 1991-09-26 삼성전자 주식회사 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 및 그 소거 및 프로그램 방법
JP3624098B2 (ja) * 1998-07-14 2005-02-23 株式会社東芝 不揮発性半導体記憶装置
JP3730423B2 (ja) 1998-11-24 2006-01-05 富士通株式会社 半導体記憶装置
KR100305030B1 (ko) * 1999-06-24 2001-11-14 윤종용 플래시 메모리 장치
JP3859912B2 (ja) 1999-09-08 2006-12-20 株式会社東芝 不揮発性半導体記憶装置
US6462985B2 (en) 1999-12-10 2002-10-08 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory for storing initially-setting data
JP3967537B2 (ja) * 2000-10-30 2007-08-29 株式会社東芝 不揮発性半導体記憶装置
US6504757B1 (en) * 2000-08-11 2003-01-07 Advanced Micro Devices, Inc. Double boosting scheme for NAND to improve program inhibit characteristics
JP4005895B2 (ja) * 2002-09-30 2007-11-14 株式会社東芝 不揮発性半導体メモリ装置
US7095653B2 (en) * 2003-10-08 2006-08-22 Micron Technology, Inc. Common wordline flash array architecture
JP4167640B2 (ja) * 2004-10-14 2008-10-15 シャープ株式会社 不揮発性メモリのプログラム電圧決定方法
KR101361131B1 (ko) * 2008-04-11 2014-02-13 삼성전자주식회사 공유되는 로우 디코더를 갖는 플래쉬 메모리 장치
JP2011138569A (ja) * 2009-12-25 2011-07-14 Toshiba Corp 不揮発性半導体記憶装置
JP2011138579A (ja) * 2009-12-28 2011-07-14 Toshiba Corp 不揮発性半導体記憶装置
KR101119343B1 (ko) * 2010-04-29 2012-03-06 주식회사 하이닉스반도체 반도체 메모리 장치의 프로그램 방법
JP2012069605A (ja) 2010-09-21 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
JP2012069695A (ja) 2010-09-22 2012-04-05 Toshiba Corp 半導体記憶装置
US8681561B2 (en) * 2011-08-22 2014-03-25 Micron Technology, Inc. Apparatuses and methods including memory write operation

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