CN102349112B - 具有改进的编程操作的存储器装置 - Google Patents

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Abstract

本发明包含具有模块及若干个存储器单元的方法及装置。所述模块经配置以在编程操作期间减少所述存储器单元的源极及漏极中的电子量。

Description

具有改进的编程操作的存储器装置
相关申请案交叉参考
此专利申请案主张于2009年3月11日提出申请的第12/402,158号美国申请案的优先权权益，所述申请案以引用的方式并入本文中。
背景技术
存储器装置广泛用于计算机及其它电子装置中以存储数据及其它信息。一些存储器装置(例如，快闪存储器装置)不需要电力来维持存储于所述装置中的信息。
快闪存储器装置通常具有：编程操作，其用以存储信息；读取操作，其用以检索所存储的信息；及擦除操作，其用以清除所述装置中的一些或所有信息。快闪存储器装置中的编程、读取及擦除操作通常涉及将不同电压施加到所述装置的各种组件。
常规快闪存储器装置在其寿命期间经历许多编程、读取及擦除操作。因此，对在这些操作期间所施加的电压的不适当控制可导致劣等装置性能、可靠性或此两者。
附图说明
图1显示根据本发明实施例的存储器装置的框图，所述存储器装置具有带有存储器单元的存储器阵列。
图2显示根据本发明实施例的存储器装置的部分示意图。
图3显示根据本发明实施例的图2存储器装置的部分剖面。
图4显示根据本发明实施例的存储器装置的部分示意图，所述存储器装置包含经选择以在实例性编程操作期间编程的存储器单元。
图5是根据本发明实施例的图4的各种信号在编程操作期间的实例性时序图。
图6显示根据本发明实施例的图4存储器装置的一部分的剖面，其借助电容及二极管建模描绘阱的一部分及存储器单元串的区域的一部分。
图7显示根据本发明实施例的存储器装置的部分剖面，其描绘所述存储器装置的一些组件在所述存储器装置的编程操作期间的各种电压电平。
具体实施方式
图1显示根据本发明实施例的存储器装置100的框图。存储器装置100包含具有布置成行及列的存储器单元104的存储器阵列102。行解码器106及列解码器108响应于地址寄存器112且基于线110上的行地址及列地址信号存取存储器单元104。数据输入/输出电路114在存储器单元104与线110之间传送数据。控制电路116基于线110及111上的信号控制存储器装置100的操作。存储器装置100可为非易失性存储器装置。举例来说，存储器装置100可为NAND快闪存储器装置，其中存储器单元104包含布置成NAND快闪存储器布置的快闪存储器单元。所属领域的技术人员将易于认识到存储器装置100包含其它部件，将所述部件从图1省略以将重点放在本文中所述的各种实施例上。
存储器装置100包含线130及132以接收电压Vcc及Vss。Vcc可为存储器装置100的供应电压，Vss可为接地。存储器装置100也包含一电压产生器140。电压产生器140与控制电路116可单独地或一起充当模块或模块的一部分，以在存储器装置100的各种操作期间将不同电压提供到存储器阵列102(例如，以致使存储器阵列102具有不同电压)。所述操作包含：编程操作，其用以将数据从线110传送(例如，写入)到存储器单元104；读取操作，其用以将数据从存储器单元104传送(例如，读取)到线110；及擦除操作，其用以从所有或一部分存储器单元104擦除(例如，清除)数据。存储器装置100包含下文参考图2到图7所述的装置的实施例。
图2显示根据本发明实施例的存储器装置200的部分示意图。{0＞存储器装置200包含布置成行220、221、222及223以及列224、225及226的存储器单元210、211、212及213。同一列中的存储器单元连接成存储器单元串，例如，串230、231及232。图2显示三个串的实例且每一串具有四个存储器单元。然而，串及每一串中的存储器单元的数目可改变。
存储器装置200也包含选择晶体管215及216。每一选择晶体管215耦合于串230、231及232中的一者与相关联于源极线信号SL的源极线243之间。每一选择晶体管215包含耦合到选择线255的栅极217。选择线255上的选择信号SGS用以启动(接通)选择晶体管215以将串230、231及232电耦合到源极线243。每一晶体管216耦合于串230、231及232中的一者与分别相关联于位线信号BL0、BL1及BL2的位线240、241及242中的一者之间。每一选择晶体管216包含耦合到选择线256的栅极218。选择线256上的选择信号SGD用以启动选择晶体管216以将串230、231及232电耦合到位线240、241及242。图2显示选择晶体管215及216在串230、231及232外部。然而，也可将晶体管215及216视为这些串的部分，以使得串230、231、232中的每一者也可包含对应选择晶体管215及对应选择晶体管216。举例来说，串231也包含分别耦合于位线241与源极线255之间的选择晶体管215及选择晶体管216。
如图2中所示，存储器单元210、211、212及213中的每一者包含浮动栅极208及控制栅极209。同一行(例如，行220)中的存储器单元(例如，存储器单元210)的控制栅极209耦合到同一字线，例如，字线250、251、252或253。字线250、251、252及253上的字线信号WL0、WL1、WL2及WL3用以存取存储器单元210、211、212及213。
为编程、读取或擦除存储器单元210、211、212及213，存储器装置200将各种电压施加到选择线255及256、字线250、251、252及253、位线240、241及242以及源极线243。为将重点放在本文中的实施例上，此说明省略存储器装置200的读取及擦除操作的细节。
在编程操作中，除存储器装置200施加到选择线255及256、字线250、251、252及253、位线240、241及242以及源极线243的各种电压(如上文所提及)以外，存储器装置200还将电压施加到其处形成有存储器单元210、211、212及213的半导体衬底。图3显示存储器装置200的半导体衬底的实例。
图3显示根据本发明实施例的图2存储器装置200的部分剖面。如图3中所示，存储器装置200包含具有可称作阱303、305及307的衬底部分的衬底301。衬底301的阱305及阱307耦合到节点399。在编程操作期间，存储器装置200通过节点399将阱电压VWELL施加到阱305及307。图3中的标记“P”及“N”指示衬底301的各种部分中的不同导电类型的材料。举例来说，P-型材料可为掺杂有第一杂质的硅且N-型材料可为掺杂有不同于第一杂质的第二杂质的硅。P-型材料中的杂质可包含例如硼等材料。N-型材料中的杂质可包含例如磷或砷等材料。
如图3中所示，在存储器单元210、211、212及213中的每一者中，浮动栅极208通过绝缘材料311彼此隔离且形成于区域360及区域363上方。区域360包含N-型材料，其不同于阱307的P-型材料。区域360中的每一者对应于晶体管215及216的源极及漏极以及存储器单元210、211、212及213的晶体管的源极及漏极。区域363中的每一者对应于两个区域360之间的沟道。区域360及区域363可在位线240与源极线243之间形成连续导电路径以在存储器装置200的各种操作期间传导电流。
区域360及区域363共同称作S-D区域。在此说明中，S-D区域是指包含选择晶体管(例如，215及216)及存储器单元(例如，210、211、212及213)的源极及漏极(例如，360)以及源极与漏极之间的沟道(例如，363)的区域。
图3显示存储器装置200的仅一个存储器单元串(例如，串230)的部分剖面。其它存储器单元串(例如，图2中的串231及232)具有与图3中所示的结构类似或相同的结构。
在编程操作中，存储器装置200选择一个或一个以上存储器单元以将信息编程到(一个或若干个)选定存储器单元中。在此说明中，选定存储器单元是经选择在特定编程操作期间编程的存储器单元。选定串是包含在特定编程操作期间选择的存储器单元的串。未选定(或被禁止)串是不包含在特定编程期间选择的存储器单元的串。未选定存储器单元是未被选择在特定编程操作期间编程的存储器单元。因此，选定串可包含选定存储器单元及未选定存储器单元两者，且未选定串可仅包含未选定存储器单元。
在编程操作期间，存储器装置200中的一个或一个以上未选定串可在编程操作期间因施加到选定及未定选串的不同组件的不同电压电平的效应而受到干扰。未选定串的区域360及363中的电子可造成未选定串的编程干扰。为降低或抑制未选定串可发生的编程干扰，存储器装置200减少未选定串的区域360及363(S-D区域)中的电子量。
在实施例中，存储器装置200通过从区域360及363部分地或完全地移除自由电子来从区域360及363减少电子量。举例来说，在编程操作期间，存储器装置200将电压从区域360及363施加到阱307并使所述电压保留于阱中或通过节点399移除出去，借此从区域360及363部分地或完全地移除自由电子。
图2及图3的存储器装置200的操作与下文参考图4到图7所述的存储器装置的操作类似或相同。
图4显示根据本发明实施例的包含经选择以在实例性编程操作期间编程的存储器单元411的存储器装置400的部分示意图。存储器装置400包含串430及431，其每一者具有带有控制栅极409及浮动栅极408的存储器单元410、411、412及413。串430及431中的每一者经由选择晶体管416耦合到对应位线440或441且经由选择晶体管415耦合到源极线457。位线440及441分别与位线信号BL0及BL1相关联。
存储器单元410、411、412及413的控制栅极409耦合到与字线信号WL0、WL1、WL2及WL3相关联的相应字线450、451、452及453。字线450、451、452及453是用以存取存储器单元410、411、412及413的导电线。每一选择晶体管415包含耦合到与选择信号SGS相关联的选择线455的栅极417。每一选择晶体管416包含耦合到与选择信号SGD相关联的选择线456的栅极418。
串430及431两者的存储器单元410、411、412及413以及选择晶体管415及416耦合到线407。线407表示存储器装置400的半导体衬底的一部分，举例来说，所述衬底中的阱。因此，线407也称为存储器装置400的一部分(例如，阱407)。阱407可具有与图3的衬底301的阱305及阱307中的一者或一者以上类似或相同的结构。因此，串430及431中的每一者也可具有与图3的S-D区域(区域360及363)类似的S-D区域。
如图4中所示，存储器装置400也包含栅极电压控制电路420以控制WL0、WL1、WL2及WL3的电压电平。选择晶体管电压控制电路433控制SGS及SGD的电压电平。阱电压控制电路442控制阱407的电压电平。在编程操作的时间间隔(例如，在编程选定存储器单元之前的时间间隔)期间，阱电压控制电路442将电压VWELL施加到阱407以将阱407充电到大于WL0、WL1、WL2及WL3处的电压电平的电压电平，以致使电子从串430及431的S-D区域移动到阱407。在所述编程操作的另一时间间隔(例如，在对阱407进行充电之后的时间间隔)期间，阱电压控制电路442将电压VWELL与阱407断开以使用放电单元444来对阱407进行放电，以使得可编程一个或一个以上选定存储器单元。
图4显示其中存储器装置400包含三个单独电路420、434及442的实例。然而，这些电路可分离成多于三个电路、组合成更少的电路或单个电路，或可为电压产生器及控制电路(例如，图1的电压产生器140及控制电路116)中的一者或两者的至少一部分。
图4显示具有两个串430及431的存储器装置400以将重点放在本文中所述的实施例上。然而，存储器装置400包含与图4中所示的串430及431类似或相同的众多串。
在编程操作期间，存储器装置400可将串430或串431中的存储器单元410、411、412及413中的一者或一者以上选择为(一个或若干个)选定存储器单元。图4显示在串430的存储器单元411周围的虚圆形以指示：在特定实例性编程操作中，串430的存储器单元411为选定存储器单元且串430的存储器单元410、412及413为未选存储器单元。因此，串430为选定串。串431的存储器单元410、411、412及413为未选定存储器单元。因此，串431为未选定串。下文参考图4及图5两者描述存储器装置400的编程操作。
在本文的说明中，当正文中或图式中提及VWELL时，其可指施加到阱的电压信号或指所述阱的电压电平。当正文中或图式中提及BL0及BL1时，其可指两个对应位线上的信号、所述位线上的电压电平或所述位线本身。当正文中或图式中提及WL0、WL1、WL2及WL3时，其可指对应字线上的信号、所述对应字线上的电压电平、所述字线本身、与WL0、WL1、WL2及WL3相关联的存储器单元的栅极上的电压电平或与WL0、WL1、WL2及WL3相关联的存储器单元的栅极。此外，当正文中或图式中提及SGS(或SGD)时，其可指选择线上的信号、所述选择线的电压电平或所述选择线本身。此外，当正文中或图式中提及SL时，其可指源极线上的信号、所述源极线的电压电平或所述源极线本身。
图5是根据本发明实施例的图4的各种信号在编程操作期间的实例性时序图。如图5中所示，存储器装置400的编程操作包含两个不同时间间隔：时间T0与时间T1之间的时间间隔501及时间T1与时间T3之间的时间间隔502。电压电平V0到V11表示存储器装置400的各种组件在不同时间处的不同电压电平。以下说明参考图4及图5两者。
在操作中，在时间间隔501期间，存储器装置400将VWELL施加到阱407以将阱407处的电压从电压电平V0升高到较高电压电平V1。存储器装置400将WL0、WL1、WL2及WL3保持为电压电平V2，以使得V1大于V2。阱407处相对于WL0、WL1、WL2及WL3处的电压电平V2的较高电压电平V1致使电子从串430及431的S-D区域移动到阱407。V2可等于V0。V0及V2可为零伏(例如，接地电位)。V2可具有不同于零的另一值。举例来说，V2可具有负值。
在时间间隔501期间，存储器装置400允许BL0、BL1、SL以及选定串430及未选定串431两者的S-D区域“浮动”，以使得这些区域处的电压电平也与阱407处的电压电平一同在相同方向上上升。在此说明中，“使组件浮动(to float)”或“使组件浮动(floating)”意指不将所述组件保持为固定电压电平，而是允许所述组件处的电压电平上升及下降到不同电压电平。如图5中所示，在时间间隔501期间，响应于阱407的电压电平从V0上升到V1，BL0、BL1、SL以及串430及431的S-D区域中的每一者处的电压电平从电压电平V0上升到电压电平V3。V3可小于V1。举例来说，V3可等于V1减去VDIODE(V1-VDIODE)，其中VDIODE是跨越阱407与串430或431的S-D区域之间的p-n结二极管的电压。下文中，图6显示阱407与串431的S-D区域之间的p-n结二极管(DPN)。V1可大于零且小于存储器装置400的供应电压(例如，Vcc)。V1也可等于或大于存储器装置400的供应电压。因此，如果V1大于存储器装置400的供应电压(例如，大于Vcc减去VDIODE)，那么V3也可大于存储器装置400的供应电压。
在图5中，在时间间隔501及502期间，存储器装置400升高SGS及SGD的电压电平且将其分别保持为电压电平V4及V5。V4及V5中的每一者可具有等于存储器装置400的供应电压的值或大于晶体管415及416中的每一者的阈值电压的其它值。
在图5中所示的在时间间隔501期间的电压电平下，电子从串430及431的S-D区域移动到阱407且保留于其中。因此，从串430及431的S-D区域移除电子。当移除电子时，减少这些S-D区域中的电子量。相依于阱407处的V1的值，可部分地移除或完全地移除这些S-D区域中的电子。从这些S-D区域移动的电子量与V1与V2之间的差成比例。因此，如果V2为固定的(例如，如图5中所示在时间间隔501期间固定于V2处)，那么从这些S-D区域移动的电子量与V1的值成比例，以使得电压电平V1的值越高，从这些S-D区域移除的电子越多。减少这些S-D区域中的电子量可在这些S-D区域中不留下自由电子或留下可不足以导致编程干扰的较少电子。因此，减少这些S-D区域中的电子量可降低或抑制当编程一个或一个以上选定串(例如，串430)的一个或一个以上存储器单元时(例如，在时间间隔502期间)存储器装置400的选定串(例如，串431)可发生的编程干扰。
在时间间隔502期间，存储器装置400将VWELL与阱407去耦合以将阱407处的电压从V1降低到V0。存储器装置400可通过停止对阱407进行充电且然后对阱407进行放电以降低其电压电平来将阱407与VWELL去耦合。
在时间间隔502期间，存储器装置400致使BL0(耦合到选定串的位线)处的电压电平从V3下降到较低电压电平(例如，V0)。存储器装置400可通过将BL0耦合到接地电位来致使BL0处的电压电平下降。当BL0下降到V0时，串430的S-D区域的电压电平也下降到V0。
在时间间隔502期间，存储器装置400致使电压电平BL1(耦合到未选定串的位线)从V3下降到较低电压电平V6。存储器装置400可通过将BL1耦合到存储器装置400的供应电压来致使BL1处的电压电平下降。因此，V6可等于存储器装置400的供应电压。
在时间间隔502期间，存储器装置400致使SL从V3下降到较低电压电平V8。存储器装置400可通过将SL耦合到存储器装置400的供应电压来致使SL处的电压电平下降。因此，V8可等于存储器装置400的供应电压。
在时间T1与T2之间，由于串431的S-D区域耦合到阱407，因此串431的S-D区域的电压电平V3也下降到较低电压电平V7。V7大于V0。
在时间T2处，存储器装置400将WL2(选定字线)处的电压电平从V0升高到较高电压电平V9。V9可为用以编程选定存储器单元411的编程电压。由于存储器单元411的栅极409耦合到WL2，因此通过将WL2升高到V9，存储器装置400有效地将V9施加到存储器单元411的栅极409以将存储器单元411的阈值电压改变成反映其上所存储的信息的值的值。
在时间T2处，存储器装置400还将WL0、WL1及WL3(未选定字线)处的电压电平从V0升高到较高电压电平V10。V10小于V9。由于存储器单元410、412及413的栅极409耦合到对应WL0、WL1及WL3，因此通过将WL0、WL1及WL3升高到V10，存储器装置400有效地将V10施加到存储器单元410、412及413的栅极409。
在时间T2处，串431的S-D区域的电压电平也从V7上升到较高电压电平V11。未编程串431的存储器单元411，这是因为V9与串431的S-D区域的V11之间的电压差不足以改变存储器单元411的阈值电压。而且，未编程串431的存储器单元410、412及413，这是因为V10与串431的S-D区域的V11之间的电压差不足以改变串431的存储器单元410、412及413的阈值电压。
在时间T3之后，存储器装置400可将其组件复位到时间T0之前的电平。
V11可称作经升压电压电平，此乃因时间间隔502期间串431(未选定串)的S-D区域的电压电平从相对较低电压电平V3或V7“升压”。较高V3或V10或此两者导致较高V11。当编程选定串(例如，串430)中的存储器单元时，V11越高，越少的编程干扰可影响存储器装置400的未选定串(例如，串431)。因此，通过增加V3或V10或此两者，也增加V11，借此降低存储器装置400的未选定串可发生的编程干扰。如上所述，可通过将大于V2的VWELL施加到阱407以减少S-D区域中的电子量来获得V3。因此，可通过控制VWELL的值来控制V11。举例来说，可通过施加具有较高值的VWELL来获得较高V11。
如上所述，V1及V3可等于或大于存储器装置400的供应电压(例如，Vcc)。因此，在存储器装置400中，可通过在编程操作的时间间隔501期间将VWELL施加到阱407来获得较高V11(以降低编程干扰)。
一些常规存储器装置可包含与图3的S-D区域类似的区域。出于此说明的目的，将常规存储器装置的与图3的S-D区域类似的区域称为选定衬底区域。在编程操作期间，通过将电压VBL施加到与常规存储器装置的未选定串相关联的位线(未选定位线)来获得所述未选定串的选定衬底区域处的电压电平。然后，接通选择晶体管(例如，耦合到SGD的晶体管)且将大于零的电压VWL施加到与所述未选定串相关联的字线以接通所述未选定串的存储器单元的晶体管。经接通晶体管将未选定位线处的VBL传递到所述常规存储器装置的所述未选定串的所述选定衬底区域，以使得VBL也存在于所述未选定串的所述选定衬底区域处。可将所述常规存储器装置的所述未选定串的所述选定衬底区域处的VBL称为种子电压。然而，所述常规存储器装置的所述未选定位线处的VBL限于(例如，不大于)常规存储器装置的供应电压(例如，Vcc)。因此，在所述常规存储器装置中，所述选定衬底区域处的种子电压(其基于VBL)限于所述供应电压，且将大于零的VWL施加到字线以传递所述种子电压。因此，在所述常规存储器装置中，所述选定衬底区域处的种子电压与其在编程操作之后续时间间隔中的电压(例如，经升压电压电平)中存在折衷，这是因为字线处的较高VWL导致选定衬底区域处在编程操作之后续时间间隔中的较低电压电平(例如，较低经升压电压电平)。较低经升压电压电平可不足以降低所述常规存储器装置中的编程干扰。
此外，在常规存储器装置中，字线处的VWL增加超过某一值(尝试增加经升压电压电平)不可导致选定衬底区域的经升压电压电平的增加。原因可归咎于常规存储器装置中的选定衬底区域与周围衬底之间的反偏置之间的结泄漏，其中所述结泄漏可限制选定衬底区域的经升压电压电平。因此，对经升压电压电平的限制也可限制降低常规存储器装置中的编程干扰的任一尝试。
在图5中，由于存储器装置400的WL0、WL1、WL2及WL3处的V2可为零，因此时间间隔502期间未选定串处的电平电压(例如，V11)可尽可能高，借此也增强编程干扰的降低。此外，在图5中，如上文所解释，较高V3或V10或此两者导致较高V11。因此，增加的V3可允许降低的V10以达成相同的V11，借此减少或防止串431的经反偏置S-D区域与阱407之间的结泄漏，借此导致降低的编程干扰。
图6显示根据本发明实施例的图4存储器装置400的一部分的剖面，其借助电容及二极管建模描绘阱407的一部分及串431的S-D区域的一部分。图6中的字线WL表示图4的字线WL0、WL1、WL2及WL3中的一者。串431的S-D区域包含源极及漏极660以及沟道663。如图6中所示，源极及漏极660是浮动的，且可使用耦合到字线WL的电容器CCG、耦合到浮动栅极408的电容器CFG、耦合到阱407的电容器CW及耦合于S-D区域与阱407之间的二极管DPN来建模。
如以下方程式中所示基于CCG、CFG、CW及任一电荷QS-D来确定S-D区域处的电压电平VS-D。
VS-D＝((CCG*VCG)+(CFG*VFG)+(CW*VWELL)+QS-D)/(CCG+CFG+CW)
在以上方程式中，电压VCG、VFG及VWELL分别对应于与电容器CCG、CFG及CW相关联的电压。当与沟道663相关联的存储器单元具有负阈值电压时(举例来说，当所述存储器单元处于经擦除状态中时)，所述沟道也可包含电子。沟道663也可以与图6中所示的源极及漏极660的方式类似的方式建模。
在操作中，当VWELL大于VS-D时，二极管DPN接通且电子移出S-D区域到阱407中。举例来说，在图5中的时间间隔501期间(当VWELL从V0上升到V1时)，二极管DPN在VWELL大于VS-D时接通。S-D区域中的电子的损失升高VS-D的电压电平。当VS-D大约等于VWELL减去跨越二极管DPN的电压(例如，VDIODE)(例如，图5中的V3)时，二极管DPN关断。移出S-D区域的电子量与VWELL成比例。
因此，在图5中的时间间隔501期间，产生阱407与字线WL之间的不同电压差，从而致使来自图6中的S-D区域的电子移出此区域到阱407中。因此，在图5中的时间间隔501期间，减少S-D区域中的电子量。如上所述，减少S-D区域中的电子量可降低或抑制未选定串(例如，串431)可发生的编程干扰。
图7显示根据本发明实施例的存储器装置700的部分剖面，其描绘存储器装置700的一些组件(包含串731)在存储器装置700的编程操作期间的各种电压电平。图7中的电压电平V2、V3及阱707对应于图4及图5的V2、V3及阱407。图7的串731可为存储器装置700的编程操作期间的未选定串，例如，上文参考图4、图5及图6所述的串431。在图7中，SL、BL、SGD及SGS对应于图3的类似组件。
在图7中，V3是串731的S-D区域处的正电压，其是由在将V2施加到字线750、751、752及753且将大于V2的VWELL施加到衬底701的阱707时电子移出S-D区域到阱707中而产生。串731的S-D区域包含区域760及763。由于阱707围绕S-D区域，因此当将大于V2的VWELL施加到阱707时，来自S-D区域的不同位置的等量电子可移动到阱707。因此，S-D区域也可具有在整个S-D区域延伸的相等电压(或大致均匀的电压电平)V3。
一些常规存储器装置可将电压VBL施加到其位线且将大于零的字线电压VWL施加到未选定串的存储器单元的控制栅极以接通未选定串的存储器单元的晶体管，以便可将来自位线的VBL传递到所述常规存储器装置的选定衬底区域(与图7的S-D区域类似)然而，在一些情况下，用于常规存储器装置中的VWL可不足以接通特定存储器单元的晶体管，这是因为所述特定存储器单元可经编程而具有大于VWL的值(例如，阈值电压)。因此，在所述常规存储器装置中，来自位线的VBL可仅到达所述选定衬底区域的一部分且在所述选定衬底区域的其中特定存储器单元经编程而具有大于VWL的值的位置处停止。因此，所述常规存储器装置中的所述未选定串的所述选定衬底区域的一些位置可具有低于VBL(例如，Vcc)的电压(例如，0伏)。因此，常规存储器装置的未选定串的选定衬底区域处的电压电平(例如，经升压电压电平)取决于存储于所述未选定串的存储器单元中的信息的值且可不尽可能地高，借此降低常规存储器装置中的编程干扰。
然而，在存储器装置700中，由于V3是由将VWELL施加到阱707而产生，因此S-D区域处的电压电平不相依于存储于存储器单元710、711、712及713中的值。因此，串731的S-D区域中的V3可到达S-D区域中的所有位置，借此允许S-D区域处的电压电平(例如，V11)在时间间隔(例如，编程操作的时间间隔502)期间尽可能地高。当存储器装置700的电压电平(与图5的V11类似)可在编程操作期间尽可能地高时，可以与上文参考图4及图5所述的方式类似的方式降低未选定串731可发生的编程干扰。
本文中所述的一个或一个以上实施例包含具有模块及若干个存储器单元的方法及装置。所述模块经配置以在编程操作期间减少存储器单元的源极及漏极中的电子量以降低编程干扰，从而改进所述编程操作。上文参考图1到图7描述了包含额外方法及装置的其它实施例。
对例如存储器装置100、200、400及700等设备的图解说明旨在提供对各种实施例的结构的大体理解而非对可利用本文中所述结构的设备的所有元件及特征的彻底说明。
各种实施例的设备包含用于高速计算机中的电路、通信及信号处理电路、存储器模块、便携式存储器存储装置(例如，拇指驱动器)、单处理器或多处理器模块、单个或多个嵌入式处理器、多核处理器、数据交换机及包含多层、多芯片模块的专用模块或可包含于以上各项中。这些设备可进一步作为子组件包含于各种电子系统内，例如电视、存储器蜂窝式电话、个人计算机(例如，膝上型计算机、桌上型计算机、手持式计算机、平板计算机等)、工作站、无线电、视频播放器、音频播放器(例如，MP3(动画专家群组，音频层3)播放器)、运载工具、医疗装置(例如，心脏监视器、血压监视器等)、机顶盒及其它系统。
以上说明及图式图解说明本发明的一些实施例以使得所属领域的技术人员能够实践本发明实施例。其它实施例可并入有结构、逻辑、电、过程及其它改变。在图式中，贯穿若干个视图，相同特征或相同编号描述大致类似的特征。一些实施例的部分及特征可包含于其它实施例的部分及特征中或替代其它实施例的部分及特征。在阅读且理解以上说明后，所属领域的技术人员将显而易见许多其它实施例。
本文提供发明摘要以遵循37C.F.R.§1.72(b)，其需要将允许读者快速探知所述技术发明的本质及要旨的摘要。本发明摘要是在理解其将不用以解释或限制权利要求书的情况下提交。

Claims (22)

1.一种在存储器装置中使用的方法，其包括：
在存储器装置的编程操作的第一时间间隔期间，将衬底的耦合到所述存储器装置的存储器单元的源极及漏极的一部分处的电压从第一电压电平升高到第二电压电平；
在所述编程操作的第二时间间隔期间，降低所述衬底的所述部分处的所述第二电压电平；及
在所述编程操作的后续第三时间间隔期间在字线上施加编程电压。
2.根据权利要求1所述的方法，其中所述第二电压电平等于所述存储器装置的供应电压。
3.根据权利要求1所述的方法，其中所述第二电压电平大于所述存储器装置的供应电压。
4.根据权利要求1所述的方法，其中在所述第一时间间隔期间，所述第二电压电平大于所述源极及漏极处的电压电平。
5.一种在存储器装置中使用的方法，其包括：
在存储器装置的编程操作的第一时间间隔期间，对所述存储器装置的衬底的一部分进行充电；
在所述编程操作的第二时间间隔期间，对所述衬底的所述部分进行放电；
在所述第一时间间隔期间，将第一栅极电压施加到所述存储器装置的存储器单元串的多个栅极；
在所述第二时间间隔期间，将第二栅极电压施加到所述多个栅极中的第一及第二栅极；及
在所述第二时间间隔期间，将第三栅极电压施加到所述多个栅极中的第三栅极。
6.根据权利要求5所述的方法，其中所述第一栅极电压具有小于当对所述衬底的所述部分进行充电时所述衬底的所述部分的电压电平的电压电平。
7.根据权利要求6所述的方法，其中所述第一栅极电压具有等于零伏的电压电平。
8.根据权利要求6所述的方法，其中所述第一栅极电压具有负值。
9.根据权利要求5所述的方法，其进一步包括：
使耦合到所述存储器单元串的位线浮动。
10.根据权利要求9所述的方法，其进一步包括：
在所述第二时间间隔期间，降低所述位线处的电压。
11.根据权利要求5所述的方法，其中不选择所述串的所述存储器单元中的任何一者在所述编程操作期间编程。
12.根据权利要求5所述的方法，其中选择所述串的所述存储器单元中的一者在所述编程操作期间编程。
13.一种在存储器装置中使用的方法，其包括：
在存储器装置的编程操作的第一时间间隔期间，对耦合到所述存储器装置的存储器单元的源极及漏极的衬底阱进行充电；
在对所述衬底阱进行充电的同时，允许所述源极及所述漏极处的电压电平上升；
在所述编程操作的第二时间间隔期间，对所述衬底阱进行放电；及
在所述编程操作的后续第三时间间隔期间用编程电压对字线进行充电。
14.根据权利要求13所述的方法，其中允许所述源极及漏极处的所述电压电平上升到等于衬底阱的电压电平减去二极管电压的电平。
15.根据权利要求13所述的方法，其中将所述存储器单元的第一群组布置成第一存储器单元串且将所述存储器单元的第二群组布置成第二存储器单元串，且其中在对所述衬底阱进行放电时，允许所述第一存储器单元串的所述源极及所述漏极处的所述电压电平在所述第二时间间隔的第一部分期间降低，且在对所述衬底阱进行放电时，允许所述第一存储器单元串的所述源极及所述漏极处的所述电压电平在所述第二时间间隔的第二部分期间增加。
16.一种存储器装置，其包括：
第一存储器单元串，其耦合于第一线与源极线之间；
第二存储器单元串，其耦合于第二线与所述源极线之间；
导电线，其由所述第一及第二串共享以在所述存储器装置的编程操作期间存取所述第一及第二串的所述存储器单元，所述第一及第二串中的每一者的所述存储器单元包含定位于衬底的一部分中的源极及漏极；及
模块，其经配置以在所述存储器装置的编程操作期间将所述衬底的所述部分处的电压从第一电压电平升高到第二电压电平。
17.根据权利要求16所述的存储器装置，其中所述模块经配置以在所述编程操作的时间间隔期间将所述导电线保持为小于所述衬底的所述部分处的所述第二电压电平的电压电平。
18.根据权利要求16所述的存储器装置，其中所述模块经配置以允许所述第一线的电压电平在所述编程操作期间上升及下降。
19.根据权利要求16所述的存储器装置，其中所述模块经配置以允许所述第一及第二线在所述编程操作的时间间隔期间浮动。
20.根据权利要求16所述的存储器装置，其中所述模块经配置以允许所述第一及第二串的所述源极及漏极处的电压电平在所述衬底的所述部分处的所述电压上升时上升。
21.根据权利要求16所述的存储器装置，其中所述模块经配置以在所述衬底的所述部分处的所述电压上升到所述第二电压电平之后降低所述电压。
22.根据权利要求21所述的存储器装置，其中所述模块经配置以允许所述第一串的所述源极及漏极处的电压电平在所述衬底的一部分处的所述电压降低时上升，且所述模块经配置以允许所述第二串的所述源极及漏极处的电压电平在所述衬底的所述部分处的所述电压降低时降低。
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