KR20170054969A - 불휘발성 반도체 메모리 장치 및 그 소거 방법 - Google Patents

불휘발성 반도체 메모리 장치 및 그 소거 방법 Download PDF

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Abstract

저소비 전력화를 도모하는 불휘발성 반도체 메모리 장치 및 그 소거 방법을 제공한다.
본 발명의 플래시 메모리는 NAND형 스트링이 형성된 메모리 어레이를 포함한다. 메모리 어레이는 복수의 글로벌 블록을 포함하고, 하나의 글로벌 블록이 복수의 블록을 포함하며, 하나의 블록이 복수의 NAND형 스트링을 포함한다. 선택된 글로벌 블록의 선택 블록의 소거를 실시한 후, 다음 선택 블록이 인접한 관계에 있을 때, 일방의 P웰에 축적된 전하를 타방의 P웰에 방전한 후, 다음 선택 블록의 소거를 실시한다. 이에 따라, 인접하는 P웰 사이에서 전하를 공유하고, 저소비 전력화를 도모한다.

Description

불휘발성 반도체 메모리 장치 및 그 소거 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND ERASING METHOD THEREOF}
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 NAND형 스트링을 가진 메모리 장치의 소거 방법에 관한 것이다.
플래시 메모리는 스토리지 디바이스로서 디지털 카메라, 스마트 폰 등의 전자 기기에 널리 이용되고 있다. 이러한 시장에서 플래시 메모리는 소형화, 대용량화가 더 요구되며, 또한 고속화, 저소비 전력화가 요구되고 있다.
NAND형 플래시 메모리는 복수의 NAND 스트링을 열방향으로 배치한 블록을 복수 배치한 메모리 어레이를 구비하고 있다. NAND 스트링은 직렬로 접속된 복수의 메모리 셀과 그 양단에 접속된 선택 트랜지스터를 포함하여 구성되고, 일단부는 비트 라인측 선택 트랜지스터를 통해 비트 라인에 접속되고, 타단부는 소스 라인측 선택 트랜지스터를 통해 소스 라인에 접속된다.
NAND형 플래시 메모리에서는 데이터 소거가 블록 단위로 이루어진다. 이 때, 선택된 블록의 워드 라인을 0V 또는 P웰 보다 낮은 전압으로 하고, 메모리 셀 어레이를 형성하는 P웰에 단책형(短冊型) 정전압 소거 펄스를 인가하고, 소거 펄스를 인가한 후, P웰의 전위가 0V로 되돌아간다. 소거 후 베리파이 독출에 의해, 선택 블록 내의 메모리 셀의 문턱값이 어떤 값 이하로 되어 있는지를 판정한다. 블록 내의 모든 셀의 문턱값이 어떤 값 이하인 경우, 소거 동작은 완료되지만, 일부 셀의 문턱값이 어떤 값 이상이면, 다시 소거 펄스(PS)를 인가하고, 다시 베리파이 독출을 수행한다(예컨대, 일본 특개 2012－027979호 공보).
앞으로 IoT(Internet of Things) 등의 보급에 따라, 전자 기기의 전력 소비의 억제나, 전자 기기간의 고속 데이터 통신의 필요성이 발생한다. 이에 따라, 전자 기기에 탑재되는 플래시 메모리에도 저소비 전력화가 더 요구된다.
본 발명은 저소비 전력화를 도모하는 불휘발성 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 불휘발성 반도체 메모리 장치는, 복수의 글로벌 블록을 포함하고, 하나의 글로벌 블록이 복수의 블록을 포함하며, 하나의 블록이 복수의 NAND형 스트링을 포함하고, 복수의 글로벌 블록의 각각이 각각의 웰 내에 형성되는 메모리 어레이; 복수의 글로벌 블록 중 어느 하나의 글로벌 블록을 선택하는 글로벌 블록 선택 수단; 상기 글로벌 블록 선택 수단에 의해 선택된 글로벌 블록 내의 복수의 블록 중에서 블록을 선택하는 블록 선택 수단; 및 상기 블록 선택 수단에 의해 선택된 블록을 소거하는 소거 수단;을 포함하고, 상기 소거 수단은 선택된 글로벌 블록의 웰에 소거 전압을 인가하며, 또한 선택된 블록의 워드 라인에 기준 전압을 인가하고, 또한 상기 소거 수단은 일방의 웰의 블록에 대해 소거를 실시한 후에 타방의 웰의 블록에 대해 소거를 실시하는 경우, 일방의 웰에 축적된 전하를 타방의 웰에 공급한다.
바람직하게는 상기 소거 수단은 상기 일방의 웰과 상기 타방의 웰이 인접한 관계에 있는지 여부를 판정하고, 인접한 관계에 있다고 판정하였을 때, 상기 일방의 웰의 전하를 상기 타방의 웰에 방전시킨다. 바람직하게는 상기 일방의 웰과 상기 타방의 웰은 미리 정해진 관계에 있다. 바람직하게는 상기 메모리 어레이가 복수의 메모리 플레인을 포함하고, 각 메모리 플레인이 복수의 글로벌 블록을 포함할 때, 상기 일방의 웰과 상기 타방의 웰은 동일한 메모리 플레인 내에 있다. 바람직하게는 상기 메모리 어레이가 복수의 메모리 플레인을 포함하고, 각 메모리 플레인이 복수의 글로벌 블록을 포함할 때, 상기 일방의 웰과 상기 타방의 웰은 다른 메모리 플레인 내에 있다. 바람직하게는 상기 일방의 웰과 상기 타방의 웰은 다른 메모리 플레인의 동일 위치에 있다. 바람직하게는 상기 소거 수단은 상기 일방의 웰과 상기 타방의 웰의 동일 위치에 있는 블록을 소거한다. 바람직하게는 상기 소거 수단은 복수의 웰의 선택된 웰 사이를 접속하는 트랜지스터를 포함하고, 상기 소거 수단은 상기 트랜지스터를 도통시킴으로써, 상기 일방의 웰의 전하를 상기 타방의 웰에 방전시킨다. 바람직하게는 상기 일방의 웰은 소거 전압으로부터 정(양)의 전압에까지 방전되고, 상기 타방의 웰은 상기 정(양)의 전압으로부터 전하 공유에 의해 승압된다.
본 발명에 따른 불휘발성 반도체 메모리 장치는, 복수의 웰을 포함하고, 각 웰에 NAND형 스트링 셀을 포함하는 블록이 형성된 메모리 어레이; 블록을 선택하는 블록 선택 수단; 및 선택된 블록을 소거하는 소거 수단;을 포함하고, 상기 소거 수단은 선택된 블록의 웰에 소거 전압을 인가하며, 또한 선택된 블록의 워드 라인에 기준 전압을 인가하고, 또한 상기 소거 수단은 일방의 웰의 블록에 대해 소거를 실시한 후에 타방의 웰의 블록에 대해 소거를 실시하는 경우, 일방의 웰에 상기 소거 전압에 의해 축적된 전하를 타방의 웰에 공급한다.
본 발명에 따른 소거 방법은, 복수의 웰을 포함하고, 각 웰에 NAND형 스트링 셀을 포함하는 블록이 형성된 메모리 어레이를 가진 불휘발성 반도체 메모리 장치의 것으로서, 일방의 웰에 소거 전압을 인가하여 선택 블록의 소거를 실시하는 단계; 상기 일방의 웰에 상기 소거 전압에 의해 축적된 전하를 타방의 웰에 공급하는 단계; 및 상기 타방의 웰에 소거 전압을 인가하여 선택 블록의 소거를 실시하는 단계;를 갖는다. 바람직하게는 소거 방법은 또한 상기 일방의 웰과 상기 타방의 웰이 인접한 관계에 있는지 여부를 판정하는 단계를 포함하고, 인접한 관계에 있다고 판정된 경우, 상기 일방의 웰과 상기 타방의 웰을 전기적으로 결합한다.
본 발명에 의하면, 일방의 웰의 블록에 대해 소거를 수행한 후에 타방의 웰의 블록에 대해 소거를 실시하는 경우, 일방의 웰에 소거 전압에 의해 축적된 전하를 타방의 웰에 공급하도록 하였으므로, 일방의 웰에 인가한 소거 전압을 타방의 웰에 유효하게 활용할 수 있고, 그에 따라 소비 전력의 삭감을 꾀할 수 있다.
도 1은 본 발명의 실시예에 따른 플래시 메모리의 개략 구성을 나타내는 도면이다.
도 2는 본 실시예의 메모리 어레이의 전체 구성을 나타내는 도면이다.
도 3은 메모리 셀의 등가 회로도이다.
도 4는 본 실시예에 따른 메모리 어레이의 글로벌 블록의 개략 구성을 나타내는 도면이다.
도 5는 본 실시예에 따른 글로벌 블록 내에 형성된 스위치 회로부의 회로 구성을 나타내는 도면이다.
도 6의 (A)는 본 실시예에 따른 글로벌 블록의 개략 구성을 나타내는 단면도이고, 도 6의 (B)는 로컬 비트 라인과 블록과의 접속 관계를 나타내는 단면도이다.
도 7의 (A)는 본 실시예의 행 디코더에 의한 글로벌 블록 선택의 구성예를 나타내는 도면이고, 도 7의 (B)는 본 실시예의 행 디코더에 의한 블록 선택의 구성예를 나타내는 도면이다.
도 8a은 본 실시예에 의한 플래시 메모리의 메모리 플레인의 각 P웰과 내부 전압 발생 회로와의 접속 관계를 모식적으로 나타내는 도면이다.
도 8b는 본 실시예에 의한 플래시 메모리의 메모리 플레인의 각 P웰과 내부 전압 발생 회로와의 다른 접속 관계를 모식적으로 나타내는 도면이다.
도 9a는 본 실시예에 의한 플래시 메모리의 소거 동작의 일예를 나타내는 플로우이다.
도 9b는 본 실시예에 의한 플래시 메모리의 소거 동작의 다른 일예를 나타내는 플로우이다.
도 10은 본 실시예에 의한 플래시 메모리의 소거 동작의 일예를 나타내는 타이밍 차트이다.
이하, 본 발명의 실시의 형태에 대해 도면을 참조하여 상세하게 설명한다. 또한 도면은 알기 쉽게 하기 위해 각 부를 강조하여 나타내고 있고, 실제 디바이스의 스케일과는 동일하지 않은 점에 유의해야 한다.
도 1은 본 발명의 실시예에 따른 NAND형 플래시 메모리의 구성을 나타내는 블록도이다. 본 실시예의 플래시 메모리(100)는 행렬상으로 배열된 복수의 메모리 셀이 형성된 메모리 어레이(110), 외부 입출력 단자 I/O에 접속되어 입출력 데이터를 홀딩하는 입출력 버퍼(120), 입출력 버퍼(120)로부터의 어드레스 데이터를 수취하는 어드레스 레지스터(130), 입출력되는 데이터를 홀딩하는 데이터 레지스터(140), 입출력 버퍼(120)로부터의 커맨드 데이터 및 외부 제어 신호(도시되지 않은 칩 인에이블이나 어드레스 래치 인에이블 등)에 따라 각 부를 제어하는 제어 신호(C1, C2,... Cn)를 공급하는 콘트롤러(150), 어드레스 레지스터(130)로부터의 행 어드레스 정보(Ax)를 디코딩하고 디코딩 결과에 따라 글로벌 블록, 블록, 워드 라인 등의 선택을 수행하는 행 디코더(160), 비트 라인을 통해 독출된 데이터를 홀딩하거나, 비트 라인을 통해 프로그램 데이터 등을 홀딩하는 페이지 버퍼/센스 회로(170), 어드레스 레지스터(130)로부터의 열주소 정보(Ay)를 디코딩하고, 당해 디코딩 결과에 따라 비트 라인의 선택 등을 수행하는 열선택 회로(180), 및 데이터의 독출, 프로그램 및 소거 등을 위해 필요한 전압(프로그램 전압(Vpgm), 패스 전압(Vpass), 독출 전압 Vread, 소거 전압(Vers) 등)을 생성하는 내부 전압 발생 회로(190)를 포함하여 구성된다.
도 2에, 메모리 어레이(110)의 상세를 나타낸다. 본 실시예의 메모리 어레이(110)는 2개의 메모리 장치 뱅크 또는 메모리 플레인(110A, 110B)으로 분할된다. 메모리 플레인(110A)은 행 구동 회로(200A)에 결합되고, 메모리 플레인(110B)은 행 구동 회로(200B)에 결합되고, 행 디코더(160)는 2개의 메모리 플레인(110A, 110B)에 공통 결합된다. 또한, 도면에 도시한 예에서는 메모리 플레인(110A) 상단측에 페이지 버퍼/센스 회로(170A)가 배치되고, 메모리 플레인(110B) 상단측에 페이지 버퍼/센스 회로(170B)가 배치되는데, 페이지 버퍼/센스 회로(170A, 170B)는 메모리 플레인(110A, 110B)의 하단측에 배치될 수도 있다.
메모리 플레인(110A)은 열방향으로 배치된 복수의 글로벌 블록(GBLK)을 포함하고, 마찬가지로 메모리 플레인(110B)도 열방향으로 배치된 복수의 글로벌 블록(GBLK)을 포함한다. 하나의 글로벌 블록(GBLK)은 복수의 블록을 더 포함한다. 도시하는 예에서는 하나의 메모리 플레인(110A 또는 110B)은 열방향으로 8개의 글로벌 블록(GBLK)를 포함하고, 하나의 글로벌 블록(GBLK)은 또한 128개의 블록(BLK)을 포함한다.
하나의 블록(BLK)에는 도 3에 도시한 바와 같이, 복수의 NAND 스트링이 형성된다. 하나의 NAND 스트링은 복수의 직렬 접속된 메모리 셀, 메모리 셀의 일단부에 접속된 소스 라인측 선택 트랜지스터, 및 메모리 셀의 타단부에 접속된 비트 라인측 선택 트랜지스터를 갖는다. 도면에 도시한 예에서는 하나의 NAND 스트링은 직렬로 접속된 64개의 메모리 셀을 포함한다. 즉, 하나의 블록은 64페이지 × p비트를 포함한다.
메모리 셀은 전형적으로, P웰 내에 형성된 N형의 확산 영역인 소스/드레인, 소스/드레인간의 채널 상에 형성된 터널 산화막, 터널 산화막 상에 형성된 플로팅 게이트(전하 축적층), 및 플로팅 게이트 상에 유전체막을 통해 형성된 컨트롤 게이트를 포함하는 MOS 구조를 갖는다. 플로팅 게이트에 전하가 축적되어 있지 않을 때, 즉 데이터 "1"이 기입되어 있을 때, 문턱값은 부(음)의 상태에 있고, 메모리 셀은 노멀리 온이다. 플로팅 게이트에 전자가 축적된 때, 즉 데이터 "0"이 기입되어 있을 때, 문턱값은 정(양)으로 시프트되고, 메모리 셀은 노멀리 오프이다.
도 4는 글로벌 블록의 개략 구성을 나타내는 평면도이다. 상기한 바와 같이, 하나의 메모리 플레인(110A 또는 110B)은 열방향으로 배열된 8개의 글로벌 블록(G_BLK1~G_BLK8)을 포함한다. 하나의 글로벌 블록은 열방향으로 배열된 128개의 블록에 부가하여, 제1 스위치 회로부(220)와 제2 스위치 회로부(230)를 포함한다. 제1 스위치 회로부(220)는 글로벌 블록의 상단측에 배치되고, 제2 스위치 회로부(230)는 그 하단측에 배치되며, 제1 스위치 회로부(220)와 제2 스위치 회로부(230) 사이에 128개의 블록이 배치된다. 복수의 글로벌 블록(G_BLK1~G_BLK8) 상측에는 n비트의 글로벌 비트 라인(GBL)이 형성되고, 글로벌 비트 라인(GBL1~GBLn)의 각각은 8개의 글로벌 블록(G_BLK1~G_BLK8)에 공통되며, 또한 각 글로벌 블록의 제1 스위치 회로부(220) 및 제2 스위치 회로부(230)에 컨택을 통해 전기적으로 접속된다.
이어서, 제1 스위치 회로부(220) 및 제2 스위치 회로부(230)의 상세를 도 5에 나타낸다. 본 도면은 일부 구성으로서 i번째 글로벌 블록(G_BLKi), 그 상방을 연장하는 i번째 글로벌 비트 라인(GBLi), i＋1번째 글로벌 비트 라인(GBLi+1)을 예시하고 있다. 글로벌 비트 라인(GBLi)에 관련된 구성과 글로벌 비트 라인(GBLi+1)에 관련된 구성은 동일하므로, 이하에서는 글로벌 비트 라인(GBLi)에 대해 설명한다.
글로벌 블록(G_BLKi)은 열방향으로 128개의 블록을 포함하고, 하나의 블록은 도 3에 도시한 바와 같이, 64 WL × p비트의 메모리 셀을 포함하고, 하나의 워드 라인(WL)에 짝수와 홀수의 2 페이지가 할당되므로, 하나의 블록은 128 페이지를 갖게 된다. 각 블록의 각 NAND 스트링은 열방향으로 연장되는 각 로컬 비트 라인(LBL)을 통해 결합된다. 하나의 로컬 비트 라인(LBL)은 128개의 블록에 공통된다. 여기서, 로컬 비트 라인을 짝수와 홀수로 구별하는 경우, 짝수 로컬 비트 라인을 LBL_e, 홀수 로컬 비트 라인을 LBL_o로 나타낸다.
본 예에서는 하나의 글로벌 비트 라인(GBLi)은 2개의 짝수 로컬 비트 라인(LBL_e)와 2개의 홀수 로컬 비트 라인(LBL_o)에 선택적으로 접속되고, 바꾸어 말하면, 하나의 글로벌 비트 라인은 4개의 로컬 비트 라인에 의해 공유된다. 각 글로벌 비트 라인(GBL)에는 페이지 버퍼/센스 회로(170)가 접속된다. 예컨대, 글로벌 비트 라인(GBL)이 n개일 때, n개의 페이지 버퍼/센스 회로(170)가 글로벌 비트 라인(GBL)에 접속된다. 여기에는 도시하지 않았지만, 하나의 페이지 버퍼/센스 회로(170)는 하나의 글로벌 비트 라인(GBL)에 의해 공유되는 로컬 비트 라인의 수(도 5의 예에서는 4)에 대응되는 래치 회로를 구비하고, 4개의 래치 회로는 4개의 로컬 비트 라인(LBL)을 통해 메모리 셀로부터 독출된 데이터를 각각 홀딩하거나, 또는 4개의 로컬 비트 라인(LBL)을 통해 메모리 셀에 프로그래밍해야 할 데이터를 각각 홀딩한다.
제1 스위치 회로부(220)는 N채널형 MOS 트랜지스터(Qe, Qe1, Qe2, Qvo)를 포함한다. 트랜지스터(Qe)는 글로벌 비트 라인(GBLi)과 짝수 로컬 비트 라인(LBL_e1, LBL_e2) 사이에 접속되고, 그 게이트에는 선택 라인(SEL_LBLe)이 접속되고, 트랜지스터(Qe)는 짝수 로컬 비트 라인(LBL_e1, LBL_e2)을 공통 선택한다. 트랜지스터(Qe1)는 로컬 비트 라인(LBL_e1)과 트랜지스터(Qe) 사이에 직렬로 접속되고, 그 게이트에는 선택 라인(SEL_e1)이 접속되며, 트랜지스터(Qe1)는 짝수 로컬 비트 라인(LBL_e1)을 선택한다. 트랜지스터(Qe2)는 로컬 비트 라인(LBL_e2)과 트랜지스터(Qe) 사이에 직렬로 접속되고, 그 게이트에는 선택 라인(SEL_e2)이 접속된다. 트랜지스터(Qe2)는 짝수 로컬 비트 라인(LBL_e2)을 선택한다. 트랜지스터(Qvo)는 가상 전원 라인(VIR_o)과 홀수 로컬 비트 라인(LBL_o1, LBL_o2) 사이에 접속되고, 그러한 게이트에는 선택 라인(SEL_VIRo)이 공통 접속된다. 트랜지스터(Qvo)는 홀수 로컬 비트 라인(LBL_o1, LBL_o2)에 동작 상태에 따른 바이어스 전압을 공통 공급한다.
제2 스위치 회로부(230)는 N채널형 MOS 트랜지스터(Qo, Qo1, Qo2, Qve)를 포함한다. 트랜지스터(Qo)는 글로벌 비트 라인(GBLi)과 홀수 로컬 비트 라인(LBL_o1, LBL_o2) 사이에 접속되고, 그 게이트에는 선택 라인(SEL_LBLo)이 접속되며, 트랜지스터(Qo)는 홀수 로컬 비트 라인(LBL_o1, LBL_o2)을 공통 선택한다. 트랜지스터(Qo1)는 로컬 비트 라인(LBL_o1)과 트랜지스터(Qo) 사이에 직렬로 접속되고, 그 게이트에는 선택 라인(SEL_o1)이 접속되며, 트랜지스터(Qo1)는 홀수 로컬 비트 라인(LBL_o1)을 선택한다. 트랜지스터(Qo2)는 로컬 비트 라인(LBL_o2)과 트랜지스터(Qo) 사이에 직렬로 접속되고, 그 게이트에는 선택 라인(SEL_o2)이 접속된다. 트랜지스터(Qo2)는 홀수 로컬 비트 라인(LBL_o2)을 선택한다. 트랜지스터(Qvo)는 가상 전원 라인(VIR_e)과 짝수 로컬 비트 라인(LBL_e1, LBL_e2) 사이에 접속되고, 그러한 게이트에는 선택 라인(SEL_VIRe)이 공통 접속된다. 트랜지스터(Qve)는 짝수 로컬 비트 라인(LBL_e1, LBL_e2)에 동작 상태에 따른 바이어스 전압을 공통 공급한다.
도 6은 글로벌 블록의 개략 단면도이다. 하나의 예에서는 P형 실리콘 기판(300) 내에 N웰(310)이 형성되고, N웰(310) 내에 P웰(320)이 형성된다. 또한 P형 실리콘 기판(300) 내에는 P웰(320)과는 분리된 P웰(322, 324)이 형성된다. P웰(320)에는 하나의 글로벌 블록(G_BLKi)의 주요부가 형성된다. P웰(320)과 분리된 P웰(322)에는 제1 스위치 회로부(220)의 트랜지스터(Qe)가 형성되고, P웰(324)에는 제2 스위치 회로부(230)의 트랜지스터(Qo)가 형성된다. 바람직한 실시 형태에서는 P웰(320)에 형성되는 각 블록의 메모리 셀, 제1 스위치 회로부(220), 및 제2 스위치 회로부(230)의 각 트랜지스터는 동일한 제조 프로세스를 이용하여 형성할 수 있다. 그러므로, 제1 스위치 회로부(220) 및 제2 스위치 회로부(230)의 트랜지스터를 메모리 셀과 동일하게 미세 가공할 수 있다. 한편, P웰(322, 324)에 형성되는 트랜지스터(Qe, Qo)는 하나의 글로벌 비트 라인과 4개의 로컬 비트 라인 사이에 결합되고, 이 트랜지스터(Qe, Qv)는 소거 동작시에 글로벌 블록의 P웰(320)이 고전압 상태가 된 때, 글로벌 비트 라인(GBL)이 고전압이 되지 않도록 차단된다.
또한, P웰(320)에는 컨택용 p＋확산 영역(330)이 형성되고, N웰(310)에는 n＋확산 영역(340)이 형성되고, 이 2개의 확산 영역(330, 340)은 N웰/P웰의 공통의 컨택 라인(350)에 접속된다. 후술하는 바와 같이, 선택된 블록의 소거를 실시할 때, 내부 전압 발생 회로(190)에 의해 발생된 소거 전압(Vers) 또는 소거 펄스가 공통의 컨택 라인(350)을 통해 P웰(320) 및 N웰(310)에 인가된다. 또한 P웰(322, 324)의 불순물 농도는 P웰(320)의 불순물 농도와 같을 수도 있고, 필요에 따라 그것과 다를 수도 있다.
로컬 비트 라인(LBL)은 도 6의 (B)에 도시한 바와 같이, 각 블록의 비트 라인측 선택 트랜지스터의 드레인에 접속되고, 이 로컬 비트 라인(LBL)은, 예컨대 1층째의 금속 라인(M0)으로 구성된다. 공통의 컨택 라인(350)은, 예컨대 1층째의 금속 라인으로 구성된다. 제1 스위치 회로부(220＇)와 트랜지스터(Qe)와의 사이의 상호 접속, 및 제2 스위치 회로부(230＇)와 트랜지스터(Qo)와의 사이의 상호 접속은, 예컨대 2층째의 금속 라인(L1, L2)으로 구성된다. 가상 전원 라인(VIR_o, VIR_e)은 상호 접속(L1, L2)과 마찬가지로, 예컨대, 2층째의 금속 라인(M1)으로 구성된다. 글로벌 비트 라인(GBLi)은, 예컨대 3층째의 금속 라인(M2)으로 구성된다. 특히, 글로벌 비트 라인(GBLi)을 구성하는 금속 라인은 가능하면 저항이 작은 것이 바람직하고, 또한 인접하는 글로벌 비트 라인간의 용량을 작게 하는 것이 바람직하다.
도 7의 (A)는 글로벌 블록(G_BLKi)을 선택하기 위한 행 구동 회로(200)의 구성예를 나타내고 있다. 행 구동 회로(200)는 각 글로벌 블록의 선택 라인(SEL_LBLe, SEL_LBLo)에 접속된 한 쌍의 N형 글로벌 블록 선택 트랜지스터(Q_GBe, Q_GBo)를 8조 포함한다. 각 조의 글로벌 블록 선택 트랜지스터(Q_GBe, Q_GBo)의 게이트에는 글로벌 블록을 선택하기 위한 선택 라인(G_SEL1, G_SEL2,...G_SEL8)이 행 디코더(160)로부터 공급된다. 행 디코더(160)는 행 어드레스 정보(Ax)에 따라, 선택 라인(G_SEL1, G_SEL2,...G_SEL8) 중 어느 하나를 H레벨로 하고(글로벌 블록 선택 트랜지스터를 도통), 그 이외를 L레벨로 하며(글로벌 블록 선택 트랜지스터를 비도통), 선택된 글로벌 블록의 선택 라인(SEL_LBLe, SEL_LBLo)을 행 구동 회로(200)의 전압 공급부(210)에 전기적으로 결합시킨다. 전압 공급부(210)는 선택된 글로벌 블록의 선택 라인(SEL_LBLe, SEL_LBLo)에 동작 상태에 따른 전압을 공급한다.
도 7의 (B)는 글로벌 블록 내의 블록을 선택하기 위한 행 구동 회로(200)의 구성예를 나타내고 있다. 행 구동 회로(200)는 128조의 NAND 게이트(212), 인버터(214) 및 레벨 시프터(216)를 포함한다. NAND 게이트(212)에는 행 디코더(160)로부터 블록을 선택하기 위한 7개의 디코드 신호(DEC1, DEC2,...DEC7)가 행 디코더(160)로부터 입력되고, 어느 하나의 NAND 게이트(212)의 출력이 L레벨이 된다. NAND 게이트(212)의 출력은 인버터(214)를 통해 레벨 시프터(216)를 인에이블하고, 블록 선택 라인(SEL_B0, SEL_B1, SEL_B2,...SEL_B127) 중 어느 하나가 H레벨로 구동된다. 여기에는 도시하지 않았지만, 각 블록은 N형 블록 선택 트랜지스터를 포함하고, 각 블록 선택 트랜지스터의 게이트에는 블록 선택 라인(SEL_B0, SEL_B1, SEL_B2,...SEL_B127)이 접속된다. 또한, 행 구동 회로(200)는 도 4에 도시한 선택 게이트 라인(SGS, DSG), 워드 라인(WL1~WL64), 소스 라인(SL), 선택 라인(SEL_e1, SEL_e2, SEL_VIRe, SEL_VIRo, SEL_o1, SEL_o2, SEL_LBLo), 가상 전원 라인(VIR_o, VIR_e)으로 동작 상태에 따른 전압을 공급한다.
이어서, 메모리 플레인의 각 글로벌 블록으로의 소거 전압의 공급에 대해 설명한다. 도 8a은 메모리 플레인(110A)의 8개의 글로벌 블록에 각각 대응되는 8개의 P웰-1 ~ P웰-8과, 메모리 플레인(110B)의 8개의 글로벌 블록에 각각 대응되는 8개의 P웰-1 ~ P웰-8과, 내부 전압 발생 회로(190)로부터의 소거 라인과의 사이의 접속 관계를 나타내고 있다.
메모리 플레인(110A)에는 8개의 글로벌 블록(A_G_BLK1, A_G_BLK2,...A_G_BLK7, A_G_BLK8)이 형성되고, 메모리 플레인(110B)에는 8개의 글로벌 블록(B_G_BLK1, B_G_BLK2,...B_G_BLK7, B_G_BLK8)이 형성된다. 하나의 글로벌 블록은 도 6의 (A)에 도시한 바와 같이 하나의 P웰을 포함하고, 하나의 P웰에는 128개의 블록이 형성된다. 또한, P웰(320)에는 도 6의 (A)에 도시한 바와 같이, 컨택 라인(350)이 접속되고, 컨택 라인(350)에는 내부 전압 발생 회로(190)에서 발생된 소거 전압(Vers)이 인가된다.
메모리 플레인(110A)의 P웰-1 ~ P웰-8의 각 컨택 라인(350)은 선택 트랜지스터(SEL_AP1, SEL_AP2,...SEL_AP7, SEL_AP8)를 통해 소거 라인(EL_A)에 접속되고, 소거 라인(EL_A)은 메모리 플레인 선택용 트랜지스터(SEL_AP)를 통해 내부 전압 발생 회로(190)에 접속된다. 마찬가지로 메모리 플레인(110B)의 P웰-1 ~ P웰-8의 각 컨택 라인(350)은 선택 트랜지스터(SEL_BP1, SEL_BP2,...SEL_BP7, SEL_BP8)를 통해 소거 라인(EL_B)에 접속되고, 소거 라인(EL_B)은 메모리 플레인 선택용 트랜지스터(SEL_BP)를 통해 내부 전압 발생 회로(190)에 접속된다.
선택 트랜지스터(SEL_AP1, SEL_AP2,...SEL_AP7, SEL_AP8)의 게이트에는 도 7의 (A)에 도시한 행 구동 회로(200)에 의해 생성된 글로벌 블록을 선택하기 위한 선택 라인(SEL_LBLe, SEL_LBLo)에 따른 선택 라인이 공급된다. 즉, 메모리 플레인(110A)이 선택될 때, 선택 트랜지스터(SEL_AP1, SEL_AP2,...SEL_AP7, SEL_AP8) 중 어느 하나가 도통되는 선택 라인이 공급된다. 마찬가지로 선택 트랜지스터(SEL_BP1, SEL_BP2,...SEL_BP7, SEL_BP8)의 게이트에는 도 7의 (A)에 도시한 행 구동 회로(200)에 의해 생성된 글로벌 블록을 선택하기 위한 선택 라인(SEL_LBLe, SEL_LBLo)에 따른 선택 라인이 공급되고, 메모리 플레인(110B)이 선택될 때, 선택 트랜지스터(SEL_BP1, SEL_BP2,...SEL_BP7, SEL_BP8) 중 어느 하나가 도통된다.
또한, 한 쌍의 소거 라인(EL_A과 EL_B) 사이에, 등가용 트랜지스터(EQ)가 접속된다. 등가용 트랜지스터(EQ)의 게이트에는 콘트롤러(150)로부터의 제어 신호가 공급되고, 등가용 트랜지스터(EQ)는 블록의 소거를 연속적으로 수행할 때 도통되고, 소거 전압(Vers)의 인가에 의해 P웰에 축적된 전하를, 다음에 소거를 수행하는 블록의 P웰에 공급하고, P웰 사이에서 전하를 쉐어한다. 이어서 소거를 수행하는 블록의 P웰 전위는 전원 전압(Vcc) 또는 그 외의 전압에 프리차지해 둘 수 있다. 예컨대, 메모리 플레인(110A)의 글로벌 블록(A_G_BLK1)의 블록 소거가 수행되고, 이어서 메모리 플레인(110B)의 글로벌 블록(B_G_BLK1)의 블록 소거를 수행하는 경우, 메모리 플레인(110A)의 P웰-1에 소거 전압(Vers)에 의해 축적된 전하가 트랜지스터(SEL_AP1, EQ, SEL_BP1)를 통해 메모리 플레인(110B)의 전원 전압(Vcc)을 가진 P웰-1으로 방전된다. 2개의 P웰간 전위가 대략 같아졌을 때, 트랜지스터(EQ)는 비도통이 되거나, 또는 트랜지스터(EQ)의 게이트에 L레벨의 제어 신호가 공급된다.
P웰 사이에서 전하를 효율적으로 공유하기 위해서는 일방의 P웰로부터 타방의 P웰로 전하를 방전할 때의 손실을 가능한 한 작게 하는 것이 바람직하다. 그러므로, P웰간 전하의 공유는 인접한 관계에 있는 P웰간에 실시되는 것이 바람직하다. 인접한 관계에 있는 P웰은 그렇지 않은 관계에 있는 P웰과 비교하여 전하의 이동 거리가 짧고, 또는 전하 이동의 장해가 적다. 인접한 관계는 동일 메모리 플레인 내의 P웰끼리일 수도 있고, 또는 인접한 메모리 플레인간의 P웰끼리일 수도 있다. 예컨대, 공통의 메모리 플레인(110A) 내의 P웰-1과 P웰-2는 인접한 관계에 있을 수 있고, 이 경우 P웰-1의 전하는 트랜지스터(SEL_AP1), 소거 라인(EL_A), 트랜지스터(SEL_AP2)를 통해 P웰-2로 공급된다. 또한, 공통 메모리 플레인(110A)의 P웰-1과 P웰-3이 인접한 관계에 있을 수 있고, 이 경우, P웰-1의 전하는 트랜지스터(SEL_AP1), 소거 라인(EL_A), 트랜지스터(SEL_AP3)를 통해 P웰-3에 공급된다. 또한, 예컨대, 메모리 플레인(110A)의 P웰-1과 메모리 플레인(110B)의 P웰-1이 인접한 관계에 있을 수 있고, 이 경우, P웰-1의 전하는 트랜지스터(SEL_AP1), 소거 라인(EL_A), 트랜지스터(EQ), 소거 라인(EL_B), 트랜지스터(SEL_BP1)를 통해 P웰-1에 공급된다. 또는 메모리 플레인(110A)의 P웰-1과 메모리 플레인(110B)의 P웰-2가 인접한 관계에 있을 수 있고, 이 경우, P웰-1의 전하는 트랜지스터(SEL_AP1), 소거 라인(EL_A), 트랜지스터(EQ), 소거 라인(EL_B), 트랜지스터(SEL_BP2)를 통해 P웰-2에 공급된다. 인접한 관계는 미리 결정되며, 콘트롤러(150)는 블록의 연속적인 소거를 수행할 때, 선택 블록의 어드레스에 따라 P웰이 인접한 관계에 있는지 여부를 판정한다.
도 8b에, 본 실시예의 다른 접속예를 나타낸다. 도 8a에 도시한 구성에서는 메모리 플레인(110A)의 각 P웰과 메모리 플레인(110B)의 각 P웰과의 사이에 임의의 조합으로 전하 공유가 가능하나, 도 8b에 도시한 예에서는 메모리 플레인(110A, 110B)의 동일 위치에 있는 P웰 사이에서 전하 공유를 가능하게 한다. 이러한 구성은 메모리 플레인(110A, 110B)의 동일 위치에 있는 P웰 사이에서 소거를 실행하는 순서에 대해 유효하다. 구체적으로, 예컨대, 메모리 플레인(110A)의 P웰-1의 선택 블록을 소거하였을 때, 이어서, 메모리 플레인(110B)의 P웰-1의 동일 위치에 있는 선택 블록(동일 위치에 있는 워드 라인에 접속된 블록)을 소거하는 순서이다.
도 8b에 도시한 바와 같이, 메모리 플레인(110A)의 P웰-1 ~ P웰-8의 각 컨택 라인(350)은 선택 트랜지스터(SEL_AP1, SEL_AP2,...SEL_AP7, SEL_AP8), 소거 라인(EL_A)을 통해 내부 전압 발생 회로(190)에 접속된다. 마찬가지로 메모리 플레인(110B)의 P웰-1 ~ P웰-8의 각 컨택 라인(350)은 선택 트랜지스터(SEL_BP1, SEL_BP2,...SEL_BP7, SEL_BP8), 소거 라인(EL_B)을 통해 내부 전압 발생 회로(190)에 접속된다. 또한 메모리 플레인(110A)의 P웰-1의 컨택 라인(350)은 메모리 플레인(110B)의 P웰-1의 컨택 라인(350)에 트랜지스터(EQ-1)을 통해 접속되고, 마찬가지로 다른 P웰-2 ~ P웰-8도 또한 트랜지스터(EQ-2,...EQ-7, EQ-8)을 통해 각각 접속된다.
글로벌 블록(A_G_BLK1)이 선택되고, 그 중 선택 블록의 소거를 수행한 후, 글로벌 블록(B_G_BLK1)이 선택되고, 그 중 선택 블록의 소거를 수행할 때, 트랜지스터(SEL_AP1)가 온 되고, P웰-1에 소거 전압(Vers)이 인가된다. 이 선택 블록의 소거가 종료되면, 이어서, 트랜지스터(EQ-1)가 온 되며, 메모리 플레인(110A)의 P웰-1에 축적된 전하가 메모리 플레인(110B)의 P웰-1으로 방전된다. 다른 P웰에 대한 소거를 수행할 때도 마찬가지로 좌측 P웰에 소거 전압(Vers)에 의해 축적된 전하가 우측 전원 전압(Vcc)에 프리차지된 P웰로 방전된다.
이어서, 본 실시예의 플래시 메모리의 소거 동작에 대해 설명한다. 표 1에, 소거 동작시의 각 부의 바이어스 조건을 나타낸다. 선택된 글로벌 블록에서는 글로벌 비트 라인(GBLi), 선택 라인(SEL_LBLe, SEL_LBLo)에 전압(Vdd)이 공급되고, 그 이외의 선택 라인(SEL_e1, SEL_e2, SEL_o1, SEL_o2, SEL_VIRe, SEL_VIRo), 비트 라인(LBLe, LBLo)은 플로팅 상태가 되고, P웰에 소거 전압 20V가 인가된다. 또한, 비선택 글로벌 블록의 SEL_LBLe, SEL_LBLo는 L레벨(또는 0V)이 공급되고, 그 이외의 선택 라인은 플로팅 상태이다.
Figure pat00001
선택된 블록의 전 워드 라인(WL)에 0V가 인가되고, 선택 라인(DSG, SGS), 소스 라인(SL)이 플로팅 상태가 되고, 비선택 블록의 전 워드 라인(WL), 선택 라인(DSG, SGS), 소스 라인(SL)가 플로팅 상태가 된다. 이렇게 하여, 본 실시예의 플래시 메모리는 종래의 플래시 메모리와 마찬가지로, 블록 단위로 일괄 소거된다.
이어서, 소거시에 전하를 공유할 때의 플로우를 도 9a에 도시한다. 이 플로우는 도 8a에 도시한 구성에서 실시될 수 있다. 콘트롤러(150)는 입출력 버퍼(120)로부터 소거 커맨드를 받았을 때, 또는 웨이퍼 레벨 등의 소거 프로그램의 실행에 따라 선택된 블록의 소거를 실시한다(S100). 선택 블록의 소거가 종료되면, 이어서 콘트롤러(150)는 다음에 소거해야 할 블록이 있는지 여부를 판정한다(S102).
다음에 소거해야 할 블록이 있다고 판정된 경우, 콘트롤러(150)는 소거해야 할 어드레스 정보에 따라 다음 소거 블록을 포함하는 P웰이 이전 소거 블록을 포함하는 P웰과 인접한 관계에 있는지 여부를 판정한다(S104). 인접한 관계에 있다고 판정된 경우, 콘트롤러(150)는 이전 소거 블록을 포함하는 P웰과 다음 소거 블록을 포함하는 P웰을 결합하고, P웰에 축적된 전하를 방전시킨다(S106). 구체적으로 도 8a에 도시한 트랜지스터(SEL_AP1, SEL_AP2,...SEL_AP7, SEL_AP8, EQ, SEL_BP1, SEL_BP2,...SEL_BP7, SEL_BP8)의 스위칭을 제어하고, P웰 사이에서 전하를 공유시킨다. P웰로부터의 전하의 방전은 다음 소거 블록의 P웰의 프리차지에 해당한다.
일방의 P웰로부터 타방의 P웰로의 방전이 종료되면(S108), 이어서 콘트롤러(150)는 다음 선택 블록의 소거를 개시한다(S110). 이 때, P웰에는 전하 공유에 의해 일정한 전압이 프리차지되어 있으므로, P웰을 소거 전압에 승압하기 위한 전력을 저감할 수 있고, 동시에 소거 전압까지 승압 시간을 단축할 수 있다.
도 9b에, 소거시에 전하를 공유하는 다른 플로우를 나타낸다. 이 플로우는 도 8b에 도시한 구성에서 실시될 수 있다. 먼저, 좌측 메모리 플레인(110A)의 선택 글로벌 블록의 선택 블록의 소거를 수행하면(S200), 이어서 메모리 플레인(110A)의 선택 글로벌 블록의 P웰과 메모리 플레인(110B)의 선택 글로벌 블록의 P웰 사이의 등가용 트랜지스터가 온 되고, 2개의 P웰 사이에서 전하가 공유된다(S202). 이어서, 메모리 플레인(110B)의 선택 글로벌 블록의 선택 블록의 소거를 수행한다(S204). 이 동작 플로우에서는 도 9a와 마찬가지로, 다음에 소거할 블록의 유무 판정(S102)이나, 인접한 관계의 판정(S104)은 불필요하다.
도 10에, 메모리 플레인(110A)의 글로벌 블록(A_G_BLK1)의 블록이 소거되고, 이어서 메모리 플레인(110B)의 글로벌 블록(B_G_BLK1)의 블록이 소거될 때의 타이밍 차트를 나타낸다.
먼저, 소거 기간 1에 있어서, 소거해야 할 블록의 행 어드레스에 따라 행 디코더(160) 및 행 구동 회로(200)는 메모리 플레인(110A)의 글로벌 블록(A_G_BLK1)을 선택하고, 또한 그 중의 블록을 선택한다. 글로벌 블록(A_G_BLK1)의 선택에 응답하여, 도 8a에 도시한 메모리 플레인 선택용 트랜지스터(SEL_AP)가 온 되고, P웰-1을 선택하기 위한 트랜지스터(SEL_AP1)가 온 된다. 그 이외의 트랜지스터는 모두 오프이다. 표 1의 바이어스 조건에 나타난 바와 같이 선택 블록의 전 워드 라인에 0V가 공급되고, 내부 전압 발생 회로(190)에서 발생된 소거 전압(Vers)은 트랜지스터(SEL_AP, SEL_AP1), 컨택 라인(350)을 통해 P웰-1에 공급된다. 바람직하게는 P웰-1을 전원 전압(Vcc)에 프리차지함으로써 승압 시간이 단축된다.
이어서, 전하 공유 기간에 있어서, 트랜지스터(SEL_AP)가 오프되고, 이어서 등가용 트랜지스터(EQ), 메모리 플레인(110B)의 P웰-1을 선택하기 위한 트랜지스터(SEL_BP1)가 온 된다. 이에 따라, 메모리 플레인(110A)의 P웰-1과 메모리 플레인(110B)의 P웰-1이 전기적으로 접속된다. 이 때, 메모리 플레인(110A)의 P웰-1은 약 20V의 소거 전압(Vers)이고, 메모리 플레인(110B)의 P웰-1은, 예컨대 3.3V 등의 전원 전압(Vcc)이다. 그러므로, 메모리 플레인(110A)의 P웰-1에 축적된 전하가 메모리 플레인(110B)의 P웰-1으로 방전되고, 그 방전은 2개의 P웰-1의 전압이 대략 같아졌을 때 정지한다. 전하 공유에 의한 P웰의 전압은 이상적으로는 1/2Vers이지만, 실제로는 방전 중의 부하 용량 등의 손실에 의해 1/2 Vers 보다 낮은 값이다.
전하 공유 기간이 종료되고, 다음의 소거 기간 2에 있어서, 메모리 플레인(110B)을 선택하기 위한 트랜지스터(SEL_BP)가 온 되고, 내부 전압 발생 회로(190)에서 발생된 소거 전압(Vers)이 P웰-1에 공급된다. 소거 전압(Vers)을 인가할 때의 P웰-1의 전압은 전하 공유에 의해 승압되어 있기 때문에, 인가해야 할 소거 전력이 삭감되고, 또한 승압 시간도 단축된다. 한편, 메모리 플레인(110A)을 선택하는 트랜지스터(SEL_AP)와 그 P웰-1을 선택하는 트랜지스터(SEL_AP1)가 일정 기간 온 되고, P웰-1의 전하가 컨택 라인(350)을 통해 전원 전압(Vcc)이 될 때까지 내부 전압 발생 회로(190)로 방전된다.
상기 실시예에서는 메모리 어레이가 복수의 메모리 플레인을 포함하고, 하나의 메모리 플레인이 복수의 글로벌 블록을 포함하며, 하나의 글로벌 블록이 복수의 블록을 포함하는 플래시 메모리의 소거 동작을 예시하였지만, 본 발명은 이러한 메모리 어레이의 구성에 한정되지 않는다. 예컨대, 메모리 어레이가 복수의 블록을 포함하여 구성되는 전형적인 플래시 메모리에 있어서, 소거한 블록의 P웰과 다음에 소거되어야 할 블록의 P웰이 인접한 관계에 있을 때, 소거한 블록의 P웰에 축적된 전하를, 다음에 소거해야 할 블록의 P웰로 방전하고, 전하를 공유하도록 할 수도 있다.
이어서, 독출 동작에 대해 간단하게 설명한다. 프리차지 기간에 있어서, 선택된 글로벌 블록의 SEL_LBLe로 H레벨, SEL_LBLo로 0V가 공급되고, 모든 글로벌 비트 라인(GBL)에 프리차지 전압이 공급되며, 가상 전원 라인(VIR_e)에 프리차지 전압이 공급되고, 가상 전원 라인(VIR_o)에 0V가 공급되며, 선택 라인(SEL_VIRe, SEL_VIRo)이 일정 기간, H레벨로 구동되고, 2개의 짝수 로컬 비트 라인(LBL_e1, LBL_e2)이 프리차지되며, 2개의 홀수 로컬 비트 라인(LBL_o1, LBL_o2)이 0V가 된다. 이어서, 선택 라인(SEL_VIRe, SEL_VIRo)이 L레벨로 구동되고, 짝수 로컬 비트 라인(LBLe) 및 홀수 로컬 비트 라인(LBLo)이 가상 전원 라인(VIR_e, VIR_o)으로부터 분리되어 프리차지 기간이 종료된다.
스트링의 선택적인 방전 기간에 있어서, 선택 라인(DSG)이 Vcc로 구동되고, 비트 라인측 선택 트랜지스터가 온 되며, 선택 워드 라인(WL) 및 비선택 워드 라인(WL)에는 데이터 "0"의 메모리 셀이 온 될 수 있는 전압인 패스 전압(Vpass)이 공급되고, 소스 라인(SL)에는 0V가 공급된다. 이에 따라, 선택된 블록의 스트링을 구성하는 메모리 셀이 짝수 로컬 비트 라인(LBLe)으로부터의 전하에 의해 충전된다. 이어서, 선택 워드 라인(WL)이 0V로 구동되고, 선택 라인(SGS)이 0V로부터 Vcc로 구동되며, 소스 라인측 선택 트랜지스터가 온 된다. 이에 따라, 메모리 셀의 데이터의 기억 상태에 따라 스트링 및 짝수 로컬 비트 라인(LBLe)의 전하가 소스 라인(SL)으로 방전된다. 이와 같이 하여, 스트링의 방전 기간 중에 짝수 로컬 비트 라인(LBL_e1, LBL_e2)에는 메모리 셀의 기억 상태에 따른 전하가 홀딩된다.
센싱 기간에 있어서, 선택 라인(SEL_e1)이 H레벨로 구동된다. 그동안 트랜지스터(Qe1)가 온 되고, 짝수 로컬 비트 라인(LBL_e1)이 글로벌 비트 라인(GBL)에 접속된다. 짝수 로컬 비트 라인(LBL_e1)은 0V이므로, 글로벌 비트 라인(GBL)의 전위도 0V로 방전된다. 페이지 버퍼/센스 회로(170)는 글로벌 비트 라인(GBL)의 전위 또는 전류를 검지하고, 그 결과를 래치 회로에 홀딩한다. 짝수 로컬 비트 라인(LBL_e1)의 센싱이 종료되면, 글로벌 비트 라인(GBL)이 다시 프리차지되고, 선택 라인(SEL_e2)이 H레벨로 구동된다. 그동안 트랜지스터(Qe2)가 온 되고, 짝수 로컬 비트 라인(LBL_e2)이 글로벌 비트 라인(GBL)에 접속된다. 짝수 로컬 비트 라인(LBL_e2)은 프리차지 전압 상태이므로, 글로벌 비트 라인(GBL)의 전위도 거의 변하지 않는다. 페이지 버퍼/센스 회로(170)는 글로벌 비트 라인(GBL)의 전위 또는 전류를 검지하고, 그 결과를 래치 회로에 홀딩한다.
이어서, 프로그램 동작에 대해 간단하게 설명한다. 프리차지 기간에 있어서, 선택 라인(SEL_LBLe)에 H레벨의 전압이 공급되고, 선택 라인(SEL_LBLo)에 0V가 공급되며, 페이지 버퍼/센스 회로(170)는 모든 글로벌 비트 라인(GBL)에 0V를 공급한다. 가상 전원 라인(VIR_e, VIR_o)에 프리차지 전압이 공급되고, 선택 워드 라인(WL) 및 비선택 워드 라인(WL)은 패스 전압(Vpass)으로 구동되며, 소스 라인(SL)에는 Vcc가 공급된다. 이어서, 선택 라인(SEL_VIRe, SEL_VIRo)이 H레벨로 구동되고, 2개의 짝수 로컬 비트 라인(LBL_e1, LBL_e2)이 프리차지되며, 2개의 홀수 로컬 비트 라인(LBL_o1, LBL_o2)도 프리차지된다. 이어서, 선택 라인(SEL_VIRe)이 L레벨로 구동되고, 짝수 로컬 비트 라인(LBLe)이 가상 전원 라인(VIR_e)으로부터 분리되어 프리차지 기간이 종료된다.
스트링의 선택적인 방전 기간에 있어서, 하나의 글로벌 비트 라인(GBL)에 접속된 하나의 페이지 버퍼/센스 회로(170)는 4비트분의 프로그램 데이터를 홀딩하고 있다. 최초 비트의 프로그램 데이터에 따른 전압이 글로벌 비트 라인(GBL)에 설정되고, 이어서, 선택 라인(SEL_e1)이 H레벨로 구동된다. 이에 따라, 짝수 로컬 비트 라인(LBL_e1)이 글로벌 비트 라인(GBL)에 접속되고, 짝수 로컬 비트 라인(LBL_e1)이 0V로 방전된다. 이어서, 다음 비트의 프로그램 데이터에 따른 전압이 글로벌 비트 라인(GBL)으로 설정된다. 이어서, 선택 라인(SEL_e2)이 H레벨로 구동된다. 이에 따라, 트랜지스터(Qe2)가 온 되고, 짝수 로컬 비트 라인(LBL_e2)이 글로벌 비트 라인(GBL)에 접속되지만, 짝수 로컬 비트 라인(LBL_e1)의 전압은 거의 변하지 않는다. 이와 같이 하여, 짝수 로컬 비트 라인(LBL_e1, LBL_e2)에 프로그램 데이터가 홀딩된다.
이어서, 선택 워드 라인에는 약 15~20V의 프로그램 전압이 인가된다. 2개의 짝수 로컬 비트 라인(LBL_e1, LBL_e2)의 선택 메모리 셀로의 프로그램이 종료되면, 이어서 2개의 홀수 로컬 비트 라인(LBL_o1, LBL_o2)으로의 프로그램이 수행된다.
상기 실시예에서는 하나의 글로벌 비트 라인(GBL)에 2개의 짝수 로컬 비트 라인과 2개의 홀수 로컬 비트 라인이 공통 접속되는 구성을 나타냈지만, 본 발명은 이러한 구성에 한정되지 않는다. 예컨대, 하나의 글로벌 비트 라인(GBL)에 m개 이상(m은 3 이상의 자연수)의 짝수 로컬 비트 라인 및 홀수 로컬 비트 라인을 공통 접속할 수 있다. 예컨대, 하나의 글로벌 비트 라인에 4개의 짝수 로컬 비트 라인 및 4개의 홀수 로컬 비트 라인을 접속하면, 하나의 로컬 비트 라인이 8개의 로컬 비트 라인에 의해 공용된다. 공유하는 로컬 비트 라인의 수의 증가는 그러한 로컬 비트 라인에 의해 홀딩되는 전하(데이터)의 수의 증가를 의미하고, 복수의 로컬 비트 라인을 고속으로 시분할적으로 글로벌 비트 라인에 접속함으로써, 독출 동작 및 프로그램 동작의 고속화를 꾀할 수 있다.
이상과 같이 본 발명의 바람직한 실시의 형태에 대해 상술하였지만, 본 발명은 특정의 실시 형태에 한정되지 않으며, 특허 청구의 범위에 기재된 본 발명의 요지의 범위 내에서 다양한 변형·변경이 가능하다.
100 플래시 메모리
110 메모리 어레이
120 입출력 버퍼
130 어드레스 레지스터
140 데이터 레지스터
150 콘트롤러
160 행 디코더
170 페이지 버퍼/센스 회로
180 열선택 회로
190 내부 전압 발생 회로
200 행 구동 회로
210 전압 공급부
220 제1 스위치 회로부
230 제2 스위치 회로부

Claims (12)

  1. 복수의 글로벌 블록을 포함하고, 하나의 글로벌 블록이 복수의 블록을 포함하며, 하나의 블록이 복수의 NAND형 스트링을 포함하며, 복수의 글로벌 블록의 각각이 각각의 웰 내에 형성되는 메모리 어레이;
    복수의 글로벌 블록 중 어느 하나의 글로벌 블록을 선택하는 글로벌 블록 선택 수단;
    상기 글로벌 블록 선택 수단에 의해 선택된 글로벌 블록 내의 복수의 블록 중에서 블록을 선택하는 블록 선택 수단; 및
    상기 블록 선택 수단에 의해 선택된 블록을 소거하는 소거 수단;을 포함하고,
    상기 소거 수단은 선택된 글로벌 블록의 웰에 소거 전압을 인가하며, 또한 선택된 블록의 워드 라인에 기준 전압을 인가하고,
    또한 상기 소거 수단은 일방의 웰의 블록에 대해 소거를 실시한 후에 타방의 웰의 블록에 대해 소거를 수행하는 경우, 일방의 웰에 축적된 전하를 타방의 웰에 공급하는 불휘발성 반도체 메모리 장치.
  2. 청구항 1에 있어서,
    상기 소거 수단은 상기 일방의 웰과 상기 타방의 웰이 인접한 관계에 있는지 여부를 판정하고, 인접한 관계에 있다고 판정하였을 때, 상기 일방의 웰의 전하를 상기 타방의 웰에 방전시키는 불휘발성 반도체 메모리 장치.
  3. 청구항 1 또는 2에 있어서,
    상기 일방의 웰과 상기 타방의 웰은 미리 정해진 관계에 있는 불휘발성 반도체 메모리 장치.
  4. 청구항 1 또는 2에 있어서,
    상기 메모리 어레이가 복수의 메모리 플레인을 포함하고, 각 메모리 플레인이 복수의 글로벌 블록을 포함할 때, 상기 일방의 웰과 상기 타방의 웰은 동일한 메모리 플레인 내에 있는 불휘발성 반도체 메모리 장치.
  5. 청구항 1 또는 2에 있어서,
    상기 메모리 어레이가 복수의 메모리 플레인을 포함하고, 각 메모리 플레인이 복수의 글로벌 블록을 포함할 때, 상기 일방의 웰과 상기 타방의 웰은 다른 메모리 플레인 내에 있는 불휘발성 반도체 메모리 장치.
  6. 청구항 5에 있어서,
    상기 일방의 웰과 상기 타방의 웰은 다른 메모리 플레인의 동일 위치에 있는 불휘발성 반도체 메모리 장치.
  7. 청구항 6에 있어서,
    상기 소거 수단은 상기 일방의 웰과 상기 타방의 웰의 동일 위치에 있는 블록을 소거하는 불휘발성 반도체 메모리 장치.
  8. 청구항 1 또는 2에 있어서,
    상기 소거 수단은 복수의 웰의 선택된 웰 사이를 접속하는 트랜지스터를 포함하고, 상기 소거 수단은 상기 트랜지스터를 도통시킴으로써 상기 일방의 웰의 전하를 상기 타방의 웰에 방전시키는 불휘발성 반도체 메모리 장치.
  9. 청구항 1 또는 2에 있어서,
    상기 일방의 웰은 소거 전압으로부터 정(양)의 전압에까지 방전되고, 상기 타방의 웰은 상기 정(양)의 전압으로부터 전하 공유에 의해 승압되는 불휘발성 반도체 메모리 장치.
  10. 복수의 웰을 포함하고, 각 웰에 NAND형 스트링 셀을 포함하는 블록이 형성된 메모리 어레이;
    블록을 선택하는 블록 선택 수단; 및
    선택된 블록을 소거하는 소거 수단;을 포함하고,
    상기 소거 수단은 선택된 블록의 웰에 소거 전압을 인가하며, 또한 선택된 블록의 워드 라인에 기준 전압을 인가하고,
    또한 상기 소거 수단은 일방의 웰의 블록에 대해 소거를 실시한 후에 타방의 웰의 블록에 대해 소거를 수행하는 경우, 일방의 웰에 상기 소거 전압에 의해 축적된 전하를 타방의 웰에 공급하는 불휘발성 반도체 메모리 장치.
  11. 복수의 웰을 포함하고, 각 웰에 NAND형 스트링 셀을 포함하는 블록이 형성된 메모리 어레이를 가진 불휘발성 반도체 메모리 장치의 소거 방법으로서,
    일방의 웰에 소거 전압을 인가하여 선택 블록의 소거를 수행하는 단계;
    상기 일방의 웰에 상기 소거 전압에 의해 축적된 전하를 타방의 웰에 공급하는 단계; 및
    상기 타방의 웰에 소거 전압을 인가하여 선택 블록의 소거를 수행하는 단계;를 가진 불휘발성 반도체 메모리 장치의 소거 방법.
  12. 청구항 11에 있어서,
    소거 방법은 또한 상기 일방의 웰과 상기 타방의 웰이 인접한 관계에 있는지 여부를 판정하는 단계를 포함하고, 인접한 관계에 있다고 판정된 경우, 상기 일방의 웰과 상기 타방의 웰을 전기적으로 결합하는 불휘발성 반도체 메모리 장치의 소거 방법.
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