KR20190006346A - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치에 관한 것으로, 리프레쉬 동작시 전력 소모를 줄일 수 있도록 하는 기술이다. 이러한 본 발명은 인에이블신호와 인에이블바신호 및 제 1워드라인 인에이블신호에 대응하여 제 1워드라인을 구동하는 제 1워드라인 구동부, 인에이블신호와 인에이블바신호 및 제 2워드라인 인에이블신호에 대응하여 제 2워드라인을 구동하는 제 2워드라인 구동부 및 워드라인 차지 쉐어링 구간에서 인에이블신호와 인에이블바신호에 대응하여 제 1워드라인과 제 2워드라인을 서로 연결시키는 연결 제어부를 포함하고, 리프레쉬 모드시 제 1워드라인과 제 2워드라인은 순차적으로 구동된다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 리프레쉬 동작시 전력 소모를 줄일 수 있도록 하는 기술이다.
반도체 메모리 장치 중 디램(Dynamic Random Access Memory, DRAM)은 대표적인 휘발성 메모리(Volatile Memory)이다. 디램(DRAM)의 메모리 셀(Memory Cell)은 셀 트랜지스터 및 셀 커패시터로 구성된다. 여기서, 셀 트랜지스터는 셀 커패시터에 대한 접근을 제어하는 역할을 하고, 셀 커패시터는 데이터에 대응하는 전하를 저장한다. 즉, 셀 커패시터에 저장된 전하량에 따라 하이 레벨의 데이터 또는 로우 레벨의 데이터로 구분된다.
이러한 디램(DRAM)의 메모리 셀은 누설성분에 의해서 셀 커패시터로 전하가 유입되거나 유출되므로, 주기적으로 해당하는 데이터를 다시 저장해 주어야 한다. 이와 같이, 데이터를 정확하게 유지하기 위해 주기적으로 수행하는 동작을 리프레쉬 동작(Refresh Operation)이라고 한다.
액티브 동작모드(Active Mode)에서 디램(DRAM)의 메모리 셀은 활성화된다. 그리고, 비트라인 감지증폭회로는 활성화된 메모리 셀에서 전달되는 데이터를 감지하고 증폭하여, 다시 메모리 셀에 전달하게 된다.
또한, 프리차지 동작모드(Precharge Mode)에서 메모리 셀은 비활성화되고 데이터를 유지하게 된다. 즉, 리프레쉬 동작(Refresh Operation)은 일정한 주기로 액티브 동작 및 프리차지 동작을 반복해서 수행하는 것이라고 기술할 수 있다.
리프레쉬 동작시 멀티 워드라인을 인에이블시키는 경우 로오 어드레스 디코더에 의해 선택된 워드라인이 순차적으로 하나씩 인에이블된다. 즉, 첫 번째 워드라인의 액티브, 프리차지 동작이 수행되고 일정시간(tRP : Row Precharge Time) 이후에 다음 워드라인의 액티브, 프리차지 동작이 수행된다.
그런데, 워드라인의 액티브 동작시 워드라인이 고전압(VPP) 레벨로 차지되고 프리차지 동작시 워드라인이 저전압(VSS 또는 VBBW) 레벨로 디스차지된다. 이렇게 워드라인의 차지 및 디스차지 동작이 반복적으로 수행되는 경우 전류 소모가 증가하게 된다.
반도체 장치가 대용량화, 고밀도화 되어감에 따라 테크(Tech)가 쉬링크(Shrink)되어 리프레쉬 실력치가 감소하게 된다. 이러한 경우 더 많은 횟수의 액티브 동작이 필요하게 되며 이로 인해 전력 소모가 증가하게 된다.
본 발명은 리프레쉬 동작시 순차적으로 인에이블되는 워드라인의 차지 쉐어링을 통해 전류 소모를 줄일 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 장치는, 인에이블신호와 인에이블바신호 및 제 1워드라인 인에이블신호에 대응하여 제 1워드라인을 구동하는 제 1워드라인 구동부; 인에이블신호와 인에이블바신호 및 제 2워드라인 인에이블신호에 대응하여 제 2워드라인을 구동하는 제 2워드라인 구동부; 및 워드라인 차지 쉐어링 구간에서 인에이블신호와 인에이블바신호에 대응하여 제 1워드라인과 제 2워드라인을 서로 연결시키는 연결 제어부를 포함하고, 리프레쉬 모드시 제 1워드라인과 제 2워드라인은 순차적으로 구동되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 복수의 인에이블신호와 복수의 인에이블바신호 및 복수의 워드라인 인에이블신호에 대응하여 복수의 워드라인을 선택적으로 구동하는 복수의 워드라인 구동부; 워드라인 차지 쉐어링 구간에서 복수의 인에이블신호와 복수의 인에이블바신호에 대응하여 복수의 워드라인 중 두 개의 워드라인을 선택적으로 연결시키는 복수의 연결 제어부를 포함하고, 리프레쉬 모드시 복수의 워드라인은 순차적으로 구동되는 것을 특징으로 한다.
본 발명은 리프레쉬 동작시 순차적으로 인에이블되는 워드라인의 차지 쉐어링을 통해 전류 소모를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 제어신호 생성부에 관한 상세 회로도.
도 3은 도 1의 실시예에 따른 반도체 장치의 동작 파형도.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 구성도.
도 5는 도 4의 제어신호 생성부에 관한 상세 회로도.
도 6은 도 4의 실시예에 따른 반도체 장치의 동작 파형도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는 복수의 워드라인 구동부(100~130)와, 복수의 연결 제어부(200, 210) 및 제어신호 생성부(300)를 포함한다.
복수의 워드라인 구동부(100~130)는 리프레쉬 동작 구간에서 워드라인의 활성화 여부를 제어한다. 워드라인 구동부(100)는 인에이블신호 CSEN, 인에이블바신호 CSENB 및 워드라인 인에이블신호 WL0EN에 대응하여 워드라인 WL0의 활성화 여부를 제어한다. 워드라인 구동부(110)는 인에이블신호 CSEN, 인에이블바신호 CSENB 및 워드라인 인에이블신호 WL1EN에 대응하여 워드라인 WL1의 활성화 여부를 제어한다. 그리고, 워드라인 구동부(120)는 인에이블신호 CSEN, 인에이블바신호 CSENB 및 워드라인 인에이블신호 WL2EN에 대응하여 워드라인 WL2의 활성화 여부를 제어한다. 워드라인 구동부(130)는 인에이블신호 CSEN, 인에이블바신호 CSENB 및 워드라인 인에이블신호 WL3EN에 대응하여 워드라인 WL3의 활성화 여부를 제어한다.
여기서, 인에이블바신호 CSENB는 인에이블신호 CSEN와 위상이 반대인 신호이다. 그리고, 본 발명의 실시예에서 워드라인 WL0~WL3과 워드라인 구동부(100~130)의 개수가 4개인 것을 일 예로 설명하였으나, 이는 일 실시예 일 뿐 워드라인 WL0~WL3과 워드라인 구동부(100~130)의 개수는 한정되지 않는다.
그리고, 복수의 연결 제어부(200, 210)는 '워드라인 차지 쉐어링 구간' 동안 두 워드라인을 연결하여 두 워드라인 간에 차지가 쉐어링될 수 있도록 한다. 여기서, '워드라인 차지 쉐어링 구간'은 인접한 두 개의 워드라인이 서로 연결되어 첫 번째 워드라인이 프리차지되고 두 번째 워드라인이 액티브 되기 이전까지의 구간을 말한다.
예를 들어, 연결 제어부(200)는 첫 번째 '워드라인 차지 쉐어링 구간' 동안 인에이블신호 CSEN가 활성화되면 인접한 두 개의 워드라인 WL0, WL1을 서로 연결한다. 그리고, 연결 제어부(200)는 두 번째 '워드라인 차지 쉐어링 구간' 동안 인에이블신호 CSEN가 활성화되면 인접한 두 개의 워드라인 WL2, WL3을 서로 연결한다.
워드라인 WL0이 액티브 된 이후에 프리차지되는 동작에서 워드라인 WL0의 전압이 고전압(예를 들면, VPP)에서 저전압(예를 들면, VSS 또는 VBBW)으로 디스차지된다. 그리고, 워드라인 WL1이 프리차지 된 이후에 액티브되는 동작에서 워드라인 WL1의 전압이 저전압에서 고전압으로 차지된다. 그런데, 리프레쉬 동작의 실력치를 향상시키기 위해 더 많은 액티브-프리차지 동작을 수행하는 경우 많은 전류가 소비될 수 있다.
이에 따라, 본 발명의 실시예는 워드라인 차지 쉐어링 구간 동안 높은 레벨을 갖는 워드라인(예를 들면, 워드라인 WL0)의 전류를 낮은 레벨을 갖는 워드라인(예를 들면, 워드라인 WL1)으로 전달한다. 이러한 경우 리프레쉬 모드시 액티브-프리차지 동작의 횟수가 증가하는 경우에도 소모되는 전류를 줄일 수 있다.
또한, 제어신호 생성부(300)는 리프레쉬 동작시 워드라인 차지 쉐어링 구간 동안 인에이블신호 CSEN, 인에이블바신호 CSENB의 활성화 여부를 제어한다. 이러한 제어신호 생성부(300)는 리프레쉬신호 REF와 뱅크 액티브신호 BACT에 대응하여 인에이블신호 CSEN와 인에이블바신호 CSENB의 활성화 여부를 제어한다. 제어신호 생성부(300)는 리프레쉬신호 REF가 활성화되고 뱅크 액티브신호 BACT가 비활성화되면, 인에이블신호 CSEN를 활성화시키고 인에이블바신호 CSENB를 비활성화시켜 출력한다.
위에서 설명한 복수의 워드라인 구동부(100~130)와, 복수의 연결 제어부(200, 210)의 상세 회로 구성을 설명하면 다음과 같다.
워드라인 구동부(100)는 구동 제어부(101)와 구동부(102)를 포함한다. 여기서, 구동 제어부(101)는 낸드게이트 ND1와 노아게이트 NOR1를 포함한다. 낸드게이트 ND1는 인에이블바신호 CSENB와 워드라인 인에이블신호 WL0EN를 낸드연산한다. 그리고, 노아게이트 NOR1는 워드라인 인에이블신호 WL0EN와 인에이블신호 CSEN를 노아연산한다. 또한, 구동부(102)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS 트랜지스터 P1와 NMOS 트랜지스터 N1를 포함한다. PMOS 트랜지스터 P1는 게이트 단자를 통해 낸드게이트 ND1의 출력이 인가되고, NMOS 트랜지스터 N1는 게이트 단자를 통해 노아게이트 NOR1의 출력이 인가된다. 그리고, PMOS 트랜지스터 P1와 NMOS 트랜지스터 N1는 공통 드레인 단자가 워드라인 WL0과 연결된다.
그리고, 워드라인 구동부(110)는 구동 제어부(111)와 구동부(112)를 포함한다. 여기서, 구동 제어부(111)는 낸드게이트 ND2와 노아게이트 NOR2를 포함한다. 낸드게이트 ND2는 인에이블바신호 CSENB와 워드라인 인에이블신호 WL1EN를 낸드연산한다. 그리고, 노아게이트 NOR2는 워드라인 인에이블신호 WL1EN와 인에이블신호 CSEN를 노아연산한다. 또한, 구동부(112)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS 트랜지스터 P2와 NMOS 트랜지스터 N2를 포함한다. PMOS 트랜지스터 P2는 게이트 단자를 통해 낸드게이트 ND2의 출력이 인가되고, NMOS 트랜지스터 N2는 게이트 단자를 통해 노아게이트 NOR2의 출력이 인가된다. 그리고, PMOS 트랜지스터 P2와 NMOS 트랜지스터 N2는 공통 드레인 단자가 워드라인 WL1과 연결된다.
또한, 워드라인 구동부(120)는 구동 제어부(121)와 구동부(122)를 포함한다. 여기서, 구동 제어부(121)는 낸드게이트 ND3와 노아게이트 NOR3를 포함한다. 낸드게이트 ND3는 인에이블바신호 CSENB와 워드라인 인에이블신호 WL2EN를 낸드연산한다. 그리고, 노아게이트 NOR3는 워드라인 인에이블신호 WL2EN와 인에이블신호 CSEN를 노아연산한다. 또한, 구동부(122)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS 트랜지스터 P3와 NMOS 트랜지스터 N3를 포함한다. PMOS 트랜지스터 P3는 게이트 단자를 통해 낸드게이트 ND3의 출력이 인가되고, NMOS 트랜지스터 N3는 게이트 단자를 통해 노아게이트 NOR3의 출력이 인가된다. 그리고, PMOS 트랜지스터 P3와 NMOS 트랜지스터 N3는 공통 드레인 단자가 워드라인 WL2과 연결된다.
워드라인 구동부(130)는 구동 제어부(131)와 구동부(132)를 포함한다. 여기서, 구동 제어부(131)는 낸드게이트 ND4와 노아게이트 NOR4를 포함한다. 낸드게이트 ND4는 인에이블바신호 CSENB와 워드라인 인에이블신호 WL3EN를 낸드연산한다. 그리고, 노아게이트 NOR4는 워드라인 인에이블신호 WL3EN와 인에이블신호 CSEN를 노아연산한다. 또한, 구동부(132)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS 트랜지스터 P4와 NMOS 트랜지스터 N4를 포함한다. PMOS 트랜지스터 P4는 게이트 단자를 통해 낸드게이트 ND4의 출력이 인가되고, NMOS 트랜지스터 N4는 게이트 단자를 통해 노아게이트 NOR4의 출력이 인가된다. 그리고, PMOS 트랜지스터 P4와 NMOS 트랜지스터 N4는 공통 드레인 단자가 워드라인 WL3과 연결된다.
그리고, 연결 제어부(200)는 전송게이트 T1를 포함한다. 전송게이트 T1는 인에이블신호 CSEN, 인에이블바신호 CSENB에 대응하여 두 개의 워드라인 WL0, WL1의 연결을 선택적으로 제어한다. 예를 들어, 인에이블신호 CSEN가 하이 레벨이고 인에이블바신호 CSENB가 로우 레벨인 경우 전송게이트 T1가 턴 온 되어 두 개의 워드라인 WL0, WL1이 서로 연결된다. 반면에, 인에이블신호 CSEN가 로우 레벨이고 인에이블바신호 CSENB가 하이 레벨인 경우 전송게이트 T1가 턴 오프 되어 두 개의 워드라인 WL0, WL1의 연결이 차단된다.
또한, 연결 제어부(210)는 전송게이트 T2를 포함한다. 전송게이트 T2는 인에이블신호 CSEN, 인에이블바신호 CSENB에 대응하여 두 개의 워드라인 WL2, WL3의 연결을 선택적으로 제어한다. 예를 들어, 인에이블신호 CSEN가 하이 레벨이고 인에이블바신호 CSENB가 로우 레벨인 경우 전송게이트 T2가 턴 온 되어 두 개의 워드라인 WL2, WL3이 서로 연결된다. 반면에, 인에이블신호 CSEN가 로우 레벨이고 인에이블바신호 CSENB가 하이 레벨인 경우 전송게이트 T2가 턴 오프 되어 두 개의 워드라인 WL2, WL3의 연결이 차단된다.
도 2는 도 1의 제어신호 생성부(300)에 관한 상세 회로도이다.
제어신호 생성부(300)는 복수의 인버터 IV1, IV2와, 낸드게이트 ND5를 포함한다. 여기서, 낸드게이트 ND5는 리프레쉬신호 REF와 인버터 IV1에 의해 반전된 뱅크 액티브신호 BACT를 낸드연산하여 인에이블바신호 CSENB를 출력한다. 그리고, 인버터 IV2는 인에이블바신호 CSENB를 반전하여 인에이블신호 CSEN를 출력한다.
이러한 제어신호 생성부(300)는 리프레쉬 동작시 리프레쉬신호 REF가 하이 레벨로 활성화되고 뱅크 액티브신호 BACT가 로우 레벨로 비활성화되면 인에이블바신호 CSENB를 로우 레벨로 출력하고 인에이블신호 CSEN를 하이 레벨로 출력한다. 인에이블신호 CSEN가 하이 레벨로 활성화되면 워드라인 차지 쉐어링 구간에 진입하여 연결 제어부(200, 210)가 턴 온 상태가 된다. 그러면, 인접한 두 개의 워드라인 WL0, WL1과 인접한 두 개의 워드라인 WL2, WL3이 서로 연결되어 워드라인 간에 차지가 쉐어링된다.
도 3은 도 1의 실시예에 따른 반도체 장치의 동작 파형도이다.
리프레쉬 모드의 진입시 리프레쉬신호 REF가 하이 레벨로 활성화된다. 그리고, 뱅크 액티브신호 BACT가 하이 레벨로 활성화되면, 복수의 워드라인 WL0~WL3이 순차적으로 인에이블된다.
뱅크 액티브신호 BACT가 하이 레벨이면 인에이블신호 CSEN가 로우 레벨로 비활성화된다. 그러면, 연결 제어부(200, 210)가 턴 오프 되어 각각의 워드라인 구동부(100~130)가 노말 모드로 동작한다. 즉, 각각의 워드라인 구동부(100~130)에 의해 워드라인 WL0~WL3이 하나씩 선택되어 일정 간격을 가지고 순차적으로 인에이블 된다.
도 3의 타이밍도에서는 두 워드라인 WL0, WL1을 제어하는 워드라인 구동부(100, 110)의 동작을 일 예로 설명하기로 한다. 그리고, 도 3의 타이밍도에서는 리프레쉬 동작시 인접한 두 개의 워드라인 WL0, WL1을 인에이블시키기 위해 두 번의 액티브 동작이 수행되는 경우를 일 예로 설명하기로 한다.
뱅크 액티브신호 BACT가 첫 번째로 활성화되는 구간에서는 인에이블바신호 CSENB가 하이 레벨이 되고 인에이블신호 CSEN가 로우 레벨이 된다. 그러면, 전송게이트 T1, T2가 모두 턴 오프 상태가 되어 워드라인 WL0, WL1의 연결이 서로 차단된다.
그리고, 워드라인 인에이블신호 WL0EN가 하이 레벨인 경우 낸드게이트 ND1의 출력이 로우 레벨이 된다. 그러면, PMOS 트랜지스터 P1가 턴 온 되어 워드라인 WL0이 하이 레벨로 인에이블된다. 그리고, 워드라인 인에이블신호 WL0EN가 하이 레벨인 경우 노아게이트 NOR1의 출력이 로우 레벨이 되어 NMOS 트랜지스터 N1가 턴 오프 상태가 된다.
그리고, 워드라인 인에이블신호 WL1EN가 로우 레벨인 경우 낸드게이트 ND2의 출력이 하이 레벨이 되어 PMOS 트랜지스터 P2가 턴 오프 상태가 된다. 그리고, 워드라인 인에이블신호 WL1EN가 로우 레벨인 경우 노아게이트 NOR1의 출력이 하이 레벨이 된다. 그러면, NMOS 트랜지스터 N1가 턴 온 되어 워드라인 WL1이 로우 레벨로 디스에이블된다.
이후에, 뱅크 액티브신호 BACT가 로우 레벨로 디스에이블되면 워드라인 차지 쉐어링 구간(A)에 진입한다. 즉, 첫 번째 워드라인 WL0의 액티브, 프리차지 동작이 수행되고 일정시간(tRP : Row Precharge Time) 이후에 다음 워드라인 WL1의 액티브, 프리차지 동작이 수행된다. 워드라인 차지 쉐어링 구간(A)는 이 프리차지 구간(tRP)을 나타내며, 워드라인 차지 쉐어링 구간(A) 동안 두 워드라인 WL0, WL1의 전하가 쉐어링 되어 워드라인 WL0의 전하가 디스차지되고 워드라인 WL1의 전하가 차지된다.
워드라인 WL0, WL1이 프리차지되는 워드라인 차지 쉐어링 구간(A)에서는 인에이블바신호 CSENB가 로우 레벨이 되고 인에이블신호 CSEN가 하이 레벨로 천이한다. 그러면, 전송게이트 T1, T2가 모두 턴 온 상태가 되어 인접한 워드라인 WL0, WL1이 서로 연결된다.
그리고, 인에이블바신호 CSENB가 로우 레벨이 되고 인에이블신호 CSEN가 하이 레벨이 되면, 워드라인 구동부(100, 110)가 모두 플로팅 상태가 된다. 즉, 낸드게이트 ND1, ND2의 출력이 하이 레벨이 되고, 노아게이트 NOR1, NOR2의 출력이 로우 레벨이 된다.
그러면, 워드라인 인에이블신호 WL0EN, WL1EN의 로직 레벨과 상관없이 구동부(102, 112)가 턴 오프 되어 워드라인 WL0, WL1의 차지가 쉐어링된다. 워드라인 차지 쉐어링 구간(A)에서는 워드라인 WL0의 전위가 워드라인 WL1으로 전달된다. 워드라인 WL0의 전위가 서서히 낮아지고 워드라인 WL1의 전위가 서서히 높아진다.
이어서, 뱅크 액티브신호 BACT가 두 번째로 활성화되는 구간에서는 인에이블바신호 CSENB가 다시 하이 레벨이 되고 인에이블신호 CSEN가 다시 로우 레벨이 된다. 그러면, 전송게이트 T1, T2가 모두 턴 오프 상태가 되어 워드라인 WL0, WL1의 연결이 서로 차단되고 워드라인 구동부(100, 110)가 독립적으로 동작한다.
한편, 도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 다른 실시예에 따른 반도체 장치는 복수의 워드라인 구동부(400~430)와, 복수의 연결 제어부(500~520) 및 제어신호 생성부(600)를 포함한다.
복수의 워드라인 구동부(400~430)는 리프레쉬 동작 구간에서 워드라인의 활성화 여부를 제어한다. 워드라인 구동부(400)는 인에이블신호 CSEN0, 인에이블바신호 CSENB0 및 워드라인 인에이블신호 WL0EN에 대응하여 워드라인 WL0의 활성화 여부를 제어한다. 워드라인 구동부(410)는 인에이블신호 CSEN0, CSEN1, 인에이블바신호 CSENB0, CSENB1 및 워드라인 인에이블신호 WL1EN에 대응하여 워드라인 WL1의 활성화 여부를 제어한다. 그리고, 워드라인 구동부(420)는 인에이블신호 CSEN1, CSEN2, 인에이블바신호 CSENB1, CSENB2 및 워드라인 인에이블신호 WL2EN에 대응하여 워드라인 WL2의 활성화 여부를 제어한다. 워드라인 구동부(430)는 인에이블신호 CSEN2, 인에이블바신호 CSENB2 및 워드라인 인에이블신호 WL3EN에 대응하여 워드라인 WL3의 활성화 여부를 제어한다.
여기서, 인에이블바신호 CSENB0~CSENB2는 인에이블신호 CSEN0~CSEN2와 위상이 반대인 신호이다. 그리고, 본 발명의 실시예에서 워드라인 WL0~WL3과 워드라인 구동부(400~430)의 개수가 4개인 것을 일 예로 설명하였으나, 이는 일 실시예 일 뿐 워드라인 WL0~WL3과 워드라인 구동부(400~430)의 개수는 한정되지 않는다.
그리고, 복수의 연결 제어부(500~520)는 '워드라인 차지 쉐어링 구간' 동안 인접한 두 워드라인을 연결하여 두 워드라인 간에 차지가 쉐어링될 수 있도록 한다. 여기서, '워드라인 차지 쉐어링 구간'은 인접한 두 개의 워드라인이 서로 연결되어 첫 번째 워드라인이 프리차지되고 두 번째 워드라인이 액티브 되기 이전까지의 구간을 말한다.
예를 들어, 연결 제어부(500)는 첫 번째 '워드라인 차지 쉐어링 구간' 동안 인에이블신호 CSEN0가 활성화되면 인접한 두 개의 워드라인 WL0, WL1을 서로 연결한다. 그리고, 연결 제어부(510)는 두 번째 '워드라인 차지 쉐어링 구간' 동안 인에이블신호 CSEN1가 활성화되면 인접한 두 개의 워드라인 WL1, WL2을 서로 연결한다. 또한, 연결 제어부(520)는 세 번째 '워드라인 차지 쉐어링 구간' 동안 인에이블신호 CSEN2가 활성화되면 인접한 두 개의 워드라인 WL2, WL3을 서로 연결한다.
또한, 제어신호 생성부(600)는 리프레쉬 동작시 워드라인 차지 쉐어링 구간 동안 인에이블신호 CSEN0~CSEN2, 인에이블바신호 CSENB0~CSENB2의 활성화 여부를 제어한다. 이러한 제어신호 생성부(600)는 리프레쉬신호 REF와 뱅크 액티브신호 BACT에 대응하여 인에이블신호 CSEN0~CSEN2와 인에이블바신호 CSENB0~CSENB2의 활성화 여부를 제어한다. 제어신호 생성부(600)는 리프레쉬신호 REF가 활성화되고 뱅크 액티브신호 BACT가 비활성화되면, 인에이블신호 CSEN0~CSEN2를 순차적으로 활성화시켜 출력한다.
위에서 설명한 복수의 워드라인 구동부(400~430)와, 복수의 연결 제어부(500~520)의 상세 회로 구성을 설명하면 다음과 같다.
워드라인 구동부(400)는 구동 제어부(401)와 구동부(402)를 포함한다. 여기서, 구동 제어부(401)는 낸드게이트 ND6와 노아게이트 NOR5를 포함한다. 낸드게이트 ND6는 인에이블바신호 CSENB0와 워드라인 인에이블신호 WL0EN를 낸드연산한다. 그리고, 노아게이트 NOR5는 워드라인 인에이블신호 WL0EN와 인에이블신호 CSEN0를 노아연산한다. 또한, 구동부(402)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS 트랜지스터 P5와 NMOS 트랜지스터 N5를 포함한다. PMOS 트랜지스터 P5는 게이트 단자를 통해 낸드게이트 ND6의 출력이 인가되고, NMOS 트랜지스터 N5는 게이트 단자를 통해 노아게이트 NOR5의 출력이 인가된다. 그리고, PMOS 트랜지스터 P5와 NMOS 트랜지스터 N5는 공통 드레인 단자가 워드라인 WL0과 연결된다.
그리고, 워드라인 구동부(410)는 구동 제어부(411)와 구동부(412)를 포함한다. 여기서, 구동 제어부(411)는 낸드게이트 ND7와 노아게이트 NOR6를 포함한다. 낸드게이트 ND7는 인에이블바신호 CSENB0, CSENB1와 워드라인 인에이블신호 WL1EN를 낸드연산한다. 그리고, 노아게이트 NOR6는 워드라인 인에이블신호 WL1EN와 인에이블신호 CSEN0, CSEN1를 노아연산한다. 또한, 구동부(412)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS 트랜지스터 P6와 NMOS 트랜지스터 N6를 포함한다. PMOS 트랜지스터 P6는 게이트 단자를 통해 낸드게이트 ND7의 출력이 인가되고, NMOS 트랜지스터 N6는 게이트 단자를 통해 노아게이트 NOR6의 출력이 인가된다. 그리고, PMOS 트랜지스터 P6와 NMOS 트랜지스터 N6는 공통 드레인 단자가 워드라인 WL1과 연결된다.
또한, 워드라인 구동부(420)는 구동 제어부(421)와 구동부(422)를 포함한다. 여기서, 구동 제어부(421)는 낸드게이트 ND8와 노아게이트 NOR7를 포함한다. 낸드게이트 ND8는 인에이블바신호 CSENB1, CSENB2와 워드라인 인에이블신호 WL2EN를 낸드연산한다. 그리고, 노아게이트 NOR7는 워드라인 인에이블신호 WL2EN와 인에이블신호 CSEN1, CSEN2를 노아연산한다. 또한, 구동부(422)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS 트랜지스터 P7와 NMOS 트랜지스터 N7를 포함한다. PMOS 트랜지스터 P7는 게이트 단자를 통해 낸드게이트 ND8의 출력이 인가되고, NMOS 트랜지스터 N7는 게이트 단자를 통해 노아게이트 NOR7의 출력이 인가된다. 그리고, PMOS 트랜지스터 P7와 NMOS 트랜지스터 N7는 공통 드레인 단자가 워드라인 WL2과 연결된다.
워드라인 구동부(430)는 구동 제어부(431)와 구동부(432)를 포함한다. 여기서, 구동 제어부(431)는 낸드게이트 ND9와 노아게이트 NOR8를 포함한다. 낸드게이트 ND9는 인에이블바신호 CSENB2와 워드라인 인에이블신호 WL3EN를 낸드연산한다. 그리고, 노아게이트 NOR8는 워드라인 인에이블신호 WL3EN와 인에이블신호 CSEN2를 노아연산한다. 또한, 구동부(432)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS 트랜지스터 P8와 NMOS 트랜지스터 N8를 포함한다. PMOS 트랜지스터 P8는 게이트 단자를 통해 낸드게이트 ND9의 출력이 인가되고, NMOS 트랜지스터 N8는 게이트 단자를 통해 노아게이트 NOR8의 출력이 인가된다. 그리고, PMOS 트랜지스터 P8와 NMOS 트랜지스터 N8는 공통 드레인 단자가 워드라인 WL3과 연결된다.
그리고, 연결 제어부(500)는 전송게이트 T3를 포함한다. 전송게이트 T3는 인에이블신호 CSEN0, 인에이블바신호 CSENB0에 대응하여 두 개의 워드라인 WL0, WL1의 연결을 선택적으로 제어한다. 예를 들어, 인에이블신호 CSEN0가 하이 레벨이고 인에이블바신호 CSENB0가 로우 레벨인 경우 전송게이트 T3가 턴 온 되어 두 개의 워드라인 WL0, WL1이 서로 연결된다. 반면에, 인에이블신호 CSEN0가 로우 레벨이고 인에이블바신호 CSENB0가 하이 레벨인 경우 전송게이트 T3가 턴 오프 되어 두 개의 워드라인 WL0, WL1의 연결이 차단된다.
또한, 연결 제어부(510)는 전송게이트 T4를 포함한다. 전송게이트 T4는 인에이블신호 CSEN1, 인에이블바신호 CSENB1에 대응하여 두 개의 워드라인 WL1, WL2의 연결을 선택적으로 제어한다. 예를 들어, 인에이블신호 CSEN1가 하이 레벨이고 인에이블바신호 CSENB1가 로우 레벨인 경우 전송게이트 T4가 턴 온 되어 두 개의 워드라인 WL1, WL2이 서로 연결된다. 반면에, 인에이블신호 CSEN1가 로우 레벨이고 인에이블바신호 CSENB1가 하이 레벨인 경우 전송게이트 T4가 턴 오프 되어 두 개의 워드라인 WL1, WL2의 연결이 차단된다.
또한, 연결 제어부(520)는 전송게이트 T5를 포함한다. 전송게이트 T5는 인에이블신호 CSEN2, 인에이블바신호 CSENB2에 대응하여 두 개의 워드라인 WL2, WL3의 연결을 선택적으로 제어한다. 예를 들어, 인에이블신호 CSEN2가 하이 레벨이고 인에이블바신호 CSENB2가 로우 레벨인 경우 전송게이트 T5가 턴 온 되어 두 개의 워드라인 WL2, WL3이 서로 연결된다. 반면에, 인에이블신호 CSEN2가 로우 레벨이고 인에이블바신호 CSENB2가 하이 레벨인 경우 전송게이트 T5가 턴 오프 되어 두 개의 워드라인 WL2, WL3의 연결이 차단된다.
도 5는 도 4의 제어신호 생성부(600)에 관한 상세 회로도이다.
제어신호 생성부(600)는 조합부(610), 카운팅부(620) 및 인에이블신호 제어부(630)를 포함한다.
여기서, 조합부(610)는 리프레쉬신호 REF와 뱅크 액티브신호 BACT에 대응하여 인에이블바신호 CSENB를 선택적으로 활성화시킨다. 이러한 조합부(610)는 복수의 인버터 IV3, IV4와, 낸드게이트 ND10를 포함한다.
여기서, 낸드게이트 ND10는 리프레쉬신호 REF와 인버터 IV3에 의해 반전된 뱅크 액티브신호 BACT를 낸드연산한다. 그리고, 인버터 IV4는 낸드게이트 ND10의 출력을 반전하여 인에이블신호 CSEN를 출력한다. 이러한 조합부(610)는 리프레쉬 동작시 리프레쉬신호 REF가 하이 레벨로 활성화되고 뱅크 액티브신호 BACT가 로우 레벨로 비활성화되면 인에이블신호 CSEN를 하이 레벨로 출력한다.
그리고, 카운팅부(620)는 인에이블신호 CSEN를 카운팅하여 카운팅신호 CNT<0>, CNT<1>를 순차적으로 활성화시킨다. 여기서, 카운팅부(620)는 카운팅신호 CNT<0>, CNT<1>를 2비트 신호를 "00", "01", "10", "11"로 증가시켜 순차적으로 출력할 수 있다.
이러한 카운팅부(620)는 복수의 카운터 CNT1, CNT2와 인버터 IV5를 포함한다. 카운터 CNT1는 인에이블신호 CSEN의 반전신호를 카운팅하여 카운팅신호 CNT<0>를 출력한다. 그리고, 카운터 CNT2는 카운팅신호 CNT<0>를 카운팅하여 카운팅신호 CNT<1>를 출력한다. 또한, 카운터 CNT1, CNT2는 리프레쉬신호 REF에 의해 리셋된다. 예를 들어, 리프레쉬신호 REF가 로우 레벨이 되면 리셋신호 RESET가 활성화되어 카운터 CNT1, CNT2가 초기화된다.
또한, 인에이블신호 제어부(630)는 인에이블신호 CSEN와 카운팅신호 CNT<0>, CNT<1>에 대응하여 인에이블신호 CSEN0~CSEN2, 인에이블바신호 CSENB0~CSENB2를 선택적으로 활성화시킨다. 이러한 인에이블신호 제어부(630)는 복수의 노아게이트 NOR9~NOR11와, 복수의 앤드게이트 AND1~AND3 및 복수의 인버터 IV6~IV8를 포함한다.
여기서, 인에이블신호 제어부(630)는 복수의 노아게이트 NOR9~NOR11에 입력되는 카운팅신호 CNT<0>, CNT<1>가 "00", "01", "10", "11"로 변화되어 순차적으로 입력될 수 있다. 인에이블신호 제어부(630)는 카운팅신호 CNT<0>, CNT<1>의 변화에 따라 인에이블신호 CSEN0~CSEN2가 순차적으로 활성화된다.
노아게이트 NOR9는 카운팅신호 CNT<0>, CNT<1>를 노아연산한다. 그리고, 앤드게이트 AND1는 인에이블신호 CSEN와 노아게이트 NOR9의 출력을 앤드연산하여 인에이블신호 CSEN0를 출력한다. 인버터 IV6는 인에이블신호 CSEN0를 반전 구동하여 인에이블바신호 CSENB0를 출력한다.
노아게이트 NOR10는 카운팅신호 CNT<0>의 반전신호와 카운팅신호 CNT<1>를 노아연산한다. 그리고, 앤드게이트 AND2는 인에이블신호 CSEN와 노아게이트 NOR10의 출력을 앤드연산하여 인에이블신호 CSEN1를 출력한다. 인버터 IV7는 인에이블신호 CSEN1를 반전 구동하여 인에이블바신호 CSENB1를 출력한다.
노아게이트 NOR11는 카운팅신호 CNT<0>와 카운팅신호 CNT<1>의 반전신호를 노아연산한다. 그리고, 앤드게이트 AND3는 인에이블신호 CSEN와 노아게이트 NOR11의 출력을 앤드연산하여 인에이블신호 CSEN2를 출력한다. 인버터 IV8는 인에이블신호 CSEN2를 반전 구동하여 인에이블바신호 CSENB2를 출력한다.
도 6은 도 4의 실시예에 따른 반도체 장치의 동작 파형도이다.
리프레쉬 모드의 진입시 리프레쉬신호 REF가 하이 레벨로 활성화된다. 그리고, 뱅크 액티브신호 BACT가 하이 레벨로 활성화되면, 복수의 워드라인 WL0~WL3이 순차적으로 인에이블된다.
뱅크 액티브신호 BACT가 하이 레벨이면 인에이블신호 CSEN가 로우 레벨로 비활성화된다. 그러면, 인에이블신호 제어부(630)는 인에이블신호 CSEN와 인에이블신호 CSEN0~CSEN2를 로우 레벨로 출력하고 인에이블바신호 CSENB0~CSENB2를 하이 레벨로 출력한다.
이에 따라, 연결 제어부(500~520)가 턴 오프 되어 각각의 워드라인 구동부(400~430)가 노말 모드로 동작한다. 즉, 각각의 워드라인 구동부(400~430)에 의해 워드라인 WL0~WL3이 하나씩 선택되어 일정 간격을 가지고 순차적으로 인에이블 된다.
도 6의 타이밍도에서는 네 개의 워드라인 WL0~WL3을 제어하는 워드라인 구동부(400~430)의 동작을 일 예로 설명하기로 한다. 그리고, 도 6의 타이밍도에서는 리프레쉬 동작시 인접한 두 개의 워드라인을 인에이블시키기 위해 네 번의 액티브 동작이 수행되는 경우를 일 예로 설명하기로 한다.
뱅크 액티브신호 BACT가 첫 번째로 활성화되는 구간에서는 인에이블신호 CSEN가 로우 레벨이 된다. 인에이블신호 CSEN가 로우 레벨이면 카운팅부(620)의 카운팅신호 CNT<1:0>가 2비트 신호 "00(십진수 1로 표현)"이 된다. 그러면, 인에이블신호 제어부(630)는 인에이블바신호 CSENB0~CSENB2를 하이 레벨로 출력하고 인에이블신호 CSEN0~CSEN2를 로우 레벨로 출력한다. 그러면, 전송게이트 T3~T5가 모두 턴 오프 상태가 되어 워드라인 WL0~WL3 간의 연결이 서로 차단된다.
그리고, 워드라인 인에이블신호 WL0EN가 하이 레벨인 경우 낸드게이트 ND6의 출력이 로우 레벨이 된다. 그러면, PMOS 트랜지스터 P5가 턴 온 되어 워드라인 WL0이 하이 레벨로 인에이블된다. 그리고, 워드라인 인에이블신호 WL0EN가 하이 레벨인 경우 노아게이트 NOR5의 출력이 로우 레벨이 되어 NMOS 트랜지스터 N5가 턴 오프 상태가 된다.
그리고, 워드라인 인에이블신호 WL1EN~WL3EN가 로우 레벨인 경우 나머지 워드라인 구동부(410~430)의 출력이 로우 레벨이 되어 나머지 워드라인 WL1~WL3이 로우 레벨로 디스에이블된다.
이후에, 뱅크 액티브신호 BACT가 로우 레벨로 디스에이블되면 첫 번째 "워드라인 차지 쉐어링 구간(B1)"에 진입한다. 첫 번째 "워드라인 차지 쉐어링 구간(B1)" 동안 두 워드라인 WL0, WL1의 전하가 쉐어링 되어 워드라인 WL0의 전하가 디스차지되고 워드라인 WL1의 전하가 차지된다.
워드라인 WL0, WL1이 프리차지되는 워드라인 차지 쉐어링 구간(B1)에서는 인에이블신호 CSEN가 하이 레벨이 된다. 그러면, 인에이블바신호 CSENB0가 로우 레벨이 되고 인에이블신호 CSEN0가 하이 레벨로 천이한다. 그러면, 전송게이트 T3가 턴 온 상태가 되어 인접한 워드라인 WL0, WL1이 서로 연결된다.
인에이블바신호 CSENB0가 로우 레벨이 되고 인에이블신호 CSEN0가 하이 레벨이 되면, 워드라인 구동부(400, 410)가 모두 플로팅 상태가 된다. 그러면, 워드라인 인에이블신호 WL0EN, WL1EN의 로직 레벨과 상관없이 구동부(402, 412)가 턴 오프 되어 워드라인 WL0, WL1의 차지가 쉐어링된다. 워드라인 차지 쉐어링 구간(B1)에서는 워드라인 WL0의 전위가 워드라인 WL1으로 전달된다. 워드라인 WL0의 전위가 서서히 낮아지고 워드라인 WL1의 전위가 서서히 높아진다.
워드라인 차지 쉐어링 구간(B1)에서 연결 제어부(510, 520)는 턴 오프 상태가 된다. 그리고, 워드라인 인에이블신호 WL2EN, WL3EN는 로우 레벨이 되므로 워드라인 WL2, WL3은 디스에이블 상태를 유지하게 된다.
이후에, 뱅크 액티브신호 BACT가 두 번째로 활성화되는 구간에서는 인에이블신호 CSEN가 다시 로우 레벨이 된다. 인에이블신호 CSEN가 로우 레벨이면 카운팅부(620)의 카운팅신호 CNT<1:0>가 2비트 신호 "01(십진수 1로 표현)"이 된다. 그러면, 인에이블바신호 CSENB0가 다시 하이 레벨이 되고 인에이블신호 CSEN0가 다시 로우 레벨이 된다. 그러면, 전송게이트 T3가 턴 오프 상태가 되어 워드라인 WL0, WL1의 연결이 서로 차단되고 워드라인 구동부(400, 410)가 독립적으로 동작한다.
마찬가지로, 뱅크 액티브신호 BACT가 두 번째로 디스에이블되면 두 번째 "워드라인 차지 쉐어링 구간(B2)"에 진입한다. 그러면, 인에이블바신호 CSENB1가 로우 레벨이 되고 인에이블신호 CSEN1가 하이 레벨이 된다. 두 번째 "워드라인 차지 쉐어링 구간(B2)" 동안 두 워드라인 WL1, WL2의 전하가 쉐어링 되어 워드라인 WL1의 전하가 디스차지되고 워드라인 WL2의 전하가 차지된다.
이후에, 뱅크 액티브신호 BACT가 세 번째로 활성화되는 구간에서는 인에이블신호 CSEN가 다시 로우 레벨이 된다. 인에이블신호 CSEN가 로우 레벨이면 카운팅부(620)의 카운팅신호 CNT<1:0>가 2비트 신호 "10(십진수 2로 표현)"이 된다. 그러면, 인에이블바신호 CSENB1가 다시 하이 레벨이 되고 인에이블신호 CSEN1가 다시 로우 레벨이 된다. 그러면, 전송게이트 T4가 턴 오프 상태가 되어 워드라인 WL1, WL2의 연결이 서로 차단되고 워드라인 구동부(410, 420)가 독립적으로 동작한다.
다음에, 뱅크 액티브신호 BACT가 세 번째로 디스에이블되면 세 번째 "워드라인 차지 쉐어링 구간(B3)"에 진입한다. 세 번째 "워드라인 차지 쉐어링 구간(B3)" 동안 두 워드라인 WL2, WL3의 전하가 쉐어링 되어 워드라인 WL2의 전하가 디스차지되고 워드라인 WL3의 전하가 차지된다.
이후에, 뱅크 액티브신호 BACT가 네 번째로 활성화되는 구간에서는 인에이블신호 CSEN가 다시 로우 레벨이 된다. 인에이블신호 CSEN가 로우 레벨이면 카운팅부(620)의 카운팅신호 CNT<1:0>가 2비트 신호 "11(십진수 3으로 표현)"이 된다. 그러면, 인에이블바신호 CSENB2가 다시 하이 레벨이 되고 인에이블신호 CSEN2가 다시 로우 레벨이 된다. 그러면, 전송게이트 T5가 턴 오프 상태가 되어 워드라인 WL2, WL3의 연결이 서로 차단되고 워드라인 구동부(420, 430)가 독립적으로 동작한다.
이어서, 리프레쉬신호 REF와 뱅크 액티브신호 BACT가 모두 로우 레벨로 천이하면 인에이블신호 CSEN이 로우 레벨이 된다. 그리고, 리프레쉬신호 REF가 로우 레벨이 되면 카운팅부(620)가 리셋되어 카운팅신호 CNT<1:0>가 다시 "00(십진수 0으로 표현)"이 된다.
이상에서와 같이, 본 발명의 실시예는 리프레쉬 모드시 워드라인 WL0~WL3을 순차적으로 인에이블시키는 경우, 뱅크 액티브신호 BACT의 비활성화 구간마다 두 워드라인 간의 차지 쉐어링 동작이 순차적으로 이루어지도록 한다. 즉, 워드라인 WL0, WL1 간의 차지 쉐어링 동작이 이루어지는 구간(B1)에서는 워드라인 구동부(400, 410)를 플로팅시킨다. 그리고, 워드라인 WL1, WL2 간의 차지 쉐어링 동작이 이루어지는 구간(B2)에서는 워드라인 구동부(410, 420)를 플로팅시킨다. 또한, 워드라인 WL2, WL3 간의 차지 쉐어링 동작이 이루어지는 구간(B3)에서는 워드라인 구동부(420, 430)를 플로팅시킨다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 인에이블신호와 인에이블바신호 및 제 1워드라인 인에이블신호에 대응하여 제 1워드라인을 구동하는 제 1워드라인 구동부;
    상기 인에이블신호와 상기 인에이블바신호 및 제 2워드라인 인에이블신호에 대응하여 제 2워드라인을 구동하는 제 2워드라인 구동부; 및
    워드라인 차지 쉐어링 구간에서 상기 인에이블신호와 상기 인에이블바신호에 대응하여 상기 제 1워드라인과 상기 제 2워드라인을 서로 연결시키는 연결 제어부를 포함하고,
    리프레쉬 모드시 상기 제 1워드라인과 상기 제 2워드라인은 순차적으로 구동되는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 워드라인 차지 쉐어링 구간은
    상기 제 1워드라인이 프리차지 되고 상기 제 2워드라인이 액티브 되기 이전까지의 구간인 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서, 상기 제 1워드라인 구동부는
    상기 인에이블신호와 상기 인에이블바신호 및 상기 제 1워드라인 인에이블신호를 조합하는 제 1구동 제어부; 및
    상기 제 1구동 제어부의 출력에 대응하여 상기 제 1워드라인을 구동하는 제 1구동부를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서, 상기 제 1구동 제어부는
    상기 인에이블바신호와 상기 제 1워드라인 인에이블신호를 낸드연산하는 제 1로직게이트; 및
    상기 인에이블신호와 상기 제 1워드라인 인에이블신호를 노아연산하는 제 2로직게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 3항에 있어서, 상기 제 1구동부는
    전원전압단과 접지전압단 사이에 직렬 연결되어 상기 제 1구동 제어부의 출력에 의해 구동되며 공통 드레인 단자가 상기 제 1워드라인에 연결된 제 1PMOS 트랜지스터와 제 1NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서, 상기 제 2워드라인 구동부는
    상기 인에이블신호와 상기 인에이블바신호 및 상기 제 2워드라인 인에이블신호를 조합하는 제 2구동 제어부;
    상기 제 2구동 제어부의 출력에 대응하여 상기 제 2워드라인을 구동하는 제 2구동부를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서, 상기 제 2구동 제어부는
    상기 인에이블바신호와 상기 제 2워드라인 인에이블신호를 낸드연산하는 제 3로직게이트; 및
    상기 인에이블신호와 상기 제 2워드라인 인에이블신호를 노아연산하는 제 4로직게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 6항에 있어서, 상기 제 2구동부는
    전원전압단과 접지전압단 사이에 직렬 연결되어 상기 제 2구동 제어부의 출력에 의해 구동되며 공통 드레인 단자가 상기 제 2워드라인에 연결된 제 2PMOS 트랜지스터와 제 2NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 1항에 있어서, 상기 연결 제어부는
    상기 인에이블신호가 하이 레벨로 활성화되고 상기 인에이블바신호가 로우 레벨로 활성화되면 상기 제 1워드라인과 상기 제 2워드라인을 서로 연결시키는 전송게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 1항에 있어서,
    리프레쉬신호와 뱅크 액티브신호에 대응하여 상기 워드라인 차지 쉐어링 구간 동안 상기 인에이블신호와 상기 인에이블바신호의 활성화 여부를 제어하는 제어신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 1항에 있어서, 상기 제어신호 생성부는
    상기 리프레쉬신호가 활성화되고 상기 뱅크 액티브신호가 비활성화되면, 상기 인에이블신호를 활성화시키고 상기 인에이블바신호를 비활성화시키는 것을 특징으로 하는 반도체 장치.
  12. 제 11항에 있어서, 상기 워드라인 차지 쉐어링 구간에서
    상기 리프레쉬신호가 활성화되고 상기 뱅크 액티브신호가 비활성화되면, 상기 인에이블신호가 활성화되어 상기 제 1워드라인이 디스차지되고 상기 제 2워드라인이 차지되는 것을 특징으로 하는 반도체 장치.
  13. 복수의 인에이블신호와 복수의 인에이블바신호 및 복수의 워드라인 인에이블신호에 대응하여 복수의 워드라인을 선택적으로 구동하는 복수의 워드라인 구동부;
    워드라인 차지 쉐어링 구간에서 상기 복수의 인에이블신호와 상기 복수의 인에이블바신호에 대응하여 상기 복수의 워드라인 중 두 개의 워드라인을 선택적으로 연결시키는 복수의 연결 제어부를 포함하고,
    리프레쉬 모드시 상기 복수의 워드라인은 순차적으로 구동되는 것을 특징으로 하는 반도체 장치.
  14. 제 13항에 있어서, 상기 복수의 워드라인 구동부는
    제 1인에이블신호와 제 1인에이블바신호 및 제 1워드라인 인에이블신호에 대응하여 제 1워드라인을 구동하는 제 1워드라인 구동부;
    상기 제 1인에이블신호, 제 2인에이블신호, 상기 제 1인에이블바신호, 제 2인에이블바신호 및 제 2워드라인 인에이블신호에 대응하여 제 2워드라인을 구동하는 제 2워드라인 구동부;
    상기 제 2인에이블신호, 제 3인에이블신호, 상기 제 2인에이블바신호, 제 3인에이블바신호 및 제 3워드라인 인에이블신호에 대응하여 제 3워드라인을 구동하는 제 3워드라인 구동부; 및
    상기 제 3인에이블신호와 상기 제 3인에이블바신호 및 제 4워드라인 인에이블신호에 대응하여 제 4워드라인을 구동하는 제 4워드라인 구동부를 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제 1인에이블신호의 활성화시 상기 복수의 연결 제어부 중 제 1연결 제어부가 턴 온 되어 상기 제 1워드라인과 상기 제 2워드라인이 연결되며, 상기 제 1워드라인 구동부와 상기 제 2워드라인 구동부는 플로팅되는 것을 특징으로 하는 반도체 장치.
  16. 제 14항에 있어서,
    상기 제 2인에이블신호의 활성화시 상기 복수의 연결 제어부 중 제 2연결 제어부가 턴 온 되어 상기 제 2워드라인과 상기 제 3워드라인이 연결되며, 상기 제 2워드라인 구동부와 상기 제 3워드라인 구동부는 플로팅되는 것을 특징으로 하는 반도체 장치.
  17. 제 13항에 있어서,
    리프레쉬신호와 뱅크 액티브신호에 대응하여 상기 워드라인 차지 쉐어링 구간 동안 상기 복수의 인에이블신호를 순차적으로 활성화시키는 제어신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제 17항에 있어서, 상기 제어신호 생성부는
    상기 리프레쉬신호와 상기 뱅크 액티브신호를 조합하여 인에이블신호를 출력하는 조합부;
    상기 인에이블신호를 카운팅하여 복수의 카운팅신호를 출력하는 카운팅부; 및
    상기 인에이블신호와 상기 복수의 카운팅신호에 대응하여 상기 복수의 인에이블신호를 순차적으로 활성화시키는 인에이블신호 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제 18항에 있어서, 상기 카운팅부는
    상기 인에이블신호를 카운팅하여 상기 복수의 카운팅신호의 값을 증가시키는 복수의 카운터를 구비하고
    상기 복수의 카운터는 상기 리프레쉬신호의 비활성화시 리셋되는 것을 특징으로 하는 반도체 장치.
  20. 제 18항에 있어서, 상기 인에이블 제어부는
    상기 복수의 카운팅신호가 2비트 신호로 증가되어 상기 복수의 인에이블신호가 순차적으로 활성화되면, 상기 복수의 인에이블신호의 활성화 구간에서 복수의 워드라인 중 두 개의 워드라인이 순차적으로 연결되는 것을 특징으로 하는 반도체 장치.
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