JP2022177691A - 半導体記憶装置 - Google Patents

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一芳 村岡
Kazuyoshi Muraoka
正美 増田
Masami Masuda
嘉一 細村
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Abstract

【課題】動作電流を削減可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１メモリセルと、第２メモリセルと、を備える。また、この半導体記憶装置は、第１メモリセルに対する読出動作、書込動作又は消去動作である第１動作と、第２メモリセルに対する読出動作、書込動作又は消去動作である第２動作と、を実行可能に構成されている。また、この半導体記憶装置は、第１動作の実行後に第２動作を実行する場合に、第１動作の実行に際して生成された電荷の少なくとも一部を利用して、第２動作を実行する。【選択図】図２９

Description

本実施形態は、半導体記憶装置に関する。
複数のメモリセルを備え、これら複数のメモリセルに読出動作、書込動作及び消去動作を実行可能に構成された半導体記憶装置が知られている。
特開２０１７－１５７２６０号公報
動作電流を削減可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１メモリセルと、第２メモリセルと、を備える。また、この半導体記憶装置は、第１メモリセルに対する読出動作、書込動作又は消去動作である第１動作と、第２メモリセルに対する読出動作、書込動作又は消去動作である第２動作と、を実行可能に構成されている。また、この半導体記憶装置は、第１動作の実行後に第２動作を実行する場合に、第１動作の実行に際して生成された電荷の少なくとも一部を利用して、第２動作を実行する。
一の実施形態に係る半導体記憶装置は、第１メモリセルと、第２メモリセルと、第１メモリセルに電気的に接続された第１配線と、第２メモリセルに電気的に接続された第２配線と、を備える。また、この半導体記憶装置は、第１メモリセルに対する読出動作、書込動作又は消去動作である第１動作と、第２メモリセルに対する読出動作、書込動作又は消去動作である第２動作と、を実行可能に構成されている。また、この半導体記憶装置においては、第１動作の実行後に第２動作を実行する場合に、第１動作の実行中の第１のタイミングにおいて、第１配線の電圧が第１電圧であり、第２配線の電圧が第１電圧よりも小さい第２電圧である。また、第１動作の実行後、第２動作の実行前の第２のタイミングにおいて、第１配線の電圧が、第１電圧よりも小さく第２電圧よりも大きい第３電圧であり、第２配線の電圧が、第１電圧よりも小さく第２電圧よりも大きい第４電圧である。また、第２動作の実行中の第３のタイミングにおいて、第１配線の電圧が第３電圧よりも小さい第５電圧であり、第２配線の電圧が第１電圧である。
一の実施形態に係る半導体記憶装置は、第１端子及び第２端子を備える第１メモリダイと、第３端子及び第４端子を備える第２メモリダイと、第１メモリダイ又は第２メモリダイに含まれる第１メモリセルと、第１メモリダイ又は第２メモリダイに含まれる第２メモリセルと、第５端子及び第６端子を備え、第５端子が第１端子及び第３端子に電気的に接続され、第６端子が第２端子及び第４端子に電気的に接続されたキャパシタと、を備える。また、この半導体記憶装置は、第１メモリセルに対する読出動作、書込動作又は消去動作である第１動作と、第２メモリセルに対する読出動作、書込動作又は消去動作である第２動作と、を実行可能に構成されている。また、この半導体記憶装置においては、第１動作の実行後に第２動作を実行する場合に、第１動作の実行中の第１のタイミングにおいて、第６端子の電圧が第１電圧であり、第１動作の実行後、第２動作の実行前の第２のタイミングにおいて、第６端子の電圧が、第１電圧よりも大きい第２電圧であり、第２のタイミングより後、第２動作の実行前の第３のタイミングにおいて、第６端子の電圧が、第２電圧よりも小さい第３電圧である。
メモリシステム１０の構成を示す模式的なブロック図である。 メモリシステム１０の構成例を示す模式的な側面図である。 メモリシステム１０の構成例を示す模式的な平面図である。 メモリダイＭＤの構成を示す模式的なブロック図である。 メモリダイＭＤの一部の構成を示す模式的な回路図である。 メモリダイＭＤの一部の構成を示す模式的な回路図である。 メモリダイＭＤの一部の構成を示す模式的な回路図である。 メモリダイＭＤの一部の構成を示す模式的な回路図である。 メモリダイＭＤの一部の構成を示す模式的な回路図である。 メモリダイＭＤの模式的な平面図である。 メモリダイＭＤの一部の構成を示す模式的な斜視図である。 図１０のＡで示した部分の模式的な拡大図である。 図１１のＢで示した部分の模式的な拡大図である。 ３ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的な図である。 読出動作について説明するためのタイミングチャートである。 読出動作について説明するための模式的な断面図である。 読出動作について説明するためのタイミングチャートである。 書込動作について説明するためのタイミングチャートである。 書込動作について説明するためのフローチャートである。 書込動作に含まれるプログラム動作について説明するための模式的な断面図である。 書込動作に含まれるベリファイ動作について説明するための模式的な断面図である。 書込動作について説明するためのタイミングチャートである。 消去動作について説明するためのタイミングチャートである。 消去動作について説明するためのフローチャートである。 消去動作に含まれる消去動作について説明するための模式的な断面図である。 消去動作に含まれる消去ベリファイ動作について説明するための模式的な断面図である。 消去動作について説明するためのタイミングチャートである。 電荷シェア動作について説明するための模式的な回路図である。 電荷シェア動作について説明するための模式的な波形図である。 図２９に記載したコマンドセットＣＳ１について説明するための模式的な波形図である。 図２９に記載したコマンドセットＣＳ２について説明するための模式的な波形図である。 電荷シェア動作について説明するための模式的な回路図である。 電荷シェア動作について説明するための模式的な波形図である。 電荷シェア動作について説明するための模式的な回路図である。 電荷シェア動作について説明するための模式的な波形図である。 電荷シェア動作について説明するための模式的な回路図である。 電荷シェア動作について説明するための模式的な波形図である。 電荷シェア動作について説明するための模式的な回路図である。 電荷シェア動作について説明するための模式的な波形図である。 電荷シェア動作について説明するための模式的な回路図である。 電荷シェア動作について説明するための模式的な波形図である。 電荷シェア動作について説明するための模式的な回路図である。 電荷シェア動作について説明するための模式的な波形図である。 第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。 電荷シェア動作について説明するための模式的な波形図である。 電荷シェア動作について説明するための模式的な波形図である。 電荷シェア動作について説明するための模式的な波形図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、読出動作、書込動作、消去動作等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、複数のメモリダイＭＤと、コントローラダイＣＤと、を備える。メモリダイＭＤは、ユーザデータを記憶する。コントローラダイＣＤは、複数のメモリダイＭＤ及びホストコンピュータ２０に接続される。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備える。コントローラダイＣＤは、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。
図２は、本実施形態に係るメモリシステム１０の構成例を示す模式的な側面図である。図３は、同構成例を示す模式的な平面図である。説明の都合上、図２及び図３では一部の構成を省略する。
図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、複数のメモリダイＭＤと、コントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられる。実装基板ＭＳＢの上面のうち、Ｙ方向の端部以外の領域は、接着剤等を介してメモリダイＭＤの下面に接着される。複数のメモリダイＭＤは、実装基板ＭＳＢに積層される。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられる。メモリダイＭＤの上面のうち、Ｙ方向の端部以外の領域は、接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着される。コントローラダイＣＤは、メモリダイＭＤに積層される。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられる。
図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐを備える。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続される。
尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層される。また、メモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢによって接続される。また、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれても良い。また、複数のメモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されても良い。
［メモリダイＭＤの回路構成］
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５～図９は、メモリダイＭＤの一部の構成を示す模式的な回路図である。
尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含む。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含む。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
図４に示す様に、メモリダイＭＤは、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。周辺回路ＰＣは、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図５に示す様に、上述した複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、ソース側選択トランジスタＳＴＳｂと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳｂは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
［電圧生成回路ＶＧの回路構成］
電圧生成回路ＶＧ（図４）は、例えば図６に示す様に、複数の電圧生成ユニットｖｇ１～ｖｇ３と、トランジスタＴＶＧ１，ＴＶＧ２と、を備える。電圧生成ユニットｖｇ１～ｖｇ３は、読出動作、書込動作及び消去動作において、所定の大きさの電圧を生成し、電圧供給線ＬＶＧ１，ＬＶＧ２，ＬＶＧ３を介して出力する。各電圧生成ユニットｖｇ１～ｖｇ３から出力される動作電圧は、シーケンサＳＱＣからの制御信号等に従って、適宜調整される。
電圧生成ユニットｖｇ１は、チャージポンプ回路等の昇圧回路である。電圧生成ユニットｖｇ１は、書込動作において使用されるプログラム電圧を出力する。電圧生成ユニットｖｇ１の出力端子は、電圧供給線ＬＶＧ１に接続されている。電圧供給線ＬＶＧ１は、トランジスタＴＶＧ１を介して、電圧生成ユニットｖｇ２に接続されている。また、電圧供給線ＬＶＧ１は、トランジスタＴＶＧ１，ＴＶＧ２を介して、電圧ＶＰＰを供給可能なパッド電極Ｐに接続されている。本実施形態に係る半導体記憶装置の動作に際しては、このパッド電極Ｐに、電圧ＶＰＰが供給されていても良いし、電圧ＶＰＰが供給されていなくても良い。尚、トランジスタＴＶＧ１，ＴＶＧ２のゲート電極には、それぞれ、信号線ＳＷ１，ＳＷ２が接続される。
電圧生成ユニットｖｇ２は、例えば、レギュレータ等の降圧回路である。電圧生成ユニットｖｇ２は、読出動作において、後述する読出パス電圧ＶＲＥＡＤを出力する。また、電圧生成ユニットｖｇ２は、書込動作において、後述する書込パス電圧ＶＰＡＳＳを出力する。
電圧生成ユニットｖｇ３は、例えば、レギュレータ等の降圧回路である。電圧生成ユニットｖｇ３は、読出動作において、後述する読出電圧を出力する。また、電圧生成ユニットｖｇ３は、書込動作において、後述するベリファイ電圧を出力する。
電圧生成回路ＶＧ中のチャージポンプ回路３２（図７）は、電圧出力回路３２ａと、分圧回路３２ｂと、コンパレータ３２ｃと、を備える。電圧出力回路３２ａは、電圧供給線ＬＶＧに電圧ＶＯＵＴを出力する。分圧回路３２ｂは、電圧供給線ＬＶＧに接続される。コンパレータ３２ｃは、分圧回路３２ｂから出力される電圧ＶＯＵＴ´と参照電圧ＶＲＥＦとの大小関係に応じて、電圧出力回路３２ａにフィードバック信号ＦＢを出力する。
電圧出力回路３２ａは、図８に示す様に、複数のトランジスタ３２ａ２ａ，３２ａ２ｂを備える。複数のトランジスタ３２ａ２ａ，３２ａ２ｂは、電圧供給線ＬＶＧ及び電圧供給線ＬＰの間に交互に接続される。図示の電圧供給線ＬＰには、電源電圧ＶＣＣが供給される。直列に接続された複数のトランジスタ３２ａ２ａ，３２ａ２ｂのゲート電極は、それぞれのドレイン電極及びキャパシタ３２ａ３に接続される。また、電圧出力回路３２ａは、ＡＮＤ回路３２ａ４と、レベルシフタ３２ａ５ａと、レベルシフタ３２ａ５ｂと、を備える。ＡＮＤ回路３２ａ４は、クロック信号ＣＬＫ及びフィードバック信号ＦＢの論理和を出力する。レベルシフタ３２ａ５ａは、ＡＮＤ回路３２ａ４の出力信号を昇圧して出力する。レベルシフタ３２ａ５ａの出力端子は、キャパシタ３２ａ３を介してトランジスタ３２ａ２ａのゲート電極に接続される。レベルシフタ３２ａ５ｂは、ＡＮＤ回路３２ａ４の出力信号の反転信号を昇圧して出力する。レベルシフタ３２ａ５ｂの出力端子は、キャパシタ３２ａ３を介してトランジスタ３２ａ２ｂのゲート電極に接続される。
フィードバック信号ＦＢが“Ｈ”状態である場合、ＡＮＤ回路３２ａ４からは、クロック信号ＣＬＫが出力される。これに伴い、電圧供給線ＬＶＧから電圧供給線ＬＰに電子が移送され、電圧供給線ＬＶＧの電圧が増大する。一方、フィードバック信号ＦＢが“Ｌ”状態である場合、ＡＮＤ回路３２ａ４からは、クロック信号ＣＬＫが出力されない。従って、電圧供給線ＬＶＧの電圧は増大しない。
分圧回路３２ｂは、図７に示す様に、抵抗素子３２ｂ２と、可変抵抗素子３２ｂ４と、を備える。抵抗素子３２ｂ２は、電圧供給線ＬＶＧ及び分圧端子３２ｂ１の間に接続される。可変抵抗素子３２ｂ４は、分圧端子３２ｂ１及び電圧供給線ＬＰの間に直列に接続される。この電圧供給線ＬＰには、接地電圧ＶＳＳが供給される。可変抵抗素子３２ｂ４の抵抗値は、動作電圧制御信号ＶＣＴＲＬに応じて調整可能である。従って、分圧端子３２ｂ１の電圧ＶＯＵＴ´の大きさは、動作電圧制御信号ＶＣＴＲＬに応じて調整可能である。
可変抵抗素子３２ｂ４は、図９に示す様に、複数の電流経路３２ｂ５を備える。複数の電流経路３２ｂ５は、分圧端子３２ｂ１及び電圧供給線ＬＰの間に並列に接続される。複数の電流経路３２ｂ５は、それぞれ、直列に接続された抵抗素子３２ｂ６及びトランジスタ３２ｂ７を備える。各電流経路３２ｂ５に設けられた抵抗素子３２ｂ６の抵抗値は、お互いに異なっても良い。トランジスタ３２ｂ７のゲート電極には、それぞれ、動作電圧制御信号ＶＣＴＲＬの異なるビットが入力される。また、可変抵抗素子３２ｂ４は、トランジスタ３２ｂ７を含まない電流経路３２ｂ８を有しても良い。
コンパレータ３２ｃは、図７に示す様に、フィードバック信号ＦＢを出力する。フィードバック信号ＦＢは、例えば、分圧端子３２ｂ１の電圧ＶＯＵＴ´が参照電圧ＶＲＥＦより大きい場合に“Ｌ”状態となる。また、フィードバック信号ＦＢは、例えば、電圧ＶＯＵＴ´が参照電圧ＶＲＥＦより小さい場合に“Ｈ”状態となる。
［ロウデコーダＲＤの回路構成］
ロウデコーダＲＤは、例えば図６に示す様に、ブロックデコーダＢＬＫＤと、ワード線デコーダＷＬＤと、ドライバ回路ＤＲＶと、図示しないアドレスデコーダと、を備える。
ブロックデコーダＢＬＫＤは、複数のブロックデコードユニットｂｌｋｄを備える。複数のブロックデコードユニットｂｌｋｄは、メモリセルアレイＭＣＡ中の複数のメモリブロックＢＬＫに対応する。ブロックデコードユニットｂｌｋｄは、複数のトランジスタＴＢＬＫを備える。複数のトランジスタＴＢＬＫは、メモリブロックＢＬＫ中の複数のワード線ＷＬに対応する。トランジスタＴＢＬＫは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＢＬＫのドレイン電極は、ワード線ＷＬに接続される。トランジスタＴＢＬＫのソース電極は、配線ＣＧに接続される。配線ＣＧは、ブロックデコーダＢＬＫＤ中の全てのブロックデコードユニットｂｌｋｄに接続される。トランジスタＴＢＬＫのゲート電極は、信号線ＢＬＫＳＥＬに接続される。信号線ＢＬＫＳＥＬは、全てのブロックデコードユニットｂｌｋｄに対応して複数設けられる。また、信号線ＢＬＫＳＥＬは、ブロックデコードユニットｂｌｋｄ中の全てのトランジスタＴＢＬＫに接続される。
読出動作、書込動作等においては、例えば、アドレスレジスタＡＤＲ（図４）中のブロックアドレスに対応する一つの信号線ＢＬＫＳＥＬの電圧が“Ｈ”状態となり、その他の信号線ＢＬＫＳＥＬの電圧が“Ｌ”状態となる。例えば、一つの信号線ＢＬＫＳＥＬに正の大きさを有する所定の駆動電圧が供給され、その他の信号線ＢＬＫＳＥＬに接地電圧ＶＳＳ等が供給される。これにより、このブロックアドレスに対応する一つのメモリブロックＢＬＫ中の全てのワード線ＷＬが全ての配線ＣＧと導通する。また、その他のメモリブロックＢＬＫ中の全てのワード線ＷＬがフローティング状態となる。
ワード線デコーダＷＬＤは、複数のワード線デコードユニットｗｌｄを備える。複数のワード線デコードユニットｗｌｄは、メモリストリングＭＳ中の複数のメモリセルＭＣに対応する。図示の例において、ワード線デコードユニットｗｌｄは、２つのトランジスタＴＷＬＳ，ＴＷＬＵを備える。トランジスタＴＷＬＳ，ＴＷＬＵは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＷＬＳ，ＴＷＬＵのドレイン電極は、配線ＣＧに接続される。トランジスタＴＷＬＳのソース電極は、配線ＣＧＳに接続される。トランジスタＴＷＬＵのソース電極は、配線ＣＧＵに接続される。トランジスタＴＷＬＳのゲート電極は、信号線ＷＬＳＥＬＳに接続される。トランジスタＴＷＬＵのゲート電極は、信号線ＷＬＳＥＬＵに接続される。信号線ＷＬＳＥＬＳは、全てのワード線デコードユニットｗｌｄに含まれる一方のトランジスタＴＷＬＳに対応して複数設けられる。信号線ＷＬＳＥＬＵは、全てのワード線デコードユニットｗｌｄに含まれる他方のトランジスタＴＷＬＵに対応して複数設けられる。
読出動作、書込動作等においては、例えば、アドレスレジスタＡＤＲ（図４）中のページアドレスに対応する一つのワード線デコードユニットｗｌｄに対応する信号線ＷＬＳＥＬＳの電圧が“Ｈ”状態となり、これに対応するＷＬＳＥＬＵの電圧が“Ｌ”状態となる。また、それ以外のワード線デコードユニットｗｌｄに対応する信号線ＷＬＳＥＬＳの電圧が“Ｌ”状態となり、これに対応するＷＬＳＥＬＵの電圧が“Ｈ”状態となる。また、配線ＣＧＳには、選択ワード線ＷＬＳに対応する電圧が供給される。また、配線ＣＧＵには、非選択ワード線ＷＬＵに対応する電圧が供給される。これにより、上記ページアドレスに対応する一つのワード線ＷＬに、選択ワード線ＷＬＳに対応する電圧が供給される。また、その他のワード線ＷＬに、非選択ワード線ＷＬＵに対応する電圧が供給される。
ドライバ回路ＤＲＶは、例えば、４つのトランジスタＴＤＲＶ１～ＴＤＲＶ４を備える。トランジスタＴＤＲＶ１～ＴＤＲＶ４は、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＤＲＶ１～ＴＤＲＶ３のドレイン電極は、配線ＣＧＳに接続される。トランジスタＴＤＲＶ４のドレイン電極は、配線ＣＧＵに接続される。トランジスタＴＤＲＶ１のソース電極は、電圧供給線ＬＶＧ１を介して、電圧生成ユニットｖｇ１の出力端子に接続される。トランジスタＴＤＲＶ２，ＴＤＲＶ４のソース電極は、電圧供給線ＬＶＧ２を介して、電圧生成ユニットｖｇ２の出力端子に接続される。トランジスタＴＤＲＶ３のソース電極は、電圧供給線ＬＶＧ３を介して、電圧生成ユニットｖｇ３の出力端子に接続される。トランジスタＴＤＲＶ１～ＴＤＲＶ４のゲート電極には、それぞれ、信号線ＶＳＥＬ１～ＶＳＥＬ４が接続される。
読出動作、書込動作等においては、例えば、配線ＣＧＳに対応する複数の信号線ＶＳＥＬ１～ＶＳＥＬ３のうちの一つの電圧が“Ｈ”状態となり、その他の電圧が“Ｌ”状態となる。また、配線ＣＧＵに対応する信号線ＶＳＥＬ４の電圧が“Ｈ”状態となる。
図示しないアドレスデコーダは、例えば、シーケンサＳＱＣ（図４）からの制御信号に従って順次アドレスレジスタＡＤＲ（図４）のロウアドレスＲＡを参照する。ロウアドレスＲＡは、上述したブロックアドレス及びページアドレスを含む。アドレスデコーダは、上記信号線ＢＬＫＳＥＬ，ＷＬＳＥＬＳ，ＷＬＳＥＬＵの電圧を“Ｈ”状態又は“Ｌ”状態に制御する。
尚、図６の例において、ロウデコーダＲＤには、１つのメモリブロックＢＬＫについて１つずつブロックデコードユニットｂｌｋｄが設けられる。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＢＬＫについて１つずつブロックデコードユニットｂｌｋｄが設けられても良い。
［センスアンプモジュールＳＡＭの回路構成］
センスアンプモジュールＳＡＭ（図４）は、例えば、複数のセンスアンプユニットを備える。複数のセンスアンプユニットは、複数のビット線ＢＬに対応する。センスアンプユニットは、それぞれ、ビット線ＢＬに接続されたセンス回路と、ラッチ回路と、電圧転送回路と、を備える。センス回路は、センストランジスタと、データ配線と、を備える。センストランジスタのゲート電極は、ビット線ＢＬに接続されている。センストランジスタのドレイン電極は、データ配線に接続されている。センストランジスタは、ビット線ＢＬの電圧又は電流に応じてＯＮ状態となる。データ配線は、センストランジスタのＯＮ／ＯＦＦ状態に応じて充電又は放電される。ラッチ回路は、データ配線の電圧に応じて“１”又は“０”のデータをラッチする。電圧転送回路は、ラッチ回路にラッチされたデータに応じてビット線ＢＬを図示しない２つの電圧供給線のいずれかと導通させる。
［キャッシュメモリＣＭの回路構成］
キャッシュメモリＣＭ（図４）は、複数のラッチ回路を備える。複数のラッチ回路は、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。これら複数のラッチ回路に含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続される。デコード回路は、アドレスレジスタＡＤＲに保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路をバスＤＢ（図４）と導通させる。
［シーケンサＳＱＣの回路構成］
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに保持されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤＳＴをステータスレジスタＳＴＲに出力する。
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹの電圧が“Ｌ”状態の期間では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹの電圧が“Ｈ”状態の期間においては、メモリダイＭＤへのアクセスが許可される。
［入出力制御回路Ｉ／Ｏの回路構成］
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、複数の入力回路と、複数の出力回路と、シフトレジスタと、バッファ回路と、を備える。複数の入力回路、複数の出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される端子に接続される。
データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
複数の入力回路は、例えば、データ信号入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳの双方に接続されたコンパレータを含む。複数の出力回路は、例えば、データ信号入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳのいずれかに接続されたＯＣＤ（Off Chip Driver）回路を含む。
［論理回路ＣＴＲの回路構成］
論理回路ＣＴＲ（図４）は、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
［メモリダイＭＤの構造］
図１０は、メモリダイＭＤの模式的な平面図である。図１１は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。尚、図１１はメモリダイＭＤの模式的な構成について説明するための図であり、具体的な構成の数、形状、配置等を示すものでは無い。図１２は、図１０のＡで示した部分の模式的な拡大図である。図１３は、図１１のＢで示した部分の模式的な拡大図である。
メモリダイＭＤは、例えば図１０に示す様に、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。これら４つの領域には、それぞれ、上述したメモリセルアレイＭＣＡ、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、電圧生成回路ＶＧ等が設けられていても良い。
メモリダイＭＤは、例えば図１１に示す様に、半導体基板１００と、半導体基板１００上に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの上方に設けられた図示しない配線層と、を備える。
［半導体基板１００の構造］
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域と、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域と、絶縁領域１００Ｉと、が設けられている。
［トランジスタ層ＬＴＲの構造］
例えば図１１に示す様に、半導体基板１００の上面には、絶縁層を介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板１００の表面と対向する複数の電極ｇｃを含む。これら複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの電極等として機能する。これら複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。コンタクトＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、これら複数のコンタクトＣＳは、配線層Ｄ０，Ｄ１，Ｄ２に含まれる複数の配線に接続されている。これら複数の配線は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
［メモリセルアレイ層ＬＭＣＡの構造］
例えば図１０に示す様に、メモリセルアレイ層ＬＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、例えば図１２に示す様に、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、例えば図１２に示す様に、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。
メモリブロックＢＬＫは、例えば図１１に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。また、導電層１１０のＸ方向の一端部には、Ｚ方向に延伸するコンタクト電極ＣＣが設けられている。
導電層１１０の下方には、例えば図１１に示す様に、導電層１１１が設けられている。導電層１１１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、絶縁層１０１が設けられている。
導電層１１１の下方には、導電層１１２が設けられている。導電層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１２は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層１１２及び導電層１１１の間には、絶縁層１０１が設けられている。
導電層１１２は、ソース線ＳＬ（図５）として機能する。導電層１１２は、例えば、メモリセルアレイ領域ＲＭＣＡ（図１０）に含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
導電層１１１は、ソース側選択ゲート線ＳＧＳｂ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳｂのゲート電極として機能する。導電層１１１は、メモリブロックＢＬＫ毎に電気的に独立している。
また、複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図５）及びこれに接続された複数のメモリセルＭＣ（図５）のゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図５）のゲート電極として機能する。例えば図１２に例示する様に、これら複数の導電層１１０のＹ方向の幅ＹＳＧＤは、その他の導電層１１０のＹ方向の幅ＹＷＬよりも小さい。また、Ｙ方向において隣り合う２つの導電層１１０の間には、例えば図１２に例示する様に、上述したストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
半導体柱１２０は、例えば図１２に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、１つのメモリストリングＭＳ（図５）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体柱１２０は、例えば図１１に示す様に、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。
半導体柱１２０の外周面は、それぞれ、複数の導電層１１０及び導電層１１１によって囲まれており、これら複数の導電層１１０及び導電層１１１と対向している。半導体柱１２０の下端は、導電層１１２に接続されている。半導体柱１２０の上端は、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１、コンタクトＣｈ，Ｖｙを介して、ビット線ＢＬに接続されている。ビット線ＢＬは、Ｙ方向に延伸し、Ｘ方向に並ぶ。
ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図１３に示す様に、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０と導電層１１２との接触部を除く半導体柱１２０の外周面に沿ってＺ方向に延伸する。
尚、図１３には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
［メモリセルＭＣのしきい値電圧］
次に、図１４を参照して、メモリセルＭＣのしきい値電圧について説明する。
図１４（ａ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図１４（ｂ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の一例を示す表である。図１４（ｃ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の他の例を示す表である。
図１４（ａ）の例では、メモリセルＭＣのしきい値電圧が、８通りのステートに制御されている。Ｅｒステートに制御されたメモリセルＭＣのしきい値電圧は、消去ベリファイ電圧ＶＶＦＹＥｒより小さい。また、例えば、Ａステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＡより大きく、ベリファイ電圧ＶＶＦＹＢより小さい。また、例えば、Ｂステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＢより大きく、ベリファイ電圧ＶＶＦＹＣより小さい。以下同様に、Ｃステート～Ｆステートに制御されたメモリセルＭＣのしきい値電圧は、それぞれ、ベリファイ電圧ＶＶＦＹＣ～ベリファイ電圧ＶＶＦＹＦより大きく、ベリファイ電圧ＶＶＦＹＤ～ベリファイ電圧ＶＶＦＹＧより小さい。また、例えば、Ｇステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＧより大きく、読出パス電圧ＶＲＥＡＤより小さい。
また、図１４（ａ）の例では、Ｅｒステートに対応するしきい値分布とＡステートに対応するしきい値分布との間に、読出電圧ＶＣＧＡＲが設定されている。また、Ａステートに対応するしきい値分布とＢステートに対応するしきい値分布との間に、読出電圧ＶＣＧＢＲが設定されている。以下同様に、Ｂステートに対応するしきい値分布とＣステートに対応するしきい値分布との間～Ｆステートに対応するしきい値分布とＧステートに対応するしきい値分布との間に、それぞれ、読出電圧ＶＣＧＣＲ～読出電圧ＶＣＧＧＲが設定されている。
例えば、Ｅｒステートは、最も低いしきい値電圧に対応している。ＥｒステートのメモリセルＭＣは、例えば、消去状態のメモリセルＭＣである。ＥｒステートのメモリセルＭＣには、例えば、データ“１１１”が割り当てられる。
また、Ａステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＡステートのメモリセルＭＣには、例えば、データ“１０１”が割り当てられる。
また、Ｂステートは、上記Ａステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＢステートのメモリセルＭＣには、例えば、データ“００１”が割り当てられる。
以下同様に、図中のＣステート～Ｇステートは、Ｂステート～Ｆステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらのステートのメモリセルＭＣには、例えば、データ“０１１”，“０１０”，“１１０”，“１００”，“０００”が割り当てられる。
尚、図１４（ｂ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧ＶＣＧＤＲによって判別可能であり、中位ビットのデータは３つの読出電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＦＲによって判別可能であり、上位ビットのデータは３つの読出電圧ＶＣＧＢＲ，ＶＣＧＥＲ，ＶＣＧＧＲによって判別可能である。
尚、メモリセルＭＣに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。
例えば、図１４（ｃ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧ＶＣＧＤＲによって判別可能であり、中位ビットのデータは２つの読出電圧ＶＣＧＢＲ，ＶＣＧＦＲによって判別可能であり、上位ビットのデータは４つの読出電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＥＲ，ＶＣＧＧＲによって判別可能である。
［読出動作］
次に、本実施形態に係る半導体記憶装置の読出動作について説明する。
図１５は、読出動作について説明するためのタイミングチャートである。
図１５には、読出動作に際してメモリダイＭＤに入力されるコマンドセットＣＳＲを例示している。このコマンドセットＣＳＲは、データ００ｈ，Ａ１０１，Ａ１０２，Ａ１０３，Ａ１０４，Ａ１０５及びデータ３０ｈを含む。
タイミングｔ１０１において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤＣＭＤとしてデータ００ｈを入力する。即ち、データ信号入出力端子ＤＱ０～ＤＱ７の電圧をデータ００ｈの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。データ００ｈは、読出動作の開始時に入力されるコマンドである。
タイミングｔ１０２において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＡ１０１を入力する。即ち、データ信号入出力端子ＤＱ０～ＤＱ７の電圧をデータＡ１０１の各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。データＡ１０１は、カラムアドレスＣＡの一部である。
タイミングｔ１０３において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＡ１０２を入力する。データＡ１０２は、カラムアドレスＣＡの一部である。
タイミングｔ１０４において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＡ１０３を入力する。データＡ１０３は、ロウアドレスＲＡの一部である。データＡ１０３は、例えば、ブロックアドレスと、ページアドレスと、を含む。ブロックアドレスは、メモリブロックＢＬＫ（図５）を特定するデータである。ページアドレスは、ストリングユニットＳＵ及びワード線ＷＬを特定するデータである。
タイミングｔ１０５において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＡ１０４を入力する。データＡ１０４は、ロウアドレスＲＡの一部である。データＡ１０４は、例えば、ブロックアドレス及びページアドレスを含む。
タイミングｔ１０６において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＡ１０５を入力する。データＡ１０５は、チップアドレスを含む。チップアドレスは、コントローラダイＣＤによって制御される複数のメモリダイＭＤから一のメモリダイＭＤを特定するデータである。
タイミングｔ１０７において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤＣＭＤとしてデータ３０ｈを入力する。データ３０ｈは、読出動作に関するコマンドセットＣＳＲの入力が終了したことを示すコマンドである。
タイミングｔ１０８において、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいて読出動作が実行される。
タイミングｔ１０９において、メモリダイＭＤにおける読出動作が終了する。また、端子ＲＹ／／ＢＹが“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。
図１６は、読出動作について説明するための模式的な断面図である。図１７は、読出動作について説明するためのタイミングチャートである。尚、以下の説明においては、各メモリセルＭＣが複数ビットのデータを記憶し、読出動作に際して複数通りの読出電圧が使用される例について説明する。
尚、特に異なる説明がない限り、動作の対象となっているストリングユニットＳＵに対応するドレイン側選択ゲート線ＳＧＤのみを説明する。また、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬＳと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬＵと呼ぶ場合がある。また、以下の説明では、動作の対象となっているストリングユニットＳＵに含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬＳに接続されたもの（以下、「選択メモリセルＭＣ」と呼ぶ場合がある。）に対して読出動作を実行する例について説明する。また、以下の説明では、この様な複数の選択メモリセルＭＣを含む構成を、選択ページＰＧと呼ぶ場合がある。
読出動作のタイミングｔ１２１においては、例えば図１７に示す様に、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに読出パス電圧ＶＲＥＡＤを供給して、全てのメモリセルＭＣをＯＮ状態とする。また、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電圧ＶＳＧを供給する。電圧ＶＳＧは、選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域に電子のチャネルが形成され、これによって選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）がＯＮ状態となる程度の大きさを有する。
読出動作のタイミングｔ１２２においては、選択ワード線ＷＬＳに、所定の読出電圧ＶＣＧＲを供給する。所定の読出電圧ＶＣＧＲは、図１４を参照して説明した読出電圧ＶＣＧＡＲ～ＶＣＧＧＲのいずれかである。これにより、例えば図１６に示す様に、一部の選択メモリセルＭＣはＯＮ状態となり、残りの選択メモリセルＭＣはＯＦＦ状態となる。
また、タイミングｔ１２２においては、例えば、ビット線ＢＬの充電等を行う。
読出動作のタイミングｔ１２３～タイミングｔ１２４においては、例えば図１７に示す様に、センス動作を実行する。即ち、センスアンプモジュールＳＡＭ（図４）によって、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、このメモリセルＭＣの状態を示すデータを取得する。
読出動作のタイミングｔ１２５においては、選択ワード線ＷＬＳに、他の読出電圧ＶＣＧＲ（図１４を参照して説明した読出電圧ＶＣＧＡＲ～ＶＣＧＧＲのいずれか）を供給する。これにより、一部の選択メモリセルＭＣはＯＮ状態となり、残りの選択メモリセルＭＣはＯＦＦ状態となる。
読出動作のタイミングｔ１２６～タイミングｔ１２７においては、例えば図１７に示す様に、センス動作を実行し、メモリセルＭＣの状態を示すデータを取得する。
読出動作のタイミングｔ１２７においては、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに読出パス電圧ＶＲＥＡＤを供給して、全てのメモリセルＭＣをＯＮ状態とする。また、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電圧ＶＳＧを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）をＯＮ状態とする。
読出動作のタイミングｔ１２８においては、選択ワード線ＷＬＳ、非選択ワード線ＷＬＵ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。
尚、読出動作においては、上記メモリセルＭＣの状態を示すデータにＡＮＤ、ＯＲ等の演算処理が実行され、これによってメモリセルＭＣに記録されていたデータが算出される。
［書込動作］
次に、本実施形態に係る半導体記憶装置の書込動作について説明する。
図１８は、書込動作について説明するためのタイミングチャートである。
図１８には、書込動作に際してメモリダイＭＤに入力されるコマンドセットＣＳＷを例示している。このコマンドセットＣＳＷは、データ８０ｈ，Ａ２０１，Ａ２０２，Ａ２０３，Ａ２０４，Ａ２０５，Ｄ２０１，Ｄ２０２～Ｄ２ＸＸ及びデータ１０ｈを含む。
タイミングｔ２０１において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤＣＭＤとしてデータ８０ｈを入力する。データ８０ｈは、書込動作の開始時に入力されるコマンドである。
タイミングｔ２０２において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＡ２０１を入力する。データＡ２０１は、カラムアドレスＣＡの一部である。
タイミングｔ２０３において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＡ２０２を入力する。データＡ２０２は、カラムアドレスＣＡの一部である。
タイミングｔ２０４において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＡ２０３を入力する。データＡ２０３は、ロウアドレスＲＡの一部である。データＡ２０３は、例えば、ブロックアドレスと、ページアドレスと、を含む。
タイミングｔ２０５において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＡ２０４を入力する。データＡ２０４は、ロウアドレスＲＡの一部である。データＡ２０４は、例えば、ブロックアドレス及びページアドレスを含む。
タイミングｔ２０６において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＡ２０５を入力する。データＡ２０５は、例えば、チップアドレスを含む。
タイミングｔ２０７において、コントローラダイＣＤはメモリダイＭＤに、ユーザデータとしてデータＤ２０１を入力する。即ち、データ信号入出力端子ＤＱ０～ＤＱ７の電圧をデータＤ２０１の各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、トグル信号入出力端子ＤＱＳ，／ＤＱＳの入力信号を切り替える（トグルさせる）。データＤ２０１は、書込動作によってメモリセルＭＣに書き込まれるユーザデータのうちの８ビット分のデータである。
タイミングｔ２０８において、コントローラダイＣＤはメモリダイＭＤに、ユーザデータとしてデータＤ２０２を入力する。データＤ２０２は、書込動作によってメモリセルＭＣに書き込まれるユーザデータのうちの８ビット分のデータである。以下同様に、コントローラダイＣＤはメモリダイＭＤにユーザデータとして８ビットずつデータを入力する。
タイミングｔ２０９において、コントローラダイＣＤはメモリダイＭＤに、ユーザデータとしてデータＤ２ＸＸを入力する。データＤ２ＸＸは、書込動作によってメモリセルＭＣに書き込まれるユーザデータのうちの８ビット分のデータである。
タイミングｔ２１０において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤＣＭＤとしてデータ１０ｈを入力する。データ１０ｈは、書込動作に関するコマンドセットＣＳＷの入力が終了したことを示すコマンドである。
タイミングｔ２１１において、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいて書込動作が実行される。
タイミングｔ２１２において、メモリダイＭＤにおける書込動作が終了する。また、端子ＲＹ／／ＢＹが“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。
タイミングｔ２１３において、コントローラダイＣＤはメモリダイＭＤに、例えば、コマンドデータＤＣＭＤとしてデータ７０ｈを入力する。データ７０ｈは、ステータスレジスタＳＴＲ（図４）にラッチされたステータスデータの出力を要求するコマンドである。
タイミングｔ２１４において、コントローラダイＣＤはメモリダイＭＤから、例えば、データＤ２１１を出力させる。データＤ２１１は、ステータスデータである。
図１９は、書込動作について説明するためのフローチャートである。図２０は、書込動作に含まれるプログラム動作について説明するための模式的な断面図である。図２１は、書込動作に含まれるベリファイ動作について説明するための模式的な断面図である。図２２は、書込動作について説明するためのタイミングチャートである。
尚、以下の説明では、選択ページＰＧに対応する複数の選択メモリセルＭＣに対して書込動作を実行する例について説明する。
ステップＳ１０１においては、例えば図１９に示す様に、ループ回数ｎＷが１に設定される。ループ回数ｎＷは、書込ループの回数を示す変数である。この動作は、例えば、図２２のタイミングｔ２１１に実行される。
ステップＳ１０２においては、プログラム動作が実行される。プログラム動作は、選択ワード線ＷＬＳにプログラム電圧を供給してメモリセルＭＣのしきい値電圧を増大させる動作である。この動作は、例えば、図２２のタイミングｔ２２１からタイミングｔ２２６にかけて実行される。
プログラム動作のタイミングｔ２２１においては、例えば、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うものに接続されたビット線ＢＬＷに電圧ＶＳＲＣを供給し、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行わないものに接続されたビット線ＢＬＰに電圧ＶＤＤを供給する。以下、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うものを「書込メモリセルＭＣ」と呼び、しきい値電圧の調整を行わないものを「禁止メモリセルＭＣ」と呼ぶ場合がある。
プログラム動作のタイミングｔ２２２においては、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに書込パス電圧ＶＰＡＳＳが供給される。また、ドレイン側選択ゲート線ＳＧＤに、電圧ＶＳＧＤが供給される。書込パス電圧ＶＰＡＳＳは、読出パス電圧ＶＲＥＡＤと同程度の大きさを有していても良いし、読出パス電圧ＶＲＥＡＤより大きくても良い。電圧ＶＳＧＤは、電圧ＶＳＧよりも小さく、ビット線ＢＬの電圧に応じてドレイン側選択トランジスタＳＴＤがＯＮ状態又はＯＦＦ状態となる程度の大きさを有する。
プログラム動作のタイミングｔ２２４においては、選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳよりも大きい。
ここで、例えば図２０に示す様に、ビット線ＢＬＷに接続された半導体柱１２０のチャネルには、電圧ＶＳＲＣが供給されている。この様な半導体柱１２０と選択ワード線ＷＬＳとの間には、比較的大きい電界が発生する。これにより、半導体柱１２０のチャネル中の電子がトンネル絶縁膜１３１（図１３）を介して電荷蓄積膜１３２（図１３）中にトンネルする。これにより、書込メモリセルＭＣのしきい値電圧は増大する。
また、ビット線ＢＬＰに接続された半導体柱１２０のチャネルは、電気的にフローティング状態となっており、このチャネルの電位は非選択ワード線ＷＬＵとの容量結合によって書込パス電圧ＶＰＡＳＳ程度まで上昇している。この様な半導体柱１２０と選択ワード線ＷＬＳとの間には、上記した電界よりも小さい電界しか発生しない。従って、半導体柱１２０のチャネル中の電子が電荷蓄積膜１３２（図１３）中にトンネルしない。従って、禁止メモリセルＭＣのしきい値電圧は増大しない。
プログラム動作のタイミングｔ２２５においては、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに書込パス電圧ＶＰＡＳＳを供給する。
プログラム動作のタイミングｔ２２６においては、選択ワード線ＷＬＳ、非選択ワード線ＷＬＵ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。
ステップＳ１０３（図１９）では、ベリファイ動作を行う。
ベリファイ動作のタイミングｔ２３１においては、例えば図２２に示す様に、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに読出パス電圧ＶＲＥＡＤを供給して、全てのメモリセルＭＣをＯＮ状態とする。また、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電圧ＶＳＧを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）をＯＮ状態とする。
ベリファイ動作のタイミングｔ２３２においては、選択ワード線ＷＬＳに、所定のベリファイ電圧ＶＶＦＹを供給する。所定のベリファイ電圧ＶＶＦＹは、図１４を参照して説明したベリファイ電圧ＶＶＦＹＡ～ＶＶＦＹＧのいずれかである。これにより、例えば図２１に示す様に、一部の選択メモリセルＭＣはＯＮ状態となり、残りの選択メモリセルＭＣはＯＦＦ状態となる。
また、タイミングｔ２３２においては、例えば、ビット線ＢＬの充電等を行う。この際、例えば、特定のステートに対応するメモリセルＭＣに接続されたビット線ＢＬに電圧ＶＢＬ＋ＶＳＲＣを供給し、その他のビット線ＢＬには電圧ＶＳＲＣを供給する。
ベリファイ動作のタイミングｔ２３３～タイミングｔ２３４においては、例えば図２２に示す様に、センス動作を実行し、このメモリセルＭＣの状態を示すデータを取得する。
ベリファイ動作のタイミングｔ２３７～タイミングｔ２３９においては、他のステートのメモリセルＭＣについて、タイミングｔ２３２～タイミングｔ２３４と同様の処理を行う。
ベリファイ動作のタイミングｔ２４２～タイミングｔ２４４においては、他のステートのメモリセルＭＣについて、タイミングｔ２３２～タイミングｔ２３４と同様の処理を行う。
ベリファイ動作のタイミングｔ２４８においては、選択ワード線ＷＬＳ、非選択ワード線ＷＬＵ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。
その後、取得したデータを図示しないカウンタ回路に転送する。カウンタ回路は、しきい値電圧が目標値に到達したメモリセルＭＣの数、又は、しきい値電圧が目標値に到達していないメモリセルＭＣの数を計数する。
尚、図２２の例では、ベリファイ動作において選択ワード線ＷＬＳに３通りのベリファイ電圧ＶＶＦＹが供給される例を示した。しかしながら、ベリファイ動作において選択ワード線ＷＬＳに供給されるベリファイ電圧ＶＶＦＹの数は、２通り以下でも良いし、４通り以上でも良いし、ループ回数ｎＷに応じて変化しても良い。
ステップＳ１０４（図１９）では、ベリファイ動作の結果を判定する。例えば、上記カウンタ回路を参照して、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数以上であった場合等にはベリファイＦＡＩＬと判定し、ステップＳ１０５に進む。一方、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数以下であった場合等にはベリファイＰＡＳＳと判定し、ステップＳ１０７に進む。
ステップＳ１０５では、ループ回数ｎＷが所定の回数ＮＷに達したか否かを判定する。達していなかった場合にはステップＳ１０６に進む。達していた場合にはステップＳ１０８に進む。
ステップＳ１０６では、ループ回数ｎＷに１を加算して、ステップＳ１０２に進む。また、ステップＳ１０６では、例えば、プログラム電圧ＶＰＧＭに所定の電圧ΔＶを加算する。従って、プログラム電圧ＶＰＧＭは、ループ回数ｎＷの増大と共に増大する。
ステップＳ１０７では、ステータスレジスタＳＴＲ（図４）に、書込動作が正常に終了した旨のステータスデータＤＳＴを格納し、書込動作を終了する。尚、ステータスデータＤＳＴは、ステータスリード動作によってコントローラダイＣＤ（図１）に出力される。
ステップＳ１０８では、ステータスレジスタＳＴＲ（図４）に、書込動作が正常に終了しなかった旨のステータスデータＤＳＴを格納し、書込動作を終了する。
［消去動作］
次に、本実施形態に係る半導体記憶装置の消去動作について説明する。
図２３は、消去動作について説明するためのタイミングチャートである。
図２３には、消去動作に際してメモリダイＭＤに入力されるコマンドセットＣＳＥを例示している。このコマンドセットＣＳＥは、データ６０ｈ，Ａ３０１，Ａ３０２，Ａ３０３及びデータＤ０ｈを含む。
タイミングｔ３０１において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤＣＭＤとしてデータ６０ｈを入力する。データ６０ｈは、消去動作の開始時に入力されるコマンドである。
タイミングｔ３０２において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＡ３０１を入力する。データＡ３０１は、ロウアドレスＲＡの一部である。データＡ３０１は、例えば、ブロックアドレスを含む。
タイミングｔ３０３において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＡ３０２を入力する。データＡ３０２は、ロウアドレスＲＡの一部である。データＡ３０２は、例えば、ブロックアドレス及びページアドレスを含む。
タイミングｔ３０４において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤとしてデータＡ３０３を入力する。データＡ３０３は、チップアドレスを含む。
タイミングｔ３０５において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤＣＭＤとしてデータＤ０ｈを入力する。データＤ０ｈは、消去動作に関するコマンドセットＣＳＥの入力が終了したことを示すコマンドである。
タイミングｔ３０６において、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいて消去動作が実行される。
タイミングｔ３０７において、メモリダイＭＤにおける消去動作が終了する。また、端子ＲＹ／／ＢＹが“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。
タイミングｔ３０８において、コントローラダイＣＤはメモリダイＭＤに、例えば、コマンドデータＤＣＭＤとしてデータ７０ｈを入力する。
タイミングｔ３０９において、コントローラダイＣＤはメモリダイＭＤから、例えば、データＤ３０１を出力させる。データＤ３０１は、ステータスデータである。
図２４は、消去動作について説明するためのフローチャートである。図２５は、消去動作に含まれる消去動作について説明するための模式的な断面図である。図２６は、消去動作に含まれる消去ベリファイ動作について説明するための模式的な断面図である。図２７は、消去動作について説明するためのタイミングチャートである。
尚、以下の説明では、動作の対象となっているメモリブロックＢＬＫに対して消去動作を実行する例について説明する。
ステップＳ２０１においては、例えば図２４に示す様に、ループ回数ｎＥが１に設定される。ループ回数ｎＥは、消去ループの回数を示す変数である。この動作は、例えば、図２７のタイミングｔ３０６に実行される。
ステップＳ２０２においては、消去動作が実行される。消去動作は、ワード線ＷＬに消去電圧を供給してメモリセルＭＣのしきい値電圧を減少させる動作である。この動作は、例えば、図２７のタイミングｔ３２１からタイミングｔ３２２にかけて実行される。
消去動作のタイミングｔ３２１においては、例えば図２５に示す様に、ワード線ＷＬに接地電圧ＶＳＳが供給される。また、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧ´が供給され、ソース側選択ゲート線ＳＧＳに電圧ＶＳＧ´´が供給される。電圧ＶＳＧ´は、ドレイン側選択トランジスタＳＴＤがＯＦＦ状態となる程度の大きさを有する。電圧ＶＳＧ´´は、ソース側選択トランジスタＳＴＳのチャネル領域に正孔のチャネルが形成され、これによってソース側選択トランジスタＳＴＳがＯＮ状態となる程度の大きさを有する。
また、消去動作のタイミングｔ３２１においては、ソース線ＳＬに消去電圧ＶＥＲＡを供給する。
ステップＳ２０３（図２４）では、消去ベリファイ動作を行う。
消去ベリファイ動作のタイミングｔ３２３においては、例えば図２６に示す様に、ワード線ＷＬに消去ベリファイ電圧ＶＶＦＹＥｒを供給する。また、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電圧ＶＳＧを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）をＯＮ状態とする。
消去ベリファイ動作のタイミングｔ３２４においては、選択ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。
その後、取得したデータを図示しないカウンタ回路に転送する。カウンタ回路は、しきい値電圧が目標値に到達したメモリセルＭＣの数、又は、しきい値電圧が目標値に到達していないメモリセルＭＣの数を計数する。
ステップＳ２０４（図２４）では、消去ベリファイ動作の結果を判定する。例えば、上記カウンタ回路を参照して、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数以上であった場合等にはベリファイＦＡＩＬと判定し、ステップＳ２０５に進む。一方、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数以下であった場合等にはベリファイＰＡＳＳと判定し、ステップＳ２０７に進む。
ステップＳ２０５では、ループ回数ｎＥが所定の回数ＮＥに達したか否かを判定する。達していなかった場合にはステップＳ２０６に進む。達していた場合にはステップＳ２０８に進む。
ステップＳ２０６では、ループ回数ｎＥに１を加算して、ステップＳ２０２に進む。また、ステップＳ２０６では、例えば、消去電圧ＶＥＲＡに所定の電圧ΔＶを加算する。従って、消去電圧ＶＥＲＡは、ループ回数ｎＥの増大と共に増大する。
ステップＳ２０７では、ステータスレジスタＳＴＲ（図４）に、消去動作が正常に終了した旨のステータスデータＤＳＴを格納し、消去動作を終了する。尚、ステータスデータＤＳＴは、ステータスリード動作によってコントローラダイＣＤ（図１）に出力される。
ステップＳ２０８では、ステータスレジスタＳＴＲ（図４）に、消去動作が正常に終了しなかった旨のステータスデータＤＳＴを格納し、消去動作を終了する。
［電荷シェア動作］
図１７を参照して説明した様に、読出動作のタイミングｔ１２１～タイミングｔ１２２においては、選択されたメモリブロックＢＬＫに含まれる全てのワード線ＷＬを読出パス電圧ＶＲＥＡＤに充電する。また、図２２を参照して説明した様に、読出動作のタイミングｔ２２１～タイミングｔ２２２においては、選択されたメモリブロックＢＬＫに含まれる全てのワード線ＷＬを書込パス電圧ＶＰＡＳＳに充電する。また、図２７を参照して説明した様に、消去動作のタイミングｔ３２１においては、ソース線ＳＬを消去電圧ＶＥＲＡに充電する。
ここで、半導体記憶装置の高集積化に伴い、Ｚ方向に積層された導電層１１０（図１１）の数が増大しつつある。これに伴い、ワード線ＷＬ又はソース線ＳＬの充電に必要な電荷量が増大し、電源電圧ＶＣＣが供給されるパッド電極Ｐに流れる動作電流が増大しつつある。これに伴い、消費電力及び発熱量が増大してしまう場合がある。この様な動作電流を削減するためには、例えば、ワード線ＷＬ又はソース線ＳＬの充電時間を長くして、単位時間当たりに移動する電荷量を削減することも可能である。しかしながら、この様な場合には、読出動作に要する時間が長くなってしまう場合がある。
そこで、本実施形態においては、読出動作、書込動作又は消去動作の終了後、これらの動作に使用した電荷を、次に実行される読出動作、書込動作又は消去動作に利用する。これにより、読出動作、書込動作又は消去動作の実行に必要な電荷量を大幅に削減し、動作電流を大幅に削減することが可能である。
［メモリダイＭＤ間の電荷シェア動作］
［ワード線ＷＬ－ワード線ＷＬ間の電荷シェア動作］
次に、図２８を参照して、メモリダイＭＤ間で、ワード線ＷＬ－ワード線ＷＬ間の電荷シェアを実行する動作について説明する。図２８は、本実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。ただし、図２８には、２つのメモリダイＭＤを、メモリダイＭＤＡ及びメモリダイＭＤＢとして示している。
また、メモリダイＭＤＡに対応するワード線ＷＬであって、読出動作等が実行されるメモリブロックＢＬＫに対応するものを、ワード線ＷＬＭＤＡとして示している。また、メモリダイＭＤＡに対応するソース線ＳＬであって、読出動作等が実行されるメモリブロックＢＬＫに対応するものを、ソース線ＳＬＭＤＡとして示している。
また、メモリダイＭＤＢに対応するワード線ＷＬであって、読出動作等が実行されるメモリブロックＢＬＫに対応するものを、ワード線ＷＬＭＤＢとして示している。また、メモリダイＭＤＢに対応するソース線ＳＬであって、読出動作等が実行されるメモリブロックＢＬＫに対応するものを、ソース線ＳＬＭＤＢとして示している。
また、図２８では、例えば図５の例と異なり、メモリセルＭＣをキャパシタＣＭＣとして例示している。キャパシタＣＭＣは、メモリセルＭＣのゲート電極を一方の電極とし、メモリセルＭＣのチャネル領域を他方の電極とするキャパシタである。
また、図２８では、説明の便宜上、ソース線ＳＬＭＤＡ及びソース線ＳＬＭＤＢに接地電圧ＶＳＳが供給されている例を示している。また、図２８では、各回路の構成を簡略化して示している。
例えば、メモリダイＭＤＡにおいて読出動作を実行する場合、図１７を参照して説明したタイミングｔ１２１～タイミングｔ１２２の間に、ワード線ＷＬＭＤＡの充電を行う。この際、図２８のキャパシタＣＭＣのうち、ワード線ＷＬＭＤＡに接続されたもの全てが充電される。
例えば、メモリダイＭＤＡとメモリダイＭＤＢとの間で電荷シェア動作を実行した場合、メモリダイＭＤＡ及びメモリダイＭＤＢにおいて、信号線ＳＷ２の電圧が“Ｈ”状態となる。これに伴い、全てのワード線ＷＬＭＤＡが、電圧ＶＰＰに対応するパッド電極Ｐと導通する。同様に、全てのワード線ＷＬＭＤＢが、電圧ＶＰＰに対応するパッド電極Ｐと導通する。これに伴い、ワード線ＷＬＭＤＡ中の電荷の半分程度が、ワード線ＷＬＭＤＢ中に移動する。その後、ワード線ＷＬＭＤＡと、ワード線ＷＬＭＤＢとが、電気的に切り離される。
電荷シェア動作の実行後、ワード線ＷＬＭＤＡ中の電荷は放電される。一方、ワード線ＷＬＭＤＢ中の電荷は、読出動作等に利用される。
次に、図２９～図３１を参照し、メモリダイＭＤ間で、ワード線ＷＬ－ワード線ＷＬ間の電荷シェアを実行する動作について、より詳細に説明する。図２９は、同電荷シェア動作について説明するための模式的な波形図である。図３０及び図３１は、図２９に記載したコマンドセットＣＳ１及びコマンドセットＣＳ２について説明するための模式的な波形図である。
尚、図２９では、メモリダイＭＤＡに対応するドレイン側選択ゲート線ＳＧＤであって、読出動作が実行されるメモリブロックＢＬＫに対応するものを、ドレイン側選択ゲート線ＳＧＤＭＤＡとして示している。また、メモリダイＭＤＢに対応するドレイン側選択ゲート線ＳＧＤであって、読出動作が実行されるメモリブロックＢＬＫに対応するものを、ドレイン側選択ゲート線ＳＧＤＭＤＢとして示している。
図２９の例では、タイミングｔ４１１において、コントローラダイＣＤがメモリダイＭＤＡに、コマンドセットＣＳ１及びコマンドセットＣＳＲを入力する。例えば、図３０に示す様に、コマンドデータＤＣＭＤとしてデータＸ１ｈを入力する。データＸ１ｈは、読出動作等の実行後、電荷シェアを実行する場合に入力されるコマンドである。また、アドレスデータＤＡＤＤとしてデータＡｄｄ１を入力する。データＡｄｄ１は、例えば、ワード線ＷＬＭＤＡに対応するチップアドレス、ブロックアドレス等を含む。
タイミングｔ４１１～タイミングｔ４１８では、メモリダイＭＤＡにおいて読出動作が実行される。タイミングｔ４１１～タイミングｔ４１８におけるメモリダイＭＤＡの動作は、図１７のタイミングｔ１２１～タイミングｔ１２８を参照して説明した動作と同様に実行される。
尚、図１７では図示を省略していたものの、タイミングｔ４１１においては、内部信号／Ｃａｃｈｅ Ｂｕｓｙの電圧が“Ｈ”状態から“Ｌ”状態に立ち下がる。内部信号／Ｃａｃｈｅ Ｂｕｓｙは、ステータスリード等によって読み出すことが可能である。
タイミングｔ４１８において、メモリダイＭＤＡは、待機モードに設定される。待機モードにおいては、ワード線ＷＬＭＤＡの電圧が、読出パス電圧ＶＲＥＡＤに維持される。また、本実施形態に係る待機モードにおいては、ワード線ＷＬＭＤＡと電圧生成ユニットｖｇ２（図６）との間の電流経路に設けられた複数のトランジスタＴＷＬＵ、ＴＤＲＶ４がＯＮ状態となる。例えば、本実施形態に係る読出待機モードにおいては、読出動作が終了しても、信号線ＢＬＫＳＥＬの電圧が“Ｈ”状態に維持される。また、本実施形態に係る待機モードにおいては、選択ゲート線ＳＧの電圧を調整して、ワード線ＷＬＭＤＡに対応するメモリセルＭＣを、ビット線ＢＬ及びソース線ＳＬから電気的に切り離す。例えば、図２９の例では、ドレイン側選択ゲート線ＳＧＤＭＤＡの電圧が、接地電圧ＶＳＳに立ち下がっており、これにより、ワード線ＷＬＭＤＡに対応するメモリセルＭＣを、ビット線ＢＬから電気的に切り離している。また、本実施形態に係る読出待機モードにおいては、読出動作が終了しても、内部信号／Ｃａｃｈｅ Ｂｕｓｙの電圧が、“Ｌ”状態に維持される。
また、図２９の例では、タイミングｔ４１９において、コントローラダイＣＤがメモリダイＭＤＢに、コマンドセットＣＳ２及びコマンドセットＣＳＲを入力する。例えば、図３１に示す様に、コマンドデータＤＣＭＤとしてデータＸ２ｈを入力する。データＸ２ｈは、電荷シェアを実行する場合に入力されるコマンドである。また、アドレスデータＤＡＤＤとしてデータＡｄｄ２を入力する。データＡｄｄ２は、例えば、ワード線ＷＬＭＤＢに対応するチップアドレス、ブロックアドレス等を含む。
タイミングｔ４１９において、待機モードが解除される。また、電荷シェア動作が実行される。これに伴い、メモリダイＭＤＡにおける信号線ＳＷ２の電圧、及び、メモリダイＭＤＡにおける信号線ＳＷ２の電圧が、“Ｌ”状態から“Ｈ”状態に立ち上がる。また、選択ゲート線（ＳＧＤ，ＳＧＳ，ＳＧＳｂ）の電圧を調整して、ワード線ＷＬＭＤＡ，ＷＬＭＤＢに対応するメモリセルＭＣを、ビット線ＢＬ及びソース線ＳＬの少なくとも一方と導通させる。例えば、図２９の例では、ドレイン側選択ゲート線ＳＧＤＭＤＡ，ＳＧＤＭＤＢの電圧が、上記電圧ＶＳＧに立ち上がっている。これにより、図２８を参照して説明した様に、ワード線ＷＬＭＤＡ中の電荷が、メモリダイＭＤＡにおけるパッド電極Ｐ、及び、メモリダイＭＤＢにおけるパッド電極Ｐを介して、ワード線ＷＬＭＤＢ中に移動する。また、タイミングｔ４２１において、信号線ＳＷ２の電圧が、“Ｈ”状態から“Ｌ”状態に立ち下がる。これにより、ワード線ＷＬＭＤＡとワード線ＷＬＭＤＢとが、電気的に切り離される。尚、タイミングｔ４１９からタイミングｔ４２１までの時間は、十分短くても良い。例えば、このタイミングにおいて、ワード線ＷＬＭＤＢの電圧は、１／２ＶＲＥＡＤ程度の大きさに収束しなくても良い。
タイミングｔ４２１～タイミングｔ４２８では、メモリダイＭＤＢにおいて読出動作が実行される。タイミングｔ４２１～タイミングｔ４２８におけるメモリダイＭＤＢの動作は、図１７のタイミングｔ１２１～タイミングｔ１２８を参照して説明した動作と同様に実行される。ただし、図１７のタイミングｔ１２１～タイミングｔ１２２では、ワード線ＷＬの電圧を、接地電圧ＶＳＳから読出パス電圧ＶＲＥＡＤまで充電していた。一方、図２９のタイミングｔ４２１～タイミングｔ４２２では、ワード線ＷＬＭＤＢの電圧を、読出パス電圧ＶＲＥＡＤの半分程度の電圧から、読出パス電圧ＶＲＥＡＤまで充電している。
尚、図２８及び図２９には、読出動作の際に蓄積した電荷の一部を、次に実行される読出動作に利用する例を示した。しかしながら、例えば、読出動作の際に蓄積した電荷の一部を、次に実行される書込動作に利用しても良い。また、書込動作の際に蓄積した電荷の一部を、次に実行される読出動作又は書込動作に利用しても良い。
［ワード線ＷＬ－ソース線ＳＬ間の電荷シェア動作］
次に、図３２を参照して、メモリダイＭＤ間で、ワード線ＷＬ－ソース線ＳＬ間の電荷シェアを実行する動作について説明する。図３２は、本実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。
図３２に例示する電荷シェア動作は、基本的には、図２８を参照して説明した電荷シェア動作と同様に実行される。ただし、図３２の例では、電荷シェア動作を実行した場合に、全てのワード線ＷＬＭＤＡが、電圧ＶＰＰに対応するパッド電極Ｐと導通する。また、ソース線ＳＬＭＤＢが、電圧ＶＰＰに対応するパッド電極Ｐと導通する。これに伴い、ワード線ＷＬＭＤＡ中の電荷の半分程度が、ソース線ＳＬＭＤＢ中に移動する。その後、ワード線ＷＬＭＤＡと、ソース線ＳＬＭＤＢとが、電気的に切り離される。
電荷シェア動作の実行後、ワード線ＷＬＭＤＡ中の電荷は放電される。一方、ソース線ＳＬＭＤＢ中の電荷は、消去動作等に利用される。
次に、図３３を参照し、メモリダイＭＤ間で、ワード線ＷＬ－ソース線ＳＬ間の電荷シェアを実行する動作について、より詳細に説明する。図３３は、同電荷シェア動作について説明するための模式的な波形図である。
尚、図３３では、メモリダイＭＤＡに対応するドレイン側選択ゲート線ＳＧＤであって、読出動作が実行されるメモリブロックＢＬＫに対応するものを、ドレイン側選択ゲート線ＳＧＤＭＤＡとして示している。また、メモリダイＭＤＢに対応するソース側選択ゲート線ＳＧＳであって、消去動作が実行されるメモリブロックＢＬＫに対応するものを、ソース側選択ゲート線ＳＧＳＭＤＢとして示している。
図３３に例示する電荷シェア動作は、基本的には、図２９を参照して説明した電荷シェア動作と同様に実行される。
ただし、図３３の例では、タイミングｔ４１９において、コントローラダイＣＤがメモリダイＭＤＢに、コマンドセットＣＳ２及びコマンドセットＣＳＥを入力する。
また、タイミングｔ４１９において、電荷シェア動作が実行され、ワード線ＷＬＭＤＡ中の電荷が、ソース線ＳＬＭＤＢ中に移動する。また、タイミングｔ４３１において、信号線ＳＷ２の電圧が、“Ｈ”状態から“Ｌ”状態に立ち下がる。これにより、ワード線ＷＬＭＤＡとソース線ＳＬＭＤＢとが、電気的に切り離される。尚、タイミングｔ４１９からタイミングｔ４３１までの時間は、十分短くても良い。例えば、このタイミングにおいて、ソース線ＳＬＭＤＢの電圧は、１／２ＶＲＥＡＤ程度の大きさに収束しなくても良い。
タイミングｔ４３１～タイミングｔ４３２では、メモリダイＭＤＢにおいて消去動作が実行される。タイミングｔ４３１～タイミングｔ４３２におけるメモリダイＭＤＡの動作は、図２７のタイミングｔ３２１～タイミングｔ３２２を参照して説明した動作と同様に実行される。ただし、図２７のタイミングｔ３２１では、ソース線ＳＬの電圧を、接地電圧ＶＳＳから消去電圧ＶＥＲＡまで充電していた。一方、図３３のタイミングｔ４３１では、ソース線ＳＬＭＤＢの電圧を、読出パス電圧ＶＲＥＡＤの半分程度の電圧から、消去電圧ＶＥＲＡまで充電している。
尚、図３２及び図３３には、読出動作の際に蓄積した電荷の一部を、次に実行される消去動作に利用する例を示した。しかしながら、例えば、書込動作の際に蓄積した電荷の一部を、次に実行される消去動作に利用しても良い。また、消去動作の際に蓄積した電荷の一部を、次に実行される読出動作又は書込動作に利用しても良い。
［ソース線ＳＬ－ソース線ＳＬ間の電荷シェア動作］
次に、図３４を参照して、メモリダイＭＤ間で、ソース線ＳＬ－ソース線ＳＬ間の電荷シェアを実行する動作について説明する。図３４は、本実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。
図３４に例示する電荷シェア動作は、基本的には、図３２を参照して説明した電荷シェア動作と同様に実行される。ただし、図３４の例では、電荷シェア動作を実行した場合に、ソース線ＳＬＭＤＡが、電圧ＶＰＰに対応するパッド電極Ｐと導通する。また、ソース線ＳＬＭＤＢが、電圧ＶＰＰに対応するパッド電極Ｐと導通する。これに伴い、ソース線ＳＬＭＤＡ中の電荷の半分程度が、ソース線ＳＬＭＤＢ中に移動する。その後、ソース線ＳＬＭＤＡと、ソース線ＳＬＭＤＢとが、電気的に切り離される。
電荷シェア動作の実行後、ソース線ＳＬＭＤＡ中の電荷は放電される。一方、ソース線ＳＬＭＤＢ中の電荷は、消去動作等に利用される。
次に、図３５を参照し、メモリダイＭＤ間で、ソース線ＳＬ－ソース線ＳＬ間の電荷シェアを実行する動作について、より詳細に説明する。図３５は、同電荷シェア動作について説明するための模式的な波形図である。
尚、図３５では、メモリダイＭＤＡに対応するソース側選択ゲート線ＳＧＳであって、読出動作が実行されるメモリブロックＢＬＫに対応するものを、ソース側選択ゲート線ＳＧＳＭＤＡとして示している。また、メモリダイＭＤＢに対応するソース側選択ゲート線ＳＧＳであって、消去動作が実行されるメモリブロックＢＬＫに対応するものを、ソース側選択ゲート線ＳＧＳＭＤＢとして示している。
図３５に例示する電荷シェア動作は、基本的には、図３３を参照して説明した電荷シェア動作と同様に実行される。
ただし、図３５の例では、タイミングｔ４４１において、コントローラダイＣＤがメモリダイＭＤＡに、コマンドセットＣＳ１及びコマンドセットＣＳＥを入力する。
タイミングｔ４４１～タイミングｔ４４２では、メモリダイＭＤＡにおいて消去動作が実行される。タイミングｔ４４１～タイミングｔ４４２におけるメモリダイＭＤＡの動作は、図２７のタイミングｔ３２１～タイミングｔ３２２を参照して説明した動作と同様に実行される。
タイミングｔ４４２において、メモリダイＭＤＡは、待機モードに設定される。待機モードにおいては、ソース線ＳＬＭＤＡの電圧が、消去電圧ＶＥＲＡに維持される。また、本実施形態に係る待機モードにおいては、選択ゲート線ＳＧの電圧を調整して、ワード線ＷＬＭＤＡに対応するメモリセルＭＣを、ビット線ＢＬ及びソース線ＳＬから電気的に切り離す。例えば、図３５の例では、ソース側選択ゲート線ＳＧＳＭＤＡの電圧が、これに対応するソース側選択トランジスタＳＴＳをＯＦＦ状態とする程度の電圧まで立ち上がっている。
また、図３５の例では、タイミングｔ４４３において、コントローラダイＣＤがメモリダイＭＤＢに、コマンドセットＣＳ２及びコマンドセットＣＳＥを入力する。
タイミングｔ４４３において、電荷シェア動作が実行される。これに伴い、信号線ＳＷ２の電圧が、“Ｌ”状態から“Ｈ”状態に立ち上がる。これにより、図３４を参照して説明した様に、ソース線ＳＬＭＤＡ中の電荷が、ソース線ＳＬＭＤＢ中に移動する。また、タイミングｔ４３１において、信号線ＳＷ２の電圧が、“Ｈ”状態から“Ｌ”状態に立ち下がる。これにより、ソース線ＳＬＭＤＡとソース線ＳＬＭＤＢとが、電気的に切り離される。尚、タイミングｔ４４２からタイミングｔ４３１までの時間は、十分短くても良い。例えば、このタイミングにおいて、ソース線ＳＬＭＤＢの電圧は、１／２ＶＥＲＡ程度の大きさに収束しなくても良い。
タイミングｔ４３１～タイミングｔ４３２では、メモリダイＭＤＢにおいて消去動作が実行される。タイミングｔ４３１～タイミングｔ４３２におけるメモリダイＭＤＢの動作は、図３３のタイミングｔ４３１～タイミングｔ４３２を参照して説明した動作と同様に実行される。ただし、図３３のタイミングｔ４３１では、ソース線ＳＬＭＤＢの電圧を、読出パス電圧ＶＲＥＡＤの半分程度の電圧から、消去電圧ＶＥＲＡまで充電していた。一方、図３５のタイミングｔ４３１では、ソース線ＳＬＭＤＢの電圧を、消去電圧ＶＥＲＡの半分程度の電圧から、消去電圧ＶＥＲＡまで充電している。
［メモリセルアレイＭＣＡ間の電荷シェア動作］
［ワード線ＷＬ－ワード線ＷＬ間の電荷シェア動作］
次に、図３６を参照して、メモリセルアレイＭＣＡ間で、ワード線ＷＬ－ワード線ＷＬ間の電荷シェアを実行する動作について説明する。図３６は、本実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。ただし、図３６には、２つのメモリセルアレイＭＣＡを、メモリセルアレイＭＣＡＡ及びメモリセルアレイＭＣＡＢとして示している。
また、メモリセルアレイＭＣＡＡに対応するワード線ＷＬであって、読出動作等が実行されるメモリブロックＢＬＫに対応するものを、ワード線ＷＬＭＣＡＡとして示している。また、メモリセルアレイＭＣＡＡに対応するソース線ＳＬを、ソース線ＳＬＭＣＡＡとして示している。
また、メモリセルアレイＭＣＡＢに対応するワード線ＷＬであって、読出動作等が実行されるメモリブロックＢＬＫに対応するものを、ワード線ＷＬＭＣＡＢとして示している。また、メモリセルアレイＭＣＡＢに対応するソース線ＳＬを、ソース線ＳＬＭＣＡＢとして示している。
また、図３６では、説明の便宜上、ソース線ＳＬＭＣＡＡ及びソース線ＳＬＭＣＡＢに接地電圧ＶＳＳが供給されている例を示している。また、図３６では、各回路の構成を簡略化して示している。
例えば、メモリセルアレイＭＣＡＡにおいて読出動作を実行する場合、図１７を参照して説明したタイミングｔ１２１～タイミングｔ１２２の間に、ワード線ＷＬＭＣＡＡの充電を行う。この際、図３６のキャパシタＣＭＣのうち、ワード線ＷＬＭＣＡＡに接続されたもの全てが充電される。
例えば、メモリセルアレイＭＣＡＡとメモリセルアレイＭＣＡＢとの間で電荷シェア動作を実行した場合、メモリセルアレイＭＣＡＡ及びメモリセルアレイＭＣＡＢに対応する２つの信号線ＳＷ２の電圧が“Ｈ”状態となる。これに伴い、全てのワード線ＷＬＭＣＡＡが、全てのワード線ＷＬＭＣＡＢと導通する。これに伴い、ワード線ＷＬＭＣＡＡ中の電荷の半分程度が、ワード線ＷＬＭＣＡＢ中に移動する。その後、ワード線ＷＬＭＣＡＡと、ワード線ＷＬＭＣＡＢとが、電気的に切り離される。
電荷シェア動作の実行後、ワード線ＷＬＭＣＡＡ中の電荷は放電される。一方、ワード線ＷＬＭＣＡＢ中の電荷は、読出動作等に利用される。
次に、図３７を参照し、メモリセルアレイＭＣＡ間で、ワード線ＷＬ－ワード線ＷＬ間の電荷シェアを実行する動作について、より詳細に説明する。図３７は、同電荷シェア動作について説明するための模式的な波形図である。
尚、図３７では、メモリセルアレイＭＣＡＡに対応するドレイン側選択ゲート線ＳＧＤであって、読出動作が実行されるメモリブロックＢＬＫに対応するものを、ドレイン側選択ゲート線ＳＧＤＭＣＡＡとして示している。また、メモリセルアレイＭＣＡＢに対応するドレイン側選択ゲート線ＳＧＤであって、読出動作が実行されるメモリブロックＢＬＫに対応するものを、ドレイン側選択ゲート線ＳＧＤＭＣＡＢとして示している。
図３７の例では、タイミングｔ５１１において、コントローラダイＣＤがメモリダイＭＤに、コマンドセットＣＳ１及びコマンドセットＣＳＲを入力する。
タイミングｔ５１１～タイミングｔ５１８では、メモリセルアレイＭＣＡＡにおいて読出動作が実行される。タイミングｔ５１１～タイミングｔ５１８におけるメモリセルアレイＭＣＡＡの動作は、図１７のタイミングｔ１２１～タイミングｔ１２８を参照して説明した動作と同様に実行される。
タイミングｔ５１８において、メモリセルアレイＭＣＡＡは、待機モードに設定される。
また、図３７の例では、タイミングｔ５１９において、コントローラダイＣＤがメモリダイＭＤに、コマンドセットＣＳ２及びコマンドセットＣＳＲを入力する。
タイミングｔ５１９において、待機モードが解除される。また、電荷シェア動作が実行される。これに伴い、信号線ＳＷ２の電圧が、“Ｌ”状態から“Ｈ”状態に立ち上がる。これにより、図３６を参照して説明した様に、ワード線ＷＬＭＣＡＡ中の電荷が、ワード線ＷＬＭＣＡＢ中に移動する。また、タイミングｔ５２１において、信号線ＳＷ２の電圧が、“Ｈ”状態から“Ｌ”状態に立ち下がる。これにより、ワード線ＷＬＭＣＡＡとワード線ＷＬＭＣＡＢとが、電気的に切り離される。尚、タイミングｔ５１９からタイミングｔ５２１までの時間は、十分短くても良い。例えば、このタイミングにおいて、ワード線ＷＬＭＣＡＢの電圧は、１／２ＶＲＥＡＤ程度の大きさに収束しなくても良い。
タイミングｔ５２１～タイミングｔ５２８では、メモリセルアレイＭＣＡＢにおいて読出動作が実行される。タイミングｔ５２１～タイミングｔ５２８におけるメモリセルアレイＭＣＡＢの動作は、図１７のタイミングｔ１２１～タイミングｔ１２８を参照して説明した動作と同様に実行される。ただし、図１７のタイミングｔ１２１～タイミングｔ１２２では、ワード線ＷＬの電圧を、接地電圧ＶＳＳから読出パス電圧ＶＲＥＡＤまで充電していた。一方、図３７のタイミングｔ５２１～タイミングｔ５２２では、ワード線ＷＬＭＣＡＢの電圧を、読出パス電圧ＶＲＥＡＤの半分程度の電圧から、読出パス電圧ＶＲＥＡＤまで充電している。
尚、図３６及び図３７には、読出動作の際に蓄積した電荷の一部を、次に実行される読出動作に利用する例を示した。しかしながら、例えば、読出動作の際に蓄積した電荷の一部を、次に実行される書込動作に利用しても良い。また、書込動作の際に蓄積した電荷の一部を、次に実行される読出動作又は書込動作に利用しても良い。
［ワード線ＷＬ－ソース線ＳＬ間の電荷シェア動作］
次に、図３８を参照して、メモリセルアレイＭＣＡ間で、ワード線ＷＬ－ソース線ＳＬ間の電荷シェアを実行する動作について説明する。図３８は、本実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。
図３８に例示する電荷シェア動作は、基本的には、図３６を参照して説明した電荷シェア動作と同様に実行される。ただし、図３８の例では、電荷シェア動作を実行した場合に、全てのワード線ＷＬＭＣＡＡが、ソース線ＳＬＭＣＡＢと導通する。これに伴い、ワード線ＷＬＭＣＡＡ中の電荷の半分程度が、ソース線ＳＬＭＣＡＢ中に移動する。その後、ワード線ＷＬＭＣＡＡと、ソース線ＳＬＭＣＡＢとが、電気的に切り離される。
電荷シェア動作の実行後、ワード線ＷＬＭＣＡＡ中の電荷は放電される。一方、ソース線ＳＬＭＣＡＢ中の電荷は、消去動作等に利用される。
次に、図３９を参照し、メモリセルアレイＭＣＡ間で、ワード線ＷＬ－ソース線ＳＬ間の電荷シェアを実行する動作について、より詳細に説明する。図３９は、同電荷シェア動作について説明するための模式的な波形図である。
尚、図３９では、メモリセルアレイＭＣＡＡに対応するドレイン側選択ゲート線ＳＧＤであって、読出動作が実行されるメモリブロックＢＬＫに対応するものを、ドレイン側選択ゲート線ＳＧＤＭＣＡＡとして示している。また、メモリセルアレイＭＣＡＢに対応するソース側選択ゲート線ＳＧＳであって、消去動作が実行されるメモリブロックＢＬＫに対応するものを、ソース側選択ゲート線ＳＧＳＭＣＡＢとして示している。
図３９に例示する電荷シェア動作は、基本的には、図３７を参照して説明した電荷シェア動作と同様に実行される。
ただし、図３９の例では、タイミングｔ５１９において、コントローラダイＣＤがメモリダイＭＤに、コマンドセットＣＳ２及びコマンドセットＣＳＥを入力する。
また、タイミングｔ５１９において、電荷シェア動作が実行され、ワード線ＷＬＭＣＡＡ中の電荷が、ソース線ＳＬＭＣＡＢ中に移動する。また、タイミングｔ５３１において、信号線ＳＷ２の電圧が、“Ｈ”状態から“Ｌ”状態に立ち下がる。これにより、ワード線ＷＬＭＣＡＡとソース線ＳＬＭＣＡＢとが、電気的に切り離される。尚、タイミングｔ５１９からタイミングｔ５３１までの時間は、十分短くても良い。例えば、このタイミングにおいて、ソース線ＳＬＭＣＡＢの電圧は、１／２ＶＲＥＡＤ程度の大きさに収束しなくても良い。
タイミングｔ５３１～タイミングｔ５３２では、メモリセルアレイＭＣＡＢにおいて消去動作が実行される。タイミングｔ５３１～タイミングｔ５３２におけるメモリセルアレイＭＣＡＡの動作は、図２７のタイミングｔ３２１～タイミングｔ３２２を参照して説明した動作と同様に実行される。ただし、図２７のタイミングｔ３２１では、ソース線ＳＬの電圧を、接地電圧ＶＳＳから消去電圧ＶＥＲＡまで充電していた。一方、図３９のタイミングｔ５３１では、ソース線ＳＬＭＣＡＢの電圧を、読出パス電圧ＶＲＥＡＤの半分程度の電圧から、消去電圧ＶＥＲＡまで充電している。
尚、図３８及び図３９には、読出動作の際に蓄積した電荷の一部を、次に実行される消去動作に利用する例を示した。しかしながら、例えば、書込動作の際に蓄積した電荷の一部を、次に実行される消去動作に利用しても良い。また、消去動作の際に蓄積した電荷の一部を、次に実行される読出動作又は書込動作に利用しても良い。
［ソース線ＳＬ－ソース線ＳＬ間の電荷シェア動作］
次に、図４０を参照して、メモリセルアレイＭＣＡ間で、ソース線ＳＬ－ソース線ＳＬ間の電荷シェアを実行する動作について説明する。図４０は、本実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。
図４０に例示する電荷シェア動作は、基本的には、図３８を参照して説明した電荷シェア動作と同様に実行される。ただし、図４０の例では、電荷シェア動作を実行した場合に、ソース線ＳＬＭＣＡＡが、ソース線ＳＬＭＣＡＢと導通する。これに伴い、ソース線ＳＬＭＣＡＡ中の電荷の半分程度が、ソース線ＳＬＭＣＡＢ中に移動する。その後、ソース線ＳＬＭＣＡＡと、ソース線ＳＬＭＣＡＢとが、電気的に切り離される。
電荷シェア動作の実行後、ソース線ＳＬＭＣＡＡ中の電荷は放電される。一方、ソース線ＳＬＭＣＡＢ中の電荷は、消去動作等に利用される。
次に、図４１を参照し、メモリセルアレイＭＣＡ間で、ソース線ＳＬ－ソース線ＳＬ間の電荷シェアを実行する動作について、より詳細に説明する。図４１は、同電荷シェア動作について説明するための模式的な波形図である。
尚、図４１では、メモリセルアレイＭＣＡＡに対応するソース側選択ゲート線ＳＧＳであって、読出動作が実行されるメモリブロックＢＬＫに対応するものを、ソース側選択ゲート線ＳＧＳＭＣＡＡとして示している。また、メモリセルアレイＭＣＡＢに対応するソース側選択ゲート線ＳＧＳであって、消去動作が実行されるメモリブロックＢＬＫに対応するものを、ソース側選択ゲート線ＳＧＳＭＣＡＢとして示している。
図４１に例示する電荷シェア動作は、基本的には、図３９を参照して説明した電荷シェア動作と同様に実行される。
ただし、図４１の例では、タイミングｔ５４１において、コントローラダイＣＤがメモリダイＭＤに、コマンドセットＣＳ１及びコマンドセットＣＳＥを入力する。
タイミングｔ５４１～タイミングｔ５４２では、メモリセルアレイＭＣＡＡにおいて消去動作が実行される。タイミングｔ５４１～タイミングｔ５４２におけるメモリセルアレイＭＣＡＡの動作は、図２７のタイミングｔ３２１～タイミングｔ３２２を参照して説明した動作と同様に実行される。
タイミングｔ５４２において、メモリセルアレイＭＣＡＡは、待機モードに設定される。待機モードにおいては、ソース線ＳＬＭＣＡＡの電圧が、消去電圧ＶＥＲＡに維持される。また、本実施形態に係る待機モードにおいては、選択ゲート線ＳＧの電圧を調整して、ワード線ＷＬＭＣＡＡに対応するメモリセルＭＣを、ビット線ＢＬ及びソース線ＳＬから電気的に切り離す。例えば、図４１の例では、ソース側選択ゲート線ＳＧＳＭＣＡＡの電圧が、これに対応するソース側選択トランジスタＳＴＳをＯＦＦ状態とする程度の電圧まで立ち上がっている。
また、図４１の例では、タイミングｔ５４３において、コントローラダイＣＤがメモリダイＭＤに、コマンドセットＣＳ２及びコマンドセットＣＳＥを入力する。
タイミングｔ５４３において、電荷シェア動作が実行される。これに伴い、信号線ＳＷ２の電圧が、“Ｌ”状態から“Ｈ”状態に立ち上がる。これにより、図４０を参照して説明した様に、ソース線ＳＬＭＣＡＡ中の電荷が、ソース線ＳＬＭＣＡＢ中に移動する。また、タイミングｔ５３１において、信号線ＳＷ２の電圧が、“Ｈ”状態から“Ｌ”状態に立ち下がる。これにより、ソース線ＳＬＭＣＡＡとソース線ＳＬＭＣＡＢとが、電気的に切り離される。尚、タイミングｔ５４２からタイミングｔ５３１までの時間は、十分短くても良い。例えば、このタイミングにおいて、ソース線ＳＬＭＤＢの電圧は、１／２ＶＥＲＡ程度の大きさに収束しなくても良い。
タイミングｔ５３１～タイミングｔ５３２では、メモリセルアレイＭＣＡＢにおいて消去動作が実行される。タイミングｔ５３１～タイミングｔ５３２におけるメモリセルアレイＭＣＡＢの動作は、図３９のタイミングｔ５３１～タイミングｔ５３２を参照して説明した動作と同様に実行される。ただし、図３９のタイミングｔ５３１では、ソース線ＳＬＭＣＡＢの電圧を、読出パス電圧ＶＲＥＡＤの半分程度の電圧から、消去電圧ＶＥＲＡまで充電していた。一方、図４１のタイミングｔ５３１では、ソース線ＳＬＭＣＡＢの電圧を、消去電圧ＶＥＲＡの半分程度の電圧から、消去電圧ＶＥＲＡまで充電している。
［メモリブロックＢＬＫ間の電荷シェア動作］
次に、図４２を参照して、メモリブロックＢＬＫ間で、ワード線ＷＬ－ワード線ＷＬ間の電荷シェアを実行する動作について説明する。図４２は、本実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。ただし、図４２には、２つのメモリブロックＢＬＫを、メモリブロックＢＬＫＡ及びメモリブロックＢＬＫＢとして示している。
また、メモリブロックＢＬＫＡに対応するワード線ＷＬを、ワード線ＷＬＢＬＫＡとして示している。
また、メモリブロックＢＬＫＢに対応するワード線ＷＬを、ワード線ＷＬＢＬＫＢとして示している。
また、図４２では、説明の便宜上、ソース線ＳＬに接地電圧ＶＳＳが供給されている例を示している。また、図４２では、各回路の構成を簡略化して示している。
例えば、メモリブロックＢＬＫＡにおいて読出動作を実行する場合、図１７を参照して説明したタイミングｔ１２１～タイミングｔ１２２の間に、ワード線ＷＬＢＬＫＡの充電を行う。この際、図４２のキャパシタＣＭＣのうち、ワード線ＷＬＢＬＫＡに接続されたもの全てが充電される。
例えば、メモリブロックＢＬＫＡとメモリブロックＢＬＫＢとの間で電荷シェア動作を実行した場合、信号線ＢＬＫＳＥＬＡ及び信号線ＢＬＫＳＥＬＢの電圧が“Ｈ”状態となる。これに伴い、全てのワード線ＷＬＢＬＫＡが、全てのワード線ＷＬＢＬＫＢと導通する。これに伴い、ワード線ＷＬＢＬＫＡ中の電荷の半分程度が、ワード線ＷＬＢＬＫＢ中に移動する。その後、ワード線ＷＬＢＬＫＡと、ワード線ＷＬＢＬＫＢとが、電気的に切り離される。
電荷シェア動作の実行後、ワード線ＷＬＢＬＫＡ中の電荷は放電される。一方、ワード線ＷＬＢＬＫＢ中の電荷は、読出動作等に利用される。
次に、図４３を参照し、メモリブロックＢＬＫ間で、ワード線ＷＬ－ワード線ＷＬ間の電荷シェアを実行する動作について、より詳細に説明する。図４３は、同電荷シェア動作について説明するための模式的な波形図である。
尚、図４３では、メモリブロックＢＬＫＡに対応するドレイン側選択ゲート線ＳＧＤを、ドレイン側選択ゲート線ＳＧＤＢＬＫＡとして示している。また、メモリブロックＢＬＫＢに対応するドレイン側選択ゲート線ＳＧＤを、ドレイン側選択ゲート線ＳＧＤＢＬＫＢとして示している。
図４３の例では、タイミングｔ６１１において、コントローラダイＣＤがメモリダイＭＤに、コマンドセットＣＳ１及びコマンドセットＣＳＲを入力する。
タイミングｔ６１１～タイミングｔ６１８では、メモリブロックＢＬＫＡにおいて読出動作が実行される。タイミングｔ６１１～タイミングｔ６１８におけるメモリブロックＢＬＫＡの動作は、図１７のタイミングｔ１２１～タイミングｔ１２８を参照して説明した動作と同様に実行される。尚、タイミングｔ６１１では、信号線ＢＬＫＳＥＬＡの電圧が、“Ｌ”状態から“Ｈ”状態に立ち上がる。
タイミングｔ６１８において、メモリブロックＢＬＫＡは、待機モードに設定される。
また、図４３の例では、タイミングｔ６１９において、コントローラダイＣＤがメモリダイＭＤに、コマンドセットＣＳ２及びコマンドセットＣＳＲを入力する。
タイミングｔ６１９において、待機モードが解除される。また、電荷シェア動作が実行される。これに伴い、信号線ＢＬＫＳＥＬＢの電圧が、“Ｌ”状態から“Ｈ”状態に立ち上がる。これにより、図４２を参照して説明した様に、ワード線ＷＬＢＬＫＡ中の電荷が、ワード線ＷＬＢＬＫＢ中に移動する。また、タイミングｔ６２１において、信号線ＢＬＫＳＥＬＡの電圧が、“Ｈ”状態から“Ｌ”状態に立ち下がる。これにより、ワード線ＷＬＢＬＫＡとワード線ＷＬＢＬＫＢとが、電気的に切り離される。尚、タイミングｔ６１９からタイミングｔ６２１までの時間は、十分短くても良い。例えば、このタイミングにおいて、ワード線ＷＬＢＬＫＢの電圧は、１／２ＶＲＥＡＤ程度の大きさに収束しなくても良い。
タイミングｔ６２１～タイミングｔ６２８では、メモリブロックＢＬＫＢにおいて読出動作が実行される。タイミングｔ６２１～タイミングｔ６２８におけるメモリブロックＢＬＫＢの動作は、図１７のタイミングｔ１２１～タイミングｔ１２８を参照して説明した動作と同様に実行される。ただし、図１７のタイミングｔ１２１～タイミングｔ１２２では、ワード線ＷＬの電圧を、接地電圧ＶＳＳから読出パス電圧ＶＲＥＡＤまで充電していた。一方、図４３のタイミングｔ６２１～タイミングｔ６２２では、ワード線ＷＬＢＬＫＢの電圧を、読出パス電圧ＶＲＥＡＤの半分程度の電圧から、読出パス電圧ＶＲＥＡＤまで充電している。
尚、図４２及び図４３には、読出動作の際に蓄積した電荷の一部を、次に実行される読出動作に利用する例を示した。しかしながら、例えば、読出動作の際に蓄積した電荷の一部を、次に実行される書込動作に利用しても良い。また、書込動作の際に蓄積した電荷の一部を、次に実行される読出動作又は書込動作に利用しても良い。
［第２実施形態］
次に、図４４を参照して、第２実施形態に係る半導体記憶装置について説明する。図４４は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置においては、接地電圧ＶＳＳが供給されるパッド電極Ｐと、電圧ＶＰＰを供給可能なパッド電極Ｐと、の間に、キャパシタＣＭＳＢが接続されている。キャパシタＣＭＳＢは、例えば、図２を参照して説明した実装基板ＭＳＢ上に設けられていても良い。尚、図示の例では、キャパシタＣＭＳＢの端子のうち、接地電圧ＶＳＳが供給されるパッド電極Ｐに接続されたものを端子Ｅ０と、電圧ＶＰＰを供給可能なパッド電極Ｐに接続されたものを端子Ｅ１と示している。
本実施形態に係る半導体記憶装置では、読出動作、書込動作又は消去動作の実行後に電荷シェア動作を実行した際、他のメモリダイＭＤ、他のメモリセルアレイＭＣＡ又は他のメモリブロックＢＬＫのワード線ＷＬ又はソース線ＳＬではなく、キャパシタＣＭＳＢに電荷を移動させる。また、本実施形態に係る半導体記憶装置では、電荷シェア動作を実行する場合であっても、メモリダイＭＤ、メモリセルアレイＭＣＡ又はメモリブロックＢＬＫが読出動作、書込動作又は消去動作の実行後に待機モードとならず、直ちに電荷シェア動作が実行される。
［メモリダイＭＤ間の電荷シェア動作］
次に、図４５を参照して、メモリダイＭＤ間で、ワード線ＷＬ－ワード線ＷＬ間の電荷シェアを実行する動作について説明する。図４５は、同電荷シェア動作について説明するための模式的な波形図である。
図４５に例示する電荷シェア動作は、基本的には、図２９を参照して説明した電荷シェア動作と同様に実行される。
ただし、図４５の例では、タイミングｔ４５１において読出動作が終了する。
また、タイミングｔ４５１において、メモリダイＭＤＡとキャパシタＣＭＳＢとの間で、電荷シェア動作が実行される。これに伴い、メモリダイＭＤＡに対応する信号線ＳＷ２の電圧が、“Ｌ”状態から“Ｈ”状態に立ち上がる。これにより、ワード線ＷＬＭＤＡ中の電荷が、キャパシタＣＭＳＢの端子Ｅ１に対応する電極中に移動する。また、タイミングｔ４５２において、メモリダイＭＤＡに対応する信号線ＳＷ２の電圧が、“Ｈ”状態から“Ｌ”状態に立ち下がる。これにより、ワード線ＷＬＭＤＡと端子Ｅ１とが、電気的に切り離される。尚、タイミングｔ４５１からタイミングｔ４５２までの時間は、十分短くても良い。例えば、このタイミングにおいて、端子Ｅ１の電圧は、１／２ＶＲＥＡＤ程度の大きさに収束しなくても良い。
また、タイミングｔ４５３において、メモリダイＭＤＢとキャパシタＣＭＳＢとの間で、電荷シェア動作が実行される。これに伴い、メモリダイＭＤＢに対応する信号線ＳＷ２の電圧が、“Ｌ”状態から“Ｈ”状態に立ち上がる。これにより、キャパシタＣＭＳＢの端子Ｅ１に対応する電極中の電荷が、ワード線ＷＬＭＤＢ中に移動する。また、タイミングｔ４５４において、メモリダイＭＤＢに対応する信号線ＳＷ２の電圧が、“Ｈ”状態から“Ｌ”状態に立ち下がる。これにより、ワード線ＷＬＭＤＢと端子Ｅ１とが、電気的に切り離される。尚、タイミングｔ４５３からタイミングｔ４５４までの時間は、十分短くても良い。例えば、このタイミングにおいて、端子Ｅ１の電圧は、１／４ＶＲＥＡＤ程度の大きさに収束しなくても良い。
尚、図４５には、読出動作の際に蓄積した電荷の一部を、次に実行される読出動作に利用する例を示した。しかしながら、例えば、読出動作の際に蓄積した電荷の一部を、次に実行される書込動作又は消去動作に利用しても良い。また、書込動作又は消去動作の際に蓄積した電荷の一部を、次に実行される読出動作、書込動作又は消去動作に利用しても良い。
［メモリセルアレイＭＣＡ間の電荷シェア動作］
次に、図４６を参照して、メモリセルアレイＭＣＡ間で、ワード線ＷＬ－ワード線ＷＬ間の電荷シェアを実行する動作について説明する。図４６は、同電荷シェア動作について説明するための模式的な波形図である。
図４６に例示する電荷シェア動作は、基本的には、図３７を参照して説明した電荷シェア動作と同様に実行される。
ただし、図４６の例では、タイミングｔ５５１において読出動作が終了する。
また、タイミングｔ５５１において、メモリセルアレイＭＣＡＡとキャパシタＣＭＳＢとの間で、電荷シェア動作が実行される。これに伴い、メモリセルアレイＭＣＡＡに対応する信号線ＳＷ２の電圧が、“Ｌ”状態から“Ｈ”状態に立ち上がる。これにより、ワード線ＷＬＭＣＡＡ中の電荷が、キャパシタＣＭＳＢの端子Ｅ１に対応する電極中に移動する。また、タイミングｔ５５２において、メモリセルアレイＭＣＡＡに対応する信号線ＳＷ２の電圧が、“Ｈ”状態から“Ｌ”状態に立ち下がる。これにより、ワード線ＷＬＭＣＡＡと端子Ｅ１とが、電気的に切り離される。尚、タイミングｔ５５１からタイミングｔ５５２までの時間は、十分短くても良い。例えば、このタイミングにおいて、端子Ｅ１の電圧は、１／２ＶＲＥＡＤ程度の大きさに収束しなくても良い。
また、タイミングｔ５５３において、メモリセルアレイＭＣＡＢとキャパシタＣＭＳＢとの間で、電荷シェア動作が実行される。これに伴い、メモリセルアレイＭＣＡＢに対応する信号線ＳＷ２の電圧が、“Ｌ”状態から“Ｈ”状態に立ち上がる。これにより、キャパシタＣＭＳＢの端子Ｅ１に対応する電極中の電荷が、ワード線ＷＬＭＣＡＢ中に移動する。また、タイミングｔ５５４において、メモリセルアレイＭＣＡＢに対応する信号線ＳＷ２の電圧が、“Ｈ”状態から“Ｌ”状態に立ち下がる。これにより、ワード線ＷＬＭＣＡＢと端子Ｅ１とが、電気的に切り離される。尚、タイミングｔ５５３からタイミングｔ５５４までの時間は、十分短くても良い。例えば、このタイミングにおいて、端子Ｅ１の電圧は、１／４ＶＲＥＡＤ程度の大きさに収束しなくても良い。
尚、図４６には、読出動作の際に蓄積した電荷の一部を、次に実行される読出動作に利用する例を示した。しかしながら、例えば、読出動作の際に蓄積した電荷の一部を、次に実行される書込動作又は消去動作に利用しても良い。また、書込動作又は消去動作の際に蓄積した電荷の一部を、次に実行される読出動作、書込動作又は消去動作に利用しても良い。
［メモリブロックＢＬＫ間の電荷シェア動作］
次に、図４７を参照して、メモリブロックＢＬＫ間で、ワード線ＷＬ－ワード線ＷＬ間の電荷シェアを実行する動作について説明する。図４７は、同電荷シェア動作について説明するための模式的な波形図である。
図４７に例示する電荷シェア動作は、基本的には、図４３を参照して説明した電荷シェア動作と同様に実行される。
ただし、図４７の例では、タイミングｔ６５１において読出動作が終了する。
また、タイミングｔ６５１において、メモリブロックＢＬＫＡとキャパシタＣＭＳＢとの間で、電荷シェア動作が実行される。これに伴い、信号線ＳＷ２の電圧が、“Ｌ”状態から“Ｈ”状態に立ち上がる。これにより、ワード線ＷＬＢＬＫＡ中の電荷が、キャパシタＣＭＳＢの端子Ｅ１に対応する電極中に移動する。また、タイミングｔ６５２において、信号線ＳＷ２の電圧が、“Ｈ”状態から“Ｌ”状態に立ち下がる。また、信号線ＢＬＫＳＥＬＡの電圧が、“Ｌ”状態から“Ｈ”状態に立ち上がる。これにより、ワード線ＷＬＢＬＫＡと端子Ｅ１とが、電気的に切り離される。尚、タイミングｔ６５１からタイミングｔ６５２までの時間は、十分短くても良い。例えば、このタイミングにおいて、端子Ｅ１の電圧は、１／２ＶＲＥＡＤ程度の大きさに収束しなくても良い。
また、タイミングｔ６５３において、メモリブロックＢＬＫＢとキャパシタＣＭＳＢとの間で、電荷シェア動作が実行される。これに伴い、信号線ＳＷ２の電圧が、“Ｌ”状態から“Ｈ”状態に立ち上がる。また、信号線ＢＬＫＳＥＬＢの電圧が、“Ｌ”状態から“Ｈ”状態に立ち上がる。これにより、キャパシタＣＭＳＢの端子Ｅ１に対応する電極中の電荷が、ワード線ＷＬＢＬＫＢ中に移動する。また、タイミングｔ６５４において、信号線ＳＷ２の電圧が、“Ｈ”状態から“Ｌ”状態に立ち下がる。これにより、ワード線ＷＬＢＬＫＢと端子Ｅ１とが、電気的に切り離される。尚、タイミングｔ６５３からタイミングｔ６５４までの時間は、十分短くても良い。例えば、このタイミングにおいて、端子Ｅ１の電圧は、１／４ＶＲＥＡＤ程度の大きさに収束しなくても良い。
尚、図４７には、読出動作の際に蓄積した電荷の一部を、次に実行される読出動作に利用する例を示した。しかしながら、例えば、読出動作の際に蓄積した電荷の一部を、次に実行される書込動作又は消去動作に利用しても良い。また、書込動作又は消去動作の際に蓄積した電荷の一部を、次に実行される読出動作、書込動作又は消去動作に利用しても良い。
［その他の実施形態］
以上、第１実施形態及び第２実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示に過ぎず、具体的な構成、動作方法等は、適宜調整可能である。
例えば、第１実施形態及び第２実施形態では、２以上のメモリダイＭＤ間で電荷シェア動作を実行する場合に、電圧ＶＰＰを供給可能なパッド電極Ｐを介して電荷を移動させる例について説明した。しかしながら、この様な態様はあくまでも例示に過ぎない。例えば、電圧ＶＰＰを供給可能なパッド電極Ｐではなく、その他のパッド電極Ｐを使用することも可能である。その他のパッド電極としては、例えば、半導体記憶装置のテスト等に使用されるパッド電極Ｐ等が考えられる。
また、第１実施形態及び第２実施形態に係る半導体記憶装置は、メモリダイＭＤ間の電荷シェア動作、メモリセルアレイＭＣＡ間の電荷シェア動作、及び、メモリブロックＢＬＫ間の電荷シェア動作を、全て実行可能である。しかしながら、この様な態様はあくまでも例示に過ぎない。例えば、第１実施形態及び第２実施形態に係る半導体記憶装置は、上記３つの電荷シェア動作の少なくとも一つを実行可能であれば良い。この様な場合には、図３０を参照して説明したコマンドセットＣＳ１に含まれるデータＡｄｄ１、及び、図３１を参照して説明したコマンドセットＣＳ２に含まれるデータＡｄｄ２の一部または全部を省略しても良い。データＡｄｄ１、及び、データＡｄｄ２の全部が省略される場合、コマンドセットＣＳ１に含まれるＸ１ｈ、及び、コマンドセットＣＳ２に含まれるデータＸ２ｈは、それぞれ、次のコマンドセットに対するプレフィックス（ｐｒｅ－ｆｉｘ）コマンドとして機能する。
また、図２８～図３５及び図４５の例では、電荷シェア動作において、１つのメモリダイＭＤから１つのメモリダイＭＤに対して電荷を移動させる例について説明した。
しかしながら、例えば、複数のメモリダイＭＤから一又は複数のメモリダイＭＤに対して電荷を移動させることも可能である。この場合には、例えば、複数のメモリダイＭＤに対して、コマンドセットＣＳ１、及び、動作を指定するコマンドセット（例えば、コマンドセットＣＳＲ，ＣＳＷ，ＣＳＥ）を入力しても良い。また、動作の終了後、複数のメモリダイＭＤを待機モードに設定しても良い。また、電荷シェア動作において、複数のメモリダイＭＤの信号線ＳＷ２を“Ｌ”状態から“Ｈ”状態に立ち上げても良い。
また、例えば、一又は複数のメモリダイＭＤから複数のメモリダイＭＤに対して電荷を移動させることも可能である。この場合には、例えば、複数のメモリダイＭＤに対して、コマンドセットＣＳ２、及び、動作を指定するコマンドセットを入力しても良い。また、電荷シェア動作において、複数のメモリダイＭＤの信号線ＳＷ２を“Ｌ”状態から“Ｈ”状態に立ち上げても良い。
また、図３６～図４１及び図４６の例では、電荷シェア動作において、１つのメモリセルアレイＭＣＡから１つのメモリセルアレイＭＣＡに対して電荷を移動させる例について説明した。
しかしながら、例えば、複数のメモリセルアレイＭＣＡから一又は複数のメモリセルアレイＭＣＡに対して電荷を移動させることも可能である。この場合には、例えば、複数のメモリセルアレイＭＣＡに対して、コマンドセットＣＳ１、及び、動作を指定するコマンドセットを入力しても良い。また、動作の終了後、複数のメモリセルアレイＭＣＡを待機モードに設定しても良い。また、電荷シェア動作において、複数のメモリセルアレイＭＣＡにそれぞれ対応する信号線ＳＷ２を“Ｌ”状態から“Ｈ”状態に立ち上げても良い。
また、例えば、一又は複数のメモリセルアレイＭＣＡから複数のメモリセルアレイＭＣＡに対して電荷を移動させることも可能である。この場合には、例えば、複数のメモリセルアレイＭＣＡに対して、コマンドセットＣＳ２、及び、動作を指定するコマンドセットを入力しても良い。また、電荷シェア動作において、複数のメモリセルアレイＭＣＡにそれぞれ対応する信号線ＳＷ２を“Ｌ”状態から“Ｈ”状態に立ち上げても良い。
また、図４２～図４３及び図４７の例では、電荷シェア動作において、１つのメモリブロックＢＬＫから１つのメモリブロックＢＬＫに対して電荷を移動させる例について説明した。
しかしながら、例えば、複数のメモリブロックＢＬＫから一又は複数のメモリブロックＢＬＫに対して電荷を移動させることも可能である。この場合には、例えば、複数のメモリブロックＢＬＫに対して、コマンドセットＣＳ１、及び、動作を指定するコマンドセットを入力しても良い。また、動作の終了後、複数のメモリブロックＢＬＫを待機モードに設定しても良い。また、電荷シェア動作において、複数のメモリブロックＢＬＫにそれぞれ対応する信号線ＢＬＫＳＥＬを“Ｈ”状態としても良い。
また、例えば、一又は複数のメモリブロックＢＬＫから複数のメモリブロックＢＬＫに対して電荷を移動させることも可能である。この場合には、例えば、複数のメモリブロックＢＬＫに対して、コマンドセットＣＳ２、及び、動作を指定するコマンドセットを入力しても良い。また、電荷シェア動作において、複数のメモリブロックＢＬＫにそれぞれ対応する信号線ＢＬＫＳＥＬを“Ｌ”状態から“Ｈ”状態に立ち上げても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１０…導電層、１２０…半導体柱、１３０…ゲート絶縁膜、ＷＬ…ワード線、ＭＣ…メモリセル、ＭＳ…メモリストリング、ＳＵ…ストリングユニット、ＢＬＫ…メモリブロック、ＭＣＡ…メモリセルアレイ。

Claims (12)

  1. 第１メモリセルと、
    第２メモリセルと
    を備え、
    前記第１メモリセルに対する読出動作、書込動作又は消去動作である第１動作と、
    前記第２メモリセルに対する読出動作、書込動作又は消去動作である第２動作と
    を実行可能に構成され、
    前記第１動作の実行後に前記第２動作を実行する場合に、前記第１動作の実行に際して生成された電荷の少なくとも一部を利用して、前記第２動作を実行する
    半導体記憶装置。
  2. 第１メモリセルと、
    第２メモリセルと、
    前記第１メモリセルに電気的に接続された第１配線と、
    前記第２メモリセルに電気的に接続された第２配線と
    を備え、
    前記第１メモリセルに対する読出動作、書込動作又は消去動作である第１動作と、
    前記第２メモリセルに対する読出動作、書込動作又は消去動作である第２動作と
    を実行可能に構成され、
    前記第１動作の実行後に前記第２動作を実行する場合に、
    前記第１動作の実行中の第１のタイミングにおいて、
    前記第１配線の電圧が第１電圧であり、
    前記第２配線の電圧が前記第１電圧よりも小さい第２電圧であり、
    前記第１動作の実行後、前記第２動作の実行前の第２のタイミングにおいて、
    前記第１配線の電圧が、前記第１電圧よりも小さく前記第２電圧よりも大きい第３電圧であり、
    前記第２配線の電圧が、前記第１電圧よりも小さく前記第２電圧よりも大きい第４電圧であり、
    前記第２動作の実行中の第３のタイミングにおいて、
    前記第１配線の電圧が前記第３電圧よりも小さい第５電圧であり、
    前記第２配線の電圧が前記第１電圧である
    半導体記憶装置。
  3. 第１端子及び第２端子を備える第１メモリダイと、
    第３端子及び第４端子を備える第２メモリダイと、
    前記第１メモリダイ又は前記第２メモリダイに含まれる第１メモリセルと、
    前記第１メモリダイ又は前記第２メモリダイに含まれる第２メモリセルと、
    第５端子及び第６端子を備え、前記第５端子が前記第１端子及び前記第３端子に電気的に接続され、前記第６端子が前記第２端子及び前記第４端子に電気的に接続されたキャパシタと
    を備え、
    前記第１メモリセルに対する読出動作、書込動作又は消去動作である第１動作と、
    前記第２メモリセルに対する読出動作、書込動作又は消去動作である第２動作と
    を実行可能に構成され、
    前記第１動作の実行後に前記第２動作を実行する場合に、
    前記第１動作の実行中の第１のタイミングにおいて、前記第６端子の電圧が第１電圧であり、
    前記第１動作の実行後、前記第２動作の実行前の第２のタイミングにおいて、前記第６端子の電圧が、前記第１電圧よりも大きい第２電圧であり、
    前記第２のタイミングより後、前記第２動作の実行前の第３のタイミングにおいて、前記第６端子の電圧が、前記第２電圧よりも小さい第３電圧である
    半導体記憶装置。
  4. 第１メモリダイと、第２メモリダイと、を備え、
    前記第１メモリダイは、前記第１メモリセルを備え、
    前記第２メモリダイは、前記第２メモリセルを備える
    請求項１～３のいずれか１項記載の半導体記憶装置。
  5. 第３メモリセルを備える第３メモリダイを備え、
    前記第３メモリセルに対する読出動作、書込動作又は消去動作である第３動作を実行可能に構成され、
    前記第１動作及び前記第３動作の実行後に前記第２動作を実行する場合に、前記第１動作の実行に際して生成された電荷の少なくとも一部、及び、前記第３動作の実行に際して生成された電荷の少なくとも一部を利用して、前記第２動作を実行する
    請求項４記載の半導体記憶装置。
  6. 第４メモリセルを備える第４メモリダイを備え、
    前記第４メモリセルに対する読出動作、書込動作又は消去動作である第４動作を実行可能に構成され、
    前記第１動作の実行後に前記第２動作及び前記第４動作を実行する場合に、前記第１動作の実行に際して生成された電荷の少なくとも一部を利用して、前記第２動作及び前記第４動作を実行する
    請求項４又は５記載の半導体記憶装置。
  7. 第１メモリダイを備え、
    前記第１メモリダイは、第１メモリセルアレイと、第２メモリセルアレイと、を備え、
    前記第１メモリセルアレイは、前記第１メモリセルを備え、
    前記第２メモリセルアレイは、前記第２メモリセルを備える
    請求項１～３のいずれか１項記載の半導体記憶装置。
  8. 前記第１メモリダイは、第３メモリセルアレイを備え、
    前記第３メモリセルアレイは、第３メモリセルを備え、
    前記第３メモリセルに対する読出動作、書込動作又は消去動作である第３動作を実行可能に構成され、
    前記第１動作及び前記第３動作の実行後に前記第２動作を実行する場合に、前記第１動作の実行に際して生成された電荷の少なくとも一部、及び、前記第３動作の実行に際して生成された電荷の少なくとも一部を利用して、前記第２動作を実行する
    請求項７記載の半導体記憶装置。
  9. 前記第１メモリダイは、第４メモリセルアレイを備え、
    前記第４メモリセルアレイは、第４メモリセルを備え、
    前記第４メモリセルに対する読出動作、書込動作又は消去動作である第４動作を実行可能に構成され、
    前記第１動作の実行後に前記第２動作及び前記第４動作を実行する場合に、前記第１動作の実行に際して生成された電荷の少なくとも一部を利用して、前記第２動作及び前記第４動作を実行する
    請求項７又は８記載の半導体記憶装置。
  10. 第１メモリセルアレイを備え、
    前記第１メモリセルアレイは、第１メモリブロックと、第２メモリブロックと、を備え、
    前記第１メモリブロックは、前記第１メモリセルを備え、
    前記第２メモリブロックは、前記第２メモリセルを備える
    請求項１～３のいずれか１項記載の半導体記憶装置。
  11. 前記第１メモリセルアレイは、第３メモリブロックを備え、
    前記第３メモリブロックは、第３メモリセルを備え、
    前記第３メモリセルに対する読出動作、書込動作又は消去動作である第３動作を実行可能に構成され、
    前記第１動作及び前記第３動作の実行後に前記第２動作を実行する場合に、前記第１動作の実行に際して生成された電荷の少なくとも一部、及び、前記第３動作の実行に際して生成された電荷の少なくとも一部を利用して、前記第２動作を実行する
    請求項１０記載の半導体記憶装置。
  12. 前記第１メモリセルアレイは、第４メモリブロックを備え、
    前記第４メモリブロックは、第４メモリセルを備え、
    前記第４メモリセルに対する読出動作、書込動作又は消去動作である第４動作を実行可能に構成され、
    前記第１動作の実行後に前記第２動作及び前記第４動作を実行する場合に、前記第１動作の実行に際して生成された電荷の少なくとも一部を利用して、前記第２動作及び前記第４動作を実行する
    請求項１０又は１１記載の半導体記憶装置。
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