JP2024037461A

JP2024037461A - 半導体記憶装置

Info

Publication number: JP2024037461A
Application number: JP2022142343A
Authority: JP
Inventors: 泰洋椎野; Yasuhiro Shiino; 賢朗菊池; Kenro Kikuchi
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2022-09-07
Filing date: 2022-09-07
Publication date: 2024-03-19
Also published as: US20240079065A1

Abstract

【課題】好適に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ、第１サブメモリブロック及び第２サブメモリブロックと、第１サブメモリブロック及び第２サブメモリブロックを制御する制御回路とを備える。第１サブメモリブロックは、第１メモリセルと、第１メモリセルに接続された第１ワード線とを備える。第２サブメモリブロックは、第２メモリセルと、第２メモリセルに接続された第２ワード線とを備える。制御回路は、第１メモリセルに対する第１書込動作と第２書込動作とを実行可能に構成され、第１書込動作において、第１ワード線にプログラム電圧を印加し、第２ワード線にプログラム電圧よりも低い第１非選択書込電圧を印加し、第２書込動作において、第１ワード線にプログラム電圧を印加し、第２ワード線に第１非選択書込電圧よりも低い第２非選択書込電圧を印加する。【選択図】図３１

Description

本実施形態は、半導体記憶装置に関する。

基板と、基板の表面と交差する第１方向に基板と並ぶメモリブロックと、メモリブロックを制御する制御回路と、を備える半導体記憶装置が知られている。

特開２０２０－９５１１号

好適に動作する半導体記憶装置を提供する。

一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ、第１サブメモリブロック及び第２サブメモリブロックと、第１サブメモリブロック及び第２サブメモリブロックを制御する制御回路とを備える。第１サブメモリブロックは、第１メモリセルと、第１メモリセルに電気的に接続された第１ワード線とを備える。第２サブメモリブロックは、第２メモリセルと、第２メモリセルに電気的に接続された第２ワード線とを備える。制御回路は、第１メモリセルに対する第１書込動作と、第１メモリセルに対する第２書込動作とを実行可能に構成され、第１書込動作において、第１ワード線にプログラム電圧を印加し、第２ワード線にプログラム電圧よりも低い第１非選択書込電圧を印加し、第２書込動作において、第１ワード線にプログラム電圧を印加し、第２ワード線に第１非選択書込電圧よりも低い第２非選択書込電圧を印加する。

第１実施形態に係る半導体記憶装置について説明するための模式的なブロック図である。第１実施形態に係る半導体記憶装置について説明するための模式的な側面図である。第１実施形態に係る半導体記憶装置について説明するための模式的な平面図である。第１実施形態に係る半導体記憶装置について説明するための模式的なブロック図である。第１実施形態に係る半導体記憶装置について説明するための模式的な回路図である。第１実施形態に係る半導体記憶装置について説明するための模式的な斜視図である。第１実施形態に係る半導体記憶装置について説明するための模式的な平面図である。第１実施形態に係る半導体記憶装置について説明するための模式的な断面図である。第１実施形態に係る半導体記憶装置について説明するための模式的な断面図である。３ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。第１実施形態に係る半導体記憶装置の動作方法について説明するためのタイミングチャートである。第１実施形態に係る半導体記憶装置の動作方法について説明するための模式的な断面図である。第１実施形態に係る半導体記憶装置の動作方法について説明するためのフローチャートである。第１実施形態に係る半導体記憶装置の動作方法について説明するためのタイミングチャートである。第１実施形態に係る半導体記憶装置の動作方法について説明するための模式的な断面図である。第１実施形態に係る半導体記憶装置の動作方法について説明するためのフローチャートである。第１実施形態に係る半導体記憶装置の動作方法について説明するためのタイミングチャートである。第１実施形態に係る半導体記憶装置の動作方法について説明するための模式的な断面図である。第１実施形態に係る半導体記憶装置の動作方法について説明するための模式的な断面図である。第１実施形態に係る半導体記憶装置の動作方法について説明するためのフローチャートである。第１実施形態に係る半導体記憶装置の動作方法について説明するためのタイミングチャートである。第１実施形態に係る半導体記憶装置の動作方法について説明するための模式的な断面図である。第１実施形態に係る半導体記憶装置の動作方法について説明するための模式的な断面図である。第１実施形態に係る半導体記憶装置の動作方法について説明するための模式的な断面図である。比較例に係る半導体記憶装置について説明するための模式的なヒストグラムである。第１実施形態に係る半導体記憶装置の動作方法について説明するための模式図である。第１実施形態に係る半導体記憶装置の変形例１について説明するためのフローチャートである。第１実施形態に係る半導体記憶装置の変形例２について説明するためのフローチャートである。第１実施形態に係る半導体記憶装置の変形例３について説明するためのフローチャートである。第１実施形態に係る半導体記憶装置の変形例３について説明するための模式的な断面図である。第２実施形態に係る半導体記憶装置について説明するためのフローチャートである。第２実施形態に係る半導体記憶装置について説明するためのタイミングチャートである。第２実施形態に係る半導体記憶装置について説明するための模式的な断面図である。第２実施形態に係る半導体記憶装置について説明するための模式的な断面図である。比較例に係る半導体記憶装置について説明するための模式的なヒストグラムである。第２実施形態に係る半導体記憶装置の変形例１について説明するためのフローチャートである。第２実施形態に係る半導体記憶装置の変形例２について説明するためのフローチャートである。第２実施形態に係る半導体記憶装置の変形例２について説明するための模式的な断面図である。第３実施形態に係る半導体記憶装置について説明するためのフローチャートである。第３実施形態に係る半導体記憶装置について説明するためのタイミングチャートである。第３実施形態に係る半導体記憶装置について説明するための模式的な断面図である。第３実施形態に係る半導体記憶装置について説明するための模式的な断面図である。比較例に係る半導体記憶装置について説明するための模式的なヒストグラムである。第３実施形態に係る半導体記憶装置の変形例について説明するためのフローチャートである。第４実施形態に係る半導体記憶装置について説明するためのフローチャートである。第４実施形態に係る半導体記憶装置について説明するための模式図である。第５実施形態に係る半導体記憶装置について説明するための表である。

次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。

また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事もあるし、メモリカード、ＳＳＤ等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。

また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。

また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。

また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。

［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。

メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を行う。メモリシステム１０は、例えば、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。

図２は、本実施形態に係るメモリシステム１０の構成例を示す模式的な側面図である。図３は、同構成例を示す模式的な平面図である。説明の都合上、図２及び図３では一部の構成を省略する。

図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接着されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着されている。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられている。

図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。

尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層され、これらの構成がボンディングワイヤＢによって接続されている。この様な構成では、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれていても良い。また、複数のメモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されていても良い。

［メモリダイＭＤの構成］
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。説明の都合上、図４～図５では一部の構成を省略する。

尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。

図４に示す様に、メモリダイＭＤは、ユーザデータを記憶するメモリセルアレイＭＣＡ０，ＭＣＡ１と、メモリセルアレイＭＣＡ０，ＭＣＡ１に接続された周辺回路ＰＣと、を備える。尚、以下の説明においては、メモリセルアレイＭＣＡ０，ＭＣＡ１を、メモリセルアレイＭＣＡと呼ぶ場合がある。

［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。

メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリセルトランジスタ）、ソース側選択トランジスタＳＴＳを備える。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。

メモリセルＭＣは、半導体層、ゲート絶縁膜、及びゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのユーザデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及びゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳが接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。以下、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳを、単に選択ゲート線（ＳＧＤ、ＳＧＳ）と呼ぶ事がある。

［周辺回路ＰＣの回路構成］
周辺回路ＰＣは、例えば図４に示す様に、メモリセルアレイＭＣＡ０，ＭＣＡ１にそれぞれ接続されたロウデコーダＲＤ０，ＲＤ１と、センスアンプＳＡ０，ＳＡ１と、を備える。また、周辺回路ＰＣは、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。尚、以下の説明においては、ロウデコーダＲＤ０，ＲＤ１を、ロウデコーダＲＤと呼び、センスアンプＳＡ０，ＳＡ１を、センスアンプＳＡと呼ぶ場合がある。

［ロウデコーダＲＤの構成］
ロウデコーダＲＤ（図４）は、例えば図５に示す様に、アドレスデータＡｄｄ（図４）をデコードするアドレスデコーダ２２を備える。また、ロウデコーダＲＤ（図４）は、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４を備える。

アドレスデコーダ２２は、複数のブロック選択線ＢＬＫＳＥＬ及び複数の電圧選択線３３に接続される。アドレスデコーダ２２は、例えば、シーケンサＳＱＣからの制御信号に従ってアドレスレジスタＡＤＲ（図４）のロウアドレスＲＡを順次参照する。

ブロック選択回路２３は、メモリブロックＢＬＫに対応する複数のブロック選択部３４を備える。ブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ブロック選択トランジスタ３５のソース電極は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して電圧供給線３１に電気的に接続される。ブロック選択トランジスタ３５のゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。

電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ソース端子は、それぞれ、対応する電圧供給線３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。

［センスアンプＳＡの構成］
センスアンプＳＡ０，ＳＡ１（図４）は、それぞれセンスアンプモジュールＳＡＭ０，ＳＡＭ１と、キャッシュメモリＣＭ０，ＣＭ１（データレジスタ）と、を備える。キャッシュメモリＣＭ０，ＣＭ１は、それぞれラッチ回路ＸＤＬ０，ＸＤＬ１を備える。尚、以下の説明においては、センスアンプモジュールＳＡＭ０，ＳＡＭ１を、センスアンプモジュールＳＡＭと呼び、キャッシュメモリＣＭ０，ＣＭ１を、キャッシュメモリＣＭと呼び、ラッチ回路ＸＤＬ０，ＸＤＬ１を、ラッチ回路ＸＤＬと呼ぶ場合がある。

センスアンプモジュールＳＡＭは、例えば、複数のビット線ＢＬにそれぞれ対応するセンス回路と、センス回路に接続された複数のラッチ回路等と、を備える。

キャッシュメモリＣＭは、複数のラッチ回路ＸＤＬを備える。複数のラッチ回路ＸＤＬは、それぞれセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。ラッチ回路ＸＤＬには、例えば、メモリセルＭＣに書き込まれるユーザデータ又はメモリセルＭＣから読み出されたユーザデータが格納される。

キャッシュメモリＣＭには、例えば、カラムデコーダが接続される。カラムデコーダは、アドレスレジスタＡＤＲ（図４）に格納されたカラムアドレスＣＡをデコードし、カラムアドレスＣＡに対応するラッチ回路ＸＤＬを選択する。

尚、これら複数のラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、書込動作の際に、センスアンプモジュールＳＡＭ内のラッチ回路に順次転送される。また、センスアンプモジュールＳＡＭ内のラッチ回路に含まれるユーザデータＤａｔは、読出動作の際に、ラッチ回路ＸＤＬに順次転送される。また、ラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、データアウト動作の際に、入出力制御回路Ｉ／Ｏに順次転送される。

［電圧生成回路ＶＧの構成］
電圧生成回路ＶＧ（図４）は、例えば図５に示す様に、複数の電圧供給線３１に接続されている。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧Ｖ_ＣＣ及び接地電圧Ｖ_ＳＳ（図４）が供給される電圧供給線に接続されている。これらの電圧供給線は、例えば、図２、図３を参照して説明したパッド電極Ｐに接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線３１に同時に出力する。電圧供給線３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。

［シーケンサＳＱＣの構成］
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに格納されたコマンドデータＣｍｄに従い、ロウデコーダＲＤ０，ＲＤ１、センスアンプモジュールＳＡＭ０，ＳＡＭ１、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＳｔｔを、適宜ステータスレジスタＳＴＲに出力する。

また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／（／ＢＹ）に出力する。端子ＲＹ／（／ＢＹ）が“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／（／ＢＹ）が“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。尚、端子ＲＹ／（／ＢＹ）は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。

［アドレスレジスタＡＤＲの構成］
アドレスレジスタＡＤＲは、図４に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＡｄｄを格納する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータＡｄｄを保持する。

尚、アドレスデータＡｄｄは、例えば、カラムアドレスＣＡ（図４）及びロウアドレスＲＡ（図４）を含む。ロウアドレスＲＡは、例えば、メモリブロックＢＬＫ（図５）を特定するブロックアドレスと、ストリングユニットＳＵ及びワード線ＷＬを特定するページアドレスと、メモリセルアレイＭＣＡ（プレーン）を特定するプレーンアドレスと、メモリダイＭＤを特定するチップアドレスと、を含む。

［コマンドレジスタＣＭＲの構成］
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＣｍｄを格納する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＣｍｄが格納されると、シーケンサＳＱＣに制御信号が送信される。

［ステータスレジスタＳＴＲの構成］
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＳｔｔを格納する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＳｔｔを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡ０，ＭＣＡ１のレディ／ビジー情報を保持する。

［入出力制御回路Ｉ／Ｏの構成］
入出力制御回路Ｉ／Ｏ（図４）は、データ信号入出力端子ＤＱ０～ＤＱ７と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、シフトレジスタと、バッファ回路と、を備える。

データ信号入出力端子ＤＱ０～ＤＱ７、及びデータストローブ信号入出力端子ＤＱＳ，／ＤＱＳの各々は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに入力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。

データストローブ信号入出力端子ＤＱＳ，／ＤＱＳを介して入力された信号（例えば、データストローブ信号及びその相補信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの入力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、データストローブ信号入出力端子ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）のタイミング、並びに、データストローブ信号入出力端子ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）のタイミングで、入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。

［論理回路ＣＴＲの構成］
論理回路ＣＴＲ（図４）は、複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥと、これら複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥに接続された論理回路と、を備える。論理回路ＣＴＲは、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。

尚、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥの各々は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。

［メモリダイＭＤの構造］
図６は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図７は、メモリダイＭＤの一部の構成を示す模式的な平面図である。図８及び図９は、メモリダイＭＤの一部の構成を示す模式的な断面図である。図８は、図７に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図９は、図８に示す領域Ｄを拡大した模式的な断面図である。説明の都合上、図６～図９では一部の構成を省略する。

本実施形態に係る半導体記憶装置は、例えば図６に示す様に、半導体基板１００上に設けられたトランジスタ層Ｌ_ＴＲと、トランジスタ層Ｌ_ＴＲの上方に設けられたメモリセルアレイ層Ｌ_ＭＣＡと、を備える。

［トランジスタ層Ｌ_ＴＲの構造］
半導体基板１００の上面には、絶縁層を介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板１００の表面と対向する複数の電極ｇｃを含む。また、半導体基板１００の各領域及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。

複数の電極ｇｃは、それぞれ半導体基板１００の表面と対向し、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの電極等として機能する。

複数のコンタクトＣＳは、Ｚ方向に延伸し、下端において半導体基板１００又は電極ｇｃの上面に接続されている。コンタクトＣＳと半導体基板１００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。コンタクトＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜と、タングステン（Ｗ）等の金属膜と、を含む積層膜を含んでいても良い。

配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ複数の配線を含み、それら複数の配線は、メモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の構成の少なくとも一方に電気的に接続される。これら複数の配線は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜と、タングステン（Ｗ）等の金属膜と、を含む積層膜を含んでいても良い。

［メモリセルアレイ層Ｌ_ＭＣＡの構造］
例えば図６に示す様に、メモリセルアレイ層Ｌ_ＭＣＡには、メモリブロックＢＬＫが設けられる。

図７の例において、メモリブロックＢＬＫは、Ｙ方向の一方側（図４ではＹ方向正側）からＹ方向の他方側（図４ではＹ方向負側）にかけて設けられた５つのストリングユニットＳＵａ～ＳＵｅを備える。これら複数のストリングユニットＳＵａ～ＳＵｅは、それぞれ、図５を参照して説明したストリングユニットＳＵに対応する。Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ_２）等のストリングユニット間絶縁層ＳＨＥが設けられる。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、ブロック間構造ＳＴが設けられる。

図６及び図８に示す様に、メモリセルアレイ層Ｌ_ＭＣＡにおいて、メモリブロックＢＬＫは、メモリセルアレイ層Ｌ_ＭＣＡ１と、メモリセルアレイ層Ｌ_ＭＣＡ１の上方に設けられたメモリセルアレイ層Ｌ_ＭＣＡ２と、を備える。メモリセルアレイ層Ｌ_ＭＣＡ１及びメモリセルアレイ層Ｌ_ＭＣＡ２の間には、酸化シリコン（ＳｉＯ_２）等の絶縁層１５１が設けられる。メモリセルアレイ層Ｌ_ＭＣＡ１及びメモリセルアレイ層Ｌ_ＭＣＡ２は、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。

導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、図９に示す様に、窒化チタン（ＴｉＮ）等のバリア導電膜１１６と、タングステン（Ｗ）等の金属膜１１５と、を含む積層膜を含んでいても良い。尚、導電層１１０の上下面及び半導体層１２０との対向面には、アルミナ（ＡｌＯ）等の絶縁性の金属酸化膜１３４が設けられていても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。複数の導電層１１０のＸ方向の端部には、それぞれコンタクトＣＣ（図６）が設けられている。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ_２）等の絶縁層１０１が設けられている。

複数の導電層１１０の下方には、図８に示す様に、絶縁層１０１を介して、半導体層１１１、半導体層１１３、及び半導体層１１２が設けられている。半導体層１１１及び半導体層１１２と、半導体層１２０との間には、ゲート絶縁膜１３０の一部が設けられる。半導体層１１３は、半導体層１２０の下端部に接続されている。

半導体層１１３の上面は半導体層１１１に接続され、下面は半導体層１１２に接続されている。半導体層１１２の下面には、導電層１１４が設けられていても良い。半導体層１１１、半導体層１１３、半導体層１１２、及び導電層１１４は、ソース線ＳＬ（図１）として機能する。ソース線ＳＬは、例えば、複数のメモリブロックＢＬＫについて共通に設けられている。半導体層１１１、半導体層１１３、及び半導体層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含む。導電層１１４は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層、又はその他の導電層を含んでいても良い。

メモリセルアレイ層Ｌ_ＭＣＡ１に設けられた複数の導電層１１０のうち、最下層に位置する１又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳ（図５）のゲート電極として機能する。この導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。

また、メモリセルアレイ層Ｌ_ＭＣＡ１に設けられた複数の導電層１１０のうち、これよりも上方に位置する１又は複数の導電層１１０は、ダミーとして設けられている。以下、この様な導電層１１０を、ダミー導電層１１０ＤＭと呼ぶ。ダミー導電層１１０ＤＭは、選択ゲート線（ＳＧＤ、ＳＧＳ）及びワード線ＷＬとしては機能しない。ダミー導電層１１０ＤＭと半導体層１２０との間には、データを記録するメモリセルＭＣは設けられない。尚、以下、この様なダミー導電層１１０ＤＭを、ダミーワード線ＤＷＬと呼ぶことがある。

また、メモリセルアレイ層Ｌ_ＭＣＡ１に設けられた複数の導電層１１０のうち、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図５）及びこれに接続された複数のメモリセルＭＣ（図５）のゲート電極として機能する。これら導電層１１０と半導体層１２０との間には、データの記録に使用されるメモリセルＭＣが設けられる。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。

また、メモリセルアレイ層Ｌ_ＭＣＡ１に設けられた複数の導電層１１０のうち、最上層に位置する１又は複数の導電層１１０は、ダミー導電層１１０ＤＭである。

また、メモリセルアレイ層Ｌ_ＭＣＡ２に設けられた複数の導電層１１０のうち、最下層に位置する１又は複数の導電層１１０は、ダミー導電層１１０ＤＭである。

また、メモリセルアレイ層Ｌ_ＭＣＡ２に設けられた複数の導電層１１０のうち、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図５）及びこれに接続された複数のメモリセルＭＣ（図５）のゲート電極として機能する。これら導電層１１０と半導体層１２０との間には、データの記録に使用されるメモリセルＭＣが設けられる。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。

また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ（図５）及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図５）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。また、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。

半導体層１２０は、例えば図６及び図７に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図５）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば図８に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン（ＳｉＯ_２）等の絶縁層１２５が設けられている。

半導体層１２０は、図８に示す様に、メモリセルアレイ層Ｌ_ＭＣＡ１に含まれる半導体領域１２０_Ｌと、メモリセルアレイ層Ｌ_ＭＣＡ２に含まれる半導体領域１２０_Ｕと、を備える。また、半導体層１２０は、半導体領域１２０_Ｌの上端及び半導体領域１２０_Ｕの下端に接続された半導体領域１２０_Ｊと、半導体領域１２０_Ｌの下端に接続された不純物領域１２２と、半導体領域１２０_Ｕの上端に接続された不純物領域１２１と、を備える。

半導体領域１２０_Ｌは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０_Ｌの外周面は、それぞれメモリセルアレイ層Ｌ_ＭＣＡ１に含まれる複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。

半導体領域１２０_Ｕは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０_Ｕの外周面は、それぞれメモリセルアレイ層Ｌ_ＭＣＡ２に含まれる複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。

半導体領域１２０_Ｊは、メモリセルアレイ層Ｌ_ＭＣＡ１に含まれる複数の導電層１１０よりも上方に設けられ、メモリセルアレイ層Ｌ_ＭＣＡ２に含まれる複数の導電層１１０よりも下方に設けられている。

不純物領域１２２は、半導体層１１３に接続されている。不純物領域１２２は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。半導体層１２０のうち、不純物領域１２２の直上に位置する部分は、ソース側選択トランジスタＳＴＳのチャネル領域として機能する。

不純物領域１２１は、例えば、リン（Ｐ）等のＮ型の不純物を含む。不純物領域１２１は、コンタクトＣｈ及びコンタクトＣｂ（図６）を介してビット線ＢＬに接続される。

ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略有底円筒状の形状を有する。ゲート絶縁膜１３０は、例えば、図９に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ_２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等であり、電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及びブロック絶縁膜１３３は、略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。

尚、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。

ブロック間構造ＳＴは、Ｚ方向及びＸ方向に延伸し、複数の絶縁層１０１、複数の導電層１１０、半導体層１１１、及び半導体層１１３をＹ方向に分断し、半導体層１１２に達する構造体である。ブロック間構造ＳＴは、例えば、酸化シリコン（ＳｉＯ_２）等の絶縁層である。尚、ブロック間構造ＳＴは、Ｙ方向の中央に、Ｘ方向及びＺ方向に延伸するタングステン等の導電層を含んでいても良く、またこの導電層の下端は、半導体層１１２に接続されていても良い。

［半導体領域１２０_Ｌの，１２０_Ｕ，１２０_Ｊの径方向の幅］
次に、半導体領域１２０_Ｌ，１２０_Ｕ，１２０_Ｊの径方向の幅について説明する。以下本明細書では、半導体領域１２０_Ｌ，１２０_Ｕの延伸方向であるＺ方向に交差するＸＹ断面における半導体層の幅を、径方向の幅と呼ぶ。尚、説明の都合上、図８等においては、Ｙ方向の幅を径方向の幅として図示している。

半導体領域１２０_Ｌの下端部（例えば、メモリセルアレイ層Ｌ_ＭＣＡ１に含まれる複数の導電層１１０よりも下方に位置する部分）の径方向の幅Ｗ_{１２０ＬＬ}は、半導体領域１２０_Ｌの上端部（例えば、メモリセルアレイ層Ｌ_ＭＣＡ１に含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅Ｗ_{１２０ＬＵ}よりも小さい。即ち、半導体領域１２０_Ｌは、基板に近い下方ほど径方向の幅が小さくなる様に設けられている。

半導体領域１２０_Ｕの下端部（例えば、メモリセルアレイ層Ｌ_ＭＣＡ２に含まれる複数の導電層１１０よりも下方に位置する部分）の径方向の幅Ｗ_{１２０ＵＬ}は、半導体領域１２０_Ｕの上端部（例えば、メモリセルアレイ層Ｌ_ＭＣＡ２に含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅Ｗ_{１２０ＵＵ}よりも小さい。即ち、半導体領域１２０_Ｕは、基板及び半導体領域１２０_Ｊに近い下方ほど径方向の幅が小さくなり、半導体領域１２０_Ｊの直上近傍において、最も径方向の幅が小さくなる様に設けられている。尚、幅Ｗ_{１２０ＵＬ}は、幅Ｗ_{１２０ＬＵ}よりも小さい。

半導体領域１２０_Ｊの径方向の幅Ｗ_１２０Ｊは、半導体領域１２０_Ｌ，１２０_Ｕのいずれの径方向の幅Ｗ_{１２０ＬＬ}，Ｗ_{１２０ＬＵ}，Ｗ_{１２０ＵＬ}，Ｗ_{１２０ＵＵ}よりも大きくなる様に設けられている。

［複数ビットを記録するメモリセルＭＣのしきい値電圧］
次に、図１０を参照して、複数ビットのデータを記録するメモリセルＭＣのしきい値電圧について説明する。図１０では、例として、３ビットのデータを記録するメモリセルＭＣのしきい値電圧を示している。

図１０（ａ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図１０（ｂ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の一例を示す表である。図１０（ｃ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の他の例を示す表である。

図１０（ａ）の例では、メモリセルＭＣのしきい値電圧が、８通りのステートに制御されている。Ｅｒステートに制御されたメモリセルＭＣのしきい値電圧は、消去ベリファイ電圧Ｖ_{ＶＦＹＥｒ}より小さい。また、例えば、Ａステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧Ｖ_ＶＦＹＡより大きく、ベリファイ電圧Ｖ_ＶＦＹＢより小さい。また、例えば、Ｂステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧Ｖ_ＶＦＹＢより大きく、ベリファイ電圧Ｖ_ＶＦＹＣより小さい。以下同様に、Ｃステート～Ｆステートに制御されたメモリセルＭＣのしきい値電圧は、それぞれ、ベリファイ電圧Ｖ_ＶＦＹＣ～ベリファイ電圧Ｖ_ＶＦＹＦより大きく、ベリファイ電圧Ｖ_ＶＦＹＤ～ベリファイ電圧Ｖ_ＶＦＹＧより小さい。また、例えば、Ｇステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧Ｖ_ＶＦＹＧより大きく、読出パス電圧Ｖ_ＲＥＡＤより小さい。読出パス電圧Ｖ_ＲＥＡＤは、例えば９Ｖ程度の電圧である。

また、図１０（ａ）の例では、Ｅｒステートに対応するしきい値分布とＡステートに対応するしきい値分布との間に、読出電圧Ｖ_ＣＧＡＲが設定されている。また、Ａステートに対応するしきい値分布とＢステートに対応するしきい値分布との間に、読出電圧Ｖ_ＣＧＢＲが設定されている。以下同様に、Ｂステートに対応するしきい値分布とＣステートに対応するしきい値分布との間～Ｆステートに対応するしきい値分布とＧステートに対応するしきい値分布との間に、それぞれ、読出電圧Ｖ_ＣＧＣＲ～読出電圧Ｖ_ＣＧＧＲが設定されている。

例えば、Ｅｒステートは、最も低いしきい値電圧に対応している。ＥｒステートのメモリセルＭＣは、例えば、消去状態のメモリセルＭＣである。ＥｒステートのメモリセルＭＣには、例えば、データ“１１１”が割り当てられる。

また、Ａステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＡステートのメモリセルＭＣには、例えば、データ“１０１”が割り当てられる。

また、Ｂステートは、上記Ａステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＢステートのメモリセルＭＣには、例えば、データ“００１”が割り当てられる。

以下同様に、図中のＣステート～Ｇステートは、Ｂステート～Ｆステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらのステートのメモリセルＭＣには、例えば、データ“０１１”，“０１０”，“１１０”，“１００”，“０００”が割り当てられる。

尚、図１０（ｂ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧Ｖ_ＣＧＤＲによって判別可能であり、中位ビットのデータは３つの読出電圧Ｖ_ＣＧＡＲ，Ｖ_ＣＧＣＲ，Ｖ_ＣＧＦＲによって判別可能であり、上位ビットのデータは３つの読出電圧Ｖ_ＣＧＢＲ，Ｖ_ＣＧＥＲ，Ｖ_ＣＧＧＲによって判別可能である。この様なデータの割り当てを、１－３－３コードと呼ぶ場合がある。

尚、メモリセルＭＣに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。

例えば、図１０（ｃ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧Ｖ_ＣＧＤＲによって判別可能であり、中位ビットのデータは２つの読出電圧Ｖ_ＣＧＢＲ，Ｖ_ＣＧＦＲによって判別可能であり、上位ビットのデータは４つの読出電圧Ｖ_ＣＧＡＲ，Ｖ_ＣＧＣＲ，Ｖ_ＣＧＥＲ，Ｖ_ＣＧＧＲによって判別可能である。この様なデータの割り当てを、１－２－４コードと呼ぶ場合がある。

［動作］
次に、本実施形態に係る半導体記憶装置の動作について説明する。

［読出動作］
本実施形態に係るメモリダイＭＤの読出動作について説明する。図１１は、読出動作について説明するためのタイミングチャートである。図１２は、読出動作について説明するための模式的な断面図である。図１２には、図１１のタイミングｔ１０３～タイミングｔ１０５において供給される各電圧を示している。

尚、以下の説明では、動作の対象となっているストリングユニットＳＵに対応するドレイン側選択ゲート線ＳＧＤをドレイン側選択ゲート線ＳＧＤ_Ｓと呼び、それ以外のストリングユニットＳＵに対応するドレイン側選択ゲート線ＳＧＤをドレイン側選択ゲート線ＳＧＤ_Ｕと呼ぶ場合がある。

また、動作の対象となっているワード線ＷＬを選択ワード線ＷＬ_Ｓと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬ_Ｕと呼ぶ場合がある。また、選択ワード線ＷＬ_Ｓを選択ワード線ＷＬ_Ｓ（ｎ）と呼ぶ場合がある。また、選択ワード線ＷＬ_Ｓ（ｎ）に上下にそれぞれ隣接する非選択ワード線ＷＬ_Ｕを、非選択ワード線ＷＬ_Ｕ（ｎ±１）と呼ぶ場合がある。また、選択ワード線ＷＬ_Ｓ（ｎ）の２つ上に位置する非選択ワード線ＷＬ_Ｕを非選択ワード線ＷＬ_Ｕ（ｎ＋２）、２つ下に位置する非選択ワード線ＷＬ_Ｕを、非選択ワード線ＷＬ_Ｕ（ｎ－２）と呼ぶ場合がある。

また、以下の説明では、動作の対象となっているストリングユニットＳＵ（図１２）に含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬ_Ｓに接続されたもの（以下、「選択メモリセルＭＣ」と呼ぶ場合がある。）に対して読出動作を実行する例について説明する。また、以下の説明では、この様な複数の選択メモリセルＭＣを含む構成を、選択ページＰＧと呼ぶ場合がある。また、選択ページＰＧを含むメモリブロックＢＬＫを選択メモリブロックＢＬＫ_ｔｂと呼ぶ場合がある。

尚、以下の説明においては、各メモリセルＭＣが複数ビットのデータを記憶し、読出動作に際して複数通りの読出電圧が使用される例について説明する。

読出動作のタイミングｔ１００において、コントローラダイＣＤはメモリダイＭＤに、読出動作を指示するコマンドデータＣｍｄ（図４）及びアドレスデータＡｄｄ（図４）を順次入力する。これにより、端子ＲＹ／（／ＢＹ）が“Ｌ”状態の期間（ビジー期間）となる。

タイミングｔ１０１においては、例えば図１１に示す様に、ドレイン側選択ゲート線ＳＧＤ_Ｓ，ドレイン側選択ゲート線ＳＧＤ_Ｕ，及び、ソース側選択ゲート線ＳＧＳに電圧Ｖ_ＳＧを供給して全ての選択トランジスタ（ＳＴＤ、ＳＴＳ）をＯＮ状態とする。また、選択ワード線ＷＬ_Ｓ（ｎ）に読出パス電圧Ｖ_ＲＥＡＤを供給し、非選択ワード線ＷＬ_Ｕ（ｎ±１）に読出パス電圧Ｖ_{ＲＥＡＤＫ}を供給し、非選択ワード線ＷＬ_Ｕ（ｎ±１）以外の非選択ワード線ＷＬ_Ｕに読出パス電圧Ｖ_ＲＥＡＤを供給して、全てのメモリセルＭＣをＯＮ状態とする。読出パス電圧Ｖ_{ＲＥＡＤＫ}は読出パス電圧Ｖ_ＲＥＡＤより大きい。

タイミングｔ１０２においては、例えば図１１に示す様に、非選択ワード線ＷＬ_Ｕ（ｎ±１）に読出パス電圧Ｖ_{ＲＥＡＤＫ}を供給し、それ以外の非選択ワード線ＷＬ_Ｕに読出パス電圧Ｖ_ＲＥＡＤを供給して、全ての非選択ワード線ＷＬ_Ｕに接続されたメモリセルＭＣをＯＮ状態とする。一方で、選択ワード線ＷＬ_Ｓ（ｎ）に接地電圧Ｖ_ＳＳを供給して、選択ワード線ＷＬ_Ｓ（ｎ）に接続されたメモリセルＭＣをＯＦＦ状態とする。また、選択ページＰＧを含むストリングユニットＳＵａのドレイン側選択ゲート線ＳＧＤ_Ｓ及びソース側選択ゲート線ＳＧＳに電圧Ｖ_ＳＧを供給し、それらに接続された選択トランジスタＳＴＤ、ＳＴＳをＯＮ状態とする。また、選択ページＰＧを含まないストリングユニットＳＵｂ～ＳＵｅのドレイン側選択ゲート線ＳＧＤ_Ｕに接地電圧Ｖ_ＳＳを供給し、それらに接続された選択トランジスタＳＴＤをＯＦＦ状態とする。

タイミングｔ１０３においては、選択ワード線ＷＬ_Ｓ（ｎ）に、所定の読出電圧Ｖ_ＣＧＲを供給する。読出電圧Ｖ_ＣＧＲは、例えば、図１０（ａ）を参照して説明した７つの読出電圧Ｖ_ＣＧＡＲ～Ｖ_ＣＧＧＲのいずれかであっても良い。これにより、選択ページＰＧに含まれる選択メモリセルＭＣは、それぞれのしきい値電圧に応じてＯＮ状態又はＯＦＦ状態となる。すなわち、選択ページＰＧの一部の選択メモリセルＭＣはＯＮ状態となり、残りの選択メモリセルＭＣはＯＦＦ状態となる。

また、読出動作のタイミングｔ１０３～タイミングｔ１０４においては、例えば、ビット線ＢＬの充電等を行う。また、例えば、ソース線ＳＬ（半導体層１１２）に電圧Ｖ_ＳＲＣを供給して、これらの充電を開始する。電圧Ｖ_ＳＲＣは、例えば、接地電圧Ｖ_ＳＳと同程度の大きさを有する。続いて、センスアンプモジュールＳＡＭ（図４）によって、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出するセンス動作が行われ、このメモリセルＭＣの状態を示すデータを取得する。

読出動作のタイミングｔ１０４においては、選択ワード線ＷＬ_Ｓ（ｎ）に、他の読出電圧Ｖ_ＣＧＲを供給する。これにより、選択ページＰＧの一部の選択メモリセルＭＣはＯＮ状態となり、残りの選択メモリセルＭＣはＯＦＦ状態となる。

読出動作のタイミングｔ１０４～タイミングｔ１０５においては、タイミングｔ１０３～タイミングｔ１０４と同様に、センスアンプモジュールＳＡＭによってセンス動作が行われ、メモリセルＭＣの状態を示すデータを取得する。

読出動作のタイミングｔ１０５においては、選択ワード線ＷＬ_Ｓ（ｎ）、全ての非選択ワード線ＷＬ_Ｕ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に接地電圧Ｖ_ＳＳを供給する。

タイミングｔ１０６において、メモリダイＭＤにおける読出動作が終了する。また、端子ＲＹ／（／ＢＹ）が“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。

尚、読出動作においては、上記メモリセルＭＣの状態を示すデータにＡＮＤ、ＯＲ等の演算処理が実行され、これによってメモリセルＭＣに記録されていたデータが算出される。また、このデータは、キャッシュメモリＣＭ（図４）に転送される。

［書込動作］
次に、本実施形態に係るメモリダイＭＤの書込動作について説明する。図１３は、書込動作について説明するためのフローチャートである。

尚、以下の説明では、選択ページＰＧに対応する複数の選択メモリセルＭＣに対して書込動作を実行する例について説明する。

ステップＳ１０１においては、ループ回数ｎ_Ｗが１に設定される。ループ回数ｎ_Ｗは、書込ループの回数を示す変数である

ステップＳ１０２においては、プログラム動作が実行される。プログラム動作は、選択ワード線ＷＬ_Ｓにプログラム電圧Ｖ_ＰＧＭ（図１５）を供給して、メモリセルＭＣのしきい値電圧を増大させる動作である。

ステップＳ１０３では、ベリファイ動作を行う。ベリファイ動作は、基本的には図１１及び図１２を参照して説明した読出動作と同様に実行される。ただし、ベリファイ動作においては、所定の読出電圧Ｖ_ＣＧＲのかわりに、例えば、図１０を参照して説明したベリファイ電圧Ｖ_ＶＦＹＡ～ベリファイ電圧Ｖ_ＶＦＹＧを選択ワード線ＷＬ_Ｓに供給し、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出して、メモリセルＭＣのしきい値電圧が目標値に達したか否かを検出する。

ステップＳ１０４では、ベリファイ動作の結果を判定する。例えば、図示しないカウンタ回路を参照して、しきい値電圧が目標値に到達していないメモリセルＭＣの数を計数する。また、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数以上であった場合等にはベリファイＦＡＩＬと判定し、ステップＳ１０５に進む。一方、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数未満であった場合等にはベリファイＰＡＳＳと判定し、ステップＳ１０７に進む。

ステップＳ１０５では、ループ回数ｎ_Ｗが所定の回数Ｎ_Ｗに達したか否かを判定する。達していなかった場合にはステップＳ１０６に進む。達していた場合にはステップＳ１０８に進む。

ステップＳ１０６では、ループ回数ｎ_Ｗに１を加算して、ステップＳ１０２に進む。また、ステップＳ１０６では、例えば、プログラム動作において選択ワード線ＷＬ_Ｓに供給されるプログラム電圧Ｖ_ＰＧＭ（図１５）を所定の電圧ΔＶだけ増大させる。従って、プログラム電圧Ｖ_ＰＧＭは、ループ回数ｎ_Ｗの増大と共に増大する。

ステップＳ１０７では、ステータスレジスタＳＴＲ（図４）に、書込動作が正常に終了した旨のステータスデータＳｔｔを格納し、書込動作を終了する。尚、ステータスデータＳｔｔは、ステータスリード動作によってコントローラダイＣＤ（図１）に出力される。

ステップＳ１０８では、ステータスレジスタＳＴＲ（図４）に、書込動作が正常に終了しなかった旨のステータスデータＳｔｔを格納し、書込動作を終了する。

図１４は、書込動作について説明するためのタイミングチャートである。図１５は、書込動作について説明するための模式的な断面図である。図１５には、図１４のタイミングｔ１１３～タイミングｔ１１４において供給される各電圧を示している。

以下、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うものを「書込メモリセルＭＣ」と呼び、しきい値電圧の調整を行わないものを「禁止メモリセルＭＣ」と呼ぶ場合がある。

書込動作のタイミングｔ１１０においては、例えば図１４に示す様に、コントローラダイＣＤがメモリダイＭＤに、書込動作を指示するコマンドデータＣｍｄ（図４）、及びアドレスデータＡｄｄ（図４）を順次入力する。これにより、端子ＲＹ／（／ＢＹ）が“Ｌ”状態の期間（ビジー期間）となる。

タイミングｔ１１０～ｔ１１１においては、例えば、書込メモリセルＭＣに接続されたビット線ＢＬ_Ｗ（図１５）に電圧Ｖ_ＳＲＣを供給し、禁止メモリセルＭＣに接続されたビット線ＢＬに電圧Ｖ_ＤＤを供給する。また、ソース線ＳＬ（半導体層１１２）に、電圧Ｖ_ＳＲＣを供給する。

タイミングｔ１１１においては、ドレイン側選択ゲート線ＳＧＤ_Ｓ及びドレイン側選択ゲート線ＳＧＤ_Ｕに電圧Ｖ_ＳＧを供給して、全てのドレイン側選択トランジスタＳＴＤをＯＮ状態とする。

タイミングｔ１１２においては、ドレイン側選択ゲート線ＳＧＤ_Ｓに、電圧Ｖ_ＳＧＤを供給する。電圧Ｖ_ＳＧＤは電圧Ｖ_ＳＧよりも小さく、ビット線ＢＬの電圧に応じてドレイン側選択トランジスタＳＴＤがＯＮ状態又はＯＦＦ状態となる程度の大きさを有する。また、ドレイン側選択ゲート線ＳＧＤ_Ｕ及びソース側選択ゲート線ＳＧＳに接地電圧Ｖ_ＳＳを供給し、それらに接続された選択トランジスタ（ＳＴＤ、ＳＴＳ）をＯＦＦ状態とする。また、選択ワード線ＷＬ_Ｓ（ｎ）及び非選択ワード線ＷＬ_Ｕ（ｎ±１）に書込パス電圧Ｖ_{ＰＡＳＳ３}を供給する。また、非選択ワード線ＷＬ_Ｕ（ｎ＋２）に書込パス電圧Ｖ_{ＰＡＳＳ２}を供給する。また、非選択ワード線ＷＬ_Ｕ（ｎ－２）に書込パス電圧Ｖ_{ＰＡＳＳ１}を供給する。また、その他の非選択ワード線ＷＬ_Ｕに書込パス電圧Ｖ_ＰＡＳＳを供給する。書込パス電圧Ｖ_ＰＡＳＳは、図１２を参照して説明した読出パス電圧Ｖ_ＲＥＡＤと同程度の大きさを有していても良いし、読出パス電圧Ｖ_ＲＥＡＤより大きくても良い。書込パス電圧Ｖ_ＰＡＳＳは、書込パス電圧Ｖ_{ＰＡＳＳ１}よりも大きい。書込パス電圧Ｖ_{ＰＡＳＳ２}は、書込パス電圧Ｖ_{ＰＡＳＳ１}よりも大きい。書込パス電圧Ｖ_{ＰＡＳＳ３}は、書込パス電圧Ｖ_{ＰＡＳＳ２}よりも大きい。

タイミングｔ１１３においては、選択ワード線ＷＬ_Ｓ（ｎ）にプログラム電圧Ｖ_ＰＧＭを供給する。プログラム電圧Ｖ_ＰＧＭは、書込パス電圧Ｖ_{ＰＡＳＳ３}よりも大きい。

ここで、例えば図１５に示す様に、ビット線ＢＬ_Ｗに接続された半導体層１２０のチャネルには、ビット線ＢＬから電圧Ｖ_ＳＲＣが供給されている。この様な半導体層１２０と選択ワード線ＷＬ_Ｓとの間には、比較的大きい電界が発生する。これにより、半導体層１２０のチャネル中の電子がトンネル絶縁膜１３１（図９）を介して電荷蓄積膜１３２（図９）中にトンネルする。これにより、書込メモリセルＭＣのしきい値電圧は増大する。

また、ビット線ＢＬ_Ｗ以外のビット線ＢＬに接続された半導体層１２０のチャネルは、電気的にフローティング状態となっており、このチャネルの電位は非選択ワード線ＷＬ_Ｕとの容量結合によって書込パス電圧Ｖ_ＰＡＳＳ程度まで上昇している。この様な半導体層１２０と選択ワード線ＷＬ_Ｓとの間には、上記した電界よりも小さい電界しか発生しない。従って、半導体層１２０のチャネル中の電子は電荷蓄積膜１３２（図９）中にトンネルしない。従って、禁止メモリセルＭＣのしきい値電圧は増大しない。

タイミングｔ１１４においては、選択ワード線ＷＬ_Ｓ、非選択ワード線ＷＬ_Ｕ、ドレイン側選択ゲート線ＳＧＤ_Ｓ、ドレイン側選択ゲート線ＳＧＤ_Ｕ、及び、ソース側選択ゲート線ＳＧＳに接地電圧Ｖ_ＳＳを供給する。

タイミングｔ１１５において、メモリダイＭＤにおける書込動作が終了する。また、端子ＲＹ／（／ＢＹ）が“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。

［消去動作］
次に、本実施形態に係るメモリダイＭＤの消去動作について説明する。図１６は、消去動作について説明するためのフローチャートである。

尚、以下の説明では、動作の対象となっている選択メモリブロックＢＬＫ_ｔｂに対して消去動作を実行する例について説明する。

ステップＳ１１１においては、例えば図１６に示す様に、ループ回数ｎ_Ｅが１に設定される。ループ回数ｎ_Ｅは、消去ループの回数を示す変数である。

ステップＳ１１２においては、消去電圧供給動作が実行される。消去電圧供給動作は、ワード線ＷＬに接地電圧Ｖ_ＳＳを供給し、ソース線ＳＬ及びビット線ＢＬの少なくとも一方に電圧Ｖ_ＥＲＡ（図１８。消去電圧と呼ぶ場合がある。）を供給してメモリセルＭＣのしきい値電圧を減少させる動作である。

ステップＳ１１３では、消去ベリファイ動作を行う。消去ベリファイ動作は、ワード線ＷＬに消去ベリファイ電圧Ｖ_{ＶＦＹＥｒ}を供給し、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出して、メモリセルＭＣのしきい値電圧が目標値に達したか否かを検出するための動作である。

ステップＳ１１４では、消去ベリファイ動作の結果を判定する。例えば、上記カウンタ回路を参照して、しきい値電圧が目標値に到達していないメモリセルＭＣの数を計数する。また、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数以上であった場合等にはベリファイＦＡＩＬと判定し、ステップＳ１１５に進む。一方、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数未満であった場合等にはベリファイＰＡＳＳと判定し、ステップＳ１１７に進む。

ステップＳ１１５では、ループ回数ｎ_Ｅが所定の回数Ｎ_Ｅに達したか否かを判定する。達していなかった場合にはステップＳ１１６に進む。達していた場合にはステップＳ１１８に進む。

ステップＳ１１６では、ループ回数ｎ_Ｅに１を加算して、ステップＳ１１２に進む。また、ステップＳ１１６では、例えば、消去電圧供給動作においてソース線ＳＬ及びビット線ＢＬの少なくとも一方に供給される電圧Ｖ_ＥＲＡ（図１８）に所定の電圧ΔＶを加算する。従って、電圧Ｖ_ＥＲＡ（図１８）は、ループ回数ｎ_Ｅの増大と共に増大する。

ステップＳ１１７では、ステータスレジスタＳＴＲ（図４）に、消去動作が正常に終了した旨のステータスデータＳｔｔを格納し、消去動作を終了する。尚、ステータスデータＳｔｔは、ステータスリード動作によってコントローラダイＣＤ（図１）に出力される。

ステップＳ１１８では、ステータスレジスタＳＴＲ（図４）に、消去動作が正常に終了しなかった旨のステータスデータＳｔｔを格納し、消去動作を終了する。

図１７は、消去動作について説明するためのタイミングチャートである。図１８は、消去動作について説明するための模式的な断面図である。図１８には、図１７のタイミングｔ１２２～タイミングｔ１２３において供給される各電圧を示している。

消去動作のタイミングｔ１２０において、コントローラダイＣＤはメモリダイＭＤに、消去動作を指示するコマンドデータＣｍｄ、及びアドレスデータＡｄｄを順次入力する。これにより、端子ＲＹ／（／ＢＹ）が“Ｌ”状態の期間（ビジー期間）となる。

消去動作のタイミングｔ１２１においては、選択ゲート線（ＳＧＤ、ＳＧＳ）にそれぞれ電圧Ｖ_ＥＲＡ－Ｖ_１を供給し、ワード線ＷＬに接地電圧Ｖ_ＳＳを供給する。尚、選択ゲート線（ＳＧＤ、ＳＧＳ）に供給する電圧Ｖ_ＥＲＡ－Ｖ_１は、ワード線ＷＬに供給する接地電圧Ｖ_ＳＳより大きい。また、ビット線ＢＬ及びソース線ＳＬ（半導体層１１２）に、電圧Ｖ_ＥＲＡを供給する。尚、消去動作のタイミングｔ１２１においては、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳのいずれか一方のみに電圧Ｖ_ＥＲＡ－Ｖ_１を供給しても良い。ドレイン側選択ゲート線ＳＧＤに電圧Ｖ_ＥＲＡ－Ｖ_１を供給した場合は、ビット線ＢＬに電圧Ｖ_ＥＲＡを供給しても良い。ソース側選択ゲート線ＳＧＳに電圧Ｖ_ＥＲＡ－Ｖ_１を供給した場合は、ソース線ＳＬに電圧Ｖ_ＥＲＡを供給しても良い。

タイミングｔ１２２～タイミングｔ１２３においては、後述するＧＩＤＬ（Gate Induced Drain Leakage）により、メモリセルＭＣに書き込まれたデータの消去を行う。

タイミングｔ１２３においては、ビット線ＢＬ、選択ゲート線（ＳＧＤ、ＳＧＳ）、及び、ワード線ＷＬに、接地電圧Ｖ_ＳＳを供給する。

タイミングｔ１２４において、メモリダイＭＤにおける消去動作が終了する。また、端子ＲＹ／（／ＢＹ）が“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。

［ＧＩＤＬによる消去動作］
図１７のタイミングｔ１２２～タイミングｔ１２３においては、図１８に示す様に、選択ゲート線（ＳＧＤ、ＳＧＳ）を介して、選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極に、電圧Ｖ_ＥＲＡ－Ｖ_１が供給される。また、ビット線ＢＬ及びソース線ＳＬを介して、選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域に、電圧Ｖ_ＥＲＡが供給される。従って、選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極－チャネル領域間には、電圧Ｖ_１が印加される。

電圧Ｖ_１は、例えば、選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル近傍（半導体層１２０の表面）においてＧＩＤＬが発生する程度の大きさの電圧である。ＧＩＤＬにより、選択トランジスタ（ＳＴＤ、ＳＴＳ）それぞれのチャネル近傍には、例えば図１８に示す様に、電子正孔対が発生する。

ドレイン側選択トランジスタＳＴＤにおいて発生した電子はビット線ＢＬ側へ供給され、正孔はメモリセルＭＣ側へ供給される。ソース側選択トランジスタＳＴＳにおいて発生した電子はソース線ＳＬ側へ供給され、正孔はメモリセルＭＣ側へ供給される。これに伴い、メモリセルＭＣのチャネル領域には正孔が蓄積され、メモリセルＭＣのチャネル領域の電圧は上昇する。

また、図１７のタイミングｔ１２２～タイミングｔ１２３においては、ワード線ＷＬに、接地電圧Ｖ_ＳＳが供給される。従って、メモリセルＭＣのゲート電極－チャネル領域間には、電圧Ｖ_ＥＲＡ程度の電圧が印加される。この電圧は、ＧＩＤＬにより供給された正孔がトンネル絶縁膜１３１をトンネルし、電荷蓄積膜１３２へ到達し得る程度の大きさである。

この様に、ＧＩＤＬにより発生した正孔を選択メモリブロックＢＬＫ_ｔｂに含まれる全てのメモリセルＭＣの電荷蓄積膜１３２（図９）に蓄積させることにより、メモリセルＭＣのしきい値電圧を減少させて、メモリセルＭＣのデータ消去を行う。

［消去ベリファイ動作］
図１９は、消去ベリファイ動作について説明するための模式的な断面図である。消去ベリファイ動作においては、例えば図１９に示す様に、ストリングユニットＳＵａのドレイン側選択ゲート線ＳＧＤ_Ｓ及びソース側選択ゲート線ＳＧＳに電圧Ｖ_ＳＧを供給し、それらに接続された選択トランジスタＳＴＤ、ＳＴＳをＯＮ状態とする。また、その他のストリングユニットＳＵｂ～ＳＵｅのドレイン側選択ゲート線ＳＧＤ_Ｕに接地電圧Ｖ_ＳＳを供給し、それらに接続された選択トランジスタＳＴＤをＯＦＦ状態とする。また、ワード線ＷＬに消去ベリファイ電圧Ｖ_{ＶＦＹＥｒ}を供給し、ストリングユニットＳＵａに含まれるメモリセルＭＣのしきい値電圧が目標値に達したか否かを検出する。

［サブブロックモード］
半導体記憶装置の高集積化に伴い、メモリブロックＢＬＫ当たりのビット数が増大している。これに伴い、消去単位が増大し、ガベージコレクションの際の書込動作の回数が増大している。そこで、第１実施形態に係る半導体記憶装置は、サブブロックモードで動作可能に構成されている。サブブロックモードでは、１つのメモリブロックＢＬＫを２つのサブブロックに分割し、サブブロックを消去単位とする。サブブロックモードでは、例えば、メモリブロックＢＬＫ中の構成のうち、図８を参照して説明したメモリセルアレイ層Ｌ_ＭＣＡ１に含まれるものを一つのサブブロックとし、メモリセルアレイ層Ｌ_ＭＣＡ２に含まれるものをもう一つのサブブロックとする。

尚、以下、サブブロックに対する消去動作、という場合には、サブブロックに含まれる全てのメモリセルＭＣに対する消去動作を行うことを意味する。また、以下、サブブロックが消去状態、という場合には、サブブロックに含まれる全てのメモリセルＭＣが消去状態であることを意味する。

［サブブロックモード消去動作１］
以下、サブブロックモードにおける消去動作について説明する。図２０は、サブブロックモード消去動作１について説明するためのフローチャートである。

尚、以下の説明では、動作の対象となっているサブブロックＳＢＬＫを選択サブブロックＳＢＬＫ_Ｓと呼び、動作の対象となっていないサブブロックＳＢＬＫを非選択サブブロックＳＢＬＫ_Ｕと呼ぶ場合がある。また、以下の説明では、選択サブブロックＳＢＬＫ_Ｓに対して消去動作を実行する例について説明する。

ステップＳ１２１においては、非選択サブブロックＳＢＬＫ_Ｕが消去状態であるか否かを判定する。非選択サブブロックＳＢＬＫ_Ｕが消去状態である場合はステップＳ１２２へ進み、非選択サブブロックＳＢＬＫ_Ｕが消去状態でない場合はステップＳ１２３へ進む。尚、非選択サブブロックＳＢＬＫ_Ｕの消去状態を判定する方法については後述する。

ステップＳ１２２においては、後述する選択サブブロック消去動作１を実行する。

ステップＳ１２３においては、後述する選択サブブロック消去動作２を実行する。

［選択サブブロック消去動作１］
選択サブブロック消去動作１は、基本的には、図１６を参照して説明した消去動作と同様に実行される。ただし、選択サブブロック消去動作１において実行される消去電圧供給動作及び消去ベリファイ動作は、それぞれ、図１６を参照して説明した消去動作において実行される消去電圧供給動作及び消去ベリファイ動作と異なる。

図２１は、選択サブブロック消去動作１及び選択サブブロック消去動作２について説明するためのタイミングチャートである。図２１においては、選択サブブロック消去動作１及び選択サブブロック消去動作２において共通の波形を実線で示している。また、図２１において、選択サブブロック消去動作２の波形がサブブロック消去動作１と異なる場合は、選択サブブロック消去動作２の波形を破線で示している。

図２２は、選択サブブロック消去動作１において実行される消去電圧供給動作について説明するための模式的な断面図である。尚、図２２は、選択メモリブロックＢＬＫ_ｔｂにおいて、メモリセルアレイ層Ｌ_ＭＣＡ２が選択サブブロックＳＢＬＫ_Ｓを含み、メモリセルアレイ層Ｌ_ＭＣＡ１が非選択サブブロックＳＢＬＫ_Ｕを含む例について示している。

選択サブブロック消去動作１は、非選択サブブロックＳＢＬＫ_ＵのメモリセルＭＣが消去状態である場合において、選択サブブロックＳＢＬＫ_ＳのメモリセルＭＣのデータを消去する動作である。図２２には、非選択サブブロックＳＢＬＫ_ＵにおいてページＰＧが消去状態である様子（ページＰＧに含まれるメモリセルＭＣが全てＥｒステートである様子）を“Ｅｒ”で示している。

選択サブブロック消去動作１のタイミングｔ１３０においては、図２１に示す様に選択サブブロック消去動作１の開始に伴い、端子ＲＹ／（／ＢＹ）が“Ｌ”状態の期間（ビジー期間）となる。

選択サブブロック消去動作１のタイミングｔ１３１においては、図２１及び図２２に示す様に、選択ゲート線（ＳＧＤ、ＳＧＳ）にそれぞれ電圧Ｖ_ＥＲＡ－Ｖ_１を供給し、ビット線ＢＬ及びソース線ＳＬ（半導体層１１２）に電圧Ｖ_ＥＲＡを供給する。

また、選択サブブロックＳＢＬＫ_Ｓのワード線ＷＬには、接地電圧Ｖ_ＳＳを供給する。これに伴い、選択サブブロックＳＢＬＫ_ＳにおけるメモリセルＭＣのゲート電極－チャネル領域間には、電圧Ｖ_ＥＲＡ程度の電圧が印加される。

また、非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬには、接地電圧Ｖ_ＳＳよりも大きい非選択消去電圧Ｖ_Ｘを供給する。これに伴い、非選択サブブロックＳＢＬＫ_ＵにおけるメモリセルＭＣのゲート電極－チャネル領域間には、電圧Ｖ_ＥＲＡよりも小さい電圧Ｖ_ＥＲＡ－Ｖ_Ｘが印加される。電圧Ｖ_ＥＲＡ－Ｖ_Ｘは、非選択サブブロックＳＢＬＫ_Ｕ中のメモリセルＭＣがＥｒステート、即ち電荷蓄積膜１３２に電子が蓄積されていない状態においても、正孔がトンネル絶縁膜１３１をトンネルしない程度の電圧である。また、電圧Ｖ_ＥＲＡ－Ｖ_Ｘは、メモリセルＭＣをＰＭＯＳトランジスタとして動作させる場合にメモリセルＭＣがＯＮ状態となる程度の大きさを有する。

タイミングｔ１３２～タイミングｔ１３３においては、選択サブブロックＳＢＬＫ_ＳのメモリセルＭＣにおいて、トンネル絶縁膜１３１をトンネルした正孔が電荷蓄積膜１３２（図９）に蓄積されることにより、メモリセルＭＣのデータは消去される。一方、非選択サブブロックＳＢＬＫ_ＵのメモリセルＭＣにおいては、正孔がトンネル絶縁膜１３１をトンネルしないことにより、メモリセルＭＣのしきい値が更に下がる（過消去）ことは起こらない。

尚、選択サブブロック消去動作１において実行される消去電圧供給動作では、図２２に示す様に、選択トランジスタＳＴＳのチャネル近傍で発生した正孔が、非選択サブブロックＳＢＬＫ_Ｕに対応するチャネル領域を介して選択サブブロックＳＢＬＫ_Ｓに転送され、メモリセルＭＣの消去に用いられる。

タイミングｔ１３３においては、ビット線ＢＬ、選択ゲート線（ＳＧＤ、ＳＧＳ）、選択サブブロックＳＢＬＫ_Ｓ及び非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬ、並びに、ソース線ＳＬに、接地電圧Ｖ_ＳＳを供給する。

タイミングｔ１３４において、メモリダイＭＤにおける消去動作が終了する。また、端子ＲＹ／（／ＢＹ）が“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。

図２３は、選択サブブロック消去動作１において実行される消去ベリファイ動作について説明するための模式的な断面図である。この消去ベリファイ動作は、基本的には、図１９を参照して説明した消去ベリファイ動作と同様に実行される。ただし、選択サブブロック消去動作１において実行される消去ベリファイ動作では、非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬに、読出パス電圧Ｖ_ＲＥＡＤを供給する。

［選択サブブロック消去動作２］
選択サブブロック消去動作２は、基本的には、選択サブブロック消去動作１と同様に実行される。ただし、選択サブブロック消去動作２において実行される消去電圧供給動作は、選択サブブロック消去動作１において実行される消去電圧供給動作と異なる。

図２４は、選択サブブロック消去動作２において実行される消去電圧供給動作について説明するための模式的な断面図である。尚、図２４では、図２２と同様に、メモリセルアレイ層Ｌ_ＭＣＡ２が選択サブブロックＳＢＬＫ_Ｓを含み、メモリセルアレイ層Ｌ_ＭＣＡ１が非選択サブブロックＳＢＬＫ_Ｕを含む例について示している。

選択サブブロック消去動作２は、非選択サブブロックＳＢＬＫ_ＵのメモリセルＭＣが非消去状態、例えば書込状態である場合において、選択サブブロックＳＢＬＫ_ＳのメモリセルＭＣのデータを消去する動作である。図２４には、非選択サブブロックＳＢＬＫ_ＵにおいてページＰＧが書込状態である様子（ページＰＧに含まれるメモリセルＭＣにＥｒステート以外の状態のメモリセルＭＣが含まれている様子）を“Ｒ”で示している。

選択サブブロック消去動作２のタイミングｔ１３０においては、選択サブブロック消去動作１と同様に、選択サブブロック消去動作２の開始に伴い、端子ＲＹ／（／ＢＹ）が“Ｌ”状態の期間（ビジー期間）となる。

選択サブブロック消去動作２のタイミングｔ１３１においては、図２１及び図２４に示す様に、ビット線ＢＬ、選択ゲート線（ＳＧＤ、ＳＧＳ）、選択サブブロックＳＢＬＫ_Ｓのワード線ＷＬ、及び、ソース線ＳＬには、選択サブブロック消去動作１と同様の電圧が供給される。これに伴い、選択サブブロックＳＢＬＫ_ＳにおけるメモリセルＭＣのゲート電極－チャネル領域間には、電圧Ｖ_ＥＲＡ程度の電圧が印加される。

一方、非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬには非選択消去電圧Ｖ_Ｘ（図２２）よりも大きい非選択消去電圧Ｖ_Ｙを供給する。これに伴い、非選択サブブロックＳＢＬＫ_ＵにおけるメモリセルＭＣのゲート電極－チャネル領域間には、電圧Ｖ_ＥＲＡ－Ｖ_Ｘよりも小さい電圧Ｖ_ＥＲＡ－Ｖ_Ｙが印加される。電圧Ｖ_ＥＲＡ－Ｖ_Ｙは、非選択サブブロックＳＢＬＫ_Ｕ中のページＰＧが書込状態“Ｒ”である場合に、正孔がトンネル絶縁膜１３１をトンネルしない程度の電圧である。

タイミングｔ１３２～タイミングｔ１３３においては、選択サブブロックＳＢＬＫ_ＳのメモリセルＭＣにおいて、トンネル絶縁膜１３１をトンネルした正孔が電荷蓄積膜１３２（図９）に蓄積されることにより、メモリセルＭＣのデータは消去される。一方、非選択サブブロックＳＢＬＫ_ＵのメモリセルＭＣにおいては、正孔がトンネル絶縁膜１３１をトンネルしないことにより、書込状態のメモリセルＭＣしきい値は低下しない。

［比較例］
次に、比較例に係る半導体記憶装置の選択サブブロックＳＢＬＫ_Ｓに、本実施形態とは異なるサブブロックモード消去動作Ｘを行った場合について説明する。図２５は、比較例に係る半導体記憶装置について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。

サブブロックモード消去動作Ｘは、非選択サブブロックＳＢＬＫ_Ｕが消去状態であるか否かの判定を行わない。サブブロックモード消去動作Ｘにおいて実行される消去電圧供給動作は、非選択サブブロックＳＢＬＫ_Ｕが消去状態及び書込状態のいずれの場合も、非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬへ、非選択消去電圧Ｖ_Ｘを供給する。

図２５（ａ）は、サブブロックモード消去動作Ｘによって、選択サブブロックＳＢＬＫ_Ｓが消去される様子を示している。選択サブブロックＳＢＬＫ_Ｓにおいて、Ａステート～Ｇステートに書込みされたメモリセルＭＣは、サブブロックモード消去動作Ｘにより、それぞれＥｒステートへ消去される。

図２５（ｂ）は、サブブロックモード消去動作Ｘによって、非選択サブブロックＳＢＬＫ_ＵのＡステート～Ｇステートに書込みされたメモリセルＭＣのしきい値が、それぞれ低下してしまう様子を示している。非選択サブブロックＳＢＬＫ_Ｕが書込状態の場合においても、消去状態と同様の、比較的小さな非選択消去電圧Ｖ_Ｘを非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬに供給した場合、非選択サブブロックＳＢＬＫ_ＵのメモリセルＭＣのゲート電極－チャネル領域間において比較的大きな電圧が供給され、正孔がトンネル絶縁膜１３１をトンネルし、このような誤消去が起こることがあった。

［効果］
本実施形態に係る半導体記憶装置は、選択サブブロックＳＢＬＫ_Ｓに対する消去動作時に、非選択サブブロックＳＢＬＫ_Ｕが消去状態であるか否かの判定を行う。非選択サブブロックＳＢＬＫ_Ｕが消去状態の場合、非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬに非選択消去電圧Ｖ_Ｘを供給する。非選択サブブロックＳＢＬＫ_Ｕが書込状態の場合、非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬに非選択消去電圧Ｖ_Ｘより大きい非選択消去電圧Ｖ_Ｙを供給する。

この様な場合、非選択サブブロックＳＢＬＫ_Ｕが書込状態の場合、非選択サブブロックＳＢＬＫ_ＵのメモリセルＭＣのゲート電極－チャネル領域間には、比較的小さな電圧（電圧Ｖ_ＥＲＡ－Ｖ_Ｙ）が供給される。これにより、正孔はトンネル絶縁膜１３１をトンネルしづらくなる。従って、図２５（ｂ）を参照して説明した様な、非選択サブブロックＳＢＬＫ_Ｕの誤消去を抑止できる。

また、非選択サブブロックＳＢＬＫ_Ｕが消去状態の場合、非選択サブブロックＳＢＬＫ_ＵのメモリセルＭＣのゲート電極－チャネル領域間には、比較的大きな電圧（電圧Ｖ_ＥＲＡ－Ｖ_Ｘ）が供給される。これにより、選択トランジスタＳＴＳのチャネル近傍で発生した正孔を、非選択サブブロックＳＢＬＫ_Ｕに対応するチャネル領域を介して選択サブブロックＳＢＬＫ_Ｓへ効率良く転送することができる。これにより、選択サブブロックＳＢＬＫ_Ｓの消去動作の速度を向上させることができる。

これらにより、好適に動作する半導体記憶装置を実現可能である。

［メモリセルＭＣの消去状態の判定方法１］
次に、図２６を用いて、メモリセルＭＣの消去状態の判定方法１（図２０におけるステップＳ１２１）について説明する。

図２６（ａ）及び図２６（ｂ）には、下方から０より番号付けした複数のワード線ＷＬ０～ワード線ＷＬ１１１及びそれらに対応するメモリセルＭＣを示している。以下、下方のページＰＧから順に書込動作を行う様な書込順を順方向書込ＮＯＰと呼び、上方のページＰＧから順に書込動作を行う様な書込順を逆方向書込ＲＯＰと呼ぶ。図２６（ａ）及び図２６（ｂ）には、ワード線ＷＬ０～ワード線ＷＬ５５に対応するページＰＧには逆方向書込ＲＯＰが適用され、ワード線ＷＬ５６～ワード線ＷＬ１１１に対応するページＰＧには順方向書込ＮＯＰが適用される例について示している。

また、図２６（ａ）及び図２６（ｂ）には、選択サブブロックＳＢＬＫ_Ｓがワード線ＷＬ０～ワード線ＷＬ５５を含み、非選択サブブロックＳＢＬＫ_Ｕがワード線ＷＬ５６～ワード線ＷＬ１１１を含み、選択サブブロックＳＢＬＫ_Ｓと非選択サブブロックＳＢＬＫ_Ｕとの間には複数のダミーワード線ＤＷＬが設けられる例を示している。

図２６（ａ）には、非選択サブブロックＳＢＬＫ_Ｕ中の全てのページＰＧが消去状態“Ｅｒ”である場合を示している。ワード線ＷＬ５６～ワード線ＷＬ１１１に対応するページＰＧに順方向書込ＮＯＰが適用される場合、最下層のワード線ＷＬ５６に対応するページＰＧは消去状態“Ｅｒ”である。

図２６（ｂ）には、非選択サブブロックＳＢＬＫ_Ｕ中の一部のページＰＧが書込状態“Ｒ”である場合を示している。ワード線ＷＬ５６～ワード線ＷＬ１１１に対応するページＰＧに順方向書込ＮＯＰが適用される場合、少なくとも非選択サブブロックＳＢＬＫ_Ｕの最下層のワード線ＷＬ５６に対応するページＰＧは書込状態“Ｒ”である。

よって、非選択サブブロックＳＢＬＫ_Ｕに対応するページＰＧに順方向書込ＮＯＰが適用される場合は、非選択サブブロックＳＢＬＫ_Ｕの最下層のワード線ＷＬに対応するページＰＧに読出動作を行うことで、非選択サブブロックＳＢＬＫ_Ｕ全体が消去状態であるか否かを判定することができる。

尚、非選択サブブロックＳＢＬＫ_Ｕに対応するページＰＧに逆方向書込ＲＯＰが適用される場合は、非選択サブブロックＳＢＬＫ_Ｕの最上層のワード線ＷＬに対応するページＰＧに読出動作を行うことで、非選択サブブロックＳＢＬＫ_Ｕ全体が消去状態であるか否かを判定することができる。

［メモリセルＭＣの消去状態の判定方法２］
また、図２０におけるステップＳ１２１で実行される他の判定方法として、以下に説明するメモリセルＭＣの消去状態の判定方法２を実行しても良い。メモリセルＭＣの消去状態の判定方法２においては、非選択サブブロックＳＢＬＫ_Ｕに対応する複数のページＰＧに、図２３を用いて説明した様な、消去ベリファイ動作を行っても良い。

［変形例１］
次に、図２７を参照して、第１実施形態に係る半導体記憶装置の変形例１について説明する。図２７は、第１実施形態の変形例１について説明するためのフローチャートである。

本変形例に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成される。しかしながら、本変形例に係る半導体記憶装置は、コントローラダイＣＤが、サブブロック単位の消去状態及び書込状態について記録するレジスタ等を備えている。また、本変形例に係る半導体記憶装置は、サブブロックモード消去動作１（図２０）のかわりに、サブブロックモード消去動作２（図２７）を行う。

［サブブロックモード消去動作２］
ステップＳ１３１においては、非選択サブブロックＳＢＬＫ_Ｕが消去状態であるか否かを判定する。非選択サブブロックＳＢＬＫ_Ｕが消去状態である場合はステップＳ１３２へ進み、非選択サブブロックＳＢＬＫ_Ｕが消去状態でない場合はステップＳ１３３へ進む。尚、非選択サブブロックＳＢＬＫ_Ｕの消去状態及び書込状態は、コントローラダイＣＤ等が備えるレジスタ値等によって判定される。

ステップＳ１３２においては、コントローラダイＣＤはメモリダイＭＤに、前述した選択サブブロック消去動作１を指示するコマンドデータＣｍｄ、及びアドレスデータＡｄｄを順次入力する。これにより、メモリダイＭＤにおいて選択サブブロック消去動作１が実行され、選択サブブロックＳＢＬＫ_Ｓは消去される。

ステップＳ１３３においては、コントローラダイＣＤはメモリダイＭＤに、前述した選択サブブロック消去動作２を指示するコマンドデータＣｍｄ、及びアドレスデータＡｄｄを順次入力する。これにより、メモリダイＭＤにおいて選択サブブロック消去動作２が実行され、選択サブブロックＳＢＬＫ_ＳのメモリセルＭＣのデータは消去される。

［変形例２］
次に、図２８を参照して、第１実施形態に係る半導体記憶装置の変形例２について説明する。図２８は、第１実施形態の変形例２について説明するためのフローチャートである。

本変形例に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成される。しかしながら、本変形例に係る半導体記憶装置は、サブブロックモード消去動作１（図２０）のかわりに、サブブロックモード消去動作３（図２８）を行う。

［サブブロックモード消去動作３］
ステップＳ１４１においては、非選択サブブロックＳＢＬＫ_Ｕが消去状態であるか否かを判定する。非選択サブブロックＳＢＬＫ_Ｕが消去状態である場合はステップＳ１４２へ進み、非選択サブブロックＳＢＬＫ_Ｕが消去状態でない場合はステップＳ１４３へ進む。尚、非選択サブブロックＳＢＬＫ_Ｕの消去状態を判定する方法については、第１実施形態と同様の方法を用いても良いし、コントローラダイＣＤ等が備えるレジスタ値等によって判定しても良い。

ステップＳ１４２においては、後述する選択サブブロック消去動作３を実行する。

ステップＳ１４３においては、図２４を用いて説明した選択サブブロック消去動作２を実行する。

［選択サブブロック消去動作３］
選択サブブロック消去動作３は、基本的には、選択サブブロック消去動作１と同様に実行される。ただし、選択サブブロック消去動作３において実行される消去電圧供給動作は、図１８を用いて説明した消去電圧供給動作と同様に実行される。例えば、図１８において、メモリセルアレイ層Ｌ_ＭＣＡ２が非選択サブブロックＳＢＬＫ_Ｕ及び選択サブブロックＳＢＬＫ_Ｓのどちらか一方を含み、メモリセルアレイ層Ｌ_ＭＣＡ１が他方を含む場合について説明する。

選択サブブロック消去動作３において実行される消去電圧供給動作では、例えば図１８に示す様に、選択サブブロックＳＢＬＫ_Ｓ及び非選択サブブロックＳＢＬＫ_Ｕ双方のワード線ＷＬに、接地電圧Ｖ_ＳＳを供給する。これに伴い、選択サブブロックＳＢＬＫ_Ｓ及び非選択サブブロックＳＢＬＫ_ＵにおけるメモリセルＭＣのゲート電極－チャネル領域間には、電圧Ｖ_ＥＲＡ程度の電圧が印加され、メモリセルＭＣのデータは消去される。

［効果］
ステップＳ１４１において、非選択サブブロックＳＢＬＫ_Ｕが消去状態と判定された場合でも、誤書込み等により、非選択サブブロックＳＢＬＫ_Ｕに含まれる一部のメモリセルＭＣのしきい値電圧が、消去ベリファイ電圧Ｖ_{ＶＦＹＥｒ}よりも高くなっている場合がある。この様な場合、選択サブブロック消去動作３により、非選択サブブロックＳＢＬＫ_Ｕに対しても、選択サブブロックＳＢＬＫ_Ｓと同時に消去動作を行うことで、非選択サブブロックＳＢＬＫ_ＵのメモリセルＭＣのしきい値電圧を、Ｅｒステートに対応する正常なしきい値分布とすることができる。

［変形例３］
次に、図２９及び図３０を参照して、第１実施形態に係る半導体記憶装置の変形例３について説明する。図２９は、本変形例について説明するためのフローチャートである。

本変形例に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成される。しかしながら、本変形例に係る半導体記憶装置は、サブブロックモード消去動作１（図２０）のかわりに、サブブロックモード消去動作４（図２９）を行う。

［サブブロックモード消去動作４］
ステップＳ１５１においては、非選択サブブロックＳＢＬＫ_Ｕが消去状態であるか否かを判定する。非選択サブブロックＳＢＬＫ_Ｕが消去状態である場合はステップＳ１５２へ進み、非選択サブブロックＳＢＬＫ_Ｕが消去状態でない場合はステップＳ１５３へ進む。尚、非選択サブブロックＳＢＬＫ_Ｕの消去状態を判定する方法については、サブブロックモード消去動作１で説明した方法と同様の方法を用いても良いし、コントローラダイＣＤ等が備えるレジスタ値等によって判定しても良い。

ステップＳ１５２においては、変形例２において説明した選択サブブロック消去動作３を実行する。尚、本ステップＳ１５２においては、選択サブブロック消去動作３のかわりに選択サブブロック消去動作１（図２２）を実行しても良い。

ステップＳ１５３においては、非選択サブブロックＳＢＬＫ_Ｕが半書込状態であるか否かを判定する。非選択サブブロックＳＢＬＫ_Ｕが、半書込状態である場合はステップＳ１５４へ進み、半書込状態でない場合はステップＳ１５５へ進む。尚、半書込状態とは、選択サブブロックＳＢＬＫ_Ｓが、書込状態“Ｒ”及び消去状態“Ｅｒ”の両方のページＰＧを含む状態である。

ステップＳ１５４においては、後述するサブブロック消去動作４を実行する。

ステップＳ１５５においては、第１実施形態において説明したサブブロック消去動作２（図２４）を実行する。

［選択サブブロック消去動作４］
選択サブブロック消去動作４は、基本的には、選択サブブロック消去動作１と同様に実行される。ただし、選択サブブロック消去動作４において実行される消去電圧供給動作は、選択サブブロック消去動作１において実行される消去電圧供給動作と異なる。

図３０は、選択サブブロック消去動作４において実行される消去電圧供給動作について説明するための模式的な断面図である。図３０は、メモリセルアレイ層Ｌ_ＭＣＡ２が選択サブブロックＳＢＬＫ_Ｓを含み、メモリセルアレイ層Ｌ_ＭＣＡ１が非選択サブブロックＳＢＬＫ_Ｕを含む例について示している。

尚、図３０には、非選択サブブロックＳＢＬＫ_Ｕが半書込状態である例として、非選択サブブロックＳＢＬＫ_Ｕに逆方向書込ＲＯＰを途中まで行った際のメモリセルＭＣの状態を示している。図３０に示す例においては、非選択サブブロックＳＢＬＫ_Ｕの上方より１番目から３番目までのワード線ＷＬに対応するページＰＧは書込状態“Ｒ”であるが、上から３番目より下のワード線ＷＬに対応するページＰＧは消去状態“Ｅｒ”である。

選択サブブロック消去動作４において実行される消去電圧供給動作は、基本的には選択サブブロック消去動作２において実行される消去電圧供給動作（図２４）と同様の動作である。しかしながら、選択サブブロック消去動作４において実行される消去電圧供給動作では、非選択サブブロックＳＢＬＫ_Ｕに含まれる書込状態“Ｒ”のページＰＧに対応するワード線ＷＬには非選択消去電圧Ｖ_Ｙを供給するが、消去状態“Ｅｒ”のページＰＧに対応するワード線ＷＬには接地電圧Ｖ_ＳＳを供給する。

これにより、選択サブブロックＳＢＬＫ_Ｓに含まれる書込状態“Ｒ”のページＰＧ、及び、非選択サブブロックＳＢＬＫ_Ｕに含まれる消去状態“Ｅｒ”のページＰＧ中のメモリセルＭＣのしきい値電圧は、Ｅｒステートのしきい値電圧となる。一方、非選択サブブロックＳＢＬＫ_Ｕに含まれる書込状態“Ｒ”のページＰＧ中のメモリセルＭＣのしきい値電圧は変化しない。

［効果］
半書込状態の非選択サブブロックＳＢＬＫ_Ｕに含まれる消去状態“Ｅｒ”のページＰＧ中のメモリセルＭＣのしきい値電圧が、誤書込み等により、消去ベリファイ電圧Ｖ_{ＶＦＹＥｒ}よりも高くなっている場合がある。よって、非選択サブブロックＳＢＬＫ_Ｕに含まれる、消去状態“Ｅｒ”のページＰＧ中のメモリセルＭＣに対しても、選択サブブロックＳＢＬＫ_Ｓと同時に消去動作を行うことで、誤書込みによるしきい値電圧のずれをリセットすることができる。

［第２実施形態］
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成される。しかしながら、第２実施形態に係る半導体記憶装置は、サブブロックモード書込動作１を実行可能に構成されている。尚、以下の説明において、第１実施形態と同様の構成及び動作は、説明を省略することがある。

［サブブロックモード書込動作１］
図３１は、サブブロックモード書込動作１について説明するためのフローチャートである。

ステップＳ２０１においては、非選択サブブロックＳＢＬＫ_Ｕが消去状態であるか否かを判定する。非選択サブブロックＳＢＬＫ_Ｕが消去状態である場合はステップＳ２０２へ進み、非選択サブブロックＳＢＬＫ_Ｕが消去状態でない場合はステップＳ２０３へ進む。尚、非選択サブブロックＳＢＬＫ_Ｕの消去状態を判定する方法については、第１実施形態と同様の方法を用いる。

ステップＳ２０２においては、後述する選択サブブロック書込動作１を実行する。

ステップＳ２０３においては、後述する選択サブブロック書込動作２を実行する。

［選択サブブロック書込動作１］
選択サブブロック書込動作１は、基本的には、図１３を参照して説明した書込動作と同様に実行される。ただし、選択サブブロック書込動作１において実行されるプログラム動作及びベリファイ動作は、それぞれ、図１３を参照して説明した書込動作において実行されるプログラム動作及びベリファイ動作と異なる。

図３２は、選択サブブロック書込動作１及び選択サブブロック書込動作２について説明するためのタイミングチャートである。図３２には、選択サブブロック書込動作１及び選択サブブロック書込動作２において共通の波形を実線で示している。また、図３２には、選択サブブロック書込動作２の波形が選択サブブロック書込動作１と異なる場合は、選択サブブロック書込動作２の波形を破線で示している。尚、以下の説明において、図１４及び図１５を用いて説明した書込動作と同様の動作については、説明を省略することがある。

図３３は、選択サブブロック書込動作１において実行されるプログラム動作について説明するための模式的な断面図である。図３３は、選択メモリブロックＢＬＫ_ｔｂにおいて、メモリセルアレイ層Ｌ_ＭＣＡ２が非選択サブブロックＳＢＬＫ_Ｕを含み、メモリセルアレイ層Ｌ_ＭＣＡ１が選択サブブロックＳＢＬＫ_Ｓを含む例について示している。

選択サブブロック書込動作１は、非選択サブブロックＳＢＬＫ_ＵのメモリセルＭＣが消去状態である場合において、選択サブブロックＳＢＬＫ_Ｓの選択ページＰＧのメモリセルＭＣへデータを書込む動作である。

選択サブブロック書込動作１のタイミングｔ２００においては、図３２に示す様に、選択サブブロック書込動作１の開始に伴い、端子ＲＹ／（／ＢＹ）が“Ｌ”状態の期間（ビジー期間）となる。

選択サブブロック書込動作１のタイミングｔ２００～ｔ２０１においては、書込動作（図１４）のタイミングｔ１１０～ｔ１１１と同様に、ビット線ＢＬ_Ｗ及びソース線ＳＬ（半導体層１１２）に、電圧Ｖ_ＳＲＣを供給する。

選択サブブロック書込動作１のタイミングｔ２０１においては、書込動作（図１４）のタイミングｔ１１１と同様の動作を行い、全てのドレイン側選択トランジスタＳＴＤをＯＮ状態とする。

選択サブブロック書込動作１のタイミングｔ２０２においては、基本的に書込動作（図１４）のタイミングｔ１１２と同様に、
ドレイン側選択ゲート線ＳＧＤ_Ｓに、電圧Ｖ_ＳＧＤを供給し、ドレイン側選択ゲート線ＳＧＤ_Ｕ及びソース側選択ゲート線ＳＧＳに接地電圧Ｖ_ＳＳを供給し、選択ワード線ＷＬ_Ｓ（ｎ）及び非選択ワード線ＷＬ_Ｕ（ｎ±１）に書込パス電圧Ｖ_{ＰＡＳＳ３}を供給し、非選択ワード線ＷＬ_Ｕ（ｎ＋２）に書込パス電圧Ｖ_{ＰＡＳＳ２}を供し、非選択ワード線ＷＬ_Ｕ（ｎ－２）に書込パス電圧Ｖ_{ＰＡＳＳ１}を供給する。しかしながら、選択サブブロック書込動作１のタイミングｔ２０２においては、非選択サブブロックＳＢＬＫ_Ｕの非選択ワード線ＷＬ_Ｕには、書込パス電圧Ｖ_{ＰＡＳＳＬ}を供給する。書込パス電圧Ｖ_{ＰＡＳＳＬ}は、書込パス電圧Ｖ_{ＰＡＳＳ１}よりも小さい。

選択サブブロック書込動作１のタイミングｔ２０３においては、書込動作（図１４）のタイミングｔ１１３と同様に、選択ワード線ＷＬ_Ｓ（ｎ）にプログラム電圧Ｖ_ＰＧＭを供給する。これにより、書込メモリセルＭＣのしきい値電圧は増大する。

選択サブブロック書込動作１のタイミングｔ２０４においては、書込動作（図１４）のタイミングｔ１１４と同様に、選択ワード線ＷＬ_Ｓ、非選択ワード線ＷＬ_Ｕ、ドレイン側選択ゲート線ＳＧＤ_Ｓ，ドレイン側選択ゲート線ＳＧＤ_Ｕ、及び、ソース側選択ゲート線ＳＧＳに接地電圧Ｖ_ＳＳを供給する。

選択サブブロック書込動作１のタイミングｔ２０５において、メモリダイＭＤにおける書込動作が終了する。また、端子ＲＹ／（／ＢＹ）が“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。

［ベリファイ動作］
選択サブブロック書込動作１において実行されるベリファイ動作は、基本的には、図１３を参照して説明したベリファイ動作と同様に実行される。ただし、選択サブブロック書込動作１において実行されるベリファイ動作では、非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬに、読出パス電圧Ｖ_ＲＥＡＤを供給する。

［選択サブブロック書込動作２］
選択サブブロック書込動作２は、基本的には、選択サブブロック書込動作１と同様に実行される。ただし、選択サブブロック書込動作２において実行されるプログラム動作は、選択サブブロック書込動作１において実行されるプログラム動作と異なる。

図３４は、サブブロック書込動作２において実行されるプログラム動作について説明するための模式的な断面図である。図３４は、図３３と同様に、メモリセルアレイ層Ｌ_ＭＣＡ２が非選択サブブロックＳＢＬＫ_Ｕを含み、メモリセルアレイ層Ｌ_ＭＣＡ１が選択サブブロックＳＢＬＫ_Ｓを含む例について示している。

選択サブブロック書込動作２は、非選択サブブロックＳＢＬＫ_ＵのメモリセルＭＣが書込状態である場合において、選択サブブロックＳＢＬＫ_Ｓの選択ページＰＧのメモリセルＭＣへデータを書込む動作である。

選択サブブロック書込動作２のタイミングｔ２００～ｔ２０１においては、選択サブブロック書込動作１と同様の動作を行う。

選択サブブロック書込動作２のタイミングｔ２０２においては、基本的に選択サブブロック書込動作１と同様の動作を行う。しかしながら、選択サブブロック書込動作２のタイミングｔ２０２においては、選択サブブロック書込動作１と異なり、非選択サブブロックＳＢＬＫ_Ｕの非選択ワード線ＷＬ_Ｕには、書込パス電圧Ｖ_{ＰＡＳＳ４}を供給する。書込パス電圧Ｖ_{ＰＡＳＳ４}は、書込パス電圧Ｖ_{ＰＡＳＳ１}より大きく、書込パス電圧Ｖ_{ＰＡＳＳ２}より小さい。

選択サブブロック書込動作２のタイミングｔ２０３～ｔ２０５においては、選択サブブロック書込動作１と同様の動作を行う。

［比較例］
次に、比較例に係る半導体記憶装置の選択サブブロックＳＢＬＫ_Ｓに、本実施形態とは異なるサブブロックモード書込動作Ｘを行った場合について説明する。図３５は、比較例に係る半導体記憶装置について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。

サブブロックモード書込動作Ｘは、非選択サブブロックＳＢＬＫ_Ｕが消去状態であるか否かの判定を行わない。サブブロックモード書込動作Ｘにおいて実行されるプログラム動作は、非選択サブブロックＳＢＬＫ_Ｕが消去状態及び書込状態のいずれの場合も、非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬへ、書込パス電圧Ｖ_{ＰＡＳＳ４}を供給する。

図３５（ａ）は、サブブロックモード書込動作Ｘによって、選択サブブロックＳＢＬＫ_Ｓが書込まれる様子を示している。選択サブブロックＳＢＬＫ_Ｓにおいて、ＥｒステートのメモリセルＭＣは、サブブロックモード書込動作Ｘにより、Ａステート～Ｇステートへそれぞれ書込みされる。

図３５（ｂ）は、サブブロックモード書込動作Ｘによって、非選択サブブロックＳＢＬＫ_ＵのＥｒステートに書込みされたメモリセルＭＣのしきい値電圧が、上昇してしまう様子を示している。非選択サブブロックＳＢＬＫ_Ｕが消去状態の場合においても、書込状態と同様の、比較的大きな書込パス電圧Ｖ_{ＰＡＳＳ４}を非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬに供給した場合、非選択サブブロックＳＢＬＫ_ＵのメモリセルＭＣのゲート電極－チャネル領域間において比較的大きな電圧が供給され、電子がトンネル絶縁膜１３１をトンネルし、このような誤書込が起こることがあった。

［効果］
本実施形態に係る半導体記憶装置は、サブブロックモード書込動作時に、非選択サブブロックＳＢＬＫ_Ｕが消去状態であるか否かの判定を行う。非選択サブブロックＳＢＬＫ_Ｕが書込状態の場合、非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬに書込パス電圧Ｖ_{ＰＡＳＳ４}を供給する。非選択サブブロックＳＢＬＫ_Ｕが消去状態の場合、非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬに書込パス電圧Ｖ_{ＰＡＳＳ４}より小さい書込パス電圧Ｖ_{ＰＡＳＳＬ}を供給する。

この様な場合、非選択サブブロックＳＢＬＫ_Ｕが消去状態の場合、非選択サブブロックＳＢＬＫ_ＵのメモリセルＭＣのゲート電極－チャネル領域間には、比較的小さな書込パス電圧Ｖ_{ＰＡＳＳＬ}が供給される。これにより、電子がトンネル絶縁膜１３１をトンネルしづらくなる。従って、図３５（ｂ）を参照して説明した様な、非選択サブブロックＳＢＬＫ_Ｕの誤書込を抑止できる。

［変形例１］
次に、図３６を参照して、第２実施形態に係る半導体記憶装置の変形例１について説明する。図３６は、第２実施形態の変形例１について説明するためのフローチャートである。

本変形例に係る半導体記憶装置は、基本的には、第２実施形態に係る半導体記憶装置と同様に構成される。しかしながら、本変形例に係る半導体記憶装置は、コントローラダイＣＤが、サブブロック単位の消去状態及び書込状態について記録するレジスタ等を備えている。また、本変形例に係る半導体記憶装置は、サブブロックモード書込動作１（図３１）のかわりに、サブブロックモード書込動作２（図３６）を行う。

［サブブロックモード書込動作２］
ステップＳ２１１においては、非選択サブブロックＳＢＬＫ_Ｕが消去状態であるか否かを判定する。非選択サブブロックＳＢＬＫ_Ｕが消去状態である場合はステップＳ２１２へ進み、非選択サブブロックＳＢＬＫ_Ｕが消去状態でない場合はステップＳ２１３へ進む。尚、非選択サブブロックＳＢＬＫ_Ｕの消去状態及び書込状態は、コントローラダイＣＤ等が備えるレジスタ値等によって判定される。

ステップＳ２１２においては、コントローラダイＣＤはメモリダイＭＤに、前述した選択サブブロック書込動作１を指示するコマンドデータＣｍｄ、及びアドレスデータＡｄｄを順次入力する。これにより、メモリダイＭＤにおいて選択サブブロック書込動作１が実行され、選択サブブロックＳＢＬＫ_Ｓの書込メモリセルＭＣに書込動作が行われる。

ステップＳ２１３においては、コントローラダイＣＤはメモリダイＭＤに、前述した選択サブブロック書込動作２を指示するコマンドデータＣｍｄ、及びアドレスデータＡｄｄを順次入力する。これにより、メモリダイＭＤにおいて選択サブブロック書込動作２が実行され、選択サブブロックＳＢＬＫ_Ｓの書込メモリセルＭＣに書込動作が行われる。

［変形例２］
次に、図３７及び図３８を参照して、第２実施形態に係る半導体記憶装置の変形例２について説明する。図３７は、第２実施形態の変形例２について説明するためのフローチャートである。

本変形例に係る半導体記憶装置は、基本的には、第２実施形態に係る半導体記憶装置と同様に構成される。しかしながら、本変形例に係る半導体記憶装置は、サブブロックモード書込動作１（図３１）のかわりに、サブブロックモード書込動作３（図３７）を行う。

［サブブロックモード書込動作３］
ステップＳ２２１においては、選択サブブロックＳＢＬＫ_Ｓが消去状態であるか否かを判定する。選択サブブロックＳＢＬＫ_Ｓが消去状態である場合はステップＳ２２２へ進み、非選択サブブロックＳＢＬＫ_Ｕが消去状態でない場合はステップＳ２２３へ進む。尚、非選択サブブロックＳＢＬＫ_Ｕの消去状態を判定する方法については、第１実施形態と同様の方法を用いても良いし、コントローラダイＣＤ等が備えるレジスタ値等によって判定しても良い。

ステップＳ２２２においては、選択サブブロック消去動作２（図２４）を実行し、選択サブブロックＳＢＬＫ_Ｓに対する消去動作を行う。

ステップＳ２２３においては、選択サブブロックＳＢＬＫ_Ｓが半書込状態であるか否かを判定する。選択サブブロックＳＢＬＫ_Ｓが、半書込状態である場合はステップＳ２２４へ進む。選択サブブロックＳＢＬＫ_Ｓが半書込状態でない場合は、選択サブブロックＳＢＬＫ_Ｓが全て書き込まれている状態であるため、サブブロックモード書込動作３を終了する。

ステップＳ２２４においては、後述する選択サブブロック消去動作５を実行する。

ステップＳ２２５においては、サブブロックモード書込動作１（図３１）を実行し、選択サブブロックＳＢＬＫ_Ｓに対する書込動作を行う。

［選択サブブロック消去動作５］
選択サブブロック消去動作５は、基本的には、選択サブブロック消去動作１と同様に実行される。ただし、選択サブブロック消去動作５において実行される消去電圧供給動作は、選択サブブロック消去動作１において実行される消去電圧供給動作と異なる。

図３８は、選択サブブロック消去動作５において実行される消去電圧供給動作について説明するための模式的な断面図である。尚、図３８は、メモリセルアレイ層Ｌ_ＭＣＡ２が選択サブブロックＳＢＬＫ_Ｓを含み、メモリセルアレイ層Ｌ_ＭＣＡ１が非選択サブブロックＳＢＬＫ_Ｕを含む例について示している。

尚、図３８には、選択サブブロックＳＢＬＫ_Ｓが半書込状態である例として、選択サブブロックＳＢＬＫ_Ｓに順方向書込ＮＯＰを途中まで行った際のメモリセルＭＣの状態を示している。図３８に示す例においては、選択サブブロックＳＢＬＫ_Ｓの下方より１番目から３番目までのワード線ＷＬに対応するページＰＧは書込状態“Ｒ”であるが、上から３番目より上のワード線ＷＬに対応するページＰＧは消去状態“Ｅｒ”である。

選択サブブロック消去動作５において実行される消去電圧供給動作は、基本的には選択サブブロック消去動作２において実行される消去電圧供給動作（図２４）と同様の動作である。しかしながら、選択サブブロック消去動作５において実行される消去電圧供給動作では、選択サブブロックＳＢＬＫ_Ｓに含まれる書込状態“Ｒ”のページＰＧに対応するワード線ＷＬには非選択消去電圧Ｖ_Ｙを供給し、消去状態“Ｅｒ”のページＰＧに対応するワード線ＷＬには接地電圧Ｖ_ＳＳを供給する。

これにより、選択サブブロックＳＢＬＫ_Ｓに含まれる消去状態“Ｅｒ”のページＰＧ中のメモリセルＭＣに、消去に必要な電圧が供給される。一方、選択サブブロックＳＢＬＫ_Ｓに含まれる書込状態“Ｒ”ページＰＧ中のメモリセルＭＣ、及び、非選択サブブロックＳＢＬＫ_Ｕ中のメモリセルＭＣのデータは消去されない。

［効果］
選択サブブロックＳＢＬＫ_Ｓが、ステップＳ２２１において消去状態と判定された場合でも、選択サブブロックＳＢＬＫ_Ｓに含まれる一部のメモリセルＭＣのしきい値電圧が、誤書込み等により、消去ベリファイ電圧Ｖ_{ＶＦＹＥｒ}よりも高くなっている場合がある。この様な場合においても、ステップＳ２２２により、選択サブブロックＳＢＬＫ_ＳのメモリセルＭＣのしきい値電圧を、Ｅｒステートに対応する正常なしきい値分布とすることができる。

また、半書込状態の選択サブブロックＳＢＬＫ_Ｓに含まれる消去状態“Ｅｒ”のページＰＧ中のメモリセルＭＣのしきい値が、誤書込み等により、消去ベリファイ電圧Ｖ_{ＶＦＹＥｒ}よりも高くなっている場合がある。この様な場合においても、ステップＳ２２４により、選択サブブロックＳＢＬＫ_Ｓに含まれる、消去状態“Ｅｒ”のページＰＧ中のメモリセルＭＣのしきい値電圧を、Ｅｒステートに対応する正常なしきい値分布とすることができる。

以上の様に、サブブロックモード書込動作１の前に、消去状態“Ｅｒ”のページＰＧ中のメモリセルＭＣのしきい値電圧を、Ｅｒステートに対応する正常なしきい値分布とすることで、サブブロックモード書込動作１を行った際のメモリセルＭＣのしきい値電圧分布、をより正確に制御できる。

［第３実施形態］
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成される。しかしながら、第３実施形態に係る半導体記憶装置は、サブブロックモード読出動作１、サブブロックモード書込ベリファイ動作、及び、サブブロックモード消去ベリファイ動作を実行可能に構成されている。尚、以下の説明において、第１実施形態と同様の構成及び動作は、説明を省略することがある。

［サブブロックモード読出動作１］
図３９は、サブブロックモード読出動作１について説明するためのフローチャートである。

ステップＳ３０１においては、非選択サブブロックＳＢＬＫ_Ｕが消去状態であるか否かを判定する。非選択サブブロックＳＢＬＫ_Ｕが消去状態である場合はステップＳ３０２へ進み、非選択サブブロックＳＢＬＫ_Ｕが消去状態でない場合はステップＳ３０３へ進む。尚、非選択サブブロックＳＢＬＫ_Ｕの消去状態を判定する方法については、第１実施形態と同様の方法を用いる。

ステップＳ３０２においては、後述する選択サブブロック読出動作１を実行する。

ステップＳ３０３においては、後述する選択サブブロック読出動作２を実行する。

［選択サブブロック読出動作１］
図４０は、選択サブブロック読出動作１及び選択サブブロック読出動作２について説明するためのタイミングチャートである。図４０においては、選択サブブロック読出動作１及び選択サブブロック読出動作２において共通の波形を実線で示している。また、図４０において、選択サブブロック読出動作２の波形が選択サブブロック読出動作１と異なる場合は、選択サブブロック読出動作２の波形を破線で示している。尚、以下の説明において、図１１及び図１２を用いて説明した読出動作と同様の動作については、説明を省略することがある。

図４１は、選択サブブロック読出動作１について説明するための模式的な断面図である。図４１は、選択メモリブロックＢＬＫ_ｔｂにおいて、メモリセルアレイ層Ｌ_ＭＣＡ２が非選択サブブロックＳＢＬＫ_Ｕを含み、メモリセルアレイ層Ｌ_ＭＣＡ１が選択サブブロックＳＢＬＫ_Ｓを含む例について示している。

選択サブブロック読出動作１は、非選択サブブロックＳＢＬＫ_ＵのメモリセルＭＣが消去状態である場合において、選択サブブロックＳＢＬＫ_Ｓにおける選択ページＰＧのメモリセルＭＣのデータを読み出す動作である。

選択サブブロック読出動作１のタイミングｔ３００においては、図４０に示す様に、選択サブブロック読出動作１の開始に伴い、端子ＲＹ／（／ＢＹ）が“Ｌ”状態の期間（ビジー期間）となる。

選択サブブロック読出動作１のタイミングｔ３００～ｔ３０１においては、読出動作（図１１）のタイミングｔ１００～ｔ１０１と同様の動作を行う。

選択サブブロック読出動作１のタイミングｔ３０１においては、基本的に読出動作（図１１）のタイミングｔ１０１と同様の電圧を供給する。しかしながら、非選択サブブロックＳＢＬＫ_Ｕの非選択ワード線ＷＬ_Ｕには、読出パス電圧Ｖ_ＲＥＡＤよりも小さい読出パス電圧Ｖ_{ＲＥＡＤＬ}を供給する。

選択サブブロック読出動作１のタイミングｔ３０２からタイミングｔ３０６においては、読出動作（図１１）のタイミングｔ１０２からタイミングｔ１０６と同様の動作を行う。

［選択サブブロック読出動作２］
図４２は、サブブロック読出動作２について説明するための模式的な断面図である。図４２は、図４１と同様に、メモリセルアレイ層Ｌ_ＭＣＡ２が非選択サブブロックＳＢＬＫ_Ｕを含み、メモリセルアレイ層Ｌ_ＭＣＡ１が選択サブブロックＳＢＬＫ_Ｓを含む例について示している。

選択サブブロック読出動作２は、非選択サブブロックＳＢＬＫ_ＵのメモリセルＭＣが書込状態である場合において、選択サブブロックＳＢＬＫ_Ｓにおける選択ページＰＧのメモリセルＭＣのデータを読み出す動作である。

選択サブブロック読出動作２のタイミングｔ３００～ｔ３０１においては、選択サブブロック読出動作１のタイミングｔ３００～ｔ３０１と同様の動作を行う。

選択サブブロック読出動作２のタイミングｔ３０１においては、基本的に選択サブブロック読出動作１のタイミングｔ３０１と同様の電圧を供給する。しかしながら、非選択サブブロックＳＢＬＫ_Ｕの非選択ワード線ＷＬ_Ｕには、読出パス電圧Ｖ_{ＲＥＡＤＬ}ではなく、読出パス電圧Ｖ_ＲＥＡＤを供給する。

選択サブブロック読出動作２のタイミングｔ３０２からタイミングｔ３０６においては、選択サブブロック読出動作１のタイミングｔ１０２からタイミングｔ１０６と同様の動作を行う。

［サブブロックモード書込ベリファイ動作］
サブブロックモード書込ベリファイ動作は、例えば、選択サブブロックＳＢＬＫ_Ｓにプログラム動作を行った後に行うベリファイ動作である。尚、選択サブブロックＳＢＬＫ_Ｓに対するプログラム動作は、第２実施形態において例示したいずれかのプログラム動作と同様に実行されても良い。

以下、選択サブブロックＳＢＬＫ_Ｓに対する書込動作が、例えば図１３を用いて説明した書込動作と同様のステップを有する場合について説明する。

サブブロックモード書込ベリファイ動作においては、図１３のステップＳ１０３におけるベリファイ動作のかわりに、サブブロック書込ベリファイ動作１又はサブブロック書込ベリファイ動作２を実行する。サブブロック書込ベリファイ動作１は、非選択サブブロックＳＢＬＫ_Ｕが消去状態の場合に実行される。サブブロック書込ベリファイ動作２は、非選択サブブロックＳＢＬＫ_Ｕが書込状態の場合に実行される。

サブブロック書込ベリファイ動作１は、基本的には図４１を用いて説明した選択サブブロック読出動作１と同様の動作である。しかしながら、サブブロック書込ベリファイ動作１は、選択ワード線ＷＬ_Ｓに、所定の読出電圧Ｖ_ＣＧＲのかわりにベリファイ電圧Ｖ_ＶＦＹＡ～ベリファイ電圧Ｖ_ＶＦＹＧを供給する。

サブブロック書込ベリファイ動作２は、基本的には図４２を用いて説明した選択サブブロック読出動作２と同様の動作である。しかしながら、サブブロック書込ベリファイ動作２は、選択ワード線ＷＬ_Ｓに、所定の読出電圧Ｖ_ＣＧＲのかわりにベリファイ電圧Ｖ_ＶＦＹＡ～ベリファイ電圧Ｖ_ＶＦＹＧを供給する。

［サブブロックモード消去ベリファイ動作］
サブブロックモード消去ベリファイ動作は、例えば、選択サブブロックＳＢＬＫ_Ｓに消去電圧供給動作を行った後に行う消去ベリファイ動作である。尚、選択サブブロックＳＢＬＫ_Ｓに対する消去電圧供給動作は、第１実施形態において例示したいずれかの消去電圧供給動作と同様に実行されても良い。

以下、選択サブブロックＳＢＬＫ_Ｓに対する消去動作が、例えば図１６を用いて説明した消去動作と同様のステップを有する場合について説明する。

サブブロックモード消去ベリファイ動作においては、図１６のステップＳ１１３における消去ベリファイ動作のかわりに、サブブロック消去ベリファイ動作１又はサブブロック消去ベリファイ動作２を実行する。サブブロック消去ベリファイ動作１は、非選択サブブロックＳＢＬＫ_Ｕが消去状態の場合に実行される。サブブロック消去ベリファイ動作２は、非選択サブブロックＳＢＬＫ_Ｕが書込状態の場合に実行される。

サブブロック消去ベリファイ動作１は、基本的には図４１を用いて説明した選択サブブロック読出動作１と同様の動作である。しかしながら、サブブロック消去ベリファイ動作１は、選択サブブロックＳＢＬＫ_Ｓの全てのワード線ＷＬに、消去ベリファイ電圧Ｖ_{ＶＦＹＥｒ}（図１９）を供給し、非選択サブブロックＳＢＬＫ_Ｕの全ての非選択ワード線ＷＬ_Ｕに、読出パス電圧Ｖ_{ＲＥＡＤＬ}を供給する。

サブブロック消去ベリファイ動作２は、基本的には図４２を用いて説明した選択サブブロック読出動作２と同様の動作である。しかしながら、サブブロック消去ベリファイ動作２は、選択サブブロックＳＢＬＫ_Ｓの全てのワード線ＷＬに、消去ベリファイ電圧Ｖ_{ＶＦＹＥｒ}（図１９）を供給し、非選択サブブロックＳＢＬＫ_Ｕの全ての非選択ワード線ＷＬ_Ｕに、読出パス電圧Ｖ_ＲＥＡＤを供給する。

［比較例］
次に、比較例に係る半導体記憶装置の選択サブブロックＳＢＬＫ_Ｓに、本実施形態とは異なるサブブロックモード読出動作Ｘを行った場合について説明する。図４３は、比較例に係る半導体記憶装置について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。

サブブロックモード読出動作Ｘは、非選択サブブロックＳＢＬＫ_Ｕが消去状態であるか否かの判定を行わない。サブブロックモード読出動作Ｘは、非選択サブブロックＳＢＬＫ_Ｕが消去状態及び読出状態のいずれの場合も、非選択サブブロックＳＢＬＫ_Ｕの非選択ワード線ＷＬ_Ｕへ、読出パス電圧Ｖ_ＲＥＡＤを供給する。

図４３（ａ）は、サブブロックモード読出動作Ｘによって読み出す、選択サブブロックＳＢＬＫ_ＳのメモリセルＭＣのしきい値分布を示している。選択サブブロックＳＢＬＫ_Ｓの、Ｅｒステート～ＧステートのメモリセルＭＣが、サブブロックモード読出動作Ｘによって、それぞれ読出される。

図４３（ｂ）は、サブブロックモード読出動作Ｘによって、非選択サブブロックＳＢＬＫ_ＵのＥｒステートのメモリセルＭＣのしきい値が、上昇してしまう様子を示している。非選択サブブロックＳＢＬＫ_Ｕが消去状態の場合においても、書込状態の場合と同様に比較的大きな読出パス電圧Ｖ_ＲＥＡＤを非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬに供給した場合、非選択サブブロックＳＢＬＫ_ＵのメモリセルＭＣのゲート電極－チャネル領域間において比較的大きな電圧が供給され、電子がトンネル絶縁膜１３１をトンネルし、このような誤書込が起こることがあった。

［効果］
本実施形態に係る半導体記憶装置は、サブブロックモード読出動作時に、非選択サブブロックＳＢＬＫ_Ｕが消去状態であるか否かの判定を行う。非選択サブブロックＳＢＬＫ_Ｕが書込状態の場合、非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬに読出パス電圧Ｖ_ＲＥＡＤを供給する。非選択サブブロックＳＢＬＫ_Ｕが消去状態の場合、非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬに読出パス電圧Ｖ_ＲＥＡＤより小さい読出パス電圧Ｖ_{ＲＥＡＤＬ}を供給する。

この様な場合、非選択サブブロックＳＢＬＫ_Ｕが消去状態の場合、非選択サブブロックＳＢＬＫ_ＵのメモリセルＭＣのゲート電極－チャネル領域間には、比較的小さな読出パス電圧Ｖ_{ＲＥＡＤＬ}が供給される。これにより、電子がトンネル絶縁膜１３１をトンネルしづらくなる。従って、図４３（ｂ）を参照して説明した様な、非選択サブブロックＳＢＬＫ_Ｕへの誤書込を抑止できる。

また、本実施形態に係る半導体記憶装置は、サブブロックモード書込ベリファイ動作、サブブロックモード消去ベリファイ動作、においても、サブブロックモード読出動作１と同様に、非選択サブブロックＳＢＬＫ_Ｕへの誤書込を抑止できる。

また、本実施形態に係る半導体記憶装置は、非選択サブブロックＳＢＬＫ_Ｕが消去状態である場合、ワード線ＷＬに比較的小さな読出パス電圧Ｖ_{ＲＥＡＤＬ}を供給することで、チャネルに大きな電流が流れるのを抑止することができる。

［変形例］
次に、図４４を参照して、第３実施形態に係る半導体記憶装置の変形例について説明する。図４４は、第３実施形態の変形例について説明するためのフローチャートである。

本変形例に係る半導体記憶装置は、基本的には、第３実施形態に係る半導体記憶装置と同様に構成される。しかしながら、本変形例に係る半導体記憶装置は、コントローラダイＣＤが、サブブロック単位の消去状態及び書込状態について記録するレジスタ等を備えている。また、本変形例に係る半導体記憶装置は、サブブロックモード読出動作１（図３９）のかわりに、サブブロックモード読出動作２（図４４）を行う。

［サブブロックモード読出動作２］
ステップＳ３１１においては、非選択サブブロックＳＢＬＫ_Ｕが消去状態であるか否かを判定する。非選択サブブロックＳＢＬＫ_Ｕが消去状態である場合はステップＳ３１２へ進み、非選択サブブロックＳＢＬＫ_Ｕが消去状態でない場合はステップＳ３１３へ進む。尚、非選択サブブロックＳＢＬＫ_Ｕの消去・書込状態は、コントローラダイＣＤ等が備えるレジスタ値等によって判定される。

ステップＳ３１２においては、コントローラダイＣＤはメモリダイＭＤに、前述した選択サブブロック読出動作１を指示するコマンドデータＣｍｄ、及びアドレスデータＡｄｄを順次入力する。これにより、メモリダイＭＤにおいて選択サブブロック読出動作１が実行され、選択サブブロックＳＢＬＫ_Ｓにおける選択ページＰＧのメモリセルＭＣのデータが読み出される。

ステップＳ３１３においては、コントローラダイＣＤはメモリダイＭＤに、前述した選択サブブロック読出動作２を指示するコマンドデータＣｍｄ、及びアドレスデータＡｄｄを順次入力する。これにより、メモリダイＭＤにおいて選択サブブロック読出動作２が実行され、選択サブブロックＳＢＬＫ_Ｓにおける選択ページＰＧのメモリセルＭＣのデータが読み出される。

［第４実施形態］
次に、第４実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成される。しかしながら、第４実施形態に係る半導体記憶装置は、サブブロックモード書込動作４を実行可能に構成されている。尚、以下の説明において、第１実施形態と同様の構成及び動作は、説明を省略することがある。

［サブブロックモード書込動作４］
次に、図４５及び図４６を用いて、サブブロックモード書込動作４について説明する。図４５は、サブブロックモード書込動作４について説明するためのフローチャートである。図４６は、サブブロックモード書込動作４について説明するための模式図である。図４６（ａ）及び図４６（ｂ）には、下方から０より番号付けした複数のワード線ＷＬ０～ワード線ＷＬ１１１及びそれらに対応するメモリセルＭＣを示している。

サブブロックモード書込動作４は、例えば、図４６（ａ）及び図４６（ｂ）に示す様に、メモリセルアレイ層Ｌ_ＭＣＡ２が選択サブブロックＳＢＬＫ_Ｓを含み、メモリセルアレイ層Ｌ_ＭＣＡ１が非選択サブブロックＳＢＬＫ_Ｕを含む場合に行われる。尚、図４６（ａ）は非選択サブブロックＳＢＬＫ_Ｕ中のページＰＧが消去状態“Ｅｒ”、図４６（ｂ）は非選択サブブロックＳＢＬＫ_Ｕ中のページＰＧが書込状態“Ｒ”である場合を示している。

ステップＳ４０１においては、非選択サブブロックＳＢＬＫ_Ｕが消去状態であるか否かを判定する。非選択サブブロックＳＢＬＫ_Ｕが消去状態である場合はステップＳ４０２へ進み、非選択サブブロックＳＢＬＫ_Ｕが半書込状態でない場合はステップＳ４０３へ進む。尚、非選択サブブロックＳＢＬＫ_Ｕの消去状態を判定する方法については、第１実施形態と同様の方法を用いても良いし、非選択サブブロックＳＢＬＫ_Ｕの消去・書込状態は、コントローラダイＣＤ等が備えるレジスタ値等によって判定しても良い。

ステップＳ４０２においては、選択サブブロックＳＢＬＫ_Ｓに逆方向書込ＲＯＰによって書込動作を行う。図４６（ａ）には、上方より１番目から３番目までのワード線ＷＬに対応するページＰＧが書込状態“Ｒ”となる様子を示している。

ステップＳ４０３においては、選択サブブロックＳＢＬＫ_Ｓに順方向書込ＮＯＰによって書込動作を行う。図４６（ｂ）には、下方より１番目から３番目までのワード線ＷＬに対応するページＰＧが書込状態“Ｒ”となる様子を示している。

［効果］
本実施形態に係る半導体記憶装置は、非選択サブブロックＳＢＬＫ_Ｕであるメモリセルアレイ層Ｌ_ＭＣＡ１が消去状態であるか否かによって、選択サブブロックＳＢＬＫ_Ｓの書込方向を最適に制御することができる。

［第５実施形態］
次に、第５実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、基本的には、第１～第３実施形態に係る半導体記憶装置と同様に構成される。しかしながら、第５実施形態に係る半導体記憶装置は、第１～第３実施形態に係る半導体記憶装置の様に２つのサブブロックではなく、３つのサブブロックを備える。

例えば、第５実施形態に係る半導体記憶装置は、メモリセルアレイ層Ｌ_ＭＣＡ（図６）において、メモリセルアレイ層Ｌ_ＭＣＡ２の上方に設けられたメモリセルアレイ層Ｌ_ＭＣＡ３を更に備えていても良い。メモリセルアレイ層Ｌ_ＭＣＡ３は、メモリセルアレイ層Ｌ_ＭＣＡ１及びメモリセルアレイ層Ｌ_ＭＣＡ２と同様に構成される。この様な場合、メモリセルアレイ層Ｌ_ＭＣＡ１、メモリセルアレイ層Ｌ_ＭＣＡ２及びメモリセルアレイ層Ｌ_ＭＣＡ２が、３つのサブブロックに対応する。

次に、図４７を用いて、第５実施形態に係る半導体記憶装置の動作について説明する。

図４７には、メモリセルアレイ層Ｌ_ＭＣＡ２が選択サブブロックＳＢＬＫ_Ｓを含み、メモリセルアレイ層Ｌ_ＭＣＡ１及びメモリセルアレイ層Ｌ_ＭＣＡ３が非選択サブブロックＳＢＬＫ_Ｕを含む場合に、メモリセルアレイ層Ｌ_ＭＣＡ１及びメモリセルアレイ層Ｌ_ＭＣＡ３がそれぞれ消去状態であるか、書込状態であるか、について場合分けし、それぞれをパターン１～パターン３として示している。

パターン１は、メモリセルアレイ層Ｌ_ＭＣＡ１及びメモリセルアレイ層Ｌ_ＭＣＡ３が消去状態である場合である。パターン２は、メモリセルアレイ層Ｌ_ＭＣＡ１が書込状態であり、メモリセルアレイ層Ｌ_ＭＣＡ３が消去状態である場合である。パターン３は、メモリセルアレイ層Ｌ_ＭＣＡ１及びメモリセルアレイ層Ｌ_ＭＣＡ３が書込状態である場合である。この様に、非選択サブブロックＳＢＬＫ_Ｕが２つ以上ある場合においても、第１～第３実施形態において説明した、サブブロックモード消去動作１（図２０）、サブブロックモード書込動作１（図３１）、及び、サブブロックモード読出動作１（図３９）等を適用できる。

例えば、サブブロックモード消去動作１（図２０）では、各非選択サブブロックＳＢＬＫ_Ｕが消去状態の場合には、それぞれの非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬに、非選択消去電圧Ｖ_Ｘを供給すれば良い。また、各非選択サブブロックＳＢＬＫ_Ｕが書込状態の場合には、それぞれの非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬに、非選択消去電圧Ｖ_Ｘより大きい非選択消去電圧Ｖ_Ｙを、供給すれば良い。

例えば、サブブロックモード書込動作１（図３１）では、各非選択サブブロックＳＢＬＫ_Ｕが書込状態の場合には、それぞれの非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬに、書込パス電圧Ｖ_{ＰＡＳＳ４}を供給すれば良い。また、各非選択サブブロックＳＢＬＫ_Ｕが消去状態の場合には、それぞれの非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬに、書込パス電圧Ｖ_{ＰＡＳＳ４}より小さい書込パス電圧Ｖ_{ＰＡＳＳＬ}を、供給すれば良い。

例えば、サブブロックモード読出動作１（図３１）では、各非選択サブブロックＳＢＬＫ_Ｕが書込状態の場合には、それぞれの非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬに、読出パス電圧Ｖ_ＲＥＡＤを供給すれば良い。また、各非選択サブブロックＳＢＬＫ_Ｕが消去状態の場合には、それぞれの非選択サブブロックＳＢＬＫ_Ｕのワード線ＷＬに、読出パス電圧Ｖ_ＲＥＡＤより小さい読出パス電圧Ｖ_{ＲＥＡＤＬ}を供給すれば良い。

［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００…半導体基板、ＳＢＬＫ_Ｓ…選択サブブロック、ＳＢＬＫ_Ｕ…非選択サブブロック、ＰＣ…周辺回路、ＭＣ…メモリセル、ＷＬ…ワード線、ＭＣＡ…メモリセルアレイ。

Claims

基板と、
前記基板の表面と交差する第１方向に並ぶ、第１サブメモリブロック及び第２サブメモリブロックと、
前記第１サブメモリブロック及び前記第２サブメモリブロックを制御する制御回路と
を備え、
前記第１サブメモリブロックは、
第１メモリセルと、
前記第１メモリセルに電気的に接続された第１ワード線と
を備え、
前記第２サブメモリブロックは、
第２メモリセルと、
前記第２メモリセルに電気的に接続された第２ワード線と
を備え、
前記制御回路は、
前記第１メモリセルに対する第１書込動作と、
前記第１メモリセルに対する第２書込動作と
を実行可能に構成され、
前記第１書込動作において、
前記第１ワード線にプログラム電圧を印加し、
前記第２ワード線に前記プログラム電圧よりも低い第１非選択書込電圧を印加し、
前記第２書込動作において、
前記第１ワード線に前記プログラム電圧を印加し、
前記第２ワード線に前記第１非選択書込電圧よりも低い第２非選択書込電圧を印加する
半導体記憶装置。
前記制御回路は、
前記第１書込動作を指示するコマンドセットを受信して前記第１書込動作を実行し、
前記第２書込動作を指示するコマンドセットを受信して前記第２書込動作を実行する
請求項１記載の半導体記憶装置。
前記制御回路は、
前記第１書込動作を実行する前、及び、前記第２書込動作を実行する前に、
前記第２メモリセルに対する書込前読出動作を実行し、
前記制御回路は、
前記書込前読出動作において、
前記第２ワード線に読出電圧を印加し、
前記第１ワード線に前記読出電圧よりも高い第１非選択読出電圧を印加する
請求項１記載の半導体記憶装置。
前記第１サブメモリブロックは、
前記第１方向に並ぶ複数の第１導電層と、
前記第１方向に延伸し、前記複数の第１導電層に対向する第１半導体部と、
前記複数の第１導電層、及び、前記第１半導体部の間に設けられた第１電荷蓄積膜と
を備え、
前記第２サブメモリブロックは、
前記第１方向に並ぶ複数の第２導電層と、
前記第１方向に延伸し、前記複数の第２導電層に対向し、前記第１半導体部に電気的に接続された第２半導体部と、
前記複数の第２導電層、及び、前記第２半導体部の間に設けられた第２電荷蓄積膜と
を備え、
前記複数の第１導電層のうちの一つは、前記第１ワード線として機能し、
前記複数の第２導電層のうちの一つは、前記第２ワード線として機能する
請求項１記載の半導体記憶装置。
前記第１方向に延伸する半導体層を備え、
前記半導体層は、
前記第１半導体部と、
前記第２半導体部と、
前記第１サブメモリブロック及び前記第２サブメモリブロックの間に設けられ、前記第１半導体部及び前記第２半導体部に接続された第３半導体部と
を備え、
前記第１半導体部の、前記第３半導体部側の端部の、前記第１方向と交差する第２方向における幅を、第１の幅とし、
前記第２半導体部の、前記第３半導体部側の端部の、前記第２方向における幅を、第２の幅とし、
前記第３半導体部の前記第２方向の幅を第３の幅とすると、
前第３の幅は、前記第１の幅及び前記第２の幅よりも大きい
請求項４記載の半導体記憶装置。
基板と、
前記基板の表面と交差する第１方向に並ぶ、第１サブメモリブロック及び第２サブメモリブロックと、
前記第１サブメモリブロック及び前記第２サブメモリブロックを制御する制御回路と、
を備え、
前記第１サブメモリブロックは、
第１メモリセルと、
前記第１メモリセルに電気的に接続された第１ワード線と、
を備え、
前記第２サブメモリブロックは、
第２メモリセルと、
前記第２メモリセルに電気的に接続された第２ワード線と、
を備え、
前記制御回路は、
前記第１メモリセルに対する第１読出動作と、
前記第１メモリセルに対する第２読出動作と、
を実行可能に構成され、
前記第１読出動作において、
前記第１ワード線に第１読出電圧を印加し、
前記第２ワード線に前記第１読出電圧よりも高い第１非選択読出電圧を印加し、
前記第２読出動作において、
前記第１ワード線に前記第１読出電圧を印加し、
前記第２ワード線に前記第１非選択読出電圧よりも低い第２非選択読出電圧を印加する
半導体記憶装置。
前記制御回路は、
前記第１読出動作を指示するコマンドセットを受信して前記第１読出動作を実行し、
前記第２読出動作を指示するコマンドセットを受信して前記第２読出動作を実行する
請求項６記載の半導体記憶装置。
前記制御回路は、
前記第１読出動作を実行する前、及び、前記第２読出動作を実行する前に、
前記第２メモリセルに対する第３読出動作を実行し、
前記制御回路は、
前記第３読出動作において、
前記第２ワード線に第２読出電圧を印加し、
前記第１ワード線に前記第２読出電圧よりも高い第３非選択読出電圧を印加する
請求項６記載の半導体記憶装置。
前記第１サブメモリブロックは、
前記第１方向に並ぶ複数の第１導電層と、
前記第１方向に延伸し、前記複数の第１導電層に対向する第１半導体部と、
前記複数の第１導電層、及び、前記第１半導体部の間に設けられた第１電荷蓄積膜と
を備え、
前記第２サブメモリブロックは、
前記第１方向に並ぶ複数の第２導電層と、
前記第１方向に延伸し、前記複数の第２導電層に対向し、前記第１半導体部に電気的に接続された第２半導体部と、
前記複数の第２導電層、及び、前記第２半導体部の間に設けられた第２電荷蓄積膜と
を備え、
前記複数の第１導電層のうちの一つは、前記第１ワード線として機能し、
前記複数の第２導電層のうちの一つは、前記第２ワード線として機能する
請求項６記載の半導体記憶装置。
前記第１方向に延伸する半導体層を備え、
前記半導体層は、
前記第１半導体部と、
前記第２半導体部と、
前記第１サブメモリブロック及び前記第２サブメモリブロックの間に設けられ、前記第１半導体部及び前記第２半導体部に接続された第３半導体部と
を備え、
前記第１半導体部の、前記第３半導体部側の端部の、前記第１方向と交差する第２方向における幅を、第１の幅とし、
前記第２半導体部の、前記第３半導体部側の端部の、前記第２方向における幅を、第２の幅とし、
前記第３半導体部の前記第２方向の幅を第３の幅とすると、
前第３の幅は、前記第１の幅及び前記第２の幅よりも大きい
請求項９記載の半導体記憶装置。
基板と、
前記基板の表面と交差する第１方向に並ぶ、第１サブメモリブロック及び第２サブメモリブロックと、
前記第１サブメモリブロック及び前記第２サブメモリブロックに対して、前記第１方向の一方側に設けられたビット線と、
前記第１サブメモリブロック及び前記第２サブメモリブロックに対して、前記第１方向の他方側に設けられたソース線と、
前記第１サブメモリブロック及び前記第２サブメモリブロックを制御する制御回路と
を備え、
前記第１サブメモリブロックは、
前記ビット線及び前記ソース線に電気的に接続された第１メモリセルと、
前記第１メモリセルに電気的に接続された第１ワード線と
を備え、
前記第２サブメモリブロックは、
前記ビット線及び前記ソース線に電気的に接続された第２メモリセルと、
前記第２メモリセルに電気的に接続された第２ワード線と
を備え、
前記制御回路は、
前記第１メモリセルに対する第１消去動作と、
前記第１メモリセルに対する第２消去動作と
を実行可能に構成され、
前記第１消去動作において、
前記ビット線及び前記ソース線の一方又は双方に消去電圧を印加し、
前記第１ワード線に前記消去電圧よりも低い選択消去電圧を印加し、
前記第２ワード線に前記消去電圧よりも低く前記選択消去電圧よりも高い第１非選択消去電圧を印加し、
前記第２消去動作において、
前記ビット線及び前記ソース線の一方又は双方に前記消去電圧を印加し、
前記第１ワード線に前記選択消去電圧を印加し、
前記第２ワード線に前記第１非選択消去電圧よりも低い第２非選択消去電圧を印加する
半導体記憶装置。
前記第２非選択消去電圧は、前記選択消去電圧と等しい
請求項１１記載の半導体記憶装置。
前記制御回路は、
前記第１消去動作を指示するコマンドセットを受信して前記第１消去動作を実行し、
前記第２消去動作を指示するコマンドセットを受信して前記第２消去動作を実行する
請求項１１記載の半導体記憶装置。
前記制御回路は、
前記第１消去動作を実行する前、及び、前記第２消去動作を実行する前に、
前記第２メモリセルに対する消去前読出動作を実行し、
前記制御回路は、
前記消去前読出動作において、
前記第２ワード線に読出電圧を印加し、
前記第１ワード線に前記読出電圧よりも高い第１非選択読出電圧を印加する
請求項１１記載の半導体記憶装置。
前記第１サブメモリブロックは、
前記第１方向に並ぶ複数の第１導電層と、
前記第１方向に延伸し、前記複数の第１導電層に対向する第１半導体部と、
前記複数の第１導電層、及び、前記第１半導体部の間に設けられた第１電荷蓄積膜と
を備え、
前記第２サブメモリブロックは、
前記第１方向に並ぶ複数の第２導電層と、
前記第１方向に延伸し、前記複数の第２導電層に対向し、前記第１半導体部に電気的に接続された第２半導体部と、
前記複数の第２導電層、及び、前記第２半導体部の間に設けられた第２電荷蓄積膜と
を備え、
前記複数の第１導電層のうちの一つは、前記第１ワード線として機能し、
前記複数の第２導電層のうちの一つは、前記第２ワード線として機能する
請求項１１記載の半導体記憶装置。
前記第１方向に延伸する半導体層を備え、
前記半導体層は、
前記第１半導体部と、
前記第２半導体部と、
前記第１サブメモリブロック及び前記第２サブメモリブロックの間に設けられ、前記第１半導体部及び前記第２半導体部に接続された第３半導体部と
を備え、
前記第１半導体部の、前記第３半導体部側の端部の、前記第１方向と交差する第２方向における幅を、第１の幅とし、
前記第２半導体部の、前記第３半導体部側の端部の、前記第２方向における幅を、第２の幅とし、
前記第３半導体部の前記第２方向の幅を第３の幅とすると、
前第３の幅は、前記第１の幅及び前記第２の幅よりも大きい
請求項１５記載の半導体記憶装置。