CN116844603A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN116844603A
CN116844603A CN202210976223.6A CN202210976223A CN116844603A CN 116844603 A CN116844603 A CN 116844603A CN 202210976223 A CN202210976223 A CN 202210976223A CN 116844603 A CN116844603 A CN 116844603A
Authority
CN
China
Prior art keywords
read
voltage
command set
readout
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210976223.6A
Other languages
English (en)
Inventor
片冈秀之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN116844603A publication Critical patent/CN116844603A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Abstract

实施方式提供能够削减动作电流的半导体存储装置。实施方式的半导体存储装置中，第1读出动作包括对第1导电层供给读出通过电压的第1读出通过电压供给动作、对第1导电层供给比读出通过电压小的读出电压的第1读出电压供给动作以及对第1导电层供给读出通过电压的第2读出通过电压供给动作。第2读出动作包括对与第1导电层相同或者不同的第2导电层供给读出电压的第2读出电压供给动作、和对第2导电层供给读出通过电压的第3读出通过电压供给动作。第1读出动作和第2读出动作被连续地执行，在从第2读出通过电压供给动作的执行中到第3读出通过电压供给动作结束为止的期间，将与第1导电层或者第2导电层不同的多个第1非选择导电层的电压维持为读出通过电压。

Description

半导体存储装置
本申请享受以日本特许申请2022-47942号(申请日：2022年3月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及半导体存储装置。
背景技术
已知一种半导体存储装置，其具备存储串和与存储串电连接的多条第1布线，存储串具备串联连接的多个存储晶体管，这些多个存储晶体管的栅电极连接于上述多条第1布线。
发明内容
实施方式提供能够削减动作电流的半导体存储装置。
一个实施方式涉及的半导体存储装置具备：存储串，其具有串联连接的多个存储晶体管；和多个导电层，其连接于多个存储晶体管的栅电极。根据第1命令集的输入来执行第1读出动作，根据第2命令集的输入来执行第2读出动作。第1读出动作包括：第1读出通过电压供给动作，对作为多个导电层中的一个导电层的第1导电层供给读出通过电压；第1读出电压供给动作，在执行第1读出通过电压供给动作之后，对第1导电层供给比读出通过电压小的读出电压；以及第2读出通过电压供给动作，在执行第1读出电压供给动作之后，对第1导电层供给读出通过电压。第2读出动作包括：第2读出电压供给动作，在执行第1读出动作之后，对作为多个导电层中的一个导电层的与第1导电层相同或者与第1导电层不同的第2导电层供给读出电压；和第3读出通过电压供给动作，在执行第2读出电压供给动作之后，对第2导电层供给读出通过电压。第1读出动作和第2读出动作被连续地执行，在从第2读出通过电压供给动作的执行中到第3读出通过电压供给动作结束为止的期间，将多个导电层中的与第1导电层不同的第1非选择导电层和与第2导电层不同的第2非选择导电层的电压维持为读出通过电压。
附图说明
图1是表示第1实施方式涉及的存储系统10的结构的示意性的框图。
图2是表示存储系统10的结构例的示意性的侧面图。
图3是表示存储系统10的结构例的示意性的俯视图。
图4是表示第1实施方式涉及的存储管芯MD(memory die)的结构的示意性的框图。
图5是表示存储管芯MD的一部分结构的示意性的电路图。
图6是表示存储管芯MD的一部分结构的示意性的电路图。
图7是表示存储管芯MD的一部分结构的示意性的电路图。
图8是表示存储管芯MD的一部分结构的示意性的电路图。
图9是表示存储管芯MD的一部分结构的示意性的电路图。
图10是表示存储管芯MD的一部分结构的示意性的电路图。
图11是表示存储管芯MD的一部分结构的示意性的电路图。
图12是表示本实施方式涉及的半导体存储装置的结构例的示意性的分解立体图。
图13是表示芯片CM的结构例的示意性的仰视图。
图14是表示存储管芯MD的一部分结构的示意性的剖视图。
图15是表示存储管芯MD的一部分结构的示意性的剖视图。
图16是表示芯片CM的一部分结构的示意性的仰视图。
图17是表示芯片CM的一部分结构的示意性的剖视图。
图18的(a)、(b)是用于对记录于存储单元MC的数据进行说明的示意图。
图19是用于对接收命令集CSR1时的动作进行说明的时序图。
图20是用于对接收命令集CSR2时的动作进行说明的时序图。
图21是用于对读出电压供给动作进行说明的示意性的剖视图。
图22是用于对高速缓存读取的读出动作进行说明的时序图。
图23是表示高速缓存读取的读出动作中的、命令寄存器CMR和地址寄存器ADR中所保持的命令数据DCMD和地址数据DADD的例子的图。
图24是用于对第1实施方式涉及的连接读取的读出动作进行说明的时序图。
图25是表示第1实施方式涉及的连接读取的读出动作中的、命令寄存器CMR和地址寄存器ADR中所保持的命令数据DCMD和地址数据DADD的例子的图。
图26用于对第3实施方式涉及的连接读取的读出动作进行说明的时序图。
图27是表示第3实施方式涉及的连接读取的读出动作中的、命令寄存器CMR和地址寄存器ADR中所保持的命令数据DCMD和地址数据DADD的例子的图。
图28是用于对第4实施方式涉及的连接读取的读出动作进行说明的时序图。
图29是用于对第5实施方式涉及的连接读取的读出动作进行说明的示意性的时序图。
图30是用于对第6实施方式涉及的连接读取的读出动作进行说明的时序图。
标号说明
110导电层、120半导体层、130栅极绝缘膜、WL字线、WLS选择字线(第1导电层、第2导电层、第3导电层)、WLU非选择字线(第1非选择导电层、第2非选择导电层、第3非选择导电层)、MC存储单元、MS存储串、SU串单元、BLK存储块、MCA存储单元阵列。
具体实施方式
接着，参照附图对实施方式涉及的半导体存储装置进行详细的说明。此外，以下的实施方式不过是一个例子，并不是以限定本发明的意图来表示的。另外，以下的附图是示意性的，为了便于说明，有时省略一部分结构等。另外，有时关于多个实施方式对共同的部分赋予同一标号，并省略说明。
另外，在本说明书中提到“半导体存储装置”的情况下，既有时意味着存储管芯，也有时意味着存储芯片、存储卡、SSD(Solid State Drive，固态硬盘驱动器)等的包括控制管芯(controller die)的存储系统。进一步，有时也意味着智能电话、平板电脑终端、个人计算机等的包括主计算机的结构。
另外，在本说明书中提到“控制电路”的情况下，既有时意味着设置于存储管芯的定序器等的外围电路，也有时意味着连接于存储管芯的控制管芯或者控制芯片等，还有时意味着包括这两方的结构。
另外，在本说明书中提到了第1结构“电连接”于第2结构的情况下，既可以是第1结构与第2结构直接连接，也可以是第1结构经由布线、半导体部件或者晶体管等而连接于第2结构。例如，在串联连接了3个晶体管的情况下，即使第2个晶体管为截止(OFF)状态，第1个晶体管也“电连接”于第3个晶体管。
另外，在本说明书中提到了第1结构“连接在”第2结构和第3结构“之间”的情况下，有时意味着第1结构、第2结构以及第3结构串联连接、且第2结构经由第1结构而连接于第3结构。
另外，在本说明书中提到了电路等使两条布线等“导通”的情况下，例如有时意味着该电路等包括晶体管等，该晶体管等设置在两条布线之间的电流路径，该晶体管等成为导通(ON)状态。
另外，在本说明书中，将与基板的上表面平行的预定方向称为X方向，将与基板的上表面平行、且与X方向垂直的方向称为Y方向，将与基板的上表面垂直的方向称为Z方向。
另外，在本说明书中，有时将沿着预定面的方向称为第1方向，将沿着该预定面并与第1方向交叉的方向称为第2方向，将与该预定面交叉的方向称为第3方向。这些第1方向、第2方向以及第3方向既可以与X方向、Y方向以及Z方向中的任一个对应，也可以不对应。
另外，在本说明书中，“上”、“下”等表达以基板为基准。例如，将沿着上述Z方向从基板离开的方向称为上，将沿着Z方向接近基板的方向称为下。另外，在关于某结构而称为下表面、下端的情况下，设为意味着该结构的基板侧的面、端部，在称为为上表面、上端的情况下，设为意味着该结构的与基板相反侧的面、端部。另外，将与X方向或者Y方向交叉的面称为侧面等。
[第1实施方式]
[存储系统10]
图1是表示第1实施方式涉及的存储系统10的结构的示意性的框图。
存储系统10根据从主计算机20发送来的信号，进行用户数据的读出、写入、擦除等。存储系统10例如为存储芯片、存储卡、SSD或者其它能够存储用户数据的系统。存储系统10具备多个存储管芯MD和控制管芯CD。
存储管芯MD存储用户数据。存储管芯MD具备多个存储块BLK。存储块BLK具备多个页PG。存储块BLK也可以是擦除动作的执行单位。页PG也可以是读出动作和写入动作的执行单位。
如图1所示，控制管芯CD与多个存储管芯MD以及主计算机20连接。控制管芯CD例如具备逻辑物理变换表21、FAT(File Allocation Table，文件分配表)22、擦除次数保持部23、ECC电路24以及MPU(Micro Processor Unit，微处理单元)25。
逻辑物理变换表21将从主计算机20接收到的逻辑地址和分配给了存储管芯MD中的页PG的物理地址相关联来进行保持。逻辑物理变换表21例如由未图示的RAM(RandomAccess Memory，随机访问存储器)等来实现。
FAT22保持表示各页PG的状态的FAT信息。作为这样的FAT信息，例如有表示“有效”、“无效”、“已擦除”的信息。例如，“有效”的页PG存储了根据来自主计算机20的命令来进行读出的有效的数据。另外，“无效”的页PG存储了不根据来自主计算机20的命令来进行读出的无效的数据。另外，在“已擦除”的页PG中，在执行擦除处理后没有存储数据。FAT22例如由未图示的RAM等来实现。
擦除次数保持部23将与存储块BLK对应的物理地址和对存储块BLK执行了的擦除动作的次数相关联来进行保持。擦除次数保持部23例如由未图示的RAM等来实现。
ECC电路24对从存储管芯MD读出的数据的错误进行检测，在可能的情况下进行数据的纠正。
MPU25参照逻辑物理变换表21、FAT22、擦除次数保持部23以及ECC电路24，进行逻辑地址与物理地址的变换、位错误检测/纠正、垃圾回收(紧缩(compaction))、损耗均衡(wear leveling)等的处理。
图2是表示本实施方式涉及的存储系统10的结构例的示意性的侧面图。图3是表示该结构例的示意性的俯视图。为了便于说明，在图2和图3中省略一部分结构。
如图2所示，本实施方式涉及的存储系统10具备安装基板MSB、多个存储管芯MD以及控制管芯CD。在安装基板MSB的上表面中的、Y方向上的端部的区域设置焊盘电极Px。安装基板MSB的上表面中的、Y方向上的端部以外的区域经由粘接剂等而粘接于存储管芯MD的下表面。多个存储管芯MD层叠于安装基板MSB。在存储管芯MD的上表面中的、Y方向上的端部的区域设置焊盘电极Px。存储管芯MD的上表面中的、Y方向上的端部以外的区域经由粘接剂等粘接于其它存储管芯MD或者控制管芯CD的下表面。控制管芯CD层叠于存储管芯MD。在控制管芯CD的上表面中的、Y方向上的端部的区域设置焊盘电极Px。
如图3所示，安装基板MSB、多个存储管芯MD以及控制管芯CD分别具备在X方向上排列的多个焊盘电极Px。设置于安装基板MSB、多个存储管芯MD以及控制管芯CD的多个焊盘电极Px分别经由接合线(bonding wire)B而相互连接。
此外，图2和图3所示的结构不过是例示，具体结构可以适当地进行调整。例如在图2和图3所示的例子中，在多个存储管芯MD上层叠有控制管芯CD。另外，存储管芯MD和控制管芯CD通过接合线B相连接。另外，多个存储管芯MD和控制管芯CD包含在一个封装内。然而，控制管芯CD也可以包含于与存储管芯MD不同的封装。另外，多个存储管芯MD和控制管芯CD也可以不是经由接合线B，而是经由贯通电极等来相互连接。
[存储管芯MD的电路结构]
图4是表示第1实施方式涉及的存储管芯MD的结构的示意性的框图。图5～图11是表示存储管芯MD的一部分结构的示意性的电路图。
此外，在图4中图示了多个控制端子等。这些多个控制端子有时表示为与高电平有效信号(high active signal)(正逻辑信号)对应的控制端子。另外，多个控制端子有时表示为与低电平有效信号(low active signal)(负逻辑信号)对应的控制端子。另外，多个控制端子有时表示为与高电平有效信号和低电平有效信号这两方对应的控制端子。在图4中，与低电平有效信号对应的控制端子的标号包含上划线(overline)。在本说明书中，与低电平有效信号对应的控制端子的标号包含斜线(“/”)。此外，图4的记载为例示，具体的技术方案可以适当地进行调整。例如，也可以使一部分或者全部的高电平有效信号为低电平有效信号，使一部分或者全部的低电平有效信号为高电平有效信号。
如图4所示，存储管芯MD具备存储单元阵列MCA和外围电路PC。外围电路PC具备电压生成电路VG、行译码器RD、感测放大器模块SAM以及定序器SQC。另外，外围电路PC具备高速缓冲存储器CM、地址寄存器ADR、命令寄存器CMR以及状态寄存器STR。另外，外围电路PC具备输入输出控制电路I/O和逻辑电路CTR。
[存储单元阵列MCA的电路结构]
如图5所示，存储单元阵列MCA具备上述的多个存储块BLK。这些多个存储块BLK分别具备多个串单元SU。这些多个串单元SU分别具备多个存储串MS。这些多个存储串MS的一端分别经由位线BL而连接于外围电路PC。另外，这些多个存储串MS的另一端分别经由共用的源极线SL而连接于外围电路PC。
存储串MS具备漏极侧选择晶体管STD、多个存储单元MC(存储晶体管)、源极侧选择晶体管STS以及源极侧选择晶体管STSb。漏极侧选择晶体管STD、多个存储单元MC、源极侧选择晶体管STS以及源极侧选择晶体管STSb串联连接在位线BL与源极线SL之间。以下，有时将漏极侧选择晶体管STD、源极侧选择晶体管STS以及源极侧选择晶体管STSb简称为选择晶体管(STD、STS、STSb)。
存储单元MC为场效应型的晶体管。存储单元MC具备半导体层、栅极绝缘膜以及栅电极。半导体层作为沟道区域发挥功能。栅极绝缘膜包括电荷蓄积膜。存储单元MC的阈值电压根据电荷蓄积膜中的电荷量而变化。存储单元MC存储1位或者多位的数据。此外，在与一个存储串MS对应的多个存储单元MC的栅电极分别连接有字线WL。这些字线WL分别共用地连接于一个存储块BLK中的全部存储串MS。
选择晶体管(STD、STS、STSb)为场效应型的晶体管。选择晶体管(STD、STS、STSb)具备半导体层、栅极绝缘膜以及栅电极。半导体层作为沟道区域发挥功能。在选择晶体管(STD、STS、STSb)的栅电极分别连接选择栅极线(SGD、SGS、SGSb)。一条漏极侧选择栅极线SGD共用地连接于一个串单元SU中的全部存储串MS。一条源极侧选择栅极线SGS共用地连接于一个存储块BLK中的全部存储串MS。一条源极侧选择栅极线SGSb共用地连接于一个存储块BLK中的全部存储串MS。
[电压生成电路VG的电路结构]
例如如图6所示，电压生成电路VG(图4)具备多个电压生成单元vg1～vg3。电压生成单元vg1～vg3在读出动作、写入动作以及擦除动作中生成预定大小的电压，并经由电压供给线LVG(LVG1～LVG3)进行输出。例如，电压生成单元vg1输出在写入动作中所使用的编程电压。另外，电压生成单元vg2在读出动作中输出后述的读出通过(pass)电压VREAD等。另外，电压生成单元vg2输出在写入动作中所使用的写入通过电压。另外，电压生成单元vg3在读出动作中输出后述的读出电压。另外，电压生成单元vg3在写入动作中输出后述的校验电压。电压生成单元vg1～vg3例如既可以为电荷泵(charge bump)电路等的升压电路，也可以为调节器(regulator)等的降压电路。这些降压电路和升压电路分别连接于电压供给线LP。对电压供给线LP供给电源电压VCC或者接地电压VSS(图4)。这些电压供给线LP例如连接于参照图2、图3说明过的焊盘电极Px。从电压生成电路VG输出的动作电压被按照来自定序器SQC的控制信号适当地进行调整。
电压生成电路VG中的电荷泵电路32(图7)具备电压输出电路32a、分压电路32b以及比较器32c。电压输出电路32a向电压供给线LVG输出电压VOUT。分压电路32b与电压供给线LVG连接。比较器32c根据从分压电路32b输出的电压VOUT′与参照电压VREF的大小关系，向电压输出电路32a输出反馈信号FB。
如图8所示，电压输出电路32a具备多个晶体管32a2a、32a2b。多个晶体管32a2a、32a2b交替地连接在电压供给线LVG与电压供给线LP之间。对图示的电压供给线LP供给电源电压VCC。串联连接的多个晶体管32a2a、32a2b的栅电极与各自的漏极电极以及电容器32a3连接。另外，电压输出电路32a具备AND电路32a4、电平转换器32a5a以及电平转换器32a5b。AND电路32a4输出时钟信号CLK和反馈信号FB的逻辑和。电平转换器32a5a对AND电路32a4的输出信号进行升压来进行输出。电平转换器32a5a的输出端子经由电容器32a3而与晶体管32a2a的栅电极连接。电平转换器32a5b对AND电路32a4的输出信号的反转信号进行升压来进行输出。电平转换器32a5b的输出端子经由电容器32a3而与晶体管32a2b的栅电极连接。
在反馈信号FB为“H(高电平)”状态的情况下，从AND电路32a4输出时钟信号CLK。与此相伴，从电压供给线LVG向电压供给线LP移送电子，电压供给线LVG的电压增大。另一方面，在反馈信号FB为“L(低电平)”状态的情况下，不从AND电路32a4输出时钟信号CLK。因此，电压供给线LVG的电压不增大。
如图7所示，分压电路32b具备电阻元件32b2和可变电阻元件32b4。电阻元件32b2连接在电压供给线LVG和分压端子32b1之间。可变电阻元件32b4串联连接在分压端子32b1和电压供给线LP之间。对该电压供给线LP供给接地电压VSS。可变电阻元件32b4的电阻值能够根据动作电压控制信号VCTRL来进行调整。因此，分压端子32b1的电压VOUT′的大小能够根据动作电压控制信号VCTRL来进行调整。
如图9所示，可变电阻元件32b4具备多个电流路径32b5。多个电流路径32b5并联连接在分压端子32b1和电压供给线LP之间。多个电流路径32b5分别具备串联连接的电阻元件32b6和晶体管32b7。设置于各电流路径32b5的电阻元件32b6的电阻值也可以互不相同。对晶体管32b7的栅电极分别输入动作电压控制信号VCTRL的不同的位。另外，可变电阻元件32b4也可以具备不包括晶体管32b7的电流路径32b8。
如图7所示，比较器32c输出反馈信号FB。反馈信号FB例如在分压端子32b1的电压VOUT′比参照电压VREF大的情况下成为“L”状态。另外，反馈信号FB例如在电压VOUT′比参照电压VREF小的情况下成为“H”状态。
[行译码器RD的电路结构]
例如如图6所示，行译码器RD具备块译码器BLKD、字线译码器WLD、驱动电路DRV以及未图示的地址译码器。
块译码器BLKD具备多个块译码单元blkd。多个块译码单元blkd与存储单元阵列MCA中的多个存储块BLK对应。块译码单元blkd具备多个晶体管TBLK。多个晶体管TBLK与存储块BLK中的多条字线WL对应。晶体管TBLK例如为场效应型的NMOS晶体管。晶体管TBLK的漏极电极与字线WL连接。晶体管TBLK的源极电极与布线CG连接。布线CG与块译码器BLKD中的全部块译码单元blkd连接。晶体管TBLK的栅电极与信号线BLKSEL连接。与全部块译码单元blkd对应地设置有多条信号线BLKSEL。另外，信号线BLKSEL与块译码单元blkd中的全部晶体管TBLK连接。
在读出动作、写入动作等中，例如与地址寄存器ADR(图4)中的块地址对应的一条信号线BLKSEL的电压成为“H”状态，其它信号线BLKSEL的电压成为“L”状态。例如，对一条信号线BLKSEL供给具有正的大小的预定的驱动电压，对其它信号线BLKSEL供给接地电压VSS等。由此，与该块地址对应的一个存储块BLK中的全部字线WL与全部布线CG导通。另外，其它存储块BLK中的全部字线WL成为浮置状态。
字线译码器WLD具备多个字线译码单元wld。多个字线译码单元wld与存储串MS中的多个存储单元MC对应。在图示的例子中，字线译码单元wld具备两个晶体管TWLS、TWLU。晶体管TWLS、TWLU例如为场效应型的NMOS晶体管。晶体管TWLS、TWLU的漏极电极与布线CG连接。晶体管TWLS的源极电极与布线CGS连接。晶体管TWLU的源极电极与布线CGU连接。晶体管TWLS的栅电极与信号线WLSELS连接。晶体管TWLU的栅电极与信号线WLSELU连接。与全部字线译码单元wld所包含的一方的晶体管TWLS对应地设置有多条信号线WLSELS。与全部字线译码单元wld所包含的另一方的晶体管TWLU对应地设置有多条信号线WLSELU。
在读出动作、写入动作等中，例如与地址寄存器ADR(图4)中的页地址所对应的一个字线译码单元wld对应的信号线WLSELS的电压成为“H”状态，与其对应的WLSELU的电压成为“L”状态。另外，与那以外的字线译码单元wld对应的信号线WLSELS的电压成为“L”状态，与其对应的WLSELU的电压成为“H”状态。另外，对布线CGS供给与选择字线WLS对应的电压。另外，对布线CGU供给与非选择字线WLU对应的电压。由此，对与上述页地址对应的一条字线WL供给与选择字线WLS对应的电压。另外，对其它字线WL供给与非选择字线WLU对应的电压。
驱动电路DRV例如具备6个晶体管TDRV1～TDRV6。晶体管TDRV1～TDRV6例如为场效应型的NMOS晶体管。晶体管TDRV1～TDRV4的漏极电极与布线CGS连接。晶体管TDRV5、TDRV6的漏极电极与布线CGU连接。晶体管TDRV1的源极电极经由电压供给线LVG1而与电压生成单元vg1的输出端子连接。晶体管TDRV2、TDRV5的源极电极经由电压供给线LVG2而与电压生成单元vg2的输出端子连接。晶体管TDRV3的源极电极经由电压供给线LVG3而与电压生成单元vg3的输出端子连接。晶体管TDRV4、TDRV6的源极电极经由电压供给线LP而与参照图2、图3说明过的焊盘电极Px连接。在晶体管TDRV1～TDRV6的栅电极分别连接有信号线VSEL1～VSEL6。
在读出动作、写入动作等中，例如，与布线CGS对应的多条信号线VSEL1～VSEL4中的一条信号线的电压成为“H”，其它的电压成为“L”状态。另外，与布线CGU对应的两条信号线VSEL5、VSEL6中的一方的电压成为“H”状态，另一方的电压成为“L”状态。
未图示的地址译码器例如按照来自定序器SQC(图4)的控制信号，依次对地址寄存器ADR(图4)的行地址RA进行参照。行地址RA包括上述的块地址和页地址。地址译码器将上述信号线BLKSEL、WLSELS、WLSELU的电压控制为“H”状态或者“L”状态。
此外，在图6的例子中，在行译码器RD，针对一个存储块BLK各设置有一个块译码单元blkd。然而，该结构可以适当地进行变更。例如，也可以针对两个以上的存储块BLK各设置有一个块译码单元blkd。
[感测放大器模块SAM的电路结构]
例如如图10所示，感测放大器模块SAM(图4)具备多个感测放大器单元SAU。多个感测放大器单元SAU与多条位线BL对应。感测放大器单元SAU分别包括感测放大器SA、布线LBUS以及锁存电路SDL、DL0～DLnL(nL为自然数)。在布线LBUS连接预充电用的充电晶体管55(图11)。布线LBUS经由开关晶体管DSW而与布线DBUS连接。
如图11所示，感测放大器SA具备感测晶体管41。感测晶体管41根据在位线BL中流动的电流，对布线LBUS的电荷进行放电。感测晶体管41的源极电极与供给接地电压VSS的电压供给线连接。漏极电极经由开关晶体管42而与布线LBUS连接。栅电极经由感测节点SEN、放电晶体管43、节点COM、箝位晶体管44以及耐压晶体管45而与位线BL连接。此外，感测节点SEN经由电容器48而与内部控制信号线CLKSA连接。
另外，感测放大器SA具备电压传输电路。电压传输电路根据锁存于锁存电路SDL的数据，选择性地使节点COM以及感测节点SEN与供给电压VDD的电压供给线或者供给电压VSRC的电压供给线导通。电压传输电路具备节点N1、充电晶体管46、充电晶体管49、充电晶体管47以及放电晶体管50。充电晶体管46连接在节点N1和感测节点SEN之间。充电晶体管49连接在节点N1和节点COM之间。充电晶体管47连接在节点N1和供给电压VDD的电压供给线之间。放电晶体管50连接在节点N1和供给电压VSRC的电压供给线之间。此外，充电晶体管47和放电晶体管50的栅电极共同地连接于锁存电路SDL的节点INV＿S。
此外，感测晶体管41、开关晶体管42、放电晶体管43、箝位晶体管44、充电晶体管46、充电晶体管49以及放电晶体管50例如为增强型的NMOS晶体管。耐压晶体管45例如为耗尽型的NMOS晶体管。充电晶体管47例如为PMOS晶体管。
另外，开关晶体管42的栅电极与信号线STB连接。放电晶体管43的栅电极与信号线XXL连接。箝位晶体管44的栅电极与信号线BLC连接。耐压晶体管45的栅电极与信号线BLS连接。充电晶体管46的栅电极与信号线HLL连接。充电晶体管49的栅电极与信号线BLX连接。这些信号线STB、XXL、BLC、BLS、HLL、BLX与定序器SQC连接。
锁存电路SDL具备节点LAT＿S、INV＿S、反相器51、反相器52、开关晶体管53以及开关晶体管54。反相器51具备连接于节点LAT＿S的输出端子和连接于节点INV＿S的输入端子。反相器52具备连接于节点LAT＿S的输入端子和连接于节点INV＿S的输出端子。开关晶体管53设置在节点LAT＿S和布线LBUS之间的电流路径。开关晶体管54设置在节点INV＿S和布线LBUS之间的电流路径。开关晶体管53、54例如为NMOS晶体管。开关晶体管53的栅电极经由信号线STL而与定序器SQC连接。开关晶体管54的栅电极经由信号线STI而与定序器SQC连接。
锁存电路DL0～DLnL与锁存电路SDL大致同样地构成。但是，如上述那样，锁存电路SDL的节点INV＿S与感测放大器SA中的充电晶体管47和放电晶体管50的栅电极导通。锁存电路DL0～DLnL在这一点上与锁存电路SDL不同。
开关晶体管DSW例如为NMOS晶体管。开关晶体管DSW连接在布线LBUS和布线DBUS之间。开关晶体管DSW的栅电极经由信号线DBS而与定序器SQC连接。
此外，如图10例示的那样，上述的信号线STB、HLL、XXL、BLX、BLC、BLS分别共用地连接在感测放大器模块SAM所包含的全部感测放大器单元SAU之间。另外，上述的供给电压VDD的电压供给线以及供给电压VSRC的电压供给线分别共用地连接在感测放大器模块SAM所包含的全部感测放大器单元SAU之间。另外，锁存电路SDL的信号线STI以及信号线STL分别共用地连接在感测放大器模块SAM所包含的全部感测放大器单元SAU之间。同样地，锁存电路DL0～DLnL中的与信号线STI和信号线STL对应的信号线TI0～TInL、TL0～TLnL分别共用地连接在感测放大器模块SAM所包含的全部感测放大器单元SAU之间。另一方面，分别与感测放大器模块SAM所包含的全部感测放大器单元SAU对应地设置有多条上述的信号线DBS。
[高速缓冲(cache)存储器CM的电路结构]
如图10所示，高速缓冲存储器CM(图4)具备多个锁存电路XDL。多个锁存电路XDL经由布线DBUS而与感测放大器模块SAM内的锁存电路连接。这些多个锁存电路XDL所包含的数据DAT依次被传送至感测放大器模块SAM或者输入输出控制电路I/O。
另外，在高速缓冲存储器CM连接有未图示的译码电路和开关电路。译码电路对保持于地址寄存器ADR的列地址CA进行译码。开关电路根据译码电路的输出信号，使与列地址CA对应的锁存电路和总线DB(图4)导通。
[定序器SQC的电路结构]
定序器SQC(图4)按照保存于命令寄存器CMR的命令数据DCMD，向行译码器RD、感测放大器模块SAM以及电压生成电路VG输出内部控制信号。另外，定序器SQC向状态寄存器STR输出适当地表示自身的状态的状态数据DST。
另外，定序器SQC生成就绪/忙信号RB，并输出至端子RBn。就绪/忙信号RB是对控制管芯CD通知是处于能够受理来自控制管芯CD的命令的就绪状态、还是处于不受理命令的忙状态的信号。在端子RBn的电压为“L”状态的期间(忙期间)中，对存储管芯MD的访问基本上被禁止。另外，在端子RBn的电压为“H”状态的期间(就绪期间)中，对存储管芯MD的访问被允许。此外，端子RBn例如由参照图2、图3说明过的焊盘电极Px来实现。
[输入输出控制电路I/O的电路结构]
输入输出控制电路I/O具备数据信号输入输出端子DQ0～DQ7、触发信号输入输出端子DQS、/DQS、多个输入电路、多个输出电路、移位寄存器以及缓冲电路。多个输入电路、多个输出电路、移位寄存器以及缓冲电路分别与被供给电源电压VCC以及接地电压VSS的端子连接。
数据信号输入输出端子DQ0～DQ7、触发信号输入输出端子DQS、/DQS以及被供给电源电压VCC的端子例如由参照图2、图3说明过的焊盘电极Px来实现。经由数据信号输入输出端子DQ0～DQ7而输入了的数据根据来自逻辑电路CTR的内部控制信号，被从缓冲电路输出至高速缓冲存储器CM、地址寄存器ADR或者命令寄存器CMR。另外，经由数据信号输入输出端子DQ0～DQ7而输出的数据根据来自逻辑电路CTR的内部控制信号，被从高速缓冲存储器CM或者状态寄存器STR输入至缓冲电路。
多个输入电路例如包括与数据信号输入输出端子DQ0～DQ7中的任一个或者触发信号输入输出端子DQS、/DQS这两方连接了的比较器。多个输出电路例如包括与数据信号输入输出端子DQ0～DQ7中的任一个或者触发信号输入输出端子DQS、/DQS中的任一个连接了的OCD(Off Chip Driver，片外驱动器)电路。
[逻辑电路CTR的电路结构]
逻辑电路CTR(图4)经由外部控制端子/CEn、CLE、ALE、/WE、RE、/RE而从控制管芯CD接收外部控制信号，据此号来向输入输出控制电路I/O输出内部控制信号。此外，外部控制端子/CEn、CLE、ALE、/WE、RE、/RE例如由参照图2、图3说明过的焊盘电极Px来实现。
[存储管芯MD的构造]
图12是表示本实施方式涉及的半导体存储装置的结构例的示意性的分解立体图。如图12所示，存储管芯MD具备存储单元阵列MCA侧的芯片CM和外围电路PC侧的芯片CP。
在芯片CM的上表面设置有能够与未图示的接合线(bonding wire)连接的多个焊盘电极Px。另外，在芯片CM的下表面设置有多个贴合电极PI1。另外，在芯片CP的上表面设置有多个贴合电极PI2。以下，关于芯片CM，将设置多个贴合电极PI1的面称为表面，将设置多个焊盘电极Px的面称为背面。另外，关于芯片CP，将设置多个贴合电极PI2的面称为表面，将表面的相反侧的面称为背面。在图示的例子中，芯片CP的表面设置在比芯片CP的背面靠上方的位置，芯片CM的背面设置在比芯片CM的表面靠上方的位置。
芯片CM和芯片CP配置为芯片CM的表面与芯片CP的表面相对向。多个贴合电极PI1分别与多个贴合电极PI2对应地设置，配置在能够贴合于多个贴合电极PI2的位置。贴合电极PI1和贴合电极PI2作为用于将芯片CM和芯片CP贴合、且使之电导通的贴合电极发挥功能。
此外，在图12的例子中，芯片CM的角部a1、a2、a3、a4分别与芯片CP的角部b1、b2、b3、b4对应。
图13是表示芯片CM的结构例的示意性的仰视图。在图13中省略了贴合电极PI1等的一部分的结构。图14和图15是表示存储管芯MD的一部分的结构的示意性的剖视图。图16是表示芯片CM的一部分的结构的示意性的仰视图。图17是表示芯片CM的一部分的结构的示意性的剖视图。图17示出了YZ截面，但在对沿着半导体层120的中心轴的YZ截面以外的截面(例如XZ截面)进行了观察的情况下，也能观察到与图17同样的构造。
[芯片CM的构造]
在图13的例子中，芯片CM具备在X方向上排列的4个存储平面(plain)MPL0、MPL1、MPL2、MPL3。4个存储平面MPL0～MPL3分别与存储单元阵列MCA(图5)对应。另外，这些4个存储平面MPL0～MPL3各自具备在Y方向上排列的多个存储块BLK。另外，在图13的例子中，多个存储块BLK各自具备设置在X方向上的两端部的接合(hook-up)区域RHU和设置在这些接合区域之间的存储孔区域RMH。另外，芯片CM具备设置在比4个存储平面MPL0～MPL3更靠Y方向上的一端侧的周边区域RP。
此外，在图示的例子中，接合区域RHU设置于存储单元阵列区域RMCA的X方向上的两端部。然而，这样的结构不过是例示，具体的结构可以适当地进行调整。例如，接合区域RHU也可以不是设置于存储单元阵列区域RMCA的X方向上的两端部，而是设置于X方向上的一端部。另外，接合区域RHU也可以设置于存储单元阵列区域RMCA的X方向上的中央位置或者中央附近的位置。
例如如图14所示，芯片CM具备基体层LSB、设置在基体层LSB的下方的存储单元阵列层LMCA和设置在存储单元阵列层LMCA的下方的多条布线层CH、M0、M1、MB。
[芯片CM的基体层LSB的构造]
例如，如图14所示，基体层LSB具备设置在存储单元阵列层LMCA的上表面的导电层100、设置在导电层100的上表面的绝缘层101、设置在绝缘层101的上表面的背面布线层MA以及设置在背面布线层MA的上表面的绝缘层102。
导电层100例如既可以包含被注入了磷(P)等的N型杂质或者硼(B)等的P型杂质的硅(Si)等的半导体层，也可以包含钨(W)等的金属，还可以包含硅化钨(WSi)等的硅化物。
导电层100作为源极线SL(图5)的一部分发挥功能。导电层100与4个存储平面MPL0～MPL3(图13)对应地设置有4个。在存储平面MPL0～MPL3的X方向和Y方向上的端部设置有不包含导电层100的区域VZ。
绝缘层101例如包含氧化硅(SiO2)等。
背面布线层MA包括多条布线ma。这些多条布线ma例如也可以包含铝(Al)等。
多条布线ma中的一部分作为源极线SL(图5)的一部分发挥功能。该布线ma与4个存储平面MPL0～MPL3(图13)对应地设置有4个。该布线ma分别与导电层100电连接。
另外，多条布线ma中的一部分作为焊盘电极Px发挥功能。该布线ma设置于周边区域RP。该布线ma在不包含导电层100的区域VZ中与存储单元阵列层LMCA中的过孔接触电极CC连接。另外，布线ma的一部分经由设置于绝缘层102的开口TV而在存储管芯MD的外部露出。
绝缘层102例如为由聚酰亚胺等绝缘材料形成的钝化层。
[芯片CM的存储单元阵列层LMCA的存储孔区域RMH中的构造]
如参照图13说明过的那样，在存储单元阵列层LMCA设置有在Y方向上排列的多个存储块BLK。如图14所示，在Y方向上相邻的两个存储块BLK之间设置有氧化硅(SiO2)等的块间绝缘层ST。
例如如图14所示，存储块BLK具备在Z方向上排列的多个导电层110和在Z方向上延伸的多个半导体层120。另外，如图17所示，在多个导电层110和多个半导体层120之间分别设置有栅极绝缘膜130。
导电层110具备在X方向上延伸的大致板状的形状。导电层110也可以包括氮化钛(TiN)等阻隔(barrier)导电膜和钨(W)等金属膜的层叠膜等。另外，导电层110例如也可以包含含有磷(P)或者硼(B)等杂质的多晶硅等。在Z方向上排列的多个导电层110之间设置有氧化硅(SiO2)等的层间绝缘层111。
多个导电层110中的位于最上层的一个或者多个导电层110作为源极侧选择晶体管STS(图5)的栅电极和源极侧选择栅极线SGS发挥功能(参照图14)。这些多个导电层110按各存储块BLK而电独立。
另外，位于比其更靠下方的位置的多个导电层110作为存储单元MC(图5)的栅电极和字线WL发挥功能。这些多个导电层110分别按各存储块BLK而电独立。
另外，位于比其更靠下方的位置的一个或者多个导电层110作为漏极侧选择晶体管STD的栅电极和漏极侧选择栅极线SGD发挥功能。例如如图16所示，这些多个导电层110的Y方向上的宽度YSGD比作为字线WL发挥功能的导电层110的Y方向上的宽度YWL小。另外，在Y方向上相邻的两个导电层110之间设置有氧化硅(SiO2)等的绝缘层SHE。
例如如图16所示，半导体层120在X方向和Y方向上以预定的图案来排列。半导体层120分别作为一个存储串MS(图12)所包含的多个存储单元MC和选择晶体管(STD、STS)的沟道区域发挥功能。半导体层120例如包含多晶硅(Si)等。半导体层120具有大致圆筒状的形状，在中心部分设置有氧化硅等的绝缘层125。半导体层120的外周面分别由多个导电层110包围，与这些多个导电层110相对向。
另外，在半导体层120的上端设置有未图示的杂质区域。该杂质区域与上述导电层100连接(参照图14)。该杂质区域例如含有磷(P)等的N型杂质或者硼(B)等的P型杂质。
另外，在半导体层120的下端设置有未图示的杂质区域。该杂质区域经由过孔接触电极ch以及过孔接触电极Vy而与位线BL连接。该杂质区域例如含有磷(P)等的N型杂质。
例如如图16所示，栅极绝缘膜130具有将半导体层120的外周面覆盖的大致圆筒状的形状。例如如图17所示，栅极绝缘膜130具备层叠在半导体层120和导电层110之间的隧道绝缘膜131、电荷蓄积膜132以及阻挡绝缘膜133。隧道绝缘膜131和阻挡绝缘膜133例如包含氧化硅(SiO2)等。电荷蓄积膜132例如包括氮化硅(SiN)等的能够蓄积电荷的膜。隧道绝缘膜131、电荷蓄积膜132以及阻挡绝缘膜133具有大致圆筒状的形状，沿着除了半导体层120与导电层100的接触部之外的半导体层120的外周面而在Z方向上延伸。
此外，在图17中示出了栅极绝缘膜130具备氮化硅等的电荷蓄积膜132的例子。然而，栅极绝缘膜130例如也可以具备含有N型或者P型的杂质的多结晶硅等的浮置栅极。
[芯片CM的存储单元阵列层LMCA的接合区域RHU中的构造]
如图15所示，在接合区域RHU设置有多个过孔接触电极CC。这些多个过孔接触电极CC分别在Z方向上延伸，在上端与导电层110连接。
[芯片CM的存储单元阵列层LMCA的周边区域RP中的构造]
例如如图14所示，在周边区域RP与焊盘电极Px对应地设置有多个过孔接触电极CC。这些多个过孔接触电极CC在上端与焊盘电极Px连接。
[芯片CM的布线层CH、M0、M1、MB的构造]
布线层CH、M0、M1、MB所包含的多条布线例如与存储单元阵列层LMCA中的结构和芯片CP中的结构的至少一方电连接。
布线层CH包括多个过孔接触电极ch来作为多条布线。这些多个过孔接触电极ch例如也可以包括氮化钛(TiN)等的阻隔导电膜和钨(W)等的金属膜的层叠膜等。过孔接触电极ch与多个半导体层120对应地设置，与多个半导体层120的下端连接。
布线层M0包括多条布线m0。这些多条布线m0例如也可以包括氮化钛(TiN)等的阻隔导电膜和铜(Cu)等的金属膜的层叠膜等。此外，多条布线m0中的一部分作为位线BL发挥功能。例如如图16所示，位线BL在X方向上排列，在Y方向上延伸。
例如如图14所示，布线层M1包括多条布线m1。这些多条布线m1例如也可以包括氮化钛(TiN)等的阻隔导电膜和钨(W)等的金属膜的层叠膜等。
布线层MB包括多个贴合电极PI1。这些多个贴合电极PI1例如也可以包括氮化钛(TiN)等的阻隔导电膜和铜(Cu)等的金属膜的层叠膜等。
[芯片CP的构造]
例如如图14所示，芯片CP具备半导体基板200、设置在半导体基板200的上方的电极层GC以及设置在电极层GC的上方的布线层D0、D1、D2、D3、D4、DB。
[芯片CP的半导体基板200的构造]
半导体基板200例如包含含有硼(B)等的P型杂质的P型硅(Si)。在半导体基板200的表面例如设置有含有磷(P)等的N型杂质的N型阱区域200N、含有硼(B)等的P型杂质的P型阱区域200P、没有设置N型阱区域200N和P型阱区域200P的半导体基板区域200S以及绝缘区域200I。N型阱区域200N、P型阱区域200P以及半导体基板区域200S分别作为构成外围电路PC的多个晶体管Tr和多个电容器等的一部分发挥功能。
[芯片CP的电极层GC的构造]
在半导体基板200的上表面隔着绝缘层200G而设置有电极层GC。电极层GC包括与半导体基板200的表面相对向的多个电极gc。另外，半导体基板200的各区域以及电极层GC所包含的多个电极gc分别与过孔接触电极CS连接。
半导体基板200的N型阱区域200N、P型阱区域200P以及半导体基板区域200S分别作为构成外围电路PC的多个晶体管Tr的沟道区域和多个电容器的一方的电极等来发挥功能。
电极层GC所包含的多个电极gc分别作为构成外围电路PC的多个晶体管Tr的栅电极和多个电容器的另一方的电极等发挥功能。
过孔接触电极CS在Z方向上延伸，在下端与半导体基板200或者电极gc的上表面连接。在过孔接触电极CS与半导体基板200的连接部分设置有含有N型杂质或者P型杂质的杂质区域。过孔接触电极CS例如也可以包括氮化钛(TiN)等的阻隔导电膜和钨(W)等的金属膜的层叠膜等。
[芯片CP的布线层D0、D1、D2、D3、D4、DB的构造]
例如如图14所示，D0、D1、D2、D3、D4、DB所包含的多条布线例如与存储单元阵列层LMCA中的结构和芯片CP中的结构的至少一方电连接。
布线层D0、D1、D2分别包括多条布线d0、d1、d2。这些多条布线d0、d1、d2例如也可以包括氮化钛(TiN)等的阻隔导电膜和钨(W)等的金属膜的层叠膜等。
布线层D3、D4分别包括多条布线d3、d4。这些多条布线d3、d4例如也可以包括氮化钛(TiN)等的阻隔导电膜和铜(Cu)等的金属膜的层叠膜等。
布线层DB包括多个贴合电极PI2。这些多个贴合电极PI2例如也可以包括氮化钛(TiN)等的阻隔导电膜和铜(Cu)等的金属膜的层叠膜等。
[存储单元MC的阈值电压]
接着，参照图18对存储单元MC的阈值电压进行说明。图18的(a)是用于对存储单元MC的阈值电压进行说明的示意性的直方图。横轴表示字线WL的电压，纵轴表示存储单元MC的数量。图18的(b)是存储单元MC的阈值电压和记录于存储单元MC的数据的一个例子。
如上述那样，存储单元阵列MCA具备多个存储单元MC。在对这些多个存储单元MC进行了写入动作的情况下，这些存储单元MC的阈值电压被控制为多种状态。在图18的(a)中示出了被控制为了8种状态的存储单元MC的阈值电压的分布。例如，被控制为了A状态的存储单元MC的阈值电压比图18的(a)的读出电压VCGAR大，比读出电压VCGBR小。另外，全部存储单元MC的阈值电压比图18的(a)的多个读出通过电压VREAD、VREADK、VREADL小。
此外，多个读出通过电压VREAD、VREADK、VREADL为在执行读出动作时被施加于非选择字线WLU的多个电压值的范围内的电压(参照图21)。在图18的(a)的例子中，读出通过电压VREADK比读出通过电压VREAD大，读出通过电压VREAD比读出通过电压VREADL大。然而，这些读出通过电压VREAD、VREADK、VREADL的电压值的大小关系为一个例子，不限定于这样的电压值。
在本实施方式中，通过将存储单元MC调整为8种状态，从而在各存储单元MC记录3位(bit)数据。
例如，Er状态与最低的阈值电压(擦除状态的存储单元MC的阈值电压)对应。对与Er状态对应的存储单元MC例如分配了数据“111”。
另外，A状态与比上述Er状态所对应的阈值电压高的阈值电压对应。对与A状态对应的存储单元MC例如分配了数据“110”。
另外，B状态与比上述A状态所对应的阈值电压高的阈值电压对应。对与B状态对应的存储单元MC例如分配了数据“100”。
以下，同样地，图中的C状态～G状态与比B状态～F状态所对应的阈值电压高的阈值电压对应。对与这些分布对应的存储单元MC例如分配了数据“000”、“010”、“011”、“001”、“101”。
此外，在如图18的(b)例示那样的分配的情况下，低位位(低位页：LP(LowerPage))的数据能够通过两个读出电压VCGAR、VCGER进行判别，中位位(中位页：MP(MiddlePage))的数据能够通过3个读出电压VCGBR、VCGDR、VCGFR进行判别，高位位(高位页：UP(UpperPage))的数据能够通过两个读出电压VCGCR、VCGGR进行判别。有时将这样的数据的分配称为2-3-2码。
此外，记录于存储单元MC的数据的位数、状态的数量、对于各状态的数据分配等可以适当地进行变更。
[读出动作的模式的种类]
接着，对本实施方式涉及的读出动作的模式的种类进行说明。作为本实施方式涉及的读出动作的模式的种类，具有通常读取的模式、高速缓存读取的模式以及连接读取的模式。
[通常读取的模式]
通常读取的模式为执行通常读取的读出动作的模式。在通常读取中，在就绪/忙信号RB被控制为“H”状态(就绪状态)时，当从控制管芯CD输入指示通常读取的命令集(参照后述的图30的命令集CSR3)时，开始读出动作，并且，就绪/忙信号RB被控制为“L”状态(忙状态)。
当通常读取的读出动作结束时，就绪/忙信号RB被从“L”状态(忙状态)控制为“H”状态(就绪状态)，成为能够受理指示通常读取的命令集的状态。在通常读取的模式中，就绪/忙信号RB的状态与“True busy”一致。“True busy”表示对感测放大器模块SAM的访问被禁止、或者正在对存储单元阵列MCA执行写入动作、读出动作、擦除动作等的状态。
[高速缓存读取的模式]
高速缓存读取的模式为执行高速缓存读取的读出动作的模式。在高速缓存读取中，在就绪/忙信号RB被控制为“H”状态(就绪状态)时，当受理到指示高速缓存读取的命令集(参照后述的图19的命令集CSR1)时，开始读出动作，并且，就绪/忙信号RB被暂时地从“H”状态(就绪状态)控制为“L”状态(忙状态)，并立刻被从“L”状态(忙状态)控制为“H”状态(就绪状态)。通过这样就绪/忙信号RB按“H”状态、“L”状态、“H”状态的顺序进行变化，对控制管芯CD通知存储管芯MD处于高速缓存读取的模式。
在就绪/忙信号RB被控制为“H”状态(就绪状态)的情况下，即使是高速缓存读取的读出动作没有结束时，也能够受理指示高速缓存读取来作为接下来的读出动作的命令集。在连续进行高速缓存读取的读出动作的情况下，在第i个(例如i为1以上的整数)高速缓存读取的读出动作结束之后，开始第i+1个高速缓存读取的读出动作。在该情况下，在受理了指示第i+1个高速缓存读取的命令集之后，就绪/忙信号RB从“H”状态(就绪状态)成为“L”状态(忙状态)。当开始第i+1个高速缓存读取的读出动作时，就绪/忙信号RB恢复为“H”状态(就绪状态)。在高速缓存读取的模式中，就绪/忙信号RB的状态与“True busy”不一致。
[连接读取的模式]
连接读取的模式是执行连接读取的读出动作的模式。本实施方式涉及的半导体存储装置构成为在通常读取和高速缓存读取的模式之外还能够执行连接读取的模式。连接读取基本上是与高速缓存读取同样地执行的。但是，在连接读取中，不只是就绪/忙信号RB被控制为“H”状态(就绪状态)的情况，在就绪/忙信号RB被控制为“L”状态(忙状态)的情况下，有时也受理指示连接读取的命令集(参照后述的图20的命令集CSR2、图30的命令集CSR4)。另外，在连续进行连接读取的读出动作的情况下，不中断地连续执行第i个(例如i为1以上的整数)读出动作和第i+1个读出动作(参照后述的图24)。
[读出动作用的命令集]
接着，对接收读出动作用的命令集时的动作进行说明。图19是用于对接收命令集CSR1时的动作进行说明的时序图。图20是用于对接收命令集CSR2时的动作进行说明的时序图。
此外，在以下的说明中，有时使用两位的16进制数来表现被输入到8个数据信号输入输出端子DQ0～DQ7的8位数据。例如在对8个数据信号输入输出端子DQ0～DQ7输入“0、0、0、0、0、0、0、0”的情况下，有时将该数据表现为数据00h等。另外，在输入“1、1、1、1、1、1、1、1”的情况下，有时将该数据表现为数据FFh等。
[接收命令集CSR1时的动作]
在图19中例示了在高速缓存读取的读出动作时被输入到存储管芯MD的命令集CSR1。有时将与该命令集CSR1对应的动作称为“第1读出动作”。如后述的那样，第1读出动作包括第1读出通过电压供给动作、第1读出电压供给动作以及第2读出通过电压供给动作。该命令集CSR1是指示上述的高速缓存读取的命令集。但是，不只是高速缓存读取的读出动作，在连接读取的读出动作时，命令集CSR1也被输入到存储管芯MD(参照图23)。
命令集CSR1包括数据00h、A101、A102、A103、A104、A105、31h。有时将该命令集CSR1所包含的数据中的数据A101、A102、A103、A104、A105的部分称为数据Add。该数据Add是被输入到地址寄存器ADR的数据。
在定时t101，控制管芯CD对存储管芯MD输入数据00h来作为命令数据DCMD(图4)。即，根据数据00h的各位，将数据信号输入输出端子DQ0～DQ7的电压设定为“H”或者“L”，对外部控制端子CLE输入“H”，对外部控制端子ALE输入“L”。在该状态下，使外部控制端子/WE从“L”上升为“H”。数据00h是在读出动作开始时所输入的命令。
在定时t102，控制管芯CD对存储管芯MD输入数据A101来作为地址数据DADD(图4)。即，根据数据A101的各位，将数据信号输入输出端子DQ0～DQ7的电压设定为“H”或者“L”，对外部控制端子CLE输入“L”，对外部控制端子ALE输入“H”。在该状态下，使外部控制端子/WE从“L”上升为“H”。数据A101为列地址CA的一部分。
在定时t103，控制管芯CD对存储管芯MD输出数据A102来作为地址数据DADD(图4)。数据A102为列地址CA的一部分。
在定时t104，控制管芯CD对存储管芯MD输入数据A103来作为地址数据DADD(图4)。数据A103为行地址RA的一部分。数据A103例如包括块地址和页地址。块地址为确定存储块BLK的数据。页地址为确定串单元SU和字线WL的数据。
在定时t105，控制管芯CD对存储管芯MD输入数据A104来作为地址数据DADD(图4)。数据A104为行地址RA的一部分。数据A104例如包括块地址和页地址。
在定时t106，控制管芯CD对存储管芯MD输入数据A105来作为地址数据DADD(图4)。数据A105包括芯片地址和平面地址。芯片地址是从由控制管芯CD控制的多个存储管芯MD确定一个存储管芯MD的数据。平面地址是从由控制管芯CD控制的多个存储平面MPL0～MPL3确定一个存储平面的数据。
在定时t107，控制管芯CD对存储管芯MD输入数据31h来作为命令数据DCMD(图4)。数据31h是表示与读出动作有关的命令集CSR1的输入已结束的命令。
在定时t108，端子RBn的电压(就绪/忙信号RB)从“H”状态成为“L”状态，对存储管芯MD的访问被禁止。另外，在存储管芯MD中执行读出动作。
[接收命令集CSR2时的动作]
在图20中例示了在连接读取的读出动作时被输入到存储管芯MD的命令集CSR2。有时将与该命令集CSR2对应的动作称为“第2读出动作”。如后述那样，第2读出动作包括第2读出电压供给动作和第3读出通过电压供给动作。该命令集CSR2为指示上述的连接读取的命令集。该命令集CSR2包括数据XXh、00h、A101、A102、A103、A104、A105、31h。命令集CSR2中的数据XXh以外的部分与命令集CSR1是同样的。即，在命令集CSR1的开头附加了数据XXh的命令集为命令集CSR2。数据XXh为前缀命令。在图中，将前缀命令记载为“Pre”。
此外，构成数据XXh的8位数据分别既可以为“0”，也可以为“1”。另外，构成数据XXh的8位数据中的第1位～第4位的数据和第5位～第8位的数据既可以一致，也可以不同。
此外，在图19和图20的例子中，命令集CSR1和命令集CSR2中的数据Add均设为数据A101、A102、A103、A104、A105。然而，该数据Add并不是同一地址这一含义，也可以是不同的地址。
在定时t200，控制管芯CD对存储管芯MD输入数据XXh来作为命令数据DCMD(图4)。即，根据数据XXh的各位，将数据信号输入输出端子DQ0～DQ7的电压设定为“H”或者“L”，对外部控制端子CLE输入“H”，对外部控制端子ALE输入“L”。在该状态下，使外部控制端子/WE从“L”上升为“H”。数据XXh为对存储管芯MD通知连接读取的读出动作的命令。
定时t201～定时t207的接收数据A101、A102、A103、A104、A105、31h时的动作与用图19说明过的定时t101～定时t107的动作是同样的。因此，省略重复的说明。
[读出电压供给动作]
接着，对通常读取、高速缓存读取以及连接读取的读出电压供给动作(第1读出电压供给动作和第2读出电压供给动作)进行说明。
图21是用于对读出电压供给动作进行说明的示意性的剖视图。此外，以下说明的读出电压供给动作在通常读取、高速缓存读取以及连接读取中的任意读取的情况都是共通的。
此外，在以下的说明中，有时将成为动作的对象的字线WL称为选择字线WLS，将那以外的字线WL称为非选择字线WLU。另外，在以下的说明中说明如下例子：对成为动作的对象的串单元SU所包含的多个存储单元MC中的、连接于选择字线WLS的存储单元(以下有时称为“选择存储单元MC”。)执行读出电压供给动作。另外，在以下的说明中，有时将这样的包括多个选择存储单元MC的结构称为选择页PG。
在读出电压供给动作中，例如对位线BL供给电压VDD。例如，使“H”锁存于图11的锁存电路DL0，将信号线STB、XXL、BLC、BLS、HLL、BLX的状态设为“L、L、H、H、H、H”。由此，对位线BL和感测节点SEN供给电压VDD。另外，对源极线SL供给电压VSRC。电压VSRC既可以比接地电压VSS大，也可以与接地电压VSS相等。电压VDD比电压VSRC大。
另外，在读出电压供给动作中，对漏极侧选择栅极线SGD供给电压VSG。电压VSG比电压VDD大。另外，电压VSG与电压VDD的电压差比漏极侧选择晶体管STD的阈值电压大。因此，在漏极侧选择晶体管STD的沟道区域形成电子的沟道，传输电压VDD。
另外，在读出电压供给动作中，对源极侧选择栅极线SGS、SGSb供给电压VSG。电压VSG比电压VSRC大。另外，电压VSG与电压VSRC的电压差比源极侧选择晶体管STS、STSb的阈值电压大。因此，在源极侧选择晶体管STS、STSb的沟道区域形成电子的沟道，传输电压VSRC。
另外，在读出电压供给动作中，对在Z方向上与选择字线WLS相邻的两条非选择字线WLU(以下有时称为非选择字线WLU1)供给读出通过电压VREADK。另外，对比非选择字线WLU1靠源极线SL侧的非选择字线WLU(以下有时称为非选择字线WLU2)供给读出通过电压VREADL。另外，对比非选择字线WLU1靠位线BL侧的非选择字线WLU(以下有时称为非选择字线WLU3)供给读出通过电压VREAD。读出通过电压VREAD、VREADK、VREADL均比电压VDD、VSRC大。另外，读出通过电压VREAD、VREADK、VREADL与电压VDD、VSRC的电压差与记录于存储单元MC的数据无关地比存储单元MC的阈值电压大。因此，在非选择存储单元MC的沟道区域形成电子的沟道，对选择存储单元MC传输电压VDD、VSRC。
另外，在读出电压供给动作中，对选择字线WLS供给读出电压VCGR。读出电压VCGR比读出通过电压VREAD、VREADK、VREADL小。读出电压VCGR是参照图18说明过的读出电压VCGAR～VCGGR中的任一个。读出电压VCGR与电压VSRC的电压差比一部分的记录了数据的存储单元MC的阈值电压大。因此，一部分的记录了数据的存储单元MC成为ON(导通)状态。因此，在与这样的存储单元MC相连接的位线BL中流动电流。另一方面，读出电压VCGR与电压VSRC的电压差比一部分的记录了数据的存储单元MC的阈值电压小。因此，一部分的记录了数据的存储单元MC成为OFF(断开)状态。因此，在与这样的存储单元MC相连接的位线BL中不流动电流。
另外，在读出电压供给动作中，通过感测放大器SA(图11)检测在位线BL中是否流动电流，由此，检测存储单元MC的ON状态/OFF状态。以下，将这样的动作称为“感测动作”。在感测动作中，例如在向位线BL供给了电压VDD的状态下，将信号线STB、XXL、BLC、BLS、HLL、BLX的状态设为“L、H、H、H、L、L”。由此，使感测放大器SA(图11)的感测节点SEN与位线BL导通。另外，在经过一定期间之后，将信号线STB、XXL、BLC、BLS、HLL、BLX的状态设为“L、L、H、H、L、L”。由此，将感测放大器SA(图11)的感测节点SEN与位线BL电分离。在执行感测动作之后，将信号线STB的状态暂时地设为“H”。由此，感测晶体管41与布线LBUS(图11)导通，布线LBUS的电荷被进行放电或者维持。另外，感测放大器单元SAU内的某锁存电路与布线LBUS导通，由该锁存电路锁存布线LBUS的数据。
另外，在读出电压供给动作中，根据需要来对表示上述存储单元MC的状态的数据执行AND(与)、OR(或)等的运算处理，由此，算出记录于了存储单元MC的数据。另外，该数据经由布线LBUS(图11)、开关晶体管DSW以及布线DBUS而被传送至高速缓冲存储器CM(图4)内的锁存电路。
[高速缓存读取的读出动作]
接着，对高速缓存读取的读出动作进行说明。
图22是用于对高速缓存读取的读出动作进行说明的时序图。图23是表示高速缓存读取的读出动作中的、保持于命令寄存器CMR和地址寄存器ADR的命令数据DCMD和地址数据DADD的例子的图。此外，在以下的说明中对如下例子进行说明，该例子为：通过参照图18的(b)说明过的那样的方法对各存储单元MC分配了数据，读出低位页(LP)和中位页(MP)的数据。
在开始高速缓存读取的读出动作时，控制管芯CD经由数据信号输入输出端子DQ0～DQ7对存储管芯MD输出指示高速缓存读取的读出动作的命令集CSR1(1)。如图22所示，命令集CSR1(1)包括数据00h、Add、31h。此外，为了对多个命令集CSR1进行区别，对命令集CSR1赋予了数字。
在定时t401，当被输入命令集CSR1(1)时，命令集CSR1(1)的数据00h和31h被作为命令数据DCMD来保持于命令寄存器CMR，命令集CSR1(1)的数据Add被作为地址数据DADD来保持于地址寄存器ADR(图23)。
定序器SQC根据命令集CSR1(1)的输入，将端子RBn(就绪/忙信号RB)从“H”状态控制为“L”状态。伴随于此，对存储管芯MD的访问被禁止。另外，在存储管芯MD中执行读出动作。另外，在开始了读出动作的时间点，“True busy”从“H”状态变为“L”状态。
在定时t402～定时t404，将所被选择了的存储块BLK所包含的选择字线WLS的电压从接地电压VSS充电到读出通过电压VREAD。另外，将所被选择了的存储块BLK所包含的非选择字线WLU1、WLU2、WLU3的电压分别从接地电压VSS充电到读出通过电压VREADK、VREADL、VREAD。另外，对所被选择了的存储块BLK所包含的位线BL和源极线SL供给电压VSRC。
在此，在将所被选择了的存储块BLK所包含的全部字线WL充电至多个读出通过电压VREADK、VREADL、VREAD时，对作为电压生成单元vg2(图6)发挥功能、或者将正电荷供给对电压生成单元vg2(图6)供给电压的电荷泵电路32。由此，如图22所示，在被供给电源电压VCC的焊盘电极Px中流动的动作电流ICC增加。
在定时t403，定序器SQC将端子RBn从“L”状态控制为“H”状态。通过端子RBn这样地按“H”状态、“L”状态、“H”状态的顺序进行变化，对控制管芯CD通知存储管芯MD处于高速缓存读取的模式。
图22的定时t402～定时t404的动作相当于第1读出通过电压供给动作。
另外，在定时t404，对位线BL进行电压VDD的充电。在对位线BL进行电压VDD的充电时，对向位线BL供给电压的未图示的电荷泵电路32供给正电荷。由此，如图22所示，在被供给电源电压VCC的焊盘电极Px中流动的动作电流ICC增加。
另外，在定时t404，在对选择字线WLS供给了比读出电压VCGER低的电压之后，供给读出电压VCGER。由此，与图18的(a)的Er状态～D状态对应的存储单元MC成为ON状态，与E状态～G状态对应的存储单元MC成为OFF状态。以下，“对选择字线WLS供给读出电压VCGR”这一说明设为意味着“对选择字线WLS供给了比读出电压VCGR低的电压之后，供给读出电压VCGR”。
在定时t405执行感测动作(图22中的“sense”)。由此，感测放大器SA取得与读出电压VCGER对应的读出数据。在执行感测动作时，感测节点SEN等的充电所需要的电荷量增加。并且，如图22所示，在被供给电源电压VCC的焊盘电极Px中流动的动作电流ICC增加。
接着，对选择字线WLS供给读出电压VCGAR。由此，与图18的(a)的Er状态对应的存储单元MC成为ON状态，与A状态～G状态对应的存储单元MC成为OFF状态。
在定时t406执行感测动作。由此，感测放大器SA取得与读出电压VCGAR对应的读出数据。此时，也如图22所示，在被供给电源电压VCC的焊盘电极Px中流动的动作电流ICC增加。
定时t404～定时t407的动作相当于参照图21说明过的读出电压供给动作(第1读出电压供给动作)。如图21和图22所示，在读出电压供给动作中，对非选择字线WLU1供给读出通过电压VREADK。另外，对非选择字线WLU2供给读出通过电压VREADL。另外，对非选择字线WLU3供给读出通过电压VREAD。
在定时t407～定时t408的期间中，对选择字线WLS供给读出通过电压VREAD。有时将定时t407～定时t408的期间称为沟道清除期间(Channel Clean)。沟道清除期间是对于选择字线WLS，将下降为了读出电压VCGR的电压提高到读出通过电压VREAD的期间。此外，也可以在沟道清除期间中，对选择字线WLS供给读出通过电压VREADK或者VREADL，而不是读出通过电压VREAD。另外，在沟道清除期间中，对非选择字线WLU1、WLU2、WLU3分别供给读出通过电压VREADK、VREADL、VREAD。
另外，在定时t407，将被供给至位线BL的电压从电压VDD变更为电压VSRC。
此外，如图22所示，在沟道清除期间中产生了动作电流ICC。这是由于：在沟道清除期间中，对选择字线WLS进行读出通过电压VREAD的充电。
图22的定时t407～定时t408的动作相当于第2读出通过电压供给动作。
在定时t408，对选择字线WLS供给接地电压VSS。另外，对非选择字线WLU1、WLU2、WLU3供给接地电压VSS。
定序器SQC根据来自控制管芯CD的命令集CSR1(2)的输入(定时t409)，将端子RBn从“H”状态控制为“L”状态。此外，如图23所示，定时t401～定时t409的动作为与命令集CSR1(1)对应的读出动作(第1读出动作)。然后，执行与命令集CSR1(2)对应的读出动作。
在定时t410～定时t412中，将所被选择了的存储块BLK所包含的选择字线WLS的电压从接地电压VSS充电到读出通过电压VREAD。另外，将所被选择了的存储块BLK所包含的非选择字线WLU1、WLU2、WLU3的电压分别从接地电压VSS充电到读出通过电压VREADK、VREADL、VREAD。由此，如图22所示，在被供给电源电压VCC的焊盘电极Px中流动的动作电流ICC增加。
在定时t411，定序器SQC将端子RBn从“L”状态控制为“H”状态。
图22的定时t410～定时t412的动作相当于第1读出通过电压供给动作。
在定时t412，对位线BL供给电压VDD。另外，对选择字线WLS供给读出电压VCGFR。由此，与图18的(a)的Er状态～E状态对应的存储单元MC成为ON状态，与F状态～G状态对应的存储单元MC成为OFF状态。
在定时t413执行感测动作。由此，感测放大器SA取得与读出电压VCGFR对应的读出数据。如上述的那样，在执行感测动作时，在被供给电源电压VCC的焊盘电极Px中流动的动作电流ICC增加。
接着，对选择字线WLS供给读出电压VCGDR。由此，与图18的(a)的Er状态～C状态对应的存储单元MC成为ON状态，与D状态～G状态对应的存储单元MC成为OFF状态。
另外，在定时t414执行感测动作。由此，感测放大器SA取得与读出电压VCGDR对应的读出数据。此时，在被供给电源电压VCC的焊盘电极Px中流动的动作电流ICC也增加。
接着，对选择字线WLS供给读出电压VCGBR。由此，与图18的(a)的Er状态～A状态对应的存储单元MC成为ON状态，与B状态～G状态对应的存储单元MC成为OFF状态。
另外，在定时t415执行感测动作。由此，感测放大器SA取得与读出电压VCGBR对应的读出数据。此时，在被供给电源电压VCC的焊盘电极Px中流动的动作电流ICC也增加。
定时t412～定时t416的动作相当于参照图21说明过的读出电压供给动作(第1读出电压供给动作)。如图21和图22所示，在读出电压动作中，对非选择字线WLU1、WLU2、WLU3分别供给电压VREADK、VREADL、VREAD。
在定时t416～定时t417的沟道清除期间中，对选择字线WLS供给读出通过电压VREAD。此外，在沟道清除期间中，对非选择字线WLU1、WLU2、WLU3分别供给电压VREADK、VREADL、VREAD。
另外，在定时t416，将被供给至位线BL的电压从电压VDD变更为电压VSRC。
图22的定时t416～定时t417的动作相当于第2读出通过电压供给动作。
在定时t417，对选择字线WLS供给接地电压VSS。另外，对非选择字线WLU1、WLU2、WLU3供给接地电压VSS。
定序器SQC根据来自控制管芯CD的命令集CSR1(3)的输入(定时t418)，将端子RBn从“H”状态控制为“L”状态。此外，如图23所示，定时t409～定时t418的动作为与命令集CSR1(2)对应的读出动作(第1读出动作)。然后，执行与命令集CSR1(3)对应的读出动作。
此外，在图22的例子中例示了低位位和中位位的读出动作，但也可以执行高位位的读出动作。高位位的读出动作基本上与低位位以及中位位的读出动作同样地进行。但是，在高位位的读出动作中，首先对选择字线WLS供给读出电压VCGGR，进行感测动作。接着，对选择字线WLS供给读出电压VCGCR，进行感测动作。
[连接读取的读出动作]
接着，对第1实施方式涉及的连接读取的读出动作进行说明。
图24是用于对第1实施方式涉及的连接读取的读出动作进行说明的时序图。图25是表示第1实施方式涉及的连接读取的读出动作中的、保存于命令寄存器CMR和地址寄存器ADR的命令数据DCMD和地址数据DADD的例子的图。此外，在以下的说明中对如下例子进行说明，该例子为：与用图22说明过的情况同样地，通过参照图18的(b)说明过的那样的方法对各存储单元MC分配了数据，读取低位页(LP)、中位页(MP)以及高位页(UP)的数据。
在开始连接读取的读出动作时，控制管芯CD经由数据信号输入输出端子DQ0～DQ7对存储管芯MD输出指示高速缓存读取的读出动作的命令集CSR1。如图24所示，命令集CSR1包括数据00h、Add、31h。
数据Add例如设为是确定动作对象的低位页(LP)、存储平面MPLx、存储块BLKy、字线WLm以及存储串MSn的数据。
在定时t301，当被输入命令集CSR1时，命令集CSR1的数据00h和31h被作为命令数据DCMD来保持于命令寄存器CMR，命令集CSR1(1)的数据Add被作为地址数据DADD来保持于地址寄存器ADR。如图25所示，命令寄存器CMR和地址寄存器ADR具备“当前执行中的动作的寄存器”和“接下来执行的动作的寄存器”。命令集CSR1的数据00h、Add以及31h被保持于“当前执行中的动作的寄存器”。
定序器SQC根据命令集CSR1的输入，将端子RBn(就绪/忙信号RB)从“H”状态控制为“L”状态。与此相伴，对存储管芯MD的访问被禁止。另外，在存储管芯MD中执行读出动作。另外，在开始了读出动作的时间点，“True busy”从“H”状态变为“L”状态。
在定时t302～定时t304，将所被选择了的存储块BLK所包含的选择字线WLS的电压从接地电压VSS充电到读出通过电压VREAD。另外，将所被选择了的存储块BLK所包含的非选择字线WLU1、WLU2、WLU3的电压分别从接地电压VSS充电到读出通过电压VREADK、VREADL、VREAD。另外，对所被选择了的存储块BLK所包含的位线BL和源极线SL供给电压VSRC。
与在图22的定时t402说明过的情况同样地，在图24的定时t302，在被供给电源电压VCC的焊盘电极Px中流动的动作电流ICC也增加。
在定时t303，定序器SQC将端子RBn从“L”状态控制为“H”状态。
图24的定时t302～定时t304的动作相当于第1读出通过电压供给动作。
另外，在定时t304，对位线BL进行电压VDD的充电。与在图22的定时t404说明过的情况同样地，在被供给电源电压VCC的焊盘电极Px中流动的动作电流ICC增加。
另外，在定时t304，在向选择字线WLS供给了比读出电压VCGER低的电压之后，供给读出电压VCGER。由此，与图18的(a)的Er状态～D状态对应的存储单元MC成为ON状态，与E状态～G状态对应的存储单元MC成为OFF状态。以下，“对选择字线WLS供给读出电压VCGR”这一说明设为意味着“对选择字线WLS供给了比读出电压VCGR低的电压之后，供给读出电压VCGR”。
定序器SQC根据对连接读取的读出动作进行指示的命令集CSR2(1)的输入(定时t305)，将端子RBn从“H”状态控制为“L”状态。此外，为了对多个命令集CSR2进行区别，对命令集CSR2赋予了数字。
如图24所示，命令集CSR2(1)包含数据XXh(Pre)、00h、Add、31h。定序器SQC根据在命令集CSR2(1)附加有数据Pre(XXh)，对处于连接读取的模式这一状况进行识别。
当被输入命令集CSR2(1)时，命令集CSR2(1)的数据XXh(Pre)、00h以及31h被作为命令数据DCMD来保持于命令寄存器CMR，命令集CSR2(1)的数据Add被作为地址数据DADD来保持于地址寄存器ADR。如图25所示，命令集CSR2(1)的数据XXh(Pre)、00h、Add以及31h被保持于“接下来执行的动作的寄存器”。
命令集CSR2(1)所包含的数据Add例如设为是确定动作对象的中位页(MP)、存储平面MPLx、存储块BLKy、字线WLm以及存储串MSn的数据。
命令集CSR1所包含的地址数据DADD和命令集CSR2(1)所包含的地址数据DADD的存储平面(MPx)、存储块(BLKy)、字线(WLm)以及存储串(MSn)是共通的。
在定时t306执行感测动作(图24中的“sense”)。由此，感测放大器SA取得与读出电压VCGER对应的读出数据。此时，在被供给电源电压VCC的焊盘电极Px中流动的动作电流ICC增加。
接着，对选择字线WLS供给读出电压VCGAR。由此，与图18的(a)的Er状态对应的存储单元MC成为ON状态，与A状态～G状态对应的存储单元MC成为OFF状态。
在定时t307执行感测动作。由此，感测放大器SA取得与读出电压VCGAR对应的读出数据。此时，在被供给电源电压VCC的焊盘电极Px中流动的动作电流ICC也增加。感测放大器模块SAM将通过感测动作取得的读出数据传送至高速缓冲存储器CM。高速缓冲存储器CM当从感测放大器模块SAM传送来的读出数据被保存于锁存电路XDL时，向定序器SQC输出表示该状况的信号。
定时t304～定时t308的动作相当于参照图21说明过的读出电压供给动作(第1读出电压供给动作)。如图21和图24所示，在读出电压供给动作中，对非选择字线WLU1供给了读出通过电压VREADK。另外，对非选择字线WLU2供给读出通过电压VREADL。另外，对非选择字线WLU3供给读出通过电压VREAD。
在定时t308～定时t309的期间中，对选择字线WLS供给读出通过电压VREAD。定时t308～定时t309的期间与图22的定时t407～定时t408的期间同样地为沟道清除期间(Channel Clean)。此外，在沟道清除期间中，对非选择字线WLU1、WLU2、WLU3分别供给读出通过电压VREADK、VREADL、VREAD。
另外，在沟道清除期间中，对源极线SL供给电压VDD。由此，位线BL和源极线SL成为相同电位。在沟道清除期间中，对块BLKy的全部字线WL供给了多个读出通过电压VREADK、VREADL、VREAD，因此，与这些字线WL连接的全部存储单元MC成为ON状态。因此，当在位线BL和源极线SL间具有电位差时，会在位线BL和源极线SL间流动贯通电流。于是，通过使位线BL和源极线SL为相同的电压VDD，防止贯通电流流动。
在连接读取中，沟道清除期间中的对于字线WL(选择字线WLS以及非选择字线WLU1、WLU2、WLU3)的读出通过电压VREADK、VREADL、VREAD的供给兼作接下来的读出动作中的对于字线WL(特别是非选择字线WLU)的读出通过电压VREAD的充电。即，在连接读取中，不使沟道清除期间中对于字线WL供给的读出通过电压VREADK、VREADL、VREAD进行放电而作为接下来的读出动作中的对于字线WL的读出通过电压VREADK、VREADL、VREAD的充电用电压来进行再利用。因此，不产生读出通过电压VREADK、VREADL、VREAD对于字线WL的充电时的动作电流ICC。
此外，如图24所示，在沟道清除期间中产生了动作电流ICC。这是由于：在沟道清除期间中，对选择字线WLS进行读出通过电压VREAD的充电。然而，沟道清除期间的动作电流ICC比多个读出通过电压VREADK、VREADL、VREAD对于全部字线WL的充电时的动作电流ICC(定时t302～定时t304的期间的动作电流ICC)小。这是由于：在定时t302～定时t304的期间中，将所被选择了的存储块BLK内的全部字线WL从接地电压VSS充电到读出通过电压VREADK、VREADL、VREAD，与此相对，在沟道清除期间(定时t308～定时t309的期间)中，只将选择字线WLS从读出电压VCGAR充电到读出通过电压VREAD。
另外，在连接读取中，能够以存储平面MPL以及存储块BLK与前一个执行的读出动作(例如定时t301～定时t309的第1读出动作)相同为条件，省略在连接读取中所执行的读出动作中的对于选择字线WLS的读出通过电压VREAD的充电。在连续地执行第1读出动作(例如定时t301～定时t309的动作)和第2读出动作(例如定时t309～定时t316的动作)的情况下，若动作对象的存储平面MPL和存储块BLK相同，则对作为第1读出动作的对象的存储块BLK内的全部字线WL供给读出通过电压VREADK、VREADL、VREAD。在该情况下，即使存储块BLK内的多条字线WL中的某条被选择为选择字线WLS，也能够在第2读出动作中省略第1次的读出通过电压供给动作。
此外，在输入了命令集CSR2(1)时，在由该命令集CSR2(1)的数据Add确定的存储平面MPL或者存储块BLK与之前的读出动作中的存储平面MPL或者存储块BLK不同的情况下，执行高速缓存读取的读出动作(第1读出动作)(参照图22)。
图24的定时t308～定时t310的动作相当于第2读出通过电压供给。
在定时t309中，对选择字线WLS供给读出电压VCGFR。由此，与图18的(a)的Er状态～E状态对应的存储单元MC成为ON状态，与F状态～G状态对应的存储单元MC成为OFF状态。这样，在连接读取的读出动作(第2读出动作)中，省略了与高速缓存读取的读出动作(第1读出动作)中的第1读出通过电压供给动作相当的动作。另外，对源极线SL供给电压VSRC。此时，位线BL的电压被维持为电压VDD。
在定时t310，定序器SQC根据被输入了来自高速缓冲存储器CM的信号(表示读出数据被保存于了锁存电路XDL这一状况的信号)，将端子RBn从“L”状态控制为“H”状态。另外，在定时t311，定序器SQC根据命令集CSR2(2)的输入(定时t311)，将端子RBn从“H”状态控制为“L”状态。此外，如图25所示，定时t301～定时t310的动作是与命令集CSR1对应的读出动作(第1读出动作)。然后，执行与命令集CSR2(1)对应的读出动作。
定序器SQC根据对命令集CSR2(2)附加有数据Pre(XXh)，对处于连接读取的模式这一状况进行识别。
当被输入命令集CSR2(2)时，命令集CSR2(2)的数据XXh(Pre)、00h以及31h被作为命令数据DCMD来保持于命令寄存器CMR，命令集CSR2(2)的数据Add被作为地址数据DADD来保持于地址寄存器ADR。如图25所示，命令集CSR2(2)的数据XXh(Pre)、00h、Add以及31h被保持于“接下来执行的动作的寄存器”。
命令集CSR2(2)所包含的数据Add例如设为是确定动作对象的高位页(UP)、存储平面MPLx、存储块BLKy、字线WLm以及存储串MSn的数据。
命令集CSR2(1)所包含的地址数据DADD和命令集CSR2(2)所包含的地址数据DADD的存储平面(MPx)、存储块(BLKy)、字线(WLm)以及存储串(MSn)是共通的。
在定时t312执行感测动作。由此，感测放大器SA取得与读出电压VCGFR对应的读出数据。如上述的那样，在执行感测动作时，在被供给电源电压VCC的焊盘电极Px中流动的动作电流ICC增加。
接着，对选择字线WLS供给读出电压VCGDR。由此，与图18的(a)的Er状态～C状态对应的存储单元MC成为ON状态，与D状态～G状态对应的存储单元MC成为OFF状态。
另外，在定时t313执行感测动作。由此，感测放大器SA取得与读出电压VCGDR对应的读出数据。此时，在被供给电源电压VCC的焊盘电极Px中流动的动作电流ICC增加。
接着，对选择字线WLS供给读出电压VCGBR。由此，与图18的(a)的Er状态～A状态对应的存储单元MC成为ON状态，与B状态～G状态对应的存储单元MC成为OFF状态。
另外，在定时t314执行感测动作。由此，感测放大器SA取得与读出电压VCGBR对应的读出数据。此时，在被供给电源电压VCC的焊盘电极Px中流动的动作电流ICC也增加。感测放大器模块SAM将通过感测动作取得的读出数据传送至高速缓冲存储器CM。高速缓冲存储器CM当从感测放大器模块SAM传送来的读出数据被保存于锁存电路XDL时，向定序器SQC输出表示该状况的信号。
定时t309～定时t315的动作与参照图21说明过的读出电压供给动作(第2读出电压供给动作)相当。如图21和图24所示，在读出电压动作中，对非选择字线WLU1、WLU2、WLU3分别供给电压VREADK、VREADL、VREAD。
定时t315～定时t316的沟道清除期间执行与定时t308～定时t309的沟道清除期间同样的动作。即，在沟道清除期间中，对选择字线WLS供给读出通过电压VREAD。此外，在沟道清除期间中，对非选择字线WLU1、WLU2、WLU3分别供给电压VREADK、VREADL、VREAD。
另外，在沟道清除期间中，对源极线SL供给电压VDD。由此，位线BL和源极线SL成为相同电位，能防止贯通电流流动。另外，在沟道清除期间中，不使对全部字线WL供给的多个读出通过电压VREADK、VREADL、VREAD进行放电，而作为接下来的读出动作中的读出通过电压VREAD对选择字线WLS的充电用电压来加以再利用。
另外，在接下来执行的连接读取的读出动作(例如定时t316～定时t322的第2读出动作)中，能够以存储平面MPL以及存储块BLK与前一个执行的连接读取的读出动作(例如定时t309～定时t316的第2读出动作)相同为条件，省略对选择字线WLS的读出通过电压VREAD的充电。在连续地执行两次第2读出动作的情况下，若动作对象的存储平面MPL以及存储块BLK相同，则对作为前一个执行的第2读出动作的对象的存储块BLK内的全部字线WL供给读出通过电压VREADK、VREADL、VREAD。在该情况下，即使存储块BLK内的多条字线WL中的某条被选择为选择字线WLS，也能够在接下来的第2读出动作中省略第1次的读出通过电压供给动作。
图24的定时t315～定时t316的动作相当于第3读出通过电压供给。
在定时t316，对选择字线WLS供给读出电压VCGGR。由此，与图18的(a)的Er状态～F状态对应的存储单元MC成为ON状态，与G状态对应的存储单元MC成为OFF状态。另外，对源极线SL供给电压VSRC。此时，位线BL的电压被维持为电压VDD。
在定时t317，定序器SQC根据被输入了来自高速缓冲存储器CM的信号(表示读出数据被保存于了锁存电路XDL这一状况的信号)，将端子RBn从“L”状态控制为“H”状态。另外，定序器SQC根据命令集CSR2(3)的输入(定时t318)，将端子RBn从“H”状态控制为“L”状态。此外，如图25所示，定时t310～定时t317的动作为与命令集CSR2(1)对应的读出动作(第2读出动作)。然后，执行与命令集CSR2(2)对应的读出动作(定时t317～定时t323的动作)。
定序器SQC根据对命令集CSR2(3)附加有数据Pre(XXh)，对处于连接读取的模式这一状况进行识别。
当被输入命令集CSR2(3)时，命令集CSR2(3)的数据XXh(Pre)、00h以及31h被作为命令数据DCMD来保持于命令寄存器CMR，命令集CSR2(3)的数据Add被作为地址数据DADD来保持于地址寄存器ADR。如图25所示，命令集CSR2(3)的数据XXh(Pre)、00h、Add以及31h被保持于“接下来执行的动作的寄存器”。
虽然在图24中未示出，但设为命令集CSR2(3)所包含的数据Add例如为确定动作对象的高位页(UP)、存储平面MPLx、存储块BLKy、字线WLm以及存储串MSn的数据。
在定时t319执行感测动作。由此，感测放大器SA取得与读出电压VCGGR对应的读出数据。如上述的那样，在执行感测动作时，在被供给电源电压VCC的焊盘电极Px中流动的动作电流ICC增加。
接着，对选择字线WLS供给读出电压VCGCR。由此，与图18的(a)的Er状态～B状态对应的存储单元MC成为ON状态，与C状态～G状态对应的存储单元MC成为OFF状态。
另外，在定时t320执行感测动作。由此，感测放大器SA取得与读出电压VCGCR对应的读出数据。此时，在被供给电源电压VCC的焊盘电极Px中流动的动作电流ICC也增加。感测放大器模块SAM将通过感测动作取得的读出数据传送至高速缓冲存储器CM。高速缓冲存储器CM当从感测放大器模块SAM传送来的读出数据被保存于锁存电路XDL时，对定序器SQC输出表示该状况的信号。
定时t316～定时t321的动作与参照图21说明过的读出电压供给动作(第2读出电压供给动作)相当。如图21和图24所示，在读出电压动作中，对非选择字线WLU1、WLU2、WLU3分别供给电压VREADK、VREADL、VREAD。
定时t321～定时t322的沟道清除期间执行与定时t308～定时t309的沟道清除期间以及定时t315～定时t316的沟道清除期间同样的动作。
图24的定时t321～定时t322的动作相当于第3读出通过电压供给动作。
在定时t323，定序器SQC根据被输入了来自高速缓冲存储器CM的信号(表示读出数据被保存于了锁存电路XDL这一状况的信号)，将端子RBn从“L”状态控制为“H”状态。由此，成为能够受理命令集。
[效果]
伴随着半导体存储装置的高集成化，在Z方向上层叠的导电层110(图14、图15)的数量不断增大。与此相伴，字线WL(特别是非选择字线WL)的充电所需要的电荷量不断增大，在被供给电源电压VCC的焊盘电极Px中流动的动作电流ICC不断增大。与此相伴，有时功耗和发热量会增大。为了削减这样的动作电流ICC，例如也可以延长图22的定时t410～定时t412的时间，削减每单位时间移动的电荷量。然而，在这样的情况下，有时多个页的读出动作所需要的时间会变长。
在本实施方式中，不使沟道清除期间中的对字线WL供给的读出通过电压VREADK、VREADL、VREAD进行放电，而作为接下来的读出动作中的读出通过电压VREADK、VREADL、VREAD对字线WL的充电用电压来加以再利用。因此，能够削减读出通过电压VREADK、VREADL、VREAD对字线WL(特别是非选择字线WLU)的充电时的动作电流ICC。
另外，在本实施方式中，能够以存储平面MPL以及存储块BLK相同为条件，省略读出动作中的读出通过电压VREAD对于选择字线WLS的充电。因此，能够缩短多个页的读出动作所需要的时间。
此外，有时在图25所示的“接下来执行的动作的寄存器”中不只是保持有指示连接读取的命令集CSR2的数据，也保持有指示高速缓存读取的命令集CSR1的数据。例如，有时当前执行中的第1读出动作或者第2读出动作的平面地址或者块地址与接下来执行的读出动作的平面地址或者块地址不同。在该情况下，如上述的那样，无法执行连接读取的读出动作(第2读出动作)，因此，被输入指示高速缓存读取的命令集CSR1。并且，该命令集CSR1被保持于“接下来执行的动作的寄存器”。但是，“接下来执行的动作的寄存器”也可以是仅保持命令集CSR2的专用寄存器。
此外，在作为图23的“当前执行中的动作的寄存器”的地址寄存器ADR和命令寄存器CMR没有空闲的情况下，存储管芯MD无法受理任何的命令集，也不执行基于该命令集的动作。另外，在作为图25的“当前执行中的动作的寄存器”和“接下来执行的动作的寄存器”的两组地址寄存器ADR和命令寄存器CMR没有空闲的情况下，存储管芯MD无法受理任何命令集，也不执行基于该命令集的动作。
[第2实施方式]
在第2实施方式涉及的连接读取中，根据在即将为沟道清除期间之前被供给至选择字线WLS的读出电压VCGR的电平，对沟道清除期间的长度进行变更。
如上述图24所示，在即将为沟道清除期间(定时t308～定时t309)之前，被供给至选择字线WLS的读出电压VCGR为与A状态对应的读出电压VCGAR。在该情况下，沟道清除期间(定时t308～定时t309)的长度为时间T1。另外，在即将为沟道清除期间(定时t315～定时t316)之前，被供给至选择字线WLS的读出电压VCGR为与B状态对应的读出电压VCGBR。在该情况下，沟道清除期间(定时t315～定时t316)的长度为时间T2。另外，在即将为沟道清除期间(定时t321～定时t322)之前，被供给至选择字线WLS的读出电压VCGR为与C状态对应的读出电压VCGCR。在该情况下，沟道清除期间(定时t321～定时t322)的长度为时间T3。
为了使被供给至选择字线WLS的电压从读出电压VCGAR上升到读出通过电压VREAD所需要的时间、为了使之从读出电压VCGBR上升到读出通过电压VREAD所需要的时间、为了使之从读出电压VCGCR上升到读出通过电压VREAD所需要的时间分别不同。于是，在第2实施方式中，根据在即将为沟道清除期间之前被供给至选择字线WLS的读出电压VCGR的电平，对沟道清除期间的长度进行变更。
在图24的例子中，读出电压VCGAR比读出电压VCGBR小。因此，使之从读出电压VCGAR上升到读出通过电压VREAD的时间比使之从读出电压VCGBR上升到读出通过电压VREAD的时间要长。因此，沟道清除期间的时间T1比时间T2长。
另外，读出电压VCGBR比读出电压VCGCR小。因此，使之从读出电压VCGBR上升到读出通过电压VREAD的时间比使之从读出电压VCGCR上升到读出通过电压VREAD的时间要长。因此，沟道清除期间的时间T2比时间T3长。
根据第2实施方式的构成，能够根据读出电压VCGR的电平来适当地对沟道清除期间的长度进行调整。
[第3实施方式]
在第3实施方式涉及的连接读取中，在输入了命令集CSR2之后输入了其它命令集CSR2′的情况下，将命令集CSR2置换为其它命令集CSR2′。
图26是用于对第3实施方式涉及的连接读取的读出动作进行说明的时序图。图27是表示第3实施方式涉及的连接读取的读出动作中的、保持于命令寄存器CMR和地址寄存器ADR的命令数据DCMD和地址数据DADD的例子的图。此外，图26的定时301～定时t323(除了定时t30X之外)的动作与参照图24说明过的动作是同样的，因此，省略重复的说明。
与上述第1实施方式同样地，输入指示连接读取的命令集CSR2(1)。在第3实施方式中，在输入了命令集CSR2(1)之后，在图26的定时t30X新输入了命令集CSR2(1)′的情况下，已经输入的命令集CSR2(1)被置换为新输入了的命令集CSR2(1)′。例如如图27所示，保持于“接着执行的动作的寄存器”的命令集CSR2(1)的数据被命令集CSR2(1)′的数据覆盖。在该情况下，如图27所示，对于定时t310～定时t311和定时t311～定时t317的动作，执行由命令集CSR2(1)′的数据所指定的动作。
端子RBn的状态(就绪/忙信号RB)表示是否能够受理命令集。如上述的那样，原本在端子RBn为“H”状态时(就绪期间)表示能够受理命令集、在端子RBn为“L”状态时(忙期间)表示无法受理命令集。然而，数据Pre(XXh)意味着表示即使是为忙期间、存储管芯MD也能够进行受理的特殊命令。存储管芯MD根据在命令集CSR2附加有前缀命令(数据XXh(Pre))，识别为是特别的命令集，即使是在忙期间，也例外性地输入并受理那样的命令集。
但是，存储管芯MD在端子RBn(就绪/忙信号RB)为“L”状态(忙状态)时，即使输入没有附加有前缀命令(数据XXh(Pre))的命令集，也不执行基于该命令集的动作。
能够输入所被置换的命令集CSR2(1)′的期间是到第1读出电压供给动作结束的定时(开始沟道清除期间的定时：t308)为止的期间。这是由于：在开始了沟道清除期间之后，即使被输入命令集CSR2(1)′，也无法执行连接读取的读出动作。
此外，在图27所示的“接下来执行的动作的寄存器”中，有时也不只是保持有执行连接读取的命令集CSR2的数据，也保持有指示高速缓存读取的命令集CSR1的数据。但是，“接下来执行的动作的寄存器”也可以是仅保持有命令集CSR2的专用寄存器。
根据第3实施方式的构成，在控制管芯CD输出了命令集CSR2(1)之后，例如即使是在产生了先读出与由命令集CSR2(1)所指定的地址不同的地址的数据的需要的情况下等，通过输出其它命令集CSR2(1)′，也能够将保持于寄存器的命令集CSR2(1)的数据置换为其它命令集CSR2(1)′的数据。
[第4实施方式]
在上述第1实施方式涉及的连接读取中，将向选择字线WLS供给的读出电压VCGR从高电平的读出电压切换为了低电平的读出电压。与此相对，在第4实施方式涉及的连接读取中，将向选择字线WLS供给的读出电压VCGR从低电平的读出电压切换为高电平的读出电压。
图28是用于对第4实施方式涉及的连接读取的读出动作进行说明的时序图。
在上述第1实施方式涉及的连接读取的读出电压供给动作中，如图24所示，按读出电压VCGER、VCGAR的顺序对选择字线WLS进行了供给，按读出电压VCGFR、VCGDR、VCGBR的顺序对选择字线WLS进行了供给，按读出电压VCGGR、VCGCR的顺序对选择字线WLS进行了供给。与此相对，在第4实施方式涉及的连接读取的读出电压供给动作中，如图28所示，按读出电压VCGAR、VCGER的顺序对选择字线WLS进行供给，按读出电压VCGBR、VCGDR、VCGFR的顺序对选择字线WLS进行供给，按读出电压VCGCR、VCGGR的顺序对选择字线WLS进行供给。关于那以外的构成，与参照图24说明过的内容是同样的，因此，省略重复的说明。
在这样的构成中，也能够削减读出通过电压VREADK、VREADL、VREAD对字线WL(特别是非选择字线WLU)的充电时的动作电流ICC，并且，能够缩短多个页的读出动作所需要的时间。
[第5实施方式]
接着，参照图29对第5实施方式涉及的多个存储平面MPL中的连接读取进行说明。图29是用于对第5实施方式涉及的连接读取的读出动作进行说明的示意性的时序图。
如参照图13说明过的那样，存储管芯MD(芯片CM)具备4个存储平面MPL0～MPL3。第5实施方式涉及的半导体存储装置能够对于互不相同的存储平面MPL0～MPL3所包含的多个选择页PG，同时地执行连接读取的读出动作，或者在独立的定时并行地执行连接读取的读出动作。有时将这样的功能称为AIPR功能(Asynchronous Independent Plane Read，异步独立平面读取)。
此外，在图29中，“Read Operation”例如与图24的定时t304～定时t308、定时t309～定时t315以及定时t316～定时t321的动作对应。另外，“Ch-Clean”例如与图24的定时t308～定时t309、定时t315～定时t316以及定时t3321～定时t322的沟道清除期间对应。
4个存储平面MPL0～MPL3分别在执行读出动作的期间中，“True Busy”成为“L”状态。另外，4个存储平面MPL0～MPL3分别从端子RBn输出就绪/忙信号RB。另外，4个存储平面MPL0～MPL3分别输入命令集CSR1、CSR2，执行与命令集CSR1、CSR2相应的动作。分别产生与4个存储平面MPL0～MPL3的动作相应的动作电流ICC。
存储管芯MD的就绪/忙信号RB被作为各存储平面MPL0～MPL3的就绪/忙信号RB的OR条件来进行输出。另外，控制管芯CD无法同时地输出多个命令集CSR1、CSR2。因此，控制管芯CD以对于各存储平面MPL0～MPL3的命令集CSR1、CSR2的输出定时不重叠的方式对各存储平面MPL0～MPL3输出命令集CSR1、CSR2。另外，存储管芯MD中的动作电流ICC是将各存储平面MPL0～MPL3的动作电流ICC相加而得到的。
根据第5实施方式的构成，在各存储平面MPL0～MPL3中，能够削减读出通过电压VREADK、VREADL、VREAD对于字线WL(特别是非选择字线WLU)的充电时的动作电流ICC，其结果，能够进一步削减存储管芯MD中的动作电流ICC。
[第6实施方式]
接着，参照图30对第6实施方式涉及的通常读取后的连接读取进行说明。图30是用于对第6实施方式涉及的连接读取的读出动作进行说明的时序图。
在第1实施方式(图24)中，在定时t303，端子RBn被从“L”状态控制为了“H”状态，在定时t305，端子RBn被从“H”状态控制为了“L”状态。与此相对，在第6实施方式(图30)中，在定时t303～定时t305，端子RBn被维持为“L”状态。
另外，在第1实施方式(图24)中，存储管芯MD首先从控制管芯CD输入指示高速缓存读取的命令集CSR1，然后，从控制管芯CD输入了指示连接读取的命令集CSR2。与此相对，在第6实施方式(图30)中，首先从控制管芯CD输入指示通常读取的命令集CSR3，然后，从控制管芯CD输入指示连接读取的命令集CSR4。
有时将与命令集CSR3对应的读出动作称为第1读出动作，将与命令集CSR4对应的读出动作称为第2读出动作。如图30所示，命令集CSR3包括数据00h、Add、30h。如图30所示，命令集CSR4包括数据Pre(XXh)、00h、Add、30h。
如上述的那样，数据Pre(XXh)意味着表示即使是在忙期间、存储管芯MD也能够进行受理的特殊命令。存储管芯MD根据在命令集CSR4附加有前缀命令(数据XXh(Pre))，识别为是特别的命令集，即使是在忙期间也例外性地输入并受理那样的命令集。
但是，存储管芯MD在端子RBn(就绪/忙信号RB)为“L”状态(忙状态)时，即使输入未附加有前缀命令(数据XXh(Pre))的命令集，也不执行基于该命令集的动作。
能够输入命令集CSR4(1)的期间是到第1读出电压供给动作结束的定时(开始沟道清除期间的定时：t308)为止的期间。这是由于：在开始了沟道清除期间之后，即使被输入命令集CSR4(1)，也无法执行连接读取的读出动作。在图30的例子中，在定时t30Y输入命令集CSR4(1)。
此外，图30的命令集CSR4(2)、CSR4(3)以就绪期间中的与图24等的命令集CSR2(2)、CSR2(3)相同的定时进行输入。然而，图30的命令集CSR4(2)、CSR4(3)也可以在忙期间中进行输入。在该情况下，能够输入命令集CSR4(2)、CSR4(3)的期间也为到第1读出电压供给动作结束的定时(开始沟道清除期间的定时)为止的期间。
在这样的构成中，也能够削减读出通过电压VREADK、VREADL、VREAD对于字线WL(特别是非选择字线WLU)的充电时的动作电流ICC，并且，能够缩短多个页的读出动作所需要的时间。
[其它实施方式]
以上，对第1实施方式～第6实施方式涉及的半导体存储装置进行了说明。然而，在以上说明过的半导体存储装置到底不过是例示，动作、结构等可以适当地进行调整。
例如在第1实施方式～第6实施方式涉及的半导体存储装置中，例如如参照图16说明过的那样，使各存储单元MC记录了3位数据。然而，记录于存储单元MC的数据既可以是1位，也可以是2位，还可以是4位以上。
另外，例如在图24等中，在沟道清除期间(定时t308～定时t309等)对源极线SL供给了电压VDD。然而，也可以在沟道清除期间(定时t308～定时t309等)对位线BL供给电压VSRC。即使是这样的构成，也能够在沟道清除期间中使位线BL和源极线SL为相同电位。
另外，控制管芯CD也可以在无法在能够输出的期间输出指示连接读取的命令集CSR2的情况下，输出指示高速缓存读取的命令集CSR1。
另外，指示连接读取的命令集CSR2可以进行任意次数的输入。另外，与命令集CSR2对应的第2读出动作可以连续地执行任意的次数。
[其它]
以上对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些新的实施方式能够以其它各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、宗旨内，并且，包含在权利要求书所记载的发明及其等同的范围内。

Claims (17)

1.一种半导体存储装置，具备：
存储串，其具有串联连接的多个存储晶体管；和
多个导电层，其连接于所述多个存储晶体管的栅电极，
根据第1命令集的输入来执行第1读出动作，
根据第2命令集的输入来执行第2读出动作，
所述第1读出动作包括：
第1读出通过电压供给动作，对作为所述多个导电层中的一个导电层的第1导电层供给读出通过电压；
第1读出电压供给动作，在执行所述第1读出通过电压供给动作之后，对所述第1导电层供给比所述读出通过电压小的读出电压；以及
第2读出通过电压供给动作，在执行所述第1读出电压供给动作之后，对所述第1导电层供给所述读出通过电压，
所述第2读出动作包括：
第2读出电压供给动作，在执行所述第1读出动作之后，对作为所述多个导电层中的一个导电层的与所述第1导电层相同或者与所述第1导电层不同的第2导电层供给所述读出电压；和
第3读出通过电压供给动作，在执行所述第2读出电压供给动作之后，对所述第2导电层供给所述读出通过电压，
所述第1读出动作和所述第2读出动作被连续地执行，在从所述第2读出通过电压供给动作的执行中到所述第3读出通过电压供给动作结束为止的期间，将所述多个导电层中的与所述第1导电层不同的第1非选择导电层和与所述第2导电层不同的第2非选择导电层的电压维持为所述读出通过电压。
2.根据权利要求1所述的半导体存储装置，
根据第2次的所述第2命令集的输入，在执行所述第2读出动作之后，连续地执行第2次的所述第2读出动作，
第2次的所述第2读出电压供给动作中，
在执行所述第2读出动作之后，对作为所述多个导电层中的一个导电层的与所述第2导电层相同或者与所述第2导电层不同的第3导电层供给所述读出电压，
第2次的所述第3读出通过电压供给动作中，
在执行所述第2次的第2读出电压供给动作之后，对所述第3导电层供给所述读出通过电压，
在从所述第2读出电压供给动作的执行中到所述第2次的所述第3读出通过电压供给动作结束为止的期间，将所述多个导电层中的所述第2非选择导电层以及与所述第3导电层不同的第3非选择导电层的电压维持为所述读出通过电压。
3.根据权利要求1所述的半导体存储装置，
当将即将执行所述第2读出通过电压供给动作之前、在所述第1读出电压供给动作中供给的所述读出电压设为第1读出电压，将即将执行所述第3读出通过电压供给动作之前、在所述第2读出电压供给动作中供给的所述读出电压设为第2读出电压时，
所述第1读出电压比所述第2读出电压低，
所述第2读出通过电压供给动作的执行时间比所述第3读出通过电压供给动作的执行时间长。
4.根据权利要求1所述的半导体存储装置，
所述第2命令集的输入在开始所述第2读出通过电压供给动作之前完成。
5.根据权利要求1所述的半导体存储装置，
第2次的所述第2命令集的输入在开始所述第3读出通过电压供给动作之前结束，在从第1次的所述第2读出电压供给动作的执行中到第2次的所述第3读出通过电压供给动作结束为止的期间，将多个所述第2非选择导电层的电压维持为所述读出通过电压。
6.根据权利要求1所述的半导体存储装置，
所述第2命令集能够进行任意次数的输入。
7.根据权利要求1所述的半导体存储装置，
第2次的第2命令集的输入在开始第1次的所述第3读出通过电压供给动作之后结束，
根据所述第2次的第2命令集的输入，在执行所述第1次的所述第3读出通过电压供给动作之后，执行所述第1读出动作。
8.根据权利要求1～7中任一项所述的半导体存储装置，
所述读出通过电压是在执行所述第1读出动作或者所述第2读出动作时被施加于非选择导电层的多个电压值的范围内的电压。
9.一种半导体存储装置，具备：
多个存储块；和
电源供给端子，
根据第1命令集的输入来执行第1读出动作，
根据第2命令集的输入来执行第2读出动作，
所述第1读出动作和所述第2读出动作被连续地执行，
所述第2命令集的输入在作为执行所述第1读出动作的期间内的预定期间内结束，
当将所述第1读出动作的执行中在所述电源供给端子中流动的电流的最大值设为第1电流值、将所述第2读出动作的执行中在所述电源供给端子中流动的电流的最大值设为第2电流值时，
所述第2电流值比所述第1电流值小。
10.根据权利要求9所述的半导体存储装置，
根据第2次的所述第2命令集的输入，在执行所述第2读出动作之后，连续地执行第2次的所述第2读出动作，
所述第2次的第2命令集的输入在作为执行所述第2读出动作的期间内的预定期间内结束，
当将所述第2次的所述第2读出动作的执行中在所述电源供给端子中流动的电流的最大值设为第3电流值时，
所述第3电流值比所述第1电流值小。
11.根据权利要求9所述的半导体存储装置，
所述第1命令集包括第1地址数据，
所述第2命令集包括第2地址数据，
所述第1地址数据和所述第2地址数据包括指定所述多个存储块中的同一存储块的数据。
12.根据权利要求9所述的半导体存储装置，
构成为能够输出表示是否能够受理命令集的就绪/忙信号，
构成为所述第2命令集在所述就绪/忙信号为无法受理所述命令集的忙状态时能够被受理。
13.根据权利要求9所述的半导体存储装置，
构成为能够输出表示是否能够受理命令集的就绪/忙信号，
所述第2命令集在所述就绪/忙信号为能够受理所述命令集的就绪状态时被输入。
14.根据权利要求12或者13所述的半导体存储装置，
所述就绪/忙信号根据所述命令集的输入而成为忙状态，根据所述忙状态中的读出动作的完成而恢复为就绪状态。
15.根据权利要求9～13中任一项所述的半导体存储装置，
当将从所述第1读出动作开始到所述第1读出动作结束为止的时间设为第1时间、将从所述第2读出动作开始到所述第2读出动作结束为止的时间设为第2时间时，
所述第2时间比所述第1时间短。
16.根据权利要求9～13中任一项所述的半导体存储装置，
所述第1命令集和所述第2命令集包括：
第1命令数据；
在所述第1命令数据之后被输入的地址数据；以及
在所述地址数据之后被输入的第2命令数据，
所述第2命令集包括在所述第1命令数据之前被输入的前缀数据，
所述第1命令集不包括所述前缀数据。
17.根据权利要求9～13中任一项所述的半导体存储装置，
具备多个平面，
所述多个平面各自具备所述多个存储块，
所述多个平面各自根据所述第1命令集的输入来执行所述第1读出动作，根据所述第2命令集的输入来执行所述第2读出动作，
在所述多个平面中执行的所述第2读出动作的动作期间的一部分重叠。
CN202210976223.6A 2022-03-24 2022-08-15 半导体存储装置 Pending CN116844603A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-047942 2022-03-24
JP2022047942A JP2023141561A (ja) 2022-03-24 2022-03-24 半導体記憶装置

Publications (1)

Publication Number Publication Date
CN116844603A true CN116844603A (zh) 2023-10-03

Family

ID=88096349

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210976223.6A Pending CN116844603A (zh) 2022-03-24 2022-08-15 半导体存储装置

Country Status (4)

Country Link
US (1) US20230307018A1 (zh)
JP (1) JP2023141561A (zh)
CN (1) CN116844603A (zh)
TW (2) TW202407939A (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017224370A (ja) * 2016-06-15 2017-12-21 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP2019169211A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 メモリシステム
WO2020095361A1 (ja) * 2018-11-06 2020-05-14 キオクシア株式会社 半導体記憶装置
JP2020205003A (ja) * 2019-06-19 2020-12-24 キオクシア株式会社 メモリシステム、メモリコントローラ、及び半導体記憶装置

Also Published As

Publication number Publication date
TW202339161A (zh) 2023-10-01
TW202407939A (zh) 2024-02-16
JP2023141561A (ja) 2023-10-05
TWI822237B (zh) 2023-11-11
US20230307018A1 (en) 2023-09-28

Similar Documents

Publication Publication Date Title
US11114166B2 (en) Semiconductor memory device
CN112447204B (zh) 半导体存储装置
US11437109B2 (en) Semiconductor storage device
TWI743901B (zh) 半導體記憶裝置
CN115117087A (zh) 半导体存储装置
CN114078520A (zh) 半导体存储装置的动作条件的调整方法
CN116844603A (zh) 半导体存储装置
WO2023002644A1 (ja) 半導体記憶装置
US11908511B2 (en) Semiconductor memory device
WO2022244281A1 (ja) 半導体記憶装置
US11423997B2 (en) Semiconductor memory device
US20240079065A1 (en) Semiconductor memory device
US20240029807A1 (en) Semiconductor storage device and program operation method for a select gate line of the semiconductor storage device
JP2022091503A (ja) 半導体記憶装置
JP2023028175A (ja) 半導体記憶装置
CN114944182A (zh) 半导体存储装置
JP2024028040A (ja) 半導体記憶装置
CN116825155A (zh) 半导体存储装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination