KR101063590B1 - 불휘발성 메모리 소자의 웰 전압 제공 회로 - Google Patents

불휘발성 메모리 소자의 웰 전압 제공 회로 Download PDF

Info

Publication number
KR101063590B1
KR101063590B1 KR1020090059158A KR20090059158A KR101063590B1 KR 101063590 B1 KR101063590 B1 KR 101063590B1 KR 1020090059158 A KR1020090059158 A KR 1020090059158A KR 20090059158 A KR20090059158 A KR 20090059158A KR 101063590 B1 KR101063590 B1 KR 101063590B1
Authority
KR
South Korea
Prior art keywords
voltage
node
erase
well
transistor
Prior art date
Application number
KR1020090059158A
Other languages
English (en)
Other versions
KR20110001582A (ko
Inventor
추교수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090059158A priority Critical patent/KR101063590B1/ko
Priority to US12/826,978 priority patent/US8363483B2/en
Publication of KR20110001582A publication Critical patent/KR20110001582A/ko
Application granted granted Critical
Publication of KR101063590B1 publication Critical patent/KR101063590B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 제 1 제어신호에 응답하여 양의 전압레벨을 갖는 소거전압을 출력 단자를 통해 메모리 블록의 웰에 전달하기 위한 제 1 트랜지스터; 음전압 출력 인에이블 신호에 따라 양의 전압 레벨 또는 음의 전압 레벨을 갖는 제 2 제어신호를 출력하는 레벨 쉬프터; 및 상기 제 2 제어신호에 따라 음전압을 상기 출력단자를 통해 상기 웰에 전달하기 위한 제 2 트랜지스터를 포함하는 불휘발성 메모리 소자의 웰 전압 제공 회로를 제공한다.
음전압, 커패시터, 웰

Description

불휘발성 메모리 소자의 웰 전압 제공 회로{Circuit of well bias offering a non volatile memory device}
본 발명은 불휘발성 메모리 소자의 웰 전압 제공 회로에 관한 것이다.
전기적으로 프로그램(program)과 소거(erase)가 가능하며, 전원(Power)이 공급되지 않는 상태에서도 데이터가 소거되지 않고 저장 가능한 불휘발성 메모리 소자의 수요가 증가하고 있다. 그리고 많은 수의 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 셀의 고집적화 기술이 개발되고 있다. 불휘발성 메모리 소자는 복수개의 메모리 셀들이 직렬로 연결되어 한 개의 스트링(string)으로 구성되고, 복수개의 스트링들이 하나의 메모리 셀 어레이(memory cell array)에 포함된다.
불휘발성 메모리 소자의 스트링은 비트라인과 소오스 라인 사이에 복수개의 메모리 셀들이 직렬로 연결되는 구조이다. 이러한 스트링 구조로 인해서 비트라인과 소오스 라인의 컨텍트(Contact) 개수가 줄어들면서 메모리 셀의 크기를 작게하여 고용량의 메모리를 구현할 수 있다. 그러나 메모리 셀의 크기가 작아지면서 메모리 셀의 전류(Cell Current)가 매우 작기 때문에 액세스(Access) 속도가 느린 단 점이 있다.
이러한 불휘발성 메모리 소자의 하나의 메모리 셀에는 통상의 메모리 장치와는 달리 2비트 이상의 멀티 레벨 형태의 데이터를 저장할 수 있다. 즉 메모리 셀의 플로팅 게이트에 충전되는 전하량을 조절하여 문턱전압의 크기를 상이하게 함으로써 여러 상태의 데이터를 저장할 수 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 불휘발성 메모리 소자의 동작시에 음의 전압을 P 웰(P-well)에 인가하여 선택되지 않은 메모리 블록의 전류 소모를 줄이고자 할 때, 웰에 음의 전압을 인가함으로써 발생되는 문제를 해결하는 불휘발성 메모리 소자의 웰전압 제공 회로를 제공하는데 있다.
본 발명의 특징에 따른 불휘발성 메모리 소자의 웰 전압 제공 회로는,
제 1 제어신호에 응답하여 양의 전압레벨을 갖는 소거전압을 출력 단자를 통해 메모리 블록의 웰에 전달하기 위한 제 1 트랜지스터; 음전압 출력 인에이블 신호에 따라 양의 전압 레벨 또는 음의 전압 레벨을 갖는 제 2 제어신호를 출력하는 레벨 쉬프터; 및 상기 제 2 제어신호에 따라 음전압을 상기 출력단자를 통해 상기 웰에 전달하기 위한 제 2 트랜지스터를 포함한다.
상기 제 1 트랜지스터의 게이트 단자와 상기 출력단자 사이에 연결되는 제 1 커패시터를 더 포함한다.
제 3 및 제 4 제어신호에 따라 상기 출력단자의 전압을 접지로 디스차지하기 위한 제 3 및 제 4 트랜지스터를 더 포함한다.
소거 동작시에 입력되는 소거 인에이블 신호에 응답하여 상기 제 1 제어신호를 출력하는 소거전압 출력 제어부와, 상기 소거 동작 이후에 입력되는 제 1 및 제 2 디스차지 제어신호에 응답하여 상기 제 3 및 제 4 제어신호를 출력하기 위한 제 1 및 제 2 디스차지 제어부를 더 포함한다.
삭제
상기 음전압 출력 인에이블 신호는 프로그램 동작 또는 독출 동작 시에 입력되는 것을 특징으로 한다.
상기 제 2 트랜지스터는 상기 제 2 제어신호가 양의 레벨이면 턴온 되고, 상기 제 2 제어신호가 음의 레벨이면 턴오프되는 것을 특징으로 한다.
상기 제 3 트랜지스터의 게이트 단자와 상기 출력단자 사이에 연결되는 제 2 커패시터와, 상기 제 4 트랜지스터의 게이트 단자와 상기 출력단자 사이에 연결되는 제 3 커패시터를 더 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 웰 전압 제공 회로는 데이터 독출이나 검증 동작을 수행할 때 웰에 음전압을 입력하여 비선택 메모리 블록의 누설전류를 줄이면서 웰에 인가되는 음전압으로 인해 전압 제공 회로의 소자들이 손상되는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한 다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a는 불휘발성 메모리 소자를 나타낸다.
도 1a를 참조하면, 불휘발성 메모리 소자(100)는 메모리 셀 어레이(110), 페이지 버퍼부(120), Y 디코더(130), X 디코더(140), 전압 제공부(150) 및 제어부(160)를 포함한다.
메모리 셀 어레이(110)는 복수개의 메모리 블록들을 포함하고, 각각의 메모리 블록들은 복수개의 메모리 셀들이 비트라인(Bit Line; BL)과 워드라인(Word Line)으로 연결된다. 본 발명의 실시 예에 따른 불휘발성 메모리 소자(100)의 메모리 셀들은 2비트의 데이터를 저장할 수 있는 멀티 레벨 셀(Multi Level Cell)이다.
따라서 물리적인 페이지에 해당하는 각각의 워드라인마다 LSB(Least Significant Bit) 페이지와 MSB(Most Significant Bit) 페이지의 논리 페이지들을 포함한다.
페이지 버퍼부(120)는 하나 이상의 비트라인(BL)마다 연결되는 페이지 버퍼(PB)들이 포함된다. 본 발명의 실시 예에서는 이븐 비트라인(Even Bit Line; BLe)과 오드 비트라인(Odd Bit Line; BLo)이 포함된 하나의 비트라인 쌍마다 하나의 페이지 버퍼(PB)가 연결된다.
페이지 버퍼(PB)들은 프로그램 및 데이터 독출 동작에 이용되는데, 래치에 저장된 데이터 상태에 따라 프로그램 검증을 수행한다.
Y 디코더(130)는 제어부(160)의 제어신호에 따라서 페이지 버퍼(PB)들의 데이터 입출력 경로를 제공한다.
X 디코더(140)는 제어부(160)의 제어신호에 따라서 워드라인을 선택하고, 동작을 위한 전압을 제공하는 글로벌 라인들과 연결한다.
전압 제공부(150)는 프로그램 및 검증, 데이터 독출 또는 소거 동작에 필요한 전압을 생성하여 글로벌 라인으로 제공한다. 그리고 소거 동작시에는 메모리 블록의 웰에 소거전압을 인가하고, 데이터 독출 또는 프로그램 검증 동작을 수행할 때 웰에 웰전압들(MT_PWELL, MT_NWELL)을 생성하여 제공한다.
이를 위해서 전압 제공부(150)는 음전압을 생성하여 제공하는 기능을 포함한다.
제어부(160)는 프로그램 및 검증, 데이터 독출, 소거 동작 등을 위한 제어신호를 출력한다. 제어부(160)는 전압 제공부(150)에서 P 웰에 제공하는 음전압의 전압 레벨을 설정하고, 동작 제어를 하기 위한 제어신호들(VBB_EN, VBB_LOGRST, CTLBUS, VBB_DLE, VBBTOMTWELL, P1_NR_ENb, Erase_EN, DIS1, DIS2)을 제공한다.
제어신호(VBB_EN, VBB_LOGRST, CTLBUS, VBB_DLE)는 음전압의 전압 레벨을 세팅하기 위한 신호로서, 사용자의 설정 또는 제어부(160)의 내부에 저장된 설정값에 따라서 음전압의 전압 레벨을 세팅하기 위한 제어신호이다.
그리고 소거 동작 인에이블 신호(Erase_EN)는 소거전압을 입력하기 위한 제어신호이고, 제 1 및 제2 디스차지 제어신호(DIS1, DIS2)는 웰에 입력된 전압을 디 스차지할 때 입력되는 제어신호이다.
그리고 음전압 출력 인에이블 신호(VBBTOMTWELL)는 P 웰에 음전압을 입력하기 위한 신호들이고, 제어신호(P1_NR_ENb)는 설정된 음전압 레벨로 음전압을 생성하기 위한 펌프(미도시)가 동작을 시작하게 하는 제어신호이다.
도 1b는 도 1a의 메모리 셀 어레이중 하나의 메모리 블록의 회로를 상세히 나타낸 것이다.
도 1b를 참조하면, 메모리 셀 어레이(110)는 복수개의 메모리 블록(BK)들을 포함한다. 그리고 각각의 메모리 블록(BK)들은 셀 스트링(Cell String)들을 복수개 포함한다.
각각의 셀 스트링(CS)은 드레인 선택 트랜지스터(Drain Select Transistor; DST)와 소오스 선택 트랜지스터(Source Select Transistor; SST)의 사이에 제 1 내지 제 32 메모리 셀(C0 내지 C31)이 직렬로 연결된다.
그리고 셀 스트링(CS)들의 드레인 선택 트랜지스터(DST)의 드레인단은 각각의 비트라인(Bit Line; BL)에 연결되고, 소오스 선택 트랜지스터(SST)의 소오스단은 공통 소오스 라인(Source Line; SL)에 공통으로 연결된다.
드레인 선택 트랜지스터(DST)들의 게이트는 드레인 선택 라인(Drain Select Line; DSL)에 공통 연결되고, 소오스 선택 트랜지스터(SST)의 게이트는 소오스 선택 라인(Source Select Line; SSL)에 공통 연결된다.
제 1 내지 제 32 메모리 셀(C0 내지 C31)의 게이트는 각각 제 1 내지 제 32 워드라인(Word Line; WL0 내지 WL31)에 연결된다.
그리고 메모리 블록마다 P 웰 또는 N 웰에 웰전압(MT_PWELL, MTNWELL)이 제공된다. 웰전압(MT_PWELL, MT_NWELL)은 모든 메모리 블록에 대해서 동시에 입력되는 것으로 동작을 위해서 선택되거나 선택되지 않은 것과는 상관없다.
그리고 하나 이상의 비트라인에 연결되는 셀 스트링(CS)의 단면을 나타내면 다음과 같이 구성된다.
도 1c는 도 1b의 셀 스트링의 단면을 나타낸다.
도 1c를 참조하면, 메모리 블록(BK)은 기판(P-sub)(111)의 N 웰(112)과 P 웰(113)이 구성되는 삼중 웰 구조의 반도체 기판 위에 제 1 내지 제 32 메모리 셀(C0 내지 C31)과 드레인 선택 트랜지스터(DST)와 소오스 선택 트랜지스터(SST)가 형성된다.
비트라인(BL)은 드레인 선택 트랜지스터(DST)의 드레인단의 정션(junction)에 연결되고, P 웰(P-well)(113)과 N 웰(N-Well)(112)에 각각 P 웰전압(MT_PWELL)과 N 웰 전압(MT_NWELL)이 인가된다.
불휘발성 메모리 소자(100)에서 프로그램과 검증, 독출 또는 소거 동작을 수행할 때 하나의 메모리 블록(BK)만을 인에이블 시켜 동작 전압을 인가한다. 그리고 나머지 선택되지 않은 메모리 블록(BK)은 디스에이블 시킨다.
본 발명의 실시 예에 따른 불휘발성 메모리 소자(100)는 프로그램, 프로그램 검증 또는 데이터 독출을 수행하는 동안, 모든 메모리 블록의 P 웰(113)에 음전압을 인가하여 메모리 블록에 흐를 수 있는 누설전류(Ioff)를 감소시킬 수 있다.
이를 위해서 전압 제공부(150)에는 P 웰(113)에 소거 전압이나 음의 전압을 제공하기 위한 전압 제공 회로가 포함된다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 웰 전압 제공 회로를 나타낸다.
도 2를 참조하면, 도 1의 불휘발성 메모리 소자(100)의 전압 제공부(150)는 소거전압 펌프(151)와 음 전압 생성부(152) 및 웰 전압 제공 회로(200)를 포함한다.
소거전압 펌프(151)는 메모리 블록의 데이터 소거를 위해 P 웰(113)에 제공하기 위한 소거전압(Verase)을 생성하여 제공하고, 음전압 생성부(152)는 제어부(160)에서 제공되는 제어신호들(VBB_EN, VBB_LOGRST, CTLBUS, VBB_DLE, P1_NR_ENb)에 의해서 음전압 레벨을 설정하여 생성한다. 음전압 생성부(152)가 생성하는 음전압은 노드(K10)로 입력된다.
그리고 웰 전압 제공 회로(200)는 소거전압출력 제어부(210), 제 1 및 제 2 디스차지 제어부(220, 230), 제 1 내지 제 3 스위칭부(240 내지 260), 음전압 출력 제어부(270)를 포함한다.
제 1 스위칭부(240)와 소거전압 출력 제어부(210)d,d 동작에 따라서 소거전압을 P 웰(113)에 제공하기 위한 소거전압 제공부의 역할을 하고, 제 2 및 제 3 스위칭부(250, 260)와 제 1 및 제 2 디스차지부(220, 230)는 P 웰(113)에 인가된 전압의 디스차지를 위한 디스차지부의 역할을 한다.
소거전압 출력 제어부(210)는 소거 동작 인에이블 신호(Erase_EN)에 의해서 소거전압을 P 웰(113)에 출력하도록 하는 제어신호를 출력하고, 제 1 및 제 2 디스 차지 제어부(220, 230)는 P 웰(113)에 인가된 전압을 디스차지하기 위한 제어신호를 출력한다.
제 1 스위칭부(240)는 소거전압 출력 제어부(210)의 출력에 따라서 턴온 또는 턴오프 된다. 제 1 스위칭부(240)가 턴온 되면 소거전압 펌프(151)가 제공하는 소거 전압이 P 웰(113)에 전달된다.
제 2 스위칭부(250)와 제 3 스위칭부(260)는 각각 제 1 및 제 2 디스차지 제어부(220, 230)의 출력에 따라서 턴온 또는 턴오프 된다. 제 2 및 제 3 스위칭부(250, 260)가 턴온 되면 P 웰(113)을 접지노드와 연결하여, P 웰(113)에 인가되었던 전압이 디스차지된다.
음전압 출력 제어부(270)는 음전압 생성부(152)에서 제공하는 음전압을 P 웰(113)에 제공하도록 제어한다.
소거전압 출력 제어부(210)는 제1 및 제 2 펌프(211, 212)와 제 2 NMOS 트랜지스터(N2)를 포함하고, 제 1 디스차지 제어부(220)는 제 3 펌프(221)와 제 3 및 제 4 NMOS 트랜지스터(N3, N4), 그리고 제 1 인버터(IN1)를 포함한다.
제 2 디스차지 제어부(230)는 제 4 펌프(231)와 제 5 및 제 6 NMOS 트랜지스터(N5, N6), 그리고 제 2 인버터(IN2)를 포함한다.
제 1 스위칭부(240)는 제 1 NMOS 트랜지스터(N1)와 제 1 커패시터(C1)를 포함하고, 제 2 스위칭부(250)는 제 7 NMOS 트랜지스터(N7)와 제 2 커패시터(C2)를 포함하며, 제 3 스위칭부(260)는 제 8 NMOS 트랜지스터(N8)와 제 3 커패시터(C3)를 포함한다.
제 1 내지 제 3 커패시터(C1 내지 C3)는 NMOS 트랜지스터의 드레인과 소오스가 공통 연결되어 구성되는 커패시터이다.
음전압 출력 제어부(270)는 제 1 및 제 2 PMOS 트랜지스터(P1 내지 P2)와 제 3 내지 제 5 인버터(IN3 내지 IN5) 및 제 9 내지 제 11 NMOS 트랜지스터(N9 내지 N11)를 포함한다.
제 1 NMOS 트랜지스터(N1)는 소거전압 펌프(151)의 소거전압 출력단과 노드(K1)의 사이에 연결된다. 제 1 NMOS 트랜지스터(N1)의 게이트는 소거전압 출력 제어부(210)의 제어신호 출력단과 연결되는 노드(K2)에 연결된다.
제 1 커패시터(C1)는 드레인단과 소오스단이 연결되어 노드(K1)에 연결되고, 게이트가 노드(K2)에 연결된 NMOS 트랜지스터로 구성된다.
제 2 NMOS 트랜지스터(N2)는 노드(K2)와 제 2 펌프(212)의 사이에 연결되고, 제 2 NMOS 트랜지스터(N2)의 게이트는 제 1 펌프(211)에 연결된다.
제 1 펌프(211)는 소거 인에이블 신호(Erase_EN)가 입력되면 제 2 NMOS 트랜지스터(N2)를 턴온 시킬 수 있는 전압을 펌핑한다. 그리고 제 2 펌프(212)는 소거 인에이블 신호(Erase_EN)가 입력되면 제 1 NMOS 트랜지스터(N1)를 턴온 시킬 수 있는 전압을 펌핑한다. 소거 인에이블 신호(Erase_EN)는 제어부(160)로부터 제공되는 제어신호이다.
제 3 NMOS 트랜지스터(N3)는 노드(K1)와 접지노드 사이에 연결되고, 제 3 NMOS 트랜지스터(N3)의 게이트에는 반전된 제 1 디스차지 제어신호(DIS1_N)가 입력된다.
제 4 NMOS 트랜지스터(N4)는 노드(K8)와 제 1 인버터(IN1)의 출력단 사이에 연결되고, 제 4 NMOS 트랜지스터(N4)의 게이트에는 제 3 펌프(221)의 출력신호가 입력된다. 제 1 인버터(IN1)는 반전된 제 1 디스차지 제어신호(DIS1_N)를 다시 반전하여 출력한다.
제 3 펌프(221)는 제 1 디스차지 제어신호(DIS1)에 의해서 제 4 NMOS 트랜지스터(N4)를 턴온 시킬 수 있는 전압을 펌핑한다.
제 5 NMOS 트랜지스터(N5)는 노드(K3)와 접지노드 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 반전된 제 2 디스차지 제어신호(DIS2_N)가 입력된다.
제 6 NMOS 트랜지스터(N6)는 노드(K3)와 제 2 인버터(IN2)의 출력단 사이에 연결되고, 제 6 NMOS 트랜지스터(N6)의 게이트는 제 4 펌프(231)의 출력단과 연결된다. 제 4 펌프(231)는 제 2 디스차지 제어신호(DIS2)에 의해서 전압 펌핑을 수행하여, 제 6 NMOS 트랜지스터(N6)가 턴온 되게 하는 전압을 생성한다.
그리고 제 2 인버터(IN2)는 반전된 제 2 디스차지 제어신호(DIS2_N)를 다시 반전하여 노드(K3)로 출력한다.
상기 제 1 및 제 2 디스차지 제어신호(DIS1, DIS2)는 제어부(160)에서 P 웰(113)에 제공했던 전압을 디스차지할 때 인가되는 제어신호들이다.
제2 커패시터(C2)는 드레인단과 소오스단이 연결되어 노드(K1)에 연결되고, 게이트가 노드(K8)에 연결된 NMOS 트랜지스터로 구성되고, 제 3 커패시터(C3)는 드레인단과 소오스단이 연결되어 노드(K1)에 연결되고, 게이트가 노드(K3)에 연결되 는 NMOS 트랜지스터로 구성된다.
제 7 NMOS 트랜지스터(N7)는 노드(K1)와 노드(K4)의 사이에 연결되고, 제 7 NMOS 트랜지스터(N7)의 게이트는 노드(K8)에 연결된다. 노드(K8)는 제 1 디스차지 제어부(220)의 출력단에 연결된다. 노드(K4)는 접지노드에 연결된다.
제 8 NMOS 트랜지스터(N8)는 노드(K1)와 노드(K4)의 사이에 연결되고, 제 8 NMOS 트랜지스터(N8)의 게이트는 노드(K3)에 연결된다.
제 9 NMOS 트랜지스터(N9)도 노드(K1)와 노드(K10)의 사이에 연결된다. 그리고 제 9 NMOS 트랜지스터(N9)의 게이트는 노드(K7)에 연결된다. 노드(K10)에는 음전압 생성부(152)에서 출력되는 음전압이 입력된다.
특히 제 9 NMOS 트랜지스터(N9)는 일반적인 트랜지스터가 아니라, 음전압에 의해서 턴오프 되고, 양전압에 의해서는 턴온 상태가 유지되도록 제작된다. 따라서 게이트에 음전압이 유입되어도 에러가 없이 턴오프 상태를 정상적으로 유지할 수 있는 트랜지스터이다.
제 1 PMOS 트랜지스터(P1)는 노드(K5)와 노드(K6)의 사이에 연결되고, 제 2 PMOS 트랜지스터(P2)는 노드(K5)와 노드(K7)의 사이에 연결된다. 제 1 PMOS 트랜지스터(P1)의 게이트는 노드(K9)에 연결되고, 제 2 PMOS 트랜지스터(P2)의 게이트는 제 3 인버터(IN3)의 출력단에 연결된다.
제 3 인버터(IN3)는 노드(K9)의 신호 레벨을 반전하여 출력한다.
제 4 및 제 5 인버터(IN4, IN5)는 음전압 출력 인에이블 신호(NEG_EN)를 노드(K8)로 지연 출력한다.
제 10 NMOS 트랜지스터(N10)는 노드(K6)와 노드(K10)의 사이에 연결되고, 제 11 NMOS 트랜지스터(N11)는 노드(K7)와 노드(K10)의 사이에 연결된다. 제 10 NMOS 트랜지스터(N10)의 게이트는 노드(K7)에 연결되고, 제 11 NMOS 트랜지스터(N11)의 게이트는 노드(K6)에 연결된다.
그리고 노드(K5)에는 전원전압이 입력되고, 노드(K10)에는 음전압이 입력된다.
상기한 웰 전압 제공 회로(200)의 동작은 다음과 같다.
소거 전압을 P 웰(113)에 제공하기 위해서는, 소거전압 펌프(151)가 소거를 위한 고전압을 생성하여 출력한다. 그리고 제어부(160)는 소거동작 인에이블 신호(Erase_EN)를 하이 레벨로 인가한다.
하이 레벨의 소거동작 인에이블 신호(Erase_EN)에 의해서 제 1 및 제 2 펌프(211, 212)가 전압 펌핑을 수행한다. 제 1 펌프(211)가 제 2 NMOS 트랜지스터(N2)가 턴온 될 정도의 전압을 펌핑하여 출력하면, 제 2 NMOS 트랜지스터(N2)가 턴온된다.
그리고 제 2 펌프(212)가 제 1 NMOS 트랜지스터(N1)가 턴온 될 정도의 전압을 펌핑하면 제 1 NMOS 트랜지스터(N1)도 턴온 된다. 제 1 NMOS 트랜지스터(N1)가 턴온되면, 소거전압 펌프(151)가 펌핑한 소거를 위한 높은 전압 레벨을 갖는 소거전압이 노드(K1)로 전달되고, 노드(K1)에 연결된 P 웰(113)로 소거전압이 입력된다.
소거전압이 수행되는 동안 음전압 출력인에이블 신호(VBBTOMTWELL)는 로우 레벨로 입력된다. 따라서 노드(K9)는 로우 레벨이 되어 제 1 PMOS 트랜지스터(P1)는 턴온 되고, 제 2 PMOS 트랜지스터(P2)는 턴 오프 된다.
제 1 PMOS 트랜지스터(P1)가 턴온 되면, 노드(K6)에 전원전압이 입력된다. 노드(K6)에 전원전압이 입력되면 제 11 NMOS 트랜지스터(N11)가 턴온 된다. 따라서 노드(K7)로 노드(K10)가 연결되어 음전압이 입력된다.
앞서 설명한 바와 같이 제 9 NMOS 트랜지스터(N9)는 게이트에 음전압이 입력되면 턴오프 상태로 유지된다. 그리고 제 1 및 제 2 디스차지 제어부(220, 230)도 제 1 및 제 2 디스차지 제어신호(DIS1, DIS2)가 로우 레벨로 인가되기 때문에 동작하지 않는다.
즉 제 1 및 제 2 디스차지 제어신호(DIS1, DIS2)가 로우 레벨로 인가되면, 반전된 제 1 및 제 2 디스차지 제어신호(DIS1_N, DIS2_N)는 하이 레벨이다. 따라서 제 3 및 제 5 NMOS 트랜지스터(N3, N5)가 턴온되여 노드(K8, K3)에 접지노드가 연결된다. 이에 따라 노드(K1)로 입력되는 소거전압은 P 웰(113)쪽으로만 전달된다.
소거 동작이 끝나면 P 웰(113)에 인가했던 소거전압을 디스차지해야 한다. 이를 위해서 제어부(160)는 소거동작 인에이블 신호(Erase_EN)는 로우 레벨로 인가하여 제 1 및 제 2 펌프(211, 212)가 동작을 중단시킨다.
제 1 및 제 2 펌프(211, 212)의 동작이 중단되면, 제 1 및 제 2 NMOS 트랜지스터(N1, N2)가 턴 오프되므로 더 이상 소거전압이 노드(K1)로 전달되지 않는다.
그리고 P 웰에 인가됐던 소거전압의 디스차지를 위해, 제어부(160)는 제 1 및 제 2 디스차지 제어신호(DIS1, DIS2)를 하이 레벨로 인가한다.
제 1 및 제 2 디스차지 제어신호(DIS1, DIS2)가 하이 레벨로 인가되면, 반전된 제 1 및 제 2 디스차지 제어신호(DIS1_N, DIS2_N)는 로우 레벨이 된다. 따라서 제 3 및 제 5 NMOS 트랜지스터(N3, N5)는 턴오프 된다.
그리고 제 3 및 제 4 펌프(221, 231)가 각각 동작을 시작하여 제 4 및 제 6 NMOS 트랜지스터(N4, N6)가 각각 턴온 될 수 있는 전압을 펌핑한다.
제 1 및 제 2 인버터(IN1, IN2)는 반전된 제 1 및 제 2 디스차지 제어신호(DIS1_N, DIS2_N)를 각각 반전하여 하이 레벨 신호를 출력한다.
제 4 및 제 6 NMOS 트랜지스터(N4, N6)가 턴온 되면, 하이 레벨의 신호가 제 7 및 제 8 NMOS 트랜지스터(N7, N8)의 게이트에 각각 연결된다. 따라서 제 7 및 제 8 NMOS 트랜지스터(N7, N8)가 턴온되어 노드(K1)가 접지노드에 연결된다.
노드(K1)는 P 웰(113)에 연결되므로, P 웰(113)에 인가되었던 소거 전압은 제 7 및 제 8 NMOS 트랜지스터(N7, N8)가 연결하는 두 개의 전류 패스를 통해서 접지노드로 디스차지된다. 이때 음전압 출력 인에이블 신호(VBBTOMTWELL)는 여전히 로우 레벨이므로 제 9 NMOS 트랜지스터(N9)는 턴 오프 상태이다.
한편, 본 발명의 실시 예에서는 불휘발성 메모리 소자가 동작할 때, 메모리 블록들의 P 웰(113)에 음전압을 입력한다. 이를 위해서 음전압 생성부(152)가 동작을 시작한다. 그리고 음전압을 생성하여 노드(K10)로 입력한다.
그리고 음전압출력 인에이블 신호(VBBTOMTWELL)가 하이 레벨로 변경되면, 노드(K9)는 하이 레벨이되고, 이에 따라 제 2 PMOS 트랜지스터(P2)가 턴온 된다.
따라서 노드(K7)에 전원전압이 입력되고, 제 9 NMOS 트랜지스터(N9)는 턴온 된다.
제 9 NMOS 트랜지스터(N9)가 턴온 되면, 노드(K10)로 입력된 음전압이 노드(K1)를 통해서 P 웰(113)으로 입력된다.
노드(K1)로 입력된 음전압은 노드(K1)에 연결되는 제 1, 7 및제 8 NMOS 트랜지스터(N1, N7, N8)에 영향을 미친다.
이때 제 1 내지 제 3 커패시터(C1 내지 C3)가 없는 경우를 가정하면 다음과 같은 문제가 발생될 수 있다. 제 1 커패시터(C1)가 없는 경우를 대표적으로 설명하겠다.
도 3a는 도2의 제 1 스위칭부에 제 1 커패시터가 없는 경우의 동작을 설명하기 위한 회로도이다.
도 3a를 참조하면, 제 1 스위칭부(240)에서 제 1 커패시터(C1)가 없는 상태에서 제 1 NMOS 트랜지스터(N1)만 구성되는 경우, P 웰(113)에 음전압을 인가하면 노드(K1)에 -2V 정도의 음전압이 인가된다.
이때 소거 전압이 입력되지 않은 상태이므로 소거 전압 입력단은 0V 상태이고, 노드(K2)도 0V 상태이다. 이에 따라서 Vgs 가 -2V가 된다. 이에 따라서 경로(PH1)방향으로 PN 터널링이 발생되고, 노드(K1)의 음전압이 소거전압 입력단으로 유입될 수도 있다.
따라서 본원발명의 실시 예에 따른 웰 전압 제공 회로(200)의 제 1 스위칭부(240)는 제 1 커패시터(C1)가 추가된다.
도 3b는 도 3의 제 1 스위칭부를 나타낸다.
도 3b를 참조하면, 제 1 스위칭부(240)에서 노드(K1)에 -2V 정도의 음전압이 입력되면, 제 1 커패시터(C1)에 음전압이 프리차지된다. 따라서 노드(K2)도 -2V의 음전압 레벨을 갖게 된다.
이에 따라 Vgs=0V가 되어 제 1 NMOS 트랜지스터(N1)의 PN 터널링이 일어나지 않고, 음전압이 소거전압 입력단으로 유입되는 것을 방지한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 불휘발성 메모리 소자를 나타낸다.
도 1b는 도 1a의 메모리 셀 어레이중 하나의 메모리 블록의 회로를 상세히 나타낸 것이다.
도 1c는 도 1b의 셀 스트링의 단면을 나타낸다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 웰 전압 제공 회로를 나타낸다.
도 3a는 도2의 제 1 스위칭부에 제 1 커패시터가 없는 경우의 동작을 설명하기 위한 회로도이다.
도 3b는 도 3의 제 1 스위칭부를 나타낸다.
*도면의 주요 부분의 간단한 설명*
200 : 웰 전압 제공 회로 210 : 소거전압 출력 제어부
220, 230 : 제 1 및 제 2 디스차지 제어부
240 내지 260 : 제 1 내지 제 3 스위칭부
270 : 음전압 출력 제어부

Claims (7)

  1. 제 1 제어신호에 응답하여 양의 전압레벨을 갖는 소거전압을 출력 단자를 통해 메모리 블록의 웰에 전달하기 위한 제 1 트랜지스터;
    음전압 출력 인에이블 신호에 따라 양의 전압 레벨 또는 음의 전압 레벨을 갖는 제 2 제어신호를 출력하는 레벨 쉬프터; 및
    상기 제 2 제어신호에 따라 음전압을 상기 출력단자를 통해 상기 웰에 전달하기 위한 제 2 트랜지스터를 포함하는 불휘발성 메모리 소자의 웰 전압 제공 회로.
  2. 제 1항에 있어서,
    상기 제 1 트랜지스터의 게이트 단자와 상기 출력단자 사이에 연결되는 제 1 커패시터를 더 포함하는 불휘발성 메모리 소자의 웰 전압 제공 회로.
  3. 제 2항에 있어서,
    제 3 및 제 4 제어신호에 따라 상기 출력단자의 전압을 접지로 디스차지하기 위한 제 3 및 제 4 트랜지스터를 더 포함하는 불휘발성 메모리 소자의 웰 전압 제공 회로.
  4. 제 3항에 있어서,
    소거 동작시에 입력되는 소거 인에이블 신호에 응답하여 상기 제 1 제어신호를 출력하는 소거전압 출력 제어부와,
    상기 소거 동작 이후에 입력되는 제 1 및 제 2 디스차지 제어신호에 응답하여 상기 제 3 및 제 4 제어신호를 출력하기 위한 제 1 및 제 2 디스차지 제어부를 더 포함하는 불휘발성 메모리 소자의 웰 전압 제공 회로.
  5. 제 4항에 있어서,
    상기 음전압 출력 인에이블 신호는 프로그램 동작 또는 독출 동작 시에 입력되는 것을 특징으로 하는 불휘발성 메모리 소자의 웰 전압 제공 회로.
  6. 제 4항에 있어서,
    상기 제 2 트랜지스터는 상기 제 2 제어신호가 양의 레벨이면 턴온 되고, 상기 제 2 제어신호가 음의 레벨이면 턴오프되는 것을 특징으로 하는 불휘발성 메모리 소자의 웰 전압 제공 회로.
  7. 제 4항에 있어서,
    상기 제 3 트랜지스터의 게이트 단자와 상기 출력단자 사이에 연결되는 제 2 커패시터와,
    상기 제 4 트랜지스터의 게이트 단자와 상기 출력단자 사이에 연결되는 제 3 커패시터를 더 포함하는 불휘발성 메모리 소자의 웰 전압 제공 회로.
KR1020090059158A 2009-06-30 2009-06-30 불휘발성 메모리 소자의 웰 전압 제공 회로 KR101063590B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090059158A KR101063590B1 (ko) 2009-06-30 2009-06-30 불휘발성 메모리 소자의 웰 전압 제공 회로
US12/826,978 US8363483B2 (en) 2009-06-30 2010-06-30 Circuit for supplying well voltages in nonvolatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090059158A KR101063590B1 (ko) 2009-06-30 2009-06-30 불휘발성 메모리 소자의 웰 전압 제공 회로

Publications (2)

Publication Number Publication Date
KR20110001582A KR20110001582A (ko) 2011-01-06
KR101063590B1 true KR101063590B1 (ko) 2011-09-07

Family

ID=43380566

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090059158A KR101063590B1 (ko) 2009-06-30 2009-06-30 불휘발성 메모리 소자의 웰 전압 제공 회로

Country Status (2)

Country Link
US (1) US8363483B2 (ko)
KR (1) KR101063590B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103426477A (zh) * 2012-05-18 2013-12-04 北京兆易创新科技股份有限公司 一种NOR Flash 存储器的读方法及装置
KR102210520B1 (ko) 2013-12-19 2021-02-02 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
JP6027665B1 (ja) * 2015-11-10 2016-11-16 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100687396B1 (ko) 2001-06-29 2007-02-26 주식회사 하이닉스반도체 플래쉬 메모리 장치
JP4662437B2 (ja) * 2004-11-30 2011-03-30 ルネサスエレクトロニクス株式会社 半導体集積回路
JP4994815B2 (ja) 2006-12-06 2012-08-08 三星電子株式会社 不揮発性半導体記憶装置の消去電圧の設定方法
US7542351B2 (en) * 2007-05-31 2009-06-02 Freescale Semiconductor, Inc. Integrated circuit featuring a non-volatile memory with charge/discharge ramp rate control and method therefor

Also Published As

Publication number Publication date
US8363483B2 (en) 2013-01-29
US20100329037A1 (en) 2010-12-30
KR20110001582A (ko) 2011-01-06

Similar Documents

Publication Publication Date Title
KR100374522B1 (ko) 메모리 어레이의 면적을 축소할 수 있는 비휘발성 반도체기억 장치
US8217705B2 (en) Voltage switching in a memory device
WO2016100412A1 (en) Novel lv nand-cam search scheme using existing circuits with least overhead
JP2011253606A (ja) 半導体集積回路装置
JP5665789B2 (ja) コンフィギュレーションメモリ
KR20130046521A (ko) 전압 선택 회로 및 이를 구비한 집적회로
US8189392B2 (en) Page buffer circuit
JP6103664B1 (ja) 半導体記憶装置
US20170133094A1 (en) Non-volatile semiconductor memory device and erasing method thereof
US8213235B2 (en) Nonvolatile memory device
JP6122478B1 (ja) 不揮発性半導体記憶装置
KR101063590B1 (ko) 불휘발성 메모리 소자의 웰 전압 제공 회로
EP1278200A2 (en) Semiconductor memory and method of driving semiconductor memory
US8335125B2 (en) Semiconductor memory device with a stacked gate including a charge storage layer and a control gate and method of controlling the same
US8446764B2 (en) Control voltage generation circuit and non-volatile memory device including the same
KR101132105B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US11417401B2 (en) Semiconductor memory device
JP2009301691A (ja) 不揮発性半導体記憶装置
KR100833422B1 (ko) 메모리 소자의 페이지 버퍼 회로
JP2003016792A (ja) 不揮発性半導体記憶装置
TWI727809B (zh) 半導體存儲裝置及預充電方法
JP2006127611A (ja) 半導体記憶装置
KR100205241B1 (ko) 불휘발성 반도체 메모리 장치의 로우 디코더
KR100769808B1 (ko) 워드라인 블럭 스위치를 구비한 플래시 메모리 장치
JP2006286033A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140822

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150824

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160822

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170824

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180822

Year of fee payment: 8