CN106683700A

CN106683700A - 非易失性半导体存储装置及其擦除方法

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Publication number: CN106683700A
Application number: CN201610116593.7A
Authority: CN
Inventors: 王炳尧
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2015-11-10
Filing date: 2016-03-02
Publication date: 2017-05-17
Anticipated expiration: 2036-03-02
Also published as: TW201717204A; JP6027665B1; KR101767228B1; KR20170054969A; US9786376B2; JP2017091595A; TWI596615B; CN106683700B; US20170133094A1

Abstract

本发明提供一种非易失性半导体存储装置及其擦除方法。本发明的非易失性半导体快闪存储器包含形成有NAND型串的存储器阵列。存储器阵列包含多个全局块，一个全局块包含多个块，一个块包含多个NAND型串，多个全局块的各个分别形成阱内全局块选择部件，选择多个全局块中的任一全局块；块选择部件，自由全局块选择部件选择的全局块内的块中选择块；擦除部件，擦除由块选择部件选择的块。当对所选择的全局块进行选择块的擦除后，下一选择块处于邻接的关系时，将蓄积于其中一P阱上的电荷放电至另一P阱后进行下一选择块的擦除。由此在邻接的P阱间共用电荷而实现低功耗化。

Description

非易失性半导体存储装置及其擦除方法

技术领域

本发明涉及一种非易失性半导体存储装置，尤其涉及一种具有与非(NAND)串(string)的非易失性半导体存储装置及其擦除方法。

背景技术

快闪存储器作为存储元件而被广泛用于数码相机、智能手机等电子设备。在此类市场中，对于快闪存储器进一步要求小型化、大容量化，且要求高速化、低功耗化。

NAND型快闪存储器具备配置有多个块的存储器阵列，所述块是将多个NAND串沿列方向配置而成。NAND串是包含串联连接的多个存储胞元与连接于其两端的选择晶体管而构成，其中一个端部通过位线侧选择晶体管而连接于位线，另一个端部通过源极线侧选择晶体管而连接于源极线。

在NAND型快闪存储器中，以块为单位来进行数据擦除。此时，将所选择的块的字线设为0V或低于P阱的电压，对形成存储胞元阵列的P阱施加长条型的正电压的擦除脉冲，施加擦除脉冲后，P阱的电位恢复到0V。在擦除后，通过校验(verify)读出，而判定选择块内的存储胞元的阈值是否成为某值以下。若块内的所有胞元的阈值为某值以下，则擦除动作完成，但若有一部分胞元的阈值为某值以上，则再次施加擦除脉冲PS，并再次进行校验读出(例如日本专利特开2012-027979号公报)。

今后，随着物联网等的普及，产生电子设备的电量消耗的抑制、及电子设备间的高速数据通信的必要性。伴随于此，对于搭载在电子设备中的快闪存储器，也进一步要求低功耗化。

发明内容

本发明提供一种非易失性半导体存储装置，以降低功耗。

本发明的非易失性半导体存储装置包括：存储器阵列，包括多个全局块，一个全局块包括多个块，一个块包括多个NAND串，多个全局块的各个分别形成于阱内；全局块选择部件，选择多个全局块中的任一个全局块；块选择部件，自由所述全局块选择部件选择的全局块内的多个块中选择块；以及擦除部件，擦除由所述块选择部件选择的块，所述擦除部件对所选择的全局块的阱施加擦除电压，且对所选择的块的字线施加基准电压，并且在所述擦除部件对其中一阱的块进行擦除后进而对另一阱的块进行擦除的情况下，将积累在其中一阱的电荷供给至另一阱。

优选的是，所述擦除部件在判定所述其中一阱与所述另一阱是否处于邻接的关系且判定为处于邻接的关系时，使所述其中一阱的电荷放电至所述另一阱。

优选的是，所述其中一阱与所述另一阱处于预定的关系。

优选的是，当所述存储器阵列包括多个存储板(memory plane)，各存储板包括多个全局块时，所述其中一阱与所述另一阱位于相同的存储板内。

优选的是，当所述存储器阵列包括多个存储板，各存储板包括多个全局块时，所述其中一阱与所述另一阱位于不同的存储板内。

优选的是，所述其中一阱与所述另一阱位于不同的存储板的相同位置。

优选的是，所述擦除部件擦除所述其中一阱与所述另一阱处于相同位置的块。

优选的是，所述擦除部件包括连接多个阱的所选择的阱间的晶体管，所述擦除部件通过使所述晶体管导通而使所述其中一阱的电荷放电至所述另一阱。

优选的是，所述其中一阱自擦除电压放电至正电压，所述另一阱通过电荷共用而自所述正电压升压。

本发明的非易失性半导体存储装置包括：存储器阵列，包括多个阱，在各阱中形成有包括NAND串胞元的块；块选择部件，选择块；以及擦除部件，擦除所选择的块，所述擦除部件对所选择的块的阱施加擦除电压，且对所选择的块的字线施加基准电压，并且在所述擦除部件对其中一阱的块进行擦除后进而对另一阱的块进行擦除的情况下，将因所述擦除电压而积累于其中一阱的电荷供给至另一阱。

本发明的擦除方法为非易失性半导体存储装置的擦除方法，所述非易失性半导体存储装置包括存储器阵列，其包括多个阱，在各阱中形成有包括NAND串胞元的块，所述擦除方法包括以下步骤：对其中一阱施加擦除电压而进行选择块的擦除；将因所述擦除电压而积累在所述其中一阱的电荷供给至另一阱；以及对所述另一阱施加擦除电压而进行选择块的擦除。

优选的是，擦除方法还包括判定所述其中一阱与所述另一阱是否处于邻接的关系的步骤，在判定为处于邻接的关系的情况下，将所述其中一阱与所述另一阱进行电耦合。

本发明提供的非易失性半导体存储装置及其擦除方法，在对其中一阱的块进行擦除后对另一阱的块进行擦除的情况下，将因所述擦除电压而积累在其中一阱的电荷供给至另一阱，故可将施加至其中一阱的擦除电压有效地用于另一阱，因此可实现功耗的削减。

附图说明

图1是本发明实施例的NAND型的快闪存储器的结构框图；

图2是本实施例的存储器阵列的整体结构图；

图3是本实施例的存储胞元的等效电路图；

图4是本实施例的存储器阵列的全局块的概略结构图；

图5是本实施例的全局块内所形成的开关电路部的电路结构图；

图6A是本实施例的全局块的概略结构的剖面图；

图6B是本实施例的局域位线与块的连接关系的剖面图；

图7A是本实施例的通过行解码器来进行全局块的选择的结构例的图；

图7B是本实施例的通过行解码器来进行块的选择的结构例的图；

图8示意性地表示本实施例的快闪存储器的存储板的各P阱与内部电压产生电路的连接关系图；

图8A示意性地表示本实施例的快闪存储器的存储板的各P阱与内部电压产生电路的其他连接关系的图；

图9是本实施例的快闪存储器的擦除动作的一例的流程图；

图9A是本实施例的快闪存储器的擦除动作的另一例的流程图；

图10是本实施例的快闪存储器的擦除动作的一例的时序图。

附图标记说明：

100：快闪存储器；

110：存储器阵列；

110A、110B：存储板/存储体；

120：输入/输出缓冲器；

130：地址寄存器；

140：数据寄存器；

150：控制器；

160：行解码器；

170、170A、170B：页面缓冲器/读出电路；

180：列选择电路；

190：内部电压产生电路；

200、200A、200B：行驱动电路；

210：电压供给部；

212：NAND门；

214：反相器；

216：电平转换器；

220、220'：第1开关电路部；

230、230'：第2开关电路部；

300：P型的硅基板；

310：N阱；

320、322、324：P阱；

330：p+扩散区域；

340：n+扩散区域；

350：接触线；

A_G_BLK1～A_G_BLK8、B_G_BLK1～B_G_BLK8：全局块；

Ax：行地址信息；

Ay：列地址信息；

C1、C2、Cn：控制信号；

DEC1～DEC7：解码信号；

DSG、SGS：选择栅极线；

EL_A、EL_B：擦除线；

EQ：等效用晶体管；

EQ-1～EQ-8：晶体管；

GBL1～GBLn：全局位线；

GBLi：第i根全局位线；

GBLi+1：第i+1根全局位线；

G_BLK1～G_BLK8：全局块；

G_BLKi：第i个全局块；

G_SEL1～G_SEL8、SEL_B0～SEL_B127、SEL_e1、SEL_e2、SEL_LBLe、SEL_LBLo、SEL_o1、SEL_o2、SEL_VIRe、SEL_VIRo：选择线；

L1、L2、M1：第2层金属线；

LBL：局域位线；

LBL_e、LBL_e1、LBL_e2、LBLe：偶数局域位线；

LBL_o、LBL_o1、LBL_o2、LBLo：奇数局域位线；

M0：第1层金属线；

M2：第3层金属线；

Qe、Qe1、Qe2、Qvo、Qo、Qo1、Qo2、Qve：N沟道型的MOS晶体管；

Q_GBe、Q_GBo：全局块选择晶体管；

SEL_AP、SEL_AP1～SEL_AP8、SEL_BP、SEL_BP1～SEL_BP8：晶体管；

SL：源极线；

Vcc：电源电压；

Vers：擦除电压；

VIR_e、VIR_o：假想电源线；

Vpass：通过电压；

Vpgm：编程电压；

Vread：读出电压；

WL1～WL64：字线；

H、L：电平。

具体实施方式

以下，参照附图来详细说明本发明的实施方式。另外，应留意的是，附图中，为了便于理解而强调表示了各部分，与实际元件的比例并不相同。

图1是本发明实施例的NAND型的快闪存储器的结构框图。本实施例的快闪存储器100构成为包括：存储器阵列110，形成有排列成矩阵状的多个存储胞元；输入/输出缓冲器120，连接于外部输入/输出端子I/O，保持输入/输出数据；地址寄存器130，接收来自输入/输出缓冲器120的地址数据；数据寄存器140，保持输入/输出的数据；控制器150，供给控制信号C1、C2、…Cn，该控制信号C1、C2、…Cn是基于来自输入/输出缓冲器120的命令数据及外部控制信号(未图示的芯片使能(chip enable)或地址锁存使能等)来控制各部；行解码器160，对来自地址寄存器130的行地址信息Ax进行解码，并基于解码结果来进行全局块、块、字线等的选择；页面缓冲器/读出电路170，保持通过位线而读出的数据，或者通过位线来保持编程数据等；列选择电路180，对来自地址寄存器130的列地址信息Ay进行解码，并基于该解码结果来进行位线的选择等；以及内部电压产生电路190，生成数据的读出、编程及擦除等所需的电压(编程电压Vpgm、通过电压Vpass、读出电压Vread、擦除电压Vers等)。

图2是本实施例的存储器阵列的整体结构图，表示存储器阵列110的详细情况。本实施例的存储器阵列110被分割成两个存储体(memory bank)或存储板110A、110B。存储板110A耦合于行驱动电路200A，存储板110B耦合于行驱动电路200B，行解码器160共同耦合于两个存储板110A、110B。而且，图中，在存储板110A的上端侧配置有页面缓冲器/读出电路170A，在存储板110B的上端侧配置有页面缓冲器/读出电路170B，但页面缓冲器/读出电路170A、170B也可配置在存储板110A、110B的下端侧。

存储板110A包括沿列方向配置的多个全局块GBLK，同样，存储板110B也包括沿列方向配置的多个全局块GBLK。一个全局块GBLK进而包括多个块。图中，一个存储板110A(110B)沿列方向包括8个全局块GBLK，一个全局块GBLK进而包括128个块BLK。

图3是本实施例的存储单元的等效电路图。在一个块BLK中，如图3所示，形成有多个NAND串。一个NAND串具有：多个串联连接的存储胞元、连接于存储胞元的其中一个端部的源极线侧选择晶体管、及连接于存储胞元的另一个端部的位线侧选择晶体管。图中，一个NAND串包括串联连接的64个存储胞元。即，一个块包括64页面×p位。

典型的是，存储胞元具有金属氧化物半导体(Metal Oxide Semiconductor，简称MOS)结构，该MOS结构包括：作为N型扩散区域的源极/漏极，形成在P阱内；穿隧氧化膜，形成在源极/漏极间的沟道上；浮动栅极(floating gate)(电荷积累层)，形成在穿隧氧化膜上；以及控制栅极，通过介电质膜而形成在浮动栅极上。当在浮动栅极中未积累电荷时，即写入有数据“1”时，阈值处于负状态，存储胞元为常通(normally on)。当浮动栅极中积累有电子时，即写入有数据“0”时，阈值转变(shift)为正，存储胞元为常断(normallyoff)。

图4是本实施例的存储器阵列的全局块的概略结构图。如上所述，一个存储板110A(110B)包括沿列方向排列的8个全局块G_BLK1～G_BLK8。一个全局块除了沿列方向排列的128个块以外，还包括第1开关电路部220与第2开关电路部230。第1开关电路部220配置在全局块的上端侧，第2开关电路部230配置在其下端侧，在第1开关电路部220与第2开关电路部230之间配置128个块。在多个全局块G_BLK1～G_BLK8上方，形成有n位的全局位线GBL，全局位线GBL1～GBLn的各个由8个全局块G_BLK1～G_BLK8共用，且通过接触部(contact)而电连接于各全局块的第1开关电路部220及第2开关电路部230。

其次，图5是本实施例的全局块内所形成的开关电路部的电路结构图，表示第1开关电路部220及第2开关电路部230的详细情况。该图5中，作为一部分结构，示出了第i个全局块G_BLKi、在其上方延伸的第i根全局位线GBLi、及第i+1根全局位线GBLi+1。与全局位线GBLi相关的结构和与全局位线GBLi+1相关的结构相同，因此，以下对全局位线GBLi进行说明。

全局块G_BLKi沿列方向包括128个块，一个块如图3所示，包括64WL×p位的存储胞元，对一根字线WL分配有偶数与奇数的2页面，因此一个块具有128页面。各块的各NAND串通过沿列方向延伸的各局域位线LBL而耦合。一根局域位线LBL由128个块共用。此处，在以偶数与奇数来区别局域位线的情况下，用LBL_e来表示偶数局域位线，用LBL_o来表示奇数局域位线。

本实施例中，一根全局位线GBLi选择性地连接于两根偶数局域位线LBL_e与两根奇数局域位线LBL_o，换言之，一根全局位线由四根局域位线共用。在各全局位线GBL上，连接有页面缓冲器/读出电路170。例如，当全局位线GBL为n根时，n个页面缓冲器/读出电路170连接于全局位线GBL。此处虽未示出，但一个页面缓冲器/读出电路170具备与由一根全局位线GBL所共用的局域位线的数量(图5的示例中为四根)对应的锁存电路，四个锁存电路分别保持通过四根局域位线LBL而从存储胞元读出的数据，或者分别保持要通过四根局域位线LBL而对存储胞元编程的数据。

第1开关电路部220包括N沟道型的MOS晶体管Qe、Qe1、Qe2、Qvo。晶体管Qe连接在全局位线GBLi与偶数局域位线LBL_e1、LBL_e2之间，在晶体管Qe的栅极连接有选择线SEL_LBLe，晶体管Qe共同选择偶数局域位线LBL_e1、LBL_e2。晶体管Qe1串联连接在局域位线LBL_e1与晶体管Qe之间，在晶体管Qe1的栅极连接有选择线SEL_e1，晶体管Qe1选择偶数局域位线LBL_e1。晶体管Qe2串联连接在局域位线LBL_e2与晶体管Qe之间，在晶体管Qe2的栅极连接有选择线SEL_e2。晶体管Qe2选择偶数局域位线LBL_e2。晶体管Qvo连接在假想电源线VIR_o与奇数局域位线LBL_o1、LBL_o2之间，在它们的栅极共同连接有选择线SEL_VIRo。晶体管Qvo对奇数局域位线LBL_o1、LBL_o2共同供给与动作状态相应的偏电压。

第2开关电路部230包括N沟道型的MOS晶体管Qo、Qo1、Qo2、Qve。晶体管Qo连接在全局位线GBLi与奇数局域位线LBL_o1、LBL_o2之间，在晶体管Qo的栅极连接有选择线SEL_LBLo，晶体管Qo共同选择奇数局域位线LBL_o1、LBL_o2。晶体管Qo1串联连接在局域位线LBL_o1与晶体管Qo之间，在晶体管Qo1的栅极连接有选择线SEL_o1，晶体管Qo1选择奇数局域位线LBL_o1。晶体管Qo2串联连接在局域位线LBL_o2与晶体管Qo之间，在晶体管Qo2的栅极连接有选择线SEL_o2。晶体管Qo2选择奇数局域位线LBL_o2。晶体管Qvo连接在假想电源线VIR_e与偶数局域位线LBL_e1、LBL_e2之间，在它们的栅极共同连接有选择线SEL_VIRe。晶体管Qve对偶数局域位线LBL_e1、LBL_e2共同供给与动作状态相应的偏电压。

图6A及图6B是全局块的概略剖面图，其中，图6A是本实施例的全局块的概略结构的剖面图；图6B是本实施例的局域位线与块的连接关系的剖面图。。一个示例中，在P型的硅基板300内形成有N阱310，在N阱310内形成有P阱320。进而，在P型的硅基板300内，形成有与P阱320分离的P阱322、324。在P阱320内，形成有一个全局块G_BLKi的主要部分。在与P阱320分离的P阱322内，形成有第1开关电路部220的晶体管Qe，在P阱324内，形成有第2开关电路部230的晶体管Qo。在优选形态中，形成在P阱320内的各块的存储胞元、第1开关电路部220及第2开关电路部230的各晶体管能够使用相同的制造过程来形成。因此，能够与存储胞元同样地对第1开关电路部220及第2开关电路部230的晶体管进行微细加工。另一方面，形成在P阱322、324内的晶体管Qe、Qo耦合于一根全局位线与四根局域位线之间，该晶体管Qe、Qv在擦除动作时全局块的P阱320成为高电压状态时被阻断，以免全局位线GBL成为高电压。

而且，在P阱320内形成有接触用的p+扩散区域330，在N阱310内形成有n+扩散区域340，这两个扩散区域330、340连接于N阱/P阱的共同的接触线350。如下所述，当进行所选择的块的擦除时，由内部电压产生电路190产生的擦除电压Vers或擦除脉冲通过共同的接触线350而被施加至P阱320及N阱310。另外，P阱322、324的杂质浓度既可与P阱320的杂质浓度相同，也可根据需要而与其不同。

如图6B所示，局域位线LBL连接于各块的位线侧选择晶体管的漏极，该局域位线LBL例如包括第1层金属线M0。共同的接触线350例如包括第1层金属线。第1开关电路部220'与晶体管Qe之间的相互连接以及第2开关电路部230'与晶体管Qo之间的相互连接例如包括第2层金属线L1、L2。假想电源线VIR_o、VIR_e是与相互连接L1、L2，同样地，例如包括第2层金属线M1。全局位线GBLi例如包括第3层金属线M2。尤其，构成全局位线GBLi的金属线理想的是电阻尽可能小，且理想的是减小邻接的全局位线间的电容。

图7A是本实施例的通过行解码器来进行全局块的选择的结构图，表示用于选择全局块G_BLKi的行驱动电路200的结构例。行驱动电路200包括8组与各全局块的选择线SEL_LBLe、SEL_LBLo连接的一对N型的全局块选择晶体管Q_GBe、Q_GBo。对于各组全局块选择晶体管Q_GBe、Q_GBo的栅极，从行解码器160供给用于选择全局块的选择线G_SEL1、G_SEL2、…G_SEL8。行解码器160基于行地址信息Ax，将选择线G_SEL1、G_SEL2、…G_SEL8中的任一条设为H电平(level)(使全局块选择晶体管导通)，将除此以外的选择线设为L电平(使全局块选择晶体管非导通)，使所选择的全局块的选择线SEL_LBLe、SEL_LBLo电性耦合于行驱动电路200的电压供给部210。电压供给部210对所选择的全局块的选择线SEL_LBLe、SEL_LBLo供给与动作状态相应的电压。

图7B是本实施例的通过行解码器来进行块的选择的结构图，表示用于选择全局块内的块的行驱动电路200的结构例。行驱动电路200包括128组NAND门212、反相器(inverter)214及电平转换器(level shifter)216。对于NAND门212，从行解码器160输入用于从行解码器160选择块的7个解码信号DEC1、DEC2、…DEC7，任一个NAND门212的输出为L电平。NAND门212的输出通过反相器214而将电平转换器216使能，从而将块选择线SEL_B0、SEL_B1、SEL_B2、…SEL_B127中的任一个驱动为H电平。此处虽未示出，但各块包括N型的块选择晶体管，在各块选择晶体管的栅极连接有块选择线SEL_B0、SEL_B1、SEL_B2、…SEL_B127。而且，行驱动电路200对图4所示的选择栅极线SGS、DSG、字线WL1～WL64、源极线SL、选择线SEL_e1、SEL_e2、SEL_VIRe、SEL_VIRo、SEL_o1、SEL_o2、SEL_LBLo、假想电源线VIR_o、VIR_e供给与动作状态相应的电压。

其次，对朝向存储板的各全局块的擦除电压的供给进行说明。图8是本实施例的快闪存储器的存储板的各P阱与内部电压产生电路的连接关系图，表示和存储板110A的8个全局块分别对应的8个P阱-1～P阱-8、及和存储板110B的8个全局块分别对应的8个P阱-1～P阱-8与来自内部电压产生电路190的擦除线之间的连接关系。

在存储板110A中形成有8个全局块A_G_BLK1、A_G_BLK2、…A_G_BLK7、A_G_BLK8，在存储板110B中形成有8个全局块B_G_BLK1、B_G_BLK2、…B_G_BLK7、B_G_BLK8。一个全局块如图6A所示包含一个P阱，在一个P阱内形成有128个块。而且，在P阱320内如图6A所示连接有接触线350，对接触线350施加由内部电压产生电路190产生的擦除电压Vers。

存储板110A的P阱-1～P阱-8的各接触线350通过选择晶体管SEL_AP1、SEL_AP2、…SEL_AP7、SEL_AP8而连接于擦除线EL_A，擦除线EL_A通过存储板选择用的晶体管SEL_AP而连接于内部电压产生电路190。同样地，存储板110B的P阱-1～P阱-8的各接触线350通过选择晶体管SEL_BP1、SEL_BP2、…SEL_BP7、SEL_BP8而连接于擦除线EL_B，擦除线EL_B通过存储板选择用的晶体管SEL_BP而连接于内部电压产生电路190。

对选择晶体管SEL_AP1、SEL_AP2、…SEL_AP7、SEL_AP8的栅极，供给与图7A所示的用于选择由行驱动电路200生成的全局块的选择线SEL_LBLe、SEL_LBLo相应的选择线。即，当选择存储板110A时，供给使选择晶体管SEL_AP1、SEL_AP2、…SEL_AP7、SEL_AP8的任一个导通的选择线。同样地，对选择晶体管SEL_BP1、SEL_BP2、…SEL_BP7、SEL_BP8的栅极，供给与图7A所示的用于选择由行驱动电路200生成的全局块的选择线SEL_LBLe、SEL_LBLo相应的选择线，当选择存储板110B时，选择晶体管SEL_BP1、SEL_BP2、…SEL_BP7、SEL_BP8的任一个导通。

而且，在一对擦除线EL_A与EL_B之间连接有等效用晶体管EQ。对等效用晶体管EQ的栅极供给来自控制器150的控制信号，当连续进行块的擦除时，等效用晶体管EQ导通，将通过擦除电压Vers的施加而积累于P阱的电荷供给至其次进行擦除的块的P阱，从而在P阱间共享(share)电荷。其次进行擦除的块的P阱的电位可被预充电至电源电压Vcc或其他电压。例如，在进行存储板110A的全局块A_G_BLK1的块的擦除，其次进行存储板110B的全局块B_G_BLK1的块的擦除的情况下，因擦除电压Vers而积累于存储板110A的P阱-1的电荷通过晶体管SEL_AP1、EQ、SEL_BP1而放电至存储板110B的具有电源电压Vcc的P阱-1。当两个P阱间的电位大致相等时，晶体管EQ成为非导通，或者L电平的控制信号被供给至晶体管EQ的栅极。

为了在P阱间高效地共用电荷，理想的是尽可能减小电荷自其中一P阱向另一P阱放电时的损耗。因此，P阱间的电荷的共用理想的是在处于邻接的关系的P阱间实施。处于邻接的关系的P阱与并非处于所述关系的P阱相比，电荷的移动的距离短、或者电荷的移动的障碍少。邻接的关系既可为相同存储板内的P阱彼此，或者也可为邻接的存储板间的P阱彼此。例如，共同的存储板110A内的P阱-1与P阱-2可处于邻接的关系，此时，P阱-1的电荷通过晶体管SEL_AP1、擦除线EL_A、晶体管SEL_AP2而被供给至P阱-2。而且，共同的存储板110A的P阱-1与P阱-3可处于邻接的关系，此时，P阱-1的电荷通过晶体管SEL_AP1、擦除线EL_A、晶体管SEL_AP3而被供给至P阱-3。而且，例如存储板110A的P阱-1与存储板110B的P阱-1可处于邻接的关系，此时，P阱-1的电荷通过晶体管SEL_AP1、擦除线EL_A、晶体管EQ、擦除线EL_B、晶体管SEL_BP1而被供给至P阱-1。或者，存储板110A的P阱-1与存储板110B的P阱-2可处于邻接的关系，此时，P阱-1的电荷通过晶体管SEL_AP1、擦除线EL_A、晶体管EQ、擦除线EL_B、晶体管SEL_BP2而被供给至P阱-2。邻接的关系预先决定，当进行块的连续的擦除时，控制器150基于选择块的地址来判定P阱是否处于邻接的关系。

图8A是本实施例的快闪存储器的存储板的各P阱与内部电压产生电路的其他连接关系的图，表示本实施例的另一连接例。图8所示的结构中，存储板110A的各P阱与存储板110B的各P阱之间能以任意的组合来共用电荷，图8A的示例中，在存储板110A、110B的处于相同位置的P阱间可共用电荷。此种结构在存储板110A、110B的处于相同位置的P阱间执行擦除的序列中有效。具体而言，例如为以下序列，当擦除存储板110A的P阱-1的选择块时，其次擦除存储板110B的P阱-1的处于相同位置的选择块(连接于处于相同位置的字线的块)。

如图8A所示，存储板110A的P阱-1～P阱-8的各接触线350通过选择晶体管SEL_AP1、SEL_AP2、…SEL_AP7、SEL_AP8、擦除线EL_A而连接于内部电压产生电路190。同样地，存储板110B的P阱-1～P阱-8的各接触线350通过选择晶体管SEL_BP1、SEL_BP2、…SEL_BP7、SEL_BP8、擦除线EL_B而连接于内部电压产生电路190。进而，存储板110A的P阱-1的接触线350通过晶体管EQ-1而连接于存储板110B的P阱-1的接触线350，同样地，其他的P阱-2～P阱-8间也通过晶体管EQ-2、…EQ-7、EQ-8而分别连接。

当选择全局块A_G_BLK1来进行其中的选择块的擦除后，并选择全局块B_G_BLK1来进行其中的选择块的擦除时，晶体管SEL_AP1导通，将擦除电压Vers施加至P阱-1。当该选择块的擦除结束时，其次，晶体管EQ-1导通，积累于存储板110A的P阱-1的电荷被放电至存储板110B的P阱-1。当对其他P阱进行擦除时，也同样地，因擦除电压Vers而积累于左侧的P阱的电荷被放电至右侧的经预充电为电源电压Vcc的P阱。

其次，对本实施例的快闪存储器的擦除动作进行说明。表1表示擦除动作时的各部的偏压条件。所选择的全局块中，对全局位线GBLi、选择线SEL_LBLe、SEL_LBLo供给电压Vdd，除此以外的选择线SEL_e1、SEL_e2、SEL_o1、SEL_o2、SEL_VIRe、SEL_VIRo、位线LBLe、LBLo设为浮动，对P阱施加擦除电压20V。而且，非选择的全局块的SEL_LBLe、SEL_LBLo被供给L电平(或0V)，除此以外的选择线为浮动。

擦除动作时

表1

对所选择的块的所有字线WL施加0V，将选择线DSG、SGS、源极线SL设为浮动，将非选择的块的所有字线WL、选择线DSG、SGS、源极线SL设为浮动。如此，本实施例的快闪存储器与以往的快闪存储器同样，以块为单位来统一擦除。

其次，将擦除时共用电荷时的流程示于图9，图9是本实施例的快闪存储器的擦除动作的一例的流程图。该流程可在图8所示的结构中实施。控制器150当自输入/输出缓冲器120接收擦除命令时，或者根据晶片级别等擦除编程的执行来进行选择块的擦除(S100)。当选择块的擦除结束时，其次，控制器150判定是否存在其次进行擦除的块(S102)。

在判定为存在其次进行擦除的块的情况下，控制器150基于要擦除的地址信息，判定包括下一擦除块的P阱与包括前一擦除块的P阱是否处于邻接的关系(S104)。在判定为处于邻接的关系的情况下，控制器150将包括前一擦除块的P阱与包括下一擦除块的P阱耦合，使积累于P阱的电荷放电，将其中一阱的电荷放电至另一阱(S106)。具体而言，控制图8所示的晶体管SEL_AP1、SEL_AP2、…SEL_AP7、SEL_AP8、EQ、SEL_BP1、SEL_BP2、…SEL_BP7、SEL_BP8的开关，在P阱间使电荷共用。来自P阱的电荷的放电相当于下一擦除块的P阱的预充电。

当自其中一P阱向另一P阱的放电结束时(S108)，其次，控制器150开始下一选择块的擦除(S110)。此时，在P阱内通过电荷共用而预充电有固定的电压，故可减少用于将P阱升压至擦除电压的电力，同时可缩短至擦除电压的升压时间。

图9A是本实施例的快闪存储器的擦除动作的另一例的流程图，表示擦除时共用电荷的其他流程。该流程可在图8A所示的结构中实施。首先，当进行左侧的存储板110A的选择全局块的选择块的擦除(S200)，其次，存储板110A的选择全局块的P阱与存储板110B的选择全局块的P阱之间的等效用晶体管导通，在两个P阱间电荷共用(S202)。其次，存储板110B的选择全局块的选择块的擦除(S204)。在该动作流程中，如图9的情况般，不需要其次进行擦除的块的有无的判定(S102)或邻接的关系的判定(S104)。

图10是本实施例的快闪存储器的擦除动作的一例的时序图，表示擦除存储板110A的全局块A_G_BLK1的块，其次擦除存储板110B的全局块B_G_BLK1的块时的时序图。

首先，在擦除期间1，基于要擦除的块的行地址而行解码器160及行驱动电路200选择存储板110A的全局块A_G_BLK1，且选择其中的块。响应于全局块A_G_BLK1的选择，图8所示的存储板选择用的晶体管SEL_AP导通，用于选择P阱-1的晶体管SEL_AP1导通。除此以外的晶体管全部断开。如表1的偏压条件所示，对选择块的所有字线供给0V，由内部电压产生电路190产生的擦除电压Vers通过晶体管SEL_AP、SEL_AP1、接触线350而供给至P阱-1。优选的是，通过将P阱-1预充电至电源电压Vcc而缩短升压时间。

其次，在电荷共用期间，晶体管SEL_AP断开，继而，等效用晶体管EQ、用于选择存储板110B的P阱-1的晶体管SEL_BP1导通。由此，存储板110A的P阱-1与存储板110B的P阱-1电连接。此时，存储板110A的P阱-1为约20V的擦除电压Vers，存储板110B的P阱-1例如为3.3V等的电源电压Vcc。因此，积累于存储板110A的P阱-1的电荷被放电至存储板110B的P阱-1，所述放电在两个P阱-1的电压大致相等时停止。由电荷共用引起的P阱的电压理想的是1/2Vers，实际上，因放电中的负荷电容等的损耗而为低于1/2Vers的值。

电荷共用期间结束，在下一擦除期间2，用于选择存储板110B的晶体管SEL_BP导通，由内部电压产生电路190产生的擦除电压Vers被供给至P阱-1。施加擦除电压Vers时的P阱-1的电压通过电荷共用而升压，故要施加的擦除电力减少、且升压时间也缩短。另一方面，选择存储板110A的晶体管SEL_AP与选择所述P阱-1的晶体管SEL_AP1被导通固定时间，P阱-1的电荷通过接触线350而放电至内部电压产生电路190直至成为电源电压Vcc为止。

所述实施例中例示了快闪存储器的擦除动作，所述快闪存储器的存储器阵列具有多个存储板，一个存储板包括多个全局块，一个全局块包括多个块，但本发明并不限定于此种存储器阵列的结构。例如，在存储器阵列包括多个块而构成的典型的快闪存储器中，当擦除的块的P阱与下一要擦除的块的P阱处于邻接的关系时，可将积累于擦除的块的P阱的电荷放电至下一要擦除的块的P阱而共用电荷。

其次，对读出动作进行简单说明。在预充电期间，对所选择的全局块的SEL_LBLe供给H电平，对SEL_LBLo供给0V，对所有的全局位线GBL供给预充电电压，对假想电源线VIR_e供给预充电电压，对假想电源线VIR_o供给0V，将选择线SEL_VIRe、SEL_VIRo驱动为H电平固定时间，两根偶数局域位线LBL_e1、LBL_e2被预充电，两根奇数局域位线LBL_o1、LBL_o2被设为0V。其次，将选择线SEL_VIRe、SEL_VIRo驱动为L电平，偶数局域位线LBLe及奇数局域位线LBLo从假想电源线VIR_e、VIR_o分离，预充电期间结束。

在串的选择性放电期间，将选择线DSG驱动为Vcc，位线侧选择晶体管导通，对于选择字线WL及非选择字线WL，供给数据“0”的存储胞元能够导通的电压即通过电压Vpass，对源极线SL供给0V。由此，构成所选择的块的串的存储胞元通过来自偶数局域位线LBLe的电荷而受到充电。其次，将选择字线WL驱动为0V，将选择线SGS由0V驱动为Vcc，源极线侧选择晶体管导通。由此，根据存储胞元的数据的存储状态，串及偶数局域位线LBLe的电荷被放电至源极线SL。如此，在串的放电期间内，在偶数局域位线LBL_e1、LBL_e2中保持与存储胞元的存储状态相应的电荷。

在读出期间，将选择线SEL_e1驱动为H电平。在此期间，晶体管Qe1导通，偶数局域位线LBL_e1连接于全局位线GBL。由于偶数局域位线LBL_e1为0V，因此全局位线GBL的电位也被放电至0V。页面缓冲器/读出电路170检测全局位线GBL的电位或电流，并将其结果保持于锁存电路中。当偶数局域位线LBL_e1的读出结束时，全局位线GBL再次被预充电，将选择线SEL_e2驱动为H电平。在此期间，晶体管Qe2导通，偶数局域位线LBL_e2连接于全局位线GBL。由于偶数局域位线LBL_e2仍保持预充电电压，因此全局位线GBL的电位也几乎不发生变化。页面缓冲器/读出电路170检测全局位线GBL的电位或电流，并将其结果保持于锁存电路中。

其次，对编程动作进行简单说明。在预充电期间，对选择线SEL_LBLe供给H电平的电压，对选择线SEL_LBLo供给0V，页面缓冲器/读出电路170对所有的全局位线GBL供给0V。对假想电源线VIR_e、VIR_o供给预充电电压，选择字线WL及非选择字线WL被驱动为通过电压Vpass，源极线SL被供给Vcc。其次，将选择线SEL_VIRe、SEL_VIRo驱动为H电平，两根偶数局域位线LBL_e1、LBL_e2被预充电，两根奇数局域位线LBL_o1、LBL_o2也被预充电。其次，将选择线SEL_VIRe驱动为L电平，偶数局域位线LBLe从假想电源线VIR_e分离，预充电期间结束。

在串的选择性放电期间，连接于一根全局位线GBL的一个页面缓冲器/读出电路170保持4位量的编程数据。对全局位线GBL设定与最初的位的编程数据相应的电压，继而，将选择线SEL_e1驱动为H电平。由此，偶数局域位线LBL_e1连接于全局位线GBL，偶数局域位线LBL_e1被放电至0V。其次，对全局位线GBL设定与下个位的编程数据相应的电压。其次，将选择线SEL_e2驱动为H电平。由此，晶体管Qe2导通，偶数局域位线LBL_e2连接于全局位线GBL，但偶数局域位线LBL_e1的电压几乎未变化。如此，在偶数局域位线LBL_e1、LBL_e2中保持编程数据。

其次，对于选择字线，施加约15V～20V的编程电压。当对两根偶数局域位线LBL_e1、LBL_e2的选择存储胞元的编程结束时，其次进行对两根奇数局域位线LBL_o1、LBL_o2的编程。

所述实施例中，表示了两根偶数局域位线与两根奇数局域位线共同连接于一根全局位线GBL的结构，但本发明并不限定于此种结构。例如，能够将m根以上(m为3以上的自然数)的偶数局域位线及奇数局域位线共同连接于一根全局位线GBL。例如，若将四根偶数局域位线及四根奇数局域位线连接于一根全局位线，则一根局域位线由八根局域位线所共用。共用的局域位线的数量的增加意味着由这些局域位线所保持的电荷(数据)的数量的增加，通过将多根局域位线高速且分时地连接于全局位线，从而能够进一步实现读出动作及编程动作的高速化。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims

1.一种非易失性半导体存储装置，其特征在于，包括：

存储器阵列，包括多个全局块，一个所述全局块包括多个块，一个所述块包括多个与非串，多个全局块的各个分别形成在阱内；

全局块选择部件，选择多个所述全局块中的任一个全局块；

块选择部件，自由所述全局块选择部件选择的所述全局块内的多个所述块中选择块；以及

擦除部件，擦除由所述块选择部件选择的所述块，

所述擦除部件对所选择的所述全局块的阱施加擦除电压，且对所选择的所述块的字线施加基准电压，

在所述擦除部件对其中一阱的所述块进行擦除后进而对另一阱的所述块进行擦除的情况下，将积累在所述其中一阱的电荷供给至所述另一阱。

2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，所述擦除部件在判定所述其中一阱与所述另一阱是否处于邻接的关系且判定为处于所述邻接的关系时，使所述其中一阱的电荷放电至所述另一阱。

3.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于，所述其中一阱与所述另一阱处于预定的关系。

4.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于，当所述存储器阵列包括多个存储板，各所述存储板包括多个所述全局块时，所述其中一阱与所述另一阱位于相同的所述存储板内。

5.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于，当所述存储器阵列包括多个存储板，各所述存储板包括多个所述全局块时，所述其中一阱与所述另一阱位于不同的所述存储板内。

6.根据权利要求5所述的非易失性半导体存储装置，其特征在于，所述其中一阱与所述另一阱位于不同的所述存储板的相同位置。

7.根据权利要求6所述的非易失性半导体存储装置，其特征在于，所述擦除部件擦除所述其中一阱与所述另一阱的处于所述相同位置的块。

8.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于，所述擦除部件包括连接多个所述阱的所选择的阱间的晶体管，所述擦除部件通过使所述晶体管导通而使所述其中一阱的电荷放电至所述另一阱。

9.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于，所述其中一阱自所述擦除电压放电至正电压，所述另一阱通过电荷共用而自所述正电压升压。

10.一种非易失性半导体存储装置，其特征在于，包括：

存储器阵列，包括多个阱，在各所述阱中形成有包括与非串胞元的块；

块选择部件，选择所述块；以及

擦除部件，擦除所选择的所述块，

所述擦除部件对所选择的所述块的阱施加擦除电压，且对所选择的所述块的字线施加基准电压，

在所述擦除部件对其中一阱的所述块进行擦除后进而对另一阱的所述块进行擦除的情况下，将因所述擦除电压而积累在所述其中一阱的电荷供给至所述另一阱。

11.一种非易失性半导体存储装置的擦除方法，其特征在于，所述非易失性半导体存储装置包括存储器阵列，所述存储器阵列包括多个阱，在各所述阱中形成有包含与非串胞元的块，所述擦除方法包括以下步骤：

对其中一阱施加擦除电压而进行选择块的擦除；

将因所述擦除电压而积累在所述其中一阱的电荷供给至另一阱；以及

对所述另一阱施加所述擦除电压而进行所述选择块的擦除。

12.根据权利要求11所述的非易失性半导体存储装置的擦除方法，其特征在于，所述擦除方法还包括：

判定所述其中一阱与所述另一阱是否处于邻接的关系的步骤，在判定为处于所述邻接的关系的情况下，将所述其中一阱与所述另一阱进行电耦合。