CN101083137A - 非易失性半导体存储装置以及测试它的方法 - Google Patents

Abstract

提供一种检测非易失性半导体存储装置(1)的方法。该非易失性半导体存储装置(1)具有场效应晶体管型的存储单元(10)。该方法包括：(A)使用FN(Fowler－Nordheim)方法对该存储单元(10)执行擦除；(B)在(A)步骤之后，使用FN方法对该存储单元(10)执行回编程。

Description

非易失性半导体存储装置以及测试它的方法

技术领域

本发明涉及一种非易失性半导体存储装置以及测试它的方法。具体地说，本发明涉及一种具有场效应晶体管型的存储单元的非易失性半导体存储装置，以及测试它的方法。

背景技术

已知一种CHE(沟道热电子)方法，作为NOR型闪存存储器的编程方法。根据CHE方法，通过将存储单元漏极附近所产生的热电子注入到浮置栅极中来执行编程。而且，已知一种FN(Fowler-Nordheim)方法，作为闪存存储器的编程/擦除方法。根据FN方法，在阱或源极和控制栅极之间施加高电压，并因此FN电流在该阱或源极和该控制栅极之间流动。由于FN电流，使得电子被注入到该浮置栅极或者电子被从该浮置栅极中抽取出来。

在闪存存储器中，对于包括在一个块中的一组存储单元共同地执行擦除。当执行擦除时，从该浮置栅极中抽取出电子，且因此降低了该存储单元的阈值电压。与擦除有关的一个问题是“过度擦除”。过度擦除是一种现象，即作为擦除操作的结果，该存储单元的阈值电压变为0V或更小(抑制电平，depression level)。由于泄漏电流流过处于抑制状态的存储单元，所以需要解决过度擦除状态。因而，对过度擦除的存储单元执行“回编程(programming back)”。

在日本未审查专利申请JP-2002-25279A中描述了与回编程有关的技术。根据该专利文献中所述的擦除方法，基于FN方法在块单元中执行擦除。更具体的说，该擦除方法包括以下三个阶段。第一阶段：施加第一擦除脉冲，并且将块中的每个存储单元的阈值电压设定为比0大并小于等于与擦除状态相对应的第一预定电压的电压。第二阶段：施加第二擦除脉冲，并且将上述阈值电压进一步减小到等于或小于第二预定电压的电压，该第二预定电压比第一预定电压小。第三阶段：施加回编程脉冲，并且将上述阈值电压增加到比0大的电压。

本申请的发明人已经认可以下几点。通常，包含在闪存存储器的块中的一组存储单元在擦除特性方面具有变化。在它们之中，存在几乎不会被过度擦除的存储单元和易于被过度擦除的存储单元。而且，在制造过程中可以产生缺陷存储单元，其中没有适当地形成期望的结构。所希望的是，在测试阶段中精确地检测出上述易于过度擦除的存储单元和缺陷存储单元。如果仅检测到这种具有缺陷的存储单元，则可以使用冗余块代替包括该检测出的存储单元的块。在那种情况下，不需排除所制造的存储芯片，这提高了产量。

而且，如果没有在测试阶段精确地检测出具有缺陷的存储单元，则该存储芯片会被作为操作缺陷产品而被最终销毁。这会导致产量降低。可选择的是，如果该存储芯片没有被作为操作缺陷产品被销毁，则该存储芯片在实际使用期间会发生故障。这会导致存储芯片的可靠性恶化。在任意一种情况下，重要的是在测试阶段中精确地检测具有缺陷的存储单元。也即，期望一种提高筛选(screening)精确度的技术。

发明内容

在本发明的一个实施例中，提供一种具有场效应晶体管型存储单元的非易失性半导体存储装置。在测试/检查阶段，检查所制造的存储单元的状态，并且检测潜在缺陷存储单元。为了提高缺陷存储单元的检查精确度，关于所有存储单元“加强地”执行基于FN方法的擦除。例如，在测试/检查阶段中以比实际使用的时间更长的时间执行擦除操作。

由于加强擦除，使得易于过度擦除的存储单元被擦除得更深，因此与正常存储单元相比，会变得明显。而且，由于将为FN方法所特有的高电压施加到存储单元较长的时间，所以破坏了具有薄膜缺陷的存储单元。在这种方式下，有可能将具有缺陷的存储单元从正常存储单元中区分出来。

而且，由于加强擦除，使得许多正常存储单元变为抑制(depression)状态。为了检测其中在哪个块中存在具有缺陷的存储单元，有必要使正常存储单元从抑制状态返回到正常状态。而且很明显，为了运送存储芯片，需要解决该抑制状态。因此，在执行加强擦除之后，对所有存储单元执行回编程。

应该注意，事实上不可能使用CHE方法来执行回编程。原因是作为加强擦除的结果许多存储单元处于抑制状态。当许多存储单元处于抑制状态时，泄漏电流从该许多存储单元流到位线。在这种情况下，不再有可能将足够的程序电流应用于回编程靶存储单元。因此，不可能基于CHE方法执行回编程。

因此，根据本发明，在测试/检查阶段期间将“FN方法”应用于回编程中。根据FN方法，不会将程序电压应用到该存储单元的漏极，因此泄漏电流变得不相干。作为基于FN方法的回编程的结果，正常存储单元从抑制状态返回到正常状态。适当地控制基于FN方法的回编程，使易于被过度擦除的存储单元维持在抑制状态。

以这种方式，可以精确地检测上述易于被过度擦除的存储单元和具有薄膜缺陷的存储单元。当精确地检测这种具有薄膜缺陷的存储单元时，可以使用冗余块来代替包括被检测的存储单元的块。结果，可以降低将存储芯片作为操作缺陷产品而销毁的可能性。因此提高了产量。而且，由于除去了潜在缺陷存储单元，所以提高了作为产品的存储芯片的可靠性。

如上所述，根据本发明实施例的非易失性半导体存储装置，在测试模式期间使用FN方法执行加强擦除之后，使用FN方法执行回编程。因此，有可能精确地检测具有缺陷的存储单元。从其它方面考虑，由于提供了通过FN方法执行回编程的模式，所以有可能在测试/检查阶段执行加强擦除而没有约束。由于加强擦除，可以实现高精确度的筛选。

在本发明的第一方面，提供一种非易失性半导体存储装置。该非易失性半导体存储装置包括存储单元和控制电路，该控制电路控制所述存储单元的编程/擦除。响应于表示测试模式的测试信号，所述控制电路使用FN方法执行存储单元的擦除，并进一步通过使用FN方法对所述存储单元执行回编程。

在本发明的第二方面，提供一种非易失性半导体存储装置。该非易失性半导体存储装置具有存储单元和控制电路，该控制电路控制存储单元的编程/擦除。根据操作模式，该控制电路在FN方法和CHE方法之间切换编程方法。

在本发明的第三方面，提供一种测试非易失性半导体存储装置的方法。该方法包括：(A)使用FN方法对该存储单元执行擦除；  (B)在(A)步骤之后，使用FN方法对该存储单元执行回编程。

根据本发明，有可能在测试/检查阶段精确地检测具有缺陷的存储单元。也即，提高了筛选精确度。结果，提高了产量并且也提高了产品的可靠性。

附图说明

结合以下附图，从某些优选实施例的下述描述中可以更加清楚地理解本发明的上述和其它目的、优点和特征，其中：

图1是示出了根据本发明第一实施例的一种非易失性半导体存储装置的结构的方框图；

图2是示出了非易失性存储单元的例子的示意图；

图3是示出了根据第一实施例的阱电位控制电路的结构的电路图；

图4是示出了根据该实施例的擦除操作的流程图；

图5是示出了根据该实施例的CHE程序操作的时序图；

图6是示出了根据该实施例的FN程序操作的时序图；

图7是示出了根据该实施例的测试非易失性半导体存储装置的方法的流程图。

图8是示出了根据本发明第二实施例的非易失性半导体存储装置的结构的方框图；

图9是示出了根据第二实施例的阱电位控制电路的结构的电路图。

具体实施方式

现在，参考示例性实施例描述本发明。本领域技术人员应该认可，使用本发明的教导可以实现许多可选择的实施例，并且本发明不限于为解释而举例说明的实施例。

以下，参考附图描述一种非易失性半导体存储装置以及测试其的方法。例如，根据这些实施例的非易失性半导体存储装置是NOR型闪存存储器。

1.第一实施例

1-1.结构

图1示意地示出了根据本发明第一实施例的非易失性半导体存储装置1的结构。提供非易失性半导体存储装置1具有存储单元阵列2和控制电路4。存储单元阵列(扇区)2包括以阵列形式设置的非易失性存储单元，并且那些存储单元在半导体基底中的阱3上形成。控制电路4控制存储单元的编程和擦除。控制电路4包括阱电位控制电路5，并且该阱电位控制电路5在编程/擦除的时候控制施加到阱3的阱电位。

本实施例的存储单元是场效应晶体管型的非易失性存储单元。例如，该存储单元是层叠型存储单元或具有浮置栅极和控制栅极的栅极分离型存储单元。而且，该存储单元可以是MONOS(金属-ONO-硅)晶体管，该晶体管具有ONO(氧化-氮化-氧化)薄膜作为电荷存储薄膜。图2示出了根据本实施例的存储单元10的例子。在图2中，在P型半导体基底11中形成N阱12，且在N阱12中形成P阱13。在P阱13上穿过隧道绝缘薄膜形成浮置栅极14。在浮置栅极14上穿过绝缘薄膜形成控制栅极15。而且，在浮置栅极14两侧的P阱13中形成源极/漏极扩散层16。

在存储单元10的编程和擦除的时候，图1所示的控制电路4将预定控制栅极电位VCG施加到控制栅极15。N阱12和P阱13对应于图1所示的阱3，并且阱电位控制电路5将该阱电位施加到N阱12和P阱13。特别地，N阱电位VCDNW被施加到N阱12，同时P阱电位VCPW被施加到P阱13。

图3示出了根据本实施例的阱电位控制电路5的电路结构的例子。如图3所示，阱电位控制电路5包括P沟道MOS晶体管(下文称为PMOS)21、N沟道MOS晶体管(下文称为NMOS)22、PMOS23、缓冲器24、以及NMOS 25到27。

PMOS 21和NMOS 22构成反相器，并且擦除信号/AER被输入到反相器。该反相器的输出连接到N阱12，并且也通过PMOS 23连接到P阱13。擦除信号/AER也被输入到PMOS 23的栅极，并且PMOS 23的ON/OFF也由该擦除信号/AER控制。而且，擦除信号/AER也被通过缓冲器24输入到NMOS 25的栅极并且控制NMOS 25的ON/OFF。

NMOS 25的漏极连接到P阱13，并且其源极分别通过NMOS 26和27连接到地和电源。CHE程序信号CHEPR被输入到NMOS 26的栅极，NMOS 26的ON/OFF由该CHE程序信号CHEPR控制。CHE程序信号CHEPR是表示基于CHE方法的编程的信号。另一方面，FN程序信号FNPR被输入到NMOS 27的栅极，NMOS 27的ON/OFF由FN程序信号FNPR来控制。FN程序信号FNPR是表示基于FN方法的编程的信号。

当CHE程序信号CHEPR被激活时，将接地电位作为P阱电位VCPW施加到P阱13。另一方面，当FN程序信号FNPR被激活时，将FN程序信号FNPR作为P阱电位VCPW施加到P阱13。FN程序信号VFNPR是负电位。以这种方式，根据本实施例的阱电位控制电路5被配置以依据程序模式(CHE，FN)将不同的P阱电位VCPW施加到P阱13。

1-2.电位阱

接下来，和前述的图2和图3一起，参考以下时序图解释本实施例的阱电位控制电路5的操作。具体地说，示出了施加到N阱12的N阱电位VCDNW和施加到P阱13的P阱电位VCPW。

(擦除)

图4是示出了擦除操作的时序图。在擦除操作中，擦除信号/AER被激活并且变成低电平。因此，PMOS 21和23导通，同时NMOS 22和25关断。结果，N阱电位VCDNW和P阱电位VCPW从接地电位GND变化为擦除电位VER。擦除电位VER是正电位。也就是说，正擦除电位VER被施加到N阱12和P阱13。此时，预定的负电位VCG被通过控制电路4施加到控制栅极15。因此，在P阱13和浮置栅极14之间施加高电压，且因此FN电流在P阱13和浮置栅极14之间流动。因而，从浮置栅极14中抽取出电子并因此降低了存储单元10的阈值电压。以这种方式，根据FN方法执行擦除。

当擦除信号/AER变回到高电平时，PMOS 21和23关断，同时NMOS 22和25导通。因此，N阱电位VCDNW和P阱电位VCPW返回到接地电位GND，并且完成擦除操作。应该注意，在擦除期间，将FN程序信号FNPR维持在低电平，并且CHE程序信号CHEPR维持在高电平。

(CHE编程)

图5是示出了CHE程序操作的时序图。在CHE程序操作中，擦除信号/AER是高电平，并且NMOS 22和25导通。结果，接地电位GND被作为N阱电位VCDNW施加到N阱12。FN程序信号FNPR是低电平，并且NMOS 27关断。同时，CHE程序信号CHEPR是高电平并且NMOS 26导通。结果，接地电位GND被作为P阱电位VCPW施加到P阱13。控制电路4将预定程序电位分别施加到控制栅极15和存储单元10的漏极。以这种方式，根据CHE方法执行编程。

(FN编程)

图6是示出了FN程序操作的时序图。在FN程序操作中，擦除信号/AER是高电平，并且NMOS 22和25导通。结果，接地电位GND被作为N阱电位VCDNW施加到N阱12。

在FN程序操作中，FN程序信号FNPR被激活并且从低电平变成高电平。同时，CHE程序信号CHEPR从高电平变成低电平。因此，NMOS 27导通，同时NMOS 26关断。结果，P阱电位VCPW从接地电位GND变化为FN程序电位VFNPR。FN程序电位VFNPR是负电位(例如，-9V)。也即，负电位VFNPR被施加到P阱13。此时，预定的正电位VCG(例如，9V)被通过控制电位4施加到控制栅极15。因此，在P阱13和浮置栅极14之间施加高电压，且因此FN电流在P阱13和浮置栅极14之间流动。因此，电子被注入到浮置栅极14内，因此增加了存储单元10的阈值电压。以这种方式，基于FN方法执行编程。

当FN程序信号FNPR变回到低电平时，NMOS 27关断。而且，当CHE程序信号CHEPR变回到高电平时，NMOS 26导通。结果，P阱电位VCPW返回到接地电位GND，并且完成FN程序操作。

如上所述，根据本实施例的阱电位控制电路5具有CHE程序模式和FN程序模式作为程序模式。该程序模式可以在这两个模式之间切换。

1-3.操作

提供如图1所示的控制电路4具有上述电位阱控制电路5。换句话说，控制电路4能够根据操作模式在FN方法和CHE方法之间切换编程方法。操作模式包括在产品运送之前的测试/检查时所使用的“测试模式”和在实际使用中对产品操作时所使用的“正常模式”。以下解释以正常模式和测试模式对控制电路4的操作。

(正常模式)

在正常模式期间进行编程时，操作模式被设定为“正常程序模式”。在正常程序模式中，控制电路4激活CHE程序信号CHEPR并且使用“CHE方法”执行编程。

在正常模式期间进行擦除时，操作模式被设定为“正常擦除模式”。在正常擦除模式中，控制电路4最初激活擦除信号/AER并且使用“FN方法”执行存储单元的擦除。此后，为了设定适当存储单元的阈值电压分布，控制电路4执行回编程。这里，根据“CHE”方法执行在正常擦除模式下的回编程。也就是说，响应于擦除信号/AER，控制电路4使用FN方法执行存储单元的擦除，并且使用CHE方法进一步执行存储单元的回编程。

(测试模式)

测试模式不同于正常模式，并且不是产品使用者实际所使用的模式。测试模式用在测试/检查阶段。在测试/检查阶段，检查所制造的存储单元的状态，并且检测潜在缺陷存储单元。为了提高缺陷存储单元的检测精确度，根据本实施例的控制电路4执行以下所述的特性处理。

图7是示出了根据本实施例的测试/检查方法的流程图。首先，响应于指示测试模式的测试信号，控制电路4激活上述擦除信号/AER并且使用“FN方法”进行擦除。这里，控制电路4对所有存储单元“加强地”执行擦除。例如，控制电路4执行擦除的时间比上述正常擦除模式长。结果，大量存储单元变成抑制状态。换句话说，控制电路4执行足以使存储单元变为抑制状态的加强擦除(步骤S1)。

与正常存储单元比较，由于这种加强擦除，该易于被过度擦除的存储单元被更深地擦除，且因此变得很明显。而且，由于为FN方法所特有的高电压被施加到存储单元一段较长的时间，所以破坏了具有薄膜缺陷的存储单元。以这种方式，有可能将具有缺陷的存储单元从正常存储单元中区分出来。

而且，由于加强擦除，使得许多正常的存储单元变成抑制状态。为了检测在哪块中存在具有缺陷的存储单元，有必要使正常存储单元从抑制状态返回到正常状态。而且显而易见，为了运送该存储芯片，需要解决抑制状态。因此，在执行加强擦除之后，对所有存储单元执行回编程。

这里应该注意，事实上不可能使用CHE方法执行回编程。原因是作为加强擦除的结果，许多存储单元处于抑制状态。当许多存储单元处于抑制状态下时，泄漏电流从许多存储单元流到位线中。在这种情况下，不再有可能将足够的程序电流提供给回编程靶存储单元。因此，不可能基于CHE方法执行回编程。

因此，根据本实施例，在测试/检查阶段期间将“FN方法”应用于回编程。也即，控制电路4在测试模式下使用FN方法执行存储单元的回编程(步骤S2)。根据FN方法，程序电压没有被加到存储单元的漏极，因此泄漏电流变得不相干。作为基于FN方法的回编程的结果，正常存储单元从抑制状态返回到正常状态。适当地控制基于FN方法的回编程，以使易于被过度擦除的存储单元维持在抑制状态。

以这种方式，可以精确地检测上述易于被过度擦除的存储单元和具有薄膜缺陷的存储单元(步骤S3)。当精确地检测这种具有薄膜缺陷的存储单元时，可以使用冗余块来代替包括被检测的缺陷存储单元的块。结果，可以降低将存储芯片作为操作缺陷产品而销毁的可能性。因此提高了产量。而且，由于除去了潜在缺陷存储单元，所以提高了作为产品的存储芯片的可靠性。

如上所述，根据本发明的非易失性半导体存储装置1在测试模式期间使用FN方法执行加强擦除之后，使用FN方法执行回编程。因而，有可能精确地检测具有缺陷的存储单元。换句话说，由于提供了通过FN方法执行回编程的模式，所以有可能在测试/检查阶段执行加强擦除而没有约束。由于加强擦除，可以实现高精确度的筛选。

2.第二实施例

接下来，描述根据本发明第二实施例的非易失性半导体存储装置。在第二实施例中，相同的附图标记表示与第一实施例相同的组成部件，并且适当省略重复描述。

图8示意地示出了根据第二实施例的非易失性半导体存储装置1的结构。提供非易失性半导体装置1具有多个存储单元阵列(扇区)2。多个扇区2分别在多个阱3上形成。每个扇区2包括以阵列形式布置的存储单元10。在图8中，作为例子示出形成在阱3-1上的扇区2-1和形成在阱3-2上的扇区2-2。在相同的扇区列中布置扇区2-1和扇区2-2。

控制电路4关于多个扇区2控制存储单元1 0的编程和擦除。而且，控制电路4包括阱电位控制电路5’并且该阱电位控制电路5’在编程/擦除的时候控制施加到多个阱3的阱电位。具体地说，根据本实施例的阱电位控制电路5’至少在测试模式期间的回编程时将FN程序电位VFNPR加强地施加到多个扇区2。

图9示出了根据本实施例的阱电位控制电路5’的结构的例子。在图9中，NMOS 26和NMOS 27配置程序电位生成电路30。该程序电位生成电路根据CHE程序信号CHEPR和FN程序信号FNPR输出阱电位。更具体地说，当CHE程序信号CHEPR被激活时，程序电位生成电路30输出接地电位GND。另一方面，当激活FN程序信号FNPR时，程序电位生成电路30输出负FN程序电位VFNPR。

在本实施例中，提供程序电位生成电路30用于相同的扇区列中共有的多个扇区2，并且从程序电位生成电路30所输出的阱电位被施加到共有的阱3-1、3-2......。图9中的下标i代表各个扇区2。信号/AREi是输入到扇区2-i(i＝1、2......)的擦除信号/AER。电位VCDNWi和VCPWi分别代表施加到扇区2-i中的N阱12的N阱电位VCDNW和施加到扇区2-i中的P阱13的P阱电位VCPW。

提供图8所示的控制电路4具有上述阱电位控制电路5’。在测试模式中，控制电路4对每个扇区2执行“加强擦除”。例如，在扇区2-1是靶扇区的情况下，控制电路4将负电位施加到靶扇区2-1中的存储单元10的控制栅极15，并且将接地电位施加到其它扇区2中的存储单元10的控制栅极15。而且，控制电路4中的阱电位控制电路5’将正擦除电位VER施加到其上形成有靶扇区2-1的阱3-1。因此，为包含在靶扇区2-1中的存储单元10排他地执行加强擦除。

随后，控制电路4关于靶扇区2-1执行回编程。在回编程的时候，控制电路4将正电位(例如，9V)施加到靶扇区2-1中的存储单元10的控制栅极15，并且将接地电位施加到其它扇区2中的存储单元10的控制栅极15。而且，控制电路4中的阱电位控制电路5’将负FN程序电位VFNPR(例如，-9V)施加到多个共有阱3-1、3-2.....中的各个P阱13。结果，为包含在靶扇区2-1中的存储单元10排他地执行回编程。

根据第二实施例，可以获得与第一实施例相同的效果。而且，可以获得以下额外的效果。在上述实施例中，为了在测试模式期间通过FN方法实现回编程，提供用于产生负FN程序电位VNPR的电路。但是这种用于产生负电位的电路通常需要非常大电平的变换器。根据第二实施例，提供用于输出负FN程序电位VFNPR的程序电位生产电路30用于多个共有扇区2。因此，抑制了电路面积的增加。

显而易见，本发明不限于上述实施例，并且在不脱离本发明的范围和精神的情况下可以作出修改和改变。

Claims (11)

1.一种非易失性半导体存储装置，包括：

场效应晶体管型的存储单元；和

控制电路，其被配置以控制所述存储单元的编程/擦除，

其中，响应于表示测试模式的测试信号，所述控制电路使用FN(Fowler-Nordheim)方法执行所述存储单元的擦除，并进一步使用FN方法执行所述存储单元的回编程。

2.如权利要求1所述的非易失性半导体存储装置，

其中，响应于表示不同于所述测试模式的正常擦除模式的擦除信号，所述控制电路使用FN方法执行所述存储单元的擦除，并进一步使用CHE(沟道热电子)方法执行所述存储单元的回编程。

3.如权利要求2所述的非易失性半导体存储装置，

其中，所述控制电路在所述测试模式中执行所述擦除的时间比在所述正常擦除模式中的所述擦除时间长。

4.如权利要1所述的非易失性半导体存储装置，

其中在所述测试模式中，所述控制电路执行所述擦除直到所述存储单元变成抑制状态。

5.如权利要1所述的非易失性半导体存储装置，

其中，在阱上形成所述存储单元，

其中，在所述测试模式期间的所述回编程中，所述控制电路将正电位施加到所述存储单元的控制栅极并且将负电位施加到所述阱。

6.如权利要1所述的非易失性半导体存储装置，

进一步包括分别在多个阱上形成的多个扇区，

其中所述多个扇区的每一个包括所述存储单元，

其中在所述测试模式期间的所述回编程中，所述控制电路将正电位施加到所述多个扇区中的靶扇区中所包含的所述存储单元的控制栅极，并且将负电位施加到共有的所述多个阱。

7.一种非易失性半导体存储装置，包括：

场效应晶体管型的存储单元；和

控制电路，其被配置以控制所述存储单元的编程/擦除，

其中所述控制单元根据操作模式，在FN(Fowler-Nordheim)方法和CHE(沟道热电子)方法之间切换所述编程方法。

8.一种测试非易失性半导体存储装置的方法，该非易失性半导体存储装置包括场效应晶体管型的存储单元，该方法包括：

(A)使用FN(Fowler-Nordheim)方法对该存储单元执行擦除；

(B)在所述(A)步骤之后，使用FN方法对该存储单元执行回编程。

9.如权利要求8所述的方法，

其中执行所述(A)步骤，直到所述存储单元变为抑制状态。

10.如权利要8所述的方法，

其中所述存储单元形成在阱上，

其中在所述(B)步骤中，正电位被施加到所述存储单元的控制栅极，并且负电位被施加到所述阱。

11.如权利要求8所述的方法，

其中，为所述非易失性半导体存储装置提供有多个扇区，该多个扇区分别形成在多个阱上，并且所述多个扇区的每一个包括所述存储单元，

其中在所述(B)步骤中，正电位被施加到所述多个扇区中的靶扇区所包含的所述存储单元的控制栅极，并且负电位被施加到共有的所述多个阱。

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