JP2000322893A

JP2000322893A - 不揮発性半導体記憶装置

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Publication number: JP2000322893A
Application number: JP13099099A
Authority: JP
Inventors: Shoichi Tanno; 昭一丹野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-05-12
Filing date: 1999-05-12
Publication date: 2000-11-24
Anticipated expiration: 2019-05-12
Also published as: JP3580726B2

Abstract

(57)【要約】【課題】低消費電力の消去ベリファイ動作が可能な不
揮発性半導体記憶装置を提供する。【解決手段】消去時、ブロック選択回路６により選択
されたブロック５において、行選択回路３は、すべての
ワード線ＷＬに１０Ｖ印加し、列選択回路４は、すべて
のビット線ＢＬに−８Ｖを印加し、メモリセルＭのウェ
ル１に−８Ｖ印加する。この消去動作後の消去ベリファ
イ時に、行選択回路３は、選択された所定のワード線Ｗ
Ｌに３Ｖ印加し、列選択回路４は、選択された所定のビ
ット線ＢＬのソース側に１Ｖ、ドレイン側に０Ｖを印加
する。この際、メモリセルＭのウェル１に消去動作で印
加した−８Ｖを、別途設けたウェル１と同程度の容量を
もつ補助キャパシタ８へチャージする。そして、次の消
去動作で、通常チャージする電源７と同時に、この補助
キャパシタ８からメモリセルＭのウェル１に−８Ｖを供
給することで、電源７からのチャージは減少でき、消費
電力が低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に消去ベリファイ機能を有する不揮発
性半導体記憶装置に関する。

【０００２】

【従来の技術】近年の不揮発性半導体記憶装置の進歩は
著しく、低消費電力化が進んでいる。その不揮発性半導
体記憶装置の一例が、IEEE Technical Dig.of IEDM,pp.
921,1994に記載されている。

【０００３】図５は、従来の不揮発性半導体記憶装置の
要部ブロック図である。１は、ウェルで、２は、データ
を記憶する複数のメモリセルがウェル１内にマトリクス
状に形成されたメインアレイ、３は、マトリクス状のメ
モリアレイの行を選択する行選択回路、４は、マトリク
ス状のメモリアレイの列を選択する列選択回路、５（５
−１〜５−ｋ）は、それぞれ前記１〜４の構成要素を備
えたブロックである。６は、前記ブロック５のうち、所
定のブロックを選択するブロック選択回路、７は、ブロ
ック５（５−１〜５−ｋ）のウェル１に電位を印加する
電源である。

【０００４】図６は、図５におけるブロック５の内部構
成図である。ウェル１内には、メモリセルＭ（Ｍ00，Ｍ
10，…，Ｍnm）が、（ｎ＋１）行（ｍ＋１）列のマトリ
クス状に形成されている。メモリセル（Ｍij）のソース
電圧は、ビット線ＢＬjから供給され、ドレイン電圧
は、ビット線ＭＢＬj+1から供給される。

【０００５】そして、ゲート電位は、ワード線ＷＬ（Ｗ
Ｌ0〜ＷＬn）から供給される。ワード線ＷＬ0〜ＷＬn
は、行選択回路３により選択可能であり、ビット線ＢＬ
（ＢＬ0〜ＢＬm）については、ブロック選択回路６から
のＳＧ０で選択された所定のブロックのトランジスタＴ
（Ｔ00〜Ｔ0m）により、メモリセルＭ（Ｍ00〜Ｍnm）の
ソースに、ビット線ＢＬ（ＢＬ0〜ＢＬm）の電圧が印加
されることで選択される。また、ウェル１は、１ブロッ
クで共通になっている。１ブロックのメモリアレイ構成
は、（ｎ＋１）本のワード線ＷＬ0〜ＷＬn，（ｍ＋１）
本のビット線ＢＬ0〜ＢＬmで選択される（ｎ＋１）×
（ｍ＋１）個のメモリセルＭ00〜Ｍnmからなっている。
そして、メモリセルＭ（Ｍ00〜Ｍnm）のビット線ＢＬ
（ＢＬ0〜ＢＬm）方向に、データラッチ兼センス回路１
１及び出力バッファ１２が接続されている。図７乃至図
９は、不揮発性半導体記憶装置の消去（イレイス）、書
き込み（プログラム）、及び消去確認（消去ベリファ
イ）の各動作原理を説明する図である。図７は、不揮発
性半導体記憶装置のメモリセルの消去動作現象を説明す
る図である。メモリセルのデータの消去は、すなわちメ
モリセルの閾値を高くする動作においては、ウェル（Ｗ
ＥＬＬ）の電位（−８Ｖ）と、ソースの電位（−８Ｖ）
と、ドレインの電位（−８Ｖ）と、ゲートの電位（１０
Ｖ）で作られる電位差（１８Ｖ）によって、浮遊ゲート
（ＦＧ）に電子が注入されることにより行われる。

【０００６】図８は、メモリセルの消去後の消去ベリフ
ァイ動作の現象を説明する図である。消去ベリファイ動
作は、ウェル（ＷＥＬＬ）の電位（０Ｖ）と、ソース電
位（１Ｖ）と、ドレイン電位（０Ｖ）と、ゲートの電位
（３Ｖ）により、消去が不十分でメモリセルの閾値が十
分に高くなっていないと、ソース−ドレイン間にチャネ
ルが形成され電流が流れることで消去不十分と判断さ
れ、さらに消去動作に入り、消去完了まで、これが繰り
返される。

【０００７】図９は、メモリセルの書き込み動作時の現
象を説明する図である。書き込み動作は、ウェル（ＷＥ
ＬＬ）の電位（０Ｖ）と、ソースの電位（５Ｖ）と、ド
レインの電位（フロート）と、ゲートの電位（−９Ｖ）
により形成される電位差（１４Ｖ）によって、浮遊ゲー
トＦＧからソースに電子が引き抜かれることにより行わ
れる。

【０００８】図１０は、この従来の不揮発性半導体記憶
装置の消去動作と消去ベリファイ動作における各部電位
のタイミングチャートである。メモリセルのデータ消去
時、すなわちメモリセルの閾値を高くする動作において
は、ウェルの電位（−８Ｖ）、ソースの電位（−８
Ｖ）、ドレインの電位（−８Ｖ）、ゲートの電位（１０
Ｖ）がそれぞれ印加され、これらの電位で作られる電位
差（１８Ｖ）により、浮遊ゲート（ＦＧ）に電子が注入
され、データが消去される。消去ベリファイ時には、ウ
ェルの電位（０Ｖ）、ソース電位（１Ｖ）、ドレイン電
位（０Ｖ）、ゲートの電位（３Ｖ）が印加されるが、メ
モリセルの閾値が十分に高くないとチャネルが形成さ
れ、ソース−ドレイン間に電流が流れ、この電流を検出
することで消去不十分と判断され、さらに消去動作に入
り、消去完了まで、これが繰り返される。

【０００９】

【発明が解決しようとする課題】ところで、近年の不揮
発性半導体記憶装置では、携帯用デバイスの進化など
で、低消費電力化が一層要求されてきており、上記従来
技術では、消去不十分と判断された時、ウェルの電位
は、−８Ｖ（消去時）と０Ｖ（消去ベリファイ時）を繰
り返し電源から供給することになるため、消費電力が大
きくなるという問題があった。本発明の目的は、消費電
力を押さえることが出来る消去ベリファイ動作が可能な
不揮発性半導体記憶装置を提供することにある。

【００１０】

【課題を解決するための手段】請求項１の発明の不揮発
性半導体記憶装置は、ウェル内に、データを記憶する複
数のメモリセルがマトリクス状に形成された複数の消去
ブロックを構成するメモリセルアレイと、前記メモリセ
ルアレイのビット線を選択する列選択手段と、前記メモ
リセルアレイのビット線方向に設けられたセンス動作及
び書換え動作を行うデータラッチ兼センス手段と、前記
メモリセルアレイのワード線を選択する行選択手段と、
前記ウェルに接続された補助キャパシタからなり、選択
された前記メモリセルにデータを書き込む第１の動作
と、選択された前記消去ブロックを消去する第２の動作
と、前記消去動作後のメモリセルの消去確認する第３の
消去ベリファイ動作の各機能を備え、最初の消去動作で
供給した前記メモリセルのウェル電圧を一旦、前記補助
キャパシタへ格納し、２度目以降の消去動作時には、前
記補助キャパシタからもウェル電圧の補助供給を行うよ
うにしたものである。

【００１１】請求項２の発明は、請求項１記載の不揮発
性半導体記憶装置における前記メモリセルアレイを、Ｅ
ＥＰＲＯＭのメモリセルアレイとしたものである。請求
項３の発明は、請求項１記載の不揮発性半導体記憶装置
における前記消去ブロックを、各ブロック毎にウェルが
形成されているようにしたものである。請求項４の発明
は、請求項１記載の不揮発性半導体記憶装置において、
複数の前記消去ブロックのうち、所定のブロックを選択
するためのブロック選択回路を、さらに設けたものであ
る。請求項５の発明は、請求項１記載の不揮発性半導体
記憶装置において、前記ウェルと前記補助キャパシタと
の間に、スイッチングトランジスタを設けたものであ
る。

【００１２】

【発明の実施の形態】（実施例）図１は、本発明の不揮
発性半導体記憶装置の一実施例を示すブロック図であ
る。なお、図５における従来の不揮発性半導体記憶装置
の構成要素と共通のものは同じ符号を付してある。本実
施例は、ウェル１，メインアレイ２、行選択回路３、列
選択回路４、ブロック５、ブロック選択回路６、電源７
は、従来の不揮発性半導体記憶装置と同じで、さらに補
助キャパシタ８を付加し、ウェル１と電源７の間に、ス
イッチングトランジスタ（ＳＴ）９、ウェル１と前記補
助キャパシタ８との間に、スイッチングトランジスタ
（ＳＴ）１０を設けた点が相違している。スイッチング
トランジスタ（ＳＴ）９は、消去時にウェルの電圧を−
８Ｖにするためのものであり、スイッチングトランジス
タ（ＳＴ）１０は、消去終了後、ウェル１の電圧を補助
キャパシタ８に格納するためのスイッチングトランジス
タである。図２は、補助キャパシタ８近傍の回路図であ
る。また、本実施例のブロック５内のメモリセルのメイ
ンアレイ２の構成は、図６に記載されたものと同一であ
る。

【００１３】図３は、本実施例に係る不揮発性半導体記
憶装置の動作時に印加される電圧の大きさを示し、図４
は、その時に印加される電圧のタイムチャート図であ
る。次に、図３及び図４を参照して、本実施例に係る不
揮発性半導体記憶装置の動作について説明する。まず、
メモリセルの消去について、選択されるメモリセルＭ
は、１ブロック分であり、ブロック選択回路６によって
選択されたブロック５におけるすべてのワード線ＷＬ
（ＷＬ0〜ＷＬn）が、行選択回路３により選択され、ビ
ット線の選択についても、すべてのビット線ＢＬ（ＢＬ
0〜ＢＬm）が、列選択回路４により選択され、ウェル１
には、電源７からウェル電圧Ｖwell（＝Ｖers）が印加
される。

【００１４】このとき印加される各電圧は、図３に示す
ように、ワード線ＷＬ（ＷＬ0〜ＷＬm）には、１０Ｖが
印加され、ビット線ＢＬ（ＢＬ0〜ＢＬn）、及びウェル
１には、−８Ｖが印加される。これにより、メモリセル
の浮遊ゲートＦＧには、ワード線ＷＬ（ＷＬ0〜ＷＬm）
とビット線ＢＬ（ＢＬ0〜ＢＬn）、ウェル１間で、１０Ｖ−（−８Ｖ）＝１８Ｖの電位差が生じ、電子が浮遊ゲートＦＧに注入され、閾
値が上昇することで消去となる。

【００１５】この消去動作後、スイッチングトランジス
タ９をＯＦＦ(eraseset＝Ｌ)とし、スイッチングトラン
ジスタ１０をＯＮ（eraseset２＝Ｈ）として、消去時に
ウェル１にチャージした−８Ｖの電荷をディスチャージ
し、補助キャパシタ８にチャージする。このとき、ウェ
ルの電圧Ｖwellと補助キャパシタ８にチャージされる電
圧Ｖcは、図４の示すごとく−８（Ｖ）になる。−８
（Ｖ）は、前記消去時に、ウェル１にチャージされた電
荷が、補助キャパシタ８へ流れ、平衡する電圧である。

【００１６】その後、スイッチングトランジスタ９をＯ
Ｎ（eraseset１＝Ｈ）、スイッチングトランジスタ１０
をＯＦＦ（eraseset２＝Ｌ）して、ウェル１に、電源７
から消去ベリファイ動作の０Ｖを供給する。メモリセル
Ｍの消去ベリファイは、前記消去後に、ワード線ＷＬ
（ＷＬ0〜ＷＬn）毎に行う。選択されたワード線ＷＬi
には、図３に示すように、３Ｖが印加される。図４に例
示するように、例えば、ワード線ＷＬ0が選択されたと
きは、メモリセルＭ00のビット線ＢＬ0には１Ｖ、ビッ
ト線ＢＬ1には０Ｖが印加され、ウェル１には０Ｖが印
加される。

【００１７】消去動作後、メモリセルＭ00の閾値が、充
分に高くなっているとき、すなわち消去完了の場合に
は、メモリセルＭ00には、チャネルが形成されないの
で、電流が流れず、これが、図６のデータラッチ兼セン
ス回路１１のセンス回路部で検知される。そして、消去
動作後、メモリセルＭ00の閾値が、充分に高くなってい
ないとき、すなわち消去不十分の場合には、メモリセル
Ｍ00のソース−ドレイン間には、チャネルが形成され、
電流が流れる。これが、前記センス回路部で検知される
と、再び消去の動作に入る。

【００１８】この２度目の消去に入る際、ウェル１に供
給する電圧は、図４のタイムチャートで示すとおり、ま
ず、スイッチングトランジスタ９をＯＦＦ（eraseset１
＝Ｌ）、スイッチングトランジスタ１０をＯＮ（erases
et２＝Ｈ）として、補助キャパシタ８よりチャージを行
う。そのとき、前記１度目の消去後に補助キャパシタ８
に蓄えられた電荷が、再びウェル１にチャージされ、ウ
ェル１の電圧（Ｖwell）は、補助キャパシタ８の電圧
（Ｖc）−８（Ｖ）に向かって減少する。

【００１９】その際、電荷量が、補助キャパシタ８の容
量分だけ少なくなるため、ウェルの電圧（Ｖwell）は、
図４に示されるように−８Ｖには到達しない。その後、
スイッチングトランジスタ９をＯＮ（eraseset１＝
Ｈ）、スイッチングトランジスタ１０をＯＦＦ（erases
et２＝Ｌ）として、電源７より、ウェル１の電圧（Ｖwe
ll）が−８Ｖとなるのに必要な不足分をチャージする。
これは、データラッチ兼センス回路１１のセンス回路部
で消去完了の検知がされるまで繰り返される。このよう
に複数回、これらの動作を繰り返す際に、前記補助キャ
パシタ８からのチャージの分だけ、ウェル１に供給する
電源７からの消費電力を抑えることが出来る。

【００２０】また、上記実施例では、不揮発性半導体記
憶装置としてＥＥＰＲＯＭについて説明したが、これに
限らず、あらゆるメモリにこの発明を適用してもよいこ
とは明らかである。

【００２１】

【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、消去時、ワード線を選択する行選択回路は、すべて
のワード線を選択し、１０Ｖの電圧を印加し、ビット線
を選択する列選択回路は、すべてのビット線を選択し、
−８Ｖを印加し、メモリセルのウェルには−８Ｖ印加す
る。そして、この消去動作後の消去ベリファイ時に、行
選択回路は、選択された所定のワード線に３Ｖ印加し、
列選択回路は、選択された所定のビット線のソース側に
１Ｖ、ドレイン側に０Ｖを印加する。この際、メモリセ
ルのウェルには前記消去動作で印加した−８Ｖを別途設
けた補助キャパシタへチャージする。この補助キャパシ
タは、上記メモリセルのウェルと同程度の容量のものと
することで、チャージする電荷量は両分される。そし
て、次の消去動作で、通常チャージする電源と同時に、
この補助キャパシタからメモリセルのウェルに−８Ｖを
供給することで電源からのチャージは減少できる。

【００２２】以上のとおり、消去ベリファイ動作におい
て、複数回にわたる消去時、一度目の消去で、ワード線
を選択する行選択回路は、すべてのワード線に１０Ｖを
印加し、ビット線を選択する列選択回路は、すべてのビ
ット線に−８Ｖを印加し、メモリセルのウェルには−８
Ｖを印加し、そのウェルに供給した電圧をウェルに接続
した補助キャパシタへ保持しておき、２度目からの消去
において、この補助キャパシタからウェルへの印加を行
うことで、電源からの印加による消費電力が低減でき
る。

【００２３】また、不揮発性半導体記憶装置におけるメ
モリセルアレイが電気的書換え可能なフラッシュメモリ
の場合、書換え回数が増加すると酸化膜の劣化などで、
消去時の閾値は、期待値よりずれる可能性が高まり、消
去ベリファイ動作が増えるので、本発明を適用すること
によって、消費電力の低減がさらに有効となる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置の一実施例の
ブロック図である。

【図２】図１における補助キャパシタ近傍の回路図であ
る。

【図３】図１における不揮発性半導体記憶装置の各動作
時にメモリセルに印加される電圧の大きさを示した図で
ある。

【図４】図１における不揮発性半導体記憶装置の動作時
の各部の電圧のタイムチャート図である。

【図５】従来の不揮発性半導体記憶装置の概要を示すブ
ロック図である。

【図６】図５におけるブロックの内部構成を示す図であ
る。

【図７】不揮発性半導体記憶装置のメモリセルの消去動
作時の状態を示す図である。

【図８】不揮発性半導体記憶装置のメモリセルの消去ベ
リファイ動作時の状態を示す図である。

【図９】不揮発性半導体記憶装置のメモリセルの書き込
み動作時の状態を示す図である。

【図１０】図５の不揮発性半導体記憶装置の動作時の各
部の電圧のタイムチャート図である。

【符号の説明】

１…ウェル、２…メインアレイ、３…行選択回路、４…
列選択回路、５−１〜５−ｋ…ブロック、６…ブロック
選択回路、７…電源、８…補助キャパシタ、９，１０…
スイッチングトランジスタ、１１…データラッチ兼セン
ス回路、１２…出力バッファ。

Claims

【特許請求の範囲】

【請求項１】ウェル内に、データを記憶する複数のメ
モリセルがマトリクス状に形成された複数の消去ブロッ
クを構成するメモリセルアレイと、前記メモリセルアレ
イのビット線を選択する列選択手段と、前記メモリセル
アレイのビット線方向に設けられたセンス動作及び書換
え動作を行うデータラッチ兼センス手段と、前記メモリ
セルアレイのワード線を選択する行選択手段と、前記ウ
ェルに接続された補助キャパシタからなり、選択された
前記メモリセルにデータを書き込む第１の動作と、選択
された前記消去ブロックを消去する第２の動作と、前記
消去動作後のメモリセルの消去確認する第３の消去ベリ
ファイ動作の各機能を備え、最初の消去動作で供給した
前記メモリセルのウェル電圧を一旦、前記補助キャパシ
タへ格納し、２度目以降の消去動作時には、前記補助キ
ャパシタからもウェル電圧の補助供給を行うことを特徴
とする不揮発性半導体記憶装置。
【請求項２】前記メモリセルアレイが、ＥＥＰＲＯＭ
のメモリセルアレイであることを特徴とする請求項１に
記載の不揮発性半導体記憶装置。
【請求項３】前記消去ブロックは、各ブロック毎にウ
ェルが形成されていることを特徴とする請求項１記載の
不揮発性半導体記憶装置。
【請求項４】複数の前記消去ブロックのうち、所定の
ブロックを選択するためのブロック選択回路を、さらに
備えていることを特徴とする請求項１記載の不揮発性半
導体記憶装置。
【請求項５】前記ウェルと前記補助キャパシタとの間
に、スイッチングトランジスタを設けたことを特徴とす
る請求項１記載の不揮発性半導体記憶装置。