TW201717204A

TW201717204A - 非揮發性半導體儲存裝置及其抹除方法

Info

Publication number: TW201717204A
Application number: TW105104367A
Authority: TW
Inventors: 王炳堯
Original assignee: 華邦電子股份有限公司
Priority date: 2015-11-10
Filing date: 2016-02-15
Publication date: 2017-05-16
Also published as: US9786376B2; KR20170054969A; KR101767228B1; JP2017091595A; JP6027665B1; US20170133094A1; CN106683700B; CN106683700A; TWI596615B

Abstract

本發明提供一種實現低功耗化的非揮發性半導體儲存裝置及其抹除方法。本發明的快閃記憶體包含形成有NAND型串的記憶體陣列。記憶體陣列包含多個全域塊，一個全域塊包含多個塊，一個塊包含多個NAND型串。當對所選擇的全域塊進行選擇塊的抹除後，下一選擇塊處於鄰接的關係時，將蓄積於其中一P阱上的電荷放電至另一P阱後進行下一選擇塊的抹除。由此在鄰接的P阱間共用電荷而實現低功耗化。

Description

非揮發性半導體儲存裝置及其抹除方法

本發明涉及一種非揮發性半導體儲存裝置，尤其涉及一種具有反及（NAND）型串（string）的儲存裝置的抹除方法。

快閃記憶體作為記憶元件而被廣泛用於數位相機、智慧手機等電子設備。在此類市場中，對於快閃記憶體進一步要求小型化、大容量化，且要求高速化、低功耗化。

NAND型快閃記憶體具備配置有多個塊的記憶體陣列，所述塊是將多個NAND串沿行方向配置而成。NAND串是包含串聯連接的多個儲存胞元與連接於其兩端的選擇電晶體而構成，其中一個端部經由位元線側選擇電晶體而連接於位元線，另一個端部經由源極線側選擇電晶體而連接於源極線。

在NAND型快閃記憶體中，以塊為單位來進行資料抹除。此時，將所選擇的塊的字元線設為0 V或低於P阱的電壓，對形成儲存胞元陣列的P阱施加長條型的正電壓的抹除脈衝，施加抹除脈衝後，P阱的電位恢復到0 V。在抹除後，通過校驗（verify）讀出，而判定選擇塊內的儲存胞元的閾值是否成為某值以下。若塊內的所有胞元的閾值為某值以下，則抹除動作完成，但若有一部分胞元的閾值為某值以上，則再次施加抹除脈衝PS，並再次進行校驗讀出（例如日本專利特開2012-027979號公報)。

今後，隨著物聯網等的普及，產生電子設備的電力消耗的抑制、及電子設備間的高速資料通信的必要性。伴隨于此，對於搭載於電子設備中的快閃記憶體，也進一步要求低功耗化。

本發明的目的在於提供一種實現低功耗化的非揮發性半導體儲存裝置。

本發明的非揮發性半導體儲存裝置包括：記憶體陣列，包含多個全域塊，一個全域塊包含多個塊，一個塊包含多個NAND型串，多個全域塊的各個分別形成於阱內；全域塊選擇部件，選擇多個全域塊中的任一個全域塊；塊選擇部件，自由所述全域塊選擇部件選擇的全域塊內的多個塊中選擇塊；以及抹除部件，抹除由所述塊選擇部件選擇的塊，所述抹除部件對所選擇的全域塊的阱施加抹除電壓，且對所選擇的塊的字元線施加基準電壓，並且在所述抹除部件對其中一阱的塊進行抹除後進而對另一阱的塊進行抹除的情況下，將蓄積於其中一阱的電荷供給至另一阱。

優選的是，所述抹除部件在判定所述其中一阱與所述另一阱是否處於鄰接的關係且判定為處於鄰接的關係時，使所述其中一阱的電荷放電至所述另一阱。優選的是，所述其中一阱與所述另一阱處於預定的關係。優選的是，當所述記憶體陣列包含多個記憶板（memory plane），各記憶板包含多個全域塊時，所述其中一阱與所述另一阱位於相同的記憶板內。優選的是，當所述記憶體陣列包含多個記憶板，各記憶板包含多個全域塊時，所述其中一阱與所述另一阱位於不同的記憶板內。優選的是，所述其中一阱與所述另一阱位於不同的記憶板的相同位置。優選的是，所述抹除部件抹除所述其中一阱與所述另一阱處於相同位置的塊。優選的是，所述抹除部件包含連接多個阱的所選擇的阱間的電晶體，所述抹除部件通過使所述電晶體導通而使所述其中一阱的電荷放電至所述另一阱。優選的是，所述其中一阱自抹除電壓放電至正電壓，所述另一阱通過電荷共用而自所述正電壓升壓。

本發明的非揮發性半導體儲存裝置包括：記憶體陣列，包含多個阱，在各阱中形成有包含NAND型串胞元的塊；塊選擇部件，選擇塊；以及抹除部件，抹除所選擇的塊，所述抹除部件對所選擇的塊的阱施加抹除電壓，且對所選擇的塊的字元線施加基準電壓，並且在所述抹除部件對其中一阱的塊進行抹除後進而對另一阱的塊進行抹除的情況下，將因所述抹除電壓而蓄積於其中一阱的電荷供給至另一阱。

本發明的抹除方法為非揮發性半導體儲存裝置的抹除方法，所述非揮發性半導體儲存裝置包括記憶體陣列，其包含多個阱，在各阱中形成有包含NAND型串胞元的塊，所述抹除方法包括以下步驟：對其中一阱施加抹除電壓而進行選擇塊的抹除；將因所述抹除電壓而蓄積於所述其中一阱的電荷供給至另一阱；以及對所述另一阱施加抹除電壓而進行選擇塊的抹除。優選的是，抹除方法還包括判定所述其中一阱與所述另一阱是否處於鄰接的關係的步驟，在判定為處於鄰接的關係的情況下，將所述其中一阱與所述另一阱進行電耦合。

根據本發明，在對其中一阱的塊進行抹除後對另一阱的塊進行抹除的情況下，將因所述抹除電壓而蓄積於其中一阱的電荷供給至另一阱，故可將施加至其中一阱的抹除電壓有效地用於另一阱，因此可實現功耗的削減。

以下，參照圖式來詳細說明本發明的實施方式。另外，應留意的是，圖式中，為了便於理解而強調表示了各部分，與實際元件的比例並不相同。

圖1是表示本發明的實施例的NAND型的快閃記憶體的結構的方塊圖。本實施例的快閃記憶體100構成為包括：記憶體陣列110，形成有排列成矩陣狀的多個儲存胞元；輸入/輸出緩衝器120，連接於外部輸入/輸出端子I/O，保持輸入/輸出資料；位址暫存器130，接收來自輸入/輸出緩衝器120的位址資料；資料暫存器140，保持輸入/輸出的資料；控制器150，供給控制信號C1、C2、…Cn，該控制信號C1、C2、…Cn是基於來自輸入/輸出緩衝器120的命令資料及外部控制信號（未圖示的晶片致能（chip enable）或位址鎖存致能等）來控制各部；列解碼器160，對來自位址暫存器130的列位址資訊Ax進行解碼，並基於解碼結果來進行全域塊、塊、字元線等的選擇；頁面緩衝器/讀出電路170，保持經由位元線而讀出的資料，或者經由位元線來保持編程資料等；行選擇電路180，對來自位址暫存器130的行位址資訊Ay進行解碼，並基於該解碼結果來進行位元線的選擇等；以及內部電壓產生電路190，生成資料的讀出、編程及抹除等所需的電壓（編程電壓Vpgm、通過電壓Vpass、讀出電壓Vread、抹除電壓Vers等）。

圖2表示記憶體陣列110的詳細情況。本實施例的記憶體陣列110被分割成兩個儲存體（memory bank）或記憶板110A、110B。記憶板110A耦合於列驅動電路200A，記憶板110B耦合於列驅動電路200B，列解碼器160共同耦合於兩個記憶板110A、110B。而且，圖示例中，在記憶板110A的上端側配置有頁面緩衝器/讀出電路170A，在記憶板110B的上端側配置有頁面緩衝器/讀出電路170B，但頁面緩衝器/讀出電路170A、170B也可配置在記憶板110A、110B的下端側。

記憶板110A包含沿行方向配置的多個全域塊GBLK，同樣，記憶板110B也包含沿行方向配置的多個全域塊GBLK。一個全域塊GBLK進而包含多個塊。圖示例中，一個記憶板110A（110B）沿行方向包含8個全域塊GBLK，一個全域塊GBLK進而包含128個塊BLK。

在一個塊BLK中，如圖3所示，形成有多個NAND串。一個NAND串具有：多個串聯連接的儲存胞元、連接於儲存胞元的其中一個端部的源極線側選擇電晶體、及連接於儲存胞元的另一個端部的位元線側選擇電晶體。圖示例中，一個NAND串包含串聯連接的64個儲存胞元。即，一個塊包含64頁面×p位元。

典型的是，儲存胞元具有金屬氧化物半導體（Metal Oxide Semiconductor，MOS）結構，該MOS結構包括：作為N型擴散區域的源極/汲極，形成在P阱內；穿隧氧化膜，形成在源極/汲極間的通道上；浮動閘極（floating gate）（電荷蓄積層），形成在穿隧氧化膜上；以及控制閘極，經由介電質膜而形成在浮動閘極上。當在浮動閘極中未蓄積電荷時，即寫入有資料“1”時，閾值處於負狀態，儲存胞元為常通（normally on）。當浮動閘極中蓄積有電子時，即寫入有資料“0”時，閾值轉變（shift）為正，儲存胞元為常斷（normally off）。

圖4是表示全域塊的概略結構的平面圖。如上所述，一個記憶板110A（110B）包含沿行方向排列的8個全域塊G_BLK1～G_BLK8。一個全域塊除了沿行方向排列的128個塊以外，還包含第1開關電路部220與第2開關電路部230。第1開關電路部220配置在全域塊的上端側，第2開關電路部230配置在其下端側，在第1開關電路部220與第2開關電路部230之間配置128個塊。在多個全域塊G_BLK1～G_BLK8上方，形成有n位的全域位元線GBL，全域位元線GBL1～GBLn的各個由8個全域塊G_BLK1～G_BLK8共用，且經由接觸部（contact）而電連接於各全域塊的第1開關電路部220及第2開關電路部230。

其次，圖5表示第1開關電路部220及第2開關電路部230的詳細情況。該圖5中，作為一部分結構，例示了第i個全域塊G_BLKi、在其上方延伸的第i根全域位元線GBLi、及第i+1根全域位元線GBLi+1。與全域位元線GBLi相關的結構和與全域位元線GBLi+1相關的結構相同，因此，以下對全域位元線GBLi進行說明。

全域塊G_BLKi沿行方向包含128個塊，一個塊如圖3所示，包含64 WL×p位元的儲存胞元，對一根字元線WL分配有偶數與奇數的2頁面，因此一個塊具有128頁面。各塊的各NAND串經由沿行方向延伸的各局域位元線LBL而耦合。一根局域位元線LBL由128個塊共用。此處，在以偶數與奇數來區別局域位元線的情況下，用LBL_e來表示偶數局域位元線，用LBL_o來表示奇數局域位元線。

本例中，一根全域位元線GBLi選擇性地連接於兩根偶數局域位元線LBL_e與兩根奇數局域位元線LBL_o，換言之，一根全域位元線由四根局域位元線共用。在各全域位元線GBL上，連接有頁面緩衝器/讀出電路170。例如，當全域位元線GBL為n根時，n個頁面緩衝器/讀出電路170連接於全域位元線GBL。此處雖未圖示，但一個頁面緩衝器/讀出電路170具備與由一根全域位元線GBL所共用的局域位元線的數量（圖5的示例中為四根）對應的鎖存電路，四個鎖存電路分別保持經由四根局域位元線LBL而從儲存胞元讀出的資料，或者分別保持要經由四根局域位元線LBL而對儲存胞元編程的資料。

第1開關電路部220包含N通道型的MOS電晶體Qe、Qe1、Qe2、Qvo。電晶體Qe連接在全域位元線GBLi與偶數局域位元線LBL_e1、LBL_e2之間，在電晶體Qe的閘極連接有選擇線SEL_LBLe，電晶體Qe共同選擇偶數局域位元線LBL_e1、LBL_e2。電晶體Qe1串聯連接在局域位元線LBL_e1與電晶體Qe之間，在電晶體Qe1的閘極連接有選擇線SEL_e1，電晶體Qe1選擇偶數局域位元線LBL_e1。電晶體Qe2串聯連接在局域位元線LBL_e2與電晶體Qe之間，在電晶體Qe2的閘極連接有選擇線SEL_e2。電晶體Qe2選擇偶數局域位元線LBL_e2。電晶體Qvo連接在假想電源線VIR_o與奇數局域位元線LBL_o1、LBL_o2之間，在他們的閘極共同連接有選擇線SEL_VIRo。電晶體Qvo對奇數局域位元線LBL_o1、LBL_o2共同供給與動作狀態相應的偏電壓。

第2開關電路部230包含N通道型的MOS電晶體Qo、Qo1、Qo2、Qve。電晶體Qo連接在全域位元線GBLi與奇數局域位元線LBL_o1、LBL_o2之間，在電晶體Qo的閘極連接有選擇線SEL_LBLo，電晶體Qo共同選擇奇數局域位元線LBL_o1、LBL_o2。電晶體Qo1串聯連接在局域位元線LBL_o1與電晶體Qo之間，在電晶體Qo1的閘極連接有選擇線SEL_o1，電晶體Qo1選擇奇數局域位元線LBL_o1。電晶體Qo2串聯連接在局域位元線LBL_o2與電晶體Qo之間，在電晶體Qo2的閘極連接有選擇線SEL_o2。電晶體Qo2選擇奇數局域位元線LBL_o2。電晶體Qvo連接在假想電源線VIR_e與偶數局域位元線LBL_e1、LBL_e2之間，在他們的閘極共同連接有選擇線SEL_VIRe。電晶體Qve對偶數局域位元線LBL_e1、LBL_e2共同供給與動作狀態相應的偏電壓。

圖6A及圖6B是全域塊的概略剖面圖。一個示例中，在P型的矽基板300內形成有N阱310，在N阱310內形成有P阱320。進而，在P型的矽基板300內，形成有與P阱320分離的P阱322、324。在P阱320內，形成有一個全域塊G_BLKi的主要部分。在與P阱320分離的P阱322內，形成有第1開關電路部220的電晶體Qe，在P阱324內，形成有第2開關電路部230的電晶體Qo。在優選形態中，形成在P阱320內的各塊的儲存胞元、第1開關電路部220及第2開關電路部230的各電晶體能夠使用相同的製造過程來形成。因此，能夠與儲存胞元同樣地對第1開關電路部220及第2開關電路部230的電晶體進行微細加工。另一方面，形成在P阱322、324內的電晶體Qe、Qo耦合於一根全域位元線與四根局域位元線之間，該電晶體Qe、Qv在抹除動作時全域塊的P阱320成為高電壓狀態時被阻斷，以免全域位元線GBL成為高電壓。

而且，在P阱320內形成有接觸用的p+擴散區域330，在N阱310內形成有n+擴散區域340，這兩個擴散區域330、340連接於N阱/P阱的共同的接觸線350。如後所述，當進行所選擇的塊的抹除時，由內部電壓產生電路190產生的抹除電壓Vers或抹除脈衝經由共同的接觸線350而被施加至P阱320及N阱310。另外，P阱322、324的雜質濃度既可與P阱320的雜質濃度相同，也可根據需要而與其不同。

如圖6B所示，局域位元線LBL連接於各塊的位元線側選擇電晶體的汲極，該局域位元線LBL例如包含第1層金屬線（M0）。共同的接觸線350例如包含第1層金屬線。第1開關電路部220'與電晶體Qe之間的相互連接以及第2開關電路部230'與電晶體Qo之間的相互連接例如包含第2層金屬線L1、L2。假想電源線VIR_o、VIR_e是與相互連接L1、L2同樣地，例如包含第2層金屬線（M1）。全域位元線GBLi例如包含第3層金屬線（M2）。尤其，構成全域位元線GBLi的金屬線理想的是電阻盡可能小，且理想的是減小鄰接的全域位元線間的電容。

圖7A表示用於選擇全域塊G_BLKi的列驅動電路200的結構例。列驅動電路200包含8組與各全域塊的選擇線SEL_LBLe、SEL_LBLo連接的一對N型的全域塊選擇電晶體Q_GBe、Q_GBo。對於各組全域塊選擇電晶體Q_GBe、Q_GBo的閘極，從列解碼器160供給用於選擇全域塊的選擇線G_SEL1、G_SEL2、…G_SEL8。列解碼器160基於列位址資訊Ax，將選擇線G_SEL1、G_SEL2、…G_SEL8中的任一條設為H電位（level）（使全域塊選擇電晶體導通），將除此以外的選擇線設為L電位（使全域塊選擇電晶體非導通），使所選擇的全域塊的選擇線SEL_LBLe、SEL_LBLo電性耦合於列驅動電路200的電壓供給部210。電壓供給部210對所選擇的全域塊的選擇線SEL_LBLe、SEL_LBLo供給與動作狀態相應的電壓。

圖7B表示用於選擇全域塊內的塊的列驅動電路200的結構例。列驅動電路200包含128組NAND門212、反相器（inverter）214及電位轉換器（level shifter）216。對於NAND門212，從列解碼器160輸入用於從列解碼器160選擇塊的7個解碼信號DEC1、DEC2、…DEC7，任一個NAND門212的輸出為L電位。NAND門212的輸出經由反相器214而將電位轉換器216致能，從而將塊選擇線SEL_B0、SEL_B1、SEL_B2、…SEL_B127中的任一個驅動為H電位。此處雖未圖示，但各塊包含N型的塊選擇電晶體，在各塊選擇電晶體的閘極連接有塊選擇線SEL_B0、SEL_B1、SEL_B2、…SEL_B127。而且，列驅動電路200對圖4所示的選擇閘極線SGS、DSG、字元線WL1～WL64、源極線SL、選擇線SEL_e1、SEL_e2、SEL_VIRe、SEL_VIRo、SEL_o1、SEL_o2、SEL_LBLo、假想電源線VIR_o、VIR_e供給與動作狀態相應的電壓。

其次，對朝向記憶板的各全域塊的抹除電壓的供給進行說明。圖8表示和記憶板110A的8個全域塊分別對應的8個P阱-1～P阱-8、及和記憶板110B的8個全域塊分別對應的8個P阱-1～P阱-8與來自內部電壓產生電路190的抹除線之間的連接關係。

在記憶板110A中形成有8個全域塊A_G_BLK1、A_G_BLK2、…A_G_BLK7、A_G_BLK8，在記憶板110B中形成有8個全域塊B_G_BLK1、B_G_BLK2、…B_G_BLK7、B_G_BLK8。一個全域塊如圖6A所示包含一個P阱，在一個P阱內形成有128個塊。而且，在P阱320內如圖6A所示連接有接觸線350，對接觸線350施加由內部電壓產生電路190產生的抹除電壓Vers。

記憶板110A的P阱-1～P阱-8的各接觸線350經由選擇電晶體SEL_AP1、SEL_AP2、…SEL_AP7、SEL_AP8而連接於抹除線EL_A，抹除線EL_A經由記憶板選擇用的電晶體SEL_AP而連接於內部電壓產生電路190。同樣地，記憶板110B的P阱-1～P阱-8的各接觸線350經由選擇電晶體SEL_BP1、SEL_BP2、…SEL_BP7、SEL_BP8而連接於抹除線EL_B，抹除線EL_B經由記憶板選擇用的電晶體SEL_BP而連接於內部電壓產生電路190。

對選擇電晶體SEL_AP1、SEL_AP2、…SEL_AP7、SEL_AP8的閘極，供給與圖7A所示的用於選擇由列驅動電路200生成的全域塊的選擇線SEL_LBLe、SEL_LBLo相應的選擇線。即，當選擇記憶板110A時，供給使選擇電晶體SEL_AP1、SEL_AP2、…SEL_AP7、SEL_AP8的任一個導通的選擇線。同樣地，對選擇電晶體SEL_BP1、SEL_BP2、…SEL_BP7、SEL_BP8的閘極，供給與圖7A所示的用於選擇由列驅動電路200生成的全域塊的選擇線SEL_LBLe、SEL_LBLo相應的選擇線，當選擇記憶板110B時，選擇電晶體SEL_BP1、SEL_BP2、…SEL_BP7、SEL_BP8的任一個導通。

而且，在一對抹除線EL_A與EL_B之間連接有等效用電晶體EQ。對等效用電晶體EQ的閘極供給來自控制器150的控制信號，當連續進行塊的抹除時，等效用電晶體EQ導通，將通過抹除電壓Vers的施加而蓄積於P阱的電荷供給至其次進行抹除的塊的P阱，從而在P阱間共用（share）電荷。其次進行抹除的塊的P阱的電位可被預充電至電源電壓Vcc或其他電壓。例如，在進行記憶板110A的全域塊A_G_BLK1的塊的抹除，其次進行記憶板110B的全域塊B_G_BLK1的塊的抹除的情況下，因抹除電壓Vers而蓄積於記憶板110A的P阱-1的電荷經由電晶體SEL_AP1、EQ、SEL_BP1而放電至記憶板110B的具有電源電壓Vcc的P阱-1。當兩個P阱間的電位大致相等時，電晶體EQ成為非導通，或者L電位的控制信號被供給至電晶體EQ的閘極。

為了在P阱間高效地共用電荷，理想的是盡可能減小電荷自其中一P阱向另一P阱放電時的損耗。因此，P阱間的電荷的共用理想的是在處於鄰接的關係的P阱間實施。處於鄰接的關係的P阱與並非處於所述關係的P阱相比，電荷的移動的距離短、或者電荷的移動的障礙少。鄰接的關係既可為相同記憶板內的P阱彼此，或者也可為鄰接的記憶板間的P阱彼此。例如，共同的記憶板110A內的P阱-1與P阱-2可處於鄰接的關係，此時，P阱-1的電荷經由電晶體SEL_AP1、抹除線EL_A、電晶體SEL_AP2而被供給至P阱-2。而且，共同的記憶板110A的P阱-1與P阱-3可處於鄰接的關係，此時，P阱-1的電荷經由電晶體SEL_AP1、抹除線EL_A、電晶體SEL_AP3而被供給至P阱-3。而且，例如記憶板110A的P阱-1與記憶板110B的P阱-1可處於鄰接的關係，此時，P阱-1的電荷經由電晶體SEL_AP1、抹除線EL_A、電晶體EQ、抹除線EL_B、電晶體SEL_BP1而被供給至P阱-1。或者，記憶板110A的P阱-1與記憶板110B的P阱-2可處於鄰接的關係，此時，P阱-1的電荷經由電晶體SEL_AP1、抹除線EL_A、電晶體EQ、抹除線EL_B、電晶體SEL_BP2而被供給至P阱-2。鄰接的關係預先決定，當進行塊的連續的抹除時，控制器150基於選擇塊的位址來判定P阱是否處於鄰接的關係。

圖8A表示本實施例的另一連接例。圖8所示的結構中，記憶板110A的各P阱與記憶板110B的各P阱之間能以任意的組合來共用電荷，圖8A的示例中，在記憶板110A、110B的處於相同位置的P阱間可共用電荷。此種結構在記憶板110A、110B的處於相同位置的P阱間執行抹除的序列中有效。具體而言，例如為以下序列，當抹除記憶板110A的P阱-1的選擇塊時，其次抹除記憶板110B的P阱-1的處於相同位置的選擇塊（連接於處於相同位置的字元線的塊）。

如圖8A所示，記憶板110A的P阱-1～P阱-8的各接觸線350經由選擇電晶體SEL_AP1、SEL_AP2、…SEL_AP7、SEL_AP8、抹除線EL_A而連接於內部電壓產生電路190。同樣地，記憶板110B的P阱-1～P阱-8的各接觸線350經由選擇電晶體SEL_BP1、SEL_BP2、…SEL_BP7、SEL _BP8、抹除線EL_B而連接於內部電壓產生電路190。進而，記憶板110A的P阱-1的接觸線350經由電晶體EQ-1而連接於記憶板110B的P阱-1的接觸線350，同樣地，其他的P阱-2～P阱-8間也經由電晶體EQ-2、…EQ-7、EQ-8而分別連接。

當選擇全域塊A_G_BLK1來進行其中的選擇塊的抹除後，並選擇全域塊B_G_BLK1來進行其中的選擇塊的抹除時，電晶體SEL_AP1導通，將抹除電壓Vers施加至P阱-1。當該選擇塊的抹除結束時，其次，電晶體EQ-1導通，蓄積於記憶板110A的P阱-1的電荷被放電至記憶板110B的P阱-1。當對其他P阱進行抹除時，也同樣地，因抹除電壓Vers而蓄積於左側的P阱的電荷被放電至右側的經預充電為電源電壓Vcc的P阱。

其次，對本實施例的快閃記憶體的抹除動作進行說明。表1表示抹除動作時的各部的偏壓條件。所選擇的全域塊中，對全域位元線GBLi、選擇線SEL_LBLe、SEL_LBLo供給電壓Vdd，除此以外的選擇線SEL_e1、SEL_e2、SEL_o1、SEL_o2、SEL_VIRe、SEL_VIRo、位元線LBLe、LBLo設為浮動，對P阱施加抹除電壓20 V。而且，非選擇的全域塊的SEL_LBLe、SEL_LBLo被供給L電位（或0 V），除此以外的選擇線為浮動。

對所選擇的塊的所有字元線WL施加0 V，將選擇線DSG、SGS、源極線SL設為浮動，將非選擇的塊的所有字元線WL、選擇線DSG、SGS、源極線SL設為浮動。如此，本實施例的快閃記憶體與以往的快閃記憶體同樣，以塊為單位來統一抹除。

其次，將抹除時共用電荷時的流程示於圖9。該流程可在圖8所示的結構中實施。控制器150當自輸入/輸出緩衝器120接收抹除命令時，或者根據晶片級別等抹除編程的執行來進行所選擇的塊的抹除（S100）。當選擇塊的抹除結束時，其次，控制器150判定是否存在下一要抹除的塊（S102）。

在判定為存在下一要抹除的塊的情況下，控制器150基於要抹除的位址資訊，判定包含下一抹除塊的P阱與包含前一抹除塊的P阱是否處於鄰接的關係（S104）。在判定為處於鄰接的關係的情況下，控制器150將包含前一抹除塊的P阱與包含下一抹除塊的P阱耦合，使蓄積於P阱的電荷放電（S106）。具體而言，控制圖8所示的電晶體SEL_AP1、SEL_AP2、…SEL_AP7、SEL_AP8、EQ、SEL_BP1、SEL_BP2、…SEL_BP7、SEL_BP8的開關，在P阱間使電荷共用。來自P阱的電荷的放電相當於下一抹除塊的P阱的預充電。

當自其中一P阱向另一P阱的放電結束時（S108），其次，控制器150開始下一選擇塊的抹除（S110）。此時，在P阱內通過電荷共用而預充電有固定的電壓，故可減少用於將P阱升壓至抹除電壓的電力，同時可縮短至抹除電壓的升壓時間。

圖9A表示抹除時共用電荷的其他流程。該流程可在圖8A所示的結構中實施。首先，當進行左側的記憶板110A的選擇全域塊的選擇塊的抹除時（S200），其次，記憶板110A的選擇全域塊的P阱與記憶板110B的選擇全域塊的P阱之間的等效用電晶體導通，在兩個P阱間電荷共用（S202）。其次，進行記憶板110B的選擇全域塊的選擇塊的抹除（S204）。在該動作流程中，如圖9的情況般，不需要其次進行抹除的塊的有無的判定（S102）或鄰接的關係的判定（S104）。

圖10表示抹除記憶板110A的全域塊A_G_BLK1的塊，其次抹除記憶板110B的全域塊B_G_BLK1的塊時的時序圖。

首先，在抹除期間1，基於要抹除的塊的列位址而列解碼器160及列驅動電路200選擇記憶板110A的全域塊A_G_BLK1，且選擇其中的塊。回應於全域塊A_G_BLK1的選擇，圖8所示的記憶板選擇用的電晶體SEL_AP導通，用於選擇P阱-1的電晶體SEL_AP1導通。除此以外的電晶體全部斷開。如表1的偏壓條件所示，對選擇塊的所有字元線供給0 V，由內部電壓產生電路190產生的抹除電壓Vers經由電晶體SEL_AP、SEL_AP1、接觸線350而供給至P阱-1。優選的是，通過將P阱-1預充電至電源電壓Vcc而縮短升壓時間。

其次，在電荷共用期間，電晶體SEL_AP斷開，繼而，等效用電晶體EQ、用於選擇記憶板110B的P阱-1的電晶體SEL_BP1導通。由此，記憶板110A的P阱-1與記憶板110B的P阱-1電連接。此時，記憶板110A的P阱-1為約20 V的抹除電壓Vers，記憶板110B的P阱-1例如為3.3 V等的電源電壓Vcc。因此，蓄積於記憶板110A的P阱-1的電荷被放電至記憶板110B的P阱-1，所述放電在兩個P阱-1的電壓大致相等時停止。由電荷共用引起的P阱的電壓理想的是1/2 Vers，實際上，因放電中的負荷電容等的損耗而為低於1/2 Vers的值。

電荷共用期間結束，在下一抹除期間2，用於選擇記憶板110B的電晶體SEL_BP導通，由內部電壓產生電路190產生的抹除電壓Vers被供給至P阱-1。施加抹除電壓Vers時的P阱-1的電壓通過電荷共用而升壓，故要施加的抹除電力減少、且升壓時間也縮短。另一方面，選擇記憶板110A的電晶體SEL_AP與選擇所述P阱-1的電晶體SEL_AP1被導通固定時間，P阱-1的電荷經由接觸線350而放電至內部電壓產生電路190直至成為電源電壓Vcc為止。

所述實施例中例示了快閃記憶體的抹除動作，所述快閃記憶體的記憶體陣列具有多個記憶板，一個記憶板包含多個全域塊，一個全域塊包含多個塊，但本發明並不限定於此種記憶體陣列的結構。例如，在記憶體陣列包含多個塊而構成的典型的快閃記憶體中，當抹除的塊的P阱與下一要抹除的塊的P阱處於鄰接的關係時，可將蓄積於抹除的塊的P阱的電荷放電至下一要抹除的塊的P阱而共用電荷。

其次，對讀出動作進行簡單說明。在預充電期間，對所選擇的全域塊的SEL_LBLe供給H電位，對SEL_LBLo供給0 V，對所有的全域位元線GBL供給預充電電壓，對假想電源線VIR_e供給預充電電壓，對假想電源線VIR_o供給0 V，將選擇線SEL_VIRe、SEL_VIRo驅動為H電位固定時間，兩根偶數局域位元線LBL_e1、LBL_e2被預充電，兩根奇數局域位元線LBL_o1、LBL_o2被設為0 V。其次，將選擇線SEL_VIRe、SEL_VIRo驅動為L電位，偶數局域位元線LBLe及奇數局域位元線LBLo從假想電源線VIR_e、VIR_o分離，預充電期間結束。

在串的選擇性放電期間，將選擇線DSG驅動為Vcc，位元線側選擇電晶體導通，對於選擇字元線WL及非選擇字元線WL，供給資料“0”的儲存胞元能夠導通的電壓即通過電壓Vpass，對源極線SL供給0 V。由此，構成所選擇的塊的串的儲存胞元通過來自偶數局域位元線LBLe的電荷而受到充電。其次，將選擇字元線WL驅動為0 V，將選擇線SGS由0 V驅動為Vcc，源極線側選擇電晶體導通。由此，根據儲存胞元的資料的儲存狀態，串及偶數局域位元線LBLe的電荷被放電至源極線SL。如此，在串的放電期間內，在偶數局域位元線LBL_e1、LBL_e2中保持與儲存胞元的儲存狀態相應的電荷。

在讀出期間，將選擇線SEL_e1驅動為H電位。在此期間，電晶體Qe1導通，偶數局域位元線LBL_e1連接於全域位元線GBL。由於偶數局域位元線LBL_e1為0 V，因此全域位元線GBL的電位也被放電至0 V。頁面緩衝器/讀出電路170檢測全域位元線GBL的電位或電流，並將其結果保持於鎖存電路中。當偶數局域位元線LBL_e1的讀出結束時，全域位元線GBL再次被預充電，將選擇線SEL_e2驅動為H電位。在此期間，電晶體Qe2導通，偶數局域位元線LBL_e2連接於全域位元線GBL。由於偶數局域位元線LBL_e2仍保持預充電電壓，因此全域位元線GBL的電位也幾乎不發生變化。頁面緩衝器/讀出電路170檢測全域位元線GBL的電位或電流，並將其結果保持於鎖存電路中。

其次，對編程動作進行簡單說明。在預充電期間，對選擇線SEL_LBLe供給H電位的電壓，對選擇線SEL_LBLo供給0 V，頁面緩衝器/讀出電路170對所有的全域位元線GBL供給0 V。對假想電源線VIR_e、VIR_o供給預充電電壓，選擇字元線WL及非選擇字元線WL被驅動為通過電壓Vpass，源極線SL被供給Vcc。其次，將選擇線SEL_VIRe、SEL_VIRo驅動為H電位，兩根偶數局域位元線LBL_e1、LBL_e2被預充電，兩根奇數局域位元線LBL_o1、LBL_o2也被預充電。其次，將選擇線SEL_VIRe驅動為L電位，偶數局域位元線LBLe從假想電源線VIR_e分離，預充電期間結束。

在串的選擇性放電期間，連接於一根全域位元線GBL的一個頁面緩衝器/讀出電路170保持4位元量的編程資料。對全域位元線GBL設定與最初的位元的編程資料相應的電壓，繼而，將選擇線SEL_e1驅動為H電位。由此，偶數局域位元線LBL_e1連接於全域位元線GBL，偶數局域位元線LBL_e1被放電至0 V。其次，對全域位元線GBL設定與下個位的編程資料相應的電壓。其次，將選擇線SEL_e2驅動為H電位。由此，電晶體Qe2導通，偶數局域位元線LBL_e2連接於全域位元線GBL，但偶數局域位元線LBL_e1的電壓幾乎未變化。如此，在偶數局域位元線LBL_e1、LBL_e2中保持編程資料。

其次，對於選擇字元線，施加約15 V～20 V的編程電壓。當對兩根偶數局域位元線LBL_e1、LBL_e2的選擇儲存胞元的編程結束時，其次進行對兩根奇數局域位元線LBL_o1、LBL_o2的編程。

所述實施例中，表示了兩根偶數局域位元線與兩根奇數局域位元線共同連接於一根全域位元線GBL的結構，但本發明並不限定於此種結構。例如，能夠將m根以上（m為3以上的自然數）的偶數局域位元線及奇數局域位元線共同連接於一根全域位元線GBL。例如，若將四根偶數局域位元線及四根奇數局域位元線連接於一根全域位元線，則一根局域位元線由八根局域位元線所共用。共用的局域位元線的數量的增加意味著由這些局域位元線所保持的電荷（資料）的數量的增加，通過將多根局域位元線高速且分時地連接於全域位元線，從而能夠進一步實現讀出動作及編程動作的高速化。

如上所述，對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，在申請專利範圍所記載的本發明的主旨的範圍內，能夠進行各種變形、變更。

100‧‧‧快閃記憶體
110‧‧‧記憶體陣列
110A、110B‧‧‧記憶板
120‧‧‧輸入/輸出緩衝器
130‧‧‧位址暫存器
140‧‧‧資料暫存器
150‧‧‧控制器
160‧‧‧列解碼器
170、170A、170B‧‧‧頁面緩衝器/讀出電路
180‧‧‧行選擇電路
190‧‧‧內部電壓產生電路
200、200A、200B‧‧‧列驅動電路
210‧‧‧電壓供給部
212‧‧‧NAND門
214‧‧‧反相器
216‧‧‧電位轉換器
220、220'‧‧‧第1開關電路部
230、230'‧‧‧第2開關電路部
300‧‧‧P型的矽基板
310‧‧‧N阱
320、322、324‧‧‧P阱
330‧‧‧p+擴散區域
340‧‧‧n+擴散區域
350‧‧‧接觸線
A_G_BLK1～A_G_BLK8、B_G_BLK1～B_G_BLK8‧‧‧全域塊
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
C1、C2、Cn‧‧‧控制信號
DEC1～DEC7‧‧‧解碼信號
DSG、SGS‧‧‧選擇閘極線
EL_A、EL_B‧‧‧抹除線
EQ‧‧‧等效用電晶體
EQ-1～EQ-8‧‧‧電晶體
GBL1～GBLn‧‧‧全域位元線
GBLi‧‧‧第i根全域位元線
GBLi+1‧‧‧第i+1根全域位元線
G_BLK1～G_BLK8‧‧‧全域塊
G_BLKi‧‧‧第i個全域塊
G_SEL1～G_SEL8、SEL_B0～SEL_B127、SEL_e1、SEL_e2、SEL_LBLe、SEL_LBLo、SEL_o1、SEL_o2、SEL_VIRe、SEL_VIRo‧‧‧選擇線
L1、L2、M1‧‧‧第2層金屬線
LBL‧‧‧局域位元線
LBL_e、LBL_e1、LBL_e2、LBLe‧‧‧偶數局域位元線
LBL_o、LBL_o1、LBL_o2、LBLo‧‧‧奇數局域位元線
M0‧‧‧第1層金屬線
M2‧‧‧第3層金屬線
Qe、Qe1、Qe2、Qvo、Qo、Qo1、Qo2、Qve‧‧‧N通道型的MOS電晶體
Q_GBe、Q_GBo‧‧‧全域塊選擇電晶體
SEL_AP、SEL_AP1～SEL_AP8、SEL_BP、SEL_BP1～SEL_BP8‧‧‧電晶體
SL‧‧‧源極線
Vcc‧‧‧電源電壓
Vers‧‧‧抹除電壓
VIR_e、VIR_o‧‧‧假想電源線
Vpass‧‧‧通過電壓
Vpgm‧‧‧編程電壓
Vread‧‧‧讀出電壓
WL1～WL64‧‧‧字元線
H、L‧‧‧電位

圖1表示本發明實施例的快閃記憶體的概略結構的圖。圖2表示本實施例記憶體陣列的整體結構的圖。圖3是儲存胞元的等效電路圖。圖4表示本實施例記憶體陣列的全域塊的概略結構圖。圖5是表示本實施例的全域塊內所形成的開關電路部的電路結構的圖。圖6A是表示本實施例的全域塊的概略結構的剖面圖，圖6B是表示局域位元線與塊的連接關係的剖面圖。圖7A是表示本實施例的通過列解碼器來進行全域塊的選擇的結構例的圖，圖7B是表示本實施例的通過列解碼器來進行塊的選擇的結構例的圖。圖8示意性地表示本實施例的快閃記憶體的記憶板的各P阱與內部電壓產生電路的連接關係的圖。圖8A示意性地表示本實施例的快閃記憶體的記憶板的各P阱與內部電壓產生電路的其他連接關係的圖。圖9表示本實施例的快閃記憶體的抹除動作的一例的流程。圖9A表示本實施例的快閃記憶體的抹除動作的另一例的流程。圖10表示本實施例快閃記憶體的抹除動作的一例的時序圖。

110A、110B‧‧‧記憶板

190‧‧‧內部電壓產生電路

A_G_BLK1~A_G_BLK8、B_G_BLK1~B_G_BLK8‧‧‧全域塊

EL_A、EL_B‧‧‧抹除線

EQ‧‧‧等效用電晶體

SEL_AP、SEL_AP1~SEL_AP8、SEL_BP、SEL_BP1~SEL_BP8‧‧‧電晶體

Claims

一種非揮發性半導體儲存裝置，包括：記憶體陣列，包含多個全域塊，一個所述全域塊包含多個塊，一個所述塊包含多個反及型串，多個全域塊的各個分別形成於阱內；全域塊選擇部件，選擇多個所述全域塊中的任一個全域塊；塊選擇部件，自由所述全域塊選擇部件選擇的所述全域塊內的多個所述塊中選擇塊；以及抹除部件，抹除由所述塊選擇部件選擇的所述塊，所述抹除部件對所選擇的所述全域塊的阱施加抹除電壓，且對所選擇的所述塊的字元線施加基準電壓，在所述抹除部件對其中一阱的所述塊進行抹除後進而對另一阱的所述塊進行抹除的情況下，將蓄積於所述其中一阱的電荷供給至所述另一阱。
如申請專利範圍第1項所述的非揮發性半導體儲存裝置，其中，所述抹除部件在判定所述其中一阱與所述另一阱是否處於鄰接的關係且判定為處於所述鄰接的關係時，使所述其中一阱的電荷放電至所述另一阱。
如申請專利範圍第1項或第2項所述的非揮發性半導體儲存裝置，其中，所述其中一阱與所述另一阱處於預定的關係。
如申請專利範圍第1項或第2項所述的非揮發性半導體儲存裝置，其中，當所述記憶體陣列包含多個記憶板，各所述記憶板包含多個所述全域塊時，所述其中一阱與所述另一阱位於相同的所述記憶板內。
如申請專利範圍第1項或第2項所述的非揮發性半導體儲存裝置，其中，當所述記憶體陣列包含多個記憶板，各所述記憶板包含多個所述全域塊時，所述其中一阱與所述另一阱位於不同的所述記憶板內。
如申請專利範圍第5項所述的非揮發性半導體儲存裝置，其中，所述其中一阱與所述另一阱位於不同的所述記憶板的相同位置。
如申請專利範圍第6項所述的非揮發性半導體儲存裝置，其中，所述抹除部件抹除所述其中一阱與所述另一阱的處於所述相同位置的塊。
如申請專利範圍第1項或第2項所述的非揮發性半導體儲存裝置，其中，所述抹除部件包含連接多個所述阱的所選擇的阱間的電晶體，所述抹除部件通過使所述電晶體導通而使所述其中一阱的電荷放電至所述另一阱。
如申請專利範圍第1項或第2項所述的非揮發性半導體儲存裝置，其中，所述其中一阱自所述抹除電壓放電至正電壓，所述另一阱通過電荷共用而自所述正電壓升壓。
一種非揮發性半導體儲存裝置，包括：記憶體陣列，包含多個阱，在各所述阱中形成有包含反及型串胞元的塊；塊選擇部件，選擇所述塊；以及抹除部件，抹除所選擇的所述塊，所述抹除部件對所選擇的所述塊的阱施加抹除電壓，且對所選擇的所述塊的字元線施加基準電壓，在所述抹除部件對其中一阱的所述塊進行抹除後進而對另一阱的所述塊進行抹除的情況下，將因所述抹除電壓而蓄積於所述其中一阱的電荷供給至所述另一阱。
一種非揮發性半導體儲存裝置的抹除方法，所述非揮發性半導體儲存裝置包括記憶體陣列，所述記憶體陣列包含多個阱，在各所述阱中形成有包含反及型串胞元的塊，所述抹除方法包括以下步驟：對其中一阱施加抹除電壓而進行選擇塊的抹除；將因所述抹除電壓而蓄積於所述其中一阱的電荷供給至另一阱；以及對所述另一阱施加所述抹除電壓而進行所述選擇塊的抹除。
如申請專利範圍第11項所述的非揮發性半導體儲存裝置的抹除方法，其中，所述抹除方法還包括判定所述其中一阱與所述另一阱是否處於鄰接的關係的步驟，在判定為處於所述鄰接的關係的情況下，將所述其中一阱與所述另一阱進行電耦合。