CN100583292C

CN100583292C - 包含双monos单元的存储装置及操作该存储装置的方法

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Publication number: CN100583292C
Application number: CN02146168A
Authority: CN
Inventors: 大仓法; 大仓世纪
Original assignee: Harlow Co
Current assignee: Harlow Co
Priority date: 2002-10-30
Filing date: 2002-10-30
Publication date: 2010-01-20
Anticipated expiration: 2022-10-30
Also published as: CN1494087A

Abstract

本发明提供一种包含双MONOS单元的存储装置及操作该存储装置的方法，该存储装置包含有一字线，位于一薄氧化层上；一控制左栅极，位于覆盖于该薄氧化层中的一氮布植区上；一控制右栅极，位于覆盖于该薄氧化层中的另一个氮布植区上；一位线，位于该薄氧化层下的扩散区中；及传送栅极，设置在所述位线和控制栅极线之间；还包括对已选择的控制栅极线施加预设电压，且对相邻控制栅极线进行预充电的装置，和对该相邻控制栅极线进行升压至越控栅极电压的装置。该方法包括对已选择的控制栅极线施加预设电压，且对相邻控制栅极线进行预充电；和对该相邻控制栅极线进行升压至越控栅极电压。本发明减少地址译码设定时间及清除地址译码器额外电压供应的需求。

Description

包含双MONOS单元的存储装置及操作该存储装置的方法

技术领域

本发明涉及一种提供一越控电压经由升高一已选择字线到控制栅极的包含双MONOS单元的存储装置及操作该存储装置的方法。本发明特别涉及提供一种使用在已选择字线间的电容耦接及邻接控制栅极以在MONOS内存的程序化、清除或读取的模式时升高电压。

背景技术

高密度闪存阵列已揭露于先前的专利中。

美国专利第6,011,725号(Eitan)“二位不易失电子可清除程序化半导体内存单元，是利用不对称电荷捕获”，描述一种内存单元，其是在内存单元剖面区域的多层中使用电荷捕获以储存数据，一单字栅极具有一底部单氧化物/氮化物/氧化物(ONO)混合层，其中在氮化物层中的两个分离位置上捕获电子，因此，数据的2个硬位“hard bits”可储存于一单字栅极下，其大约为单元密度的两倍。

双MONOS记体单元结构的特征有别于其它快闪或MONOS EEPROM单元，提供于美国专利第6,255,166B 1号中，由S.Ogura等所申请的专利，名称为“非挥发性内存单元、其程序化及非挥发性内存阵列”，及Y.Hayashi等所申请的美国申请案第03/810,122号，专利名称为“非挥发性内存的阵列结构及操作方法”，于2001年3月19日所申请，图1为一双MONOS内存阵列的剖视图，一单内存单元Cell[X]其包含一控制栅极CG[X]、一位扩散接合面BL[X]及一字栅极的二半，特别是，一单元的2-bit性质允许通过其结构，其结构包含2个分开的氮化层ML、MR，其分别属于两个控制栅极组件CG_L及CG_R下的氧化层，侧边多晶硅控制栅极CG L及CG_R可为以物理地或电性连接，以形成共享控制栅极CG[x]晶硅，位扩散BL[X]位于控制栅极CG[x]下的氧化层下，一单元的2-bit性质可通过选择一已选择单元的左或右边以经过施加特殊电压到控制栅极、已选择单元及邻近的单元的位扩散、及字栅极而获得，控制栅极线在双MONOS结构是特有的，且提供一额外的程度以控制已选择单元的左或右边之间，然而，控制栅极线比其它形式双位单元亦需要额外的译码电路。适当的电压需要施加于已选择控制栅极CGs及一越控(override)邻近Cgo上，为了选择一内存储存区，通过一越控电压而罩幕邻近内存单元储存区是必须的，此电压通常是高于读取时候施加在已选择控制栅极CGs上的电压，对于电源供应1.8V及低的技术，其越控电压VCGo通常高于电源供应电压，基本上在范围在2.5到3.0V，若读取或程序化操作时选择单元[X]，则选择相对应控制栅极CGs，当一内存区为定作目标时，则邻近侧边的字线亦选择作为WLs，且在字线其它侧上的控制栅极CGo施加一越控电压VCGo。

一双MONOS位扩散阵列的实施例显示于以美国专利第6,255,166B1号为准的图1及图2的阵列中，此阵列包含有一复数个内存单元、一复数个字线110、控制栅极线130及位线180连接至单元，一字线WL连接到N单元的一列上，字线多晶硅连接遍及整个字线、覆盖及控制栅极多晶硅线间，在图1及图2中，M控制栅极线130、220等于位线的数目，其两者互相平行及垂直字线，于任何读取、程序化或清除模式期间，在每一Y单元选择一WL，因此，作为在每个Y控制栅极线选择一个的CG驱动器及CG译码器，连接到内存矩阵，与在每个Y位线中选择一个的BL驱动器及BL译码器，WL驱动器及WL译码器亦连接到矩阵，其提供正确电压到内存字线以选择一个WL。请参阅图1，当C单元[X]设为标的时，则选择WL，CG[X]选择CGs及CG[X+1]为越控CGo。

于美国申请案第09/810122号中，另一个阵列图式B描述于图3及图4，其相关于字线310、430之列及垂直位线栏之间的关系保持相同，然而，在此金属位线阵列形式中，控制线亦与字线平行地运行，以取代位线在扩散位阵列形式的图式A。请参阅图3，当单元[X]的MR设定为目标时，则WL[X]为选择字线WLs，CG[X]为已选择控制栅极线CGs及CG[X+1]为越控控制栅极线CGo。在图式A及图式B中，在程序化及读取期间选择一WL，在图式A及B两者中，该译码器对于字线可被构造，以致于同时选择Y位线外的一个作为要被选择的Y单元外的一个，在图式A中，对于要被选择的Y单元外的一个，Y控制线外的一个相对应1需要被选择在一译码器结构，其相似于位线结构，图式B控制栅极译码器不同于图式A，只有一控制栅极线420是选择当作字线430，及额外只有一越控邻近控制栅极线。

设定一内存矩阵设定目标WL、BL及CG上的电压定时，对于内存效能而言是特别重要的，特别是在读取期间，在线路上的负载电容及电阻有助于电压状态间的切换显著的延迟，主控制栅极线及字栅极线为单元的多晶硅栅极连接在一起，其具有显著的电阻及电容，其依阵列的长度而定。在图4中，一主位线480经由扩散而连接到一单元的一整个字段，其亦携带一个显著的电容及电阻，通常通过在间隔上跨接/穿缝扩散线到一金属位线而降低该位线的电阻，然而，为了获致高密度及低成本，额外金属线对于字组及控制栅极多晶硅线两者通常不可行，然而，电压设定时间通过一最慢的线路所定义，最慢的延迟通常是通过控制栅极线所决定，其为非常窄及对于硅化物是相当难的。

传统上而言，高效能读取的电压设定时间通过线路的电容而降低，藉以减少充电时间，任何线路的电容可被切断，且具有额外选择晶体管到该电路的问题，以产生在内存矩阵中产生次区块，以减少驱动器及译码器线的越控，例如，在矩阵图式A中，减少总位电容，一主位线可经由选择栅极而连接到次位线，因此，单元扩散电容可为减少只有在内存矩阵的一个次区块，次区块及选择晶体管的相同概念可为相似应用到一控制栅极线及字栅极线，然而，相同选择栅极的损失为较大的布局区域，及当未选择时有关于次区块线浮动的额外考虑，及对于一线路其已选择晶体管尺寸具有足够驱动力。

有或没有选择晶体管，遍及驱动器及译码器的该传送晶体管宽度的尺寸，可增加到最小延迟，但此亦会造成较大布局的障碍、及在驱动器中经过译码器到电源的寄生切换电流，这些电压可经过一电源供应器，其具有一可考虑的漏电流容许度，纵使功率消耗为一重要的考量，例如当电压是外部地产生于一芯片上，例如经过一充电泵，则经由切换的大电流消耗必须考虑到。

较大开关电流及布局区域的损失(其来以在驱动器及译码电路中的较大传送晶体管宽度)其酌量对立在电流条件快速开关的效益，对于在所有读取、程序化及清除模式期间的内存效能而言，未选择单元到已选择或越控单元电压的设定电压条件为一考量的观点，经过译码器的晶体管尺寸然而应仍然充分利用该模式，其以传送电压经过译码器的快速定时是很重要的，其大部分的案件为读取模式，然而，在读取期间，在已选择及邻近(或越控)单元到未选择单元条件间的电压差异，为比程序化期间低的很多，及如此以低驱动力，传送晶体管需要成为较大者，假使，在读取期间已选择及越控电压可施加于正确的线路，而不会主动传送经过译码器，则晶体管尺寸可会减小及使程序化及清除模式充分的利用，其中不只具有较高的驱动能力，而且设定速度较为不重要。

发明内容

本发明的主要目的，在于提供一种包含双MONOS单元的存储装置及操作该存储装置的方法，其利用控制栅极-字线优点、用于使用一已选择字线以升高一预充电的CG-WL电容耦接、且浮动一邻近控制栅极线电压。

本发明提供的一种包含双MONOS单元的存储装置，其包含有：

一字线，其位于一薄氧化层上；

一控制左栅极，其位于覆盖于该薄氧化层中的一氮布植区上；

一控制右栅极，其位于覆盖于该薄氧化层中的另一个氮布植区上；及

一位线，其位于该薄氧化层下的扩散区中；

传送栅极，设置在所述位线和控制栅极线之间；

其中该字线具有由薄氧化层上的字线多晶硅形成的寄生电容；

该存储装置还包括对已选择的控制栅极线施加预设电压，且对相邻控制栅极线进行预充电的装置，和对该相邻控制栅极线进行升压至越控栅极电压的装置。

本发明提供的一种操作包含双MONOS单元的存储装置的方法，其步骤包含有：

具有一字线，其设置于一薄氧化层上；

具有控制左栅极和控制右栅极，该控制左栅极位于覆盖于该薄氧化层中的一氮布植区上；该控制右栅极位于覆盖于该薄氧化层中的另一个氮布植区上；及

具有位线，位于在该薄氧化层下的扩散区中；

传送栅极，设置在所述位线和控制栅极线之间；

其中该字线具有由薄氧化物上的字线多晶硅形成的寄生电容；

还包括对已选择的控制栅极线施加预设电压，且对相邻控制栅极线进行预充电；和

对该相邻控制栅极线进行升压至越控栅极电压。

其中控制栅极包括形成2位单元的该控制左栅极及该控制右栅极。该2位单元由一左侧位及一右侧位所组成。该左侧位是通过对相邻单元的控制栅极或者位线施加特定电压来选择的，该特定电压不同于已选择的单元的电压和其他未选择的单元的电压。

其中与该字线相邻的控制栅极包含有由在该薄氧化层上的控制栅极多晶硅形成的寄生电容。

其中在该字线及该相邻的控制栅极之间的电容耦合在该字线上造成一电压升压。

利用已选择字线及相邻位线之间的电容耦合，对该相邻位线上的该特定电压，升压或升高到所需的等级。利用已选择字线和相邻的控制栅极之间的电容耦合，对该相邻的控制栅极上的该特定电压，升压或升高到所需的等级。

其中该控制栅极与该字线平行设置，以用于已选择字线和相邻的控制栅极之间的电容耦合。

其中已选择或传送栅极是沿着存储阵列的位线周期地隔开设置，以便于把该位线的电容分割成较小的数值。该位线的隔开设置导致低的位线电容，来减少改变用于程序化、擦除及读取存储阵列的电压的设定时间。

其中已选择或传送栅极是沿着存储阵列的控制栅极线周期地设置，以便于把该控制栅极的电容隔开成为较小的数值。隔开该控制栅极线会造成低的控制栅极线电容，来减少改变用于程序化、擦除及读取存储阵列的电压的设定时间。

在双MONOS图式A的较早矩阵设计中，控制栅极的一译码器及驱动器、及位线的一译码器及驱动器需要传送到在内存单元上的选择、越控邻近、及未选择电压状态，以用于所有读取、程序化及清除模式，WL、BL及CG的译码器及驱动器可使用于传送正确的电压到图式B的矩阵，但图式B的结构特性提供传送电压经由CG或WL译码器的另一种选择。

因为多晶硅控制栅极线420、440平行于图式B中的多晶硅字线430，在字线及控制栅极线间有一个显著的电容，在读取及程序化模式期间，已选择字线430总是位于已选择控制栅极线420及越控邻近控制栅极线440之间，线电容假设其被作为解释此的目的，以详述计算及仿真为基础，在一多晶硅字线及一邻近控制栅极间的电容定义为C_CG-WL及描述具有其它的控制栅极电容如图7所示，约55％的总控制栅极电荷C_CG在CG及两个邻接WL’s(2*C_CG-WL)间，且70％的总WL电容C_WL在WL及两个连接控制栅极(2*C_CG-WL)间，该耦合电容C_CG-WL在升高电压CGo及一已选择WLs间提供一升高电容C_CGO-WLS，通过使用一已选择字线430以升高一预充电且浮动邻比通过CGo的电压切换经过译码器而较快，再者，通过利用升高越控电压以取代电压切换，在读取期间充电泵不需要提供高电压。

(应该注意的是，通过相似切换已选择或越控控制栅极，一浮动字线电压可以被升高，但是通常控制栅极线延迟明显较高于字线延迟，所以没有获得改进的存取时间。)

虽然与字线相较之下控制栅极线具有一个较高的RC延迟，以控制栅极线接偶接的字线充电在较快字线RC延迟中的控制栅极线，对于要升高到越控电压的控制栅极线所需的时间，与升压器字线从一预充电电压切换到升压器电压的时间相同，假设切换穿过译码器的字线430比切换穿过译码器的控制线440较快的话，则控制栅极的电容升高比充电穿过控制栅极译码器较快，在此方案中，为了切换速度，字线译码器晶体管的尺寸需要进行优化，而CG译码器的尺寸则相对不太关键，因为CG是通过字线升压进行充电的，而不是通过CG译码器，幸运的，字线译码器通常包含有低电逻辑，升高一预充电控制线不只是减少交换设定时间及减少译码器布局区域，而且减少在先前现有技术所提到驱动器/译码器传送晶体管的一些其它问题，升高一预充电电压是排除一提供升高控制栅极电压的电源/充电泵的需求。

在考量电容升高电压，值得注意的是，升高电压是依赖于在WL及CG间的电容以C_CG-WL表现的电容、在升高电压线路上(在此为C_CG)的总寄生负载电容、及升高器交换电压(V_WL)。

附图说明

图1显示一MONOS内存单元的现有技术横剖面图。

图2显示一现有技术电路示意图，其相对应图1的MONOS内存单元的横剖面图。

图3显示本发明MONOS内存单元的横剖面图。

图4显示一电路示意图，其相对应图3中本发明MONOS内存单元的横剖面图。

图5显示本发明MONOS内存单元的另一实施例的横剖面图。

图6显示一电路示意图，其相对应图5中本发明MONOS内存单元的另一实施例的横剖面图。

图7显示一在内存单元[X]的CG[X]及WL[Z]上具有电容组件的内存单元的横剖面图，其相对应图3。

图8显示内存单元的横剖面图，其相对应图3，其具有用于读取的控制栅极及字线组件选择，在此实施例中，一字线设定为交换WLs(已选择字线)的目标。

图9显示内存单元的横剖面图，其相对应图3，其具有用于读取的控制栅极及字线元线选择，在此实施例中，两字线设定为交换目标，其包含已选择字线WLS及一额外的越控邻近字线WLNS。

图10显示内存单元的横剖面图，其相对应图3，其具有用于读取的控制栅极及字线选择，在此实施例中，三字线对控制设定为交换目标，其包含已选择字线WLs、及一越控邻近字线WLns1及一额外的选择邻近字线WLns2。

图11显示内存单元的横剖面图，其相对应图3用于读取单元[X]的另一实施例，对于控制栅极部分对于读取单元[X]控制栅极选择的另一个实施例。

图12显示内存单元的横剖面，其在一内存单元的CG[X]及WL[X]上具有电容组件，其相对应图6。

图13显示内存单元的横剖面图，其相对应图6，其具有用于读去的控制栅极及字线组件选择，在此实施例中，一字线设为交换WLS(已选择字线)的目标。

具体实施方式

WL-CG升高电压的次序及方法依节点间的等待电压条件而决定，且字线及控制栅极线上的电压条件需要交换到用于读取的模式，在等待模式期间，所有线路为预充电为未选择电压，其解释为，操作电压以在一电源供应电压VDD＝1.8V为基准，对于控制栅极线而言，所有线路为充电为一未选择控制栅极电压VCGu＝VDD(约为1.8V或低于1.8V)，所有的字线在等待期间保持在未选择字线路电压VWLu＝VSS(0V)，在读取期间的一已选择单元的条件需要一已选择字线WLs，以升高成为一已选择字线电压VWLs＝VDD(1.8V)，而所有其它未选择字线WLu维持连接在VWLu＝VSS。在读取模式期间的控制栅极条件需要一已选择单元的已选择控制-栅极线CGs保持在未选择控制栅极电压VCGu＝VDD上，其具有其它未选择控制-栅极，控制栅极相邻到已选择字线，其属于与内存单元的已选择侧边相邻的邻近单元，该内存单元需要一越控控制栅极电压VCGo(大约2.5V)，其高过于VCGu＝VDD。图8显示一列具有要选择的WL[X]的单元的横剖面图，而CG[X]为CGo及CG[X-1]为CGs。升高电容C_CGO-WLS等于在一CG与一邻近WL间的电荷C_CG-WL。

于已选择字线WLs以升高邻近越控控制栅极线CGo的一般次序如下所示，首先，在等待模式期间，所有字线充电成为一低未选择电压VWLu，及所有控制栅极线充电成为一未选择电压VCGu，在读取模式期间，已选择单元地址通过用于WL，CG和BL的现有线译码器决定，控制栅极线的译码器保持在已选择控制栅极线CGs，以连接到未选择电压VCGu＝VDD(1.8V)，但切断及浮动在预充电电压VCGu上的越控邻近控制栅极CGo，则字线译码器传送一选择电压VWLs到已选择字线WLs，此升高浮动越控邻近控制栅极CGo到一越控控制栅极电压VCGo，其方程式如下所示：

方程式.1：VCGo＝VCGu+(VWLs-VWLu)*C_CGO-WLS/C_CG

通过此升高设计可以了解到是，控制栅极电压设定时间等于字线设定时间，因此，于字组及控制栅极的总设定时间由从VWLu到VWLs的交换速度所决定。

在此设计中的优点在于，已选择CGs线无法浮动但可稳固连接于VCGu上，其当选择WLs升高至VWLs时为了已选择CGs线不要升高电压，因为这个原因，会需要穿缝且需要充分利用控制栅极译码器晶体管尺寸，然而，保持CG于VCGu上的译码器尺寸会比有效积极地从VCGu切换到VCGo时的尺寸小的许多，包含有已选择CGs线旁越控邻近线CGo的其它控制栅极线可浮动于VCGu上，除了越控邻近控制栅极线CGo的其它未选择控制栅极线CGu，可维持浮动是因为它们无法立即邻接升压器WLs线，及并不会受到升压效应，如CGo线那样。

本发明的第二实施例，升高电压VCGo可随着升压器电压VWLs及升高VCGo1预充电的其它电压参数而变化，对于一种基本的非多层次的读取而言，越控VCGo大约2.5至3V，且VWLs为1.8V，对于多层次读取而言，会需要一个较高的越控VCGo(大约4到5V)，两种的读取形式VWLs保持相同，因此，为了增加升高电压VCGo，若VWLs保持相同时，预充电起始电压VCGu1必须增加到一个成比例的量，起初，在双层次读取期间，VCGu1会等于等待模式的VCG(1.8V)，于此实施例中，一个额外的步骤处理升高电压的结果(于先前已讨论过)，多层次读取的VCGu1需要比等待VCGu高的VCGo1-VCGo，因此，在越控邻近控制栅极CGo浮动之前，此需要预充电到VCGu1而经由控制栅极译码器，在设定控制栅极线路之后，则字线译码器可作为典型双层次的读取，及一已选择字线WLs要从VWLu升压到VWLs，使用其它VCGu1电压供应而不是简单传送越控电压VCGo直接穿过译码器的优点为，可进行一个较低电压供应/充电泵，此外，有VCGu1电压供应的较低的开关电流。依据额外的时间，此是用来越控控制栅极Cgo从等待VCGu预充电到VCG1，升压的方法仍然较会比经过控制栅极从VCGu充电CGo线到VCGo较快。

当WLs-Cgo升压的重点是快速读取时，此具有任何模式的潜力，其是在WLs处切换为高电压，且可快速地完成充电CGo线，在程序化电压条件期间、及在读取时，从其它Wlu线中选择要被升高的一WLs，而其余停留在VWLu＝VSS，此外，未选择CGu线停留在VCGu＝VDD(1.8V)及越控VCGo需要为VCGo(～3V)，双层次读取的程序化在控制栅极及字线电压条件中唯一的差异是，已选择控制栅极线CGs为一个高的VCGs＝6V，以代替停留在等待VCGu＝VDD上，因此，当控制栅极译码器浮动越控CGo线时，译码器可传送一个强的VCGs电压到已选择CGs线，当WLs升压CGo线时，保持连接穿过译码器到CGs线的强VCGs，较快CGo充电到VCGo仍然为一个此用于程序化升压方法的优点，既使一个高电压供应需要经由控制栅极译码器传送VCGs，因为VCGs高于VCGo，所以经由译码器的驱动力较大、且需要比除了VCGs还有传送穿过译码器的VCGo时小的传送晶体管。

在本发明的第三个实施例中，可进行一种结合：经由译码器而升电及充电，可于相同时间，本发明升压的变化应用在CG越控线，其施加一固定电压穿过一控制栅极译码器电路。

先前的实施例使用一已选择WLs，以升压一邻近CGo如图8所示，最终电压VCGo是取决超过总C_CG的C_CGO-WLS而定，下一个为第四个实施例将揭示通过增加其比例而增加VCGo电压的的方法。

在本发明的第四个实施例中，超过总C_CG比例的C_CGO-WLS可通过使用WL’s而增加，以升高电压Cgo而取代只有一WL，当WL’s从VWLu切换到VWLs时，C_CGO-WLS等于2*C_CG-WL如图9所示，例如，若选择WL[x]为WLs及CG[X]为邻近Cgo时，则WL[X-1]亦应该选择切换穿过译码器，如WLsn，若选择WL[x]为WLs及CG[X+1]为邻近Cgo时，则选择WL[X+1]以切换穿过译码器，如WLsn，另一个升压额外的WL的优点在于，增加VCGo而没有更进一步由WL[X]引起的未选择邻近VCGu的不良侧效应关注侧边效应。为了增加升压电容C_CGO-WLS，WLsn需要不被切换到VWLs，但成为一个不同的数值VWLsn，若VWLsn小于VWLs，则C_CGO-WLS小于2*C_CG-WL。

在本发明的第五个实施例中，两WL’s(WLs及WLsn1)使用于升压CGo，且一第三WL(WLsn2)使用于降压CGs，此方法提出不需要升压CGs的问题，此横剖面图是于图10中。

WL-CG升压的方法可使用于任何矩阵中，其在有足够C_CG-WL/C_CG处。

在本发明的第六个实施例中，升压比例通过一种不同矩阵架构设计而增加，于图5及图6中所示。在此矩阵，一内存单元Cell[X]550包含有两个分开的控制栅极CGL(520)及CGR(540)，其在两个分开的氮化层之下，以ML560及MR570代表，在单元一列中的CGL’s连接在一起，以形成一CGL线，且在单元一列中的CGR’s连接在一起，以形成一CGR线，因为CGL及CGR是分开的，则CG(620)的总C_CG电容切断掉接近一半，如图12所示，因此，C_CGO-WLS/C_CG几近2倍，及CGO的升压也为2倍，然而，因为升压比例相同于所有CG线(如图13)，则相邻未选择CGu的无用的升压亦为2倍，因此，CG的更多穿缝及/或较大译码器尺寸需要限制CGu的不想要的升压。

在本发明的第7个实施例，在读取操作之前，CG电压已经设定好了，以升压的优点例如快速字线切换决定CG/WL设定时间，也可见于当固定CG电压施加穿过译码器，而不须切换。在图11的内存矩阵的图式B中，若一具有已选择CG[X]的偶数内存单元(X为偶数)是要去读取时，则单数CG线CG[....，X-1，X+1，...]可充电到VCGo及双数线CG[....，X，X+2，....]充电到VCGu，反的，若一具有相对应奇数已选择CG[X]的单数内存单元(X为单数)，则所有双数CG线可被充电到VCGo及所有单数线充电到VCGu，因此，相对应到偶数CG’s的所有双数内存单元可分为一排，而相对应奇数CG’s的所有奇数内存单元可分到另一排。读取排内时将只需要WLs及位现的切换，但读取在两个排之间将需要切换在偶数及奇数间的VCGo及VCGu电源。

本发明揭露电路及程序优点，是提供减少译码器硅化区、高性能读取的减少控制线电压设定时间、及在读取期间清除高电压供应/充电泵(pump)。

惟以上所述者，仅为本发明的一较佳实施例而已，并非用来限定本发明实施的范围，举凡依本发明申请专利范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的申请专利范围内。

Claims

1.一种包含双MONOS单元的存储装置，其包含有：

一字线，其位于一薄氧化层上；

一位线，其位于该薄氧化层下的扩散区中；

传送栅极，设置在所述位线和控制栅极线之间；

2.如权利要求1所述的包含双MONOS单元的存储装置，其中控制栅极包括形成2位单元的该控制左栅极及该控制右栅极。

3.如权利要求2所述的包含双MONOS单元的存储装置，其中该2位单元由一左侧位及一右侧位所组成。

4.如权利要求3所述的包含双MONOS单元的存储装置，其中该左侧位是通过对相邻单元的控制栅极或者位线施加特定电压来选择的，该特定电压不同于已选择的单元的电压和其他未选择的单元的电压。

5.如权利要求1所述的包含双MONOS单元的存储装置，其中与该字线相邻的控制栅极包含有由在该薄氧化层上的控制栅极多晶硅形成的寄生电容。

6.如权利要求5所述的包含双MONOS单元的存储装置，其中在该字线及该相邻的控制栅极之间的电容耦合在该字线上造成一电压升压。

7.如权利要求4所述的包含双MONOS单元的存储装置，其中利用已选择字线及相邻位线之间的电容耦合，对该相邻位线上的该特定电压，升压或升高到所需的等级。

8.如权利要求4所述的包含双MONOS单元的存储装置，其中利用已选择字线和相邻的控制栅极之间的电容耦合，对该相邻的控制栅极上的该特定电压，升压或升高到所需的等级。

9.如权利要求5所述的包含双MONOS单元的存储装置，其中该控制栅极与该字线平行设置，以用于已选择字线和相邻的控制栅极之间的电容耦合。

10.如权利要求1所述的包含双MONOS单元的存储装置，其中已选择或传送栅极是沿着存储阵列的位线周期地隔开设置，以便于把该位线的电容分割成较小的数值。

11.如权利要求1所述的包含双MONOS单元的存储装置，其中该位线的隔开设置导致低的位线电容，来减少改变用于程序化、擦除及读取存储阵列的电压的设定时间。

12.如权利要求1所述的包含双MONOS单元的存储装置，其中已选择或传送栅极是沿着存储阵列的控制栅极线周期地设置，以便于把该控制栅极的电容隔开成为较小的数值。

13.如权利要求1所述的包含双MONOS单元的存储装置，其中隔开该控制栅极线会造成低的控制栅极线电容，来减少改变用于程序化、擦除及读取存储阵列的电压的设定时间。

14.一种操作包含双MONOS单元的存储装置的方法，其步骤包含有：

具有一字线，其设置于一薄氧化层上；

具有位线，位于在该薄氧化层下的扩散区中；

传送栅极，设置在所述位线和控制栅极线之间；

对该相邻控制栅极线进行升压至越控栅极电压。

15.如权利要求14所述的操作包含双MONOS单元的存储装置的方法，其中控制栅极包括形成2位单元的该控制左栅极及该控制右栅极。

16.如权利要求15所述的操作包含双MONOS单元的存储装置的方法，其中该2位单元由一左侧位及一右侧位所组成。

17.如权利要求16所述的操作包含双MONOS单元的存储装置的方法，其中该左侧位是通过对相邻单元的控制栅极或者位线施加特定电压来选择的，该特定电压不同于已选择的单元的电压和其他未选择的单元的电压。

18.如权利要求14所述的操作包含双MONOS单元的存储装置的方法，其中与该字线相邻的控制栅极，包含由在该薄氧化层上的控制栅极多晶硅形成的寄生电容。

19.如权利要求18所述的操作包含双MONOS单元的存储装置的方法，其中在该字线和该相邻的控制栅极之间的电容耦合，造成在该字线上的一个电压升压。

20.如权利要求17所述的操作包含双MONOS单元的存储装置的方法，其中利用已选择字线及相邻位线之间的电容耦合，对该相邻位线上的该特定电压，升压或升高到所需的等级。

21.如权利要求17所述的操作包含双MONOS单元的存储装置的方法，其中利用已选择字线和相邻的控制栅极之间的电容耦合，对该相邻的控制栅极上的该特定电压，升压或升高到所需的等级。

22.如权利要求18所述的操作包含双MONOS单元的存储装置的方法，其中该控制栅极与该字线平行设置，以用于已选择字线和相邻的控制栅极之间的电容耦合。

23.如权利要求14所述的操作包含双MONOS单元的存储装置的方法，其中已选择或传送栅极是沿着存储阵列的位线周期地隔开设置，以便于把该位线的电容分割成为较小的数值。

24.如权利要求14所述的操作包含双MONOS单元的存储装置的方法，其中该位线的隔开设置导致低的位线电容，减少改变用于程序化、清除及读取存储阵列的电压的设定时间。

25.如权利要求14所述的操作包含双MONOS单元的存储装置的方法，其中已选择或传送栅极是沿着存储阵列的控制栅极线周期地隔开设置，以便于把该控制栅极线的电容隔开成为较小的数值。

26.如权利要求14所述的操作包含双MONOS单元的存储装置的方法，其中隔开该控制栅极线会造成一个低控制栅极线电容器，来减少改变用于程序化、清除及读取存储阵列的电压的设定时间。