CN101243517A - 具有用于增强的擦除/编程/检验操作的高级主位线分割电路的存储器结构 - Google Patents

具有用于增强的擦除/编程/检验操作的高级主位线分割电路的存储器结构 Download PDF

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CN101243517A CNA2006800300620A CN200680030062A CN101243517A CN 101243517 A CN101243517 A CN 101243517A CN A2006800300620 A CNA2006800300620 A CN A2006800300620A CN 200680030062 A CN200680030062 A CN 200680030062A CN 101243517 A CN101243517 A CN 101243517A
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Abstract

本发明提供一种针对大容量存储器装置(100)中的长主位线(180a－180c)的解决方案。通过放置在主位线上的至少一个开关晶体管(181a－181i)来分割所述主位线。

Description

具有用于增强的擦除/编程/检验操作的高级主位线分割电路的存储器结构
技术领域
本发明涉及半导体存储器，且特定来说涉及可编程或快闪存储器。
背景技术
例如EEPROM、快闪存储器和双位(例如MONOS EEPROM)或多位存储器的存储器装置包含多个非易失性存储器单元。每个存储器可包含存储器单元列和行的多个子阵列。每个存储器单元可具有控制栅极、存储电荷的浮动栅极、漏极和源极，以及擦除、编程和读取单一存储器单元中的数据或对存储器单元的预定区块进行操作的能力。存储器装置包含用于数据存储的存储器单元阵列、用于处理输入、输出和数据存储的控制电路，以及用于读取存储器单元的逻辑值的参考单元阵列。EEPROM或快闪存储器用作例如微型计算机、个人数字助理、电话、外部存储装置的产品内以及多种其它产品内的内建存储器。
通常使用字线来寻址存储器单元行。存储器单元列具有至少一个导电位线，其选择性地耦合到列中的相应存储器单元以将数据转移到单个或多个存储器单元。在一个实例中，存储器单元列还可耦合到额外的位线以将数据从至少一个选定存储器单元转移到另一存储器单元。在另一实例中，对于SRAM，局部位线通常布置成位线对，其中一个位线是另一位线的补充。
快闪MOS晶体管包含源极、漏极、浮动栅极以及连接到字线(WL)的控制栅极。通常，必须选择一个字线行中的所有存储器单元。解码器将通过选择一个字线同时不选择所有其它字线来选择一个行。列中存储器单元的漏极连接到位线，且一个行中单元的源极连接在一起。通常，字线解码器向一个字线供应选择电压，同时向区块内所有其它未选定字线施加超驰电压。
许多存储器装置寻址单一存储器单元。或者，如图1所示，MONOS EEPROM结构具有双位配置。双位存储器单元29具有控制栅极(CGm)22和浮动栅极存储器单元25a、25b。控制栅极22耦合到左存储器单元25a和右存储器单元25b。左右存储器单元25a、25b共用位线(BLm)23。通过连接到两个存储器单元25a、25b的位线23，两个单元可在单一编程和读取操作中进行编程和读取。左右存储器单元25a、25b相应地耦合到字线装置24a、24b。
将各种电压施加到存储器单元25a、25b以将存储器单元分别编程和擦除为逻辑1或逻辑0值。通过将热电子注射从MOS晶体管的沟道区引诱到浮动栅极中来编程典型的快闪存储器单元25a、25b。通常在浮动栅极与源极之间或在浮动栅极与衬底之间使用Fowler-Nordheim隧穿操作来执行存储器单元25a、25b的擦除。快闪单元的编程或擦除导致经编程或擦除单元中的非易失的阈值电压。
当施加编程电压时，字线装置24a、24b用于产生到达存储器单元25a、25b的浮动栅极的电路路径。施加到与位线23和字线21组合的控制栅极22的各种电压用于编程或擦除左右组件25a、25b。当激励BLm-128和BLm+129时，类似地编程或擦除其它存储器单元，例如CGm-1、CGm+1。EEPROM存储器单元布置成行和列的阵列，且可以各种配置连接。通常，控制栅极CGm-1、CGm、CGm+1...和位线BLm-1、BLm、BLm+1的导电互连布置成列。字线21通过通常布置成行的互连耦合到多个存储器单元。
通常经由局部位线、字线和控制栅极施加电压以读取和/或编程存储器晶体管。两个存储器单元25a、25b中的每一者连接到位线(BLm)23。字线通常被减活，或保持在低电压，例如处于或低于0.7伏。为编程目标存储器晶体管25a，例如以1伏或高于1伏激活相关联的字线(WL)21，这允许选择晶体管24a、24b处于导通状态。在邻近的控制栅极(CGm+1)和(CGm-1)保持在超驰(不活动)状态时激活或选择相关联的控制栅极(CGm)22。将高电压(例如4.5伏)施加到相关联的位线(BLm)23，且将低电压(0伏)施加到一个邻近位线(BLm-1)28。选择晶体管24a处于导通状态，从而提供编程电流以流动到存储器晶体管25a。将禁止电压(例如1伏)施加到另一邻近位线(BLm+1)29且选择晶体管24b保持在非导通状态，其中没有编程电流施加到存储器晶体管25b。而且，通过保持在超驰状态的控制栅极(CGm+1)和(CGm-1)，邻近的存储器晶体管26b、27a不被编程。
存储器装置内存储器单元的布置可包含存储器阵列分区，其中局部位线紧密靠近且耦合到每个存储器阵列分区。主位线相应地耦合到局部位线。局部位线增加了总位线布局的电容，且因此每个局部位线将经由解码电路、接口电路或晶体管开关耦合到主位线。局部选择信号控制局部位线到主位线的耦合。颁予McClure的第5,457,647号美国专利描述一种分层或双层位线配置，使得许多局部位线通过接口电路连接到主位线。当设定为适当电压电平时，局部选择信号将局部位线耦合到主位线。将局部位线耦合到主位线/使局部位线与主位线隔离控制总位线电容以改进存储器装置的速度。
图2说明可用于擦除、编程、读取和检验双位可编程存储器阵列20的现有技术电路10。具有存储器单元行和列的存储器阵列20可为单一阵列或作为可编程存储器装置的一部分的阵列区段。存储器装置可含有多个存储器阵列区段。主位线30MBL0-MBLn在存储器阵列装置的整个长度上连续行进。字线21WL0-WLn、控制栅极线22CG0-CGn和局部位线23BL0-BLn耦合到存储器阵列20。局部位线70通过局部位线选择晶体管71和主位线隔离晶体管31耦合到主位线30或与主位线30隔离。使用单独的路径将高电压传递到局部位线23以用于擦除或编程操作。通常，使用两个主位线30和一个局部位线23来对一对存储器单元执行操作。所述两个主位线30用于从存储器单元读出数据或将数据驱动到存储器单元，而局部位线23用于向存储器单元供应适当的偏置电压Vb1。当向存储器阵列20中的存储器单元施加偏置电压时，通常通过主位线隔离晶体管31使主位线30与局部位线70隔离。电压偏置线60Vb1可通过激活电压隔离晶体管61向位线23施加偏置电压。可通过在激活读出电路40或编程电路40时激活多个选择装置(例如选择晶体管41)来对存储器阵列20中的存储器单元执行操作。
当向局部位线70施加偏置电压Vb1时，局部位线70必须仅承载足以对存储器阵列区段20中的多达两个存储器位进行编程的电流。然而，偏置电压线60必须能够承载用于存储器阵列区段20中所有位的足够电流。因此电压偏置线60的宽度必须能够承载较高量的电流。因此每个电压偏置线60的宽度变为获得高容量高密度存储器阵列的关键因素。
主位线30通常在整个存储器装置的长度上行进，包含行进到存储器装置内的多个分区。长位线对读出放大器提供较大电容，因此每个存储器阵列区段必须包含隔离装置和局部位线选择装置。在许多设计中，在一个互连层中形成局部位线70，其中在另一互连层中形成主位线30。可以例如多晶硅或金属形成局部位线70。
通过使局部位线70与主位线30隔离而减小总位线布局(主位线和局部位线)的电容。通过减小主位线的电容或泄漏可改进存储器装置的性能是可能的。
发明内容
将至少一个开关晶体管串联放置在主位线上以便将所述主位线划分为多个主位线(局部)分区。多个存储器单元相应地耦合到局部位线分区。
可使用包含单个位或多个位存储器阵列的多种存储器技术来实践本发明。
本发明的优点是提供一种改进可编程存储器装置的性能的手段或通过减小主位线长度来改进至少一个存储器阵列区段性能。
本发明因为改进了主位线的相关联电容，而减少了针对靠近或物理接近于读出与编程电路的存储器装置对主位线进行充电和放电或者施加偏置电压所花费的时间量。另外，减少了主位线泄漏。
附图说明
图1说明现有技术MONOS EEPROM结构。
图2说明用于对图1中存储器单元进行擦除或编程的现有技术电路。
图3是经分割的主位线的示范性实施例。
图4是具有图3的经分割主位线的存储器装置的示范性实施例，其应用于具有多个存储器阵列区段的存储器装置。
具体实施方式
本发明提供针对例如大容量存储器阵列中的长主位线的解决方案。在一个实施例中，如图3说明，三个主位线180a-180c(MBL0-MBL2)通常从页寄存器(未图示)耦合到所要的存储器阵列区段120。相应的主位线晶体管开关181a-181i沿着例如主位线180a-180c串联放置，从而将主位线划分为近似相等的区段或分区。每个可通过单一晶体管开关来隔离主位线180a-180c。沿着主位线串联放置的主位线晶体管开关181a-181c的间距可经选择以匹配于存储器阵列区段的大小或为主位线的分区提供特定受控的电容值。主位线晶体管开关181a-181c经控制以隔离或耦合主位线分区182a-182i。
具有存储器单元行和列的双位可编程存储器阵列区段120可为单一阵列或作为可编程存储器装置的一部分的阵列区段。字线121WL0-WLn、控制栅极线122CG0-CGn和局部位线123BL0-BLn耦合到存储器阵列120。局部位线123耦合到主位线180a-180c，且可由接近正被存取的存储器阵列区段120的解码电路选择。示范性局部位线170通过局部位线选择晶体管171耦合到主位线180c或与其隔离。至少一个电压偏置线160可通过激活多个电压隔离晶体管161a、161b、162a、162b中的至少一者来向位线123施加偏置电压Vbias0-Vbiasn。
在一个实施例中，没有任何隔离装置耦合在主位线180a-180c与相应的局部位线123之间。偏置电压线160通过电压隔离晶体管161a、161b、162a、162b与主位线隔离或耦合。主位线接着可用作用于传递可用于擦除或编程操作的各种偏置电压的路径。
可向至少一个主位线分区施加偏置电压Vbias0-Vbiasn。通常，电压隔离晶体管161a、161b、162a、162b将主位线耦合到偏置电压160(Vbias0-Vbiasn)。通常，每个偏置电压Vbias0-Vbiasn按主位线180a-180c耦合到一个电压隔离晶体管161a、161b、162a、162b，且每个主位线180a-180c可耦合到多个偏置电压中的一者。
在擦除或编程操作期间向局部位线123施加偏置电压160。可将主位线180a划分为分区182a、182b、182c。当向局部位线123施加偏置电压160时，相应的主位线分区182b也承载偏置电压。通过施加到主位线分区182b的偏置电压Vbias，主位线晶体管开关181a-181c可经配置以向其它存储器阵列(未图示)提供偏置电压Vbias，或可经配置以将偏置电压Vbias的施加限于单一主位线分区182b，或可经配置以还将偏置电压Vbias施加到其它主位线分区182a、182c。
在一个实施例中，通过主位线晶体管开关181b和181c隔离的主位线分区182b可在较短的时期内放电，因为主位线分区182b与整个主位线相比具有较小的电容。主位线分区182b的较小电容减少了向阵列施加电压所需的时间和功率，且减少了将电压放电或从阵列读出数据的时间和功率。在另一实施例中，当主位线分区182b与主位线180a的其它部分隔离时，隔离的分区(或主位线分区的组合)可维持在预定电压。举例来说，可使整个主位线180a放电并随后可使主位线分区182b与主位线180a的其余部分隔离。主位线分区182b接着可用于使用所施加的偏置电压Vbias或驱动与主位线180a的其余部分隔离的信号对存储器阵列区段120执行操作，而不影响其它主位线分区182a、182c。
在一个实施例中，含有至少一个主位线晶体管开关181a-181i和多个主位线分区182a-182i的三个主位线180a-180c用于对例如双位存储器阵列区段120内的一对存储器单元25a、25b(见图1)执行操作。主位线中的两者180b、180c可用于从存储器单元25a、25b读出数据以及将数据驱动到存储器单元25a、25b，而第三主位线180a用于向存储器单元25a、25b施加偏置电压。用于从存储器单元25a、25b读出数据以及将数据驱动到存储器单元25a、25b的两个主位线180b、180c可与施加到第三位线180a的偏置电压同时地将数据传递到读出放大器或驱动器/从读出放大器或驱动器传递数据。分割主位线180a的主位线晶体管开关181a-181c经配置以使得施加到期望的存储器单元的偏置电压隔离于单一主位线分区182b。然而，分割主位线的晶体管开关也可经配置以使得偏置电压施加到多个位线分区182a、182c。
在另一实施例中，一个或一个以上主位线分区182b、182c在放电或预充电，同时不同的主位线分区182a用于在擦除或编程操作期间施加偏置电压。
使主位线分区182b或主位线分区182a、182c的耦合组合与主位线的其余部分隔离提供了若干优点。第一，主位线分区182a的总电容低于整个主位线的电容，且可实现速度或等待时间的改进。另外，在检验操作期间读出电路经历的总位线电容不恒定，且取决于经激活的主位线分区的数目。第二，具有多个主位线分区提供了向不同主位线分区182a-182i施加不同电压或不同信号的机会。而且，不同的时序方案可应用于不同的位线分区182a-182i。举例来说，施加偏置电压的时序与所施加的其它信号相比可改变。第三，当主位线180a-180c经分割时，主位线分区182a-182i电耦合到较少的晶体管开关，且具有改进的泄漏特性。
在另一实施例中，通过将主位线180a-180c划分为分区或区段，可控制主位线的总电容。可通过使用较小或单一主位线分区182a、182b、182c执行操作来减小主位线电容。控制主位线180a-180c以减小电容允许有较快的充电或放电时间。
在替代实施例中，针对第一主位线180a启用所有分割装置，例如启用晶体管开关181a-181c，将具有较高电容。然而，主位线一旦充电到例如4.5伏，就将维持足够的电荷来完成编程操作，而在整个编程操作中不持续使用电压驱动器，且电压驱动器可在编程操作完成之前断开。在此实施例中，电压驱动器仅用于对主位线进行预充电以用于编程操作。另外，每个主位线180a-180c的电容也可经控制以通过将额外的相应主位线分区182a-182i耦合在一起来存储用于编程操作的额外电流。
总的来说，在充电或预充电操作期间，以及在编程期间通过在编程循环的一部分期间断开电压，可实现功率和时间的节省。
参看图4中的示范性实施例，存储器装置200含有多个存储器阵列区段220a-220c，其耦合到寻址、读出和编程电路240。存储器区段220a-220c还耦合到划分为主位线分区230a-230c的主位线210。通过将主位线210划分为主位线分区230a-230c并使用主位线分区230a-230c向存储器阵列施加偏置电压，较靠近例如读出电路240的存储器阵列区段220a-220c可以增加的速度操作。可依据目标存储器阵列区段220a-220c的相对或近似位置或者在存储器操作期间已激活的主位线分区230a-230c的数目而改变存取时序。较靠近读出电路240的存储器阵列区段220a-220c可由于较短位线路径的增加的性能而较快地存取数据。而且，可对物理上较靠近驱动电路240的存储器阵列区段220a-220c进行预充电并在较短时期中将其提高到所需电压。存储器装置可经配置以具有与单一存储器装置200内的其它存储器阵列区段220b-220c相比以较低的存取时间和较低的等待时间而较快地操作的至少一个存储器阵列区段220a或主位线分区230c。
使用主位线施加偏置电压也是减小个别金属层的大小或减少制造高容量高密度存储器阵列所必需的层的数目的有效方法。举例来说，每个分区可具有其自身的位于每个相应分区附近的装置组。在一个实施例中，在存储器装置的互连布局中可使用三个金属层。可形成第一层M1以形成字线。而且，另一层(例如M2)可用于敷设主位线。另一层(例如M3)可用于敷设控制栅极线。位线选择或解码电路可用于选择局部位线或控制主位线分区。
本发明可应用于示范性EEPROM以外的各种类型的存储器。另外，多种配置是可能的，例如具有至少一个晶体管开关以耦合或隔离存储器装置的电路小片外部的主位线的分区，或使用主位线分区施加或承载控制信号而不是数据信号或偏置电压。应了解，希望以上描述是说明性而不是限制性的。所属领域的技术人员将认识到，可用所附权利要求书的精神和范围内的修改和更改来实践本发明。如此描述的本发明实施例可包含特定特征、结构或特性，但不是每个实施例都一定包含所述的特定特征、结构或特性。短语“在一个实施例中”的重复使用不一定指同一实施例，但其可能指同一实施例。所属领域的技术人员在阅读和理解以上描述之后将明白许多其它实施例。因此应将所述描述视为说明性而不是限制性的。因此应参考所附权利要求书以及所述权利要求书授权的等效物的完整范围来确定本发明的范围。

Claims (21)

1.一种存储器装置，其包括：
多个可编程存储器单元；
多个局部位线，其相应地耦合到所述多个存储器单元；
主位线，其耦合到至少一个局部位线；以及
至少一个开关晶体管，其放置在所述至少一个主位线上，将所述主位线划分为多个主位线分区。
2.根据权利要求1所述的存储器装置，其中所述多个可编程存储器单元布置为多个存储器单元阵列区段。
3.根据权利要求1所述的存储器装置，其中所述多个可编程存储器单元是双位存储器单元结构或多位单元。
4.根据权利要求1所述的存储器装置，其中所有所述主位线分区在长度上近似相等。
5.根据权利要求1所述的存储器装置，其中所述开关晶体管耦合到控制电路，所述控制电路能够使至少一个主位线分区与至少另一个主位线分区选择性地隔离，或能够将至少一个主位线分区选择性地耦合到至少另一个主位线分区。
6.根据权利要求1所述的存储器装置，其中至少一个主位线分区通过局部位线选择晶体管耦合到至少一个局部位线。
7.根据权利要求1所述的存储器装置，其中至少一个主位线分区耦合到电压偏置线。
8.根据权利要求7所述的存储器装置，其中至少另一个主位线分区同时耦合到读出电路。
9.根据权利要求7所述的存储器装置，其中所述至少一个主位线分区进一步耦合到至少一个可编程存储器单元。
10.根据权利要求1所述的存储器装置，其中所述存储器装置进一步包括多个主位线。
11.根据权利要求1所述的存储器装置，其中所述至少一个开关晶体管耦合到控制电路，所述控制电路能够改变所述存储器装置的时序参数。
12.根据权利要求11所述的存储器装置，其中单一主位线分区选择性地耦合到存储器单元。
13.一种对存储器单元进行编程的方法，其包括：
控制串联耦合到主位线并划分所述主位线的至少一个开关晶体管；
将所述主位线隔离为多个主位线分区；
向至少一个主位线分区施加偏置电压。
14.根据权利要求13所述的对存储器单元进行编程的方法，其进一步包括：将至少一个主位线分区选择性地耦合到与至少一个存储器单元耦合的至少一个局部位线。
15.根据权利要求13所述的对存储器单元进行编程的方法，其中执行向所述至少一个主位线分区施加所述偏置电压，以擦除至少一个存储器单元。
16.根据权利要求13所述的对存储器单元进行编程的方法，其中执行向所述至少一个主位线分区施加所述偏置电压，以向至少一个存储器单元写入逻辑值。
17.根据权利要求13所述的对存储器单元进行编程的方法，其中在执行向所述至少一个主位线分区施加所述偏置电压，以对所述存储器单元进行编程，同时使用至少另一个主位线分区来驱动数据值。
18.根据权利要求13所述的对存储器单元进行编程的方法，其中向所述至少一个主位线分区施加所述偏置电压是用于在不持续使用偏置电压驱动器的情况下完成对至少一个存储器单元的编程操作。
19.根据权利要求13所述的对存储器单元进行编程的方法，其中在对所述至少一个主位线分区的所述施加的偏置电压放电的同时，使用至少另一个主位线分区来驱动数据值。
20.根据权利要求13所述的对存储器单元进行编程的方法，其进一步包括基于在存储器单元操作期间选择的所述主位线分区的数目来改变至少一个存储器存取时序参数。
21.根据权利要求13所述的对存储器单元进行编程的方法，其进一步包括：
基于所述存储器单元对其它存储器电路的接近度来改变至少一个存储器存取时序参数。
CNA2006800300620A 2005-07-12 2006-06-13 具有用于增强的擦除/编程/检验操作的高级主位线分割电路的存储器结构 Pending CN101243517A (zh)

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