KR20110132588A - 개선된 프로그래밍 동작을 갖는 메모리 장치 - Google Patents

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KR20110132588A
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마이크론 테크놀로지, 인크.
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Abstract

일부 실시예들은 방법들 및 모듈과 메모리 셀들을 구비한 장치들을 포함한다. 모듈은 프로그래밍 동작 동안 메모리 셀들의 소스들 및 드레인들 내 전자들의 량을 감소시키게 구성된다.

Description

개선된 프로그래밍 동작을 갖는 메모리 장치{MEMORY DEVICE HAVING IMPROVED PROGRAMMING OPERATION}
관련출원
이 특허출원은 참조로서 여기에 포함되는 2009년 3월 11일에 출원된 미국특허출원번호 12/402,158호로부터의 우선권 혜택을 주장한다.
메모리 장치들은 데이터 및 그외 정보를 저장하기 위해 컴퓨터들 및 그외 전자장치들에서 널리 사용된다. 플래시 메모리 장치와 같은 일부 메모리 장치들은 장치에 저장된 정보를 유지하기 위해 파워를 필요로 하지 않는다.
플래시 메모리 장치는 일반적으로 정보를 저장하는 프로그래밍 동작, 저장된 정보를 불러들이는 판독 동작, 및 장치 내 일부 또는 모든 정보를 클리어하는 소거 동작을 갖는다. 플래시 메모리 장치에서 프로그래밍, 판독, 및 소거 동작들은 일반적으로 장치의 여러 성분들에 서로 다른 전압들을 인가하는 것을 수반한다.
종래의 플래시 메모리 장치는 이의 수명 동안 많은 프로그래밍, 판독, 및 소거 동작들을 거듭 행한다. 그러므로, 이들 동작들 동안 인가되는 전압들의 부적절한 제어는 장치 성능, 신뢰성, 혹은 둘 다를 열악해지게 할 수 있다.
도 1은 발명의 실시예에 따른 메모리 셀들을 가진 메모리 어레이를 구비하는 메모리 장치의 블록도이다.
도 2는 발명의 실시예에 따른 메모리 장치의 부분적 개략도이다.
도 3은 발명의 실시예에 따른 도 2의 메모리 장치의 부분 단면도이다.
도 4는 발명의 실시예에 따른 예로서의 프로그래밍 동작 동안 프로그램되게 선택되는 메모리 셀을 포함하는 메모리 장치의 부분 개략도이다.
도 5는 발명의 실시예에 따른 프로그래밍 동작 동안 도 4에 대한 여러 신호들의 타이밍도의 예이다.
도 6은 발명의 실시예에 따른 용량성 및 다이오드 모델링과 함께 한 스트링의 메모리 셀들의 영역의 부분과 웰의 부분을 도시한 도 4의 메모리 장치의 부분의 단면도이다.
도 7은 발명의 실시예에 따른 메모리 장치의 프로그래밍 동작 동안 메모리 장치의 일부 성분들의 여러 전압 레벨들을 도시한 메모리 장치의 부분 단면도이다.
도 1은 발명의 실시예에 따른 메모리 장치(100)의 블록도이다. 메모리 장치(100)는 메모리 셀들(104)이 행들 및 열들로 배열된 메모리 어레이(102)를 포함한다. 행 디코더(106) 및 열 디코더(108)는 어드레스 레지스터(112)에 응답하며 라인들(110) 상에 행 어드레스 및 열 어드레스 신호들에 기초하여 메모리 셀들(104)에 액세스한다. 데이터 입력/출력 회로(114)는 메모리 셀들(104)과 라인들(110) 간에 데이터를 전송한다. 제어회로(116)는 라인들(110, 111) 상에 신호들에 기초하여 메모리 장치(100)의 동작들을 제어한다. 메모리 장치(100)는 비휘발성 메모리 장치일 수 있다. 예를 들면, 메모리 장치(100)는 메모리 셀들(104)이 NAND 플래시 메모리 배열로 배열된 플래시 메모리 셀들을 포함하는 NAND 플래시 메모리 장치일 수 있다. 당업자는 메모리 장치(100)가 다른 부분들을 포함할 수 있음을 쉽게 알 것이며, 이들은 여기에 기술된 여러 실시예들에 중점을 두기 위해 도 1에서 생략된다.
메모리 장치(100)는 전압들 Vcc 및 Vss을 수신하기 위해 라인들(130, 132)을 포함한다. Vcc는 메모리 장치(100)를 위한 공급 전압일 수 있고, Vss는 접지일 수 있다. 또한, 메모리 장치(100)는 전압 발생기(140)를 포함한다. 전압 발생기(140) 및 제어회로(116)는 메모리 장치(100)의 각종 동작들 동안에 서로 다른 전압들을 메모리 어레이(102)에 제공하기 위해(예를 들면, 메모리 어레이(102)가 서로 다른 전압들을 갖게 하기 위해서) 모듈로서 혹은 모듈의 부분으로서 개별적으로 또는 함께 동작할 수 있다. 동작들은 라인들(110)에서 메모리 셀들(104)로 데이터를 전송(예를 들면, 기입)하기 위한 프로그래밍 동작, 메모리 셀들(104)에서 라인들(110)로 데이터를 전송(예를 들면, 판독)하기 위한 판독 동작, 및 메모리 셀들(104)의 모든 혹은 일부로부터 데이터를 소거(예를 들면, 클리어)하기 위한 소거 동작을 포함한다. 메모리 장치(100)는 도 2 내지 도 7에 관련하여 이하 기술되는 장치들의 실시예들을 포함한다.
도 2는 발명의 실시예에 따른 메모리 장치(200)의 부분 개략도이다. 메모리 장치(200)는 행들(220, 221, 222, 223), 및 열들(224, 225, 226)로 배열된 메모리 셀들(210, 211, 212, 213)을 포함한다. 동일 열에 메모리 셀들은 스트링들(230, 231, 232)과 같은 한 스트링의 메모리 셀들에 연결된다. 도 2는 3개의 스트링들의 예를 도시한 것이며 각각의 스트링은 4개의 메모리 셀들을 갖는다. 그러나, 각각의 스트링에 스트링들 및 메모리 셀들의 수는 다양할 수 있다.
또한, 메모리 장치(200)는 선택 트랜지스터들(215, 216)을 포함한다. 각각의 선택 트랜지스터(215)는 스트링들(230, 231, 232) 중 하나와 소스 라인 신호(SL)에 연관된 소스 라인(243) 간에 결합된다. 각각의 선택 트랜지스터(215)는 선택 라인(255)에 결합된 게이트(217)를 포함한다. 선택 라인(255) 상에 선택 신호(SGS) 는 스트링들(230, 231, 232)를 전기적으로 소스 라인(243)에 결합하기 위해 선택 트랜지스터들(215)을 활성화(턴 온)시키기 위해서 사용된다. 각각의 트랜지스터(216)는 스트링들(230, 231, 232) 중 하나와 각각 비트라인 신호들(BL0, BL1, BL2)에 연관된 비트라인들(240, 241, 242) 중 하나 사이에 결합된다. 각각의 선택 트랜지스터(216)는 선택 라인(256)에 결합된 게이트(218)를 포함한다. 선택 라인(256) 상에 선택 신호(SGD)는 스트링들(230, 231, 232)을 전기적으로 비트라인들(240, 241, 242)에 결합하기 위해 선택 트랜지스터들(216)를 활성화시키기 위해서 사용된다. 도 2는 스트링들(230, 231, 232) 밖에 있는 선택 트랜지스터들(215, 216)을 도시한다. 그러나, 트랜지스터들(215, 216)은 스트링들(230, 231, 232) 각각이 대응하는 선택 트랜지스터(215) 및 대응하는 선택 트랜지스터(216)를 포함할 수 있게, 이들 스트링들의 부분으로서 간주될 수도 있다. 예를 들면, 스트링(231)은 각각 비트라인(241)과 소스 라인(255) 사이에 결합되는 선택 트랜지스터(215) 및 선택 트랜지스터(216)를 포함한다.
도 2에 도시된 바와 같이, 메모리 셀들(210, 211, 212, 213) 각각은 플로팅 게이트(208) 및 제어 게이트(209)를 포함한다. 동일 행(예를 들면, 행(220))에 메모리 셀들(예를 들면, 메모리 셀들(210))의 제어 게이트들(209)은 워드라인(250, 251, 252, 또는 253)과 같은 동일 워드라인에 결합된다. 워드라인들(250, 251, 252, 253) 상에 워드라인들 신호들(WL0, WL1, WL2, WL3)은 메모리 셀들(210, 211, 212, 213)에 액세스하기 위해 사용된다.
메모리 셀들(210, 211, 212, 213)을 프로그램, 판독, 또는 소거하기 위해서, 메모리 장치(200)는 선택 라인들(255, 256), 워드라인들(250, 251, 252, 253), 비트라인들(240, 241, 242), 및 소스 라인(243)에 여러 전압들을 인가한다. 여기에서는 실시예들에 중점을 두기 위해서, 이 설명은 메모리 장치(200)의 판독 및 소거 동작들의 상세를 생략한다.
프로그래밍 동작에서, 위에 언급된 바와 같이, 메모리 장치(200)가 선택 라인들(255, 256), 워드라인들(250, 251, 252, 253), 비트라인들(240, 241, 242), 및 소스 라인(243)에 인가하는 여러 전압들 외에도, 메모리 장치(200)는 메모리 셀들(210, 211, 212, 213)이 형성되는 반도체 기판에도 전압을 인가한다. 도 3은 메모리 장치(200)의 반도체 기판의 예를 도시한 것이다.
도 3은 발명의 실시예에 따른 도 2의 메모리 장치(200)의 부분 단면도이다. 도 3에 도시된 바와 같이, 메모리 장치(200)는 웰들(303, 305, 307)이라 지칭할 수 있는 기판 부분들을 가진 기판(301)을 포함한다. 기판(301)의 웰(305) 및 웰(307)은 노드(399)에 결합된다. 메모리 장치(200)는 프로그래밍 동작 동안 노드(399)를 통해 웰들(305, 307)에 웰 전압(VWELL)을 인가한다. 도 3에서 참조부호들 "P" 및 "N"은 기판(301)의 여러 부분들에서 서로 다른 전도성 타입의 물질들을 표시한다. 예를 들면, P-형 물질은 제 1 불순물들로 도핑된 실리콘일 수 있고, N-형 물질은 제 1 불순물들과는 다른 제 2 불순물들로 도핑된 실리콘일 수 있다. P-형 물질에 불순물들은 붕소와 같은 물질을 포함할 수 있다. N-형 물질에 불순물들은 인 또는 비소와 같은 물질을 포함할 수 있다.
도 3에 도시된 바와 같이, 메모리 셀들(210, 211, 212, 213) 각각에서, 플로팅 게이트(208)는 절연 물질(311)에 의해 서로 격리되고, 영역들(360) 및 영역들(363) 위에 형성된다. 영역들(360)은 웰(307)의 P-형 물질과는 다른 N-형 물질을 포함한다. 영역들(360) 각각은 트랜지스터들(215, 216)의 소스들 및 드레인들 및 메모리 셀들(210, 211, 212, 213)의 트랜지스터들의 소스들 및 드레인들에 대응한다. 영역들(363) 각각은 2개의 영역들(360) 사이에 채널들에 대응한다. 영역들(360) 및 영역들(363)은 메모리 장치(200)의 여러 동작들 동안에 전류를 도통시키기 위해 비트라인(240) 및 소스 라인(243) 간에 연속적인 전도성 경로를 형성할 수 있다.
영역들(360) 및 영역들(363)은 일괄하여 S-D 영역이라 칭한다. 이 설명에서, S-D 영역은 소스들과 드레인들(예를 들면, 360) 그리고 선택 트랜지스터들(예를 들면, 215, 216) 및 메모리 셀들(예를 들면, 210, 211, 212, 213)의 소스들과 드레인들 사이에 채널들(예를 들면, 363)을 포함하는 영역을 말한다.
도 3은 메모리 장치(200)의 메모리 셀들(예를 들면, 스트링(230)) 중 단지 한 스트링의 부분 단면도이다. 메모리 셀들의 다른 스트링들(예를 들면, 도 2에서 스트링들(231, 232))은 도 3에 도시된 구조와 유사하거나 동일한 구조를 갖는다.
프로그래밍 동작에서, 메모리 장치(200)는 선택된 메모리 셀(혹은 셀들)에 정보를 프로그램하기 위해서 하나 이상의 메모리 셀들을 선택한다. 이 설명에서, 선택된 메모리 셀은 특정 프로그래밍 동작 동안 프로그램되게 선택되는 메모리 셀 이다. 선택된 스트링은 특정 프로그래밍 동작 동안 선택된 메모리 셀을 포함하는 스트링이다. 비선택된(또는 금지된) 스트링은 특정 프로그래밍 동안 선택된 메모리 셀을 포함하지 않는 스트링이다. 비선택된 메모리 셀은 특정 프로그래밍 동작 동안 프로그램되게 선택되지 않는 메모리 셀이다. 이에 따라, 선택된 스트링은 선택된 메모리 셀 및 비선택된 메모리 셀 둘 다를 포함할 수 있고, 비선택된 스트링은 비선택된 메모리 셀들만을 포함할 수 있다.
프로그래밍 동작 동안, 메모리 장치(200)에 하나 이상의 비선택된 스트링들은 선택된 및 비선택된 스트링들의 서로 다른 성분들에 인가되는 서로 다른 전압 레벨들의 영향 때문에 프로그래밍 동작 동안 교란될 수 있다. 비선택된 스트링들의 영역들(360, 363)에 전자들은 비선택된 스트링들의 프로그래밍 교란에 기여할 수 있다. 비선택된 스트링들에 일어날 수 있는 프로그래밍 교란을 감소시키거나 억제시키기 위해서, 메모리 장치(200)는 비선택된 스트링들의 영역들(360, 363)(S-D 영역)에 전자들의 량을 감소시킨다.
실시예에서, 메모리 장치(200)는 영역들(360, 363)로부터 자유 전자들을 부분적으로 혹은 완전히 제거함으로써 영역들(360, 363)로부터 전자들의 량을 감소시킨다. 예를 들면, 프로그래밍 동작 동안, 메모리 장치(200)는 영역들(360, 363)과 웰(307) 간에 전압을 인가하여 머물러 있거나 노드(399)를 통해 내보내어 영역들(360, 363)로부터 자유 전자들을 부분적으로 또는 완전히 제거한다.
도 2 및 도 3의 메모리 장치(200)의 동작은 도 4 내지 도 7에 관련하여 이하 기술되는 메모리 장치의 동작과 유사하거나 동일하다.
도 4는 발명의 실시예에 따른, 예를 든 프로그래밍 동작 동안에, 프로그램되게 선택된 메모리 셀(411)을 포함하는 메모리 장치(400)의 부분 개략도이다. 메모리 장치(400)는 스트링들(430, 431)을 포함하며, 각각은 제어 게이트들(409) 및 플로팅 게이트들(408)을 가진 메모리 셀들(410, 411, 412, 413)을 갖는다. 스트링들(430, 431) 각각은 선택 트랜지스터(416)를 통해 대응 비트라인(440 또는 441)에, 그리고 선택 트랜지스터(415)를 통해 소스 라인(457)에 결합된다. 비트라인들(440, 441)은, 각각, 비트라인 신호들(BL0, BL1)에 연관된다.
메모리 셀들(410, 411, 412, 413)의 제어 게이트들(409)은 워드라인들 신호들(WL0, WL1, WL2, WL3)에 연관된 각각의 워드라인들(450, 451, 452, 453)에 결합된다. 워드라인들(450, 451, 452, 453)은 메모리 셀들(410, 411, 412, 413)에 액세스하기 위해 사용되는 전도성 라인들이다. 각각의 선택 트랜지스터(415)는 선택 신호(SGS)에 연관된 선택 라인(455)에 결합된 게이트(417)를 포함한다. 각각의 선택 트랜지스터(416)는 선택 신호(SGD)에 연관된 선택 라인(456)에 결합된 게이트(418)를 포함한다.
두 스트링들(430, 431)의 메모리 셀들(410, 411, 412, 413) 및 선택 트랜지스터들(415, 416)은 라인들(407)에 결합된다. 라인들(407)은 메모리 장치(400)의 반도체 기판의 부분, 예를 들면, 기판 내 웰을 나타낸다. 따라서, 라인들(407)을 메모리 장치(400)의 부분(예를 들면, 웰(407))이라고도 한다. 웰(407)은 도 3의 기판(301)의 웰(305) 및 웰(307)의 하나 이상과 유사하거나 이와 동일한 구조를 가질 수 있다. 따라서, 스트링들(430, 431) 각각은 도 3의 S-D 영역(영역들(360, 363))과 유사한 S-D 영역을 가질 수도 있다.
또한, 도 4에 도시된 바와 같이, 메모리 장치(400)는 WL0, WL1, WL2, WL3의 전압 레벨들을 제어하는 게이트 전압 제어회로(420)를 포함한다. 선택 트랜지스터전압 제어회로(433)는 SGS 및 SGD의 전압 레벨들을 제어한다. 웰 전압 제어회로(442)는 웰(407)의 전압 레벨을 제어한다. 선택된 메모리 셀이 프로그램되기 전에 시간간격과 같은 프로그래밍 동작의 시간간격 동안에, 웰 전압 제어회로(442)는 전자들을 스트링들(430, 431)의 S-D 영역에서 웰(407)로 이동되게 하기 위해서 WL0, WL1, WL2, WL3의 전압 레벨들보다 큰 전압 레벨까지 웰(407)을 충전시키기 위해 전압 VWELL을 웰(407)에 인가한다. 이를테면 웰(407)이 충전된 후에 시간간격과 같은 프로그래밍 동작의 또 다른 시간간격 동안에, 웰 전압 제어회로(442)는 하나 이상의 선택된 메모리 셀들이 프로그램될 수 있도록, 방전 유닛(444)을 사용하여, 웰(407)을 방전시키기 위해 전압 VWELL을 웰(407)로부터 단절시킨다.
도 4는 메모리 장치(400)가 3개의 개별적 회로들(420, 434, 442)을 포함하는 예를 도시한 것이다. 그러나, 이들 회로들은 몇개의 회로들 혹은 단일 회로로 결합되는 3 이상의 회로들로 분리될 수 있거나, 도 1의 전압 발생기(140) 및 제어회로(116)와 같은 전압 발생기 및 제어회로 중 하나 혹은 둘 다의 적어도 일부일 수도 있다.
도 4는, 여기에 기술된 실시예들에 중점을 두기 위해서, 2개의 스트링들(430, 431)을 가진 메모리 장치(400)를 도시한다. 그러나, 메모리 장치(400)는 도 4에 도시된 스트링들(430, 431)과 유사하거나 동일한 다수의 스트링들을 포함한다.
프로그래밍 동작 동안, 메모리 장치(400)는 메모리 셀 또는 셀들이 선택되게 스트링(430) 또는 스트링(431) 내 메모리 셀들(410, 411, 412, 413) 중 하나 이상을 선택할 수 있다. 도 4 는, 특정한 예를 든 프로그래밍 동작에서, 스트링(430)의 메모리 셀(411)이 선택된 메모리 셀이고 스트링(430)의 메모리 셀들(410, 412, 413)이 비선택된 메모리 셀임을 나타내기 위해 스트링(430)의 메모리 셀(411)을 원으로 나타내었다. 따라서, 스트링(430)이 선택된 스트링이다. 스트링(431)의 메모리 셀들(410, 411, 412, 413)은 비선택된 메모리 셀들이다. 따라서, 스트링(431)은 비선택된 스트링이다. 메모리 장치(400)의 프로그래밍 동작은 도 4 및 도 5에 관련하여 이하 기술된다.
여기에 설명에서, VWELL이 명세서 또는 도면들에서 언급될 때, 이것은 웰에 인가되는 전압 신호를 지칭할 수도 있고 웰의 전압 레벨을 지칭할 수도 있다. BL0 및 BL1이 명세서 또는 도면들에서 언급될 때, 이들은 2개의 대응하는 비트라인들 상에 신호들, 혹은 비트라인들 상에 전압 레벨들, 혹은 비트라인들 자신들을 지칭할 수도 있다. WL0, WL1, WL2, WL3이 명세서 또는 도면들에서 언급될 때, 이들은 대응하는 워드라인들 상에 신호들, 대응하는 워드라인들 상에 전압 레벨들, 워드라인들 자체들, WL0, WL1, WL2, WL3에 연관된 메모리 셀들의 게이트들 상에 전압 레벨들, 혹은 WL0, WL1, WL2, WL3에 연관된 메모리 셀들의 게이트들을 지칭할 수도 있다. 또한, SGS(또는 SGD)가 명세서 또는 도면들에서 언급될 때, 이것은 선택 라인 상에 신호, 선택 라인의 전압 레벨, 혹은 선택 라인 자신을 지칭할 수도 있다. 또한, SL이 명세서 또는 도면들에서 언급될 때, 이것은 소스 라인 상에 신호, 소스 라인의 전압 레벨, 또는 소스 라인 자신을 지칭할 수도 있다.
도 5는 발명의 실시예에 따른 프로그래밍 동작 동안, 도 4에 대한 각종 신호들의 타이밍도의 예이다. 도 5에 도시된 바와 같이, 메모리 장치(400)의 프로그래밍 동작은 2개의 서로 다른 시간간격들로서, 시간 T0와 시간 T1 사이의 시간간격(501) 및 시간 T1과 시간 T3 사이의 시간간격(502)을 포함한다. 전압 레벨들(V0 내지 V11)은 서로 다른 시간들에서 메모리 장치(400)의 여러 성분들의 서로 다른 전압 레벨들을 나타낸다. 다음 설명은 도 4 및 도 5에 대한 것이다.
동작에서, 시간간격(501) 동안, 메모리 장치(400)는 웰(407)에서의 전압을 전압 레벨(V0)에서 더 높은 전압 레벨(V1)까지 높이기 위해서 VWELL을 웰(407)에 인가한다. 메모리 장치(400)는 V1이 V2보다 크도록, WL0, WL1, WL2, WL3을 전압 레벨(V2)로 유지한다. WL0, WL1, WL2, WL3에서의 전압 레벨(V2)에 비해 웰(407)에서의 전압 레벨(V1)이 더 크기 때문에 전자들은 스트링들(430, 431)의 S-D 영역에서 웰(407)로 이동하게 된다. V2는 V0와 같을 수 있다. V0 및 V2는 제로 볼트(예를 들면, 접지 전위)일 수 있다. V2는 제로와는 다른 또 다른 값을 가질 수 있다. 예를 들면, V2는 음의 값을 가질 수 있다.
시간간격(501) 동안, 메모리 장치(400)는 선택된 및 비선택된 스트링들(430, 431) 둘 다의 BL0, BL1, SL, 및 S-D 영역들이 "플로팅"될 수 있게 함으로써, 이들 영역들에서의 전압 레벨들도 웰(407)에서의 전압 레벨과 동일한 방향으로 상승하게 한다. 이 설명에서 성분을 "플로팅"한다는 것은 이 성분을 고정된 전압 레벨로 유지하는 것이 아니라 이 성분에 전압 레벨을 서로 다른 전압 레벨들까지 상승시키고 강하시킬 수 있게 함을 의미한다. 도 5에 도시된 바와 같이, 시간간격(501) 동안에, 스트링들(430, 431)의 BL0, BL1, SL, 및 S-D 영역들 각각에서의 전압 레벨은 웰(407)의 전압 레벨이 V0에서 V1로 상승함에 응하여 전압 레벨(V0)에서 전압 레벨(V3)로 상승한다. V3는 V1 미만일 수 있다. 예를 들면, V3는 V1 - VDIODE와 같을 수 있는데, VDIODE는 웰(407)과 스트링(430 또는 431)의 S-D 영역들 간에 p-n 접합 다이오드에 걸린 전압이다. 이하 도 6은 웰(407)과 스트링(431)의 S-D 영역 간의 p-n 접합 다이오드(DPN)을 도시한 것이다. V1는 제로보다 크고 메모리 장치(400)의 공급 전압(예를 들면, Vcc) 미만일 수 있다. 또한, V1은 메모리 장치(400)의 공급 전압 이상일 수 있다. 따라서, V1이 메모리 장치(400)의 공급 전압보다 크다면(예를 들면, Vcc - VDIODE보다 크다면), V3은 공급 전압 메모리 장치(400)보다 클 수 있다.
도 5에서, 시간간격들(501, 502) 동안, 메모리 장치(400)는 SGS 및 SGD의 전압 레벨들을 상승시키고, 이들을 각각 전압 레벨들(V4, V5)에 유지한다. V4 및 V5 각각은 메모리 장치(400)의 공급 전압과 같은 값을 가질 수 있고 또는 트랜지스터들(415, 416) 각각의 임계 전압보다 큰 다른 값을 가질 수도 있다.
시간간격(501) 동안, 도 5에 도시된 전압 레벨들에서, 스트링들(430, 431)의 S-D 영역들로부터 전자들은 웰(407)에 이동하여 이에 머무른다. 따라서, 전자들은 스트링들(430, 431)의 S-D 영역들로부터 제거된다. 전자들이 제거됨에 따라, 이들 S-D 영역들 내 전자들의 량이 감소된다. 웰(407)에서의 V1의 값에 따라, 이들 S-D 영역들 내 전자들은 부분적으로 제거되거나 완전히 제거될 수 있다. 이들 S-D 영역들로부터 이동하는 전자들의 량은 V1과 V2 간의 차이에 비례한다. 따라서, V2가 고정된다면(예를 들면, 시간간격(501)동안 도 5에 도시된 바와 같이 V2에 고정된다면), 이들 S-D 영역들로부터 이동하는 전자들의 량은 V1의 값에 비례하므로, 전압 레벨(V1)의 값이 클수록, 더 많은 전자들이 이들 S-D 영역들로부터 제거된다. 이들 S-D 영역들 내 전자들의 량을 감소시키는 것은 이들 S-D 영역들에 자유 전자들을 전혀 남기지 않거나 몇 개의 전자들을 남겨 프로그래밍 교란을 야기시키기엔 불충분하게 할 수 있다. 따라서, 이들 S-D 영역들 내 전자들의 량을 감소시키는 것은 스트링(430)과 같은 하나 이상의 선택된 스트링들의 하나 이상의 메모리 셀들이 프로그램될 때(예를 들면, 시간간격(502)동안), 스트링(431)과 같은 메모리 장치(400)의 비선택된 스트링들에 일어날 수 있는 프로그래밍 교란을 감소시키거나 억제시킬 수 있다.
시간간격(502) 동안, 메모리 장치(400)는 웰(407)에서의 전압을 V1에서 V0으로 감소시키기 위해 VWELL을 웰(407)로부터 단절시킨다. 메모리 장치(400)는 웰(407)의 충전을 중지하고 웰(407)을 방전시켜 이의 전압 레벨을 감소시킴으로써 웰(407)을 VWELL로부터 단절시킬 수 있다.
시간간격(502) 동안, 메모리 장치(400)는 BLO(선택된 스트링에 결합된 비트라인)에서의 전압 레벨이 V3로부터 V0와 같은 낮은 전압 레벨로 강하하게 한다. 메모리 장치(400)는 BLO를 접지 전위에 결합함으로써 BLO에서의 전압 레벨이 강하하게 할 수도 있다. BLO이 V0까지 떨어질 때 스트링(430)의 S-D 영역의 전압 레벨도 V0까지 떨어진다.
시간간격(502) 동안, 메모리 장치(400)는 전압 레벨 BL1(비선택된 스트링에 결합된 비트라인)이 V3로부터 낮은 전압 레벨(V6)까지 떨어지게 한다. 메모리 장치(400)는 BL1을 메모리 장치(400)의 공급 전압에 결합함으로써 BL1에서의 전압 레벨이 떨어지게 할 수 있다. 따라서, V6은 메모리 장치(400)의 공급 전압과 같을 수 있다.
시간간격(502) 동안에, 메모리 장치(400)는 SL이 V3에서 낮은 전압 레벨(V8) 까지 떨어지게 한다. 메모리 장치(400)는 SL을 메모리 장치(400)의 공급 전압에 결합함으로써 SL에서의 전압 레벨이 떨어지게 할 수 있다. 따라서, V8은 메모리 장치(400)의 공급 전압과 같을 수 있다.
시간 T1과 시간 T2 사이에, 스트링(431)의 S-D 영역이 웰(407)에 결합되기 때문에, 스트링(431)의 S-D 영역의 전압 레벨(V3)도 낮은 전압 레벨(V7)까지 떨어진다. V7은 V0보다 크다.
시간 T2에서, 메모리 장치(400)는 WL2(선택된 워드라인)에서의 전압 레벨을 V0으로부터 더 높은 전압 레벨(V9)까지 상승시킨다. V9는 선택된 메모리 셀(411)을 프로그램하기 위해 사용되는 프로그래밍 전압일 수 있다. WL2을 V9까지 상승시킴으로써 메모리 셀(411)의 게이트(409)가 WL2에 결합되기 때문에, 메모리 장치(400)는 효과적으로 V9을 메모리 셀(411)의 게이트(409)에 인가하여, 메모리 셀(411)에 저장된 정보의 값을 반영하는 값까지 메모리 셀(411)의 임계 전압을 변경시킨다.
시간 T2에서, 메모리 장치(400)는 WL0, WL1, WL3(비선택된 워드라인)에 전압 레벨을 V0로부터 높은 전압 레벨(V10)까지 상승시킨다. V10는 V9 미만이다. WLO, WL1, WL3을 V10까지 상승시킴으로써 메모리 셀들(410, 412, 413)의 게이트들(409)이 대응 WL0, WL1, WL3에 결합되기 때문에, 메모리 장치(400)는 효과적으로 V10을 메모리 셀들(410, 412, 413)의 게이트들(409)에 인가한다.
시간 T2에서, 스트링(431)의 S-D 영역의 전압 레벨은 V7로부터 높은 전압 레벨(V11)까지 상승한다. 스트링(431)의 메모리 셀(411)은 스트링(431)의 S-D 영역의 V9와 V11 간의 전압차가 메모리 셀(411)의 임계 전압을 변경시킬 만큼 충분하지 않기 때문에 프로그램되지 않는다. 또한, 스트링(431)의 메모리 셀들(410, 412, 413)은 스트링(431)의 S-D 영역의 V10와 V11 간의 전압차가 스트링(431)의 메모리 셀들(410, 412, 413)의 임계 전압을 변경시킬 만큼 충분하지 않기 때문에 프로그램되지 않는다.
시간 T3 후에, 메모리 장치(400)는 이의 성분들을 시간 T0 전에 레벨들에 재설정시킬 수 있다.
V11은 시간간격(502) 동안 스트링(431)(비선택된 스트링)의 S-D 영역의 전압 레벨이 비교적 낮은 전압 레벨(V3 또는 V7)으로부터 "승압"되기 때문에 승압된 전압 레벨이라 칭할 수 있다. 더 높은 V3 또는 V10, 혹은 둘 다는 V11을 더 높아지게 한다. 선택된 스트링(예를 들면, 스트링(430))에 메모리 셀이 프로그램될 때 V11이 높을수록, 메모리 장치(400)의 비선택된 스트링들(예를 들면, 스트링(431))에 프로그래밍 교란이 덜 영향을 미칠 수 있다. 따라서, V3 또는 V10, 혹은 둘 다를 증가시킴으로써, V11도 증가되고, 그럼으로써 메모리 장치(400)의 비선택된 스트링들에 일어날 수 있는 프로그래밍 교란을 감소시킨다. 위에 기술된 바와 같이, V3은 S-D 영역들에 전자들의 량을 감소시키기 위해 V2보다 큰 VWELL을 웰(407)에 인가시킴으로써 얻어질 수 있다. 따라서, V11은 VWELL의 값을 제어함으로써 제어될 수 있다. 예를 들면, 높은 V11은 더 높은 값의 VWELL을 인가시킴으로써 얻어질 수 있다.
위에 기술된 바와 같이, V1 및 V3은 메모리 장치(400)의 공급 전압(예를 들면, Vcc) 이상일 수 있다. 그러므로, 메모리 장치(400)에서, 높은 V11(프로그래밍 교란을 감소시키기 위한)은 프로그래밍 동작의 시간간격(501) 동안 VWELL을 웰(407)에 인가함으로써 얻어질 수 있다.
일부 종래의 메모리 장치들은 도 3의 S-D 영역과 유사한 영역을 포함할 수 있다. 이 설명의 목적상, 도 3의 S-D 영역과 유사한 종래의 메모리 장치의 영역을 선택된 기판 영역이라 한다. 프로그래밍 동작 동안, 통상의 메모리 장치의 비선택된 스트링의 선택된 기판 영역에 전압 레벨은 비선택된 스트링에 연관된 비트라인(비선택된 비트라인)에 전압(VBL)을 인가시킴으로써 얻어진다. 이어서, 선택 트랜지스터(예를 들면, SGD에 결합된 트랜지스터)은 턴 온 되고, 제로보다 큰 전압(VWL)은 비선택된 스트링에 연관된 워드라인들에 인가되어 비선택된 스트링의 메모리 셀들의 트랜지스터들을 턴 온 시킨다. 턴 온 된 트랜지스터들은 비선택된 비트라인에 VBL을 통상의 메모리 장치의 비선택된 스트링의 선택된 기판 영역에 전달함으로써, VBL도 비선택된 스트링의 선택된 기판 영역에 있게 된다. 통상의 메모리 장치의 비선택된 스트링의 선택된 기판 영역에 VBL을 시드(seed) 전압이라 칭할 수 있다. 그러나, 종래의 메모리 장치의 비선택된 비트라인에 VBL은 종래의 메모리 장치의 공급 전압(예를 들면, Vcc)로 제한된다(예를 들면, 그보다 크지 않다). 따라서, 종래의 메모리 장치에서, 선택된 기판 영역에 시드 전압(VBL에 기초한)은 공급 전압으로 제한되며, 제로보다 큰 VWL은 시드 전압을 전달하기 위해 워드라인들에 인가된다. 결국, 종래의 메모리 장치에서, 워드라인들에 더 높은 VWL은 프로그래밍 동작의 후속 시간간격에서 선택된 기판 영역에 낮은 전압 레벨(예를 들면, 낮은 승압된 전압 레벨)을 초래하기 때문에, 시드 전압과 프로그래밍 동작(예를 들면, 승압된 전압 레벨)의 후속 시간간격에서 선택된 기판 영역에 전압에 절충이 있다. 낮은 승압된 전압 레벨은 종래의 메모리 장치에서 프로그래밍 교란을 감소시키기엔 불충분할 수 있다.
또한, 종래의 메모리 장치에서, 어떤 값을 넘어 워드라인들에 VWL이 증가해도(승압된 전압 레벨을 증가시키려는 시도로) 선택된 기판 영역의 승압된 전압 레벨은 증가하지 않을 수 있다. 이유는 종래의 메모리 장치에서 선택된 기판 영역 및 주위 기판 간에 역바이어스 간에 접합 누설때문일 수 있고, 이 접합 누설은 선택된 기판 영역의 승압된 전압 레벨을 제한시킬 수 있다. 그러므로, 승압된 전압 레벨에 제한은 종래의 메모리 장치에 프로그래밍 교란을 감소시키려는 어떠한 시도도 제한시킬 수 있다.
도 5에서, 메모리 장치(400)의 WL0, WL1, WL2, WL3에서의 V2는 제로일 수 있기 때문에, 따라서 시간간격(502) 동안 비선택된 스트링에 V11과 같은 레벨 전압은 가능한 한 높을 수 있고, 그럼으로써 프로그래밍 교란을 감소를 향상시킬 수 있다. 또한, 도 5에서, 위에 설명된 바와 같이, 높은 V3 또는 V10, 혹은 둘 다는 V11을 더 높아지게 한다. 따라서, 증가된 V3는 동일 V11에 대해서 V10가 감소되게 할 수 있어, 스트링(431)의 역바이어스된 S-D 영역과 웰(407) 간에 접합 누설을 감소시키거나 방지하여, 프로그래밍 교란을 감소시킬 수 있게 한다.
도 6은 발명의 실시예에 따라 용량성 및 다이오드 모델링과 함께 웰(407)의 부분과 스트링(431)의 S-D 영역의 부분을 도시한 도 4의 메모리 장치(400)의 부분의 단면도이다. 도 6에서 워드라인(WL)은 도 4의 워드라인들 WLO, WLl, WL2, WL1 중 하나를 나타낸다. 스트링(431)의 S-D 영역은 소스 및 드레인들(660)과 채널들(663)을 포함한다. 도 6에 도시된 바와 같이, 소스 및 드레인(660)은 플로팅하며, 워드라인(WL)에 결합된 커패시터(CCG), 플로팅 게이트(408)에 결합된 커패시터(CFG), 웰(407)에 결합된 커패시터(Cw), 및 S-D 영역과 웰(407) 사이에 결합된 다이오드(DPN)를 사용하여 모델링될 수 있다.
S-D 영역에 전압 레벨, VS -D은 이하 식에 나타낸 바와 같이 CCG, CFG, CW 및 임의의 전하 QS -D에 기초하여 결정된다.
VS -D = ((CCG * VCG) + (CFG * VFG) + (Cw * VWELL) + QS -D)/( CCG + CFG + CW)
위에 식에서, 전압들(VCG, VFG, VWELL)은 각각 커패시터들(CCG, CFG, CW)에 연관된 전압들에 대응한다. 또한, 채널들(663)은 채널들에 연관된 메모리 셀이 음의 임계 전압을 가질 때, 예를 들면, 메모리 셀이 소거된 상태에 있을 때 전자들을 포함할 수 있다. 또한, 채널들(663)은 도 6에 도시된 소스 및 드레인(660)의 채널과 유사한 방식으로 모델링될 수 있다.
동작에서, VWELL이 VS -D보다 클 때, 다이오드(DPN)는 턴 온 하여 전자들은 S-D 영역에서 웰(407)로 이동한다. 예를 들면, VWELL이 V0에서 V1까지 상승할 때 도 5에서 시간간격(501) 동안, 다이오드(DPN)는 VWELL이 VS -D보다 클 때 턴 온 한다. S-D 영역에서 전자들의 유실은 VS -D의 전압 레벨을 상승시킨다. VS -D이 도 5에서 V3와 같이 VWELL - 다이오드(DPN)에 걸친 전압(예를 들면, VDIODE)과 대략 같을 때, 다이오드(DPN)는 턴 오프 한다. S-D 영역으로부터 이동하는 전자들의 량은 VWELL에 비례한다.
따라서, 도 5에서 시간간격(501) 동안, 웰(407)과 워드라인(WL) 사이에 다른 전압차가 야기되어, 도 6에 S-D 영역으로부터 전자들을 이 영역에서 웰(407)으로 이동하게 한다. 그러므로, 도 5에서 시간간격(501) 동안, S-D 영역에 전자들의 량이 감소된다. 위에 기술된 바와 같이, S-D 영역들에 전자들의 량을 감소시키는 것은 스트링(431)과 같은 비선택된 스트링들에 일어날 수 있는 프로그래밍 교란을 감소 또는 억제시킬 수 있다.
도 7은 발명의 실시예에 따라. 메모리 장치(700)의 프로그래밍 동작 동안, 스트링(731)을 포함한, 메모리 장치(700)의 일부 성분들의 여러 전압 레벨들을 도시한 메모리 장치(700)의 부분 단면도이다. 도 7에 전압 레벨들(V2, V3), 및 웰(707)은 도 4 및 도 5의 V2, V3, 및 웰(407)에 대응한다. 도 7의 스트링(731)은 도 4, 도 5, 도 6에 관련하여 위에 기술된 스트링(431)과 같은 메모리 장치(700)의 프로그래밍 동작 동안 비선택된 스트링일 수 있다. 도 7에서, SL, BL, SGD, 및 SGS 은 도 3의 유사한 성분들에 대응한다.
도 7에서, V3은 V2가 워드라인들(750, 751, 752, 753)에 인가되고 V2보다 큰 VWELL이 기판(701)의 웰(707)에 인가될 때 S-D 영역에서 웰(707)으로 이동하는 전자들에 기인한 스트링(731)의 S-D 영역에 양의 전압이다. 스트링(731)의 S-D 영역은 영역들(760, 763)을 포함한다. 웰(707)이 S-D 영역을 둘러싸고 있기 때문에, V2보다 큰 VWELL이 웰(707)에 인가될 때 S-D 영역의 서로 다른 위치들로부터 동일한 전자들의 량이 웰(707)로 이동할 수 있다. 따라서, S-D 영역은 S-D 영역으로부터 확장하는 동일 전압(혹은 실질적으로 균일한 전압 레벨)(V3)을 가질 수 있다.
일부 종래의 메모리 장치들은 이의 비트라인에 전압(VBL)을 인가하고 제로보다 큰 워드라인 전압(VWL)을 비선택된 스트링의 메모리 셀들의 제어 게이트에 인가하여 비선택된 스트링의 메모리 셀들의 트랜지스터들을 턴 온 시킴으로써 비트라인으로부터 VBL은 종래의 메모리 장치의 선택된 기판 영역(도 7의 S-D 영역과 유사한)에 전달될 수 있게 된다. 그러나, 어떤 경우에, 종래의 메모리 장치에서 사용되는 VWL은 특정 메모리 셀이 VWL보다 큰 값(예를 들면, 임계 전압)으로 프로그램될 수 있기 때문에 특정 메모리 셀의 트랜지스터를 턴 온 시키기엔 불충분할 수 있다. 따라서, 종래의 메모리 장치에서, 비트라인으로부터 VBL는 선택된 기판 영역의 부분에만 도달하여 특정 메모리 셀이 VWL보다 큰 값으로 프로그램된 선택된 기판 영역의 위치에서 정지할 수 있다. 따라서, 종래의 메모리 장치에서 비선택된 스트링의 선택된 기판 영역의 일부 위치들은 VBL(예를 들면, Vcc)보다 낮은 전압(예를 들면, 0 볼트)을 가질 수 있다. 그러므로, 종래의 메모리 장치의 비선택된 스트링의 선택된 기판 영역에 전압 레벨(예를 들면, 승압된 전압 레벨)은 비선택된 스트링의 메모리 셀들에 저장된 정보의 값들에 따르며, 가능한 한만큼 높지 않을 수 있어 종래의 메모리 장치에서 프로그래밍 교란을 감소시킬 수 있다.
그러나, 메모리 장치(700)에서, V3는 웰(707)에 VWELL의 인가에 기인하기 때문에, S-D 영역에 전압 레벨은 메모리 셀들(710, 711, 712, 713)에 저장된 값들과 무관하다. 그러므로, 스트링(731)의 S-D 영역에 V3는 S-D 영역에 모든 위치들에 도달할 수 있어, 프로그래밍 동작의 시간간격(502)과 같은 시간간격 동안에 S-D 영역에 전압 레벨(예를 들면, V11)을 가능한 한 높아지게 할 수 있다. 메모리 장치(700)의 전압 레벨(도 5에 V11과 유사한)이 프로그래밍 동작 동안, 가능한 한 높아지게 되었을 때, 비선택된 스트링(731)에 일어날 수 있는 프로그래밍 교란은 도 4 및 도 5에 관련하여 위에 기술된 것들과 유사한 방법들로 감소될 수 있다.
여기에 기술된 하나 이상의 실시예들은 방법들 및 모듈과 메모리 셀들을 구비한 장치들을 포함한다. 모듈은 프로그래밍 동작 동안 메모리 셀들의 소스들 및 드레인들에 전자들의 량을 감소시켜 프로그래밍 교란을 감소시킴으로써 프로그래밍 동작을 개선하게 구성된다. 추가의 방법들 및 장치들을 포함하는 다른 실시예들이 도 1 내지 도 7에 관련하여 위에 기술되었다.
메모리 장치들(100), 200, 400, 700)과 같은 장치의 예시는 여기 기술된 구조들을 이용할 수 있을 장치의 모든 요소들 및 특징들을 완전히 기술하는 것이 아니라 여러 실시예들의 구조의 전반적 이해를 제공하려는 것이다.
여러 실시예들의 장치는 고속 컴퓨터들, 통신 및 신호 처리회로, 메모리 모듈들, 휴대 메모리 저장장치들(예를 들면, 섬 드라이브), 단일 혹은 다중-프로세서 모듈들, 단일 혹은 다중 내장형 프로세서들, 복수-코어 프로세서들, 데이터 스위치들, 및 다중층, 다중-칩 모듈들을 포함한 응용특정 모듈들에서 사용되는 전자회로를 포함하거나 이에 포함될 수 있다. 이러한 장치는 텔레비전들, 셀룰라 전화들, 개인용 컴퓨터들(예를 들면, 랩탑 컴퓨터들, 데스크탑 컴퓨터들, 휴대 컴퓨터들, 타블렛 컴퓨터들, 등), 워크스테이션들, 라디오들, 비디오 플레이어들, 오디오 플레이어들(예를 들면, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어들), 차량들, 의료장치들(예를 들면, 심장 모니터, 혈압 모니터, 등), 셋탑박스들, 및 기타들과 같은 다양한 전자 시스템들 내에 서브-성분들로서 포함될 수 있다.
위에 설명 및 도면은 발명의 실시예들을 당업자들이 실시할 수 있게 하기 위해 발명의 일부 실시예들을 예시한다. 다른 실시예들은 구조적, 논리적, 전기적, 프로세스, 및 그외 변경들을 포함할 수 있다. 도면들에서, 유사 특징들 또는 유사 참조부호들은 몇몇 도면에서 실질적으로 유사한 특징들을 기술한다. 일부 실시예들의 부분들 및 특징들은 다른 실시예들의 것들에 포함되거나 이들을 대체할 수도 있다. 많은 다른 실시예들은 위에 설명을 읽고 이해하였을 때 당업자들에게 명백하게 될 것이다.
요약서는 기술적 개시의 본질 및 요지를 당업자가 신속하게 확인할 수 있게 할 요약서를 요구하는 37C.F.R.§1.72(b)에 준하여 제공된다. 요약서는 청구항들을 해석하거나 제한시키기 위해 사용되지 않을 것이라는 전제로 제출된다.

Claims (36)

  1. 장치의 프로그래밍 동작의 제 1 시간간격 동안 상기 장치의 메모리 셀들의 소스들 및 드레인들 내의 전자들의 량을 감소시키는 단계; 및
    상기 프로그래밍 동작의 제 2 시간간격 동안 상기 메모리 셀들 중 적어도 하나를 프로그래밍하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서,
    상기 전자들의 량을 감소시키는 단계는 상기 메모리 셀들의 게이트들과 상기 장치의 상기 기판의 부분 간에 전압차를 야기시키는 단계를 포함하고,
    상기 소스들 및 드레인들은 상기 기판의 상기 부분에서의 전압 레벨이 상기 제 1 시간간격 동안 상기 게이트들 각각에서의 전압 레벨보다 크게 되도록 위치된 것인, 방법.
  3. 청구항 2에 있어서,
    상기 전압차를 야기시키는 단계는 상기 제 1 시간간격 동안 상기 게이트들에서의 상기 전압 레벨을 제로 볼트로 유지시키는 단계를 포함하는, 방법.
  4. 청구항 1에 있어서,
    상기 소스들 및 드레인들 내의 상기 전자들의 량을 감소시키는 단계는 상기 소스들 및 드레인들을 플로팅시키는 단계를 포함하는, 방법.
  5. 메모리 장치의 메모리 셀들의 소스들 및 드레인들에 결합된 기판의 부분에서의 전압을 상기 메모리 장치의 프로그래밍 동작의 제 1 시간간격 동안 제 1 전압 레벨로부터 제 2 전압 레벨까지 상승시키는 단계; 및
    상기 프로그래밍 동작의 제 2 시간간격 동안 상기 기판의 상기 부분에서의 상기 제 2 전압 레벨을 감소시키는 단계를 포함하는, 방법.
  6. 청구항 5에 있어서,
    상기 제 2 전압 레벨은 상기 메모리 장치의 공급 전압과 동일한, 방법.
  7. 청구항 5에 있어서,
    상기 제 2 전압 레벨은 상기 메모리 장치의 공급 전압보다 큰, 방법.
  8. 청구항 5에 있어서,
    상기 제 2 전압 레벨은 상기 제 1 시간간격 동안 상기 소스들 및 드레인들에서의 전압 레벨보다 큰, 방법.
  9. 메모리 장치의 프로그래밍 동작의 제 1 시간간격 동안 상기 메모리 장치의 기판의 부분을 충전시키는 단계;
    상기 프로그래밍 동작의 제 2 시간간격 동안 상기 기판의 상기 부분을 방전시키는 단계;
    상기 제 1 시간간격 동안 상기 메모리 장치의 한 스트링의 메모리 셀들의 복수의 게이트들에 제 1 게이트 전압을 인가하는 단계;
    상기 제 2 시간간격 동안 상기 복수의 게이트들 중 제 1 및 제 2 게이트들에 제 2 게이트 전압을 인가하는 단계; 및
    상기 제 2 시간간격 동안 상기 복수의 게이트들 중 제 3 게이트에 제 3 게이트 전압을 인가하는 단계를 포함하는, 방법.
  10. 청구항 9에 있어서,
    상기 제 1 게이트 전압은 상기 기판의 상기 부분이 충전되는 경우 상기 기판의 상기 부분의 전압 레벨 미만의 전압 레벨을 갖는, 방법.
  11. 청구항 10에 있어서,
    상기 제 1 게이트 전압은 제로 볼트와 동일한 전압 레벨을 갖는, 방법.
  12. 청구항 10에 있어서,
    상기 제 1 게이트 전압은 음의 값을 갖는, 방법.
  13. 청구항 9에 있어서,
    메모리 셀들의 상기 스트링에 결합된 비트라인을 플로팅시키는 단계를 더 포함하는, 방법.
  14. 청구항 13에 있어서,
    상기 제 2 시간간격 동안 상기 비트라인에서의 전압을 감소시키는 단계를 더 포함하는, 방법.
  15. 청구항 9에 있어서,
    상기 스트링의 상기 메모리 셀들 어느 것도 상기 프로그래밍 동작 동안 프로그램되도록 선택되지 않는, 방법.
  16. 청구항 9에 있어서,
    상기 스트링의 상기 메모리 셀들 중 하나는 상기 프로그래밍 동작 동안 프로그램되도록 선택되는, 방법.
  17. 메모리 장치의 프로그래밍 동작의 제 1 시간간격 동안 상기 메모리 장치의 메모리 셀들의 소스들 및 드레인들에 결합된 기판 웰을 충전시키는 단계;
    상기 기판 웰이 충전되는 동안 상기 소스들 및 상기 드레인들에서의 전압 레벨이 상승하게 하는 단계; 및
    상기 프로그래밍 동작의 제 2 시간간격 동안 상기 기판 웰을 방전시키는 단계를 포함하는, 방법.
  18. 청구항 17에 있어서,
    상기 소스들 및 드레인들에서의 상기 전압 레벨은 기판 웰의 전압 레벨에서 다이오드 전압을 감한 전압 레벨과 동일한 레벨까지 상승되도록 하는, 방법.
  19. 청구항 17에 있어서,
    상기 메모리 셀들의 제 1 그룹은 제 1 메모리 셀 스트링에 배열되고, 상기 메모리 셀들의 제 2 그룹의 제 2 메모리 셀 스트링에 배열되며,
    상기 제 1 메모리 셀 스트링의 상기 소스들 및 상기 드레인들에서의 상기 전압 레벨은 상기 기판 웰이 방전되는 경우 상기 제 2 시간간격의 제 1 부분동안 감소되도록 하며,
    상기 제 1 메모리 셀 스트링의 상기 소스들 및 상기 드레인들에서의 상기 전압 레벨은 상기 기판 웰이 방전되는 경우 상기 제 2 시간간격의 제 2 부분 동안 증가되도록 하는 것인, 방법.
  20. 메모리 장치에 있어서,
    기판의 부분 내 위치된 소스들 및 드레인들을 포함하는 메모리 셀들; 및
    상기 메모리 장치의 프로그래밍 동작 동안 상기 소스들 및 드레인들 내의 전자들의 량을 감소시키도록 구성된 모듈을 포함하는, 메모리 장치.
  21. 청구항 20에 있어서,
    상기 모듈은 상기 프로그래밍 동작의 시간간격 동안 상기 기판의 상기 부분을 충전하도록 구성된, 메모리 장치.
  22. 청구항 21에 있어서,
    상기 모듈은 상기 프로그래밍 동작의 추가적인 시간간격 동안 상기 기판의 상기 부분을 방전하도록 구성된, 메모리 장치.
  23. 청구항 20에 있어서,
    상기 모듈은 상기 프로그래밍 동작의 시간간격 동안 상기 메모리 셀들의 게이트들을 상기 기판의 상기 부분의 전압 레벨 미만의 전압 레벨로 유지하도록 구성된, 메모리 장치.
  24. 청구항 20에 있어서,
    상기 모듈은 상기 프로그래밍 동작의 시간간격 동안 상기 메모리 셀들의 게이트들을 제로 볼트로 유지하도록 구성된, 메모리 장치.
  25. 청구항 20에 있어서,
    상기 기판의 상기 부분은 제 1 전도성 물질을 가지며, 상기 소스들 및 드레인들은 제 2 전도성 물질을 갖는, 메모리 장치.
  26. 청구항 25에 있어서,
    상기 기판의 상기 부분은 상기 기판의 제 1 부분이며, 상기 기판은 상기 제 2 전도성 물질을 갖는 제 2 부분을 포함하고, 상기 기판의 상기 제 1 부분은 상기 기판의 상기 제 2 부분과 상기 소스들 및 드레인들 사이에 있는 것인, 메모리 장치.
  27. 청구항 20에 있어서,
    상기 모듈은 전압 발생기를 포함하는, 메모리 장치.
  28. 청구항 20에 있어서,
    상기 모듈은 제어회로를 포함하는, 메모리 장치.
  29. 청구항 20에 있어서,
    상기 모듈은 전압 발생기 및 제어회로를 포함하는, 메모리 장치.
  30. 메모리 장치에 있어서,
    제 1 라인과 소스 라인 사이에 결합된 제 1 스트링의 메모리 셀들;
    제 2 라인과 상기 소스 라인 사이에 결합된 제 2 스트링의 메모리 셀들;
    상기 메모리 장치의 프로그래밍 동작 동안, 상기 제 1 및 제 2 스트링들의 상기 메모리 셀들에 액세스하기 위해 상기 제 1 및 제 2 스트링들에 의해 공유되는 전도성 라인들로서, 상기 제 1 및 제 2 스트링들 각각의 상기 메모리 셀들은 기판의 부분 내 위치된 소스들 및 드레인들을 포함하는 것인, 전도성 라인들; 및
    상기 메모리 장치의 프로그래밍 동작 동안 상기 기판의 상기 부분의 전압을 제 1 전압 레벨로부터 제 2 전압 레벨로 상승시키도록 구성된 모듈을 포함하는, 메모리 장치.
  31. 청구항 30에 있어서,
    상기 모듈은 상기 프로그래밍 동작의 시간간격 동안 상기 전도성 라인들을 상기 기판의 상기 부분에서의 상기 제 2 전압 레벨 미만의 전압 레벨로 유지하게 구성된, 메모리 장치.
  32. 청구항 30에 있어서,
    상기 모듈은 상기 프로그래밍 동작 동안 상기 제 1 라인의 전압 레벨을 상승 및 강하할 수 있게 구성된, 메모리 장치.
  33. 청구항 30에 있어서,
    상기 모듈은 상기 시간간격 동안 상기 제 1 및 제 2 라인들이 플로팅될 수 있게 구성된, 메모리 장치.
  34. 청구항 30에 있어서,
    상기 모듈은 상기 기판의 상기 부분에서의 상기 전압이 상승하는 경우 상기 제 1 및 제 2 스트링들의 상기 소스들 및 드레인들에서의 전압 레벨이 상승될 수 있게 구성된, 메모리 장치.
  35. 청구항 30에 있어서,
    상기 모듈은 상기 전압이 상기 제 2 전압 레벨까지 상승한 후에 상기 기판의 상기 부분에서의 상기 전압을 감소시키게 구성된, 메모리 장치.
  36. 청구항 35에 있어서,
    상기 모듈은 상기 기판의 부분에서의 상기 전압이 감소되는 경우 상기 제 1 스트링의 상기 소스들 및 드레인들에서의 전압 레벨이 상승될 수 있게 구성되며,
    상기 모듈은 상기 기판의 부분에서의 상기 전압이 감소되는 경우 상기 제 2 스트링의 상기 소스들 및 드레인들에서의 전압 레벨이 감소될 수 있게 구성된, 메모리 장치.
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