CN106960687B - 单次可编程存储器架构中的自锁存感测时序 - Google Patents

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Abstract

本发明涉及一种单次可编程存储器架构中的自锁存感测时序。可编程存储器(19)包含自锁存读取数据路径。感测放大器(28)感测位线处的电压电平，所述位线传送在其相关联的列中的所选择的存储器单元(32)的数据状态。耦合到所述感测放大器(28)的输出的数据锁存器(30)传递所述感测到的数据状态。提供在所述读取数据路径中接收所述数据锁存器(30)的输出的设置复位逻辑(34)，且所述设置复位逻辑(34)响应于所述数据状态在读取循环中的转变锁存所述数据锁存器(30)并将其与所述感测放大器(28)隔离。所述设置复位逻辑(34)在下一读取循环的开始处使所述数据锁存器(30)复位。在一些实施例中，提供定时器(27)，使得所述锁存器(30)在其中无数据转变发生的较长读取循环中在超时周期之后被复位。

Description

单次可编程存储器架构中的自锁存感测时序
相关申请案的交叉参考
本申请案根据35U.S.C.§119(e)主张2015年12月18日申请的第62/269,737号临时申请案的优先权，所述临时申请案以引用方式并入本文中。
关于联邦政府资助的研究或开发的声明
不适用。
技术领域
本发明涉及固态存储器的领域。更具体来说，本发明的实施例涉及对单次可编程非易失性存储器中所存储的数据状态的感测。
背景技术
非易失性固态读取/写入存储器装置在许多现代电子系统中是常见的，尤其是在便携式电子装置及系统中。常规类型的非易失性固态存储器装置包含被称为电可编程只读存储器(EPROM)装置的存储器装置。现代EPROM存储器单元包含存储数据状态的一或多个“浮动栅极”晶体管。在一般意义上，通过施加偏压来对这些浮动栅极晶体管进行“编程”，所述偏压使电洞或电子隧穿或通过较薄电介质膜被注入到作为晶体管的浮动栅极的电隔离的晶体管栅极元件上。与在浮动栅极上未俘获电荷的情况下的阈值电压相比，浮动栅极上所俘获的此电荷将调制存储器单元晶体管的表观阈值电压。可通过在正常晶体管偏置条件下感测经编程的状态与未经编程的状态之间的源极-漏极传导的所得差值来检测阈值电压的此差值。一些EPROM装置是“可擦除的”，其中：可(例如)通过将存储器单元曝露到紫外光(此类存储器被称为“UV EPROM”)或通过施加实现来自浮动栅极的电荷的隧穿的特定电偏置条件(此类存储器被称为电可擦除或电可更改，即，分别是EEPROM或EAPROM)从浮动栅极移除所俘获的电荷。通常由EEPROM存储器阵列实现“快闪”存储器装置，其中擦除操作被同时施加于存储器单元的“块”。
因为现代EPROM及EEPROM功能的方便性及效率，现在通常将非易失性存储器阵列嵌入于较大型的集成电路内，例如现代复杂微处理器、数字信号处理器及其它大型逻辑电路。此类嵌入式非易失性存储器可用作存储可由处理器执行的软件例程的非易失性程序存储器，且也可用作非易失性数据存储装置。在更小规模上，非易失性存储器单元可实现控制寄存器，可通过所述控制寄存器配置较大型的逻辑电路，或可将其用于在电测量之后“修整”模拟电平。
如所属领域已知，“单次可编程”(“OTP”)存储器也是流行的，尤其是在如上所述的嵌入式非易失性存储器应用中。OTP存储器的存储器单元与UV EPROM单元类似或相同地构造，且因而其不可被电擦除。但当安装于不具有窗(存储器可通过所述窗被曝露于紫外光)的不透明封装中时，UV EPROM单元可被编程一次，且仅可被编程一次。在嵌入式应用中，OTP存储器可用于存储待由嵌入式微控制器或微处理器执行的程序代码。
在任何类型的固态半导体存储器中，读取操作的数据路径时序在存储器装置的性能中是关键的。作为所属领域的基础，通常通过根据行地址选择阵列中的一行单元、将那些单元中的每一者中的存储装置耦合到对应的位线以根据其对应的单元中所存储的数据状态在每一位线上建立电压或电流，对常规OTP及其它固态存储器中的存储器单元进行存取。感测放大器感测位线的状态以确定所存取的单元的数据状态，且接着，锁存感测到的这些数据状态并沿着存储器的输出数据路径传送所述数据状态。必须在变化的电压及温度条件下、在制造参数的变化的情况下及在存在系统噪声的情况下维持对所存储的存储器单元状态的准确感测。如所属领域已知，取决于读取电路中的时序精度的读取操作的噪声容限在很大程度上确定用于提供必要的读取电流所需的最小存储器单元大小，且因此确定每单元“芯片”面积中以位为单位的存储器密度。
感测电路的此精度在很大程度上归因于感测放大器以其进行操作以放大及锁存由位线信号所表示的数据状态的时序。在每一循环中，在允许将位线电平放大及锁存为从所存取的存储器单元读取的数据状态之前，必须提供时间以允许所存取的单元在那些位线上产生电压或电流。一方面，如果在循环中过早锁存数据，那么在已完全产生位线信号之前，所读取的数据易受来自噪声的误差影响。另一方面，比可靠感测所需更晚锁存数据将过度地延长读取循环时间，且因此限制装置的性能。
已观察到，在现代存储器架构中优化读取循环的数据路径时序可为相当困难的。用于设置读取路径时序的一种常规技术是从选通(gate)字线驱动器的行启用控制信号产生感测放大器启用信号，但运用延迟元件(例如，逻辑反相器链)在所选择的字线的驱动之后在启用感测放大器或锁存感测到的数据之前建立所期望的延迟时间。然而，已观察到，存储器单元晶体管的构造及因此电特性通常不同于组成延迟元件的逻辑晶体管的的构造及电特性。显著的装置不匹配连同这些最小大小单元晶体管的装置行为的局部变化一起可导致使将额外设计容限(即，字线驱动与感测放大器启用信号之间的延长的延迟)构建到时序电路中成为必要。此额外容限不利地影响读取循环时间。
用于确定现代固态存储器中的感测放大器时序的另一常规方法使用基于使用与单元晶体管相同的晶体管大小所构造的副本或“虚设”存储器单元的“跟踪”电路。此方法在副本单元可紧密匹配主阵列中的单元晶体管的那些存储器技术(例如，静态随机存取存储器(SRAM))中是尤其常见的。定制集成电路大会(Custom Integrated CircuitsConference)(IEEE，2008)第415到418页阿尔斯兰(Arslan)等人所著的“使用可配置副本位线的耐变化性SRAM感测放大器时序(Variation-Tolerant SRAM Sense-Amplifier TimingUsing Configurable Replica Bitlines)”描述被实施于主存储器阵列中或邻近于主存储器阵列实施的存储器单元的副本列的并入，其中由可配置数目个虚设存储器单元对副本位线进行放电，其中列驱动感测放大器启用信号。《固态电路杂志(J.Solid StateCircuits)》第33卷，第8期(IEEE，1998)第1208到1219页亚瑟(Amrutur)等人所著的“用于低电力SRAM中的字线及感测控制的副本技术(A Replica Technique for Wordline andSense Control in Low-Power SRAM’s)”描述被实施于主存储器阵列中或邻近于主存储器阵列实施的一行副本单元，其中连同用于主阵列的全局字线一起驱动虚设全局字线。
在一些存储器架构中，例如常规单次可编程(OTP)存储器中所使用的架构，跟踪电路确定启用接收感测放大器的输出的数据锁存器的时间。在一种常规OTP架构中，感测放大器异步响应于位线电平以产生输出电平，所述输出电平在由跟踪电路确定的循环中的点处被锁存到读取数据锁存器中。
图1说明包含用于对由感测放大器感测到的数据的锁存进行定时的跟踪电路的常规OTP存储器的功能架构。在此常规架构中，OTP位单元被布置为主阵列2中的行及列，其中相同行中的单元共享字线，且相同列中的单元共享位线BL，主阵列2耦合到主感测放大器4中的对应的一者。控制逻辑5表示产生字线启用信号WL_EN的时序逻辑电路，所述启用信号WL_EN选通行解码器及字线驱动器(未展示)以在(由读取启用信号READ所指示的)读取循环中在适当的时间响应于时钟信号CLK使主阵列2中的所选择的字线通电。主感测放大器4以上文所论述的方式异步感测位线BL的状态且将指示感测到的数据状态的对应的输出信号呈现到读取数据锁存器6。在此常规OTP架构中，读取数据锁存器6响应于LATCH_DATA信号锁存由主感测放大器4所呈现的输出数据D_OUT。跟踪电路8还在此时产生复位信号RESET到控制逻辑5以允许存储器在输出数据以间隔t2-t1从读取数据锁存器6锁存之后立即准备下一循环。
根据此常规OTP架构，LATCH_DATA信号的时序来源于跟踪电路8，跟踪电路8在使字线启用信号WL_EN通电之后跟踪对一或多个副本存储器单元2R处所存储的数据电平的感测。每一副本单元2R通常被硬接线到特定数据状态，且在字线启用信号WL_EN被通电时耦合到副本位线RBL。如果使用了多个副本单元2R，那么这些单元2R通常沿着一或多个副本位线RBL被集合在一起以最小化局部装置变化的影响。副本感测放大器4R响应于副本位线RBL处的转变将信号发布到跟踪电路8。跟踪电路8又产生LATCH_DATA信号，这(理论上)在副本感测放大器4R根据副本位线RBL处的电平产生稳定的D_OUT状态的时间处(加上额外时间容限以允许主阵列2内的变化)。出于上文所论述的原因，此LATCH_DATA信号的时序在此OTP存储器的整体性能中是关键的。如果LATCH_DATA信号在循环中被过早施加于锁存器6，那么读取操作的噪声容限较差；如果其在循环中其被过晚施加过晚，那么存储器的循环时间降级。
然而，已观察到，常规跟踪电路方法在可在单次可编程(OTP)存储器中获得感测放大器或数据锁存器时序所使用的精度方面受限。如所属领域已知，OTP存储器单元的电行为在装置的寿命内改变，例如，这是因为位单元晶体管的浮动栅极处所存储的电荷泄漏或以其它方式被削弱。此行为改变通常在经编程的(即，“1”数据状态)单元的读取性能随着时间的降级中得到反映。不幸的是，参考图1，副本OTP单元2R将以与主阵列2中的平均单元不同的方式随着时间降级，(如果无其它原因)这是因为副本单元2R在每一个读取循环中都被存取，而主阵列2中的单元平均来说被存取的频率要低得多。
为避免读取性能随着时间的所得变化，许多常规OTP存储器实现副本单元2R作为非可编程晶体管，例如，作为p沟道MOS负载晶体管，使得LTCH_DATA信号的时序在装置寿命内不变。然而，使用与主阵列2中的单元的晶体管类型及布置不同的副本单元2R的晶体管类型及布置，导致跟踪电路及实际数据路径随着电力供应器电压、温度、及过程参数中的变化而展现不同行为。图2a定性地说明这些参数的变化对图1的OTP存储器中的时序确定的影响。在图2a的此实例中，标绘图VBLBC针对电力供应器电压、温度及过程参数的“最佳情况”条件展现用于在使主阵列2中的所选择的字线通电之后的“0”到“1”转变的位线电压VBLBC。如图2a中所展示，此位线电压VBLBC在时间t0处达到跳变电压Vtrip，在时间t0处，可将LATCH_DATA信号发布到读取数据锁存器6以准确地锁存感测放大器4的输出D_OUT。由标绘图VBLWC展示关于在此OTP存储器中产生位线电压的电压、温度及过程的“最坏情况”条件，标绘图VBLWC在稍后的时间t1处达到跳变电压Vtrip。
虽然跟踪电路可经布置以在最坏情况时间t1之后的任何时间发布LATCH_DATA信号，但考虑到主阵列单元在系统寿命内的最终降级，来自与主阵列2中的存储器单元装置不同的晶体管的副本单元2R的构造使某种时序容限的实施成为必要。因此，此常规OTP存储器中的副本单元2R、副本感测放大器4R及跟踪电路8的布置通常经布置，使得参考位线电压VRBL达到跳变电压Vtrip的时间晚于针对主阵列2最坏情况时间t1。图2a展示参考位线电压VRBL的此较慢产生的实例，其在时间t2处达到跳变电压Vtrip。
由间隔t2-t1所提供的此容限直接影响存储器的循环时间。图2b说明在将时钟信号CLK发布到在此架构中的控制逻辑5之后在感测放大器4的输出D_OUT处产生稳定的“1”电平。在最坏情况时间(此时，参考位线电压VRBL达到跳变电压Vtrip)之后由时间间隔t2-t1所指示的时序容限考虑到了主阵列单元在装置寿命内的降级。在当前OTP存储器中，此t2-t1容限可取决于存储器大小从30nsec变化到差不多100nsec。此容限间隔t2-t1可为存储器的整个循环时间Tcyc的重要部分，且因此可影响装置的整体性能。
发明内容
所揭示的实施例提供一种用于单次可编程(OTP)存储器中的读取数据路径的时序架构，在所述时序架构中存储器循环时间被最小化。
所揭示的实施例提供此存储器架构，其中读取数据路径的时序在存储器的操作寿命内随着位单元性能的变化而调整。
所揭示的实施例提供需要最小时序容限以将单元降级考虑在内的此存储器架构。
所揭示的实施例提供其中读取电力消耗被减小的此存储器架构。
所揭示的实施例提供可由比常规存储器中更简单的电路实现的此存储器架构。
所属领域的一般技术人员参考以下说明连同其图式将明白所揭示的实施例的其它目的及优点。
根据某些实施例，一种可编程存储器包含：读取数据路径，其中所述数据路径本身中的转变用于锁存从所存取的存储器单元感测到的数据状态。提供锁存器设置复位逻辑，使得在读取操作中，感测放大器的输出处由存储经编程的单元状态的所选择的存储器单元引起的转变对数据锁存器进行定时以存储那个数据状态并将其输入与所述感测放大器隔离。所述锁存器设置复位逻辑在下一读取循环的开始处复位所述数据锁存器。在一些实施例中，提供定时器，使得所述锁存器在其中无数据转变发生的较长读取循环中在超时周期之后复位。
附图说明
图1是呈框图形式的常规单次可编程(OTP)存储器的功能架构的电路图。
图2a是说明常规OTP存储器中感测放大器响应于位线电压的标绘图。
图2b是说明常规OTP存储器中的感测放大器及数据锁存器时序的时序图。
图3是呈框图形式的包含根据实施例所构造的OTP存储器的大型集成电路的电路图。
图4是呈框图形式的根据实施例所构造的图3的集成电路中的OTP存储器的电路图。
图5是根据那个实施例的呈框图形式的图4的OTP存储器的功能架构的电路图。
图6是根据那个实施例的呈框图及示意图形式的图5的OTP存储器中的数据路径的电路图。
图7a及7b是根据实施例的呈示意图形式的图5的OTP存储器中的感测放大器、数据锁存器及逻辑电路的电路图。
图8是根据实施例的说明图5的OTP存储器的感测放大器及数据锁存器时序的时序图。
具体实施方式
此说明书中所描述的一或多个实施例被实施到单次可编程(OTP)、电可编程只读存储器中，例如，其可被实施到微控制器或其它大型集成电路中，如所预期，此实施方案在那种背景下尤其有利。然而，还应预期，本发明的概念可有益地被应用于其它应用，例如独立式OTP存储器装置，以及其它存储器技术，尤其是跟踪单元可能在电特性及性能方面不匹配主存储器单元的那些存储器装置。因此，应理解，仅通过实例提供以下描述，且所述描述不希望限制如所主张的本发明的真正范围。
图3说明呈如现在在许多电子系统中流行的所谓的“芯片上系统”(“SoC”)的形式的大型集成电路10的实例。集成电路10是整个计算机架构被实现到其中的单芯片集成电路。因而，在此实例中，集成电路10包含微处理器12，其连接到系统总线SBUS且用作装置的中央处理单元。包含随机存取存储器(RAM)18及单次可编程只读存储器(OTP)19的各种存储器资源驻存于系统总线SBUS上且因此微处理器12可对其进行存取。
在此实例中，OTP 19是可通过曝露于紫外光而被擦除的类型，即为UV EPROM。在此实例中，如果集成电路10被封装于常规不透明的封装中，那么一旦OTP 19已被封装就可对其进行编程但不能将其擦除。替代地，如下文将提及，如果集成电路10被封装有窗(通过所述窗，OTP 19的存储器阵列为可见的)，那么OTP 19可用作UV EPROM。预期在图3中展示为OTP 19的此非易失性存储器的其它实施方案，其包含电可擦除及快闪实施方案。在任何情况中，应预期图3中的OTP 19通常用作存储可由微处理器12执行的程序指令的程序存储器，而RAM 18用作数据存储器。在一些情况中，程序指令可驻存于RAM 18中以用于由微处理器12重新调用并执行。通过系统控制件14及输入/输出接口17在一般意义上展示集成电路10中的其它系统功能。
所属领域的技术人员参考此说明书将认识到，集成电路10可包含除图3中所展示的那些功能外或替代图3中所展示的功能的功能，或可使其功能根据与图3中所展示的架构不同的架构而布置。因此，仅通过实例提供集成电路10的架构及功能性，且不希望限制权利要求书的范围。
图4说明根据本发明的实施例的OTP 19的架构的实例。虽然图2将OTP 19说明为较大型的集成电路10内的嵌入式存储器，但OTP 19可替代地对应于独立式存储器集成电路。所属领域的技术人员参考此说明书也将理解，仅通过实例提供图3中的OTP 19的存储器架构，且其它实施例的存储器架构可与图3中所展示的架构显著不同。
在此实例中，OTP 19包含含有被布置于行及列中的可编程只读存储器单元的存储器阵列20。虽然在图3中展示存储器阵列20的单个实例，但应理解，OTP 19可包含多个存储器阵列20，其各自对应于OTP 19的地址空间内的存储器块。在图3中所展示的实例中，存储器阵列20包含m行及n列的浮动栅极存储器单元，其中每一者存储一个数据位。在这些实施例中，相同列中的单元共享单个位线BL[n-1:0]，且相同行中的单元共享字线WL[m-1:0]中的一者。存储器阵列20可取决于寻址空间或存储器架构替代地经布置以包含多个单元阵列块或子阵列。预解码器及控制逻辑块25包含解码器逻辑及用于控制对存储器阵列20中所选择的单元的存取的其它控制逻辑。在此实施例中，预解码器及控制逻辑块25从OTP 19外接收存储器地址，例如经由总线SBUS(图3)从微处理器12接收存储器地址连同时钟信号CLK，以及分别指示将执行读取操作还是编程操作的启用信号READ或PROG中的一者。可由集成电路10中的时钟产生器电路(未展示)提供时钟信号CLK，而通常由集成电路10中对OTP 19进行存取的特定功能(例如，微处理器12)提供可适用的READ及PROG信号。在一般意义上，预解码器及控制逻辑块25在接收到时钟信号CLK的实例之后进行操作以至少部分解码所接收到的存储器地址的行及列部分，且将控制OTP 19内的各种功能以实行所期望的读取或编程功能。
在读取循环中，字线驱动器24从预解码器及控制逻辑块25接收行地址信号，所述信号连同适当的时序信号一起指示待存取的存储器阵列20的特定行。作为响应，字线驱动器24使字线WL[m-1:0]中对应于经解码的行地址值的一者通电，这致使那个对应的行中的单元将取决于那些单元中的每一者中所存储的数据状态将电压或电流呈现到其列的其对应的位线BL[n-1:0]。
在图4的架构中，列选择电路26实质上构造为多路复用器以响应于列地址(如可由预解码器及控制逻辑块25至少部分解码)选择位线BL[n-1:0]中的一或多者用于耦合到感测放大器28。感测放大器28的数目通常对应于输出数据字的宽度。感测放大器28基本上数字化所选择的位线BL[n-1:0]上的电压或电流，并将结果转发到数据锁存器30，以最终用于缓存且呈现于数据输出线Q_OUT上。如下文将进一步详细描述，感测放大器28及数据锁存器30的启用及时序将在很大程度上基于沿着数据路径本身的数据转变。
还将在OTP 19中提供写入电路(未展示)，以按常规方式使用数据输入总线D_IN上所呈现的数据对所选择的存储器单元进行编程，具体来说通过选择性地将适当的编程电压施加于所选择的位线BL[n-1:0]。应预期，可以如所属领域已知的用于电可编程存储器的数个常规技术中的任一者实施此写入电路及编程操作。如所属领域的技术人员参考本说明书将理解，包含用于对位线BL[n-1:0]预充电及偏置位线BL[n-1:0]、产生编程电压、控制信号及类似物的预充电及偏置电路的其它电路将被包含于OTP 19内，这对于电可编程存储器来说是典型的情况。
图5说明结合锁存在其读取数据路径中所感测到的数据的时序的OTP 19的功能架构。根据这些实施例，OTP位单元以常规方式被布置为主阵列22中的行及列，其中相同行中的单元共享字线，且相同列中的单元共享位线BL。在每一读取循环的开始处，位线BL被初始化到特定逻辑电平，例如，由处于其未经编程的状态的位单元所展现的逻辑电平。控制逻辑25表示时序逻辑电路，所述时序逻辑电路在(由读取启用信号READ所指示的)读取循环中的适当时间处且响应于时钟信号CLK产生字线启用信号WL_EN的，所述字线启用信号WL-EN又致使使主阵列22中的所选择的字线通电。所选择的行中的单元以常规方式将其数据状态施加于对应位线BL，其中所选择的一者被施加于对应感测放大器28。感测放大器28感测所选择的位线BL处的电平，并在线SA_OUT上将感测到的数据状态呈现到对应的数据锁存器30。根据此实施例，每一数据锁存器30响应于其输出D_OUT处的转变(例如，指示对应的单元被编程到“1”数据状态的低到高转变)锁存感测到的数据状态。另外，根据这些实施例，每一数据锁存器30的输出处的相同转变也进行操作以将其输入与其对应的感测放大器28隔离。相应输出线D_OUT上的输出数据状态(例如)经由输出缓存器被转发到目的地。
相反地，根据这些实施例，如果在输出D_OUT处未发生转变(即，在主阵列22中所选择的对应的存储器单元处于其未经编程的状态)，那么数据锁存器30不锁存其数据状态，但仍处于其初始化条件中。在任何情况中，控制逻辑25在下一读取操作之前(例如)在下一循环的开始处响应于时钟信号CLK的上升沿复位感测放大器28及数据锁存器30。在其中在读取循环中所选择的单元处于其未经编程的状态使得在感测放大器28的输出处未发生转变的那些实例中，泄漏电流可从位单元流动通过其感测放大器28。根据这些实施例中的一些实施例，在OTP存储器19中提供定时器27，以测量从先前循环的初始化的超时周期且在未开始新的循环情况下到达那个周期的末尾之后，致使控制逻辑25在线SA_RST上发布感测放大器复位信号，且还将复位信号发布到数据锁存器30；此超时确保在先前循环中未感测到数据电平转变的那些感测放大器28的复位，从而消除此泄漏路径及非所要的电力消耗。
作为此操作的结果，读取数据路径中的数据的锁存在数据路径本身中的数据转变对输出数据的锁存进行定时的意义上实质上是“自定时”的。无需跟踪电路或副本单元，从而避免单次可编程存储器中的时序不准确性，其中副本单元在制造时的电特性方面与实际单元不匹配，或在装置的操作寿命内与实际单元不同地降级。事实上，考虑到不需要副本单元中的差异所必需的额外时序容限(图2b中的t2-t1容限)，数据路径的自定时导致比利用跟踪电路的常规存储器更快的读取循环时间。
现将针对阵列22中的四个代表性位单元32(即，如图6中所展示的位单元320,0、320,1、321,0、321,1)的实例参考图6进一步详细描述根据实施例的OTP 19的构造。当然应预期，阵列22的给定实例中通常将包含更多个位单元32，这对于集成电路10中的那个存储器资源的程序代码或其它内容来说是适当的。另外，虽然图6的布置通过实例说明此读取数据路径中的感测放大器28及数据锁存器30的单个实例，但当然应预期，多个感测放大器28及数据锁存器30将同时以相同方式在其中数据字宽度大于单个位的那些存储器中进行操作。所属领域的技术人员参考此说明书将理解，图6中所展示的构造将表示那个电路的多个实例中的每一者的构造。
在此实施例中，每一位单元32j,k包含p沟道浮动栅极MOS晶体管31，其中其源极/漏极路径与p沟道MOS选择晶体管33的源极/漏极路径串联连接于电力供应器电压(例如，Vdd电力供应器电压)与其对应的位线BLk之间。每一位单元32j,k中的选择晶体管33的栅极接收针对其行的字线WLj；在此实例中，因为选择晶体管33是p沟道MOS装置，所以当由字线驱动器24将字线WLj驱动到低逻辑电平时，将使字线WLj通电。字线驱动器24响应于行地址信号X_DEC使所选择的字线WLj通电，已由预解码器37至少部分解码行地址信号X_DEC。
给定位单元32j,k的数据状态取决于其浮动栅极晶体管31是否经编程以具有其浮动栅极电极上所俘获的电荷。在此实施例中，位单元32j,k的未经编程的状态是其中其浮动栅极晶体管31不导电的那个状态，且经编程的状态是其中在浮动栅极电极上俘获足够电子以使晶体管31在施加充足的源极-漏极电压之后呈现为导电的状态。因此，位单元32j,k的浮动栅极晶体管31的状态确定当其字线WLj被通电以便接通选择晶体管33时位线BLk处的电压。如果单元32j,k被编程，那么通过晶体管31的传导会在字线WLj被通电且其选择晶体管33接通时将高电压(Vcc)施加于位线BLj。相反地，如果单元32j,k未经编程且因此在选择晶体管33由字线WLj接通时不导电，那么Vcc电压将不会被施加于那个位线BLj。在此未经编程的状态中，所选择的位单元32j,k因此将不会消耗除起因于泄漏电流的电力外的任何电力；在此实施例中，使用此效果是有利的。
位线BLk耦合到列选择电路26，其从预解码器37接收经解码的列地址信号Y_DEC并选择那些位线BLk中的一者以用于经由线BL_OUT施加于感测放大器28。感测放大器28比较所选择的位线BL_OUT处的电压或读取电流与参考电平，并将线SA_OUT上的对应的数据状态呈现到如上文关于图5所描述的数据锁存器30。在此实施例中，数据锁存器30在经寻址的存储器单元32j,k的感测期间是透明的，且因而，在线SA_OUT处感测到的数据电平通过数据锁存器30被传送到线D_OUT上的其输出。输出缓存器38又在其输出Q_OUT处呈现那个数据状态以用于传送到集成电路10中适当的目的地。
如图6中所展示，预解码器及控制逻辑25包含时钟产生器36，其根据时钟信号CLK产生用于OTP 19的内部时钟信号。时钟信号CLK可由集成电路10中的别的地方处的时钟电路(未展示)产生。在根据此实施例的OTP 19的读取电路中，由时钟产生器36所产生的内部时钟信号包含被施加于预解码器37及控制逻辑35的时钟信号ACLK，及被施加于定时器27的复位信号RESET，这两者都是(例如)在时钟信号CLK的上升沿之后的适合的时间产生。如上所述，预解码器37(例如，经由图3的总线SBUS)且响应于来自时钟产生器36的时钟信号ACLK从集成电路10中的请求功能接收所期望的存储器地址，至少部分解码那个存储器地址以由字线驱动器24及列选择电路26使用。
在此实施例中，定时器27是在循环的开始处测量从来自时钟产生器36的复位信号RESET开始的最大循环时间的常规的定时器电路。如下文将结合其操作进行描述，根据这些实施例的OTP 19在读取循环的开始处而非在如可由常规存储器中的跟踪电路所指示的读取循环的结束处被初始化。因为数据锁存器定时是根据自定时操作基于读取路径中的单向转变，所以复位将不会另外发生于未检测到数据转变的读取循环中，尤其是在那个循环并非由另一读取操作紧随的情况中。因此，定时器27的操作保证在某一指定的最大超时周期之后感测放大器28的复位及阵列22中的位线BL的初始化。举例来说，如果OTP 19的正常读取循环周期是大约50nsec，那么由定时器27所测量的适合的超时周期可为大约200nsec或更长。在超时周期到期之后，定时器27将信号EOC发布到控制逻辑35。
控制逻辑35被构造为根据这些实施例的将控制信号发布到读取路径中的各种电路的逻辑电路。如上所述，控制逻辑35从时钟产生器36接收内部时钟信号ACLK，从定时器27接收循环结束信号EOC，及从微处理器12或集成电路10中的另一功能接收分别指示待由OTP19执行的循环的类型的读取控制信号READ及编程控制信号PRGM。根据图6的实施例，控制逻辑35响应于(如由READ控制信号所指示的)读取循环的开始处的内部时钟信号ACLK将启用信号ENSAZ发布到锁存器设置复位逻辑34及感测放大器28；也由控制逻辑35响应于来自定时器27的循环结束信号EOC发布启用信号ENSAZ。根据此实施例，且如下文将进一步详细描述，启用信号ENSAZ进行操作以复位感测放大器28并初始化数据锁存器30的复位。
除启用信号ENSAZ外，还将来自数据锁存器30的输出的线D_OUT传送到锁存器设置复位逻辑34。如上文所论述，且如下文将进一步详细描述，锁存器设置复位逻辑34响应于线D_OUT处的转变将锁存器信号LAT发布到数据锁存器30，从而将那个数据状态锁存到数据锁存器30中，以允许感测放大器28及上游电路的剩余部分可在下一循环内被复位。如图6中所展示，锁存器信号LAT也被施加于感测放大器28以响应于线D_OUT处的转变停用感测放大器28。
图7a及7b进一步详细说明根据图6的实施例的OTP 19的数据路径电路。在图7a中，出于清晰起见说明单个位单元32j,k；当然应理解，耦合到感测放大器28的此实例的特定位单元32j,k将是对应于经解码的存储器地址的位单元。如图7a中所展示，位线BLk与对应的预充电晶体管42k相关联，预充电晶体管42k使其源极/漏极路径连接于位线BLk与接地之间，且其栅极从控制逻辑35或OTP 19中的其它适当的电路接收控信号BLDIS。根据此实施例，每一位线BLk在读取操作的初始化之前将由其相关联的预充电晶体管42k初始化到对应于位单元32的未经编程的状态的电压。因而，如果针对位线BLk的所选择的位单元32j,k处于未经编程的状态，那么在位线BLk处将无转变发生。相反地，如果所选择的位单元32j,k处于其经编程的状态，那么位线BLk将根据其经预充电的电平做出转变，在此实施例中，从接地转变到高电压(例如，接近Vcc)。
列选择晶体管26k使其源极/漏极路径连接于位线BLk与其相关联的感测放大器28之间，且在其栅极处接收经解码的列选择信号CSELk。如果位线BLk对应于由所接收到的列地址指示的列，那么使经解码的信号CSELk通电，从而接通晶体管26k以在感测节点SN处将位线BLk连接到感测放大器28。
在此实施例中，感测放大器28本质上是电流比较器，其比较从位线BLk传导的电流与参考电流。感测放大器28中的参考电流由参考晶体管45建立，参考晶体管45使其源极/漏极路径与晶体管46的源极/漏极路径串联连接于感测节点SN与接地之间。参考晶体管45的栅极从OTP 19或集成电路10中的别的地方的参考电路接收偏置电压NBIAS，而晶体管46从锁存器设置复位逻辑34接收锁存器信号LAT，如下文将描述。偏置电压NBIAS在读取循环中建立由晶体管45及46传导的参考电流，使得感测节点SN处的电压取决于来自所选择的单元32j,k的经由位线BLk的电流是否超过参考电流。针对处于未经编程的状态的位单元32j,k，位线BLk将传导最多的泄漏电流，且晶体管45及46将把感测节点SN拉到接地。针对处于其经编程的(即，导电)状态的位单元32j,k，位线电流将足以克服由参考晶体管45建立的较小的参考电流，且感测节点SN的电压将朝向Vcc上升。串联连接于感测节点SN与数据锁存器30之间的反相器40a、40b在感测放大器28的输出SA_OUT处产生对应于感测节点SN处的电压且其因此对应于所选择的位单元32j,k的状态的逻辑电平。
根据此实施例，数据锁存器30包含第一传输门50a，其耦合到感测放大器28的输出SA_OUT且由来自锁存器设置复位逻辑34的锁存器信号LAT控制。传输门50a可被构造为一对互补MOS晶体管，其中如所属领域已知，其源极/漏极路径并联且在其相应栅极处接收互补信号(即，在此实例中为锁存器信号LAT及其互补LATZ)，或替代地，传输门50a可为单个传递晶体管传输晶体管。传输门50a的相对侧被连接到反相器52a的输入，反相器52a使其输出连接到反相器52b、52c中的每一者的输入。传输门50b将反相器52b的输出连接到反相器52a的输入以在传输门50b导电时形成锁存器。在此实施例中，传输门50b接收由反相器49根据锁存器信号LAT产生的互补锁存器信号LATZ。因而，传输门50b在传输门50a接通时断开(其中锁存器信号LAT处于高逻辑电平)，且传输门50a在传输门50b接通时断开(其中锁存器信号LAT处于低逻辑电平)。反相器52c的输出处的锁存器输出D_OUT被施加于输出缓存器38及锁存器设置复位逻辑34。
图7b说明根据此实施例的锁存器设置复位逻辑34的构造。锁存器设置复位逻辑34包含一对交叉耦合NAND门54a、54b，其各自具有接收另一者的输出的输入。NAND门54a的其它输入(经由反相器55a)从控制逻辑35(图6)接收启用信号ENSAZ的逻辑补码。NAND门54b的另一输入(经由反相器55b)接收锁存器输出D_OUT的逻辑补码。因此，锁存器设置复位逻辑34可进行操作以响应于启用信号ENSAZ或锁存器输出D_OUT处的高逻辑电平断言锁存器信号LAT。
当然，可由其它逻辑电路布置实现锁存器设置复位逻辑34以执行根据这些实施例的控制逻辑25的功能。举例来说，在图7a中所展示的实施例中，来自锁存器设置复位逻辑34的锁存器信号LAT被施加于感测放大器28中的晶体管46的栅极，从而放大此电路的逻辑布置以用于有效实施。替代地，控制逻辑25可经布置以与数据锁存器30的设置及复位分离地停用感测放大器28(例如，通过断开其晶体管46)。应预期，所属领域的技术人员将能够容易地以这些实施例的每一特定实施方案所期望的方式实现包含锁存器设置复位逻辑34的控制逻辑25的特定布置。
现参考图8，现将具体针对OTP 19单元32j,k被编程到“1”数据状态(即，具有在晶体管31的浮动栅极处所俘获的电荷以将其呈现为导电)的情况描述根据图6、7a及7b的实施例的OTP 19的读取路径架构在执行读取循环中的操作的实例。如从此描述将明白，在先前读取循环中，且因此在时间t0处开始读取循环之前，锁存器设置复位逻辑34已以逻辑低电平发布锁存器信号LAT。在数据锁存器30中，传输晶体管50a因此断开，且传输晶体管50b接通，使得数据锁存器30留存先前数据状态D_OUT且在其输出D_OUT处呈现对应逻辑电平。
在此实例中，读取循环以将时钟信号CLK的上升沿施加于时钟产生器36(图6)开始，响应于所述施加，时钟产生器36将内部时钟信号ACLK的后沿发布到预解码器37及控制逻辑35以初始化循环。如上文关于图7a所描述，将位线BLk各自预充电到接地，(例如)通过控制电路响应于内部时钟信号ACLK的此转变简要地断言信号BLDIS以接通晶体管42k。内部时钟信号ACLK的高到低转变还致使预解码器37开始解码(例如)从系统总线SBUS接收到的行及列地址以用于施加于字线驱动器24及列选择电路26，字线驱动器24及列选择电路26又分别初始化对单元的所选择的行的存取及对待感测的那些位线BLk的选择。在此实例中，行j及列k中的所选择的单元32j,k处于其经编程的(“1”)状态，且因而将其所选择的位线BLk拉到用于感测的高电压。
在读取循环中(即，在读取信号READ被断言的情况下)且响应于内部时钟信号ACLK，控制逻辑35将启用信号ENSAZ的脉冲发布到感测放大器28及锁存器设置复位逻辑34。在本发明的此实施例中，此启用信号ENSAZ脉冲通过接通每一感测放大器28中的晶体管44将每一感测节点SN初始化到低电平。另外，根据此实施例，如图8中所展示，ENSAZ脉冲的上升沿致使锁存器设置复位逻辑34将锁存器信号LAT的上升沿发布到感测放大器28及数据锁存器30。锁存器信号LAT的高电平接通感测放大器28中的晶体管46，从而允许来自感测节点SN的参考电流在偏置电压NBIAS的控制下通过晶体管45传导。另外，锁存器信号LAT通过接通其传输门50a并断开其传输门50b“复位”数据锁存器30。在此“复位”状态中，数据锁存器30中所存储的先前状态不再被锁存，且感测放大器输出SA_OUT处的电流电平经由反相器50a、50c传递通过数据锁存器30。
在如由控制逻辑35所确定的启用信号ENSAZ的脉冲结束处，晶体管44断开，使得感测节点SN不再被保持于接地除非通过参考晶体管45。因此，如由所选择的单元32j,k的数据状态所确定的所选择的位线BLk处的电压将在某种程度上在感测节点SN处反映：通过所选择的单元32j,k的读取电流超过通过晶体管45的参考电流。针对“1”状态，如上文所描述，读取电流将超过参考电流，且将运用位线BLk将感测节点SN提高到高电平。参考图8，响应于位线BLk(且因此感测节点SN)达到感测放大器28的反相器40a的跳变电压Vtrip，感测放大器输出SA_OUT如由反相器40b驱动那样做出到高逻辑电平的转变。在数据锁存器30中的传输门50a接通的情况下(此时，锁存器信号LAT为高)，感测放大器SA_OUT处的高逻辑电平在通过反相器52a、52c传播延迟之后反映在锁存器输出D_OUT处。图8中所展示的存取时间Tacc是指时钟信号CLK的上升沿与锁存器输出D_OUT处的低到高转变之间的时间间隔。因为数据锁存器30在感测操作期间是透明的，所以此存取时间Tacc基本上是取决于由所寻址的处于其“1”数据状态中的存储器单元32j,k所供应的读取电流。接着，缓存器38在OTP 19的数据路径中的线Q_OUT上呈现那个高逻辑电平。
根据此实施例，锁存器设置复位逻辑34响应于锁存器输出D_OUT处的低到高转变终止锁存器信号LAT的脉冲。具体来说，锁存器信号LAT的后沿通过断开传输门50a并接通传输门50b来“设置”数据锁存器30，使得反相器52b的输出耦合到反相器52a的输入。将感测到的“1”数据状态锁存到处于此“设置”状态的数据锁存器30中并由数据锁存器30留存所述“1”数据状态，且所述“1”数据状态不再受感测放大器输出SA_OUT处的电平影响。另外，也根据此实施例，感测放大器28中的晶体管46断开，从而结束此循环的感测操作。
在此状态中，如上文所描述，锁存器信号LAT的低电平维持感测放大器28断开且维持数据锁存器30从感测放大器SA_OUT解耦。预充电晶体管42k经接通以在下一循环中初始化位线BLk，且因而，所选择的经编程的单元32j,k不汲取除泄流电流外的电流。数据锁存器30在循环的剩余部分内维持数据输出线Q处的“1”数据状态。维持此状态直到时钟信号CLK的下一上升沿为止，其为OTP 19开始下一循环。
针对未经编程的(“0”)单元32j,k的情况，OTP 19的操作类似于上文关于图8所描述的操作，除在感测放大器输出SA_OUT处无转变发生外，且因此在锁存器输出D_OUT处无转变发生。因此，锁存器设置复位逻辑34不产生锁存器信号LAT的脉冲。在此情况中，数据锁存器30保持未经锁存(传输门50b保持断开)，且数据锁存器30仅将感测放大器输出SA_OUT处的低逻辑电平传递到缓存器38以用于在数据输出Q_OUT处呈现。因为针对此“0”数据状态情况未终止锁存器信号LAT的脉冲，所以晶体管46保持接通且因此感测放大器28在循环的持续时间内保持接通。因此，通过“0”状态单元32j,k的任何泄漏电流将沿着位线BLk传导，且通过晶体管45及46到接地。然而，因为运用硬栅极电压未将所选择的单元32j,k中的浮动栅极晶体管33保持为断开，应预期，可出现来自阵列22中的一些单元32的一些泄漏电流。虽然此泄漏在相对较短的循环时间内(即，图8中被展示为Tcyc的时钟信号CLK的上升沿之间)可能较不明显，但所消耗的泄漏电力在较长的循环时间中可能较明显，鉴于其静态性质，这对于OTP 19来说可能会频繁地发生。举例来说，OTP 19的突发读取中的最后循环可能相当长，从而从一个突发的结束延伸直到下一突发的开始。
根据此实施例，在控制逻辑25内提供定时器27以在最大容许循环时间间隔过去之后未响应于数据转变发生感测放大器28及数据锁存器30的复位的情况下，初始化感测放大器28及数据锁存器30的复位。定时器27可以常规方式构造，例如，作为使其所存储的内容随着周期时钟信号的每一循环前进的递减计数(或递增计数)定时器。在图6的实施例中，定时器27响应于时钟信号CLK的每一上升沿从时钟产生器36接收复位时钟RESET。复位时钟RESET的此转变致使定时器27开始(例如)通过执行时钟脉冲的递减计数(或递增计数)测量对应于最大循环时间的时间间隔。最大循环时间的实例可为大约200nsec；OTP的正常操作中的典型的循环时间通常是大于50nsec或更少。通常，将由(例如)如可由时钟产生器36所产生的较高频率的时钟对定时器27进行定时。在达到经预先编程或所选择的最大时间间隔之后，接着，定时器27将循环结束信号EOC发布到控制逻辑35，控制逻辑35又将启用信号ENSAZ的脉冲发布到锁存器设置复位逻辑34。响应于ENSAZ脉冲，如上文所描述，锁存器设置复位逻辑34发布锁存器信号LAT的脉冲，从而设置数据锁存器30以存储感测放大器输出SA_OUT处的“0”数据状态，及通过断开晶体管46来断开感测放大器28。在以此方式停用感测放大器28的情况下，将由断开状态晶体管46阻挡通过未经编程的“0”单元32j,k的任何泄漏电流传送到接地，且额外电力消耗将被最小化。
因此，这些实施例进行操作以按对应于感测到的数据状态本身的转变的时序“自锁存”所感测到的所选择的OTP单元的数据状态。如在常规OTP存储器中，无需用于控制数据锁存器的时序的跟踪电路或副本单元。因此，数据锁存器的自定时可基本上与存储器本身的操作一样快，无需包含必须允许副本单元或具有OTP单元的性能的其它延迟电路之间在装置的操作寿命内的变化的常规跟踪电路的额外时序容限。而是，随着OTP单元性能可在操作寿命内降级，根据这些实施例的自锁存操作将精确地跟随任何此降级。参考图2a，可最小化根据这些实施例的OTP 19的循环时间Tcyc，这是因为根据这些实施例消除了对包含如图2a及2b中所展示的“t2-t1容限”的需要。另外，这些实施例以最小化额外电力消耗的方式实施自锁存读取数据路径，且从芯片面积及电路复杂性的观点来看这可在现代集成电路中有效地实现。
虽然在此说明书中已描述一或多个实施例，但当然，应预期，所属领域的一般技术人员参考此说明书及其图式将明白这些实施例的修改及对这些实施例的替代，此类修改及替代能够获得本发明的一或多个优点及益处。应预期，此类修改及替代在如本文随后所主张的本发明的范围内。

Claims (17)

1.一种可编程固态存储器，其包括：
存储器阵列，其具有被布置于行及列中的多个存储器单元，存储器单元的每一列与位线相关联，可将每一存储器单元从第一数据状态编程到第二数据状态；
感测放大器，其具有耦合到所述位线中的一者的输入，以用于在输出处呈现对应于耦合到所述位线的所选择的存储器单元的数据状态的信号；
数据锁存器，其具有耦合到所述感测放大器的所述输出的输入，其中所述数据锁存器包含耦合到输出数据路径的存储元件，所述数据锁存器可在复位状态中操作以将所述感测放大器的所述输出传递到所述输出数据路径，且其可在设置状态中操作以存储数据状态并将所述存储元件与所述感测放大器隔离；及
锁存器设置复位逻辑，其耦合到所述数据锁存器的所述输出，以用于响应于所述感测放大器感测来自所选择的存储器单元的所述第二数据状态将所述数据锁存器置于其设置状态中。
2.根据权利要求1所述的存储器，其中所述锁存器设置复位逻辑也用于响应于接收对应于读取循环的开始的启用信号将所述数据锁存器置于其复位状态中。
3.根据权利要求2所述的存储器，其进一步包括：
控制逻辑，其耦合到所述锁存器设置复位逻辑及所述感测放大器，以用于响应于时钟信号产生所述启用信号；
且其中所述控制逻辑响应于所述时钟信号复位所述感测放大器。
4.根据权利要求3所述的存储器，其进一步包括：
定时器，其用于在最大循环时间处产生循环结束信号；
其中所述锁存器设置复位逻辑响应于所述循环结束信号产生所述启用信号。
5.根据权利要求1所述的存储器，其中：
所述存储元件，其包含输入，且包含耦合到所述输出数据路径的输出；及
所述数据锁存器包括第一传输门，其耦合于所述感测放大器的所述输出与所述存储元件的所述输入之间；
其中所述锁存器设置复位逻辑具有耦合到所述存储元件的所述输出的输入，且所述锁存器设置复位逻辑经配置以响应于在所述存储元件的所述输出处的对应于所述感测放大器感测所述第二数据状态的转变打开所述第一传输门。
6.根据权利要求5所述的存储器，其中所述数据锁存器的所述存储元件包括：
第一反相器，其具有耦合到所述第一传输门的输入及输出；
第二反相器，其具有耦合到所述第一反相器的所述输出的输入及输出；及
第二传输门，其耦合于所述第二反相器的所述输出与所述第一反相器的所述输入之间；
其中所述锁存器设置复位逻辑也经配置以响应于所述存储元件的所述输出处对应于所述感测放大器感测所述第二数据状态的转变关闭所述第二传输门。
7.根据权利要求6所述的存储器，其中所述锁存器设置复位逻辑也经配置以响应于接收对应于读取循环的开始的启用信号关闭所述数据锁存器的所述第一传输门并打开所述数据锁存器的所述第二传输门。
8.根据权利要求1所述的存储器，其进一步包括：
行选择电路，其用于将所述存储器阵列的所选择的行中的存储器单元的所述数据状态施加于其相关联的位线；及
列选择电路，其用于响应于列地址将多个位线中的所选择的一者耦合到所述感测放大器。
9.根据权利要求1所述的存储器，其中所述第一数据状态对应于未经编程的存储器单元状态；
且其中所述第二数据状态对应于经编程的存储器单元状态。
10.一种从可编程固态存储器读取数据状态的方法，其包括：
在读取循环的开始处，将多个位线中的每一者复位到第一电平；
将多个可编程存储器单元中的所选择的一者的所述数据状态施加于所述位线，可将每一存储器单元从第一数据状态编程到第二数据状态，所述施加处于所述第二数据状态的存储器单元致使到所述位线处的第二电平的转变；
在感测放大器处，感测所述位线处的所述电平并呈现输出处的所述感测到的电平；
通过数据锁存器将所述感测放大器的所述输出传递到输出数据路径，其中所述数据锁存器包含耦合在所述感测放大器的所述输出与所述输出数据路径之间的存储元件；及
响应于感测所述第二电平：
设置所述数据锁存器以存储所述感测到的数据状态；及
将所述存储元件与所述感测放大器的所述输出隔离。
11.根据权利要求10所述的方法，其进一步包括：
从读取循环的开始处启动定时器；
响应于所述定时器达到最大循环时间，将所述数据锁存器耦合到所述感测放大器的所述输出。
12.根据权利要求10所述的方法，其中：
所述存储元件，其包含输入及输出；及
所述数据锁存器包括第一传输门，其耦合于所述感测放大器的所述输出与所述存储元件的所述输入之间；
其中所述隔离所述存储元件的步骤包括：打开所述第一传输门。
13.根据权利要求12所述的方法，其中所述数据锁存器的所述存储元件包括：
第一反相器，其具有耦合到所述第一传输门的输入及输出；
第二反相器，其具有耦合到所述第一反相器的所述输出的输入及输出；及
第二传输门，其耦合于所述第二反相器的所述输出与所述第一反相器的所述输入之间；
且其中所述设置所述数据锁存器的步骤包括：关闭所述第二传输门。
14.根据权利要求13所述的方法，其进一步包括：
在读取循环的所述开始处，关闭所述第一传输门且打开所述第二传输门。
15.根据权利要14所述的方法，其进一步包括：
从读取循环的开始处启动定时器；
响应于所述定时器达到最大循环时间，关闭所述第一传输门并打开所述第二传输门。
16.根据权利要求10所述的方法，其中所述第一数据状态对应于未经编程的存储器单元状态；
且其中所述第二数据状态对应于经编程的存储器单元状态。
17.根据权利要求10所述的方法，其中所述多个存储器单元被布置于行及列中，存储器单元的每一列与位线相关联；
其中所述施加步骤包括：
将所述存储器阵列中的所选择的行中的存储器单元的所述数据状态施加于其相关联的位线；
且其进一步包括：
响应于列地址，将多个位线中的所选择的一者耦合到所述感测放大器。
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