JPH0793014B2

JPH0793014B2 - 半導体メモリ

Info

Publication number: JPH0793014B2
Application number: JP10142387A
Authority: JP
Inventors: 富士雄舛岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-04-24
Filing date: 1987-04-24
Publication date: 1995-10-09
Anticipated expiration: 2010-10-09
Also published as: JPS63268193A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はメモリセルとして電気的にデータ消去が可能
な不揮発性トランジスタが使用され、全セル一括してデ
ータの消去を行ない、かつ１ビット毎にデータの書込み
が可能な半導体メモリに関する。

（従来の技術）データの消去が可能な不揮発性半導体メモリはEPROM（E
rasable and Programable Read Only Memory）として知
られており、その中で電気的にデータ消去が行われるも
のを特にE²PROM（Electrcally Erasable PROM）と称し
ている。さらにこのようなE²PROMの中には全セル一括し
てデータ消去を行なうことができるものが実用化されて
いる。

第９図はこのような全セル一括してデータ消去を行なう
ことが可能な従来のE²PROMのメモリセルアレイ部分の等
価回路図である。図中、50はそれぞれフローティングゲ
ート電極（浮遊ゲート電極）、コントロールゲート電極
（制御ゲート電極）及びイレースゲート電極（消去ゲー
ト電極）を備え、データ消去が電気的に行なえる不揮発
性トランジスタからなるメモリセルであり、これらメモ
リセル50は行列状に配置されている。そして、図中の横
方向である行方向の同一行に配置されている各メモリセ
ル50のドレインは複数のビット線51のいずれかにそれぞ
れ共通接続されており、かつ同一行に配置されている各
メモリセル50のソースは複数の接地線52のいずれかにそ
れぞれ共通接続されている。また、図中の縦方向である
列方向の同一列に配置されている各メモリセル50のコン
トロールゲート電極は複数の行線53のいずれかにそれぞ
れ共通接続され、同一行に配置されている各メモリセル
50のイレースゲート電極は複数の消去線54のいずれかに
それぞれ共通接続されている。

このように従来のE²PROMでは１ビットのメモリセルを１
個の不揮発性トランジスタで構成し、各メモリセルを対
応するビット線、接地線、行線及び消去線に接続するよ
うにしている。

すなわち、従来のE²PROMでは各ビット毎にビット線、接
地線、行線及び消去線からなる４本の配線が必要であ
る。しかも、各セルのドレインは拡散領域で構成され、
ビット線は例えばアルミニウム等の金属配線で構成され
ているので、各セルを対応するビット線と接続する場合
にはコンタクトを形成する必要があり、このコンタクト
の形成位置では通常、配線幅よりも広い面積を必要とす
る。このため、従来ではセルの高集積化を図ることが困
難であるという問題がある。また、コンタクトの数が多
くなる程、製造歩留りが低下する。

（発明が解決しようとする問題点）このように従来では各ビット毎に４本の配線が必要であ
り、かつ各ビット毎にコンタクトを形成する必要があ
り、このことがセルの高集積化の実現を阻害している。
そこでこの発明は配線の本数及びコンタクトの数を削減
することによりセルの高集積化が実現できる不揮発性半
導体メモリを提供することを目的としている。

［発明の構成］（問題点を解決するための手段）この発明の半導体メモリは、電気的に消去、書込み及び
読出しが可能なメモリセルが２個以上直列接続されかつ
行列状に配置された複数個の直列回路と、上記複数個の
直列回路のうち同一列に配置された各直列回路それぞれ
の一端が共通に接続されたビット線と、上記複数個の直
列回路のうち同一行に配置された各直列回路に対して共
通に設けられ、これら各直列回路を構成するメモリセル
の制御電極にそれぞれ接続された複数の行線と、上記複
数個の直列回路の１個の直列回路内の１個のメモリセル
を選択するために上記ビット線及び行線に対して選択的
に電圧を供給するものであって、選択されるメモリセル
が接続された行線には第１の電圧を供給し、選択される
メモリセルを含む上記１個の直列回路内の他のメモリセ
ルが接続された残りの行線にはそれぞれ第２の電圧を供
給し、それ以外の各行線にはこれらに接続されたメモリ
セルが動作しないような第３の電圧を供給する手段とか
ら構成されている。

（作用）この発明の半導体メモリでは、データの書込み時及び読
出し時には非選択セルのコントロールゲート電極が接続
された行線に高電圧が印加され、選択セルのコントロー
ルゲート電極が接続された行線のみにはこれよりも低い
電圧が印加される。そして、データ読出し時にはビット
線に読出し電圧が印加され、データ書込み時には書込み
データに応じた電圧がビット線に印加される。

（実施例）以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明をE²PROM（以下、単にメモリと称す
る）に実施した場合のメモリセルアレイ部分の等価回路
図である。図において、10はそれぞれメモリセル11が４
個直列接続されて構成された直列回路である。これら各
直列回路10内の各メモリセル11は、それぞれソース，ド
レイン領域、このソース，ドレイン領域間のチャネル領
域上に設けられたフローティングゲート電極、このフロ
ーティングゲート電極と重なるように設けられたイレー
スゲート電極及びコントロールゲート電極とからなり、
電気的にデータ消去が可能な不揮発性トランジスタで構
成されている。またこれら直列回路10は行列状に複数個
配置されており、各直列回路10の一端は複数のビット線
12₁,…12_Nのいずれかに接続されており、他端はそれぞ
れ0Vの電圧が印加される複数の接地線13₁,…13_Mのいず
れかに接続されている。また、直列回路10内の各４個の
メモリセル11のコントロールゲート電極は各４本の行線
14₁₁,14₂₁,…14₄₁〜14_1M,14_2M,…14_4Mのそれぞれに接続
されており、これら各４本の行線14₁,14₂,…14₄は図中
の横方向である行方向に配置された複数の直列回路10に
対して共通に配線されている。さらに、同一列に配置さ
れた各直列回路10内の各メモリセル11のイレースゲート
電極は消去線15₁,…15_Nのいずれか１本に共通に接続さ
れている。

このような回路構成のメモリを実際に半導体チップ上に
実現した場合のメモリセルアレイ部分の素子構造を第２
図のパターン平面図に示し、第２図中のＩ−Ｉ′線に沿
った断面構造を第３図の断面図に、第２図中のII−II′
線に沿った断面構造を第４図の断面図にそれぞれ示す。
このメモリは基板20として例えばＰ型シリコン半導体基
板が使用される。この基板20の表面領域には上記各直列
回路10を構成する４個のメモリセル11のソース，ドレイ
ン領域となるN⁺型領域21がそれぞれ分離して形成されて
いる。そして第２図中、最上部及び最下部にそれぞれ位
置するN⁺型領域21A,21Bはそれぞれ互いに隣合う直列回
路10で共通にされており、これらN⁺型領域21A,21Bは前
記接地線13として使用される。さらに上記N⁺型領域21A
と21Bとの中間に位置する各N⁺型領域21Cには、それぞれ
コンタクトホール22を介して例えばアルミニウムで構成
された金属配線23が接続されている。これらの金属配線
23はそれぞれ前記ビット線12として使用される。また、
各N⁺型領域21相互間には、絶縁膜を介して第１層目の多
結晶シリコン層で構成され、電気的に浮遊状態にされた
電極24が形成されている。これらの電極24は各メモリセ
ル11のフローティングゲート電極を構成している。さら
に第２図中、横方向に配置された複数の電極24上に渡っ
て第３層目の多結晶シリコン層で構成された電極25が絶
縁膜を介して形成されている。これらの電極25は各メモ
リセル11のコントロールゲート電極と行線14を構成して
いる。さらに各列に配置された直列回路10の相互間には
第２層目の多結晶シリコン層で構成された電極26が絶縁
膜を介して形成されており、この電極26は上記第１層目
の多結晶シリコン層で構成された各電極24の一部と重な
っている。この電極26は各メモリセル11のイレースゲー
ト電極と消去線15を構成している。

すなわち、このメモリは直列接続されたそれぞれ４個の
メモリセル11で各直列回路10を構成し、各直列回路10の
一端を金属配線23からなるビット線12に接続し、他端を
N⁺型領域21Aもしくは21Bからなる接地線13に接続し、各
メモリセル11のコントロールゲート電極を電極25で構成
された行線14に接続すると共に各メモリセル11のイレー
スゲート電極を消去線15に接続するようにしたものであ
る。

第５図は上記実施例のメモリを周辺回路と共に示す全体
の構成を示す回路図である。上記ビット線12は列デコー
ダ16に接続されており、各４本の行線14₁,14₂,…14₄は
それぞれ複数の行デコーダ17₁〜17_Mのうち対応するもの
に接続されている。これら各行デコーダ17₁〜17_Mには、
外部から供給される通常の電源電圧V_cc及び高電圧V_ppそ
れぞれを昇圧する昇圧回路18からの昇圧電圧が供給され
る。また、上記消去線15は消去電圧発生回路19に接続さ
れている。

ここで例えば通常の電源電圧V_ccは5Vに、高電圧V_ppは1
2.5Vにされており、昇圧回路17からの昇圧電圧は5V〜10
Vの範囲と20Vにされている。また、消去電圧発生回路19
は高電圧V_ppから20V程度の消去電圧を発生し、消去線15
に選択的に出力する。

次に上記構成でなるメモリの動作を説明する。

まず、データ読出し時の動作を第６図のタイミングチャ
ートを用いて説明する。このときは選択すべきセルを含
む直列回路10に接続されている４本の行線14がそのとき
のアドレスに対応した一つの行デコーダ17の出力によ
り、選択セルのコントロールゲート電極が接続されてい
る行線のみに2V〜5Vの範囲の電圧が印加され、残り３本
の行線には昇圧回路18からの5V〜10Vの範囲の電圧が印
加される。なお、他の行デコーダ17の出力は全て0Vにさ
れている。ここで例えば、選択すべきセルを含む直列回
路10がビット線12₁と４本の行線14₁₁〜14₄₁に接続され
たものであり、かつ選択すべきセルが行線14₂₁に接続さ
れたものであるとき、行デコーダ17₁の出力により４本
の行線14₁₁〜14₄₁のうち行線14₂₁のみに2V〜5Vの範囲の
電圧が印加され、残り３本の行線には5V〜10Vの範囲の
電圧が印加される。ここで、各メモリセル11は予めデー
タの書込みモード動作時の書込み状態に応じてそれぞれ
闘値電圧が設定されており、上記2V〜5Vの範囲の電圧は
例えば消去状態のままのセルの低い闘値電圧よりも高く
かつ例えば“1"が書込まれた後の高い闘値電圧よりも低
い電圧であり、上記5V〜10Vの範囲の電圧は“1"が書込
まれた後の高い闘値電圧よりも充分に高い電圧である。
従って、このような電圧が４本の行線14₁₁〜14₄₁に印加
されることにより、行線14₂₁を除く３本の行線14₁₁,14
₃₁,14₄₁にコントロールゲート電極が接続されている３
個のメモリセル11は充分にオン状態になる。他方、行線
14₂₁にコントロールゲート電極が接続されている選択セ
ルはその闘値電圧に応じてオン，オフ状態が決定され
る。一方、0Vの電圧が印加される行線に接続された非選
択の直列回路内の各セルは動作せず、その状態は変化し
ない。

また、このデータ読出し時には、列デコーダ16の出力に
より対応するビット線12₁に2Vの読み出し電圧が印加さ
れる。ここで上記選択セルの闘値電圧が低くされてお
り、前記行線14₂₁の電圧でオン状態にされるならば、ビ
ット線12₁に印加された2Vの読み出し電圧は上記直列回
路10を介して0Vの接地線13₁に放電される。他方、上記
選択セルの闘値電圧が高くされており、前記行線14₂₁の
電圧が印加されてもオフ状態のままであるならば、ビッ
ト線12₁に印加された2Vの読み出し電圧はそのまま維持
される。このようにビット線12の電圧は選択セルの闘値
電圧の高低に応じて異なり、その電位差をビット線12に
接続されている図示しないセンスアンプ回路で増幅する
ことにより、論理的な“1",“0"の判定を行なう。な
お、このデータ読出し時に非選択セルが接続された行線
14に印加される電圧は通常、8V程度に設定することが特
性上及び信頼性上から望ましい。

次にデータ書込み時の動作を第７図のタイミングチャー
トを用いて説明する。このときは、一つの行デコーダ17
をデコード出力により、選択すべきセルを含む直列回路
10に接続されている４本の行線14のうち、選択セルのコ
ントロールゲート電極が接続されている行線のみに上記
昇圧回路18からの10Vの昇圧電圧が印加され、残り３本
の行線には20Vの昇圧電圧が印加される。なお、他の各
行デコーダ17の出力は全て0Vにされている。ここで例え
ば上記データ読出しの時と同様に、選択すべきセルを含
む直列回路10がビット線12₁と４本の行線14₁₁〜14₄₁に
接続されたものであり、かつ選択すべきセルが行線14₂₁
に接続されたものであるとすると、４本の行線14₁₁〜14
₄₁うち行線14₂₁のみに行デコーダ17₁からの10Vの電圧が
印加され、残り３本の行線には20Vの電圧が印加され
る。また、このデータ書込み時では対応するビット線12
₁には列デコーダ16から出力され、そのときの書込みデ
ータに基づいて異なる２種類の電圧が印加される。例え
ば“1"のデータを書込む場合には10Vの電圧が、他方、
“0"のデータを書込む場合には0Vの電圧がビット線12₁
に印加される。

ここで行線14₂₁を除く３本の行線14₁₁,14₃₁,14₄₁に印加
された20Vの電圧がコントロールゲート電極に供給され
る３個のメモリセル11はそれぞれ３極管動作するため、
選択セルのソース，ドレイン領域にはビット線12₁と接
地線13₁それぞれの電圧がほぼそのまま印加される。こ
のとき、ビット線12₁に10Vの電圧が印加されているなら
ば、上記選択セルのソース領域からドレイン領域に向か
って電子が走行する。そして、特にドレイン領域の近傍
に生じる空乏層に電界が集中し、これにより電子が加速
されて前記第３図中の基板20の表面から絶縁膜のエネル
ギー障壁を越えるに十分なエネルギーが与えられる。こ
のような電子はホット・エレクトロンと呼ばれ、この電
子は10Vの高電圧に設定されている選択セルのコントロ
ールゲート電極に引かれてフローティングゲート電極に
飛び込み、ここに捕獲される。この結果、選択セルのフ
ローティングゲート電極が負に帯電し、闘値電圧が上昇
して高くなる。他方、ビット線12₁に0Vの電圧が印加さ
れているならば、上記のような電子の走行は発生せず、
闘値電圧は元の低い状態のままである。このようにして
１個のセル毎にデータの書込みが行われる。

次にデータ消去時の動作を説明する。すなわち、データ
の消去は第８図のタイミングチャートに示すように、全
ての行線14及びビット線12が列デコーダ16及び行デコー
ダ17の出力により0Vに設定され、かつ全ての消去線15が
消去電圧発生回路19からの出力により25Vの高電圧に設
定される。これにより各セルのイレースゲート電極に25
Vの高電圧が印加され、これにより各セルのフローティ
ングゲート電極とイレースゲート電極との間にフィール
ド・エミッションと呼ばれる電界放出が生じ、フローテ
ィングゲート電極に蓄積されていた電子がイレースゲー
ト電極に放出される。この結果、各セルの闘値電圧は初
期状態と同様に低い状態に戻り、全セルの一括消去が行
われる。

このように上記実施例のメモリでは１ビット毎のデータ
の読出し及び書込みと全セル一括してデータ消去を行な
うことができる。しかもメモリセルアレイを構成するに
当り、従来では１ビット毎に１本のビット線、消去線を
必要としていたが、上記実施例の場合には４個のメモリ
セルを直列接続して使用することにより４個のセルに対
し１本のビット線、消去線で済む。このため、配線本数
を従来よりも大幅に削減することができる。しかも、セ
ルをビット線と接続するためのコンタクトは４個のセル
に対して１個のみ設ければよい。このため、上記実施例
のメモリではセルの高集積化を容易に実現することがで
きる。また、コンタクトの数が削減されることにより、
製造歩留りの大幅な向上も期待できる。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例において、データ読出し時に４本の行線14の
うち選択セルが接続された行線のみに2V〜5Vの範囲の電
圧を印加し、残り３本の行線には5V〜10Vの範囲の電圧
を印加する場合について説明したが、これはメモリセル
11の“1",“0"に対応した闘値電圧に応じて設定される
べきである。また、ビット線12に印加される2Vの読出し
電圧も必要に応じて変えることができる。なお、この読
出し電圧は、いわゆるソフトライト現象（読出しモード
時における弱い書込み）を抑制するためにはできるだけ
低く設定することが好ましい。

さらに上記実施例において、データ書込み時に４本の行
線14のうち選択セルが接続された行線のみに10Vの電圧
を印加し、残り３本の行線には20Vの電圧を印加する場
合について説明したが、これは選択セルのフローティン
グゲート電極に十分な量の電子が注入され、かつ非選択
セルが３極管動作するような高い電圧であればよい。

また上記実施例のメモリでは４個のメモリセルを直列接
続して直列回路10を構成する場合について説明したが、
これは２個以上であればよく、４個の他に８個もしくは
16個、32個等の数のメモリセルを直列接続して使用する
ようにすればより配線本数の削減が実現できる。例え
ば、８個のメモリセルを直列接続して直列回路10を構成
すると集積度は従来メモリの２倍以上向上する。また、
集積度の向上に伴い、価格の大幅な低減が実現される。

また、上記実施例では各セルのコントロール電極及び行
線14として使用される第２図中の電極25を多結晶シリコ
ンで構成する場合について説明したが、これはその他に
高融点金属シリサイド、例えばチタン・シリサイド、モ
リブデン・シリサイド等や、高融点金属のみで構成する
ようにしてもよい。

また、上記実施例ではデータの消去を全セル一括して行
なう場合について説明したが、これは列毎に消去するよ
うにしてもよい。

［発明の効果］以上説明したようにこの発明によれば、配線の本数とビ
ット線に対するコンタクトの数を削減することによりメ
モリセルの高集積化が実現できる半導体メモリを提供す
ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のメモリの等価回路図、第
２図は上記第１図回路を半導体チップ上に実現した場合
のメモリセルアレイ部分の素子構造を示すパターン平面
図、第３図及び第４図はそれぞれ上記第２図素子の一部
の断面図、第５図は第１図のメモリの周辺回路を含む全
体の構成を示す回路図、第６図ないし第８図はそれぞれ
上記実施例のメモリのタイミングチャート、第９図は従
来メモリのメモリセルアレイ部分の等価回路図である。 10……直列回路、11……メモリセル、12……ビット線、
13……接地線、14……行線、15……消去線、16……列デ
コーダ、17……行デコーダ、18……昇圧回路、19……消
去電圧発生回路、20……基板、21,21A,21B,21C……N⁺型
領域、22……コンタクトホール、23……金属配線、24,2
5,26……電極。

Claims

【特許請求の範囲】

【請求項１】電気的に消去、書込み及び読出しが可能な
メモリセルが２個以上直列接続されかつ行列状に配置さ
れた複数個の直列回路と、上記複数個の直列回路のうち同一列に配置された各直列
回路それぞれの一端が共通に接続されたビット線と、上記複数個の直列回路のうち同一行に配置された各直列
回路に対して共通に設けられ、これら各直列回路を構成
するメモリセルの制御電極にそれぞれ接続された複数の
行線と、上記複数個の直列回路の１個の直列回路内の１個のメモ
リセルを選択するために上記ビット線及び行線に対して
選択的に電圧を供給するものであって、選択されるメモ
リセルが接続された行線には第１の電圧を供給し、選択
されるメモリセルを含む上記１個の直列回路内の他のメ
モリセルが接続された残りの行線にはそれぞれ第２の電
圧を供給し、それ以外の各行線にはこれらに接続された
メモリセルが動作しないような第３の電圧を供給する手
段とを具備したことを特徴とする半導体メモリ。
【請求項２】前記第１の電圧に比べて前記第２の電圧が
大きくされ、かつ前記第３の電圧が0Vにされている特許
請求の範囲第１項に記載の半導体メモリ。