JPH0644630B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH0644630B2 JPH0644630B2 JP10005687A JP10005687A JPH0644630B2 JP H0644630 B2 JPH0644630 B2 JP H0644630B2 JP 10005687 A JP10005687 A JP 10005687A JP 10005687 A JP10005687 A JP 10005687A JP H0644630 B2 JPH0644630 B2 JP H0644630B2
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- row
- line
- gate electrode
- series
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はメモリセルとして電気的にデータ消去が可能
な不揮発性トランジスタが使用され、全セル一括しても
しくはブロック単位又は行単位でデータの消去を行な
い、かつ１ビット毎にデータの書込みが可能な不揮発性
半導体メモリに関する。
な不揮発性トランジスタが使用され、全セル一括しても
しくはブロック単位又は行単位でデータの消去を行な
い、かつ１ビット毎にデータの書込みが可能な不揮発性
半導体メモリに関する。
（従来の技術） データの消去が可能な不揮発性半導体メモリはＥＰＲＯ
Ｍ（Erasable and Programable Read Only Memor
y）として知られており、その中で電気的にデータ消去
が行われるものを特にＥ２ＲＲＯＭ（Electrically Er
asable ＰＲＯＭ）と称している。さらにこのようなＥ
２ＰＲＯＭの中には全セル一括してデータ消去を行なう
ことができるものが実用化されている。
Ｍ（Erasable and Programable Read Only Memor
y）として知られており、その中で電気的にデータ消去
が行われるものを特にＥ２ＲＲＯＭ（Electrically Er
asable ＰＲＯＭ）と称している。さらにこのようなＥ
２ＰＲＯＭの中には全セル一括してデータ消去を行なう
ことができるものが実用化されている。
第９図はこのような全セル一括してデータ消去を行なう
ことが可能な従来のＥ２ＰＲＯＭのメモリセルアレイ部
分の等価回路図である。図中、50はそれぞれフローティ
ングゲート電極（浮遊ゲート電極）、コントロールゲー
ト電極（制御ゲート電極）及びイレースゲート電極（消
去ゲート電極）を備え、データ消去が電気的に行なえる
不揮発性トランジスタからなるメモリセルであり、これ
らメモリセル50は行列状に配置されている。そして、図
中の横方向である行方向の同一行に配置されている各メ
モリセル50のドレインは複数のビット線51のいずれかに
それぞれ共通接続されており、かつ同一行に配置されて
いる各メモリセル50のソースは複数の接地線52のいずれ
かにそれぞれ共通接続されている。また、図中の縦方向
である列方向の同一列に配置されている各メモリセル50
のコントロールゲート電極は複数の行線53のいずれかに
それぞれ共通接続され、同一行に配置されている各メモ
リセル50のイレースゲート電極は複数の消去線54のいず
れかにそれぞれ共通接続されている。
ことが可能な従来のＥ２ＰＲＯＭのメモリセルアレイ部
分の等価回路図である。図中、50はそれぞれフローティ
ングゲート電極（浮遊ゲート電極）、コントロールゲー
ト電極（制御ゲート電極）及びイレースゲート電極（消
去ゲート電極）を備え、データ消去が電気的に行なえる
不揮発性トランジスタからなるメモリセルであり、これ
らメモリセル50は行列状に配置されている。そして、図
中の横方向である行方向の同一行に配置されている各メ
モリセル50のドレインは複数のビット線51のいずれかに
それぞれ共通接続されており、かつ同一行に配置されて
いる各メモリセル50のソースは複数の接地線52のいずれ
かにそれぞれ共通接続されている。また、図中の縦方向
である列方向の同一列に配置されている各メモリセル50
のコントロールゲート電極は複数の行線53のいずれかに
それぞれ共通接続され、同一行に配置されている各メモ
リセル50のイレースゲート電極は複数の消去線54のいず
れかにそれぞれ共通接続されている。
このように従来のＥ２ＰＲＯＭでは１ビットのメモリセ
ルを１個の不揮発性トランジスタで構成し、各メモリセ
ルを対応するビット線、接地線、行線及び消去線に接続
するようにしている。
ルを１個の不揮発性トランジスタで構成し、各メモリセ
ルを対応するビット線、接地線、行線及び消去線に接続
するようにしている。
すなわち、従来のＥ２ＰＲＯＭでは各ビット毎にビット
線、接地線、行線及び消去線からなる４本の配線が必要
である。しかも、各セルのドレインは拡散領域で構成さ
れ、ビット線は例えばアルミニウム等の金属配線で構成
されているので、各セルを対応するビット線と接続する
場合にはコンタクトを形成する必要があり、このコンタ
クトの形成位置では通常、配線幅よりも広い面積を必要
とする。このため、従来ではセルの高集積化を図ること
が困難であるという問題がある。また、コンタクトの数
が多くなる程、製造歩留りが低下する。
線、接地線、行線及び消去線からなる４本の配線が必要
である。しかも、各セルのドレインは拡散領域で構成さ
れ、ビット線は例えばアルミニウム等の金属配線で構成
されているので、各セルを対応するビット線と接続する
場合にはコンタクトを形成する必要があり、このコンタ
クトの形成位置では通常、配線幅よりも広い面積を必要
とする。このため、従来ではセルの高集積化を図ること
が困難であるという問題がある。また、コンタクトの数
が多くなる程、製造歩留りが低下する。
（発明が解決しようとする問題点） このように従来では各ビット毎に４本の配線が必要であ
り、かつ各ビット毎にコンタクトを形成する必要があ
り、このことがセルの高集積化の実現を阻害している。
そこでこの発明は配線の本数及びコンタクトの数を削減
することによりセルの高集積化が実現できる不揮発性半
導体メモリを提供することを目的としている。
り、かつ各ビット毎にコンタクトを形成する必要があ
り、このことがセルの高集積化の実現を阻害している。
そこでこの発明は配線の本数及びコンタクトの数を削減
することによりセルの高集積化が実現できる不揮発性半
導体メモリを提供することを目的としている。
［発明の構成］ （問題点を解決するための手段） この発明の不揮発性半導体メモリは、チャネル領域上に
設けられたフローティングゲート電極、このフローティ
ングゲート電極と重なり合ったイレースゲート電極、フ
ローティングゲート電極上に設けられたコントロールゲ
ート電極とを有する不揮発性トランジスタからなるメモ
リセルが２個以上直列接続されかつ行列状に配置された
複数個の直列回路と、上記複数個の直列回路のうち同一
列に配置された各直列回路それぞれの一端が共通に接続
されたビット線と、上記複数個の直列回路のうち同一行
に配置された各直列回路に対して共通に設けられ、これ
ら各直列回路を構成するメモリセルのコントロールゲー
ト電極にそれぞれ接続された複数の行線と、上記複数個
の直列回路のうち同一列に配置された各直列回路に対し
て共通に設けられ、これら各直列回路を構成するメモリ
セルの各イレースゲート電極が共通に接続される消去線
と、アドレスデータに応じて上記複数個の直列回路の１
個の直列回路内の１個のメモリセルを選択するために上
記ビット線及び行線に対して選択的に電圧を供給するも
のであって、選択されるメモリセルが接続された行線に
は第１の電圧を供給し、選択されるメモリセルを含む１
個の直列回路内の他のメモリセルが接続された残りの行
線にはそれぞれ第２の電圧を供給し、それ以外の各行線
にはこれらに接続されたメモリセルが動作しないような
第３の電圧を供給するアドレスデコード手段とから構成
されている。
設けられたフローティングゲート電極、このフローティ
ングゲート電極と重なり合ったイレースゲート電極、フ
ローティングゲート電極上に設けられたコントロールゲ
ート電極とを有する不揮発性トランジスタからなるメモ
リセルが２個以上直列接続されかつ行列状に配置された
複数個の直列回路と、上記複数個の直列回路のうち同一
列に配置された各直列回路それぞれの一端が共通に接続
されたビット線と、上記複数個の直列回路のうち同一行
に配置された各直列回路に対して共通に設けられ、これ
ら各直列回路を構成するメモリセルのコントロールゲー
ト電極にそれぞれ接続された複数の行線と、上記複数個
の直列回路のうち同一列に配置された各直列回路に対し
て共通に設けられ、これら各直列回路を構成するメモリ
セルの各イレースゲート電極が共通に接続される消去線
と、アドレスデータに応じて上記複数個の直列回路の１
個の直列回路内の１個のメモリセルを選択するために上
記ビット線及び行線に対して選択的に電圧を供給するも
のであって、選択されるメモリセルが接続された行線に
は第１の電圧を供給し、選択されるメモリセルを含む１
個の直列回路内の他のメモリセルが接続された残りの行
線にはそれぞれ第２の電圧を供給し、それ以外の各行線
にはこれらに接続されたメモリセルが動作しないような
第３の電圧を供給するアドレスデコード手段とから構成
されている。
（作用） この発明の不揮発性半導体メモリでは、データの書込み
時及び読出し時には非選択セルのコントロールゲート電
極が接続された行線に高電圧が印加され、選択セルのコ
ントロールゲート電極が接続された行線のみにはこれよ
りも低い電圧が印加される。そして、データ読出し時に
はビット線に読出し電圧が印加され、データ書込み時に
は書込みデータに応じた電圧がビット線に印加される。
さらに、データ消去時には消去線に消去用の高電圧が印
加される。
時及び読出し時には非選択セルのコントロールゲート電
極が接続された行線に高電圧が印加され、選択セルのコ
ントロールゲート電極が接続された行線のみにはこれよ
りも低い電圧が印加される。そして、データ読出し時に
はビット線に読出し電圧が印加され、データ書込み時に
は書込みデータに応じた電圧がビット線に印加される。
さらに、データ消去時には消去線に消去用の高電圧が印
加される。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明をＥ２ＰＲＯＭ（以下、単にメモリと
称する）に実施した場合のメモリセルアレイ部分の等価
回路図である。図において、10はそれぞれメモリセル11
が４個直列接続されて構成された直列回路である。これ
ら各直列回路10内の各メモリセル11は、それぞれソー
ス，ドレイン領域、このソース，ドレイン領域間のチャ
ネル領域上でチャネル長方向の一部に設けられたフロー
ティングゲート電極、このフローティングゲート電極と
重なるように設けられたイレースゲート電極及びフロー
ティングゲート電極上とこのフローティングゲート電極
が設けられていないチャネル領域上にわたって設けられ
たコントロールゲート電極とからなり、電気的にデータ
消去が可能な不揮発性トランジスタで構成されている。
またこれら直列回路10は行列状に複数個配置されてお
り、各直列回路10の一端は複数のビット線121，…12Nの
いずれかに接続されており、他端はそれぞれ０Ｖの電圧
が印加される複数の接地線131，…13Mのいずれかに接続
されている。また、直列回路10内の各４個のメモリセル
11のコントロールゲート電極は各４本の行線1411，1
421，…1441〜141M，142M，…144Mのそれぞれに接続さ
れており、これら各４本の行線141，142，…144は行方
向に配置された複数の直列回路10に対して共通に配線さ
れている。さらに、同一列に配置された各直列回路10内
の各メモリセル11のイレースゲート電極は消去線151，
…15Nのいずれか１本に共通に接続されている。
称する）に実施した場合のメモリセルアレイ部分の等価
回路図である。図において、10はそれぞれメモリセル11
が４個直列接続されて構成された直列回路である。これ
ら各直列回路10内の各メモリセル11は、それぞれソー
ス，ドレイン領域、このソース，ドレイン領域間のチャ
ネル領域上でチャネル長方向の一部に設けられたフロー
ティングゲート電極、このフローティングゲート電極と
重なるように設けられたイレースゲート電極及びフロー
ティングゲート電極上とこのフローティングゲート電極
が設けられていないチャネル領域上にわたって設けられ
たコントロールゲート電極とからなり、電気的にデータ
消去が可能な不揮発性トランジスタで構成されている。
またこれら直列回路10は行列状に複数個配置されてお
り、各直列回路10の一端は複数のビット線121，…12Nの
いずれかに接続されており、他端はそれぞれ０Ｖの電圧
が印加される複数の接地線131，…13Mのいずれかに接続
されている。また、直列回路10内の各４個のメモリセル
11のコントロールゲート電極は各４本の行線1411，1
421，…1441〜141M，142M，…144Mのそれぞれに接続さ
れており、これら各４本の行線141，142，…144は行方
向に配置された複数の直列回路10に対して共通に配線さ
れている。さらに、同一列に配置された各直列回路10内
の各メモリセル11のイレースゲート電極は消去線151，
…15Nのいずれか１本に共通に接続されている。
このような回路構成のメモリを実際に半導体チップ上に
実現した場合のメモリセルアレイ部分の素子構造を第２
図のパターン平面図に示し、第２図中のＩ−Ｉ′線に沿
った断面構造を第３図の断面図に、第２図中のII−II′
線に沿った断面構造を第４図の断面図にそれぞれ示す。
このメモリは基板20として例えばＰ型シリコン半導体基
板が使用される。この基板20の表面領域には上記各直列
回路10を構成する４個のメモリセル11のソース，ドレイ
ン領域となるN+型領域21がそれぞれ分離して形成されて
いる。そして第２図中、最上部及び最下部にそれぞれ位
置するN+型領域21A，21Bはそれぞれ互いに隣合う直列回
路10で共通にされており、これらN+型領域21A，21Bは前
記接地線13として使用される。さらに上記N+型領域21A
と21Bとの中間に位置する各N+型領域21Cには、それぞれ
コンタクトホール22を介して例えばアルミニウムで構成
された金属配線23が接続されている。これらの金属配線
23はそれぞれ前記ビット線12として使用される。また、
各N+型領域21相互間のチャネル領域上のチャネル長方向
の一部には、絶縁膜を介して第１層目の多結晶シリコン
層で構成され、電気的に浮遊状態にされた電極24が形成
されている。これらの電極24は各メモリセル11のフロー
ティングゲート電極を構成している。さらに第２図中、
横方向に配置された複数の電極24上及びこの電極24が設
けられていないチャネル領域上に渡って第３層目の多結
晶シリコン層で構成された電極25が絶縁膜を介して形成
されている。これらの電極25は各メモリセル11のコント
ロールゲート電極と行線14を構成している。さらに各列
に配置された直列回路10の相互間には第２層目の多結晶
シリコン層で構成された電極26が絶縁膜を介して形成さ
れており、この電極26は上記第１層目の多結晶シリコン
層で構成され各セルのフローティングゲート電極となる
電極24の一部と重なっている。この電極26は各メモリセ
ル11のイレースゲート電極と消去線15を構成している すなわち、このメモリはイレースゲート電極が設けられ
たフローティングゲート電極トランジスタとエンハンス
メント型トランジスタとを直列接続した構造のセル11を
４個直列接続して直列回路10を構成し、各直列回路10の
一端を金属配線23からなるビット線12に接続し、他端を
N+型領域21Aもしくは21Bからなる接地線13に接続し、各
メモリセル11のコントロールゲート電極を電極25で構成
された行線14に接続すると共に各メモリセル11のイレー
スゲート電極を消去線15に接続するようにしたものであ
る。
実現した場合のメモリセルアレイ部分の素子構造を第２
図のパターン平面図に示し、第２図中のＩ−Ｉ′線に沿
った断面構造を第３図の断面図に、第２図中のII−II′
線に沿った断面構造を第４図の断面図にそれぞれ示す。
このメモリは基板20として例えばＰ型シリコン半導体基
板が使用される。この基板20の表面領域には上記各直列
回路10を構成する４個のメモリセル11のソース，ドレイ
ン領域となるN+型領域21がそれぞれ分離して形成されて
いる。そして第２図中、最上部及び最下部にそれぞれ位
置するN+型領域21A，21Bはそれぞれ互いに隣合う直列回
路10で共通にされており、これらN+型領域21A，21Bは前
記接地線13として使用される。さらに上記N+型領域21A
と21Bとの中間に位置する各N+型領域21Cには、それぞれ
コンタクトホール22を介して例えばアルミニウムで構成
された金属配線23が接続されている。これらの金属配線
23はそれぞれ前記ビット線12として使用される。また、
各N+型領域21相互間のチャネル領域上のチャネル長方向
の一部には、絶縁膜を介して第１層目の多結晶シリコン
層で構成され、電気的に浮遊状態にされた電極24が形成
されている。これらの電極24は各メモリセル11のフロー
ティングゲート電極を構成している。さらに第２図中、
横方向に配置された複数の電極24上及びこの電極24が設
けられていないチャネル領域上に渡って第３層目の多結
晶シリコン層で構成された電極25が絶縁膜を介して形成
されている。これらの電極25は各メモリセル11のコント
ロールゲート電極と行線14を構成している。さらに各列
に配置された直列回路10の相互間には第２層目の多結晶
シリコン層で構成された電極26が絶縁膜を介して形成さ
れており、この電極26は上記第１層目の多結晶シリコン
層で構成され各セルのフローティングゲート電極となる
電極24の一部と重なっている。この電極26は各メモリセ
ル11のイレースゲート電極と消去線15を構成している すなわち、このメモリはイレースゲート電極が設けられ
たフローティングゲート電極トランジスタとエンハンス
メント型トランジスタとを直列接続した構造のセル11を
４個直列接続して直列回路10を構成し、各直列回路10の
一端を金属配線23からなるビット線12に接続し、他端を
N+型領域21Aもしくは21Bからなる接地線13に接続し、各
メモリセル11のコントロールゲート電極を電極25で構成
された行線14に接続すると共に各メモリセル11のイレー
スゲート電極を消去線15に接続するようにしたものであ
る。
第５図は上記実施例のメモリを周辺回路と共に示す全体
の構成を示す回路図である。上記ビット線12は列デコー
ダ16に接続されており、各４本の行線141，142，…144
はそれぞれ複数の行デコーダ171〜17Mのうち対応するも
のに接続されている。これら各行デコーダ171〜17Mに
は、外部から供給される通常の電源電圧Ｖｃｃ及び高電
圧ＶＰＰそれぞれ昇圧する昇圧回路18からの昇圧電圧が
供給される。また、上記消去線15は消去電圧発生回路19
に接続されている。
の構成を示す回路図である。上記ビット線12は列デコー
ダ16に接続されており、各４本の行線141，142，…144
はそれぞれ複数の行デコーダ171〜17Mのうち対応するも
のに接続されている。これら各行デコーダ171〜17Mに
は、外部から供給される通常の電源電圧Ｖｃｃ及び高電
圧ＶＰＰそれぞれ昇圧する昇圧回路18からの昇圧電圧が
供給される。また、上記消去線15は消去電圧発生回路19
に接続されている。
ここで例えば通常の電源電圧Ｖｃｃは５Ｖに、高電圧Ｖ
ＰＰは１２．５Ｖにされており、昇圧回路17からの昇圧
電圧は５Ｖ〜１０Ｖの範囲と２０Ｖにされている。ま
た、消去電圧発生回路19は高電圧ＶＰＰから２０Ｖ程度
の消去電圧を発生し、消去線15に選択的に出力する。
ＰＰは１２．５Ｖにされており、昇圧回路17からの昇圧
電圧は５Ｖ〜１０Ｖの範囲と２０Ｖにされている。ま
た、消去電圧発生回路19は高電圧ＶＰＰから２０Ｖ程度
の消去電圧を発生し、消去線15に選択的に出力する。
次に上記構成でなるメモリの動作について説明する。
まず、データ読出し時の動作を第６図のタイミングチャ
ートを用いて説明する。このときは選択すべきセルを含
む直列回路10に接続されている４本の行線14がそのとき
のアドレスデータに対応した一つの行デコーダ17の出力
により、選択セルのコントロールゲート電極が接続され
ている行線のみに２Ｖ〜５Ｖの範囲の電圧が印加され、
残り３本の行線には昇圧回路18からの５Ｖ〜１０Ｖの範
囲の電圧が印加される。なお、他の行デコーダ17の出力
は全て０Ｖにされている。ここで例えば、選択すべきセ
ルを含む直列回路10がビット線121と４本の行線1411〜1
441に接続されたものであり、かつ選択すべきセルが行
線1421に接続されたものであるとき、行デコーダ171の
出力により４本の行線1411〜1441うち行線1421のみに２
Ｖ〜５Ｖの範囲の電圧が印加され、残り３本の行線には
５Ｖ〜１０Ｖの範囲の電圧が印加される。ここで、各メ
モリセル11は予めデータの書込みモード動作時の書込み
状態に応じてそれぞれ閾値電圧が設定されており、上記
２Ｖ〜５Ｖの範囲の電圧は例えば消去状態のままのセル
の低い閾値電圧よりも高くかつ例えば“１”が書込まれ
た後の高い閾値電圧よりも低い電圧であり、上記５Ｖ〜
１０Ｖの範囲の電圧は“１”が書込まれた後の高い閾値
電圧よりも充分に高い電圧である。従って、このような
電圧が４本の行線1411〜1441に印加されることにより、
行線1421を除く３本の行線1411，1431，1441にコントロ
ールゲート電極が接続されている３個のメモリセル11は
充分にオン状態になる。他方、行線1421にコントロール
ゲート電極が接続されている選択セルはその閾値電圧に
応じてオン，オフ状態が決定される。
ートを用いて説明する。このときは選択すべきセルを含
む直列回路10に接続されている４本の行線14がそのとき
のアドレスデータに対応した一つの行デコーダ17の出力
により、選択セルのコントロールゲート電極が接続され
ている行線のみに２Ｖ〜５Ｖの範囲の電圧が印加され、
残り３本の行線には昇圧回路18からの５Ｖ〜１０Ｖの範
囲の電圧が印加される。なお、他の行デコーダ17の出力
は全て０Ｖにされている。ここで例えば、選択すべきセ
ルを含む直列回路10がビット線121と４本の行線1411〜1
441に接続されたものであり、かつ選択すべきセルが行
線1421に接続されたものであるとき、行デコーダ171の
出力により４本の行線1411〜1441うち行線1421のみに２
Ｖ〜５Ｖの範囲の電圧が印加され、残り３本の行線には
５Ｖ〜１０Ｖの範囲の電圧が印加される。ここで、各メ
モリセル11は予めデータの書込みモード動作時の書込み
状態に応じてそれぞれ閾値電圧が設定されており、上記
２Ｖ〜５Ｖの範囲の電圧は例えば消去状態のままのセル
の低い閾値電圧よりも高くかつ例えば“１”が書込まれ
た後の高い閾値電圧よりも低い電圧であり、上記５Ｖ〜
１０Ｖの範囲の電圧は“１”が書込まれた後の高い閾値
電圧よりも充分に高い電圧である。従って、このような
電圧が４本の行線1411〜1441に印加されることにより、
行線1421を除く３本の行線1411，1431，1441にコントロ
ールゲート電極が接続されている３個のメモリセル11は
充分にオン状態になる。他方、行線1421にコントロール
ゲート電極が接続されている選択セルはその閾値電圧に
応じてオン，オフ状態が決定される。
また、このデータ読出し時には、列デコーダ16の出力に
より対応するビット線121に２Ｖの読み出し電圧が印加
される。ここで上記選択セルの閾値電圧が低くされてお
り、前記行線1421の電圧でオン状態にされるならば、ビ
ット線121に印加された２Ｖの読み出し電圧は上記直列
回路10を介してＯＶの接地線131に放電される。他方、
上記選択セルの閾値電圧が高くされており、前記行線14
21の電圧が印加されてもオフ状態のままであるならば、
ビット線121に印加された２Ｖの読み出し電圧はそのま
ま維持される。このようにビット線12の電圧は選択セル
の閾値電圧の高低に応じて異なり、その電位差をビット
線12に接続されている図示しないセンスアンプ回路で増
幅することにより、論理的な“１”，“０”の判定を行
なう。なお、このデータ読出し時に非選択セルが接続さ
れた行線14に印加される電圧は通常、８Ｖ程度に設定す
ることが特性上及び信頼性上から望ましい。
より対応するビット線121に２Ｖの読み出し電圧が印加
される。ここで上記選択セルの閾値電圧が低くされてお
り、前記行線1421の電圧でオン状態にされるならば、ビ
ット線121に印加された２Ｖの読み出し電圧は上記直列
回路10を介してＯＶの接地線131に放電される。他方、
上記選択セルの閾値電圧が高くされており、前記行線14
21の電圧が印加されてもオフ状態のままであるならば、
ビット線121に印加された２Ｖの読み出し電圧はそのま
ま維持される。このようにビット線12の電圧は選択セル
の閾値電圧の高低に応じて異なり、その電位差をビット
線12に接続されている図示しないセンスアンプ回路で増
幅することにより、論理的な“１”，“０”の判定を行
なう。なお、このデータ読出し時に非選択セルが接続さ
れた行線14に印加される電圧は通常、８Ｖ程度に設定す
ることが特性上及び信頼性上から望ましい。
次にデータ書込み時の動作を第７図のタイミングチャー
トを用いて説明する。このときは、一つの行デコーダ17
のデコード出力により、選択すべきセルを含む直列回路
10に接続されている４本の行線14のうち、選択セルのコ
ントロールゲート電極が接続されている行線のみに上記
昇圧回路18からの１０Ｖの昇圧電圧が印加され、残り３
本の行線に２０Ｖの昇圧電圧が印加される。なお、他の
各行デコーダ17の出力は全て０Ｖにされている。ここで
例えば上記データ読出しの時と同様に、選択すべきセル
を含む直列回路10がビット線121と４本の行線1411〜14
41に接続されたものであり、かつ選択すべきセルが行線
1421に接続されたものであるとすると、４本の行線1411
〜1441うち行線1421のみに行デコーダ171からの１０Ｖ
の電圧が印加され、残り３本の行線には２０Ｖの電圧が
印加される。また、このデータ書込み時では対応するビ
ット線121には列デコーダ16から出力され、そのときの
書込みデータに基づいて異なる２種類の電圧が印加され
る。例えば“１”のデータを書込む場合には１０Ｖの電
圧が、他方、“０”のデータを書込む場合には０Ｖの電
圧がビット線121に印加される。
トを用いて説明する。このときは、一つの行デコーダ17
のデコード出力により、選択すべきセルを含む直列回路
10に接続されている４本の行線14のうち、選択セルのコ
ントロールゲート電極が接続されている行線のみに上記
昇圧回路18からの１０Ｖの昇圧電圧が印加され、残り３
本の行線に２０Ｖの昇圧電圧が印加される。なお、他の
各行デコーダ17の出力は全て０Ｖにされている。ここで
例えば上記データ読出しの時と同様に、選択すべきセル
を含む直列回路10がビット線121と４本の行線1411〜14
41に接続されたものであり、かつ選択すべきセルが行線
1421に接続されたものであるとすると、４本の行線1411
〜1441うち行線1421のみに行デコーダ171からの１０Ｖ
の電圧が印加され、残り３本の行線には２０Ｖの電圧が
印加される。また、このデータ書込み時では対応するビ
ット線121には列デコーダ16から出力され、そのときの
書込みデータに基づいて異なる２種類の電圧が印加され
る。例えば“１”のデータを書込む場合には１０Ｖの電
圧が、他方、“０”のデータを書込む場合には０Ｖの電
圧がビット線121に印加される。
ここで行線1421を除く３本の行線1411，1431，1441に印
加された２０Ｖの電圧がコントロールゲート電極に供給
される３個のメモリセル11はそれぞれ３極管動作するた
め、選択セルのソース，ドレイン領域にはビット線121
と接地線131それぞれの電圧がほぼそのまま印加され
る。このとき、ビット線121に１０Ｖの電圧が印加され
ているならば、上記選択セルのソース領域からドレイン
領域に向かって電子が走行する。そして、特にドレイン
領域の近傍に生じる空乏層に電界が集中し、これにより
電子が加速されて前記第３図中の基板20の表面から絶縁
膜のエネルギー障壁を越えるに十分なエネルギーが与え
られる。このような電子はホット・エレクトロンと呼ば
れ、この電子は１０Ｖの高電圧に設定されている選択セ
ルのコントロールゲート電極に引かれてフローティング
ゲート電極に飛び込み、ここに捕獲される。この結果、
選択セルのコントロールゲート電極が負に帯電し、閾値
電圧が上昇して高くなる。他方、ビット線121に０Ｖの
電圧が印加されているならば、上記のような電子の走行
は発生せず、閾値電圧は元の低い状態のままである。こ
のようにして１個のセル毎にデータの書込みが行われ
る。
加された２０Ｖの電圧がコントロールゲート電極に供給
される３個のメモリセル11はそれぞれ３極管動作するた
め、選択セルのソース，ドレイン領域にはビット線121
と接地線131それぞれの電圧がほぼそのまま印加され
る。このとき、ビット線121に１０Ｖの電圧が印加され
ているならば、上記選択セルのソース領域からドレイン
領域に向かって電子が走行する。そして、特にドレイン
領域の近傍に生じる空乏層に電界が集中し、これにより
電子が加速されて前記第３図中の基板20の表面から絶縁
膜のエネルギー障壁を越えるに十分なエネルギーが与え
られる。このような電子はホット・エレクトロンと呼ば
れ、この電子は１０Ｖの高電圧に設定されている選択セ
ルのコントロールゲート電極に引かれてフローティング
ゲート電極に飛び込み、ここに捕獲される。この結果、
選択セルのコントロールゲート電極が負に帯電し、閾値
電圧が上昇して高くなる。他方、ビット線121に０Ｖの
電圧が印加されているならば、上記のような電子の走行
は発生せず、閾値電圧は元の低い状態のままである。こ
のようにして１個のセル毎にデータの書込みが行われ
る。
一方、０Ｖの電圧が印加される行線に接続された非選択
の直列回路内の各セルは動作せず、その状態は変化しな
い。
の直列回路内の各セルは動作せず、その状態は変化しな
い。
次にデータ消去動作を説明する。すなわち、このときは
第８図のタイミングチャートに示すように、全ての行線
14及びビット線12が列デコーダ16及び行デコーダ17の出
力により０Ｖに設定され、かつ全ての消去線15が消去電
圧発生回路19からの出力により２５Ｖの高電圧に設定さ
れる。これにより各セルのイレースゲート電極に２５Ｖ
の高電圧が印加され、各セルのフローティングゲート電
極とイレースゲート電極との間にフィールド・エミッシ
ョンと呼ぱれる電界放出が生じ、フローティングゲート
電極に蓄積されていた電子がイレースゲート電極に放出
される。この結果、各セルの閾値電圧は初期状態と同様
に低い状態に戻る。これによって全セル一括して消去が
行われる。また、データ消去時に、消去電圧発生回路19
からの２５Ｖの高電圧を１本の消去線15のみに選択的に
印加することにより、直列回路10内のセルデータの消去
を列単位で行なうことができる。
第８図のタイミングチャートに示すように、全ての行線
14及びビット線12が列デコーダ16及び行デコーダ17の出
力により０Ｖに設定され、かつ全ての消去線15が消去電
圧発生回路19からの出力により２５Ｖの高電圧に設定さ
れる。これにより各セルのイレースゲート電極に２５Ｖ
の高電圧が印加され、各セルのフローティングゲート電
極とイレースゲート電極との間にフィールド・エミッシ
ョンと呼ぱれる電界放出が生じ、フローティングゲート
電極に蓄積されていた電子がイレースゲート電極に放出
される。この結果、各セルの閾値電圧は初期状態と同様
に低い状態に戻る。これによって全セル一括して消去が
行われる。また、データ消去時に、消去電圧発生回路19
からの２５Ｖの高電圧を１本の消去線15のみに選択的に
印加することにより、直列回路10内のセルデータの消去
を列単位で行なうことができる。
このように上記実施例のメモリでは１ビット毎のデータ
の読出し及び書込みと全セル一括もしくは列単位でデー
タ消去を行なうことができる。しかもメモリセルアレイ
を構成するに当り、従来では１ビット毎に１本のビット
線、消去線を必要としていたが、上記実施例の場合には
４個のメモリセルを直列接続して使用することにより４
個のセルに対し１本のビット線、消去線で済む。このた
め、配線本数を従来よりも大幅に削減することができ
る。しかも、セルをビット線と接続するためのコンタク
トは４個のセルに対して１個のみ設ければよい。このた
め、上記実施例のメモリではセルの高集積化を容易に実
現することができる。また、コンタクトの数が削減され
ることにより、製造歩留りの大幅な向上も期待できる。
の読出し及び書込みと全セル一括もしくは列単位でデー
タ消去を行なうことができる。しかもメモリセルアレイ
を構成するに当り、従来では１ビット毎に１本のビット
線、消去線を必要としていたが、上記実施例の場合には
４個のメモリセルを直列接続して使用することにより４
個のセルに対し１本のビット線、消去線で済む。このた
め、配線本数を従来よりも大幅に削減することができ
る。しかも、セルをビット線と接続するためのコンタク
トは４個のセルに対して１個のみ設ければよい。このた
め、上記実施例のメモリではセルの高集積化を容易に実
現することができる。また、コンタクトの数が削減され
ることにより、製造歩留りの大幅な向上も期待できる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例において、データ読出し時に４本の行線14の
うち選択セルが接続された行線のみに２Ｖ〜５Ｖの範囲
の電圧を印加し、残り３本の行線には５Ｖ〜１０Ｖの範
囲の電圧を印加する場合について説明したが、これはメ
モリセル11の“１”，“０”に対応した閾値電圧に応じ
て設定されるべきである。また、ビット線12に印加され
る２Ｖの読出し電圧も必要に応じて変えることができ
る。なお、この読出し電圧は、いわゆるソフトライト現
象（読出しモード時における弱い書込み）を抑制するた
めにはできるだけ低く設定することが好ましい。
種々の変形が可能であることはいうまでもない。例えば
上記実施例において、データ読出し時に４本の行線14の
うち選択セルが接続された行線のみに２Ｖ〜５Ｖの範囲
の電圧を印加し、残り３本の行線には５Ｖ〜１０Ｖの範
囲の電圧を印加する場合について説明したが、これはメ
モリセル11の“１”，“０”に対応した閾値電圧に応じ
て設定されるべきである。また、ビット線12に印加され
る２Ｖの読出し電圧も必要に応じて変えることができ
る。なお、この読出し電圧は、いわゆるソフトライト現
象（読出しモード時における弱い書込み）を抑制するた
めにはできるだけ低く設定することが好ましい。
さらに上記実施例において、データ書込み時に４本の行
線14のうち選択セルが接続された行線のみに１０Ｖの電
圧を印加し、残り３本の行線には２０Ｖの電圧を印加す
る場合について説明したが、これは選択セルのフローテ
ィングゲート電極に十分な量の電子が注入され、かつ非
選択セルが３極管動作するような高い電圧であればよ
い。
線14のうち選択セルが接続された行線のみに１０Ｖの電
圧を印加し、残り３本の行線には２０Ｖの電圧を印加す
る場合について説明したが、これは選択セルのフローテ
ィングゲート電極に十分な量の電子が注入され、かつ非
選択セルが３極管動作するような高い電圧であればよ
い。
また上記実施例のメモリでは４個のメモリセルを直列接
続して直列回路10を構成する場合について説明したが、
これは２個以上であればよく、４個の他に８個もしくは
１６個、３２個等の数のメモリセルを直列接続して使用
するようにすればより配線本数の削減が実現できる。例
えば、８個のメモリセルを直列接続して直列回路10を構
成すると集積度は従来メモリの２倍以上向上する。ま
た、集積度の向上に伴い、価格の大幅な低減が実現され
る。
続して直列回路10を構成する場合について説明したが、
これは２個以上であればよく、４個の他に８個もしくは
１６個、３２個等の数のメモリセルを直列接続して使用
するようにすればより配線本数の削減が実現できる。例
えば、８個のメモリセルを直列接続して直列回路10を構
成すると集積度は従来メモリの２倍以上向上する。ま
た、集積度の向上に伴い、価格の大幅な低減が実現され
る。
また、上記実施例では各セルのコントロール電極及び行
線14として使用される第２図中の電極25を多結晶シリコ
ンで構成する場合について説明したが、これはその他に
高融点金属シリサイド、例えばチタン・シリサイド、モ
リブデン・シリサイド等や、高融点金属のみで構成する
ようにしてもよい。
線14として使用される第２図中の電極25を多結晶シリコ
ンで構成する場合について説明したが、これはその他に
高融点金属シリサイド、例えばチタン・シリサイド、モ
リブデン・シリサイド等や、高融点金属のみで構成する
ようにしてもよい。
［発明の効果］ 以上説明したようにこの発明によれば、配線の本数とビ
ット線に対するコンタクトの数を削減することによりメ
モリセルの高集積化が実現できる不揮発性半導体メモリ
を提供することができる。
ット線に対するコンタクトの数を削減することによりメ
モリセルの高集積化が実現できる不揮発性半導体メモリ
を提供することができる。
第１図はこの発明の一実施例のメモリの等価回路図、第
２図は上記第１図回路を半導体チップ上に実現した場合
のメモリセルアレイ部分の素子構造を示すパターン平面
図、第３図及び第４図はそれぞれ上記第２図素子の一部
の断面図、第５図は第１図のメモリの周辺回路を含む全
体の構成を示す回路図、第６図ないし第８図はそれぞれ
上記実施例のメモリのタイミングチャート、第９図は従
来メモリのメモリセルアレイ部分の等価回路図である。 10……直列回路、11……メモリセル、12……ビット線、
13……接地線、14……行線、15……消去線、16……列デ
コーダ、17……行デコーダ、18……昇圧回路、19……消
去電圧発生回路、20……基板、21，21A，21B，21C……N
+型領域、22……コンタクトホール、23……金属配線、2
4，25，26……電極。
２図は上記第１図回路を半導体チップ上に実現した場合
のメモリセルアレイ部分の素子構造を示すパターン平面
図、第３図及び第４図はそれぞれ上記第２図素子の一部
の断面図、第５図は第１図のメモリの周辺回路を含む全
体の構成を示す回路図、第６図ないし第８図はそれぞれ
上記実施例のメモリのタイミングチャート、第９図は従
来メモリのメモリセルアレイ部分の等価回路図である。 10……直列回路、11……メモリセル、12……ビット線、
13……接地線、14……行線、15……消去線、16……列デ
コーダ、17……行デコーダ、18……昇圧回路、19……消
去電圧発生回路、20……基板、21，21A，21B，21C……N
+型領域、22……コンタクトホール、23……金属配線、2
4，25，26……電極。
Claims (5)
- 【請求項１】チャネル領域上に設けられたフローティン
グゲート電極、このフローティングゲート電極と重なり
合ったイレースゲート電極、フローティングゲート電極
上に設けられたコントロールゲート電極とを有する不揮
発性トランジスタからなるメモリセルが２個以上直列接
続されかつ行列状に配置された複数個の直列回路と、 上記複数個の直列回路のうち同一列に配置された各直列
回路それぞれの一端が共通に接続されたビット線と、 上記複数個の直列回路のうち同一行に配置された各直列
回路に対して共通に設けられ、これら各直列回路を構成
するメモリセルのコントロールゲート電極にそれぞれ接
続された複数の行線と、 上記複数個の直列回路のうち同一列に配置された各直列
回路に対して共通に設けられ、これら各直列回路を構成
するメモリセルの各イレースゲート電極が共通に接続さ
れる消去線と、 アドレスデータに応じて上記複数個の直列回路の１個の
直列回路内の１個のメモリセルを選択するために上記ビ
ット線及び行線に対して選択的に電圧を供給するもので
あって、選択されるメモリセルが接続された行線には第
１の電圧を供給し、選択されるメモリセルを含む１個の
直列回路内の他のメモリセルが接続された残りの行線に
はそれぞれ第２の電圧を供給し、それ以外の各行線には
これらに接続されたメモリセルが動作しないような第３
の電圧を供給するアドレスデコード手段 とを具備したことを特徴とする不揮発性半導体メモリ。 - 【請求項２】前記第１の電圧に比べて前記第２の電圧が
大きくされ、かつ前記第３の電圧が０Ｖにされている特
許請求の範囲第１項に記載の不揮発性半導体メモリ。 - 【請求項３】前記複数の行線のそれぞれが多結晶シリコ
ンで構成されている特許請求の範囲第１項に記載の不揮
発性半導体メモリ。 - 【請求項４】前記複数の行線のそれぞれが高融点金属シ
リサイドで構成されている特許請求の範囲第１項に記載
の不揮発性半導体メモリ。 - 【請求項５】前記複数の行線のそれぞれが高融点金属で
構成されている特許請求の範囲第１項に記載の不揮発性
半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10005687A JPH0644630B2 (ja) | 1987-04-24 | 1987-04-24 | 不揮発性半導体メモリ |
| US07/953,768 US5719805A (en) | 1987-04-24 | 1992-09-30 | Electrically programmable non-volatile semiconductor memory including series connected memory cells and decoder circuitry for applying a ground voltage to non-selected circuit units |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10005687A JPH0644630B2 (ja) | 1987-04-24 | 1987-04-24 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63266884A JPS63266884A (ja) | 1988-11-02 |
| JPH0644630B2 true JPH0644630B2 (ja) | 1994-06-08 |
Family
ID=14263825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10005687A Expired - Lifetime JPH0644630B2 (ja) | 1987-04-24 | 1987-04-24 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644630B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771587A (en) * | 1980-10-22 | 1982-05-04 | Toshiba Corp | Semiconductor storing device |
| JPS5787163A (en) * | 1980-11-20 | 1982-05-31 | Toshiba Corp | Semiconductor memory storage |
-
1987
- 1987-04-24 JP JP10005687A patent/JPH0644630B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63266884A (ja) | 1988-11-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |