JPH0682781B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0682781B2 JPH0682781B2 JP62045729A JP4572987A JPH0682781B2 JP H0682781 B2 JPH0682781 B2 JP H0682781B2 JP 62045729 A JP62045729 A JP 62045729A JP 4572987 A JP4572987 A JP 4572987A JP H0682781 B2 JPH0682781 B2 JP H0682781B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor device
- cell array
- peripheral circuit
- substrate voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims description 30
- 230000002093 peripheral effect Effects 0.000 claims description 11
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に基板電圧発生回路を有
する半導体装置に関する。
する半導体装置に関する。
従来の半導体装置においては、チップなどの基板に一個
所の基板電圧発生回路を設けたものが使用されている。
所の基板電圧発生回路を設けたものが使用されている。
第３図はかかる従来の半導体装置の平面図である。
第３図に示すように、かかる半導体装置は基板11（チッ
プ）内にセルアレイ部12とこのセルアレイ部12の周囲に
形成した周辺回路部13とを設け、さらに周辺回路部13の
一個所に基板電圧発生回路14を設けている。この一個所
の基板電圧発生回路14によりチップ11全体の基板電圧を
発生させ供給している。
プ）内にセルアレイ部12とこのセルアレイ部12の周囲に
形成した周辺回路部13とを設け、さらに周辺回路部13の
一個所に基板電圧発生回路14を設けている。この一個所
の基板電圧発生回路14によりチップ11全体の基板電圧を
発生させ供給している。
上述した従来の基板電圧発生回路はチップ内の一個所に
のみ配置されている。しかしながら、チップ自体は単位
面積あたり約20Ωの基板抵抗があるため、チップ内で電
圧降下が起き、同一基板内における基板電圧が均一にな
りにくいという欠点がある。
のみ配置されている。しかしながら、チップ自体は単位
面積あたり約20Ωの基板抵抗があるため、チップ内で電
圧降下が起き、同一基板内における基板電圧が均一にな
りにくいという欠点がある。
本発明の目的はかかる同一基板内における基板電圧が均
一な半導体装置を提供することにある。
一な半導体装置を提供することにある。
本発明の半導体装置は、基板上にセルアレイ部とこのセ
ルアレイ部の周囲に形成され周辺回路部とを有し、前記
のセルアレイ部を介して対向する少なくとも一方の周辺
回路部にそれぞれ一つ以上の基板電圧発生回路を離して
配置するように構成される。
ルアレイ部の周囲に形成され周辺回路部とを有し、前記
のセルアレイ部を介して対向する少なくとも一方の周辺
回路部にそれぞれ一つ以上の基板電圧発生回路を離して
配置するように構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例を示す半導体装置の平面
図である。
図である。
第１図に示すように、基板１上にセルアレイ部２と周辺
回路部３を形成することは従来例（第３図）と同じであ
るが、この実施例に示される半導体装置は基板電圧発生
回路4a,4bが複数個存在しているため、同一基板内での
基板電圧が基板抵抗（単位面積あたり約20Ω）の影響を
受け難く均一にすることができる。
回路部３を形成することは従来例（第３図）と同じであ
るが、この実施例に示される半導体装置は基板電圧発生
回路4a,4bが複数個存在しているため、同一基板内での
基板電圧が基板抵抗（単位面積あたり約20Ω）の影響を
受け難く均一にすることができる。
第２図は本発明の第二の実施例を示す半導体装置の平面
図である。
図である。
第２図に示すように、本実施例は基板１上に形成された
周辺回路部３内に設けられる基板電圧発生回路4a〜4cが
セルアレイ部２を間に対称的に均一に配置されている。
これにより、この第二の実施例は前記第一の実施例より
も基板抵抗の影響をより受け難く、基板電圧をより均一
にすることができる。
周辺回路部３内に設けられる基板電圧発生回路4a〜4cが
セルアレイ部２を間に対称的に均一に配置されている。
これにより、この第二の実施例は前記第一の実施例より
も基板抵抗の影響をより受け難く、基板電圧をより均一
にすることができる。
以上説明したように、本発明の半導体装置はチップ内の
周辺回路部に複数個の基板電圧発生回路を離して配置す
ることにより、チップ内の基板電圧を均一にできるとい
う効果がある。
周辺回路部に複数個の基板電圧発生回路を離して配置す
ることにより、チップ内の基板電圧を均一にできるとい
う効果がある。
第１図は本発明の第一の実施例を示す半導体装置の平面
図、第２図は本発明の第二の実施例を示す半導体装置の
平面図、第３図は従来の一例を示す半導体装置の平面図
である。 １……基板（チップ）、２……セルアレイ部、３……周
辺回路部、4a〜4d……基板電圧発生回路。
図、第２図は本発明の第二の実施例を示す半導体装置の
平面図、第３図は従来の一例を示す半導体装置の平面図
である。 １……基板（チップ）、２……セルアレイ部、３……周
辺回路部、4a〜4d……基板電圧発生回路。
Claims (1)
- 【請求項１】基板上にセルアレイ部とこのセルアレイ部
の周囲に形成された周辺回路部とを有してなる半導体装
置において、前記セルアレイ部を介して対向する少なく
とも一方の周辺回路部にそれぞれ一つ以上の基板電圧発
生回路を離して配置したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045729A JPH0682781B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045729A JPH0682781B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63211745A JPS63211745A (ja) | 1988-09-02 |
| JPH0682781B2 true JPH0682781B2 (ja) | 1994-10-19 |
Family
ID=12727406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62045729A Expired - Lifetime JPH0682781B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682781B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2645142B2 (ja) * | 1989-06-19 | 1997-08-25 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
| JP2619550B2 (ja) * | 1990-03-20 | 1997-06-11 | 川崎製鉄株式会社 | 合金化溶融亜鉛めっき鋼板の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142559A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPS5913364A (ja) * | 1982-07-14 | 1984-01-24 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-02-27 JP JP62045729A patent/JPH0682781B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63211745A (ja) | 1988-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2580301B2 (ja) | 半導体集積回路装置 | |
| JPH0682781B2 (ja) | 半導体装置 | |
| JPH0770597B2 (ja) | 半導体集積回路装置 | |
| JPS58116757A (ja) | マスタスライスｌｓｉ | |
| JPS5882533A (ja) | 半導体集積回路装置 | |
| JPH01276673A (ja) | 絶縁ゲート型半導体装置 | |
| JPS61225845A (ja) | 半導体装置 | |
| JP2730220B2 (ja) | マスタースライス方式の半導体集積装置 | |
| JPH0927603A (ja) | マスタスライス型ゲートアレイ | |
| JPS6387846U (ja) | ||
| JPH03152956A (ja) | 半導体集積回路 | |
| JPS6248900B2 (ja) | ||
| JP2910456B2 (ja) | マスタースライス方式集積回路装置 | |
| JPS62122139A (ja) | 半導体記憶装置 | |
| JPS61123164A (ja) | 半導体集積回路用パツケ−ジ | |
| JP2508206B2 (ja) | 集積回路装置 | |
| JPH04252073A (ja) | マスタースライス方式半導体集積回路 | |
| JPS60179042U (ja) | ゲ−トアレイ半導体装置 | |
| JP2702155B2 (ja) | 半導体集積回路 | |
| JP2569477B2 (ja) | ゲ−トアレイ | |
| JPH0642513B2 (ja) | 集積回路装置 | |
| JPS6135536A (ja) | 半導体装置 | |
| JPH0485879A (ja) | ゲートアレイ | |
| JPS61133643A (ja) | 集積回路の製造方法 | |
| JPH0645566A (ja) | 半導体集積回路装置 |