JPS6248900B2 - - Google Patents
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- Publication number
- JPS6248900B2 JPS6248900B2 JP56107727A JP10772781A JPS6248900B2 JP S6248900 B2 JPS6248900 B2 JP S6248900B2 JP 56107727 A JP56107727 A JP 56107727A JP 10772781 A JP10772781 A JP 10772781A JP S6248900 B2 JPS6248900 B2 JP S6248900B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- wiring
- substrate
- semiconductor element
- internal electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 7
- 239000002184 metal Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の構造に関し、特に外部
リードが基板底面に直角に植設された構造の半導
体装置に関する。
リードが基板底面に直角に植設された構造の半導
体装置に関する。
従来のこの種の半導体装置は、第１図の底面図
およびそのＡ−Ａ断面の第２図に示すように、ア
ルミナ等の絶縁体基板１１に半導体素子１７を固
着し、半導体素子１７の電極を金属細線１８にて
絶縁体基板（パツケージ）の内部電極１６に接続
したものであつた。内部電極１６は、Ｗ，M0，
Ｍo等のメタライズ配線１５およびスルーホール
１４を介して外部リード１２，１３に接続されて
いる。このような構造の半導体装置において、メ
タライズ配線１５の抵抗は単位面積当り10〜20m
Ωであるため、パツケージ寸法が大きくなると、
メタライズ配線が長くなり、抵抗も大きくなる。
特に、半導体素子に電力を供給するための配線に
おいては、大電流が流れるため、配線の抵抗が大
きくなると、配線での電圧降下が大きくなり、半
導体素子に印加される電圧が低くなる。また、前
記配線にて消費される電力が大きくなる等の欠点
も生じる。
およびそのＡ−Ａ断面の第２図に示すように、ア
ルミナ等の絶縁体基板１１に半導体素子１７を固
着し、半導体素子１７の電極を金属細線１８にて
絶縁体基板（パツケージ）の内部電極１６に接続
したものであつた。内部電極１６は、Ｗ，M0，
Ｍo等のメタライズ配線１５およびスルーホール
１４を介して外部リード１２，１３に接続されて
いる。このような構造の半導体装置において、メ
タライズ配線１５の抵抗は単位面積当り10〜20m
Ωであるため、パツケージ寸法が大きくなると、
メタライズ配線が長くなり、抵抗も大きくなる。
特に、半導体素子に電力を供給するための配線に
おいては、大電流が流れるため、配線の抵抗が大
きくなると、配線での電圧降下が大きくなり、半
導体素子に印加される電圧が低くなる。また、前
記配線にて消費される電力が大きくなる等の欠点
も生じる。
本発明の目的は、上述のような、半導体素子に
電力を供給するための配線の電圧降下の欠点を改
善した半導体装置を提供するにある。
電力を供給するための配線の電圧降下の欠点を改
善した半導体装置を提供するにある。
すなわち、電力を供給するための外部リードピ
ンは、基板底面に所定間隔で格子を描いた際、該
リードピンに対応する内部電極に最も近い格子点
上、望ましくは、外部リードピンの対応する内部
電極の真下に設けるのである。このように設計す
ることによりメタライズ配線を使用しないで内部
電極と外部リードピンをスルーホールだけで接続
することが可能となる。
ンは、基板底面に所定間隔で格子を描いた際、該
リードピンに対応する内部電極に最も近い格子点
上、望ましくは、外部リードピンの対応する内部
電極の真下に設けるのである。このように設計す
ることによりメタライズ配線を使用しないで内部
電極と外部リードピンをスルーホールだけで接続
することが可能となる。
つぎに実施例により本発明を説明する。第３図
は本発明の一実施例の底面図であり、基板２１の
周囲に信号用のリードピン２２が設けてあり、中
央部に電力供給用のリードピン２３が４本設けら
れている。
は本発明の一実施例の底面図であり、基板２１の
周囲に信号用のリードピン２２が設けてあり、中
央部に電力供給用のリードピン２３が４本設けら
れている。
第４図は、第３図のＡ−Ａ線で切つた際の断面
図である。第４図において、電力供給用のリード
ピン２３はスルーホール２４を介して内部電極２
６に接続されているが、他の信号用リードピン２
２はスルーホールとメタライズ配線２５を介して
内部電極２６に接続されている。この図より明ら
かに電力供給用の外部リード２３と内部電極２６
間の抵抗は他の抵抗より小さいことがわかる。
図である。第４図において、電力供給用のリード
ピン２３はスルーホール２４を介して内部電極２
６に接続されているが、他の信号用リードピン２
２はスルーホールとメタライズ配線２５を介して
内部電極２６に接続されている。この図より明ら
かに電力供給用の外部リード２３と内部電極２６
間の抵抗は他の抵抗より小さいことがわかる。
このように、本発明によれば、メタライズ配線
による電圧降下の小さい半導体装置を実現するこ
とが可能となつた。
による電圧降下の小さい半導体装置を実現するこ
とが可能となつた。
第１図は従来の半導体装置の底面図、第２図は
第１図のＡ−Ａ断面図、第３図は本発明の一実施
例の底面図、第４図は第３図のＡ−Ａ断面図であ
る。 １１，２１……絶縁体基板、１２，２２……信
号用リードピン、１３，２３……電力供給用リー
ドピン、１４，２４……スルーホール、１５，２
５……メタライズ配線、１６，２６……内部電
極、１７……半導体素子、１８，２８……金属細
線。
第１図のＡ−Ａ断面図、第３図は本発明の一実施
例の底面図、第４図は第３図のＡ−Ａ断面図であ
る。 １１，２１……絶縁体基板、１２，２２……信
号用リードピン、１３，２３……電力供給用リー
ドピン、１４，２４……スルーホール、１５，２
５……メタライズ配線、１６，２６……内部電
極、１７……半導体素子、１８，２８……金属細
線。
Claims (1)
- １ 絶縁体基板に半導体素子を固着し、該半導体
素子の電極を基板上の内部電極と接続し、前記基
板底面に所定間隔にて複数列のリードピンを有す
る半導体装置において、前記半導体素子に電力を
供給するためのリードピンの真上に前記リードピ
ンに対応する内部電極を設けたことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107727A JPS5810846A (ja) | 1981-07-10 | 1981-07-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107727A JPS5810846A (ja) | 1981-07-10 | 1981-07-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5810846A JPS5810846A (ja) | 1983-01-21 |
| JPS6248900B2 true JPS6248900B2 (ja) | 1987-10-16 |
Family
ID=14466411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56107727A Granted JPS5810846A (ja) | 1981-07-10 | 1981-07-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5810846A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6122358U (ja) * | 1984-07-12 | 1986-02-08 | 株式会社東芝 | ピングリツドアレイパツケ−ジ |
-
1981
- 1981-07-10 JP JP56107727A patent/JPS5810846A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5810846A (ja) | 1983-01-21 |
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